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JP3916072B2 - 交流結合回路 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、交流結合回路に関し、より詳細には、高周波信号回路において、キャパシタを用いて回路素子を結合する交流結合回路に関する。
【０００２】
【従来の技術】
従来、広帯域の光通信システム、ＧＨｚ帯を用いる移動通信システムなどの普及により、高周波の電気信号を扱う回路が増えている。このような回路は、高周波ノイズの漏洩を防止するとともに、外来雑音の影響を低減するために金属ケースに収められている。金属ケース内部には、光送受信器などのモジュール素子、増幅器などの回路素子を実装するセラミック基板、ベアチップの集積回路などが実装されている。
【０００３】
高周波信号を扱う回路においては、マイクロストリップ線路、コプレナー線路などの伝送線路、チップ型の回路素子が用いられている。増幅器などの能動型の回路素子は、入出力の直流レベルがそれぞれ異なるために、これら回路素子の結合には、交流結合が用いられている。交流結合は、一般的に、回路素子を接続する伝送線路にカップリング・コンデンサと呼ばれるチップコンデンサやダイキャップなどの容量素子を実装することにより行う。
【０００４】
【発明が解決しようとする課題】
図１に、従来のカップリング・コンデンサの実装方法を示す。金属ケース内部に収められたセラミック基板１１と、ベアチップＩＣ１２とを示している。セラミック基板１１には、信号線２１と、所定の間隔をおいて信号線２１の両側に設置されたアース面２２ａ，２２ｂとからなるコプレナー線路が形成されている。信号線２１に切り込みを入れ、チップコンデンサ２３を実装することにより、交流結合回路を構成している。セラミック基板１１とベアチップＩＣ１２とは、金ワイヤ２４ａ〜２４ｃで接続されている。
【０００５】
このような交流結合回路においては、信号線２１とチップコンデンサ２３との接合部においてインピーダンスの不整合が生じ、高周波帯域では、信号の劣化、損失、反射という問題があった。
【０００６】
また、セラミック基板１１とベアチップＩＣ１２とは、一般的に、２００μｍ程度の間隔をあける必要があり、金ワイヤ２４ａ〜２４ｃの長さは、４００〜５００μｍに達する。例えば、幅５０μｍ、厚さ２０μｍのリボンワイヤを用いた場合には、２００ｐＨ程度のインダクタンス成分を有することになる。このインダクタンス成分とベアチップＩＣ１２の入力キャパシタンスとによる共振現象によって、高周波帯域の信号が劣化、損失を生じるという問題もあった。
【０００７】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、交流結合回路において、高周波信号の劣化、損失、反射を低減するための交流結合回路を提供することにある。
【００１０】
【課題を解決するための手段】
本発明は、このような目的を達成するために、請求項１に記載の発明は、ベアチップＩＣと基板上に形成された信号線とを、交流結合にて接続するための交流結合回路において、前記信号線上に載置することにより一方の端子が接続され、前記信号線の基板端部からはみ出して載置され、および他方の端子が前記ベアチップＩＣとワイヤで接続されたダイキャップと、前記一方の信号線と前記他方の端子との間に接続されたチップコンデンサとを備えたことを特徴とする。
【００１１】
この構成によれば、交流結合回路をセラミック基板の端部に配置したので、分布定数回路と集中定数回路との接続点の数を減らすことができる。さらに、ワイヤの長さを極力短くすることができ、ワイヤによるインダクタンス成分を低減して、高周波帯域における信号の劣化、損失を低減することができる。
【００１２】
請求項２に記載の発明は、請求項１に記載の交流結合回路において、前記他方の端子に接続され、バイアス電圧を供給するインダクタをさらに備えたことを特徴とする。
【００１５】
請求項３に記載の発明は、請求項１または２に記載の前記ダイキャップは、前記基板と前記ベアチップＩＣとの間に充填された非伝導性樹脂と、前記基板端部との間で傾斜を有することを特徴とする。
【００１６】
請求項４に記載の発明は、請求項１、２または３に記載の交流結合回路において、前記ダイキャップの両側の基板上に載置され、アースに接続された金属ブロックをさらに備えたことを特徴とする。
【００１７】
この構成によれば、ダイキャップと金属ブロックとの間隔を調整することにより、インピーダンスの不整合を改善することができる。
【００１８】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施形態について詳細に説明する。
【００１９】
図２に、本発明の一実施形態にかかるカップリング・コンデンサの実装方法を示す。図２（ａ）は、金属ケース内部に収められたセラミック基板３１の平面図であり、図２（ｂ）は側面図である。セラミック基板３１には、信号線４１と、所定の間隔をおいて信号線４１の両側に設置されたアース面４２ａ，４２ｂとからなるコプレナー線路が形成されている。信号線４１ａの端部に、ダイキャップ４４の一方の端子が接続され、ダイキャップ４４の他方の端子と信号線４１ｂとが金ワイヤ４５で接続されている。また、信号線４１ａとダイキャップ４４の他方の端子との間に、チップコンデンサ４３を実装することにより、交流結合回路を構成している。
【００２０】
図２に示したように、ダイキャップ４４は、板状の容量素子であり、相対的に静電容量の小さい容量素子である。板の上面と下面に接続端子を有し、下面の端子と基板上の信号線とを、半田などにより接続し、上面の端子と信号線または回路素子とをワイヤにより接続する。一方、チップコンデンサ４３は、ダイ形状の容量素子であり、相対的に静電容量の大きい容量素子である。対向する側面に設けられた接続端子と基板上の信号線とを、半田などにより接続する。
【００２１】
図３に、交流結合回路の等価回路を示す。静電容量の大きなチップコンデンサ４３と静電容量の小さなダイキャップ４４とを、並列に接続した構成となる。低周波領域をチップコンデンサ４３で、高周波領域をダイキャップ４４でカバーすることにより、広帯域な交流結合回路を実現することができる。
【００２２】
このとき、信号線４１の幅が、チップコンデンサ４３の幅と等しくなるように、コプレナー線路を構成することにより、信号線４１とチップコンデンサ４３との接合部におけるインピーダンスの不整合を、低減することができる。図２の構成においては、チップコンデンサ４３として、いわゆる０６０３型（６００×３００μｍ）部品を用い、信号線４１の幅３００μｍ、信号線４１とアース面４２との間隔２００μｍとした。ダイキャップ４４は、３８０μｍ角である。なお、ダイキャップ４４の幅も、信号線４１の幅とチップコンデンサ４３の幅と等しくできれば、さらにインピーダンスの不整合を低減することができる。
【００２３】
図４に、交流結合回路の反射特性を示す。図４（ａ）は、従来の交流結合回路の反射特性であり、図４（ｂ）は、本実施形態にかかる交流結合回路の反射特性である。図１、図２（ａ）に示したセラミック基板について、Ｓパラメータ（Ｓ１１）を測定した結果である。本実施形態の交流結合回路では、周波数３０ＧＨｚ以下の広帯域にわたって、反射特性が改善されているのがわかる。
【００２４】
図５に、本発明の第１の実施形態にかかる交流結合回路を示す。図５（ａ）は、金属ケース３３内部に収められたセラミック基板３１と、ベアチップＩＣ３２とを示した平面図であり、図５（ｂ）は側面図である。セラミック基板３１には、信号線４１と所定の間隔をおいて信号線４１の両側に設置されたアース面４２ａ，４２ｂとからなるコプレナー線路が形成されている。信号線４１の端部に、ダイキャップ４４の一方の端子が接続され、ダイキャップ４４の他方の端子とベアチップＩＣ３２とが金ワイヤ４５ａで接続されている。
【００２５】
また、信号線４１とダイキャップ４４の他方の端子との間に、チップコンデンサ４３を実装することにより、交流結合回路を構成している。信号線と回路素子との接続、信号線と金ワイヤとの接続は、分布定数回路と集中定数回路との接続点となり、インピーダンスの不整合が起こりやすい。そこで、本実施形態では、交流結合回路をセラミック基板の端部に配置して、このような接続点の数を減らしている。
【００２６】
図６に、本発明の第２の実施形態にかかる交流結合回路を示す。図６（ａ）は、金属ケース３３内部に収められたセラミック基板３１ａ，３１ｂと、ベアチップＩＣ３２とを示した平面図であり、図６（ｂ）は側面図である。セラミック基板３１ａには、信号線４１と所定の間隔をおいて信号線４１の両側に設置されたアース面４２ａ，４２ｂとからなるコプレナー線路が形成されている。信号線４１の端部に、ダイキャップ４４の一方の端子が接続され、ダイキャップ４４の他方の端子とベアチップＩＣ３２とが金ワイヤ４５ａで接続されている。また、信号線４１とダイキャップ４４の他方の端子との間に、チップコンデンサ４３を実装することにより、交流結合回路を構成している。
【００２７】
ダイキャップ４４は、セラミック基板３１ａの端部から、はみ出して実装されている。上述したように、セラミック基板とベアチップＩＣとの間隔は２００μｍ程度あるが、本実施形態によれば、ダイキャップ４４とベアチップＩＣ３２とを近づけることができるので、金ワイヤ４５ａの長さを極力短くすることができる。従って、金ワイヤ４５ａによるインダクタンス成分を低減して、高周波帯域における信号が劣化、損失を低減することができる。
【００２８】
なお、ダイキャップ４４に金ワイヤ４５ａをボンディングする際の荷重を逃がすために、セラミック基板３１ａとベアチップＩＣ３２との間に、非伝導性の樹脂４６を充填する。
【００２９】
図７に、本発明の第３の実施形態にかかる交流結合回路を示す。金属ケース３３内部に収められたセラミック基板３１と、ベアチップＩＣ３２とを示した側面図である。信号線４１の端部に、ダイキャップ４４の一方の端子が接続され、ダイキャップ４４の他方の端子とベアチップＩＣ３２とが金ワイヤ４５で接続されている。また、信号線４１とダイキャップ４４の他方の端子との間に、チップコンデンサ４３を実装することにより、交流結合回路を構成している。
【００３０】
ダイキャップ４４は、セラミック基板３１ａの端部から、はみ出して実装され、セラミック基板３１の端部と非伝導性の樹脂４６との間で傾斜を有している。本実施形態によれば、セラミック基板３１とベアチップＩＣ３２との高さが異なる場合に、ダイキャップ４４とベアチップＩＣ３２とをさらに近づけることができる。
【００３１】
図８に、本発明の第４の実施形態にかかる交流結合回路を示す。金属ケース内部に収められたセラミック基板３１と、ベアチップＩＣ３２とを示した平面図である。セラミック基板３１には、信号線４１と所定の間隔をおいて信号線４１の両側に設置されたアース面４２ａ，４２ｂとからなるコプレナー線路が形成されている。信号線４１の端部に、ダイキャップ４４の一方の端子が接続され、ダイキャップ４４の他方の端子とベアチップＩＣ３２とが金ワイヤ４５ａで接続されている。ダイキャップ４４は、セラミック基板３１の端部から、はみ出して実装されている。また、信号線４１とダイキャップ４４の他方の端子との間に、チップコンデンサ４３を実装することにより、交流結合回路を構成している。
【００３２】
図２を参照して説明したように、交流結合回路を構成する部分では、インピーダンスの不整合を生じる。そこで、ダイキャップ４４の両側のアース面４２ａ，４２ｂに、金属ブロック４７ａ，４７ｂを実装する。コプレナー線路は、信号線の幅と、信号線とアース面との間隔により線路特性が決まるので、ダイキャップ４４と金属ブロック４７ａ，４７ｂとの間隔を調整することにより、インピーダンスの不整合を改善することができる。
【００３３】
図９に、本発明の第５の実施形態にかかる交流結合回路を示す。図９（ａ）は、金属ケース内部に収められたセラミック基板３１と、ベアチップＩＣ３２とを示した平面図である。図９（ｂ）に、等価回路を示す。セラミック基板３１には、信号線４１と所定の間隔をおいて信号線４１の両側に設置されたアース面４２ａ，４２ｂとからなるコプレナー線路が形成されている。信号線４１の端部に、ダイキャップ４４の一方の端子が接続され、ダイキャップ４４の他方の端子とベアチップＩＣ３２とが金ワイヤ４５ａで接続されている。ダイキャップ４４は、セラミック基板３１の端部から、はみ出して実装されている。また、信号線４１とダイキャップ４４の他方の端子との間に、チップコンデンサ４３を実装することにより、交流結合回路を構成している。
【００３４】
ダイキャップ４４には、バイアス電圧を供給するために、電源Ｖｄｄに接続されたインダクタ４８が接続されている。このような構成は、バイアスＴ回路と呼ばれ、ベアチップＩＣ３２の出力信号に、直流バイアス電圧を加えることができる。本実施形態によれば、分布定数回路と集中定数回路との接続点の数を減らして構成することができる。
【００３５】
【発明の効果】
以上説明したように、本発明によれば、信号線上に載置することにより一方の端子が接続され、信号線の基板端部からはみ出して載置され、および他方の端子がベアチップＩＣとワイヤで接続されたダイキャップと、一方の信号線と他方の端子との間に接続されたチップコンデンサとを備えたので、低周波領域をチップコンデンサで、高周波領域をダイキャップでカバーすることにより、広帯域な交流結合回路を実現することができ、分布定数回路と集中定数回路との接続点の数を減らすことにより、高周波信号の劣化、損失、反射を低減することが可能となる。
【図面の簡単な説明】
【図１】従来のカップリング・コンデンサの実装方法を示す平面図である。
【図２】本発明の一実施形態にかかるカップリング・コンデンサの実装方法を示す図である。
【図３】本発明の一実施形態にかかる交流結合回路の等価回路を示す図である。
【図４】本発明の一実施形態にかかる交流結合回路の反射特性を示す図である。
【図５】本発明の第１の実施形態にかかる交流結合回路を示す図である。
【図６】本発明の第２の実施形態にかかる交流結合回路を示す図である。
【図７】本発明の第３の実施形態にかかる交流結合回路を示す側面図である。
【図８】本発明の第４の実施形態にかかる交流結合回路を示す平面図である。
【図９】本発明の第５の実施形態にかかる交流結合回路を示す図である。
【符号の説明】
１１，３１ セラミック基板
１２，３２ ベアチップＩＣ
２１，４１ 信号線
２２，４２ アース面
２３，４３ チップコンデンサ
２４，４５ 金ワイヤ
３３ 金属ケース
４４ ダイキャップ
４６ 樹脂
４７ 金属ブロック
４８ インダクタ

Claims (4)

  1. ベアチップＩＣと基板上に形成された信号線とを、交流結合にて接続するための交流結合回路において、
    前記信号線上に載置することにより一方の端子が接続され、前記信号線の基板端部からはみ出して載置され、および他方の端子が前記ベアチップＩＣとワイヤで接続されたダイキャップと、
    前記一方の信号線と前記他方の端子との間に接続されたチップコンデンサと
    を備えたことを特徴とする交流結合回路。
  2. 前記他方の端子に接続され、バイアス電圧を供給するインダクタをさらに備えたことを特徴とする請求項１に記載の交流結合回路。
  3. 前記ダイキャップは、前記基板と前記ベアチップＩＣとの間に充填された非伝導性樹脂と、前記基板端部との間で傾斜を有することを特徴とする請求項１または２に記載の交流結合回路。
  4. 前記ダイキャップの両側の基板上に載置され、アースに接続された金属ブロックをさらに備えたことを特徴とする請求項１、２または３に記載の交流結合回路。
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