JP3911784B2

JP3911784B2 - Image compression apparatus and image compression method

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Publication number: JP3911784B2
Application number: JP24150897A
Authority: JP
Inventors: 安弘橋本; 誠山田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-09-05
Filing date: 1997-09-05
Publication date: 2007-05-09
Anticipated expiration: 2017-09-05
Also published as: JPH1188895A

Description

【０００１】
【発明の属する技術分野】
本発明は、画像信号を圧縮符号化する画像圧縮装置及び画像圧縮方法に関する。
【０００２】
【従来の技術】
従来より、画像信号を圧縮する動画像圧縮装置では、同一フィールドで２次元離散コサイン変換（以下、「ＤＣＴ変換」という。）を行うか同一フレームでＤＣＴ変換を行うかを判定するためのフレーム／フィールド判定回路を備えるものがある。
【０００３】
上記フレーム／フィールド判定回路は、奇数ラインと偶数ラインの画像信号のデータ量の絶対値差分和Ｖ１と、隣合う奇数ライン間の絶対値差分と隣合う偶数ライン間の絶対値差分との和Ｖ２とを求め、これらの値に基づいてフィールド又はフレームでＤＣＴ変換を行うかを判定している。
【０００４】
【発明が解決しようとする課題】
ところで、上記動画像圧縮装置では、画像信号の動きを検出して圧縮するための動きベクトル検出回路が設けられている。かかる動きベクトル検出回路では、回路規模を削減するために、原画像に対してサンプリングを施して低域成分を抽出し、この低域成分画像で大まかな動きベクトルを求めてから原画像上で補正を行う方式（以下、「階層サーチ方式」という。）がよく用いられる。なお、この階層サーチ方式は、本願出願人により、特開平８−１８２００１号公報等により既に開示されている。
【０００５】
しかし、階層サーチ方式には、回路規模が小さくなるものの演算精度が悪くなるという問題点がある。この問題点を解決するため、予め大まかな動きベクトルを求めるとときに、低域成分画像に加えてアクティビティ成分画像を求める方式が知られている。ところが、この方式は、演算速度を向上させることができるが、アクティビティ成分を求めるための回路が必要になり、回路規模が大きくなるという問題がある。
【０００６】
また、上述の動画像圧縮装置では、画像信号を所定のブロックに分割して、各ブロックの画像の特徴量を示すパラメータから量子化係数を算出するために量子化回路，量子化制御回路が設けられている。かかる量子化制御回路は、特徴量を示すパラメータを求めるための回路を必要とするため、回路規模が大きくなっている。
【０００７】
このように、フレーム／フィールド判定回路、動きベクトル検出回路、量子化制御回路は、それぞれに必要なパラメータを算出するのに個別の回路が必要となり、装置全体の回路規模が大きくなるという問題が生じた。
【０００８】
本発明は、このような実情に鑑みて提案されたものであり、各回路に必要なパラメータを生成する回路を共通化して装置全体の回路規模を小さくすることのできる画像圧縮装置及び画像圧縮方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上述の課題を解決するために、本発明に係る画像圧縮装置は、動きベクトル検出用パラメータに基づいて大まかな動きベクトルを検出し、この大まかな動きベクトルの値をサーチ範囲の中心として、入力画像信号と候補画像信号とから動きベクトルを検出する動き検出手段と、検出された動きベクトルに基づいて画像信号の動き補償を行う動き補償手段と、入力画像信号と動き補償された画像信号との差分を演算して出力する演算手段と、上記演算手段からの画像信号、入力画像信号、上記候補画像信号に基づいて第１及び第２の判定係数、量子化制御パラメータ、動きベクトル検出用パラメータを生成するパラメータ生成手段と、入力画像信号又は上記演算手段からの画像信号を、上記第１及び第２の判定係数に基づいてフレーム分割又はフィールド分割するフレーム／フィールド分割手段と、分割された画像信号に離散コサイン変換処理を施して離散コサイン変換係数を生成する離散コサイン変換処理手段と、上記量子化制御パラメータによって量子化幅を制御する量子化制御手段と、上記量子化幅に基づいて上記離散コサイン変換係数を量子化することにより圧縮データを出力する量子化手段とを備え、上記パラメータ生成手段では、上記第１の判定係数として、１フレームにおける奇数ラインと偶数ラインとの差分絶対値和を、上記第２の判定係数として、１フレームにおける奇数ライン間の差分と偶数ライン間の差分との差分絶対値和を生成し、上記動きベクトル検出用パラメータとして、画像信号から順次抜き出された所定数画素のブロック内の画素の平均値にて示される低域成分縮小画像と、上記ブロック内の各画素と上記平均値との差分絶対値和にて示されるアクティビティ成分画像を生成するとともに、上記低域成分縮小画像とアクティビティ成分画像に基づいて、上記量子化制御パラメータとして、上記低域成分縮小画像の和を示すＤＣ成分値、上記アクティビティ成分画像の最小値を示すフラットネス値、上記アクティビティ成分画像の和を示すアクティビティ値を生成し、上記量子化制御手段は、上記パラメータ生成手段により上記量子化制御パラメータとして生成された上記ＤＣ成分値、フラットネス値及びアクティビティ値に応じて、上記量子化手段における上記離散コサイン変換係数の量子化幅を制御することを特徴とする。
【００１０】
また、本発明に係る画像圧縮方法は、動きベクトル検出用パラメータに基づいて大まかな動きベクトルを検出し、この大まかな動きベクトルの値をサーチ範囲の中心として、入力画像信号と候補画像信号とから動きベクトルを検出する動き検出ステップと、上記動き検出ステップにおいて検出された動きベクトルに基づいて画像信号の動き補償を行う動き補償ステップと、入力画像信号と上記動き補償ステップにおいて動き補償された画像信号との差分を演算する演算ステップと、上記演算ステップにおいて演算された画像信号、入力画像信号、上記候補画像信号に基づいて第１及び第２の判定係数、量子化制御パラメータ、動きベクトル検出用パラメータを生成するパラメータ生成ステップと、入力画像信号又は上記演算ステップにおいて演算された画像信号を、上記第１及び第２の判定係数に基づいてフレーム分割又はフィールド分割するフレーム／フィールド分割ステップと、上記フレーム／フィールド分割ステップにおいて分割された画像信号に離散コサイン変換処理を施して離散コサイン変換係数を生成する離散コサイン変換処理ステップと、上記量子化制御パラメータによって量子化幅を制御する量子化制御ステップと、上記量子化制御ステップにおいて制御された量子化幅で上記離散コサイン変換係数を量子化することにより圧縮データを出力する量子化ステップとを備え、上記パラメータ生成ステップでは、上記第１の判定係数として、１フレームにおける奇数ラインと偶数ラインとの差分絶対値和を、上記第２の判定係数として、１フレームにおける奇数ライン間の差分と偶数ライン間の差分との差分絶対値和を生成し、上記動きベクトル検出用パラメータとして、画像信号から順次抜き出された所定数画素のブロック内の画素の平均値にて示される低域成分縮小画像と、上記ブロック内の各画素と上記平均値との差分絶対値和にて示されるアクティビティ成分画像を生成するとともに、上記低域成分縮小画像とアクティビティ成分画像に基づいて、上記量子化制御パラメータとして、上記低域成分縮小画像の和を示すＤＣ成分値、上記アクティビティ成分画像の最小値を示すフラットネス値、上記アクティビティ成分画像の和を示すアクティビティ値を生成し、上記量子化制御ステップでは、上記パラメータ生成ステップにおいて上記量子化制御パラメータとして生成された上記ＤＣ成分値、フラットネス値及びアクティビティ値に応じて、量子化幅を制御することを特徴とする。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。本発明は、例えば図１に示す構成の画像圧縮装置１に適用される。上記画像圧縮装置１は、フレーム／フィールド分割の判定、量子化制御、動き検出の時に用いられるパラメータをまとめて生成することのできるパラメータ生成回路１４を備えたものである。
【００１２】
具体的には、上記画像圧縮装置１は、入力画像信号に所定の演算を行って差分画像信号（以下、単に「画像信号」と略す。）を得る演算器１２と、入力画像信号又は演算器１２からの画像信号を切換出力する切換回路１３と、パラメータを生成するパラメータ生成回路１４と、フレーム分割をするかフィールド分割を行うかを判定するフレーム／フィールド判定回路１５と、判定した結果に基づいて分割処理を行うフレーム／フィールド分割回路１６と、ＤＣＴ演算処理を行うＤＣＴ回路１７と、量子化処理を行う量子化回路１８と、例えばハフマン符号化処理を行う符号化回路１９と、符号化されたデータを一時蓄積するバッファ２０と、量子化ステップを制御する量子化制御回路２２とを備える。
【００１３】
演算器１２は、入力端子１１から入力される画像信号を加算信号とし、後述する動き補償回路２８からの画像信号を減算信号として演算処理を行い、算出された画像信号を切換回路１３の端子ａに供給する。
【００１４】
切換回路１３は、ＰピクチャやＢピクチャを圧縮するときのように動き補償を行うときは端子ａに設定され、Ｉピクチャを圧縮するときのように動き補償を行わないときは端子ｂに設定される。なお、この端子ｂは、入力端子１１に接続されている。そして、切換回路１３は、端子ａ又は端子ｂに供給される画像信号をパラメータ生成回路１４及びフレーム／フィールド分割回路１６に供給する。
【００１５】
パラメータ生成回路１４は、入力端子１１からの画像信号，切換回路１３からの画像信号，後述する加算器２５からの画像信号に基づいてパラメータＶ１，Ｖ２，ｆ，ｇ，Ｄ，Ａ，Ｆを生成する。パラメータ生成回路１４は、パラメータＶ１，Ｖ２をフレーム／フィールド判定回路１５に、パラメータＤ，Ａ，Ｆを量子化制御回路２２に、パラメータｆ，ｇを後述する動き検出回路２７に供給する。
【００１６】
ここで、パラメータ生成回路１４は、図２に示すように、入力信号の切換を行う切換回路３４と、低域成分縮小画像ｆ_ｍｎを生成する低域成分縮小画像生成回路３５と、アクティビティ成分画像ｇ_ｍｎ等を生成するアクティビティ成分画像生成回路３６と、量子化制御回路２２で用いるパラメータを生成する量子化制御パラメータ生成回路３７とを備える。
【００１７】
切換回路３４の端子ａには、端子３２を介して図１に示す入力端子１１からの画像信号が供給される。また、切換回路３４の端子ｂには、端子３３を介して図１に示す加算器２５からの画像信号が供給される。切換回路３４は、所定期間毎に切換設定され、端子ａ又は端子ｂに供給された画像信号を低域成分縮小画像生成回路３５及びアクティビティ成分画像生成回路３６に供給する。
【００１８】
低域成分縮小画像生成回路３５は、図３に示すように、画像信号から４画素×４画素のブロックを順次抜き出し、このブロックを構成する画素ａ_ijの平均値（低域成分縮小画像ｆ_mn）を算出する。この算出式は、式（１）で表される。
【００１９】
【数１】

【００２０】
そして、低域成分縮小画像生成回路３５は、各低域成分縮小画像ｆ_mnをアクティビティ成分画像生成回路３６及び量子化制御パラメータ生成回路３７に供給するとともに、端子４１を介して出力する。
【００２１】
アクティビティ成分画像生成回路３６には、切換回路３４からの画像信号及び低域成分縮小画像ｆ_mnの他に、端子３１を介して、図１に示す切換回路１３からの画像信号が供給される。
【００２２】
アクティビティ成分画像生成回路３６は、図４に示すように、図２に示す端子３１からの画像信号から１６画素×１６画素のブロックを順次抜き出し、これらのブロックに基づいてフレーム／フィールド判定係数（以下、「判定係数」という。）Ｖ１，Ｖ２を生成する。また、アクティビティ成分画像生成回路３６は、図５に示すように、図２に示す切換回路３４からの画像信号から４画素×４画素のブロックを順次抜き出して、このブロックとこのブロックに対応する低域成分縮小画像ｆ_mnとに基づいて、アクティビティ成分画像ｇ_mnを生成する。
【００２３】
ここで、アクティビティ成分画像生成回路３６は、具体的には図６に示すように、１６個のスイッチ５１〜６６と、８個の差分絶対値加算器６７〜７４と、８個の加算器７５〜８２と、レジスタ８３とを備える。
【００２４】
さらに、上記アクティビティ成分画像生成回路３６は、１６個のスイッチ９１〜１０６と、８個の差分絶対値加算器１０７〜１１４と、８個の加算器１１５〜１２２と、レジスタ１２３と、加算器１２４と、除算器１２５とを備える。
【００２５】
最初に、判定係数Ｖ１，Ｖ２を求める場合は、スイッチ５１〜６６及びスイッチ９１〜１０６は端子ａに設定され、レジスタ８３，１２３の値は０に設定される。
【００２６】
差分絶対値加算器６７〜７４は、それぞれａ_i0とａ_i1，ａ_i2とａ_i3，・・・，ａ_i12とａ_i13，ａ_i14とａ_i15の差分の絶対値を出力する。そして、これらの差分の絶対値は加算器７５〜８１によって合計され、これらの合計値は加算器８２を介してレジスタ８３に入力される。このとき、レジスタ８３には、上述の図４に示すように、ｉ列における奇数ラインと偶数ラインの差分の絶対値の和の値が入力される。
【００２７】
そして、各列においてこのような処理が行われると、レジスタ８３には、１フレームにおける奇数ラインと偶数ラインの差分の絶対値の和の値が入力される。この和の値をフレーム／フィールド係数Ｖ１とすると、Ｖ１の算出式は式（２）で表される。
【００２８】
【数２】

【００２９】
一方、差分絶対値加算器１０７〜１１４は、それぞれａ_i0とａ_i2，ａ_i1とａ_i3，・・・，ａ_i12とａ_i14，ａ_i13とａ_i15の差分の絶対値を出力する。そして、これらの差分の絶対値は加算器１１５〜１２１によって合計され、これらの合計値は加算器１２２を介してレジスタ１２３に入力される。このとき、レジスタ１２３には、上述の図４に示すように、ｉ列における奇数ライン間の差分及び偶数ライン間の差分の絶対値の和の値が入力される。
【００３０】
そして、各列においてこのような処理が行われると、レジスタ１２３には、１フレームにおける奇数ライン間の差分と偶数ライン間の差分の絶対値の和の値が入力される。この和の値をフレーム／フィールド係数Ｖ２とすると、Ｖ２の算出式は式（３）で表される。
【００３１】
【数３】

【００３２】
つぎに、アクティビティ成分画像ｇ_mnを生成する場合、スイッチ５１〜６６及びスイッチ９１〜１０６は端子ｂに設定される。
【００３３】
差分絶対値加算器６７〜７４，９１〜１０６は、それぞれａ_p,qとａ_p/4,q/4、ａ_p+1,qとａ_p/4,q/4、・・・、ａ_p+3,q+3とａ_p/4,q/4との差分の絶対値を出力する。これらの差分の絶対値は加算器７５〜８１，１１５〜１２１，１２４によって合計される。除算器１２５は、この合計値を１６で除してアクティビティ成分画像ｇ_p/4,q/4を生成して出力する。このアクティビティ成分画像ｇ_p/4,q/4（＝ｇ_mn）の算出式は、式（４）によって表される。
【００３４】
【数４】

【００３５】
このように、上記アクティビティ成分画像生成回路３６は、スイッチ５１〜６６及びスイッチ９１〜１０６を端子ａに設定することによって判定係数Ｖ１，Ｖ２を算出し、また、スイッチ５１〜６６及びスイッチ９１〜１０６を端子ｂに設定することによって容易にアクティビティ成分画像ｇ_ｍｎも生成することができる。
【００３６】
そして、アクティビティ成分画像生成回路３６は、判定係数Ｖ１，Ｖ２を、図２に示す端子３８，３９を介して出力し、低域成分縮小画像ｆ_ｍｎを量子化制御パラメータ生成回路３７に供給し、さらに端子４１を介して出力する。
【００３７】
量子化制御パラメータ生成回路３７は、低域成分縮小画像ｆ_mn及びアクティビティ成分画像ｇ_mnに基づいて式（５），式（６），式（７）の演算を行うことによって、ＤＣ成分値Ｄ，フラットネス値Ｆ，アクティビティ値Ａを生成する。
【００３８】
【数５】

【００３９】
以上のように、パラメータ生成回路１４は、動きベクトル検出に必要な低域成分縮小画像ｆ_mn及びこれに基づいてアクティビティ成分画像ｇ_mnを生成し、これらの値を用いて、量子化制御に必要なＤＣ成分値Ｄ，フラットネス値Ｆ，アクティビティ値Ａを生成することができる。すなわち、パラメータ生成回路１４は、フレーム／フィールド判定回路１５及び量子化制御回路２２で用いられ、かつ、互いに関連のあるパラメータをまとめて生成することができる。また、パラメータ生成回路１４は、図６に示すスイッチ５１等を端子ａに設定することによって、フレーム／フィールド判定に必要な判定係数Ｖ１，Ｖ２を容易に生成することもできる。
【００４０】
フレーム／フィールド判定回路１５は、上記判定係数Ｖ１，Ｖ２に基づいてフレームをＤＣＴブロック分割するか、フィールドをＤＣＴブロック分割するかを判定する。具体的には、式（８）が成り立つかを判定する。
【００４１】
【数６】

【００４２】
ここで、判定係数Ｖ１は、図７に示すように、隣合う奇数ラインと偶数ラインとの差分の絶対値を合計した値である。また、判定係数Ｖ２は、隣合う奇数ライン間及び隣合う偶数ライン間の差分の絶対値を合計した値である。
【００４３】
そして、フレーム／フィールド判定回路１５は、Ｖ１≦Ｖ２＋offsetが成り立つときはフレーム分割を、Ｖ１≦Ｖ２＋offsetが成り立たないときはフィールド分割を行うようにフレーム／フィールド分割回路１６を制御する。なお、Ｉピクチャのように動き補償を行わない場合はoffset＝４０９６であり、ＰピクチャやＢピクチャのように動き補償を行う場合はoffset＝０である。
【００４４】
フレーム／フィールド分割回路１６は、上述の判定に基づいて、切換回路１３からの画像信号に対してフレームをＤＣＴブロック分割したり、フィールドをＤＣＴブロック分割する。フレーム／フィールド分割回路１６は、図８に示すように、１フレームを分割して得られたＤＣＴブロック又は１フィールドを分割して得られたＤＣＴブロックをＤＣＴ回路１７に供給する。
【００４５】
ＤＣＴ回路１７は、上記ＤＣＴブロックにＤＣＴ変換処理を行って量子化回路１８に供給する。量子化回路１８は、量子化係数を算出し、この量子化係数を符号化回路１９及び逆量子化回路２３に供給する。符号化回路１９は、例えばハフマン符号化を行ってバッファ回路２０に供給する。
【００４６】
バッファ回路２０は、符号化されたデータを一時蓄積してこの蓄積量の情報を量子化制御回路２２に供給するとともに、所定のビットレートでビットストリームを出力端子２１を介して出力する。
【００４７】
量子化制御回路２２は、パラメータ生成回路１４からのパラメータＤ，Ａ，Ｆ及びバッファ回路２０のデータの蓄積量に基づいて、表１に示すように、量子化回路１８のデータ発生量を制御する。
【００４８】
【表１】

【００４９】
例えば、量子化制御回路２２は、直流成分パラメータＤの値が大きくなると量子化回路１８で発生する量子化係数Ｑの値を小さくし、直流成分パラメータＤの値が小さくなると量子化係数Ｑの値は大きくなるようにする。また、フラットネス・パラメータＦの値が大きくなると量子化係数Ｑの値を大きくし、直流成分パラメータＤの値が小さくなると量子化係数Ｑの値を小さくする。また、アクティビティ値Ａが大きくなると量子化係数Ｑの値を大きくし、アクティビティ値Ａが小さくなると量子化係数Ｑの値は小さくなる。そして、量子化制御回路２２は、これらのパラメータＤ，Ｆ，Ａの組合せによって、量子化回路１８の量子化係数の大きさを制御する。
【００５０】
また、上記画像圧縮装置１は、逆量子化処理を行う逆量子化回路２３と、逆ＤＣＴ処理を行う逆ＤＣＴ回路２４と、加算器２５と、フレームメモリ２６と、原画像に対してサンプリングを施して低域成分を抽出し、この低域成分画像で大まかな動きベクトルを求めてから原画像上で補正を行う方式（以下、「階層サーチ方式」という。）の動き検出回路２７と、検出された動きベクトルに基づいて動き補償を行う動き補償回路２８と、切換回路２９とを備える。
【００５１】
逆量子化回路２３は、量子化回路１８から供給される量子化係数に逆量子化処理を施して、ＤＣＴ係数を逆ＤＣＴ回路２４に供給する。逆ＤＣＴ回路２４は、逆量子化回路２３から供給されるＤＣＴ係数に対して逆ＤＣＴ変換を行うことによって画像信号を復号して、この画像信号を加算器２５に供給する。
【００５２】
加算器２５は、逆ＤＣＴ回路２４から供給される画像信号と動き補償回路２８で動き補償された画像信号とを加算合成し、この合成された画像信号をフレームメモリ２６に供給する。
【００５３】
フレームメモリ２６は、加算器２５から供給されるブロック毎の画像信号を記憶して、１フレーム毎にこの画像信号を動き検出回路２７及び動き補償回路２８に供給する。
【００５４】
動き検出回路２７は、入力端子１１及びフレームメモリ２６から供給される信号に基づいて２次元の動きベクトルを検出して、この検出結果を動き補償回路２８に供給する。
【００５５】
ここで、動き検出回路２７は、具体的には図９に示すように、切換回路１３４と、フレームメモリ１３５と、縮小画像ブロックマッチング演算回路１３６と、原画像ブロックマッチング演算回路１３７と、ハーフペル演算回路１３８とを備える。
【００５６】
切換回路１３４には、端子１３１を介してパラメータ生成回路１４からのパラメータｆ，ｇが供給される。切換回路１３４は、所定時間毎に端子ａ又は端子ｂに切換設定され、パラメータｆ，ｇをフレームメモリ１３５又は縮小画像ブロックマッチング演算回路１３６に供給する。
【００５７】
縮小画像ブロックマッチング演算回路１３６は、フレームメモリ１３５から予測画像の縮小画像と切換回路１３４からの予測画像の縮小画像ともマッチング処理を行い、これらの画像から動きベクトルの大まかな値を算出して原画像ブロックマッチング演算回路１３７に供給する。
【００５８】
原画像ブロックマッチング演算回路１３７は、図１に示す入力端子１１からの画像信号と図１に示すフレームメモリ２６からの画像信号とを用いて、縮小画像ブロックマッチング演算回路１３６からの大まかな動きベクトルの値をサーチ範囲の中心として、端子１３２からの候補画像信号と端子１３３からの入力画像信号とから高精度の動きベクトルの値を画素単位で求めることができる。
【００５９】
ハーフペル演算回路１３８は、上記入力端子１１からの画像信号と上記フレームメモリ２６からの画像信号とを用いて、原画像ブロックマッチング演算回路１３７で求められた画素単位の動きベクトルの近傍における１／２画素単位の動きベクトルを算出し、かかる動きベクトルを端子１３９を介して動き補償回路２８に供給する。
【００６０】
動き補償回路２８は、上記動きベクトルに基づいて、フレームメモリ２６から読み出された１フレーム分の画像信号に所定の動き補償を行うことによって予測画像信号を得て、この画像信号を上述した演算器１２及び切換回路２９の端子ａに供給する。
【００６１】
切換回路２９は、例えばＰピクチャやＢピクチャのように動き補償を行う必要があるときは端子ａに設定され、Ｉピクチャのように動き補償を行う必要がないときは端子ｂに設定される。そして、切換回路２９は、端子ａに設定されているときに、動き補償回路２８からの画像信号を加算器２５に供給する。
【００６２】
これにより、例えばＩピクチャの場合は、切換回路１２，２９は共に端子ｂに設定される。Ｉピクチャの画像信号は、量子化回路１８，符号化回路１９で圧縮符号化されて端子２１を介して出力されるとともに、フレームメモリ２６に蓄積される。
【００６３】
Ｐピクチャの場合は、切換回路１３，２９は共に端子ａに設定される。動き検出回路２７は、入力端子１１からのＰピクチャとフレームメモリ２６からのＩピクチャとに基づいて動きベクトルを検出し、動き補償回路２８は、上記動きベクトルに基づいてフレームメモリ２６からのＩピクチャに動き補償を行って、予測画像信号を演算器１２及び切換回路２９に供給する。よって、演算器１２は、入力端子１１からの入力画像信号と予測画像信号との差分を出力する。これにより、Ｐピクチャは、量子化回路１８，符号化回路１９を介して圧縮符号化されて出力される。
【００６４】
Ｂピクチャの場合は、切換回路１３，２９は共に端子ａに設定される。加算器２５は、逆量子化回路２４から供給される上述のＰピクチャの差分画像信号と、動き補償回路２８から供給される予測画像信号とを加算合成し、これにより生成されるＰピクチャの画像信号をフレームメモリ２６を介して動き検出回路２７及び動き補償回路２８に供給する。動き検出回路２７は、入力端子１１からのＢピクチャとフレームメモリ２６からのＰピクチャとに基づいて動きベクトルを検出し、動き補償回路２８は、上記動きベクトルに基づいてフレームメモリ２６からのＰピクチャに動き補償を行って、予測画像信号を演算器１２及び切換回路２９に供給する。よって、演算器１２は、入力端子１１からのＢピクチャの入力画像信号とＢピクチャの予測画像信号との差分を出力する。これにより、Ｂピクチャは、量子化回路１８，符号化回路１９を介して圧縮符号化されて出力される。
【００６５】
以上のように、上記画像圧縮装置１は、フレーム／フィールド判定回路１５及び量子化制御回路２２で用いられる互いに関連性の高いパラメータや、階層サーチ方式の動き検出回路２７において用いられるパラメータを、容易に生成することのできるパラメータ生成回路１４を備えることにより、これらのそれぞれの回路でパラメータを生成するのに比べて回路規模を小さくすることができる。
【００６６】
【発明の効果】
以上詳細に説明したように、本発明に係る画像圧縮装置装置及び画像圧縮方法によれば、判定係数、量子化制御パラメータ、動きベクトル検出用パラメータをまとめて生成することによって、各回路で必要なそれぞれのパラメータを一括して生成することができ、回路規模の小型化を図ることができる。
【図面の簡単な説明】
【図１】本発明を適用した画像圧縮装置の具体的な構成を示すブロック図である。
【図２】上記画像圧縮装置のパラメータ生成回路の構成を示すブロック図である。
【図３】上記パラメータ生成回路によって生成されるパラメータを説明するための図である。
【図４】上記パラメータ生成回路によって演算されるフレーム／フィールド判定係数を説明するための図である。
【図５】上記パラメータ生成回路によって演算されるアクティビティ成分画像を説明するための図である。
【図６】上記パラメータ生成回路内に設けられたアクティビティ成分画像生成回路の構成を示すブロック図である。
【図７】フレーム／フィールド判定係数を用いてフレーム／フィールド判定することを説明するための図である。
【図８】画像信号をフレーム分割又はフィールド分割することを説明するための図である。
【図９】上記動画像圧縮装置の動き検出回路の構成を示すブロック図である。
【符号の説明】
１画像圧縮装置、１４パラメータ生成回路、１５フレーム／フィールド判定回路、１６フレーム／フィールド分割回路、１８量子化回路、２２量子化制御回路、２７動き検出回路、２８動き補償回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an image compression apparatus and an image compression method for compressing and encoding an image signal.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, in a moving image compression apparatus that compresses an image signal, a frame / determining whether to perform two-dimensional discrete cosine transform (hereinafter referred to as “DCT transform”) in the same field or DCT transform in the same frame. Some have a field determination circuit.
[0003]
The frame / field determination circuit calculates the sum V2 of the absolute value difference V1 of the data amount of the image signal of the odd line and the even line, and the sum V2 of the absolute value difference between the adjacent odd lines and the absolute value difference between the adjacent even lines. Based on these values, it is determined whether to perform DCT conversion in the field or frame.
[0004]
[Problems to be solved by the invention]
By the way, the moving image compression apparatus is provided with a motion vector detection circuit for detecting and compressing the motion of the image signal. In such a motion vector detection circuit, in order to reduce the circuit scale, sampling is performed on the original image to extract a low-frequency component, a rough motion vector is obtained from the low-frequency component image, and then corrected on the original image. Is often used (hereinafter referred to as “hierarchical search method”). This hierarchical search method has already been disclosed by the applicant of the present application, such as in Japanese Patent Laid-Open No. 8-182001.
[0005]
However, the hierarchical search method has a problem that although the circuit scale is reduced, the calculation accuracy is deteriorated. In order to solve this problem, there is known a method for obtaining an activity component image in addition to a low-frequency component image when a rough motion vector is obtained in advance. However, although this method can improve the calculation speed, there is a problem that a circuit for obtaining an activity component is required and the circuit scale becomes large.
[0006]
In the above-described moving image compression apparatus, a quantization circuit and a quantization control circuit are provided to divide an image signal into predetermined blocks and calculate a quantization coefficient from a parameter indicating an image feature amount of each block. It has been. Since such a quantization control circuit requires a circuit for obtaining a parameter indicating a feature amount, the circuit scale is large.
[0007]
As described above, the frame / field determination circuit, the motion vector detection circuit, and the quantization control circuit calculate the necessary parameters for each. Individual A circuit was required, and there was a problem that the circuit scale of the entire apparatus was increased.
[0008]
The present invention has been proposed in view of such circumstances, and an image compression apparatus and an image compression method capable of reducing the circuit scale of the entire apparatus by sharing a circuit that generates parameters necessary for each circuit. The purpose is to provide.
[0009]
[Means for Solving the Problems]
In order to solve the above-described problem, an image compression apparatus according to the present invention detects a rough motion vector based on a motion vector detection parameter, and uses the value of this rough motion vector as the center of a search range to input an image. Motion detection means for detecting a motion vector from the signal and the candidate image signal, motion compensation means for performing motion compensation of the image signal based on the detected motion vector, and a difference between the input image signal and the motion compensated image signal Based on the calculation means for calculating and outputting the image signal, the input image signal from the calculation means, and the candidate image signal First and second Parameter generation means for generating a determination coefficient, a quantization control parameter, a motion vector detection parameter, and an input image signal or an image signal from the calculation means, First and second Frame / field dividing means for frame division or field division based on a determination coefficient, discrete cosine transform processing means for performing discrete cosine transform processing on the divided image signal to generate discrete cosine transform coefficients, and the quantization control parameter The quantization control means for controlling the quantization width by means of, and the quantization means for outputting the compressed data by quantizing the discrete cosine transform coefficient based on the quantization width, the parameter generation means, As the first determination coefficient, the sum of absolute differences between odd lines and even lines in one frame is used, and as the second determination coefficient, the absolute difference between the difference between odd lines and the difference between even lines in one frame is used. Generate a sum of values, above As a motion vector detection parameter, a low-frequency component reduced image indicated by an average value of pixels in a block of a predetermined number of pixels sequentially extracted from an image signal, and the above In block Generating an activity component image indicated by a sum of absolute differences between each pixel and the average value, and based on the low-frequency component reduced image and the activity component image, as the quantization control parameter, DC component value indicating the sum of the low-frequency component reduced images, flatness value indicating the minimum value of the activity component image, An activity value indicating a sum of activity component images is generated, and the quantization control unit is configured to generate the activity value according to the DC component value, flatness value, and activity value generated as the quantization control parameter by the parameter generation unit. The quantization width of the discrete cosine transform coefficient in the quantization means is controlled.
[0010]
The image compression method according to the present invention detects a rough motion vector based on a motion vector detection parameter, and uses the value of this rough motion vector as the center of a search range from an input image signal and a candidate image signal. A motion detection step for detecting a motion vector, a motion compensation step for performing motion compensation of an image signal based on the motion vector detected in the motion detection step, an input image signal, and an image signal motion-compensated in the motion compensation step A calculation step for calculating the difference between the image signal, the image signal calculated in the calculation step, the input image signal, and the candidate image signal First and second A parameter generation step for generating a determination coefficient, a quantization control parameter, and a motion vector detection parameter; and the input image signal or the image signal calculated in the calculation step, First and second Frame / field division step for frame division or field division based on determination coefficient, and discrete cosine transformation processing step for generating discrete cosine transformation coefficient by subjecting the image signal divided in the frame / field division step to discrete cosine transformation processing And a quantization control step for controlling the quantization width by the quantization control parameter, In the quantization control step A quantization step of outputting compressed data by quantizing the discrete cosine transform coefficient with a controlled quantization width, and in the parameter generation step, As the first determination coefficient, the sum of absolute differences between odd lines and even lines in one frame is used, and as the second determination coefficient, the absolute difference between the difference between odd lines and the difference between even lines in one frame is used. Generate a sum of values, above As a motion vector detection parameter, a low-frequency component reduced image indicated by an average value of pixels in a block of a predetermined number of pixels sequentially extracted from an image signal, and the above In block Generating an activity component image indicated by a sum of absolute differences between each pixel and the average value, and based on the low-frequency component reduced image and the activity component image, as the quantization control parameter, DC component value indicating the sum of the low-frequency component reduced images, flatness value indicating the minimum value of the activity component image, An activity value indicating the sum of activity component images is generated. In the quantization control step, a quantum value is generated according to the DC component value, flatness value, and activity value generated as the quantization control parameter in the parameter generation step. The control width is controlled.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. The present invention is applied to, for example, the image compression apparatus 1 having the configuration shown in FIG. The image compression apparatus 1 includes a parameter generation circuit 14 that can collectively generate parameters used for frame / field division determination, quantization control, and motion detection.
[0012]
Specifically, the image compression apparatus 1 includes a calculator 12 that performs a predetermined calculation on an input image signal to obtain a differential image signal (hereinafter simply referred to as “image signal”), and an input image signal or calculator. A switching circuit 13 that switches and outputs the image signal from 12, a parameter generation circuit 14 that generates parameters, a frame / field determination circuit 15 that determines whether to perform frame division or field division, and a result of the determination A frame / field division circuit 16 that performs division processing, a DCT circuit 17 that performs DCT calculation processing, a quantization circuit 18 that performs quantization processing, and an encoding circuit 19 that performs Huffman coding processing, for example. A buffer 20 for temporarily storing the data and a quantization control circuit 22 for controlling the quantization step.
[0013]
Computing unit 12 performs arithmetic processing using an image signal input from the input terminal 11 as an addition signal, an image signal from a motion compensation circuit 28 described later as a subtraction signal, and supplies the calculated image signal to the terminal a of the switching circuit 13. To do.
[0014]
The switching circuit 13 is set to the terminal a when motion compensation is performed as when compressing a P picture or B picture, and is set to terminal b when motion compensation is not performed as when compressing an I picture. The The terminal b is connected to the input terminal 11. Then, the switching circuit 13 supplies the image signal supplied to the terminal a or the terminal b to the parameter generation circuit 14 and the frame / field division circuit 16.
[0015]
The parameter generation circuit 14 generates parameters V1, V2, f, g, D, A, and F based on an image signal from the input terminal 11, an image signal from the switching circuit 13, and an image signal from an adder 25 described later. To do. The parameter generation circuit 14 sets the parameters V1 and V2 to the frame. /field The determination circuit 15 is supplied with parameters D, A and F to the quantization control circuit 22 and parameters f and g are supplied to a motion detection circuit 27 which will be described later.
[0016]
Where parameter generation circuit 14 As shown in FIG. 2, the switching circuit 34 for switching the input signal and the low-frequency component reduced image f _mn The Generate low-frequency component reduced image generation circuit 35 and activity component image g _mn Quantization control parameters for generating parameters to be used in the activity component image generation circuit 36 for generating etc. and the quantization control circuit 22

Generator circuit

37.
[0017]
The image signal from the input terminal 11 shown in FIG. 1 is supplied to the terminal a of the switching circuit 34 via the terminal 32. Further, the image signal from the adder 25 shown in FIG. 1 is supplied to the terminal b of the switching circuit 34 via the terminal 33. The switching circuit 34 is switched and set every predetermined period, and the image signal supplied to the terminal a or the terminal b is converted into a low-frequency component reduced image generation circuit. 35 And the activity component image generation circuit 36.
[0018]
As shown in FIG. 3, the low-frequency component reduced image generation circuit 35 sequentially extracts a block of 4 pixels × 4 pixels from the image signal, and a pixel a constituting the block _ij Average value (low-frequency component reduced image f _mn ) Is calculated. This calculation formula is represented by Formula (1).
[0019]
[Expression 1]

[0020]
Then, the low-frequency component reduced image generation circuit 35 receives each low-frequency component reduced image f. _mn Are supplied to the activity component image generation circuit 36 and the quantization control parameter generation circuit 37 and output through the terminal 41.
[0021]
The activity component image generation circuit 36 includes an image signal from the switching circuit 34 and a low-frequency component reduced image f. _mn In addition, an image signal is supplied from the switching circuit 13 shown in FIG.
[0022]
As shown in FIG. 4, the activity component image generation circuit 36 sequentially extracts blocks of 16 pixels × 16 pixels from the image signal from the terminal 31 shown in FIG. 2, and based on these blocks, frame / field determination coefficients (hereinafter referred to as “frame / field determination coefficient”). , Referred to as “determination coefficient”) V1 and V2 are generated. Further, as shown in FIG. 5, the activity component image generation circuit 36 sequentially extracts blocks of 4 pixels × 4 pixels from the image signal from the switching circuit 34 shown in FIG. Band component reduced image f _mn And activity component image g _mn Is generated.
[0023]
Here, as shown in FIG. 6, the activity component image generation circuit 36 specifically includes 16 switches 51 to 66, 8 difference absolute value adders 67 to 74, and 8 adders 75. To 82 and a register 83.
[0024]
Further, the activity component image generation circuit 36 includes 16 switches 91 to 106, 8 difference absolute value adders 107 to 114, 8 adders 115 to 122, a register 123, and an adder 124. And a divider 125.
[0025]
First, when obtaining the determination coefficients V1 and V2, the switches 51 to 66 and the switches 91 to 106 are set to the terminal a, and the values of the registers 83 and 123 are set to 0.
[0026]
The difference absolute value adders 67 to 74 are respectively a _i0 And a _i1 , A _i2 And a _i3 , ..., a _i12 And a _i13 , A _i14 And a _i15 Output the absolute value of the difference. The absolute values of these differences are summed by the adders 75 to 81, and these sum values are input to the register 83 via the adder 82. At this time, as shown in FIG. 4 described above, the register 83 receives the sum of the absolute values of the differences between the odd and even lines in the i column.
[0027]
When such processing is performed in each column, the register 83 receives the sum of the absolute values of the differences between the odd and even lines in one frame. When this sum value is a frame / field coefficient V1, the calculation formula of V1 is expressed by Formula (2).
[0028]
[Expression 2]

[0029]
On the other hand, the difference absolute value adders 107 to 114 are respectively a _i0 And a _i2 , A _i1 And a _i3 , ..., a _i12 And a _i14 , A _i13 And a _i15 Output the absolute value of the difference. The absolute values of these differences are summed by the adders 115 to 121, and these sum values are input to the register 123 via the adder 122. At this time, as shown in FIG. 4 described above, the register 123 receives the sum of the absolute values of the difference between odd lines and the difference between even lines in the i column.
[0030]
When such processing is performed in each column, the register 123 receives the sum of the absolute values of the difference between odd lines and the difference between even lines in one frame. When this sum value is a frame / field coefficient V2, the calculation formula of V2 is expressed by Formula (3).
[0031]
[Equation 3]

[0032]
Next, activity component image g _mn , The switches 51 to 66 and the switches 91 to 106 are set to the terminal b.
[0033]
The difference absolute value adders 67 to 74 and 91 to 106 are respectively a _{p, q} And a _{p / 4, q / 4} , A _{p + 1, q} And a _{p / 4, q / 4} ... a _{p + 3, q + 3} And a _{p / 4, q / 4} The absolute value of the difference between and is output. The absolute values of these differences are summed by adders 75-81, 115-121, 124. The divider 125 divides this total value by 16 to obtain the activity component image g _{p / 4, q / 4} Is generated and output. This activity component image g _{p / 4, q / 4} (= G _mn ) Is expressed by equation (4).
[0034]
[Expression 4]

[0035]
Thus, the activity component image generation circuit 36 Calculate the determination coefficients V1 and V2 by setting the switches 51 to 66 and the switches 91 to 106 to the terminal a, and easily set the switches 51 to 66 and the switches 91 to 106 to the terminal b. Component image g _mn Can also be generated.
[0036]
And activity component image generation circuit 36 Outputs the determination coefficients V1 and V2 via the

terminals

38 and 39 shown in FIG. _mn Is supplied to the quantization control parameter generation circuit 37 and is further output through the terminal 41.
[0037]
The quantization control parameter generation circuit 37 generates a low-frequency component reduced image f. _mn And activity component image g _mn The DC component value D, the flatness value F, and the activity value A are generated by performing calculations of Expression (5), Expression (6), and Expression (7) based on the above.
[0038]
[Equation 5]

[0039]
As described above, the parameter generation circuit 14 has the low-frequency component reduced image f necessary for motion vector detection. _mn And activity component image g based on this _mn Using these values, a DC component value D, a flatness value F, and an activity value A necessary for quantization control can be generated. That is, the parameter generation circuit 14 is used in the frame / field determination circuit 15 and the quantization control circuit 22 and can collectively generate parameters related to each other. Further, the parameter generation circuit 14 can easily generate the determination coefficients V1 and V2 necessary for frame / field determination by setting the switch 51 shown in FIG. 6 to the terminal a.
[0040]
The frame / field determination circuit 15 determines whether the frame is divided into DCT blocks or the field is divided into DCT blocks based on the determination coefficients V1 and V2. Specifically, it is determined whether Expression (8) holds.
[0041]
[Formula 6]

[0042]
Here, as shown in FIG. 7, the determination coefficient V1 is a value obtained by summing up absolute values of differences between adjacent odd lines and even lines. The determination coefficient V2 is a value obtained by summing up absolute values of differences between adjacent odd lines and adjacent even lines.
[0043]
The frame / field determination circuit 15 performs frame division when V1 ≦ V2 + offset holds, and performs frame division when V1 ≦ V2 + offset does not hold. 16 To control. Note that when motion compensation is not performed as in an I picture, offset = 4096, and when motion compensation is performed as in a P picture or B picture, offset = 0.
[0044]
Based on the above determination, the frame / field division circuit 16 divides a frame into DCT blocks and divides a field into DCT blocks for the image signal from the switching circuit 13. As shown in FIG. 8, the frame / field division circuit 16 supplies a DCT block obtained by dividing one frame or a DCT block obtained by dividing one field to the DCT circuit 17.
[0045]
The DCT circuit 17 performs DCT conversion processing on the DCT block and supplies it to the quantization circuit 18. The quantization circuit 18 calculates a quantization coefficient and supplies the quantization coefficient to the encoding circuit 19 and the inverse quantization circuit 23. The encoding circuit 19 performs, for example, Huffman encoding and supplies it to the buffer circuit 20.
[0046]
The buffer circuit 20 temporarily stores the encoded data, supplies the information on the storage amount to the quantization control circuit 22, and outputs a bit stream through the output terminal 21 at a predetermined bit rate.
[0047]
The quantization control circuit 22 controls the data generation amount of the quantization circuit 18 based on the parameters D, A, and F from the parameter generation circuit 14 and the data storage amount of the buffer circuit 20 as shown in Table 1. .
[0048]
[Table 1]

[0049]
For example, when the value of the DC component parameter D increases, the quantization control circuit 22 18 When the value of the quantization coefficient Q generated in step S1 is reduced and the value of the DC component parameter D is reduced, the value of the quantization coefficient Q is increased. When the flatness parameter F is increased, the quantization coefficient Q is increased. When the DC component parameter D is decreased, the quantization coefficient Q is decreased. Further, when the activity value A increases, the value of the quantization coefficient Q is increased, and when the activity value A decreases, the value of the quantization coefficient Q decreases. The quantization control circuit 22 controls the magnitude of the quantization coefficient of the quantization circuit 18 by a combination of these parameters D, F, and A.
[0050]
The image compression apparatus 1 also performs sampling on the inverse quantization circuit 23 that performs inverse quantization processing, the inverse DCT circuit 24 that performs inverse DCT processing, an adder 25, a frame memory 26, and an original image. And a motion detection circuit 27 of a method (hereinafter referred to as “hierarchical search method”) in which a low-frequency component is extracted and a rough motion vector is obtained from the low-frequency component image and then corrected on the original image. A motion compensation circuit 28 that performs motion compensation based on the motion vector thus generated and a switching circuit 29 are provided.
[0051]
The inverse quantization circuit 23 performs an inverse quantization process on the quantization coefficient supplied from the quantization circuit 18 and supplies the DCT coefficient to the inverse DCT circuit 24. The inverse DCT circuit 24 decodes the image signal by performing inverse DCT transform on the DCT coefficient supplied from the inverse quantization circuit 23, and supplies the image signal to the adder 25.
[0052]
The adder 25 adds and synthesizes the image signal supplied from the inverse DCT circuit 24 and the image signal motion-compensated by the motion compensation circuit 28, and supplies the synthesized image signal to the frame memory 26.
[0053]
The frame memory 26 stores the image signal for each block supplied from the adder 25 and supplies the image signal to the motion detection circuit 27 and the motion compensation circuit 28 for each frame.
[0054]
The motion detection circuit 27 detects a two-dimensional motion vector based on signals supplied from the input terminal 11 and the frame memory 26 and supplies the detection result to the motion compensation circuit 28.
[0055]
Here, as shown in FIG. 9, the motion detection circuit 27 specifically includes a switching circuit 134, a frame memory 135, a reduced image block matching calculation circuit 136, an original image block matching calculation circuit 137, and a half-pel calculation. A circuit 138.
[0056]
The parameters f and g from the parameter generation circuit 14 are supplied to the switching circuit 134 via the terminal 131. The switching circuit 134 is switched to the terminal a or the terminal b every predetermined time, and supplies the parameters f and g to the frame memory 135 or the reduced image block matching arithmetic circuit 136.
[0057]
The reduced image block matching operation circuit 136 performs a matching process on the reduced image of the predicted image from the frame memory 135 and the reduced image of the predicted image from the switching circuit 134, calculates a rough value of the motion vector from these images, and calculates the original value. The image block matching operation circuit 137 is supplied.
[0058]
The original image block matching calculation circuit 137 uses the image signal from the input terminal 11 shown in FIG. 1 and the image signal from the frame memory 26 shown in FIG. 1 to perform a rough motion vector from the reduced image block matching calculation circuit 136. With the value of as the center of the search range, a highly accurate motion vector value can be obtained in pixel units from the candidate image signal from the terminal 132 and the input image signal from the terminal 133.
[0059]
The half-pel operation circuit 138 uses the image signal from the input terminal 11 and the image signal from the frame memory 26 to ½ in the vicinity of the motion vector in pixel units obtained by the original image block matching operation circuit 137. A motion vector for each pixel is calculated, and the motion vector is supplied to the motion compensation circuit 28 via the terminal 139.
[0060]
The motion compensation circuit 28 obtains a predicted image signal by performing predetermined motion compensation on the image signal for one frame read from the frame memory 26 based on the motion vector, and obtains the predicted image signal by the above-described calculation. Is supplied to the terminal 12 of the switch 12 and the switching circuit 29.
[0061]
The switching circuit 29 is set to the terminal a when it is necessary to perform motion compensation such as P picture or B picture, and performs motion compensation like I picture. No need Is set to terminal b. The switching circuit 29 supplies the image signal from the motion compensation circuit 28 to the adder 25 when the terminal a is set.
[0062]
Thus, for example, in the case of an I picture, both the switching circuits 12 and 29 are set to the terminal b. The image signal of the I picture is compression encoded by the quantization circuit 18 and the encoding circuit 19 and is output through the terminal 21 and is stored in the frame memory 26.
[0063]
In the case of P picture, switching circuit 13 29 are set to the terminal a. The motion detection circuit 27 detects a motion vector based on the P picture from the input terminal 11 and the I picture from the frame memory 26, and the motion compensation circuit 28 detects the I picture from the frame memory 26 based on the motion vector. Motion compensation and the predicted image signal In the arithmetic unit 12 and the switching circuit 29 Supply. Therefore, the calculator 12 outputs the difference between the input image signal from the input terminal 11 and the predicted image signal. As a result, the P picture is compression encoded via the quantization circuit 18 and the encoding circuit 19 and is output.
[0064]
In case of B picture, switching circuit 13 29 are set to the terminal a. The adder 25 adds and synthesizes the above-described P picture difference image signal supplied from the inverse quantization circuit 24 and the predicted image signal supplied from the motion compensation circuit 28, and generates a P picture image generated thereby. The signal is supplied to the motion detection circuit 27 and the motion compensation circuit 28 via the frame memory 26. The motion detection circuit 27 detects a motion vector based on the B picture from the input terminal 11 and the P picture from the frame memory 26, and the motion compensation circuit 28 detects the P picture from the frame memory 26 based on the motion vector. Motion compensation and the predicted image signal In the arithmetic unit 12 and the switching circuit 29 Supply. Therefore, the arithmetic unit 12 outputs the difference between the input picture signal of the B picture from the input terminal 11 and the predicted picture signal of the B picture. As a result, the B picture is compressed and output via the quantization circuit 18 and the encoding circuit 19 and is output.
[0065]
As described above, the image compression apparatus 1 can easily set parameters used in the frame / field determination circuit 15 and the quantization control circuit 22 and parameters used in the hierarchical search method motion detection circuit 27. By providing the parameter generation circuit 14 that can generate the circuit, the circuit scale can be reduced as compared with the case where the parameter is generated by each of these circuits.
[0066]
【The invention's effect】
As described above in detail, according to the image compression apparatus and the image compression method according to the present invention, the determination coefficient, the quantization control parameter, and the motion vector detection parameter are generated together, thereby being necessary for each circuit. Each parameter can be generated collectively, and the circuit scale can be reduced.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a specific configuration of an image compression apparatus to which the present invention is applied.
FIG. 2 is a block diagram showing a configuration of a parameter generation circuit of the image compression apparatus.
FIG. 3 is a diagram for explaining parameters generated by the parameter generation circuit.
FIG. 4 is a diagram for explaining a frame / field determination coefficient calculated by the parameter generation circuit.
FIG. 5 is a diagram for explaining an activity component image calculated by the parameter generation circuit.
FIG. 6 is a block diagram showing a configuration of an activity component image generation circuit provided in the parameter generation circuit.
FIG. 7 is a diagram for explaining frame / field determination using a frame / field determination coefficient.
FIG. 8 is a diagram for explaining frame division or field division of an image signal.
FIG. 9 is a block diagram illustrating a configuration of a motion detection circuit of the moving image compression apparatus.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Image compression apparatus, 14 parameter generation circuit, 15 frame / field determination circuit, 16 frame / field division circuit, 18 quantization circuit, 22 quantization control circuit, 27 motion detection circuit, 28 motion compensation circuit

Claims

A motion detection unit that detects a rough motion vector based on the motion vector detection parameter, detects a motion vector from the input image signal and the candidate image signal with the value of the rough motion vector as a center of the search range;
Motion compensation means for performing motion compensation of the image signal based on the detected motion vector;
A computing means for computing and outputting the difference between the input image signal and the motion compensated image signal;
Parameter generation means for generating first and second determination coefficients, quantization control parameters, motion vector detection parameters based on the image signal from the calculation means, the input image signal, and the candidate image signal;
Frame / field dividing means for frame-dividing or field-dividing the input image signal or the image signal from the arithmetic means based on the first and second determination coefficients;
Discrete cosine transform processing means for performing discrete cosine transform processing on the divided image signal to generate discrete cosine transform coefficients;
Quantization control means for controlling a quantization width by the quantization control parameter;
Quantizing means for outputting compressed data by quantizing the discrete cosine transform coefficient based on the quantization width;
In the parameter generation means, as the first determination coefficient, the sum of absolute differences between odd lines and even lines in one frame is used, and as the second determination coefficient, the difference between odd lines and even lines in one frame is used. A low-frequency component reduced image indicated by an average value of pixels in a block of a predetermined number of pixels sequentially extracted from the image signal as the motion vector detection parameter. and generates an activity component image shown in sum of absolute differences between each pixel and the average value in the block, based on the low-frequency component reduced image and activity component image, as the quantization control parameter, the DC component value that indicates the sum of the low-frequency component reduced image flatness value indicating the minimum value of the activity component image, the activity Generating an activity value indicating the sum of the partial images,
The quantization control means is a quantization width of the discrete cosine transform coefficient in the quantization means according to the DC component value, flatness value and activity value generated as the quantization control parameter by the parameter generation means. An image compression apparatus for controlling the image.

In the parameter generation unit, by switching the input of the common processing means, characterized by performing the arithmetic processing for determining the first and second determination coefficient, the calculation processing for generating the activity component image The image compression apparatus according to claim 1 .

A motion detection step of detecting a rough motion vector based on the motion vector detection parameter and detecting a motion vector from the input image signal and the candidate image signal with the value of the rough motion vector as the center of the search range;
A motion compensation step for performing motion compensation of the image signal based on the motion vector detected in the motion detection step;
A calculation step for calculating a difference between the input image signal and the image signal subjected to motion compensation in the motion compensation step;
A parameter generation step for generating first and second determination coefficients, quantization control parameters, and motion vector detection parameters based on the image signal calculated in the calculation step, the input image signal, and the candidate image signal;
A frame / field division step for frame-dividing or field-dividing the input image signal or the image signal calculated in the calculation step based on the first and second determination coefficients;
A discrete cosine transform processing step for generating a discrete cosine transform coefficient by performing a discrete cosine transform process on the image signal divided in the frame / field division step;
A quantization control step for controlling the quantization width by the quantization control parameter;
A quantization step of outputting compressed data by quantizing the discrete cosine transform coefficient with a quantization width controlled in the quantization control step,
In the parameter generation step, as the first determination coefficient, the sum of absolute differences between odd lines and even lines in one frame is used, and as the second determination coefficient, the difference between odd lines and even lines in one frame is used. A low-frequency component reduced image indicated by an average value of pixels in a block of a predetermined number of pixels sequentially extracted from the image signal as the motion vector detection parameter. and generates an activity component image shown in sum of absolute differences between each pixel and the average value in the block, based on the low-frequency component reduced image and activity component image, as the quantization control parameter, the DC component value that indicates the sum of the low-frequency component reduced image flatness value indicating the minimum value of the activity component image, the activity Generating an activity value indicating the sum of the I component image,
In the quantization control step, a quantization width is controlled in accordance with the DC component value, flatness value, and activity value generated as the quantization control parameter in the parameter generation step. .

In the parameter generation step, by using a common arithmetic processing means and switching the input to the arithmetic means, arithmetic processing for obtaining the first and second determination coefficients, and arithmetic for generating the activity component image 4. The image compression method according to claim 3, wherein processing is performed.