JP3904496B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関するものである。本発明は半導体装置及びその製造方法は、例えばチップサイズのＣＳＰ（Chip Size Package）技術に適用される。
【０００２】
【従来の技術】
近年、各種の電子デバイスにおいては、小型化や高性能化の要求が高まり、それらの要求に伴って電子デバイスに用いられる半導体装置についても、高度の集積回路化や高密度実装化とともに、情報処理速度の高速化が要求されるようになってきている。すなわち、これらの要求に対応して、半導体装置は、実装密度を向上させるためにピン挿入型から表面実装型へ移行しつつある。また、多ピン化への対応のために、ＤＩＰ（dual inline package）からＱＦＰ（quad flat package）やＰＧＡ（pin grid array）等の各種パッケージが開発されている。
【０００３】
しかし、ＱＦＰは、実装基板との接続を行なう接続リードがパッケージの周辺部に集中しており、接続リード自体が細くて変形し易いものであるため、多ピン化が進むに従って実装が困難になりつつある。
また、ＰＧＡは、実装基板と接続するための端子が細長く、かなりの数の端子が集中配置されているため、特性上、情報の高速処理を行なうことが難しいという問題があった。さらに、ピン挿入型であるため表面実装ができず、高密度実装において不利である。
【０００４】
最近になって、これらのパッケージが有する各種の課題を解決し、情報の高速処理に対応可能な半導体装置を実現するために、半導体素子と配線回路部を形成した基板との間に応力緩衝層を備え、配線回路部が形成された基板の実装基板面側に外部端子となるバンプ電極を備えたＢＧＡ（ball grid array）パッケージが開発されている。ＢＧＡは例えば米国特許第５１４８２６５号明細書に開示されている。
【０００５】
この米国特許第５１４８２６５号明細書に開示のパッケージは、実装基板と接続する端子がボール状の半田であるので、ＱＦＰのように接続リードに変形が生じることはなく、実装面全体に端子が分散配置されていることから端子間のピッチが大きくなり、表面実装を行なうことが容易になる。また、ＰＧＡに比べても、外部端子となるバンプ電極の長さが短いため、インダクタンス成分が小さくなり、情報処理速度を速め、情報の高速処理が可能である。
【０００６】
一方、近年においては、携帯情報端末機器が普及するのに伴い、半導体装置の小型化や高密度実装化の要求が高まっている。このため、最近では、パッケージサイズがチップとほぼ同じ大きさのＣＳＰ（chip scale package）が開発されており、例えば、日経ＢＰ社発行（１９９８年２月）の「日経マイクロデバイス」（ｐｐ３８〜６４）には、種々のタイプのＣＳＰが開示されている。ここに開示されているＣＳＰは、配線層が形成されたポリイミドやセラミック基板上に、個片に切断された半導体素子を接着した後で、配線層と半導体素子とをワイヤボンディングやシングルポイントボンディング、ギャングボンディング、バンプボンディング等の手段によって電気的に接続し、それらの接続部を樹脂封止し、最後に半田バンプ等の外部端子を形成することによって製造されるものである。
【０００７】
さらに、日経ＢＰ社発行（１９９８年４月）の「日経マイクロデバイス」（ｐｐ１６４〜１６７）には、ＣＳＰを大量生産するための製造方法についての開示がある。この製造方法は、半導体ウェハ（以下単位ウェハと称す）上にメッキによりバンプを形成し、バンプ以外の部分を樹脂封止し、バンプ部分に外部電極を形成した後で、ウェハを個片に切断して個々の半導体装置を製造している。
【０００８】
この他にも、特開２０００−２６０９１０号公報には、ウェハ単位で一括して加工した後で、最後にウェハを個片化することを特徴とした半導体装置の製造方法について開示されている。この半導体装置の製造方法では、個片の側面が樹脂によって覆われている半導体装置を製造している。
【０００９】
図１０を用いて従来技術の半導体装置の製造方法について説明する。
（１）一表面上に半導体素子が形成され、さらにその上層に電極パッドを含む金属配線層（図示は省略）が形成されたウェハ２上に、電気メッキ等により、銅からなる配線を形成する。この銅配線はウェハ２上に形成された電極パッドに電気的に接続されている。ウェハ２の銅配線形成面とは反対側の面に紫外線硬化型ダイシングテープ４５を貼り付けた後、高速回転させた外周刃（ダイシングソー）によってウェハ２の表面に溝４７を形成する。溝４７は個々のチップ（半導体装置）の周辺部となる部分に形成される。溝４７の形成に用いられるダイシングソーの刃厚は３５〜１５０μｍ（マイクロメートル）である。溝４７の幅はこの刃厚よりも１〜５μｍだけ大きく形成され、その深さは例えば１０μｍ以上である。溝４７の深さを１０μｍ以上にすることにより、刃の先端の形状にあまり依存せずに、安定した幅で溝４７を形成することが可能となる（（ａ）参照）。
【００１０】
（２）ウェハ２の表面に対して樹脂４９を充填する。この時に充填する樹脂４９は溝４７にも入り込む。樹脂４９に覆われている銅配線の一部が露出するまで、研磨刃によって樹脂の表面を研磨した後、露出した銅配線上に半田ボール等による外部接続端子２５を形成する。その後、高速回転するダイシングソーによって、溝４７上に形成された樹脂４９に溝５１を形成する（（ｂ）参照）。
【００１１】
（３）高速回転するダイシングソーによって、溝５１に対応する領域のウェハ２を切断してウェハ２を個々のチップ５３に分割する。この切断時に用いるダイシングソーは溝５１を形成する時に用いたダイシングソーに比べて刃厚が薄いものを用いて、溝５３を溝５１よりも細い幅で形成する（（ｃ）参照）。
（４）紫外線を照射してダイシングテープ４５を硬化させた後、ピックアップニードル３７を用いて個片化されたチップ５３を押し上げ、取り出す（（ｄ）参照）。
【００１２】
【発明が解決しようとする課題】
ダイシングソーを用いてウェハからここのチップを切り出す従来の半導体装置の製造方法では、ダイシングを行なった場合、図１１に示すように、ウェハ２の裏面側のチッピング（チップ欠け）やクラック（亀裂）が大きくなり、チップの抗折応力の低下を招くという問題があった。また、ウェハレベルのＣＳＰではチップ裏面に刻字され、チップ裏面は実装時に表面側となるため、チッピングは外観上の問題ともなり得る。
【００１３】
本発明は、ウェハからチップを切り出す際にチッピングやクラックの発生を防止することができる半導体装置の製造方法及びその製造方法により製造された半導体装置を提供することを目的とするものである。
【００１４】
【課題を解決するための手段】
本発明の半導体装置の製造方法は複数の半導体装置が形成された半導体ウェハを個々の半導体装置に分割する分割工程を含む半導体装置の製造方法であって、上記分割工程は、半導体ウェハの一表面に、分割領域に対応して開口部をもち、半導体装置の形成領域形状の角部分に対応して丸みをもち、かつ半導体装置の形成領域内にマーキング形成用の開口部をもつエッチング阻止膜を形成し、エッチング技術により上記エッチング阻止膜をマスクにして半導体ウェハを選択的に除去して個々の半導体装置に分割するのと同時に半導体装置に１又は複数の凹部からなるマーキングを形成する。
【００１５】
エッチング技術を用いてウェハからチップ（半導体装置）を切り出すので、チッピングやクラックの発生を防止することができる。
さらに、従来のチップの個片化ではダイシング技術で縦横方向に切り出していたためチップの形状は長方形であったが、本発明の半導体装置の製造方法によればチップの個片化をエッチングで行なうことによりチップの形成形状を任意の形に加工することができる。
【００１６】
本発明の半導体装置の製造方法では、チップの形成領域形状の角部分に対応して丸みをもつエッチング阻止膜をマスクにしてウェハからチップを切り出すことにより、切り出した後のチップの角部分に丸みをもたせることができる。これにより、チップの形状に角を無くし、滑らかな形状にすることによって、チップの搬送時などにおけるチッピングやクラックの発生を防止することができ、外観不良の低減及び信頼性の向上を図ることができる。
【００２０】
さらに、チップの形成領域内にマーキング形成用の開口部をもつエッチング阻止膜をマスクにしてウェハからチップを切り出すことにより、切り出した後のチップに１又は複数の凹部からなるマーキングを形成することができる。これにより、チップの切出しと同時に、例えばロット情報や製品情報などの情報をマーキングに記録することができ、マーキングによりチップ認識をすることができるようになる。
【００２６】
さらに、複数の凹部からなるマーキングに例えばロット情報や製品情報などの情報を記録することができ、マーキングによりチップ認識をすることができるようになる。
【００２８】
【発明の実施の形態】
本発明の半導体装置の製造方法において、半導体装置ごとの上記エッチング阻止膜の複数の角部分の１つは、他の角部分とは異なる大きさで丸みが形成されていることが好ましい。その結果、切り出した後のチップにおいて、角部分の丸みの大きさから特定の角部分を認識することができるようになり、チップの向き、例えば１ピンの位置を認識することができる。
【００２９】
さらに、エッチング技術により上記エッチング阻止膜をマスクにして半導体ウェハを選択的に除去する際にドライエッチング技術を用いることが好ましい。その結果、異方性エッチングが可能なドライエッチング技術を用いることによって、ウェハ上に形成された複数のチップの間隔を、従来のダイシング加工時に比べて大幅に狭くすることができ、１枚のウェハあたりのチップの取れ数を増加させることができる。
【００３０】
さらに、上記エッチング阻止膜が形成される側の表面とは反対側の半導体ウェハの表面にテープ材料を貼り付けた後、上記エッチング阻止膜が形成される側の半導体ウェハの表面を研磨し、半導体ウェハを上記テープ材料に貼り付けた状態で、半導体ウェハの研磨後の表面に上記エッチング阻止膜を形成し、半導体ウェハを個々の半導体装置に分割することが好ましい。その結果、研磨後の薄くなった半導体ウェハはテープ材料で支持されるため、搬送しやすくなり、チップの厚みを薄く仕上げることができる。さらに、従来技術で使用していたダイシングテープが不要となるため、製造工程での廃棄物の削減を図ることができる。
【００３２】
さらに、複数の上記角部分の１つは、他の角部分とは異なる大きさで丸みが形成されていることが好ましい。その結果、角部分の丸みの大きさから特定の角部分を認識することができるようになり、チップの向き、例えば１ピンの位置を認識することができる。
【００３３】
【実施例】
図１は、半導体装置の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。
シリコン基板１上にシリコン酸化膜からなる下地絶縁膜３が形成されている。下地絶縁膜３上にゲート電極や抵抗体などのポリシリコン膜（図示は省略）が形成されている。下地絶縁膜３上に例えばＢＰＳＧ（boro-phospho silicate glass）膜からなる第１層間絶縁層５が形成されている。図示は省略するが、チップの他の領域では第１層間絶縁層５の下にトランジスタ等の半導体素子が形成されており、第１層間絶縁層５にコンタクトホールが形成されている。
【００３４】
第１層間絶縁層５上に例えばＡｌ−Ｓｉ合金（Ｓｉ：１ｗ％（質量パーセント））からなる第１金属配線層７が形成されている。図１では第１金属配線層７の電極パッド部のみを示している。
第１層間絶縁層５上及び第１金属配線層７上に例えば下層が０.４μｍの膜厚をもつＰＳＧ（phospho Silicate Glass）膜９、上層が１.２μｍの膜厚をもつＳｉＮ（シリコン窒化膜）膜１１からなるパッシベーション膜が形成されている。さらにその上に例えば５.３μｍの膜厚をもつ感光性ポリイミド層１３が形成されている。ＰＳＧ膜９、ＳｉＮ膜１１及び感光性ポリイミド層１３は第２層間絶縁層１５を構成する。
【００３５】
第２層間絶縁層１５には第１金属配線層７の電極パッド部に対応してスルーホール１７が形成されている。スルーホール１７の感光性ポリイミド層１３部分はテーパ形状に形成されている。
第２層間絶縁層１５上及びスルーホール１７内に、例えばＡｌ−Ｓｉ合金（Ｓｉ：１ｗ％）又は銅からなる第２金属配線層１９が形成されている。第２金属配線層１９の膜厚は例えば３μｍであり、一部分は第２電極パッド部を構成する。
【００３６】
第２金属配線層１９上を含む感光性ポリイミド層１３上に、例えば２５μｍの膜厚をもつ感光性ポリイミド層２１が形成されている。感光性ポリイミド層２１は封止層を構成する。
【００３７】
感光性ポリイミド層２１には第２金属配線層１９の第２電極パッド部に対応してパッド開口部２３が設けられている。パッド開口部２３内に例えば半田からなる外部接続端子２５が形成されている。外部接続端子２５はその先端部分が感光性ポリイミド層２１の表面から突出して設けられている。
【００３８】
図１（Ａ）に示すように、チップの外形を形成するシリコン基板１及び感光性ポリイミド層２１の形成形状は、その角部分２７が丸みをもって形成されている。これにより、チップの搬送時などにおけるチッピングやクラックの発生を防止することができ、外観不良の低減及び信頼性の向上を図ることができる。
【００３９】
図２から図４は半導体装置の製造方法の参考例を示す工程断面図である。
（１）ウェハ２上に下地絶縁層３及びトランジスタ等の半導体素子（図示は省略）を形成した後、ウェハ２上に第１層間絶縁層５としてのＢＰＳＧ膜を形成する。第１層間絶縁層５にコンタクトホール（図示は省略）を形成するとともに、ウェハからチップを分割するための分割領域上の第１層間絶縁層５及び下地絶縁層３を選択的に除去する。ウェハ２上全面に、例えばスパッタ法により、Ａｌ−Ｓｉ合金（Ｓｉ：１ｗ％）を３μｍの膜厚に堆積して第１金属材料層を形成し、写真製版技術及びエッチング技術により、第１金属材料層をパターニングして第１金属配線層７を形成する（図２（ａ）参照）。
【００４０】
（２）例えばＣＶＤ（化学的気相成長）法により、ウェハ２上全面に、ＰＳＧ膜９を０.４μｍの膜厚で形成し、さらにその上にＳｉＮ膜１１を１.２μｍの膜厚で形成してパッシベーション膜を形成する。さらにその上に、例えばポジ型感光性ポリイミド材料層を回転塗布により５.３μｍの膜厚に形成する。
【００４１】
グラデーションマスクを用いた露光及び現像処理により、第１金属配線層７に対応してポジ型感光性ポリイミド材料層にテーパ形状の開口部を形成し、分割領域に開口部を形成する。その後、３２０℃のポリイミド硬化処理を行なって感光性ポリイミド層１３を形成する。ＰＳＧ膜９、ＳｉＮ膜１１及び感光性ポリイミド層１３は第２層間絶縁層１５を構成する（図２（ｂ）参照）。
【００４２】
ここで、グラデーションマスクとは、光の透過率の２次元的な分布を有し、この２次元的な分布において透過率が段階的もしくは連続的に変化するものを言う。グラデーションマスクは例えば特開平９−１４６２５９号公報に開示されている。グラデーションマスクを用いることにより、感光性ポリイミド層１３に、テーパ形状のトリミング用開口部及びパッド開口部を形成することができる。これにより、パッド開口部内に形成される第２金属配線層について十分なカバレッジ（段差被覆性）を得ることができる。感光性ポリイミド層１３に替えて例えば感光性ポリベンゾオキサゾール層を用いても、同様にテーパ形状を形成することができる。
【００４３】
（３）感光性ポリイミド層１３をマスクにして、ＳｉＮ膜１１及びＰＳＧ膜９をエッチングし、第１金属配線層７上の、下層側から順にＰＳＧ膜９、ＳｉＮ膜１１及び感光性ポリイミド層１３からなる第２層間絶縁層１５にスルーホール１７を形成し、分割領域のＰＳＧ膜９、ＳｉＮ膜１１を除去する（図２（ｃ）参照）。
【００４４】
（４）第２層間絶縁層１５上及びスルーホール１７内に第２金属配線層１９を形成する。ここで、スルーホール１７はテーパ形状に形成されているので、第２金属配線層となる第２金属配線層１９について十分なカバレッジを得ることができる（図２（ｄ）参照）。
【００４５】
第２金属配線層１９の材料は、例えばアルミニウム合金層（Ａｌ−Ｓｉ合金（Ｓｉ：１ｗ％）、Ａｌ−Ｓｉ−Ｃｕ合金（Ｓｉ：１ｗ％、Ｃｕ：０.５ｗ％）やＡｌ−Ｃｕ（Ｃｕ：１ｗ％）、Ａｌ−Ｃｕ（Ｃｕ：２ｗ％）など）や銅を挙げることができる。
【００４６】
第２金属配線層１９の材料にＡｌ−Ｓｉ合金（Ｓｉ：１ｗ％）を使用する場合、スパッタリング法によってＡｌ−Ｓｉ合金（Ｓｉ：１ｗ％）からなるアルミニウム合金層を３μｍの厚みに成膜し、さらにその上にＴｉ層／Ｎｉ層／Ａｇ層（膜厚：０.１μｍ／０.４μｍ／０.１μｍ）からなるバリア金属層（図示は省略）をスパッタリング法又は蒸着法によって成膜する。レシスト塗布、写真製版法による露光及び現像により配線パターンに対応したレジストパターンを形成する。ウェットエッチングによりバリア金属を選択的に除去し、さらにドライエッチングによりアルミニウム合金層を選択的に除去して配線パターンを形成する。エッチング後、レジストパターンをプラズマアッシャーで除去する。バリア金属層は他の金属材料であってもよく、例えばＴｉ層／Ｎｉ層／Ａｕ層、Ｎｉ層／Ｐｄ層／Ａｕ層、などを挙げることができる。
【００４７】
第２金属配線層１９の材料に銅を使用する場合、スパッタリング法により、銅のマイグレーション防止と密着力向上のためのクロムを０.１μｍの膜厚で、銅を０.５μｍの膜厚で順次成膜する。レシスト塗布、写真製版法による露光及び現像により配線パターンに対応したレジストパターンを形成する。電解メッキ法により、銅配線を３μｍの膜厚に成膜し、さらにその上にニッケルを３μｍ、パラジウムを０.５μｍ、金を１μｍの膜厚で順次成膜する。アッシャーでレジストパターンを除去した後、銅配線が形成されていない部分のクロム及び銅をウェットエッチングで除去し、第２金属配線層１９を完成させる。
【００４８】
（５）スピンコート法により、例えばネガ型感光性ポリイミド材料１２を２５μｍの膜厚で塗布形成する。パッド開口部形成領域及び分割領域に対応して遮光部をもつレチクルを用いて露光処理を施して（矢印参照）、パッド開口部形成領域及び分割領域を除くネガ型感光性ポリイミド材料１２に光照射する（図２（ｅ）参照）。
【００４９】
（６）及び現像処理を施して、ネガ型感光性ポリイミド材料１２に第２金属配線層１９の第２電極パッド部に対応してパッド開口部２３を形成し、分割領域のネガ型感光性ポリイミド材料１２を除去する。その後、３２０℃のポリイミド硬化処理を施して感光性ポリイミド層１３を形成する（図３（ｆ）参照）。
【００５０】
（７）スクリーン印刷法により、パッド開口部２３の位置に対応して、クリーム半田を３００μｍの厚みに成膜した後、赤外線リフロー炉を用いた加熱溶融法により温度２６０℃で１０秒間加熱して外部接続端子２５を形成する。その後、スクリーン印刷法で用いたフラックスを専用洗浄液で除去し、水洗、乾燥させる（図３（ｇ）参照）。図３（ｇ）から図４（ｎ）では、上記の工程（１）から工程（６）で形成した絶縁層及び金属配線層の図示は省略し、ウェハ２として一体化して示している。また、感光性ポリイミド層１３に分割領域に対応して設けられた溝の図示は省略している。
【００５１】
（８）外部接続端子２５にテストピンを接触させてウェハテストを行なう。これにより、チップの良品、不良品を選別し、ウェハごとにデータ保存する。外部接続端子２５が形成されている側のウェハ２の表面２ａにグラインド研磨時の表面保護テープ（テープ材料）３１を貼り付ける。ここで、表面保護テープ３１は、例えば紫外線を照射することにより硬化して粘着力が無くなるものを使用する（図３（ｈ）参照）。
【００５２】
（９）ウェハ２の表面２ａとは反対側の裏面２ｂをグラインド研磨して、ウェハ２の厚みを例えば５０〜２００μｍにする（図３（ｉ）参照）。
【００５３】
（１０）ウェハ２の裏面２ｂを研磨した後、表面保護テープ３１を剥がさずに残した状態で、裏面２ｂにチップ識別用のレーザーマーキングを行なう。レーザーマーキングでは（ＩＲ）赤外線による透過式の位置合わせ機能を利用し、各チップ形成領域に対応して裏面２ｂに印字（図示は省略）を設ける。裏面２ｂ上にフォトレジスト（エッチング阻止膜）３３をスピンコートにより塗布する（図３（ｊ）参照）。
【００５４】
（１１）ＩＲアライナを使用してウェハ２の分割領域と位置合わせを行ない、フォトレジスト３３を露光及び現像して、図５にも示すように、分割領域に対応してフォトレジスト３３に開口部３５を形成する（図４（ｋ）参照）。開口部３５の幅寸法は例えば１μｍである。フォトレジスト３３には、上面側から見て、チップ形成領域形状に対応して角部分に丸みが設けられている（図５参照）。
【００５５】
（１２）表面保護テープ３１を残した状態で、例えば、ウェハ２を裏面２ｂがプラズマ室に向くようにして、陽極結合方式の平行平板型ドライエッチング装置（ＩＣＰ（Inductive Coupled Plasma）エッチャ）を用いてウェハ２のエッチングを行なう。ＳＦ6（六弗化硫黄）とＣ4Ｆ8（パーフルオロシクロブタン）をそれぞれ１１０ｃｃ、１００ｃｃの割合で混合した反応ガスを導入口から流入させ、反応室内を２.１Ｐａの圧力に保持し、コイルに６００Ｗの高周波電力を５.５秒間印加して、露出した被加工部のシリコンとプラズマ内に残存するラジカルや反応ガスイオンとの間に物理化学的反応等を起こさせることでウェハ２の被加工部からシリコンを除去する。次に、ＳＦ6を止め、Ｃ4Ｆ8を１９０ｃｃ流し、反応室内を１.６Ｐａの圧力に保持し、コイルに６００Ｗの高周波電力を５秒間印加して、シリコンの除去された溝又はホールの側壁部に反応生成物を付着させる。これらの５.５秒と５.０秒のステップ繰り返し、反応生成物が溝又はホールの側壁部のエッチングマスクとなりながら、異方的にエッチングが進行する。このプラズマエッチング処理では分割領域において表面保護テープ３１でエッチングがストップする。これにより、ウェハ２が個々のチップ４に分割される（図４（ｌ）参照）。
【００５６】
（１３）アッシャーにより、フォトレジスト３３の除去を行なう（図４（ｍ）参照）。
（１４）ウェハ２の表面２ａ側に紫外線照射機で紫外線照射し、表面保護テープ３１の粘着力をなくす。ピックアップニードル３７でチップ４を押し上げ、個片化したチップ４のピックアップを行なう（図４（ｎ）参照）。
【００５７】
このように、エッチング技術を用いてウェハ２からチップ４を切り出すので、チッピングやクラックの発生を防止することができる。
さらに、チップ４の形成領域形状の角部分に対応して丸みをもつフォトレジスト３３をマスクにしてウェハ２からチップを切り出すことにより、切り出した後のチップ４の角部分に丸みをもたせることができる。これにより、チップ４の搬送時などにおけるチッピングやクラックの発生を防止することができ、外観不良の低減及び信頼性の向上を図ることができる。
【００５８】
さらに、ウェハの表面２ａに表面保護テープ３１を貼り付けた後、ウェハ２の裏面２ｂを研磨し、ウェハ２を表面保護テープ３１に貼り付けた状態で、ウェハ２の研磨後の裏面２ｂにフォトレジスト３３を形成し、ウェハ２を個々のチップ４に分割しているので、研磨後の薄くなったウェハ２は表面保護テープ３１で支持されるため、搬送しやすくなり、チップ４の厚みを薄く仕上げることができる。さらに、従来技術で使用していたダイシングテープが不要となるため、製造工程での廃棄物の削減を図ることができる。
【００５９】
図６は、半導体装置の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は側面図である。
（Ａ）に示すように、チップ４の外形を形成するシリコン基板１及び感光性ポリイミド層２１の形成形状は、その角部分２７が丸みをもって形成されている。これにより、チップの搬送時などにおけるチッピングやクラックの発生を防止することができ、外観不良の低減及び信頼性の向上を図ることができる。
さらに、外部接続端子２５が形成された表面とは反対側の面であるシリコン基板１の表面に、凹部からなるドット３９が複数形成されており、ドット３９によりマーキングが形成されている。
【００６０】
図７は、半導体装置の製造方法の一実施例の一部を示す工程断面図である。この実施例は図６に示したチップを製作するものである。工程（１）から工程（１０）までは図２から図４を参照して説明した参考例とほぼ同じなので説明を省略する。ただし、この実施例では工程（１０）においてウェハの裏面へのチップ識別用のレーザーマーキングは行なわない。以下、この実施例を工程（１１）から説明する。
【００６１】
（１１）裏面２ｂにフォトレジスト３３を形成したウェハ２について、ＩＲアライナを使用してウェハ２の分割領域と位置合わせを行ない、フォトレジスト３３を露光及び現像して、フォトレジスト３３に分割領域に対応して開口部３５を形成し、マーキング用のドット３９（図６参照）に対応して開口部４１を形成する（図７（ｋ）参照）。各開口部４１の大きさは、例えば写真製版の解像限界の大きさで形成する。また、フォトレジスト３３には、上面側から見て、チップ形成領域形状に対応して角部分に丸みが設けられている。
【００６２】
（１２）表面保護テープ３１を残した状態で、図４（ｌ）を参照して説明した工程（１２）と同様にしてウェハ２のエッチングを行なう。これにより、開口部３５に対応する分離領域のウェハ２が選択的に除去されてウェハ２が個々のチップ４に分割されるとともに、開口部４１に対応してウェハ２の裏面２ｂに凹部からなるドット３９が形成される。開口部４１の寸法は小さいので、開口部４１に対応する領域のウェハ２のエッチングレートは開口部３５に対応する領域に比べて遅くなり、ドット３９はウェハ２を貫通しない（図７（ｌ）参照）。
【００６３】
（１３）アッシャーにより、フォトレジスト３３の除去を行なう（図７（ｍ）参照）。
（１４）ウェハ２の表面２ａ側に紫外線照射機で紫外線照射し、表面保護テープ３１の粘着力をなくす。ピックアップニードル３７でチップ４を押し上げ、個片化したチップ４のピックアップを行なう（図７（ｎ）参照）。
【００６４】
このように、エッチング技術を用いてウェハ２からチップ４を切り出すので、チッピングやクラックの発生を防止することができる。さらに、チップ４の形成領域内にマーキング形成用の開口部４１をもつフォトレジスト３３をマスクにしてウェハ２からチップ４を切り出すことにより、チップ４の切出しと同時に、例えばロット情報や製品情報などの情報をドット３９からなるマーキングに記録することができ、マーキング用の印字工程をなくすことができる。
【００６５】
図８は、半導体装置の他の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は側面図である。
（Ａ）に示すように、チップ４の外形を形成するシリコン基板１及び感光性ポリイミド層２１の形成形状は、その角部分２７が丸みをもって形成されている。これにより、チップの搬送時などにおけるチッピングやクラックの発生を防止することができ、外観不良の低減及び信頼性の向上を図ることができる。
さらに、チップ４の一側面に、凹凸形状からなるバーコード４３が形成されている。バーコード４３には、例えばロット情報や製品情報などの情報が記録されている。
【００６６】
このチップを製作するための、半導体装置の製造方法の参考例は図２から図４を参照して説明した参考例とほぼ同じである。異なる点は、図４（ｋ）を参照して説明した工程（１１）において、フォトレジスト３３に、開口部３５に加えて、バーコード４３に対応する凹凸形状を形成する点である。その後、バーコード４３に対応する凹凸形状をもつフォトレジスト３３をマスクにしてウェハ２を選択的に除去することにより、ウェハ２からチップ４を切り出すのと同時に、チップ４の一側面に凹凸形状からなるバーコード４３を形成することができる。また、図４（ｊ）を参照して説明した工程（１０）におけるウェハの裏面へのチップ識別用のレーザーマーキングは行なってもよいし、行なわなくてもよい。
【００６７】
図９は、半導体装置のさらに他の参考例を示す図であり、(Ａ)は平面図、（Ｂ）は側面図である。
（Ａ）に示すように、チップ４の外形を形成するシリコン基板１及び感光性ポリイミド層２１の形成形状は、その角部分２７ａ，２７ｂが丸みをもって形成されている。これにより、チップの搬送時などにおけるチッピングやクラックの発生を防止することができ、外観不良の低減及び信頼性の向上を図ることができる。
さらに、外部接続端子２５の１つである１ピンの位置に最も近い角部分２７ａは、他の３つの角部分２７ｂに比べて丸みの大きさが大きく形成されている。これにより、角部分２７ａ，２７ｂの大きさから１ピンの位置を認識することができる。
【００６８】
このチップを製作するための、半導体装置の製造方法の参考例は図２から図４を参照して説明した参考例とほぼ同じである。異なる点は、図４（ｋ）を参照して説明した工程（１１）において、フォトレジスト３３に開口部３５を形成する際に、角部分２７ａに対応する領域のフォトレジスト３３の角部分が角部分２７ｂに対応する領域のフォトレジスト３３の角部分よりも丸みの大きさが大きくなるように、開口部３５を形成する点である。その後、角部分の丸みの大きさが異なるフォトレジスト３３をマスクにしてウェハ２を選択的に除去することにより、ウェハ２からチップ４を切り出すのと同時に、角部分２７ａの丸みの大きさが他の３つの角部分２７ｂに比べて大きく形成されたチップ４を形成することができる。また、図４（ｊ）を参照して説明した工程（１０）におけるウェハの裏面へのチップ識別用のレーザーマーキングは行なってもよいし、行なわなくてもよい。
【００６９】
図１から図９に示した実施例及び参考例では、第２層間絶縁膜１５の最上層及び最終保護膜の最上層に感光性ポリイミド膜１３，２１を用いているが、本発明及び参考例はこれに限定されるものではなく、感光性ポリイミド膜に替えて他の材料、例えば熱可塑性樹脂膜を用いてもよい。
以上、本発明の実施例を説明したが、本発明はこれに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【００７０】
【発明の効果】
請求項１に記載された半導体装置の製造方法では、分割工程は、半導体ウェハの一表面に、分割領域に対応して開口部をもち、半導体装置の形成領域形状の角部分に対応して丸みをもち、かつ半導体装置の形成領域内にマーキング形成用の開口部をもつエッチング阻止膜を形成し、エッチング技術によりエッチング阻止膜をマスクにして半導体ウェハを選択的に除去して個々の半導体装置に分割するのと同時に半導体装置に１又は複数の凹部からなるマーキングを形成するようにしたので、チッピングやクラックの発生を防止することができる。さらに、切り出した後の半導体装置の角部分に丸みをもたせることができるので、半導体装置の搬送時などにおけるチッピングやクラックの発生を防止することができ、外観不良の低減及び信頼性の向上を図ることができる。さらに、切り出した後の半導体装置に１又は複数の凹部からなるマーキングを形成することができるので、半導体装置の切出しと同時に、例えばロット情報や製品情報などの情報をマーキングに記録することができ、マーキングによりチップ認識をすることができるようになる。
【００７４】
請求項２に記載された半導体装置の製造方法では、請求項１に記載された半導体装置の製造方法において、半導体装置ごとのエッチング阻止膜の複数の角部分の１つは、他の角部分とは異なる大きさで丸みが形成されているようにしたので、切り出した後の半導体装置において、角部分の丸みの大きさから特定の角部分を認識することができるようになり、半導体装置の向き、例えば１ピンの位置を認識することができる。
【００７５】
請求項３に記載された半導体装置の製造方法では、エッチング技術によりエッチング阻止膜をマスクにして半導体ウェハを選択的に除去する際にドライエッチング技術を用いるようにしたので、ウェハ上に形成された複数の半導体装置の間隔を、従来のダイシング加工時に比べて大幅に狭くすることができ、１枚のウェハあたりの半導体装置の取れ数を増加させることができる。
【００７６】
請求項４に記載された半導体装置の製造方法では、エッチング阻止膜が形成される側の表面とは反対側の半導体ウェハの表面にテープ材料を貼り付けた後、エッチング阻止膜が形成される側の半導体ウェハの表面を研磨し、半導体ウェハをテープ材料に貼り付けた状態で、半導体ウェハの研磨後の表面にエッチング阻止膜を形成し、半導体ウェハを個々の半導体装置に分割するようにしたので、研磨後の薄くなった半導体ウェハはテープ材料で支持されるため、搬送しやすくなり、半導体装置の厚みを薄く仕上げることができる。さらに、従来技術で使用していたダイシングテープが不要となるため、製造工程での廃棄物の削減を図ることができる。
【図面の簡単な説明】
【図１】 半導体装置の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。
【図２】 半導体装置の製造方法の参考例の最初を示す工程断面図である。
【図３】 同参考例の続きを示す工程断面図である。
【図４】 同参考例の最後を示す工程断面図である。
【図５】 同参考例でウェハの分割に用いるフォトレジストを示す平面図である。
【図６】 半導体装置の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は側面図である。
【図７】 半導体装置の製造方法の一実施例の一部を示す工程断面図である。
【図８】 半導体装置の他の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は側面図である。
【図９】 半導体装置のさらに他の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は側面図である。
【図１０】 従来技術の半導体装置の製造方法を示す工程断面図である。
【図１１】 従来技術の半導体装置の製造方法における不具合を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。
【符号の説明】
１ シリコン基板
３ 下地絶縁層
５ 第１層間絶縁層
７ 第１金属配線層
９ ＰＳＧ膜
１１ ＳｉＮ膜
１３，２１ 感光性ポリイミド層
１５ 第２層間絶縁層
１７ スルーホール
１９ 第２金属配線層
２３ パッド開口部
２５ 外部接続端子
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関するものである。本発明は半導体装置及びその製造方法は、例えばチップサイズのＣＳＰ（Chip Size Package）技術に適用される。
【０００２】
【従来の技術】
近年、各種の電子デバイスにおいては、小型化や高性能化の要求が高まり、それらの要求に伴って電子デバイスに用いられる半導体装置についても、高度の集積回路化や高密度実装化とともに、情報処理速度の高速化が要求されるようになってきている。すなわち、これらの要求に対応して、半導体装置は、実装密度を向上させるためにピン挿入型から表面実装型へ移行しつつある。また、多ピン化への対応のために、ＤＩＰ（dual inline package）からＱＦＰ（quad flat package）やＰＧＡ（pin grid array）等の各種パッケージが開発されている。
【０００３】
しかし、ＱＦＰは、実装基板との接続を行なう接続リードがパッケージの周辺部に集中しており、接続リード自体が細くて変形し易いものであるため、多ピン化が進むに従って実装が困難になりつつある。
また、ＰＧＡは、実装基板と接続するための端子が細長く、かなりの数の端子が集中配置されているため、特性上、情報の高速処理を行なうことが難しいという問題があった。さらに、ピン挿入型であるため表面実装ができず、高密度実装において不利である。
【０００４】
最近になって、これらのパッケージが有する各種の課題を解決し、情報の高速処理に対応可能な半導体装置を実現するために、半導体素子と配線回路部を形成した基板との間に応力緩衝層を備え、配線回路部が形成された基板の実装基板面側に外部端子となるバンプ電極を備えたＢＧＡ（ball grid array）パッケージが開発されている。ＢＧＡは例えば米国特許第５１４８２６５号明細書に開示されている。
【０００５】
この米国特許第５１４８２６５号明細書に開示のパッケージは、実装基板と接続する端子がボール状の半田であるので、ＱＦＰのように接続リードに変形が生じることはなく、実装面全体に端子が分散配置されていることから端子間のピッチが大きくなり、表面実装を行なうことが容易になる。また、ＰＧＡに比べても、外部端子となるバンプ電極の長さが短いため、インダクタンス成分が小さくなり、情報処理速度を速め、情報の高速処理が可能である。
【０００６】
一方、近年においては、携帯情報端末機器が普及するのに伴い、半導体装置の小型化や高密度実装化の要求が高まっている。このため、最近では、パッケージサイズがチップとほぼ同じ大きさのＣＳＰ（chip scale package）が開発されており、例えば、日経ＢＰ社発行（１９９８年２月）の「日経マイクロデバイス」（ｐｐ３８〜６４）には、種々のタイプのＣＳＰが開示されている。ここに開示されているＣＳＰは、配線層が形成されたポリイミドやセラミック基板上に、個片に切断された半導体素子を接着した後で、配線層と半導体素子とをワイヤボンディングやシングルポイントボンディング、ギャングボンディング、バンプボンディング等の手段によって電気的に接続し、それらの接続部を樹脂封止し、最後に半田バンプ等の外部端子を形成することによって製造されるものである。
【０００７】
さらに、日経ＢＰ社発行（１９９８年４月）の「日経マイクロデバイス」（ｐｐ１６４〜１６７）には、ＣＳＰを大量生産するための製造方法についての開示がある。この製造方法は、半導体ウェハ（以下単位ウェハと称す）上にメッキによりバンプを形成し、バンプ以外の部分を樹脂封止し、バンプ部分に外部電極を形成した後で、ウェハを個片に切断して個々の半導体装置を製造している。
【０００８】
この他にも、特開２０００−２６０９１０号公報には、ウェハ単位で一括して加工した後で、最後にウェハを個片化することを特徴とした半導体装置の製造方法について開示されている。この半導体装置の製造方法では、個片の側面が樹脂によって覆われている半導体装置を製造している。
【０００９】
図１０を用いて従来技術の半導体装置の製造方法について説明する。
（１）一表面上に半導体素子が形成され、さらにその上層に電極パッドを含む金属配線層（図示は省略）が形成されたウェハ２上に、電気メッキ等により、銅からなる配線を形成する。この銅配線はウェハ２上に形成された電極パッドに電気的に接続されている。ウェハ２の銅配線形成面とは反対側の面に紫外線硬化型ダイシングテープ４５を貼り付けた後、高速回転させた外周刃（ダイシングソー）によってウェハ２の表面に溝４７を形成する。溝４７は個々のチップ（半導体装置）の周辺部となる部分に形成される。溝４７の形成に用いられるダイシングソーの刃厚は３５〜１５０μｍ（マイクロメートル）である。溝４７の幅はこの刃厚よりも１〜５μｍだけ大きく形成され、その深さは例えば１０μｍ以上である。溝４７の深さを１０μｍ以上にすることにより、刃の先端の形状にあまり依存せずに、安定した幅で溝４７を形成することが可能となる（（ａ）参照）。
【００１０】
（２）ウェハ２の表面に対して樹脂４９を充填する。この時に充填する樹脂４９は溝４７にも入り込む。樹脂４９に覆われている銅配線の一部が露出するまで、研磨刃によって樹脂の表面を研磨した後、露出した銅配線上に半田ボール等による外部接続端子２５を形成する。その後、高速回転するダイシングソーによって、溝４７上に形成された樹脂４９に溝５１を形成する（（ｂ）参照）。
【００１１】
（３）高速回転するダイシングソーによって、溝５１に対応する領域のウェハ２を切断してウェハ２を個々のチップ５３に分割する。この切断時に用いるダイシングソーは溝５１を形成する時に用いたダイシングソーに比べて刃厚が薄いものを用いて、溝５３を溝５１よりも細い幅で形成する（（ｃ）参照）。
（４）紫外線を照射してダイシングテープ４５を硬化させた後、ピックアップニードル３７を用いて個片化されたチップ５３を押し上げ、取り出す（（ｄ）参照）。
【００１２】
【発明が解決しようとする課題】
ダイシングソーを用いてウェハからここのチップを切り出す従来の半導体装置の製造方法では、ダイシングを行なった場合、図１１に示すように、ウェハ２の裏面側のチッピング（チップ欠け）やクラック（亀裂）が大きくなり、チップの抗折応力の低下を招くという問題があった。また、ウェハレベルのＣＳＰではチップ裏面に刻字され、チップ裏面は実装時に表面側となるため、チッピングは外観上の問題ともなり得る。
【００１３】
本発明は、ウェハからチップを切り出す際にチッピングやクラックの発生を防止することができる半導体装置の製造方法及びその製造方法により製造された半導体装置を提供することを目的とするものである。
【００１４】
【課題を解決するための手段】
本発明の半導体装置の製造方法は複数の半導体装置が形成された半導体ウェハを個々の半導体装置に分割する分割工程を含む半導体装置の製造方法であって、上記分割工程は、半導体ウェハの一表面に、分割領域に対応して開口部をもち、半導体装置の形成領域形状の角部分に対応して丸みをもち、かつ半導体装置の形成領域内にマーキング形成用の開口部をもつエッチング阻止膜を形成し、エッチング技術により上記エッチング阻止膜をマスクにして半導体ウェハを選択的に除去して個々の半導体装置に分割するのと同時に半導体装置に１又は複数の凹部からなるマーキングを形成する。
【００１５】
エッチング技術を用いてウェハからチップ（半導体装置）を切り出すので、チッピングやクラックの発生を防止することができる。
さらに、従来のチップの個片化ではダイシング技術で縦横方向に切り出していたためチップの形状は長方形であったが、本発明の半導体装置の製造方法によればチップの個片化をエッチングで行なうことによりチップの形成形状を任意の形に加工することができる。
【００１６】
本発明の半導体装置の製造方法では、チップの形成領域形状の角部分に対応して丸みをもつエッチング阻止膜をマスクにしてウェハからチップを切り出すことにより、切り出した後のチップの角部分に丸みをもたせることができる。これにより、チップの形状に角を無くし、滑らかな形状にすることによって、チップの搬送時などにおけるチッピングやクラックの発生を防止することができ、外観不良の低減及び信頼性の向上を図ることができる。
【００２０】
さらに、チップの形成領域内にマーキング形成用の開口部をもつエッチング阻止膜をマスクにしてウェハからチップを切り出すことにより、切り出した後のチップに１又は複数の凹部からなるマーキングを形成することができる。これにより、チップの切出しと同時に、例えばロット情報や製品情報などの情報をマーキングに記録することができ、マーキングによりチップ認識をすることができるようになる。
【００２６】
さらに、複数の凹部からなるマーキングに例えばロット情報や製品情報などの情報を記録することができ、マーキングによりチップ認識をすることができるようになる。
【００２８】
【発明の実施の形態】
本発明の半導体装置の製造方法において、半導体装置ごとの上記エッチング阻止膜の複数の角部分の１つは、他の角部分とは異なる大きさで丸みが形成されていることが好ましい。その結果、切り出した後のチップにおいて、角部分の丸みの大きさから特定の角部分を認識することができるようになり、チップの向き、例えば１ピンの位置を認識することができる。
【００２９】
さらに、エッチング技術により上記エッチング阻止膜をマスクにして半導体ウェハを選択的に除去する際にドライエッチング技術を用いることが好ましい。その結果、異方性エッチングが可能なドライエッチング技術を用いることによって、ウェハ上に形成された複数のチップの間隔を、従来のダイシング加工時に比べて大幅に狭くすることができ、１枚のウェハあたりのチップの取れ数を増加させることができる。
【００３０】
さらに、上記エッチング阻止膜が形成される側の表面とは反対側の半導体ウェハの表面にテープ材料を貼り付けた後、上記エッチング阻止膜が形成される側の半導体ウェハの表面を研磨し、半導体ウェハを上記テープ材料に貼り付けた状態で、半導体ウェハの研磨後の表面に上記エッチング阻止膜を形成し、半導体ウェハを個々の半導体装置に分割することが好ましい。その結果、研磨後の薄くなった半導体ウェハはテープ材料で支持されるため、搬送しやすくなり、チップの厚みを薄く仕上げることができる。さらに、従来技術で使用していたダイシングテープが不要となるため、製造工程での廃棄物の削減を図ることができる。
【００３２】
さらに、複数の上記角部分の１つは、他の角部分とは異なる大きさで丸みが形成されていることが好ましい。その結果、角部分の丸みの大きさから特定の角部分を認識することができるようになり、チップの向き、例えば１ピンの位置を認識することができる。
【００３３】
【実施例】
図１は、半導体装置の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。
シリコン基板１上にシリコン酸化膜からなる下地絶縁膜３が形成されている。下地絶縁膜３上にゲート電極や抵抗体などのポリシリコン膜（図示は省略）が形成されている。下地絶縁膜３上に例えばＢＰＳＧ（boro-phospho silicate glass）膜からなる第１層間絶縁層５が形成されている。図示は省略するが、チップの他の領域では第１層間絶縁層５の下にトランジスタ等の半導体素子が形成されており、第１層間絶縁層５にコンタクトホールが形成されている。
【００３４】
第１層間絶縁層５上に例えばＡｌ−Ｓｉ合金（Ｓｉ：１ｗ％（質量パーセント））からなる第１金属配線層７が形成されている。図１では第１金属配線層７の電極パッド部のみを示している。
第１層間絶縁層５上及び第１金属配線層７上に例えば下層が０.４μｍの膜厚をもつＰＳＧ（phospho Silicate Glass）膜９、上層が１.２μｍの膜厚をもつＳｉＮ（シリコン窒化膜）膜１１からなるパッシベーション膜が形成されている。さらにその上に例えば５.３μｍの膜厚をもつ感光性ポリイミド層１３が形成されている。ＰＳＧ膜９、ＳｉＮ膜１１及び感光性ポリイミド層１３は第２層間絶縁層１５を構成する。
【００３５】
第２層間絶縁層１５には第１金属配線層７の電極パッド部に対応してスルーホール１７が形成されている。スルーホール１７の感光性ポリイミド層１３部分はテーパ形状に形成されている。
第２層間絶縁層１５上及びスルーホール１７内に、例えばＡｌ−Ｓｉ合金（Ｓｉ：１ｗ％）又は銅からなる第２金属配線層１９が形成されている。第２金属配線層１９の膜厚は例えば３μｍであり、一部分は第２電極パッド部を構成する。
【００３６】
第２金属配線層１９上を含む感光性ポリイミド層１３上に、例えば２５μｍの膜厚をもつ感光性ポリイミド層２１が形成されている。感光性ポリイミド層２１は封止層を構成する。
【００３７】
感光性ポリイミド層２１には第２金属配線層１９の第２電極パッド部に対応してパッド開口部２３が設けられている。パッド開口部２３内に例えば半田からなる外部接続端子２５が形成されている。外部接続端子２５はその先端部分が感光性ポリイミド層２１の表面から突出して設けられている。
【００３８】
図１（Ａ）に示すように、チップの外形を形成するシリコン基板１及び感光性ポリイミド層２１の形成形状は、その角部分２７が丸みをもって形成されている。これにより、チップの搬送時などにおけるチッピングやクラックの発生を防止することができ、外観不良の低減及び信頼性の向上を図ることができる。
【００３９】
図２から図４は半導体装置の製造方法の参考例を示す工程断面図である。
（１）ウェハ２上に下地絶縁層３及びトランジスタ等の半導体素子（図示は省略）を形成した後、ウェハ２上に第１層間絶縁層５としてのＢＰＳＧ膜を形成する。第１層間絶縁層５にコンタクトホール（図示は省略）を形成するとともに、ウェハからチップを分割するための分割領域上の第１層間絶縁層５及び下地絶縁層３を選択的に除去する。ウェハ２上全面に、例えばスパッタ法により、Ａｌ−Ｓｉ合金（Ｓｉ：１ｗ％）を３μｍの膜厚に堆積して第１金属材料層を形成し、写真製版技術及びエッチング技術により、第１金属材料層をパターニングして第１金属配線層７を形成する（図２（ａ）参照）。
【００４０】
（２）例えばＣＶＤ（化学的気相成長）法により、ウェハ２上全面に、ＰＳＧ膜９を０.４μｍの膜厚で形成し、さらにその上にＳｉＮ膜１１を１.２μｍの膜厚で形成してパッシベーション膜を形成する。さらにその上に、例えばポジ型感光性ポリイミド材料層を回転塗布により５.３μｍの膜厚に形成する。
【００４１】
グラデーションマスクを用いた露光及び現像処理により、第１金属配線層７に対応してポジ型感光性ポリイミド材料層にテーパ形状の開口部を形成し、分割領域に開口部を形成する。その後、３２０℃のポリイミド硬化処理を行なって感光性ポリイミド層１３を形成する。ＰＳＧ膜９、ＳｉＮ膜１１及び感光性ポリイミド層１３は第２層間絶縁層１５を構成する（図２（ｂ）参照）。
【００４２】
ここで、グラデーションマスクとは、光の透過率の２次元的な分布を有し、この２次元的な分布において透過率が段階的もしくは連続的に変化するものを言う。グラデーションマスクは例えば特開平９−１４６２５９号公報に開示されている。グラデーションマスクを用いることにより、感光性ポリイミド層１３に、テーパ形状のトリミング用開口部及びパッド開口部を形成することができる。これにより、パッド開口部内に形成される第２金属配線層について十分なカバレッジ（段差被覆性）を得ることができる。感光性ポリイミド層１３に替えて例えば感光性ポリベンゾオキサゾール層を用いても、同様にテーパ形状を形成することができる。
【００４３】
（３）感光性ポリイミド層１３をマスクにして、ＳｉＮ膜１１及びＰＳＧ膜９をエッチングし、第１金属配線層７上の、下層側から順にＰＳＧ膜９、ＳｉＮ膜１１及び感光性ポリイミド層１３からなる第２層間絶縁層１５にスルーホール１７を形成し、分割領域のＰＳＧ膜９、ＳｉＮ膜１１を除去する（図２（ｃ）参照）。
【００４４】
（４）第２層間絶縁層１５上及びスルーホール１７内に第２金属配線層１９を形成する。ここで、スルーホール１７はテーパ形状に形成されているので、第２金属配線層となる第２金属配線層１９について十分なカバレッジを得ることができる（図２（ｄ）参照）。
【００４５】
第２金属配線層１９の材料は、例えばアルミニウム合金層（Ａｌ−Ｓｉ合金（Ｓｉ：１ｗ％）、Ａｌ−Ｓｉ−Ｃｕ合金（Ｓｉ：１ｗ％、Ｃｕ：０.５ｗ％）やＡｌ−Ｃｕ（Ｃｕ：１ｗ％）、Ａｌ−Ｃｕ（Ｃｕ：２ｗ％）など）や銅を挙げることができる。
【００４６】
第２金属配線層１９の材料にＡｌ−Ｓｉ合金（Ｓｉ：１ｗ％）を使用する場合、スパッタリング法によってＡｌ−Ｓｉ合金（Ｓｉ：１ｗ％）からなるアルミニウム合金層を３μｍの厚みに成膜し、さらにその上にＴｉ層／Ｎｉ層／Ａｇ層（膜厚：０.１μｍ／０.４μｍ／０.１μｍ）からなるバリア金属層（図示は省略）をスパッタリング法又は蒸着法によって成膜する。レシスト塗布、写真製版法による露光及び現像により配線パターンに対応したレジストパターンを形成する。ウェットエッチングによりバリア金属を選択的に除去し、さらにドライエッチングによりアルミニウム合金層を選択的に除去して配線パターンを形成する。エッチング後、レジストパターンをプラズマアッシャーで除去する。バリア金属層は他の金属材料であってもよく、例えばＴｉ層／Ｎｉ層／Ａｕ層、Ｎｉ層／Ｐｄ層／Ａｕ層、などを挙げることができる。
【００４７】
第２金属配線層１９の材料に銅を使用する場合、スパッタリング法により、銅のマイグレーション防止と密着力向上のためのクロムを０.１μｍの膜厚で、銅を０.５μｍの膜厚で順次成膜する。レシスト塗布、写真製版法による露光及び現像により配線パターンに対応したレジストパターンを形成する。電解メッキ法により、銅配線を３μｍの膜厚に成膜し、さらにその上にニッケルを３μｍ、パラジウムを０.５μｍ、金を１μｍの膜厚で順次成膜する。アッシャーでレジストパターンを除去した後、銅配線が形成されていない部分のクロム及び銅をウェットエッチングで除去し、第２金属配線層１９を完成させる。
【００４８】
（５）スピンコート法により、例えばネガ型感光性ポリイミド材料１２を２５μｍの膜厚で塗布形成する。パッド開口部形成領域及び分割領域に対応して遮光部をもつレチクルを用いて露光処理を施して（矢印参照）、パッド開口部形成領域及び分割領域を除くネガ型感光性ポリイミド材料１２に光照射する（図２（ｅ）参照）。
【００４９】
（６）及び現像処理を施して、ネガ型感光性ポリイミド材料１２に第２金属配線層１９の第２電極パッド部に対応してパッド開口部２３を形成し、分割領域のネガ型感光性ポリイミド材料１２を除去する。その後、３２０℃のポリイミド硬化処理を施して感光性ポリイミド層１３を形成する（図３（ｆ）参照）。
【００５０】
（７）スクリーン印刷法により、パッド開口部２３の位置に対応して、クリーム半田を３００μｍの厚みに成膜した後、赤外線リフロー炉を用いた加熱溶融法により温度２６０℃で１０秒間加熱して外部接続端子２５を形成する。その後、スクリーン印刷法で用いたフラックスを専用洗浄液で除去し、水洗、乾燥させる（図３（ｇ）参照）。図３（ｇ）から図４（ｎ）では、上記の工程（１）から工程（６）で形成した絶縁層及び金属配線層の図示は省略し、ウェハ２として一体化して示している。また、感光性ポリイミド層１３に分割領域に対応して設けられた溝の図示は省略している。
【００５１】
（８）外部接続端子２５にテストピンを接触させてウェハテストを行なう。これにより、チップの良品、不良品を選別し、ウェハごとにデータ保存する。外部接続端子２５が形成されている側のウェハ２の表面２ａにグラインド研磨時の表面保護テープ（テープ材料）３１を貼り付ける。ここで、表面保護テープ３１は、例えば紫外線を照射することにより硬化して粘着力が無くなるものを使用する（図３（ｈ）参照）。
【００５２】
（９）ウェハ２の表面２ａとは反対側の裏面２ｂをグラインド研磨して、ウェハ２の厚みを例えば５０〜２００μｍにする（図３（ｉ）参照）。
【００５３】
（１０）ウェハ２の裏面２ｂを研磨した後、表面保護テープ３１を剥がさずに残した状態で、裏面２ｂにチップ識別用のレーザーマーキングを行なう。レーザーマーキングでは（ＩＲ）赤外線による透過式の位置合わせ機能を利用し、各チップ形成領域に対応して裏面２ｂに印字（図示は省略）を設ける。裏面２ｂ上にフォトレジスト（エッチング阻止膜）３３をスピンコートにより塗布する（図３（ｊ）参照）。
【００５４】
（１１）ＩＲアライナを使用してウェハ２の分割領域と位置合わせを行ない、フォトレジスト３３を露光及び現像して、図５にも示すように、分割領域に対応してフォトレジスト３３に開口部３５を形成する（図４（ｋ）参照）。開口部３５の幅寸法は例えば１μｍである。フォトレジスト３３には、上面側から見て、チップ形成領域形状に対応して角部分に丸みが設けられている（図５参照）。
【００５５】
（１２）表面保護テープ３１を残した状態で、例えば、ウェハ２を裏面２ｂがプラズマ室に向くようにして、陽極結合方式の平行平板型ドライエッチング装置（ＩＣＰ（Inductive Coupled Plasma）エッチャ）を用いてウェハ２のエッチングを行なう。ＳＦ6（六弗化硫黄）とＣ4Ｆ8（パーフルオロシクロブタン）をそれぞれ１１０ｃｃ、１００ｃｃの割合で混合した反応ガスを導入口から流入させ、反応室内を２.１Ｐａの圧力に保持し、コイルに６００Ｗの高周波電力を５.５秒間印加して、露出した被加工部のシリコンとプラズマ内に残存するラジカルや反応ガスイオンとの間に物理化学的反応等を起こさせることでウェハ２の被加工部からシリコンを除去する。次に、ＳＦ6を止め、Ｃ4Ｆ8を１９０ｃｃ流し、反応室内を１.６Ｐａの圧力に保持し、コイルに６００Ｗの高周波電力を５秒間印加して、シリコンの除去された溝又はホールの側壁部に反応生成物を付着させる。これらの５.５秒と５.０秒のステップ繰り返し、反応生成物が溝又はホールの側壁部のエッチングマスクとなりながら、異方的にエッチングが進行する。このプラズマエッチング処理では分割領域において表面保護テープ３１でエッチングがストップする。これにより、ウェハ２が個々のチップ４に分割される（図４（ｌ）参照）。
【００５６】
（１３）アッシャーにより、フォトレジスト３３の除去を行なう（図４（ｍ）参照）。
（１４）ウェハ２の表面２ａ側に紫外線照射機で紫外線照射し、表面保護テープ３１の粘着力をなくす。ピックアップニードル３７でチップ４を押し上げ、個片化したチップ４のピックアップを行なう（図４（ｎ）参照）。
【００５７】
このように、エッチング技術を用いてウェハ２からチップ４を切り出すので、チッピングやクラックの発生を防止することができる。
さらに、チップ４の形成領域形状の角部分に対応して丸みをもつフォトレジスト３３をマスクにしてウェハ２からチップを切り出すことにより、切り出した後のチップ４の角部分に丸みをもたせることができる。これにより、チップ４の搬送時などにおけるチッピングやクラックの発生を防止することができ、外観不良の低減及び信頼性の向上を図ることができる。
【００５８】
さらに、ウェハの表面２ａに表面保護テープ３１を貼り付けた後、ウェハ２の裏面２ｂを研磨し、ウェハ２を表面保護テープ３１に貼り付けた状態で、ウェハ２の研磨後の裏面２ｂにフォトレジスト３３を形成し、ウェハ２を個々のチップ４に分割しているので、研磨後の薄くなったウェハ２は表面保護テープ３１で支持されるため、搬送しやすくなり、チップ４の厚みを薄く仕上げることができる。さらに、従来技術で使用していたダイシングテープが不要となるため、製造工程での廃棄物の削減を図ることができる。
【００５９】
図６は、半導体装置の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は側面図である。
（Ａ）に示すように、チップ４の外形を形成するシリコン基板１及び感光性ポリイミド層２１の形成形状は、その角部分２７が丸みをもって形成されている。これにより、チップの搬送時などにおけるチッピングやクラックの発生を防止することができ、外観不良の低減及び信頼性の向上を図ることができる。
さらに、外部接続端子２５が形成された表面とは反対側の面であるシリコン基板１の表面に、凹部からなるドット３９が複数形成されており、ドット３９によりマーキングが形成されている。
【００６０】
図７は、半導体装置の製造方法の一実施例の一部を示す工程断面図である。この実施例は図６に示したチップを製作するものである。工程（１）から工程（１０）までは図２から図４を参照して説明した参考例とほぼ同じなので説明を省略する。ただし、この実施例では工程（１０）においてウェハの裏面へのチップ識別用のレーザーマーキングは行なわない。以下、この実施例を工程（１１）から説明する。
【００６１】
（１１）裏面２ｂにフォトレジスト３３を形成したウェハ２について、ＩＲアライナを使用してウェハ２の分割領域と位置合わせを行ない、フォトレジスト３３を露光及び現像して、フォトレジスト３３に分割領域に対応して開口部３５を形成し、マーキング用のドット３９（図６参照）に対応して開口部４１を形成する（図７（ｋ）参照）。各開口部４１の大きさは、例えば写真製版の解像限界の大きさで形成する。また、フォトレジスト３３には、上面側から見て、チップ形成領域形状に対応して角部分に丸みが設けられている。
【００６２】
（１２）表面保護テープ３１を残した状態で、図４（ｌ）を参照して説明した工程（１２）と同様にしてウェハ２のエッチングを行なう。これにより、開口部３５に対応する分離領域のウェハ２が選択的に除去されてウェハ２が個々のチップ４に分割されるとともに、開口部４１に対応してウェハ２の裏面２ｂに凹部からなるドット３９が形成される。開口部４１の寸法は小さいので、開口部４１に対応する領域のウェハ２のエッチングレートは開口部３５に対応する領域に比べて遅くなり、ドット３９はウェハ２を貫通しない（図７（ｌ）参照）。
【００６３】
（１３）アッシャーにより、フォトレジスト３３の除去を行なう（図７（ｍ）参照）。
（１４）ウェハ２の表面２ａ側に紫外線照射機で紫外線照射し、表面保護テープ３１の粘着力をなくす。ピックアップニードル３７でチップ４を押し上げ、個片化したチップ４のピックアップを行なう（図７（ｎ）参照）。
【００６４】
このように、エッチング技術を用いてウェハ２からチップ４を切り出すので、チッピングやクラックの発生を防止することができる。さらに、チップ４の形成領域内にマーキング形成用の開口部４１をもつフォトレジスト３３をマスクにしてウェハ２からチップ４を切り出すことにより、チップ４の切出しと同時に、例えばロット情報や製品情報などの情報をドット３９からなるマーキングに記録することができ、マーキング用の印字工程をなくすことができる。
【００６５】
図８は、半導体装置の他の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は側面図である。
（Ａ）に示すように、チップ４の外形を形成するシリコン基板１及び感光性ポリイミド層２１の形成形状は、その角部分２７が丸みをもって形成されている。これにより、チップの搬送時などにおけるチッピングやクラックの発生を防止することができ、外観不良の低減及び信頼性の向上を図ることができる。
さらに、チップ４の一側面に、凹凸形状からなるバーコード４３が形成されている。バーコード４３には、例えばロット情報や製品情報などの情報が記録されている。
【００６６】
このチップを製作するための、半導体装置の製造方法の参考例は図２から図４を参照して説明した参考例とほぼ同じである。異なる点は、図４（ｋ）を参照して説明した工程（１１）において、フォトレジスト３３に、開口部３５に加えて、バーコード４３に対応する凹凸形状を形成する点である。その後、バーコード４３に対応する凹凸形状をもつフォトレジスト３３をマスクにしてウェハ２を選択的に除去することにより、ウェハ２からチップ４を切り出すのと同時に、チップ４の一側面に凹凸形状からなるバーコード４３を形成することができる。また、図４（ｊ）を参照して説明した工程（１０）におけるウェハの裏面へのチップ識別用のレーザーマーキングは行なってもよいし、行なわなくてもよい。
【００６７】
図９は、半導体装置のさらに他の参考例を示す図であり、(Ａ)は平面図、（Ｂ）は側面図である。
（Ａ）に示すように、チップ４の外形を形成するシリコン基板１及び感光性ポリイミド層２１の形成形状は、その角部分２７ａ，２７ｂが丸みをもって形成されている。これにより、チップの搬送時などにおけるチッピングやクラックの発生を防止することができ、外観不良の低減及び信頼性の向上を図ることができる。
さらに、外部接続端子２５の１つである１ピンの位置に最も近い角部分２７ａは、他の３つの角部分２７ｂに比べて丸みの大きさが大きく形成されている。これにより、角部分２７ａ，２７ｂの大きさから１ピンの位置を認識することができる。
【００６８】
このチップを製作するための、半導体装置の製造方法の参考例は図２から図４を参照して説明した参考例とほぼ同じである。異なる点は、図４（ｋ）を参照して説明した工程（１１）において、フォトレジスト３３に開口部３５を形成する際に、角部分２７ａに対応する領域のフォトレジスト３３の角部分が角部分２７ｂに対応する領域のフォトレジスト３３の角部分よりも丸みの大きさが大きくなるように、開口部３５を形成する点である。その後、角部分の丸みの大きさが異なるフォトレジスト３３をマスクにしてウェハ２を選択的に除去することにより、ウェハ２からチップ４を切り出すのと同時に、角部分２７ａの丸みの大きさが他の３つの角部分２７ｂに比べて大きく形成されたチップ４を形成することができる。また、図４（ｊ）を参照して説明した工程（１０）におけるウェハの裏面へのチップ識別用のレーザーマーキングは行なってもよいし、行なわなくてもよい。
【００６９】
図１から図９に示した実施例及び参考例では、第２層間絶縁膜１５の最上層及び最終保護膜の最上層に感光性ポリイミド膜１３，２１を用いているが、本発明及び参考例はこれに限定されるものではなく、感光性ポリイミド膜に替えて他の材料、例えば熱可塑性樹脂膜を用いてもよい。
以上、本発明の実施例を説明したが、本発明はこれに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【００７０】
【発明の効果】
請求項１に記載された半導体装置の製造方法では、分割工程は、半導体ウェハの一表面に、分割領域に対応して開口部をもち、半導体装置の形成領域形状の角部分に対応して丸みをもち、かつ半導体装置の形成領域内にマーキング形成用の開口部をもつエッチング阻止膜を形成し、エッチング技術によりエッチング阻止膜をマスクにして半導体ウェハを選択的に除去して個々の半導体装置に分割するのと同時に半導体装置に１又は複数の凹部からなるマーキングを形成するようにしたので、チッピングやクラックの発生を防止することができる。さらに、切り出した後の半導体装置の角部分に丸みをもたせることができるので、半導体装置の搬送時などにおけるチッピングやクラックの発生を防止することができ、外観不良の低減及び信頼性の向上を図ることができる。さらに、切り出した後の半導体装置に１又は複数の凹部からなるマーキングを形成することができるので、半導体装置の切出しと同時に、例えばロット情報や製品情報などの情報をマーキングに記録することができ、マーキングによりチップ認識をすることができるようになる。
【００７４】
請求項２に記載された半導体装置の製造方法では、請求項１に記載された半導体装置の製造方法において、半導体装置ごとのエッチング阻止膜の複数の角部分の１つは、他の角部分とは異なる大きさで丸みが形成されているようにしたので、切り出した後の半導体装置において、角部分の丸みの大きさから特定の角部分を認識することができるようになり、半導体装置の向き、例えば１ピンの位置を認識することができる。
【００７５】
請求項３に記載された半導体装置の製造方法では、エッチング技術によりエッチング阻止膜をマスクにして半導体ウェハを選択的に除去する際にドライエッチング技術を用いるようにしたので、ウェハ上に形成された複数の半導体装置の間隔を、従来のダイシング加工時に比べて大幅に狭くすることができ、１枚のウェハあたりの半導体装置の取れ数を増加させることができる。
【００７６】
請求項４に記載された半導体装置の製造方法では、エッチング阻止膜が形成される側の表面とは反対側の半導体ウェハの表面にテープ材料を貼り付けた後、エッチング阻止膜が形成される側の半導体ウェハの表面を研磨し、半導体ウェハをテープ材料に貼り付けた状態で、半導体ウェハの研磨後の表面にエッチング阻止膜を形成し、半導体ウェハを個々の半導体装置に分割するようにしたので、研磨後の薄くなった半導体ウェハはテープ材料で支持されるため、搬送しやすくなり、半導体装置の厚みを薄く仕上げることができる。さらに、従来技術で使用していたダイシングテープが不要となるため、製造工程での廃棄物の削減を図ることができる。
【図面の簡単な説明】
【図１】 半導体装置の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。
【図２】 半導体装置の製造方法の参考例の最初を示す工程断面図である。
【図３】 同参考例の続きを示す工程断面図である。
【図４】 同参考例の最後を示す工程断面図である。
【図５】 同参考例でウェハの分割に用いるフォトレジストを示す平面図である。
【図６】 半導体装置の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は側面図である。
【図７】 半導体装置の製造方法の一実施例の一部を示す工程断面図である。
【図８】 半導体装置の他の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は側面図である。
【図９】 半導体装置のさらに他の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は側面図である。
【図１０】 従来技術の半導体装置の製造方法を示す工程断面図である。
【図１１】 従来技術の半導体装置の製造方法における不具合を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。
【符号の説明】
１ シリコン基板
３ 下地絶縁層
５ 第１層間絶縁層
７ 第１金属配線層
９ ＰＳＧ膜
１１ ＳｉＮ膜
１３，２１ 感光性ポリイミド層
１５ 第２層間絶縁層
１７ スルーホール
１９ 第２金属配線層
２３ パッド開口部
２５ 外部接続端子
Claims (4)
- 複数の半導体装置が形成された半導体ウェハを個々の半導体装置に分割する分割工程を含む半導体装置の製造方法において、
前記分割工程は、半導体ウェハの一表面に、分割領域に対応して開口部をもち、半導体装置の形成領域形状の角部分に対応して丸みをもち、かつ半導体装置の形成領域内にマーキング形成用の開口部をもつエッチング阻止膜を形成し、エッチング技術により前記エッチング阻止膜をマスクにして半導体ウェハを選択的に除去して個々の半導体装置に分割するのと同時に半導体装置に１又は複数の凹部からなるマーキングを形成することを特徴とする半導体装置の製造方法。 - 半導体装置ごとの前記エッチング阻止膜の複数の角部分の１つは、他の角部分とは異なる大きさで丸みが形成されている請求項１に記載の半導体装置の製造方法。
- 前記エッチング阻止膜をマスクにして半導体ウェハを選択的に除去する際にドライエッチング技術を用いる請求項１又は２に記載の半導体装置の製造方法。
- 前記エッチング阻止膜が形成される側の表面とは反対側の半導体ウェハの表面にテープ材料を貼り付けた後、前記エッチング阻止膜が形成される側の半導体ウェハの表面を研磨し、半導体ウェハを前記テープ材料に貼り付けた状態で、半導体ウェハの研磨後の表面に前記エッチング阻止膜を形成し、半導体ウェハを個々の半導体装置に分割する請求項１から３のいずれかに記載の半導体装置の製造方法。
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