[go: up one dir, main page]

JP3897873B2 - 液晶表示装置の駆動回路 - Google Patents

液晶表示装置の駆動回路 Download PDF

Info

Publication number
JP3897873B2
JP3897873B2 JP26814897A JP26814897A JP3897873B2 JP 3897873 B2 JP3897873 B2 JP 3897873B2 JP 26814897 A JP26814897 A JP 26814897A JP 26814897 A JP26814897 A JP 26814897A JP 3897873 B2 JP3897873 B2 JP 3897873B2
Authority
JP
Japan
Prior art keywords
line
video signal
insulating substrate
liquid crystal
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP26814897A
Other languages
English (en)
Other versions
JPH1184427A (ja
Inventor
潤 小山
幸夫 田中
靖 久保田
保 酒井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Sharp Corp
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd, Sharp Corp filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP26814897A priority Critical patent/JP3897873B2/ja
Priority to US09/150,933 priority patent/US6281865B1/en
Publication of JPH1184427A publication Critical patent/JPH1184427A/ja
Priority to US09/928,988 priority patent/US7079121B2/en
Application granted granted Critical
Publication of JP3897873B2 publication Critical patent/JP3897873B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/13629—Multilayer wirings
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0209—Crosstalk reduction, i.e. to reduce direct or indirect influences of signals directed to a certain pixel of the displayed image on other pixels of said image, inclusive of influences affecting pixels in different frames or fields or sub-images which constitute a same image, e.g. left and right images of a stereoscopic display
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0223—Compensation for problems related to R-C delay and attenuation in electrodes of matrix panels, e.g. in gate electrodes or on-substrate video signal electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Description

【０００１】
【産業上の利用分野】
本発明は液晶表示装置の駆動回路に関し、特に、信号線を駆動する駆動回路に関する。
【０００２】
【従来の技術】
信号線、走査線駆動回路を内蔵した液晶表示装置としては、ポリシリコンで作られた薄膜トランジスタを使用して作られたものが知られている。
従来の駆動回路を内蔵した液晶表示装置の概略図を図２に示す。
図２において信号線２０６、２０７、２０８が行方向に、走査線２０３、２０４、２０５が列方向に配置され、それらの交点には薄膜トランジスタで構成された画素トランジスタ２２４、２２５がマトリクス状に配置されている。薄膜トランジスタ２２４のゲート端子は走査線２０３に、ソース端子は信号線２０６に、ドレイン端子は画素電極２２６に接続されている。
【０００３】
それぞれの信号線はビデオ入力端子から入力されたビデオ信号を画素トランジスタのソース端子に入力するもので、信号線駆動回路２０１によって駆動される。また、それぞれの走査線は走査信号を画素トランジスタのゲート端子に入力するもので、走査線駆動回路２０２によって駆動される。
【０００４】
ここで、信号線駆動回路２０１はシフトレジスタ２１６とアナログスイッチ２１８、２１９、２２０によって構成されている。この方式は点順次駆動と称し、駆動回路を内蔵した液晶表示装置では一般的である。
【０００５】
シフトレジスタには、スタートパルスをいれる入力端子２１５、パルスを順次シフトさせるためのクロック入力端子２０８、２０９、電源端子２１３、２１４があり、シフトレジスタの出力２２１、２２２、２２３は、アナログスイッチ２１８、２１９、２２０に接続される。
【０００６】
つぎに、シフトレジスタの動作波形を図３に示す。
クロックパルスＣＬ１，ＣＬ１ｂが入力されるとスタートパルスはクロックの立ち上げ、立ち下げに応じてシフトしていく。
その結果として、シフトレジスタの各出力にはアナログスイッチ選択パルスが出力される。
【０００７】
この出力はアナログスイッチ２１８、２１９、２２０に入力され、それぞれのアナログスイッチがパルスの期間のみオンする。アナログスイッチがオンすると、その期間の間はアナログスイッチの両端のビデオ線２１０、２１１、２１２と信号線２０６、２０７、２０８が短絡され、ビデオ線のデータが信号線に書き込まれていく。信号線に書き込まれたデータは選択された走査線につながる画素トランジスタに入力され、画素電極に書き込まれる。
画素電極と対向基板の間の電圧によって液晶の透過率が変化し、階調表示を行う。
【０００８】
従来の液晶表示装置の工程を図４、図５に示す。
以下、従来のモノリシック型アクティブマトリクス回路を得る製作工程について、図４、図５を用いて説明する。この工程は低温ポリシリコンプロセスのものである。図４、図５の左側に駆動回路のＴＦＴの作製工程を、右側にアクティブマトリクス回路のＴＦＴの作製工程をそれぞれ示す。
【０００９】
まず、ガラス基板（４０１）上に下地酸化膜（４０２）として厚さ１０００〜３０００Åの酸化珪素膜を形成した。この酸化珪素膜の形成方法としては、酸素雰囲気中でのスパッタ法やプラズマＣＶＤ法を用いれば良い。
【００１０】
その後、プラズマＣＶＤ法やＬＰＣＶＤ法によってアモルファスのシリコン膜を３００〜１５００Å、好ましくは５００〜１０００Åに形成した。そして、５００℃以上、好ましくは、５００〜６００℃の温度で熱アニールを行い、シリコン膜を結晶化させた、もしくは、結晶性を高めた。熱アニールによって結晶化のち、光（レーザーなど）アニールをおこなって、さらに結晶化を高めてもよい。また、熱アニールによる結晶化の際に特開平６−２４４１０３、同６−２４４１０４に記述されているように、ニッケル等のシリコンの結晶化を促進させる元素（触媒元素）を添加しても良い。
【００１１】
次にシリコン膜をエッチングして、島状の駆動回路のＴＦＴの活性層（４０３）（Ｐチャネル型ＴＦＴ用）、（４０４）（Ｎチャネル型ＴＦＴ用）とマトリクス回路のＴＦＴ（画素ＴＦＴ）の活性層（４０５）を形成した。さらに、酸素雰囲気中でのスパッタ法によって厚さ５００〜２０００Åの酸化珪素のゲート絶縁膜を形成した。ゲート絶縁膜の形成方法としては、プラズマＣＶＤ法をもちいてもよい。プラズマＣＶＤ法によって酸化珪素膜を形成する場合には、原料ガスとして、一酸化二窒素（Ｎ2 Ｏ）もしくは酸素（Ｏ2 ）とモノシラン（ＳｉＨ4 ）を用いることが好ましかった。
【００１２】
その後、厚さ２０００〜６０００Åのアルミニウムをスパッタ法によって基板全面に形成した。ここでアルミニウムはその後の熱プロセスによってヒロックが発生するのを防止するため、シリコンまたはスカンジウム、パラジウムなどを含有するものを用いても良い。そしてこれをエッチングしてゲート電極（４０７、４０８、４０９）を形成する。（図４（Ａ））
【００１３】
次に、このアルミニウムを陽極酸化する。陽極酸化によってアルミニウムの表面は酸化アルミニウム（４１０、４１１、４１２）となり、絶縁物としての効果を有する様になる。（図４（Ｂ））。
【００１４】
次に、Ｐチャネル型ＴＦＴの活性層を覆うフォトレジストのマスク（４１３）、を形成する。そしてイオンドーピング法によってフォスフィンをドーピングガスとして燐を注入する。ドーズ量は１×１０12〜５×１０13原子／ｃｍ2 とする。この結果として、強いＮ型領域（ソース、ドレイン）（４１４、４１５）が形成される。（図４（Ｃ））
【００１５】
次に、Ｎチャネル型ＴＦＴの活性層および画素ＴＦＴの活性層を覆うフォトレジストのマスク（４１６）を形成する。そして再びイオンドーピング法によってジボラン（Ｂ2 Ｈ6 ）をドーピングガスとしてホウ素を注入する。ドーズ量は５×１０14〜８×１０15原子／ｃｍ2 とする。この結果として、Ｐ型領域（４１７）が形成される。以上のドーピングにより、強いＮ型領域（ソース、ドレイン）（４１４、４１５）、強いＰ型領域（ソース、ドレイン）（４１７）が形成される。（図４（Ｄ））
【００１６】
その後、４５０〜８５０℃で０．５〜３時間の熱アニールを施すことにより、ドーピングによるダメージを回復せしめ、ドーピング不純物を活性化、シリコンの結晶性を回復させた。その後、全面に層間絶縁物（４１８）として、プラズマＣＶＤ法によって酸化珪素膜を厚さ３０００〜６０００Å形成した。これは、窒化珪素膜あるいは酸化珪素膜と窒化珪素膜の多層膜であってもよい。そして、層間絶縁物（４１８）をウエットエッチング法またはドライエッチング法によって、エッチングして、ソース／ドレインにコンタクトホールを形成した。
【００１７】
そして、スパッタ法によって厚さ２０００〜６０００Åのアルミニウム膜、もしくはチタンとアルミニウムの多層膜を形成する。これをエッチングして、周辺回路の電極・配線（４１９、４２０、４２１）および画素ＴＦＴの電極・配線（４２２、４２３）を形成した。（図５（Ｅ））
【００１８】
さらに、ポリイミドを厚さがおよそ１００００Åに塗布し、第２層間膜（４２４）として形成し、次に、チタンを厚さ２０００〜３０００Åに成膜し、これをエッチングして、ＴＦＴ上にブラックマトリクス（４２６）を形成する。さらに、厚さ５０００〜６０００Åのポリイミドを塗布し、第３層間膜とする。次に、第２、第３層間膜をエッチングして、ＴＦＴの電極（４２３）に達するコンタクトホールを形成した。最後に、スパッタ法で成膜した厚さ５００〜１５００ÅのＩＴＯ（インジウム錫酸化物）膜をエッチングして、画素電極（４２５）を形成した。このようにして、周辺駆動回路とアクティブマトリクス回路を一体形成していた。（図５（Ｆ））
【００１９】
【発明が解決しようとする課題】
従来のシフトレジスタのパターンを図６にしめす。
従来の液晶表示装置の駆動回路では、シフトレジスタのクロック配線、ビデオ信号配線、制御配線を形成する場合、それら配線は薄膜トランジスタのソース・ドレイン電極と同時形成していた。ソース・ドレイン電極を用いるのは、通常、ゲート電極材料よりシート抵抗が小さいためである。ソース・ドレイン電極は、一般にアルミニウムが使われそのシート抵抗は、０．１Ωから０．２Ωである。
【００２０】
また、それらの配線に付加される寄生容量は他の配線との間の配線間容量、クロス容量が考えられる。配線間容量は図７に示すような関係があり、配線の間隔が広くなるほど、小さくなる。
【００２１】
クロック線、ビデオ線、制御信号線などに通す信号の周波数を高くしたい場合、前述した、配線抵抗、寄生容量によって、周波数特性が低下し、問題となる。
【００２２】
ここで、図６に示したシフトレジスタは１段２５０μｍ、段数３００段を想定している。以下、その条件で説明を行う。
【００２３】
前記した配線と他の配線が交差する場合、ゲート電極配線で交差を行うのが、一般的である。この場合、寄生容量として、第１層間膜容量が寄生容量となる。層間膜を厚さ５０００Åの酸化膜で形成し、交差配線の幅を５μｍとすれば、寄生容量は０．０６９ｆＦ／μ２＊５μｍ＊３０μｍ＝１０．３ｆＦとなる。２５０μｍの前記配線に対して、１．６６箇所の交差があると、１０．３ｆＦ＊１．６６＝１７．１ｆＦの寄生容量が発生する。また、配線間隔を５μｍとすると配線間容量は２５０μｍあたり、０．０６３ｆＦ／μ＊２５０μｍ＊２＝３１．５ｆＦとなる。両方合わせ４８．６ｆＦとなる。
これを図８に示す３００段抵抗・容量ラダー回路として、遅延量をシミュレートしたものが、図９である。遅延時間は２．８ｎｓあり、周波数が１０数ＭＨｚの場合、５％の遅れとなっている。
【００２４】
また、アナログスイッチによってサンプリングされるビデオ信号線についても、同様のことがいえる。図１０に従来のアナログスイッチの平面図を示す。
これは、ＲＧＢ３色を１つにし、３００μｍピッチで、３００段を想定している。配線幅３０μｍ、３００μｍでは配線抵抗が２Ωとなる。
【００２５】
シフトレジスタと同様に、ビデオ信号線と他の配線が交差する場合、ゲート電極配線で交差を行うのが一般的である。この場合、寄生容量として、層間膜容量が寄生容量となる。
層間膜を厚さ５００ｎｍの酸化膜で形成し、交差配線の幅を５μｍとすれば、寄生容量は０．０６９ｆＦ／μ２＊５μｍ＊３０μｍ＝１０．３ｆＦとなる。
３００μｍのビデオ信号線に対して、８箇所の交差があると、１０．３ｆＦ＊８＝８２．８ｆＦの寄生容量が発生する。配線間容量は３７．８Ｆｆとなり、あわせて３００μｍあたり、１２０．６ｆＦとなる。
【００２６】
これをクロック線と同様に、遅延量をシミュレートしたものが、図１１である。遅延時間は８．２５ｎｓあり、クロック線より、さらに遅延が大きくなっていた。
【００２７】
遅延時間が大きい、または配線容量が大きいといった場合、表示装置では以下のようなことが問題となる。
【００２８】
（１）クロック線の時間的遅延はシフトレジスタのシフトにおいて遅延の分だけシフト遅れをまねく。また、クロックは遅延するだけでなく波形なまりを発生させ、シフトレジスタの動作不良をまねく原因になっている。ビデオ信号線のなまりは、画面において同じデータを複数列に書き込んだり、画素のぼやけをまねき、画質を悪化させていた。
【００２９】
（２）配線間容量が大きくなると、クロック線どうしの相互干渉、ビデオ信号線どうしの相互干渉が発生し、これもまた、画質劣化の原因となっていた。
【００３０】
（３）配線間容量が大きくなり、外部よりクロック線、ビデオ信号線を駆動しようとした場合に外部駆動回路の駆動能力が大きく必要であり、消費電力も大きくなっていた。
外部駆動回路は容量負荷が大きくなればなるほど大がかりなものになり、コストアップになる。 また、外付け駆動回路にオペアンプ等の帰還増幅器を使うと容量負荷により、発振等の誤動作を誘発し、これも画質劣化の原因になっていた。
【００３１】
本発明は上記問題点を対策したもので、タイミングずれの少ない、高画質を提供し、外付け回路の負担を軽くし、消費電力の低減をはかったものである。
【００３２】
【課題を解決するための手段】
本発明の液晶表示装置の駆動回路の構成は、
第一の絶縁基板上に複数の信号線、複数の走査線、およびそれらの交点に薄膜トランジスタで構成された画素トランジスタをマトリクス状に配置し、第二の絶縁基板を第一の絶縁基板に対向して設け、且つ、第一、第二の絶縁基板の間に液晶をはさんだ液晶表示装置の駆動回路において、
その駆動回路は第一の絶縁基板上に構成され、駆動回路にクロック信号を供給するクロック線またはクロック線の幹線部分は、前記薄膜トランジスタのゲート電極と同一の配線材料、および前記薄膜トランジスタのソース電極、またはドレイン電極と同一の配線材料の２層構造より構成され、且つ、前記クロック線またはクロック線の幹線部分と交差する配線は画素トランジスタを覆うブラックマトリクスと同層の配線によって構成されることを特徴とする液晶表示装置の駆動回路である。
【００３３】
更に、本発明の液晶表示装置の駆動回路の他の構成は、
第一の絶縁基板上に複数の信号線、複数の走査線、およびそれらの交点に薄膜トランジスタで構成された画素トランジスタをマトリクス状に配置し、第二の絶縁基板を第一の絶縁基板に対向して設け、且つ、第一、第二の絶縁基板の間に液晶をはさんだ液晶表示装置の駆動回路において、
その駆動回路は第一の絶縁基板上に構成され、駆動回路にクロック信号を供給するクロック線またはクロック線の幹線部分は、前記薄膜トランジスタのゲート電極と同一の配線材料、および前記薄膜トランジスタのソース電極、またはドレイン電極と同一の配線材料の２層構造より構成され、且つ、前記クロック線またはクロック線の幹線部分と交差する配線は画素トランジスタを覆うブラックマトリクスと同層の配線によって構成されることを特徴とし、且つ、隣接するクロック配線またはクロック配線の幹線部分の配線間隔は、前記クロック配線または前記クロック配線の幹線部分の幅より広いことを特徴とする液晶表示装置の駆動回路である。
【００３４】
更に、本発明の液晶表示装置の駆動回路の他の構成は、
第一の絶縁基板上に複数の信号線、複数の走査線、およびそれらの交点に薄膜トランジスタで構成された画素トランジスタをマトリクス状に配置し、第二の絶縁基板を第一の絶縁基板に対向して設け、且つ、第一、第二の絶縁基板の間に液晶をはさんだ液晶表示装置の駆動回路において、
その駆動回路は第一の絶縁基板上に構成され、駆動回路にクロック信号を供給する複数のクロック線を有し、複数のクロック線、またはクロック線の幹線部分の間に固定電位にバイアスされたシールド線を配置することを特徴とした液晶表示装置の駆動回路である。
【００３５】
更に、本発明の液晶表示装置の駆動回路の他の構成は、
第一の絶縁基板上に複数の信号線、複数の走査線、およびそれらの交点に薄膜トランジスタで構成された画素トランジスタをマトリクス状に配置し、第二の絶縁基板を第一の絶縁基板に対向して設け、且つ、第一、第二の絶縁基板の間に液晶をはさんだ液晶表示装置の駆動回路において、
その駆動回路は第一の絶縁基板上に構成され、駆動回路にビデオ信号を供給するビデオ線またはビデオ線の幹線部分は、前記薄膜トランジスタのゲート電極と同一の配線材料、および前記薄膜トランジスタのソース電極、またはドレイン電極と同一の配線材料の２層構造より構成され、且つ、前記ビデオ信号線またはビデオ信号線の幹線部分と交差する配線は画素トランジスタを覆うブラックマトリクスと同層の配線によって構成されることを特徴とする液晶表示装置の駆動回路である。
【００３６】
更に、本発明の液晶表示装置の駆動回路の他の構成は、
第一の絶縁基板上に複数の信号線、複数の走査線、およびそれらの交点に薄膜トランジスタで構成された画素トランジスタをマトリクス状に配置し、第二の絶縁基板を第一の絶縁基板に対向して設け、且つ、第一、第二の絶縁基板の間に液晶をはさんだ液晶表示装置の駆動回路において、
その駆動回路は第一の絶縁基板上に構成され、駆動回路にビデオ信号を供給するビデオ線またはビデオ線の幹線部分は、前記薄膜トランジスタのゲート電極と同一の配線材料、および前記薄膜トランジスタのソース電極、またはドレイン電極と同一の配線材料の２層構造より構成され、且つ、前記ビデオ信号線またはビデオ信号線の幹線部分と交差する配線は画素トランジスタを覆うブラックマトリクスと同層の配線によって構成されることを特徴とし、且つ、隣接するビデオ信号線またはビデオ信号線の幹線部分の配線間隔は、前記ビデオ信号線または前記ビデオ信号線の幹線部分の幅より広いことを特徴とする液晶表示装置の駆動回路である。
【００３７】
更に、本発明の液晶表示装置の駆動回路の他の構成は、
第一の絶縁基板上に複数の信号線、複数の走査線、およびそれらの交点に薄膜トランジスタで構成された画素トランジスタをマトリクス状に配置し、第二の絶縁基板を第一の絶縁基板に対向して設け、且つ、第一、第二の絶縁基板の間に液晶をはさんだ液晶表示装置の駆動回路において、
その駆動回路は第一の絶縁基板上に構成され、駆動回路にビデオ信号を供給する複数のビデオ信号線を有し、複数のビデオ信号線、またはビデオ信号線の幹線部分の間に固定電位にバイアスされたシールド線を配置することを特徴とした液晶表示装置の駆動回路である。
【００３８】
本発明において、液晶表示装置の駆動回路は、
１、そのクロック線において、配線をゲート電極材とソース・ドレイン電極材の２層構成し、且つ、クロック線と交差する他の配線をブラックマトリクスと同層とすることにより、配線抵抗、寄生容量を低減し、周波数特性を改善できる。
２、そのクロック線において、配線間隔を配線幅より広げることにより、配線間容量を削減し、周波数特性を改善できる。
３、そのクロック線において、配線間にシールド線をもうけ、配線間相互干渉を軽減できる。
４、そのビデオ信号線において、配線をゲート電極材とソース・ドレイン電極材の２層構成し、且つ、クロック線と交差する他の配線をブラックマトリクスと同層とすることにより、配線抵抗、寄生容量を低減し、周波数特性を改善できる。５、そのビデオ信号線において、配線間隔を配線幅より広げることにより、配線間容量を削減し、周波数特性を改善できる。
６、そのビデオ信号線において、配線間にシールド線をもうけ、配線間相互干渉を軽減できる。
【００３９】
【実施例】
以下、本発明の実施例について、説明する。
【００４０】
（実施例１）
図１２（ａ）は本発明を用いた駆動回路のクロック配線部分の断面図である。
従来（図１２ｂに示す）と比べて、クロック配線がゲート電極及びソース電極の２層より構成され、配線抵抗が小さくなっている。また、交差配線がゲート電極配線からブラックマトリクス配線に変わったことにより、寄生容量となる層間膜が第１層間膜から第２層間膜になるため、層間膜が２倍に厚くなり、容量が低減される。
【００４１】
図１に実施例１のシフトレジスタ部の平面図をしめす。
ソース・ドレイン電極のシート抵抗は前述したように、０．２Ω、また、ゲート電極のシート抵抗は０．３Ωである。クロック線は幅３０μｍのソース電極材による配線の下に、ゲート電極材による２０μの配線を配置している。
従来例と同様にシフトレジスタ１段を２５０μｍで作った場合、１段あたりのクロック線抵抗は１．１５Ωとなる。
このときの配線遅延は１段あたりの配線間容量は変化しない、配線交差容量は交差配線にブラックマトリクスと同一層を使用する事により、およそ半分になり、配線の末端での遅延時間は１．６２ｎｓである。従来に比べて、４２％の改善がみられた。
【００４２】
（実施例２）
図１３に実施例２の液晶表示装置の駆動回路のシフトレジスタ部の平面図をしめす。従来例（図６）、実施例１と比べて、クロック配線間隔が広げられ、配線間容量が小さくなっている。配線間距離を従来の５μｍから４０μｍに変更することによって、図７にあるように配線間容量は０．０３２ｆＦ／μとなる。配線長が２５０μｍとすれば、１６．０ｆＦの配線間容量が発生する。交差容量とあわせて、２４．６ｆＦとなる。このときの、３００段接続の配線の末端での遅延時間は１．０２ｎｓである。従来に比べて、６４％の改善がみられた。
図１４にクロックの遅延時間のシミュレーション結果を示す。
【００４３】
（実施例３）
図１５に実施例３のシフトレジスタ部の平面図を示す。
この例では、クロック線の間に固定電位のシールド線をいれている。
シールド線に対しての配線間容量が新たに発生するが、クロック線どうしの容量は軽減され、クロックの相互干渉を低減できる。
【００４４】
（実施例４）
図１６に実施例４のアナログスイッチの平面図を示す。
シフトレジスタと同様に、従来例（図１０）と比べて、ビデオ信号線がゲート電極及びソース電極の２層より構成され、配線抵抗が小さくなっている。
配線はシフトレジスタと同様に、ソース・ドレイン電極のシート抵抗は前述したように、０．２Ω、また、ゲート電極のシート抵抗は０．３Ωである。クロック線は幅３０μｍのソース電極材による配線の下に、ゲート電極材による２０μの配線を配置している。
従来例と同様にアナログスイッチを３００μｍで作った場合、１段あたりのビデオ信号線抵抗は１．３８Ωとなる。配線交差容量は交差配線にブラックマトリクスと同一層を使用する事により、およそ半分になり、４１．４ｆＦとなる、配線の末端での遅延時間は３．７５ｎｓである。
従来に比べて、５５％の改善がみられた。
【００４５】
（実施例５）
図１７に実施例５のアナログスイッチの平面図を示す。
従来例（図１０）、実施例４と比べて、ビデオ信号線間隔が広げられ、配線間容量が小さくなっている。配線間距離を従来の５μｍから４０μｍに変更することによって、図７にあるように配線間容量は０．０３２ｆＦ／μとなる。配線長が３００μｍとすれば、１９．２ｆＦの配線間容量が発生する。交差容量とあわせて、６０．６ｆＦとなる。このときの、３００段接続の配線の末端での遅延時間は２．８８ｎｓである。従来に比べて、６５％の改善がみられた。
図１８にビデオ信号の遅延時間のシミュレーション結果をしめす。
【００４６】
（実施例６）
図１９に実施例６のアナログスイッチの平面図を示す。
この例では、ビデオ信号線の間に固定電位のシールド線をいれている。
シールド線に対しての配線間容量が新たに発生するが、ビデオ信号線どうしの容量は軽減され、ビデオ信号の相互干渉を低減できる。
【００４７】
【発明の効果】
以上説明したように、本発明の液晶表示装置の駆動回路は、クロック線、ビデオ信号線、制御信号線をゲート電極材、ソース・ドレイン電極材の２層構成とすることによって、配線抵抗をさげ、また、それらの配線と交差する配線をＴＦＴ上のブラックマトリクスと同層の配線材を用いることにより、寄生容量を低減することにより、周波数特性を改善するという効果がある。
また、クロック線、ビデオ信号線などの配線間隔を配線幅の２倍以上にする事によって、配線間容量を低減し、周波数特性を改善するという効果がある。
また、クロック線間、またはビデオ信号線間にシールド線を挿入することによりクロック線どうし、または、ビデオ信号線どうしの相互干渉をおさえることができる。
これらによって、表示装置の画質を改善する事ができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施例（シフトレジスタ）
【図２】 従来の液晶表示装置の概略図
【図３】 シフトレジスタの動作波形
【図４】 工程断面図
【図５】 工程断面図
【図６】 従来のシフトレジスタの平面図
【図７】 配線間容量と配線間隔の関係グラフ
【図８】 配線遅延時間シミュレーション回路
【図９】 従来のシフトレジスタの配線遅延時間シミュレーション結果
【図１０】 従来のアナログスイッチの平面図
【図１１】 従来のアナログスイッチの配線遅延時間シミュレーション結果
【図１２】 本発明の配線断面図
【図１３】 本発明の第２の実施例（シフトレジスタ）
【図１４】 第２の実施例のシミュレーション結果
【図１５】 本発明の第３の実施例（シフトレジスタ）
【図１６】 本発明の第４の実施例（アナログスイッチ）
【図１７】 本発明の第５の実施例（アナログスイッチ）
【図１８】 第５の実施例のシミュレーション結果
【図１９】 本発明の第６の実施例（アナログスイッチ）
【符号の説明】
１０１〜１０６ ：クロック線
１０７、１０８ ：電源線
２０１ ：信号線駆動回路
２０２ ：走査線駆動回路
２０３〜２０５ ：走査線
２０６〜２０７ ：信号線
２０８、２０９ ：クロック線
２１０〜２１２ ：ビデオ信号線
２１３、２１４ ：電源線
２１５ ：スタートパルス入力端子
２１６ ：シフトレジスタ
２１８〜２２０ ：アナログスイッチトランジスタ
２２１〜２２３ ：シフトレジスタ出力
２２４、２２５ ：画素トランジスタ
２２６、２２７ ：液晶セル
４０１ ：ガラス基板
４０２ ：下地酸化珪素膜
４０３〜４０５ ：シリコン活性層
４０６ ：ゲート絶縁膜
４０７〜４０９ ：Ａｌゲート端子
４１０〜４１２ ：陽極酸化膜
４１３、４１６ ：フォトレジスト
４１４、４１５ ：強いＮ型領域（ソース、ドレイン）
４１７ ：強いＰ型領域（ソース、ドレイン）
４１８、４２４ ：層間絶縁膜
４１９〜４２３ ：Ａｌ電極
４２５ ：画素透明電極
４２６ ：ブラックマトリクス
５０１〜５０６ ：クロック線
５０７、５０８ ：電源線
９０１〜９０３ ：ビデオ信号線
９０４〜９０９ ：シフトレジスタ出力
９１０〜９１２ ：信号線
９１３〜９１８ ：アナログスイッチトランジスタ
１１０１ ：交差線（ブラックマトリクス配線）
１１０２、１１０９ ：第３層間膜
１１０３、１１１０ ：第２層間膜
１１０４、１１０５ ：クロック線（ゲート電極配線）
１１０７、１１０８ ：クロック線（ソース電極配線）
１１０６、１１１３ ：第１層間膜
１１１４ ：交差線（ゲート電極配線）
１１１１、１１１２ ：クロック線（ソース電極配線）
１２０１〜１２０６ ：クロック線
１２０７、１２０８ ：電源線
１４０１〜１４０６ ：クロック線
１４０７、１４０８ ：電源線
１４０９〜１４１３ ：シールド線
１５０１〜１５０３ ：ビデオ信号線
１５０４〜１５０９ ：シフトレジスタ出力
１５１０〜１５１２ ：信号線
１５１３〜１５１８ ：アナログスイッチトランジスタ
１６０１〜１６０３ ：ビデオ信号線
１６０４〜１６０９ ：シフトレジスタ出力
１６１０〜１６１２ ：信号線
１６１３〜１６１８ ：アナログスイッチトランジスタ
１８０１〜１８０３ ：ビデオ信号線
１８０４〜１８０９ ：シフトレジスタ出力
１８１０〜１８１２ ：信号線
１８１３〜１８１８ ：アナログスイッチトランジスタ

Claims (11)

  1. 第一の絶縁基板上に複数の信号線、複数の走査線、およびそれらの交点に画素トランジスタがマトリクス状に形成され、第二の絶縁基板を前記第一の絶縁基板に対向して設け、且つ、前記第一の絶縁基板及び前記第二の絶縁基板の間に液晶をはさんだ液晶表示装置の駆動回路において、
    前記駆動回路は前記第一の絶縁基板上に構成され、前記駆動回路にクロック信号を供給するクロック線または前記クロック線の幹線部分は、前記画素トランジスタのゲート電極と同一の配線材料、および画素トランジスタのソース電極またはドレイン電極と同一の配線材料の２層構造より構成され、且つ、前記クロック線または前記クロック線の幹線部分と交差する配線は前記画素トランジスタを覆うブラックマトリクスと同層の配線によって構成されることを特徴とする液晶表示装置の駆動回路。
  2. 第一の絶縁基板上に複数の信号線、複数の走査線、およびそれらの交点に画素トランジスタがマトリクス状に形成され、第二の絶縁基板を前記第一の絶縁基板に対向して設け、且つ、前記第一の絶縁基板及び前記第二の絶縁基板の間に液晶をはさんだ液晶表示装置の駆動回路において、
    前記駆動回路は前記第一の絶縁基板上に構成され、前記駆動回路にクロック信号を供給するクロック線または前記クロック線の幹線部分は２層で構成され、前記クロック線または前記クロック線の幹線部分の下層は前記画素トランジスタのゲート電極と同一の配線材料で形成され、前記クロック線または前記クロック線の幹線部分の上層は前記画素トランジスタのソース電極、又はドレイン電極と同一の配線材料で形成され、且つ、前記クロック線または前記クロック線の幹線部分と交差する配線は前記画素トランジスタを覆うブラックマトリクスと同層の配線によって構成されることを特徴とする液晶表示装置の駆動回路。
  3. 請求項１又は請求項２において、前記クロック線又は前記クロック線の幹線を複数有し、前記複数のクロック線、又は前記複数のクロック線の幹線部分の間に固定電位にバイアスされたシールド線を配置することを特徴とする液晶表示装置の駆動回路。
  4. 請求項１乃至請求項３のいずれか一項において、隣接する前記クロック線または前記クロック線の幹線部分の配線間隔は、前記クロック線または前記クロック線の幹線部分の幅より広いことを特徴とする液晶表示装置の駆動回路。
  5. 請求項１乃至請求項４のいずれか一項において、前記クロック線はシフトレジスタに接続されていることを特徴とする液晶表示装置の駆動回路。
  6. 第一の絶縁基板上に複数の信号線、複数の走査線、およびそれらの交点に画素トランジスタがマトリクス状に形成され、第二の絶縁基板を前記第一の絶縁基板に対向して設け、且つ、前記第一の絶縁基板及び前記第二の絶縁基板の間に液晶をはさんだ液晶表示装置の駆動回路において、
    前記駆動回路は前記第一の絶縁基板上に構成され、前記駆動回路にビデオ信号を供給するビデオ信号線または前記ビデオ信号線の幹線部分は、前記画素トランジスタのゲート電極と同一の配線材料、および画素トランジスタのソース電極またはドレイン電極と同一の配線材料の２層構造より構成され、且つ、前記ビデオ信号線または前記ビデオ信号線の幹線部分と交差する配線は前記画素トランジスタを覆うブラックマトリクスと同層の配線によって構成されることを特徴とする液晶表示装置の駆動回路。
  7. 第一の絶縁基板上に複数の信号線、複数の走査線、およびそれらの交点に画素トランジスタがマトリクス状に形成され、第二の絶縁基板を前記第一の絶縁基板に対向して設け、且つ、前記第一の絶縁基板及び前記第二の絶縁基板の間に液晶をはさんだ液晶表示装置の駆動回路において、
    前記駆動回路は前記第一の絶縁基板上に構成され、前記駆動回路にビデオ信号を供給するビデオ信号線または前記ビデオ信号線の幹線部分は２層で構成され、前記ビデオ信号線または前記ビデオ信号線の幹線部分の下層は前記画素トランジスタのゲート電極と同一の配線材料で形成され、前記ビデオ信号線または前記ビデオ信号線の幹線部分の上層は前記画素トランジスタのソース電極、又はドレイン電極と同一の配線材料で形成され、且つ、前記ビデオ信号線または前記ビデオ信号線の幹線部分と交差する配線は前記画素トランジスタを覆うブラックマトリクスと同層の配線によって構成されることを特徴とする液晶表示装置の駆動回路。
  8. 請求項６又は請求項７において、前記ビデオ信号線又は前記ビデオ信号線の幹線を複数有し、前記複数のビデオ信号線、又は前記複数のビデオ信号線の幹線部分の間に固定電位にバイアスされたシールド線を配置することを特徴とする液晶表示装置の駆動回路。
  9. 請求項６乃至請求項８のいずれか一項において、隣接する前記ビデオ信号線または前記ビデオ信号線の幹線部分の配線間隔は、前記ビデオ信号線または前記ビデオ信号線の幹線部分の幅より広いことを特徴とする液晶表示装置の駆動回路。
  10. 請求項６乃至請求項９のいずれか一項において、前記ビデオ信号線はアナログスイッチに接続されていることを特徴とする液晶表示装置の駆動回路。
  11. 請求項１乃至請求項１０のいずれか一項において、前記画素トランジスタは、薄膜トランジスタで構成されていることを特徴とする液晶表示装置の駆動回路。
JP26814897A 1997-09-11 1997-09-11 液晶表示装置の駆動回路 Expired - Fee Related JP3897873B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP26814897A JP3897873B2 (ja) 1997-09-11 1997-09-11 液晶表示装置の駆動回路
US09/150,933 US6281865B1 (en) 1997-09-11 1998-09-10 Driving circuit of liquid crystal display device
US09/928,988 US7079121B2 (en) 1997-09-11 2001-08-15 Driving circuit of liquid crystal display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP26814897A JP3897873B2 (ja) 1997-09-11 1997-09-11 液晶表示装置の駆動回路

Publications (2)

Publication Number Publication Date
JPH1184427A JPH1184427A (ja) 1999-03-26
JP3897873B2 true JP3897873B2 (ja) 2007-03-28

Family

ID=17454570

Family Applications (1)

Application Number Title Priority Date Filing Date
JP26814897A Expired - Fee Related JP3897873B2 (ja) 1997-09-11 1997-09-11 液晶表示装置の駆動回路

Country Status (2)

Country Link
US (2) US6281865B1 (ja)
JP (1) JP3897873B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101556777B1 (ko) * 2008-07-21 2015-10-06 삼성디스플레이 주식회사 표시장치
KR20150127922A (ko) * 2014-05-07 2015-11-18 엘지디스플레이 주식회사 표시장치

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3897873B2 (ja) * 1997-09-11 2007-03-28 株式会社半導体エネルギー研究所 液晶表示装置の駆動回路
JP2002040486A (ja) 2000-05-19 2002-02-06 Seiko Epson Corp 電気光学装置、その製造方法および電子機器
KR100487358B1 (ko) * 2002-12-10 2005-05-03 엘지.필립스 엘시디 주식회사 라인 온 글래스형 액정표시패널 및 그 제조방법
JP4058695B2 (ja) * 2004-02-16 2008-03-12 セイコーエプソン株式会社 電気光学装置及び電子機器
KR101052960B1 (ko) * 2004-04-29 2011-07-29 엘지디스플레이 주식회사 반투과형 폴리실리콘 액정표시소자 제조방법
TWI382264B (zh) 2004-07-27 2013-01-11 Samsung Display Co Ltd 薄膜電晶體陣列面板及包括此面板之顯示器裝置
KR101014172B1 (ko) * 2004-09-13 2011-02-14 삼성전자주식회사 구동유닛 및 이를 갖는 표시장치
US8786793B2 (en) * 2007-07-27 2014-07-22 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
WO2010131393A1 (ja) * 2009-05-12 2010-11-18 シャープ株式会社 配線構造、配線基板、液晶表示パネル、及び配線構造の製造方法
US8586987B2 (en) * 2009-09-11 2013-11-19 Sharp Kabushiki Kaisha Active matrix substrate and active matrix display device
KR102060462B1 (ko) * 2013-04-02 2019-12-31 삼성디스플레이 주식회사 게이트 구동부 및 그것을 포함하는 표시 장치
JP6539567B2 (ja) * 2015-10-30 2019-07-03 株式会社ジャパンディスプレイ 表示装置
KR102585124B1 (ko) * 2016-04-20 2023-10-05 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
CN105974703A (zh) * 2016-07-13 2016-09-28 武汉华星光电技术有限公司 液晶显示面板
CN107978293B (zh) * 2018-01-03 2019-12-10 惠科股份有限公司 一种曲面显示面板及曲面显示面板的制作方法
JP7210224B2 (ja) * 2018-10-22 2023-01-23 キヤノン株式会社 表示素子、表示装置、撮像装置
CN112885287B (zh) * 2021-03-01 2023-01-17 深圳天德钰科技股份有限公司 显示面板

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5148301A (en) * 1990-02-27 1992-09-15 Casio Computer Co., Ltd. Liquid crystal display device having a driving circuit inside the seal boundary
US5751261A (en) * 1990-12-31 1998-05-12 Kopin Corporation Control system for display panels
US5589847A (en) * 1991-09-23 1996-12-31 Xerox Corporation Switched capacitor analog circuits using polysilicon thin film technology
KR940022124A (ko) * 1993-03-24 1994-10-20 이헌조 액정표시장치
EP0689085B1 (en) * 1994-06-20 2003-01-29 Canon Kabushiki Kaisha Display device and manufacture method for the same
JP3081497B2 (ja) * 1995-03-30 2000-08-28 三洋電機株式会社 表示装置及びその製造方法
US5674758A (en) * 1995-06-06 1997-10-07 Regents Of The University Of California Silicon on insulator achieved using electrochemical etching
JP3108861B2 (ja) * 1995-06-30 2000-11-13 キヤノン株式会社 アクティブマトリクス基板、該基板を用いた表示装置、及びこれらの製造方法
JPH09105953A (ja) * 1995-10-12 1997-04-22 Semiconductor Energy Lab Co Ltd 液晶表示装置
GB2312773A (en) * 1996-05-01 1997-11-05 Sharp Kk Active matrix display
US5994765A (en) * 1996-07-01 1999-11-30 Sun Microsystems, Inc. Clock distribution network with efficient shielding
JP3513371B2 (ja) * 1996-10-18 2004-03-31 キヤノン株式会社 マトリクス基板と液晶装置とこれらを用いた表示装置
JP3897873B2 (ja) * 1997-09-11 2007-03-28 株式会社半導体エネルギー研究所 液晶表示装置の駆動回路

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101556777B1 (ko) * 2008-07-21 2015-10-06 삼성디스플레이 주식회사 표시장치
KR20150127922A (ko) * 2014-05-07 2015-11-18 엘지디스플레이 주식회사 표시장치
KR102324614B1 (ko) * 2014-05-07 2021-11-12 엘지디스플레이 주식회사 표시장치

Also Published As

Publication number Publication date
US20020027543A1 (en) 2002-03-07
US7079121B2 (en) 2006-07-18
JPH1184427A (ja) 1999-03-26
US6281865B1 (en) 2001-08-28

Similar Documents

Publication Publication Date Title
JP3897873B2 (ja) 液晶表示装置の駆動回路
JP3483714B2 (ja) アクティブマトリクス型液晶表示装置
JP3122003B2 (ja) アクティブマトリクス基板
US10969638B2 (en) Display device
KR101006438B1 (ko) 액정 표시 장치
JP2006079104A (ja) 表示装置
JPH0814669B2 (ja) マトリクス型表示装置
JP5405733B2 (ja) 液晶表示装置
JP2001051303A (ja) 液晶表示装置及びその製造方法
JP2002006331A (ja) 液晶表示装置
KR101046927B1 (ko) 박막 트랜지스터 표시판
US20030179335A1 (en) Display device
JPH0451120A (ja) 薄膜電界効果型トランジスタ駆動液晶表示素子アレイ
JP3251401B2 (ja) 半導体装置
KR20060118208A (ko) 박막 트랜지스터 표시판
US6670936B1 (en) Liquid crystal display
JP3518851B2 (ja) アクティブマトリクス基板の駆動方法
JPH11352520A (ja) アクティブ駆動装置
JPH10335671A (ja) ドライバーモノリシック駆動素子
JP4801835B2 (ja) 表示装置用電極基板
JP2939043B2 (ja) アクティブマトリクス基板
US6683593B2 (en) Liquid crystal display
JPH0915646A (ja) アクティブマトリクス液晶表示素子
JP2517842B2 (ja) 表示装置
JP3533476B2 (ja) 液晶表示装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040707

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040707

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060821

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061003

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061129

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20061219

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20061220

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100105

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100105

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110105

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110105

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120105

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120105

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130105

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130105

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140105

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees