JP3892790B2 - 半導体不揮発性メモリ - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、電気的に書換え可能な半導体不揮発性メモリに適用して有用な技術に関し、特にデータリード処理の高速化技術に関する。
【０００２】
【従来の技術】
電気的に書換え可能な不揮発性メモリとして、メモリ素子にフローティングゲートとコントロールゲートとを有するＭＯＳＦＥＴを用いたフローティングゲート型の不揮発性メモリや、ナイトライド層のトラップに電荷を蓄積させて情報を記憶するＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）トランジスタを用いたＭＯＮＯＳ型の不揮発性メモリなどがある。
【０００３】
図６には、従来のＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）の１個のメモリセルとその周辺回路との接続例を示す。図６に示されるように、従来のＥＥＰＲＯＭとして、１個のメモリセルＭＣに例えばナイトライド層のトラップに電荷を注入或いは引き抜くことで閾値電圧が変化され閾値に応じて情報を記憶する不揮発性のメモリ素子ＭＱと、ワード線ＷＬを介して入力される選択信号に応じてメモリ素子ＭＱとデータ線ＤＬとの接続を開閉する選択ＭＯＳトランジスタＳＷとを備えたものがある。このようなＥＥＰＲＯＭでは、リードサイクルにおいて選択されたメモリセルＭＣのメモリ素子ＭＱを介してデータ線ＤＬからソース線ＳＬに引き抜かれる電流が有るか否か検出することで、指定のメモリセルＭＣに記憶されているデータの読み出しが行われる。
【０００４】
引き抜かれる電流の検出を行う方式には幾つかの種類があるが、その一つとして、１本のデータ線の電位を所定の論理閾値電圧と比較して検出を行うセンスアンプを用いる方式がある。
【０００５】
【発明が解決しようとする課題】
近年、不揮発性のメモリ素子の微細化が進み、それに伴いメモリ素子がオン状態のときに流すことの出来る電流量が少なくなってきている。また、メモリ素子として微細なＭＯＮＯＳトランジスタを用いた場合、オン状態においてメモリ素子に流れるドレイン電流は飽和して一定のものとなる。
【０００６】
そのため、図６に示すような不揮発性メモリに微細なメモリ素子ＭＱを利用した場合、メモリ素子ＭＱがオンされた場合でも、メモリ素子ＭＱは少ない電流しか流せないためデータ線ＤＬのプリチャージ電位を閾値電圧以下にするのに長い時間がかかり、それによりリードサイクルの時間が長くなる要因となっている。
【０００７】
また、データ線ＤＬのプリチャージ電位は、取扱い上の容易さなどから外部入力される電源電圧Ｖｃｃとされることがあり、さらに、不揮発性メモリは低電圧駆動の民生機器から産業機器まで広い範囲の製品に使用されることから、適用可能な電源電圧Ｖｃｃの幅を例えば１．８Ｖ〜５．５Ｖなどと広くして、電源電圧Ｖｃｃの異なる様々な製品に適用可能なように構成する場合もある。
【０００８】
従って、このように適用可能な電源電圧Ｖｃｃの幅を広くした不揮発性メモリでは、データ線ＤＬのプリチャージ電位が大きな電源電圧Ｖｃｃ（例えば５．５Ｖ）とされる場合があるため、このような場合を想定してオン状態のメモリ素子ＭＱがデータ線ＤＬの電位を下げるのに十分な時間をリードサイクルにおいて確保しなければならず、このこともリードサイクルの時間を長くする要因となっている。
【０００９】
特に、メモリ素子として素子サイズの小さなＭＯＮＯＳトランジスタを用いる場合には、プリチャージ電位が高くなってもメモリ素子に流れる電流は飽和するため、プリチャージ電位が大きくなるとそれだけデータ線の電位を下げる時間が長くなってしまう。
【００１０】
このようにリードサイクルの時間が長くなるのを防ぐために、データ線のプリチャージ電位として低い電圧を生成してこれをプリチャージ電位に用いることも考えられるが、データ線をプリチャージするには比較的大きな電流出力が必要となり、そのように大きな出力を有する定電圧回路では消費電力が大きくなってしまい好ましくない。
【００１１】
この発明の目的は、メモリ素子を介した電流の引き抜きによりデータ線の電位を変動させてリードデータの読み出しを行う半導体不揮発性メモリにおいて、データ線のプリチャージ電位が高電位になった場合でもリードサイクルを短くしてデータリード処理の高速化を図ることの出来る半導体不揮発性メモリを提供することにある。
【００１２】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【００１４】
すなわち、不揮発性メモリにおいて、プリチャージされたデータ線から選択されたメモリ素子を介して電流を引き抜く或いは注入する際に、このメモリ素子と同様にデータ線から電流を引き抜く或いは注入してデータ線の電位をセンスアンプの論理閾値電圧に近づく方向へ変位させる補助トランジスタを備えたものである。
【００１５】
このような手段によれば、メモリ素子の駆動力が小さい場合や、データ線のプリチャージ電位が高電位となった場合でも、補助トランジスタがデータ線の電位を補助的に変位させるので、その分、リードサイクルに必要な時間の短縮を図ることができる。
【００１６】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
【００１７】
図１は、本発明を適用して好適な不揮発性メモリの実施例を示す全体構成図である。図２は、実施例の不揮発性メモリにおいて１個のメモリセルとその周辺回路との接続関係を示した説明図である。
【００１８】
この実施例の不揮発性メモリは、特に制限されるものではないが、例えば１．８Ｖ〜５．５Ｖなどのワイドレンジの電源電圧Ｖｃｃを適用可能としたものである。
【００１９】
図１の不揮発性メモリにおいて、１０は不揮発性のメモリセルＭＣをマトリクス状に配列してなるメモリセルアレイ、１１は外部入力されるアドレス信号をデコードして指定のワード線ＷＬとメモリゲート線ＧＬとを選択するワード線・メモリゲート線選択回路、１２はリードサイクル時に各データ線ＤＬのプリチャージとリードデータの検出とを行うプリチャージ＆センスアンプ回路、１３はデータバスＤＢを介してリードデータやライトデータの入出力を行うＩＯ回路、１４はメモリマットの中でまとめてデータ消去と書込みとを行うブロックを選択してその他非選択のブロックのウェル領域に高電圧ＶＰＰＭを供給するウェル選択回路、１５は外部から供給される電源電圧Ｖｃｃ，Ｖｓｓを用いて上記消去・書込み処理に必要な高電圧ＶＰＰＭを生成する昇圧回路、１６は昇圧回路１５の出力調整を行うＶＰＰＭ制御回路である。
【００２０】
図２にも示されるように、この実施例の不揮発性メモリ１は、１個のメモリセルＭＣが、情報電荷を蓄えて反転閾値電圧を変化させるメモリ素子ＭＱと、ワード線ＷＬの選択に応じてメモリ素子ＭＱとデータ線ＤＬとの接続を開閉する選択ＭＯＳトランジスタＳＷとの２個のトランジスタにより構成されるものである。
【００２１】
メモリ素子ＭＱは、特に制限されるものではないが、メタル層をゲート端子とし、ナイトライド層のトラップに電荷を蓄積してデータの記憶を可能とするＭＯＮＯＳトランジスタから構成される。ゲート端子にはデータ消去時や書込み時において高電位が印加させるほかデータの読出し時において記憶データに応じてメモリ素子ＭＱをオン又はオフさせる読出し電圧が印加されるメモリゲート線ＧＬが接続される。ソース端子には例えば第２電源電圧Ｖｓｓが供給されるソース線ＳＬが接続され、ドレイン端子には選択ＭＯＳトランジスタＳＷを介してデータ線ＤＬが接続可能にされている。
【００２２】
選択ＭＯＳトランジスタＳＷは、ゲート端子がメモリセルＭＣを選択するためのワード線ＷＬに接続され、ソース端子とドレイン端子とを介してメモリ素子ＭＱとデータ線ＤＬとの間に接続されている。
【００２３】
また、図２に示されるようにソース線ＳＬにはソース電圧供給用ＭＯＳトランジスタＱ３が接続され、図示しない制御回路から送られてくる制御信号ＣＴＲ３によりこのＭＯＳトランジスタＱ３がオンされてソース線ＳＬに第２電源電圧Ｖｓｓが供給される。
【００２４】
さらに、この実施例の不揮発性メモリ１には、図２に示されるようにリードサイクル時にデータ線ＤＬからソース線ＳＬへ電流を引き抜くことが可能な補助トランジスタＱ５と、この補助トランジスタＱ５のゲート端子に供給する基準電圧Ｖ１を生成するレベル設定回路４０とが設けられている。
【００２５】
補助トランジスタＱ５は、ソース端子がデータ線ＤＬに、ドレイン端子がソース線ＳＬに接続されたＰチャネル形のＭＯＳトランジスタであり、全てのデータ線ＤＬに１個ずつ接続されている。そして、レベル設定回路４０から基準電圧Ｖ１が出力された場合にオンされて、データ線ＤＬからソース線ＳＬへ電流を引き抜くようになっている。但し、ゲート電圧は基準電圧Ｖ１にされているので、データ線ＤＬの電位が“基準電圧Ｖ１−補助トランジスタＱ５の閾値電圧Ｖｔｈｐ（例えば０．４Ｖ）”以下である場合には、補助トランジスタＱ５による電流の引き抜きは行われないようになっている。
【００２６】
ここで、基準電圧Ｖ１には、センスアンプとして機能する後述のセンスラッチ回路２３でリードデータの値を判別する閾値となる論理閾値電圧（例えば“１／２Ｖｃｃ”）と同じ値の電圧が使用される。つまり、補助トランジスタＱ５はデータ線ＤＬの電位をセンスラッチ回路２３の論理閾値電圧より僅かに高い電圧まで引き下げるように作用することになる。
【００２７】
図３には、上記のデータ線ＤＬに接続されるプリチャージ＆センスアンプ回路の一例の回路図を示す。
【００２８】
図１のプリチャージ＆センスアンプ回路１２は、図３の回路１２ａを複数のデータ線ＤＬの各々に対応させて複数個備えたものである。この実施例のプリチャージ＆センスアンプ回路１２は、リードデータの読出しを行う前にデータ線ＤＬを電源電圧Ｖｃｃにプリチャージするとともに、リードデータの読出し時に１本のデータ線ＤＬの電位をインバータの論理閾値電圧で判別することでリードデータの検出を行うものである。
【００２９】
図３において、ＭＯＳトランジスタＱ１０，Ｑ１１はデータ線ＤＬをプリチャージする際とリードデータを確定する際にデータ線ＤＬの切り離しを行うトランスファゲート回路２１、ＭＯＳトランジスタＱ１３〜Ｑ１６はタイミング信号ＴＳＤ２がハイレベルでハイインピーダンスになりタイミング信号ＴＤＳ２がローレベルでインバータ回路として作用するトライステート回路２２、Ｑ２０〜Ｑ２６はリセット信号ＳＬＲの入力端子およびラッチタイミング信号ＳＬＣの入力端子を有するセンスラッチ回路２３を、それぞれ構成している。センスラッチ回路２３は２個のインバータの入出力ノードが交差結合されてなる回路である。
【００３０】
このようなプリチャージ＆センスアンプ回路１２ａによれば、プリチャージ用のタイミング信号ＩＳＤ，ＴＤＳ２によりトランスファゲート回路２１がオフにされ、且つ、トライステート回路２２が動作状態にされ、この状態でローレベルのプリチャージ信号ＰＲＣが入力されることでデータ線ＤＬのプリチャージが行われる。ローレベルのプリチャージ信号ＰＲＣが入力されることで、トライステート回路２２の入力ノードＮ２がロウレベルになりその出力ノードＮ１すなわちデータ線ＤＬがハイレベル（電源電圧Ｖｃｃ）にされる。
【００３１】
センスラッチ回路２３はセンスアンプとして機能するもので、このセンスラッチ回路２３においてラッチ信号が反転される閾値電圧が上述の論理閾値電圧となる。センスラッチ回路２３は、作動前において上記のプリチャージ動作とリセット用のＭＯＳトランジスタＱ２０がオンされることで、入力ノードＮ３はロウレベルに、ラッチ信号が保持されるノードＮ４はハイレベルにされる。そして、この状態で、リセット用のＭＯＳトランジスタＱ２０がオフされるとともに、タイミング信号ＳＬＣによりＭＯＳトランジスタＱ２３，Ｑ２６がオンされることで活性化されて動作する。活性化された後は、入力ノードＮ３の電位に応じてラッチ信号がハイレベル又はロウレベルに切り換えられる。
【００３２】
このラッチ信号が切り換えられる反転閾値電圧は、センスラッチ回路２３を構成するＭＯＳトランジスタＱ２１〜Ｑ２６の相互コンダクタンスの比若しくは素子サイズの比により調整することが可能であり、これらの調整により例えば“１／２（Ｖｃｃ−ＶＰＰＭ）”に反転閾値電圧が設定されている。
【００３３】
次に、上記のように構成された不揮発性メモリのリードサイクルにおける動作説明を行う。
【００３４】
図４には、実施例の不揮発性メモリのリードサイクルにおける各部の動作を説明するタイムチャートを示す。同図において、ＰＲＣは図３のプリチャージ信号、ＤＭＬは図２のレベル設定回路４０の出力を制御する制御信号信号、ＳＬＣはセンスアンプの動作制御を行う図３のタイミング信号である。
【００３５】
リードサイクルにおいては、ソース電圧供給用ＭＯＳトランジスタＱ３は常にオンに、メモリゲート線ＧＬは常に一定の読出し電圧が印加された状態にされる。この状態で、データリードを指示するコマンド入力や読出し先を示すアドレス入力が行われると、図示しない制御回路により各部を制御するタイミング信号が生成され出力される。それにより、先ず、タイミング信号ＳＬＣがロウレベルにされてセンスラッチ回路２３（図３）が非活性とされ、続いてロウレベルのプリチャージ信号ＰＲＣが出力されてデータ線ＤＬが電源電圧Ｖｃｃにプリチャージされる。
【００３６】
次いで、プリチャージ信号ＰＲＣの出力が停止されてデータ線ＤＬがフローティング状態にされると、それと同時にタイミング信号ＳＬＣがハイレベルにされてセンスラッチ回路２３が活性化する。さらに、データ読出しが行われる一つのメモリセルＭＣに注目すれば、ワード線ＷＬが選択レベルにされ、且つ、制御信号ＤＭＬがロウレベルにされてレベル設定回路４０から基準電圧Ｖ１が出力される。
【００３７】
そして、これらにより、選択されたメモリセルＭＣのメモリ素子ＭＱの閾値が低い状態（本実施例ではこれをデータ“１”が記憶されている状態とする）の場合には、該メモリセルＭＣのメモリ素子ＭＱがオンされて、該メモリ素子ＭＱを介してデータ線ＤＬからソース線ＳＬに電流が引き抜かれる。それと同時に、基準電圧Ｖ１の出力に基づき補助トランジスタＱ５がオンされてデータ線ＤＬからソース線ＳＬに電流が引き抜かれる。
【００３８】
図５には、記憶データが“１”のメモリセルＭＣでデータの読出しが行われる際のデータ線ＤＬの電位変化を補助トランジスタＱ５がある場合（点線）とない場合（実線）とで比較したグラフを示す。図５において電源電圧Ｖｃｃは６Ｖ、センスラッチ回路２３の論理閾値電圧は１／２・Ｖｃｃ＝３Ｖとしている。
【００３９】
補助トランジスタＱ５はメモリ素子ＭＱに較べて駆動力が大きく形成されるため、メモリ素子ＭＱと補助トランジスタＱ５が共にオンにされたときには、図５の点線に示すように、データ線ＤＬの電位は補助トランジスタＱ５の作用により初め急激に低下する。その後、データ線ＤＬの電位が補助トランジスタＱ５のクランプ電圧“３Ｖ＋０．４Ｖ”に近づくに従って補助トランジスタＱ５を流れる電流は少なくなっていき、さらに、このクランプ電圧を下回った後はほぼ“０”となる。
【００４０】
一方、メモリ素子ＭＱを流れる電流は、データ線ＤＬの電位に拘らずほぼ一定であるため、補助トランジスタＱ５の作用でデータ線ＤＬの電位が初め速やかに低下した後、メモリ素子ＭＱに流れる定電流によりデータ線ＤＬの電位が一定のスピードで降下していく。
【００４１】
そして、上記の作用によりデータ線ＤＬの電位が論理閾値電圧（ここでは３Ｖ）を下回わると、センスラッチ回路２３のラッチ信号はロウレベルに反転される。
【００４２】
その後、図４に示されるように、ワード線ＷＬが非選択レベルに戻されるとともに、レベル設定回路４０の基準電圧Ｖ１の出力も停止され、さらに、トランスファゲート回路２１がデータ線ＤＬとセンスラッチ回路２３とを切り離すことで、センスラッチ回路２３にラッチされた信号がリードデータとして確定されＩＯ回路１３に出力される。
【００４３】
また、図示は省力するが、メモリ素子ＭＱの記憶データが“０”であった場合には、データ線ＤＬからの電流の引抜きは補助トランジスタＱ５のみから行われ、データ線ＤＬの電位は補助トランジスタＱ５のクランプ電圧（３．４Ｖ）以下にならないので、センスラッチ回路２３のラッチ信号は反転しないまま確定される。
【００４４】
上術のリードサイクルにおいてワード線ＷＬの選択期間Ｔ０は、リードデータが“１”のときにデータ線ＤＬの電位が論理閾値電圧を下回るのに必要十分な期間でなければならない。そのため、補助トランジスタＱ５がない場合には、図５に示すように、ワード線ＷＬの選択期間Ｔ０は “４６０μｓ＋α”必要だったのに対して、補助トランジスタＱ５を付加することで期間Ｔ１が短縮されてその期間Ｔ０を“２５０μｓ＋α”にすることが可能になっている。
【００４５】
以上のように、この実施例の不揮発性メモリによれば、例えば１．８Ｖ〜５．５Ｖと云ったワイドレンジな電源電圧Ｖｃｃが適用可能であり、そのため、リードサイクルにおけるデータ線ＤＬのプリチャージ電位が高電位となる場合でも、リードサイクルでデータ線ＤＬから電流を引き抜いてリードデータを読み出す際に、補助トランジスタＱ５がデータ線ＤＬの電位を途中まで速やかに引き下げるので、記憶データに応じたデータ線ＤＬの電位変化を速やかに検出することが可能となり、それによりリードサイクルの高速化を図ることが出来る。
【００４６】
また、補助トランジスタＱ５がデータ線ＤＬの電位を途中まで引き下げるので、メモリ素子の駆動力はさほど必要なくなり、それゆえ、メモリ素子やメモリセルの微細化をさらに進めることが出来る。また、補助トランジスタＱ５は１本のデータ線ＤＬに対して１個設けられれば良いので、この素子サイズを大きくして駆動力を高めても、半導体チップ全体に占める面積の割合は大きくならず、半導体チップの面積をほとんど増大させることもない。
【００４７】
また、補助トランジスタＱ５によりデータ線ＤＬから電流を引抜く期間を、データ線ＤＬがフローティング状態とされるワード線の選択期間とすることで、この電流引抜きに係る消費電力を少なくすることが出来る。すなわち、プリチャージ期間に補助トランジスタＱ５から電流を引抜いてデータ線ＤＬの電位を低くしておくことも考えられるが、それでは電源電圧Ｖｃｃから貫通電流が流れてしまい消費電力が大きくなってしまう。
【００４８】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４９】
例えば、上記実施例では補助トランジスタＱ５のゲート端子にセンスラッチ回路２３の論理閾値電圧（例えば１／２Ｖｃｃ）を印加することで、補助トランジスタＱ５によりデータ線ＤＬの電位を低下させるとともにその電位が論理閾値電圧以下にならないようにしているが、例えば、論理閾値電圧より少し高い電圧を生成してこれを補助トランジスタを介してデータ線に印加し、それによりデータ線の電位を論理閾値電圧以下にならないように低下させることも出来る。
【００５０】
また、上記実施例では補助トランジスタＱ５を作動させる期間をワード線ＷＬの選択期間と同一としているが、補助トランジスタＱ５をワード線の選択開始時点より早い段階で作動させ、または、ワード線の選択終了時点より早い段階で停止させるようにしても良い。
【００５１】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である１個のメモリセルに２個のトランジスタを必要とするＥＥＰＲＯＭについて説明したがこの発明はそれに限定されるものでなく、例えば１個のメモリセルが１個のトランジスタのみで構成されるフラッシュメモリなどにおいても、同様のセンスアンプ方式を採用するものであれば種々の半導体不揮発性メモリに広く利用することができる。
【００５２】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００５３】
すなわち、本発明に従うと、メモリ素子を介してデータ線から引き抜かれる或いは注入される電流に基づきリードデータの読み出しを行うように構成された半導体不揮発性メモリにおいて、データ線のプリチャージ電位が高く或いは低くなってもデータ線からの電流の引抜き或いは注入のスピードが早まり、それによりリード処理のサイクル時間の短縮を図れるという効果がある。
【図面の簡単な説明】
【図１】本発明を適用して好適な不揮発性メモリの実施例を示す全体構成図である。
【図２】実施例の不揮発性メモリにおいて１個のメモリセルとその周辺回路との接続関係を示した説明図である。
【図３】図１の不揮発性メモリのプリチャージ＆センスアンプ回路の一例を示す回路図である。
【図４】実施例の不揮発性メモリのリードサイクルにおける各部の動作タイミングの一例を示すタイムチャートである。
【図５】実施例の不揮発性メモリにおいて“１”のデータが読み出される際のデータ線の電位変化を表わすグラフである。
【図６】従来のＥＥＰＲＯＭの１個のメモリセルとその周辺回路との接続関係を示した説明図である。
【符号の説明】
１０ メモリセルアレイ
１１ ワード線・メモリゲート線選択回路
１２ プリチャージ＆センスアンプ回路
１３ ＩＯ回路
４０ レベル設定回路
ＭＣ メモリセル
ＭＱ メモリ素子
ＳＷ 選択ＭＯＳトランジスタ
Ｑ５ 補助トランジスタ
ＤＬ データ線
ＳＬ ソース線
ＧＬ メモリゲート線
ＷＬ ワード線
２３ センスラッチ回路（センスアンプ）

Claims (2)

1. 不揮発性のメモリ素子を含む複数のメモリセルと、複数のメモリセルの中から何れかを選択するための複数のワード線と、選択されたメモリセルのデータ入出力ノードが接続されるデータ線とを備えたメモリセルアレイを有する半導体不揮発性メモリであって、
   上記メモリセルからデータを読み出す前であるプリチャージ時に活性化されて上記データ線を外部から入力される第１の電源電圧にプリチャージし、データ読出し時に非活性化されるプリチャージ回路と、
   データ読出し時にメモリ素子が接続された上記データ線の電位を所定の論理閾値電圧で判別するセンスアンプと、
   上記プリチャージ時に非活性化され、上記データ読出し時に活性化されて上記データ線から電流を引き抜いて上記データ線の電位を上記プリチャージ電位から該プリチャージ電位よりも低く上記論理閾値電圧よりも高い所定電位へ変位させる補助トランジスタとを備え、
   上記補助トランジスタは、ドレイン端子が上記データ線に接続され、ソース端子が上記論理閾値電圧よりも低い第２の電源電圧端子に接続されたＭＯＳトランジスタであり、上記データ読出し時にゲート端子に上記論理閾値電圧と同一レベルの電圧が印加され、上記データ線の電位が上記所定電位よりも高いときはオン状態にされ、該所定電位よりも低いときはオフ状態にされることを特徴とする半導体不揮発性メモリ。
2. 上記補助トランジスタはＰチャネル形ＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体不揮発性メモリ。

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