JP3892068B2

JP3892068B2 - 画像表示装置

Info

Publication number: JP3892068B2
Application number: JP27243195A
Authority: JP
Inventors: 睦三鈴木; 敏明楠
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-10-20
Filing date: 1995-10-20
Publication date: 2007-03-14
Anticipated expiration: 2015-10-20
Also published as: JPH09114414A

Description

【０００１】
【発明の属する技術分野】
本発明は、電気信号に応じて情報を表示する表示素子を有する画像表示装置にかかわり、特に、その表示素子の駆動手段に関する。
【０００２】
【従来の技術】
互いに直交する電極群の交点を画素とし、各画素への印加電圧を調整することにより画像を表示するマトリクス・ディスプレイには、液晶ディスプレイの他、フィールド・エミッション・ディスプレイ（ＦＥＤ）、エレクトロ・ルミネッセンス・ディスプレイ（ＥＬＤ）などがある。例えば、ＦＥＤは、特開昭６１−２２１７８３号公報に記載されているように、各画素に微小な電界放出陰極を多数配置し、そこからの電界放出電子を真空中で加速したのち螢光体に照射し、発光させるものである。
【０００３】
これらのマトリクス・ディスプレイでは、通常、線順次駆動法が用いられる。すなわち、ある一瞬では、Ｎ本の走査線のうち、ある１行上の画素しか発光していない。従って、ディスプレイの輝度は走査線数が増えるにつれて、１／Ｎに比例して低くなる。
【０００４】
この問題を解決するために、各画素にスイッチング素子を設けて各画素のオン・オフ状態を記憶する、アクティブ・マトリクス駆動法が開発されている。ＥＬＤにアクティブ・マトリクス駆動法を用いた例が、例えば、“アイ・トリプルイー・トランザクションズ・オン・エレクトロン・デバイスイズ、ＥＤ−２２巻、９号（１９７５年）７３９〜７４８頁（IEEE Ｔransactions on Electron Devices, Vol. ED-22, No9, (1975) pp.739-748）”に記載されている。図２はこの文献に記載された各画素のスイッチング素子の構成である。走査電極２１に正電圧を印加するとトランジスタＡ（ＴｒＡ）３１がオン状態になるので、データ電極２２への印加電圧がそのまま保持容量Ｃａ３３に蓄積される。従って、データ電極２２に十分大きな正電圧が印加されていれば、トランジスタＢ（ＴｒＢ）３２も導通状態になるので、スイッチ素子電極３５がアース電位になる。従って、スイッチ素子電極３５をエレクトロ・ルミネッセンス素子の下部電極とし、もう一方の電極５１に電圧を印加しておくと、ＥＬ素子の両端に電圧が印加される。一方、データ電極２２をアース電位にした場合には、トランジスタＢ３２がオフのままなので、ＥＬ素子には電圧が印加されない。この状態はトランジスタＡ３１がオフになっても保たれる。すなわち、もう一度走査電極に正電圧を印加してトランジスタＡ３１をオン状態にするまで、ＥＬ素子に電圧が印加され続け、発光し続ける。
【０００５】
このようなアクティブ・マトリクス駆動のディスプレイで階調を表示する方法は二つある。その一つは、「電圧変調法」で、データ電極２２に印加する電圧を調整して、トランジスタＢ３２のゲート電圧を調整し、トランジスタＢ３２を非飽和領域で動作させる。すると、ゲート電圧に応じてトランジスタＢ３２のインピーダンスが変化するので、ＥＬ素子に印加される電圧も変化し、輝度が変えられる。
【０００６】
もう一つは、「時分割階調表示法」である。これは１フィールド期間中の発光時間を変えることにより階調を変えるものである。図３は、時分割階調表示法で１６階調を表示するときの駆動シーケンスを示したものである。縦軸は、１番目の走査電極からＮ番目の走査電極を示し、横軸は時刻を示す。１フィールド期間を４つのサブフィールド期間に分割する。ｎ番目（ｎ＝０、１、２、３）のサブフィールド期間（ビットｎ（Ｂｎ）と呼ぶ）の長さが、２のｎ乗に比例するように、各サブフィールド期間の長さを決める。すると、どのビットを点灯するかによって、１６階調の表示ができる。例えば、全ビットを点灯させたときの輝度は、ビット０のみを点灯させたときの１５倍になる。
【０００７】
【発明が解決しようとする課題】
電圧変調法により階調表示を行う場合には、トランジスタＢ３２の非飽和領域で動作させるので、画面全体で均一な表示を行うには、デイスプレイ中の全画素のトランジスタＢ３２の電流−電圧特性を揃える必要があり、製造が困難であった。また、非飽和領域での動作のため、特にトランジスタＢ３２を高インピーダンスで動作させる場合には、トランジスタＢでの電力消費が多くなり問題であった。さらに、データ線を駆動する駆動回路は、例えば２５６階調表示の場合には、２５６種の電圧レベルを出力させるため、複雑な回路を必要とし、しかも、それがデータ線の本数と同じ数だけ必要であるため、駆動回路のコストが高かった。
【０００８】
一方、時分割階調表示法では、各サブフィールドごとに各画素の点灯・非点灯を選択する（アドレス）必要がある。図３の斜め線は、どの時刻で、アドレスを行うかを示している。同時に２本の走査電極をアドレスすることはできないので、図３からわかるように、１走査電極あたりのアドレス時間は、最小時間幅のサブフィールド期間、すなわち、図３の場合では、ビット０の時間長さを走査電極本数Ｎで割ったもの以下でなければならない。通常のテレビ画像表示では、２５６階調表示が必要なので、ビット数Ｎｂは８となり、また、１フィールドは１６．６ｍｓである。従って、輝度発生のデューティ比を最大限に設定するためには、ビット０の時間長さは、
１６．６ｍｓ／（1+2+4+8+16+32+64+128）＝６５μｓ
となる。走査電極数Ｎ＝１０００本では、１走査電極あたり、６５ｎｓとなり、トランジスタＢ３２として極めて高速な素子が要求され、通常実現困難である。そのため、実際には、スイッチ素子のアドレス速度に合わせて、最小時間幅サブフィールドの時間幅を設定することになる。すなわち、ｎビット目のサブフィールドの時間幅を２のｎ乗に比例させるのではなく、低位のビットにより長い時間を割り当てる。従って、その分、高位ビットの期間が短くなるので、輝度発生のデューティ比は小さくなってしまう。
【０００９】
以上のように、従来、階調表示を行う場合、電圧変調法では、画素内スイッチ素子に対する製造上の制約があり、消費電力が多く、駆動回路が複雑でコストが高くなるという問題があり、また、時分割階調表示法では、スイッチ素子に対してアドレス速度の高いことが要求されるという問題があった。本発明の目的は、これらの問題を解決した新らしい階調表示の方法を提供することである。
【００１０】
【課題を解決するための手段】
本発明は、互いに平行な複数本の走査電極群と、それと直交する複数本のデータ電極群と、両電極群の交点の画素ひとつひとつに設けられたスイッチング素子と、該スイッチング素子に接続された輝度変調素子とから構成され、前記輝度変調素子は前記輝度変調素子に印加されるストレス電圧実効値により輝度変調できるものであり、かつ１フィールド期間内を複数個のサブフィールド期間に分割し、サブフィールド期間の１個または複数個の期間に画素を点灯させることにより輝度調整が行われる画像表示装置において、前記輝度変調素子にストレス電圧を印加する制御電極が、前記走査電極と平行に設けられ、かつ各制御電極ごとに制御電極駆動回路が接続されており、前記ストレス電圧実効値を前記サブフィールド期間に応じて変化させる駆動手段を設け、これにより階調表示を行うようにしたものである。
【００１１】
【発明の実施の形態】
本発明の実施の形態の第１の例を、図２４のスイッチング素子構成の画像表示装置を例に説明する。図２４の構成は、走査電極２１、データ電極２２などの構成は図２と同じであるが、輝度変調素子４１の制御電極５１の配線が異なっている。すなわち、同一の走査電極２１に結線されている画素は、やはり同一の制御電極５１に結線される。なお、本発明は、図２に示す構成の画像表示装置でも実現できるが、これについては後述する。前述の通り、走査電極２１とデータ電極２２との組み合わせにより、スイッチ素子電極３５の電位が決まり、輝度変調素子４１のオン・オフが決まる。
【００１２】
本例での階調表示方法を図１を用いて説明する。図１では４ビット、すなわち１６階調の階調表示をする場合を示している。１フィールド期間を４つのサブフィールド期間に等分する。Ｖｓｔ（Ｎ＝１）は第１番目の走査電極（Ｎ＝１）に対応する制御電極に印加するストレス電圧である。Ｂは、輝度変調素子にＶｓｔ（Ｎ＝１）なるストレス電圧を印加したときの輝度の値である。ここでは、対数で示してある。ビットｎの輝度値Ｂｎが、２のｎ乗に比例するようになっている。人間の目が感じる体感輝度値は、１フィールド期間全体での（輝度）×（時間）の積分値であるから、サブフィールド期間の時間長さが等分してあっても、各サブフィールドを適宜選択することにより、時分割階調表示の場合と同様、４ビットで１６階調の表示ができる。なお、本明細書中の「輝度」とは発光強度のみを意味するのでない。例えば、反射型液晶ディスプレイの場合、「コントラスト」が本明細書中の「輝度」に相当する。
【００１３】
ストレス電圧Ｖｓｔを印加する電極である制御電極を走査電極２１と同じように各画素に結線しているため、走査電極２１への印加電圧に連動して各画素Ｖｓｔを変化させることができ、従って、アドレス期間１０３（図１中の斜め線の期間）も輝度変調素子４１に電圧を印加し続けることができる。すなわち、１フィールド期間のうち各画素の輝度変調素子４１をオンできる最大期間（デューティ比）は、アドレス速度に関係なく、ほぼ１にできる。このため、走査電極本数Ｎが増加しても高輝度な表示ができる。
【００１４】
本発明では、各画素でのスイッチングは、その画素を点灯するか、しないかのオン・オフの選択でよいことが重要である。従って、各画素のスイッチング素子は、飽和領域で動作させればよく、電流−電圧特性の均一性に対する要求は、前述の電圧変調法の場合と比べて、大幅に緩和される。また、各画素のスイッチング素子での消費電力は、最小限に抑えられる。さらに、データ電極の印加電圧は２値で良いため、駆動回路が大幅に簡略化される。
【００１５】
この場合のアドレス時間を考える。図１の斜め線からわかるように、１サブフィールド期間あたりのアドレス時間は、１フィールドをビット数（サブフィールドの数）で割ったものである。従って、１フィールド期間＝１６．６ｍｓ、８ビット表示（２５６階調）の場合でも、２．１ｍｓである。従って、走査電極数Ｎ＝１０００本の時でも１走査線あたりのアドレス時間は２．１μｓとなり、従来の時分割階調表示法に比べて、３００倍の時間が割り当てられることになり、現在の技術で容易に達成できる。
【００１６】
また、アドレス速度がある程度はやい場合は、図４に示すように、各サブフィールド期間内をアドレス期間１０３と輝度発生期間１０４とに分離することも可能である。図４において、ハッチングした部分が輝度発生期間１０４である。アドレス期間１０３（斜め線を引いた期間）には、ストレス電圧Ｖｓｔを印加せず、各画素のオン・オフを選択するだけにする。Ｎ本の走査電極すべてについてアドレスが終了してから、Ｖｓｔを印加して、輝度を発生させる。この方法では、Ｖｓｔを全画素について共通にできるので、図２のように制御電極を全画素について共通にでき、画像表示装置の構造を簡単化できるという利点がある。ただし、輝度発生のデューティ比が低下するという欠点もある。
【００１７】
また、これまでの説明では、各サブフィールド期間の時間長さを均等に分割した例を説明したが、各サブフィールドごとの輝度の時間積分値を適切に設定することが本発明の本質であるから、均等にする必要は必ずしも無い。例えば、従来の時分割階調駆動法では、高輝度に対応するサブフィールドが多くの時間を占めて、アドレス時間を逼迫することから、高輝度サブフィールドのみについてストレス電圧を変えて輝度を高める、というのも有用であるが、これも本発明の範疇に入るのは言うまでもない。
【００１８】
本発明の実施の形態の第２の例を説明する。ここで用いられる画像表示装置は、スイッチ素子アレイと、輝度変調素子部、および駆動回路部とから構成される。以下、この順番で説明する。
【００１９】
スイッチ素子アレイ３０は、各画素のオン・オフを選択するスイッチ素子をアレイ状に設けたものである。その回路構成を図２４に示した。この回路の動作シーケンスについては、すでに述べた。なお、図２４では、輝度変調素子４１と制御電極５１も記されているが、スイッチ素子アレイ３０には、これらは含まれない。
【００２０】
スイッチ素子アレイ３０は、ＳＯＩ（Silicon On Insulator）構造のシリコン基板上に製作する。１画素中のスイッチング素子の構造を図５（平面レイアウト図）と図６（断面図）に示す。
【００２１】
シリコン基板３６１上にＳｉＯ₂層３６２を設け、その上にｐ型シリコン単結晶層３６３を作成したＳＯＩ基板を使用する。トランジスタＡ３１は、ゲート３１１、ソース３１２、ドレイン３１３、ゲート酸化膜３６５から構成される。トランジスタＢ３２は、ゲート３２１、ソース３２２、ドレイン３２３、ゲート酸化膜３６５から構成される。トランジスタＡ３１とトランジスタＢ３２とは、フィールド酸化膜３６４により素子分離されている。トランジスタＡ３１のドレイン３１３とトランジスタＢ３２のゲート３２１は、Ａｌなどを用いた容量電極３３１により互いに接続されている。容量電極３３１は図５からわかるように、アース電極２３との間で保持容量Ｃｓ３３を形成する。
【００２２】
これらの素子はＳｉＯ₂で構成されるパシベーション膜３６６で覆われている。パシベーション膜３６６の一部にスルーホールを形成し、そこを通じてトランジスタＢ３２のドレイン３２３とスイッチ素子電極３５とを接続する。スイッチ素子電極３５はＡｌなどで構成する。以上の構造は、通常の半導体プロセスを用いて製作する。
【００２３】
図５、図６では、スイッチ素子電極３５をトランジスタＡ３１、トランジスタＢ３２と重ならないように配置した例を示したが、これら２つのトランジスタと平面的に重なるようなレイアウトで、パシベーション膜３６６上に形成しても良い。このようにすると、より小さな面積で１画素を形成することができ、高精細な画像表示装置を得られる利点がある。
【００２４】
また、図６では、トランジスタＢ３２として通常のｎＭＯＳトランジスタを使用した例を示したが、ＤＭＯＳ構造のＭＯＳトランジスタを使用しても良い。こうすると、輝度変調素子４１の駆動に高電圧や大電力が必要な場合にも対応できる。
【００２５】
また、以上の説明では、ＳＯＩ基板を用いた例を示したが、通常のシリコン基板を用いても良い。あるいは、石英など、透光性絶縁基板上に薄膜トランジスタを用いて図２の回路を実現してももちろん良い。
【００２６】
以上のように製作したスイッチ素子アレイ３０は図７のような構造をしている。すなわち、基板上にスイッチ素子電極３５がマトリクス状に配置されている。なお、図７では、わかりやすくするために、走査電極２１、データ電極２２、アース電極２３が描かれているが、実際には、基板端部の駆動回路への接続部を除いて、パシベーション膜３６６に被覆されているため、スイッチ素子アレイ３０の表面には現れない。また、図７では、スイッチ素子電極３５が３×３個しか描かれていないが、実際には作ろうとする画像表示装置の画素の数だけスイッチ素子電極３５が配列される。
【００２７】
輝度変調素子４１として金属−絶縁体−金属（ＭＩＭ）陰極と螢光体との組み合わせを用いた例を図８に示す。陽極酸化法またはスパッタ法などにより、Ａｌ製のスイッチ素子電極３５の表面に膜厚５ｎｍ程度の絶縁層５１２をＡｌ₂Ｏ₃で形成する。スイッチ素子電極３５の端部への電界集中を防止するための保護層５１５としてＡｌ₂Ｏ₃またはＳｉＯ₂をスパッタ法などで形成する。ＭＩＭ陰極の上部電極５１３として、Ａｕなどの膜を５〜１０ｎｍ程度の膜厚で形成する。上部電極５１３として、３ｎｍ程度の膜厚のＰｔと３ｎｍ程度の膜厚のＡｕの２層構造にすると、ＭＩＭ陰極の性能向上に効果がある。続いて、各画素の上部電極５１３を駆動回路に結線するための制御電極５１をＡｕなどで形成する。
【００２８】
一方、ガラスなど透光性材料の面板５２０上に加速電極５２５をＩＴＯ（Indium Tin Oxide）など透明導電材料で形成し、その上に螢光体５２６を形成する。螢光体５２６には低速電子線励起でも発光効率が高いもの、例えば、ＺｎＯ：Ｚｎなどを用いると良い。この面板５２０と先に製作したＭＩＭ陰極を積層したスイッチ素子アレイ３０とを封着し、内部を真空５３０に排気する。
【００２９】
図９は駆動回路への結線方法を示す。走査電極２１は走査電極駆動回路２２１へ、データ電極２２はデータ電極駆動回路２２２へ、制御電極５１は制御電極駆動回路２５１へそれぞれ結線する。加速電極５２５は加速電極駆動回路２２５に結線する。また、図９には描かれていないが、スイッチ素子アレイ３０中のアース電極２３は、アース電位に固定する。
【００３０】
図１０は各電極への印加電圧波形を示したものである。走査電極２１、データ電極２２、制御電極５１をそれぞれＳＣ、ＤＴ、ＣＴで表す。さらに、ｎ行目の走査電極をＳＣｎで表すことにする。図１０では、簡単のために、２ビット、すなわち４階調表示の場合を示した。図には示してないが、加速電極５２５へは４００Ｖ程度の電圧を常時印加する。
【００３１】
第１サブフィールド、すなわちビット０（ｂ０）での動作を説明する。時刻ｔ０ではいずれのセルも点灯していない。時刻ｔ０〜ｔ１では、ＳＣ１に正電圧が印加されるので、ＳＣ１に接続された画素のトランジスタＡ３１がオン状態になる。このとき、すべてのデータ電極２２に正電圧が印加されるので、１行目の全画素のトランジスタＢ３２のゲートがオン状態になる。ＣＴ１には振幅Ｖ₁のパルス電圧が印加されている。ＣＴ１の電圧がＶ₁のとき、上部電極５１３とスイッチング素子電極３５の間に電圧Ｖ₁が印加されるため絶縁層５１２に高電界が印加され、これにより電子がＭＩＭ陰極から真空５３０へ放出される。このときの放出電流をＩ₁とする。放出電子は加速電極５２５に印加された電圧で加速された後、螢光体５２６に衝突して発光する。時刻ｔ１においてトランジスタＡ３１がオフ状態になるが、保持容量３３に働きで、トランジスタＢ３２はオン状態が続くので、ＭＩＭ陰極からの電子放出は続き、螢光体も発光し続ける。
【００３２】
時刻ｔ１〜ｔ２の間では、ＳＣ２が正電圧になるので、２行目の画素がアドレスされる。このとき、ＤＴ２が正電圧なので、２行目の画素では２列目のみが点灯する。このようにして、第１サブフィールドが終了した時点（時刻ｔ３）では、図１１の左側のような点灯状況になる。この図では、各画素の輝度を示してある。同様にして、第２サブフィールドでは、図１１の真ん中の図のようなパターンで画素が点灯する。ただし、第２サブフィールドでは、ＭＩＭ陰極からの放出電流が２×Ｉ₁となるようにＣＴｎへの印加電圧Ｖ₂を設定してあるので、点灯する画素の輝度は、第１サブフィールドの場合の２倍になる。従って、１フィールド全体での輝度は、第１サブフィールドと第２サブフィールドとの和になるので、図１１の右側のようになる。このようにして、輝度０から輝度３まで、４階調の表示ができる。
【００３３】
なお、ＣＴ１に印加する電圧は、図１０ではパルス電圧にしてあるが、ｔ０〜ｔ３の間は一定電圧Ｖ₁に保ち、時刻ｔ３〜ｔ６の期間を一定電圧Ｖ₂に保っても良い。ただし、パルス電圧にすることにより、ＭＩＭ陰極の寿命が長くなるという利点がある。このように、本発明では、制御電極５１に印加する電圧をサブフィールドごとに変えることが本質的であり、その電圧を直流電圧で実現するかパルス電圧で実現するかは本質的なことではない。
【００３４】
本発明の実施の形態の第３の例を図１２を用いて説明する。スイッチ素子アレイ３０上のスイッチ素子電極３５の上に抵抗層５４１をＳｉ等で形成し、その上に１〜２μｍの膜厚の絶縁層５４３を形成し、さらにその上にＡｌ、Ａｕなどで制御電極５１を形成する。制御電極は、図２４のように各画素に配線されるようなパターンにする。制御電極５１と絶縁層５４３に直径１μｍ程度の穴を開けて、そこにＭｏの材料をコーン状に蒸着してエミッタチップ５４２とする。エミッタチップ５４２は、１画素に対応するスイッチ素子電極３５上に１０３〜１０４個程度作製する。以上のようにしてスイッチ素子電極３５上にフィールド・エミッタ・アレイを形成する。なお、フィールド・エミッタ・アレイのより詳細な作製方法は、例えば、特開昭６１−２２１７８３号公報に記載されている。
【００３５】
一方、前の例と同様に、ガラスなどの透光性面板５２０上に加速電極５２５をＩＴＯなど透明導電材料で形成し、その上に螢光体５２６を形成する。螢光体５２６には低速電子線励起でも発光効率が高いもの、例えばＺｎＯ：Ｚｎなどを用いると良い。この面板５２０と先に製作したフィールド・エミッタ・アレイを積層したスイッチ素子アレイ３０とを封着し、内部を真空５３０に排気する。
【００３６】
走査電極２１、データ電極２３、制御電極５１、加速電極５２５は図９のように各駆動回路に結線する。加速電極へは前の例と同様、４００Ｖ程度の一定電圧を常時印加しておく。走査電極２１、データ電極２３への印加電圧波形は、図１０と同じである。制御電極５１への印加電圧は、図１０とは少し異なる。すなわち、第１番目の制御電極ＣＴ１への印加電圧波形は、時刻ｔ０〜ｔ３の間は電圧Ｖ₁に一定に保ち、時刻ｔ３〜ｔ６の間は電圧Ｖ₂に一定に保つ。Ｖ₁、Ｖ₂は３０〜１００Ｖ程度の電圧である。
【００３７】
このような電圧波形を印加すると、走査電極２１とデータ電極２２への印加電圧の組み合わせにより、画素のトランジスタＢ３２がオン状態になった画素では、制御電極５１とエミッタチップ５４２の間にＶ₁またはＶ₂なる電圧がかかる。これにより、エミッタチップ５４２先端から電子が真空中に放出され、螢光体５２６に衝突して発光する。この場合も、適切な階調表示が得られることは、前の例での説明から明らかである。
【００３８】
次に、本発明の実施の形態の第４の例として、輝度変調素子４１にエレクトロ・ルミネッセンスを用いた例を図１３を用いて説明する。スイッチ素子アレイ３０上のスイッチ素子電極３５の間に電極間絶縁層５５５をＡｌ₂Ｏ₃等で形成し、表面を平坦化する。次に下部絶縁層５５１を電子ビーム蒸着法などで形成する。下部絶縁層５５１は、膜厚５０ｎｍ程度のＡｌ₂Ｏ₃と膜厚５０ｎｍ程度のＹ₂Ｏ₃を積層した構造などを用いる。その上に発光層５５２として、ＺｎＳ：Ｍｎなどを０．５〜１μｍ程度の膜厚で、熱蒸着法などで形成する。その上にさらに上部絶縁層５５３として、下部絶縁層５５１と同様なＹ₂Ｏ₃／Ａｌ₂Ｏ₃／Ｙ₂Ｏ₃等で形成した後、制御電極５１をＩＴＯなどの透明導電膜で画像表示装置全面に形成する。すなわち、図２の回路構成に相当する。最後に、膜厚５００ｎｍ程度のＡｌ₂Ｏ₃などで画像表示装置全体を覆い、保護膜５５４とする。保護層５５４を形成することにより、発光層への水分の侵入を防ぎ、発光層の経時劣化を防ぐことができ、長寿命化を達成できる。
【００３９】
駆動回路への結線方法は、図９に示したとおりである。ただし、この例の場合、加速電極５２５に対応する電極はないので、加速電極駆動回路２２５は不要である。また、制御電極５１は全画素共通なので、制御電極駆動回路２５１も１個でよい。各電極への印加電圧波形を図２５に示した。これは、図４に示したような、アドレス期間１０３と輝度発生期間１０４とを分離した構成である。時刻ｔ０〜〜ｔ３の期間がビット０のサブフィールドのアドレス期間である。この期間で、各画素のスイッチ素子電極３５がアース電位になるかフローティング電位になるかが選択される。時刻ｔ３〜ｔ４の期間は輝度発生期間で、アース電位の画素は発光するし、フローティング電位の画素は発光しない。同様に、時刻ｔ４〜ｔ７がビット１のサブフィールドのアドレス期間で、時刻ｔ７〜ｔ８が輝度発生時間である。Ｖ₁、Ｖ₂は５０〜２００Ｖ程度である。
【００４０】
次に、輝度変調素子４１として液晶表示素子を用いた実施の形態の第５の例を図１４を用いて説明する。透光性絶縁基板上に薄膜トランジスタを用いて製作したスイッチ素子アレイ３０を用いる。透光性・絶縁性の面板５６２にＩＴＯなど透明導電性材料を用いて制御電極５１を形成する。図２４のように、同一の走査電極２１に結線される画素を、同一の制御電極５１で結線するように形成する。これらのスイッチ素子アレイ３０と面板とを封着して、その間の空間に液晶物質５６０を注入する。最後に、これを２枚の偏光板５６３、５６４によって挾み込む。
【００４１】
各電極は図９に示したように各駆動回路へ結線する。ただし、この例では、加速電極５２５に相当する電極はないので、加速電極駆動回路２２５は不要である。各電極への印加電圧波形は、制御電極５１への印加電圧波形以外は、図１０に示したものと同じである。制御電極ＣＴ１への印加電圧波形は、時刻ｔ０〜ｔ３までは直流電圧Ｖ₁とし、時刻ｔ３〜ｔ６までは直流電圧Ｖ₂とする。また、次のフィールド期間のｔ０〜ｔ３では電圧（−Ｖ₁）とし、その次のｔ３〜ｔ６は（−Ｖ₂）とする。このように、フィールドごとに液晶物質への印加電圧の極性を反転させることにより、液晶物質の経時劣化を防ぎ、長寿命化を図ることができる。
【００４２】
図１４の構成では、通常の液晶ディスプレイのように、液晶物質に電界が印加されると、電界強度に応じて偏光板を含めた透過率が変化する。従って、前に述べた駆動電圧波形を印加すると、走査電極２１とデータ電極２２との組み合わせにより画素内トランジスタＢ３２がオン状態になった画素では、ストレス電圧Ｖ₁に応じた透過率が得られる。従って、Ｖ₁とＶ₂を適当な大きさに設定することにより、階調表示ができる。
【００４３】
本発明の実施の形態の第６の例を図１５を用いて説明する。この例では、制御電極５１をスイッチ素子アレイ３０と同一基板上に設ける。図１５に示したように、画素内トランジスタＢ３２のソースを制御電極５１に結線する。この構成では、トランジスタＢ３２がオン状態にある画素では、制御電極５１に印加した電圧が、スイッチ素子電極３５に印加されることになる。従って、ストレス電圧共通電極５２に一定の電圧（直流電圧あるいはパルス電圧）を印加しておけば、制御電極５１の印加電圧とストレス電圧共通電極５２への印加電圧との差の電圧が輝度変調素子４１に印加されるので、これまでに説明してきた例と同様の原理で階調を表示することができる。
【００４４】
次に、制御電極駆動回路２５１の回路構成の一例を図１６、図１７を用いて説明する。前にように、アドレス期間にも輝度変調素子４１を動作させ、輝度発生のデューティ比を高めようとする場合には、図２４のように、制御電極５１を走査電極２１と対応させて設ける必要がある。この場合、例えば図１０の駆動電圧波形図からもわかるように、制御電極５１に印加する電圧値をＶ₁からＶ₂に切り替える時刻は、制御電極５１により異なる。従って、走査電極２１の本数Ｎだけの制御電極駆動回路２５１が必要になる。また、例えば、８ビット、２５６階調の表示をする場合には、これらの各駆動回路が８種の異なった電圧レベルの電圧を発生させなければならず、複雑な回路構成の駆動回路が多数必要になる。
【００４５】
この問題を解決するのが、図１６、図１７に示した回路構成である。図１０からわかるように、あるサブフィールド、例えば、ビットｎ（ｂｎ）の期間内を見ると、制御電極５１に印加する電圧は、そのビットに対応する電圧Ｖｂｎと、その１個前のサブフィールドに対応する電圧Ｖｂｎ−１の２種類しかない。この事実を利用すると、図１６に示したように、あるサブフィールドｂｎでは、Ｖｂｎ−１とＶｂｎとを発生し、それを各制御電極５１に接続した制御電極駆動回路２５１内で切り替えていけばよいことがわかる。
【００４６】
図１７は、図１６の制御電極駆動回路２５１を実現する回路構成の一例を示したものである。図１７（ａ）は、１サブフィールド内で一定電圧（直流電圧）を印加する場合の回路構成である。電圧Ｖｂｎ−１は、トランジスタ６１１とダイオード６１２を介して駆動回路の出力端子に結線される。電圧Ｖｂｎは、トランジスタ６２１とダイオード６２２を介して駆動回路の出力端子に結線される。トランジスタ６２１のゲートの前段には否定論理回路６２３を接続する。このようにすると、信号電圧ＳＩＧ−ｂ（Ｎ）により、トランジスタ６１１と６１２のいずれかがオン状態になるので、図１６の２５１の回路が実現できる。
【００４７】
図１７（ｂ）は、図１０に示したように制御電極５１にパルス電圧を印加する場合の回路構成である。図１７（ａ）の回路の出力を電源とする、プッシュ・プルー型のパルス発生回路を設けてある。発生すべきパルス電圧の周期、パルス幅に相当する信号電圧ＳＩＧ−ｓｔを、ｐ型トランジスタ６３１とｎ型トランジスタ６３２のゲートに印加すると、所望の電圧振幅を有するパルス電圧波形を得ることができる。このようにして、図１６、図１７の回路構成を用いると、各制御電極５１ごとに結線する制御電極駆動回路２５１の回路構成をきわめて簡略化することが可能になり、大幅なコストダウンを実現できる。
【００４８】
また、制御電極５１にパルス電圧を印加させる場合、図１７（ｂ）の回路構成の代わりに、各制御電極５１に接続する制御電極駆動回路２５１にアナログ・スイッチを用いてもよい。この場合、Ｖｂｎ−１、Ｖｂｎとして、所望のパルス電圧を用いる。
【００４９】
次に、本発明の実施の形態の第７の例として、輝度変調素子として液晶物質を用いた例を図１８、図１９、図２０、図２１、図２２を用いて説明する。図１８は、この例でのスイッチ素子アレイ３０の回路構成を示す。走査電極２１に正電圧を印加すると、トランジスタＡ３１がオン状態になり、データ電極２２に印加した電圧が保持容量３３にたまる。この電圧は、トランジスタＡ３１がオフになっても保持される。この保持容量３３に保持された電圧がスイッチ素子電極３５に現れるため、ストレス電圧共通電極５２の印加電圧との差の電圧が輝度変調素子４１（この例では液晶物質）に印加される。液晶物質を輝度変調素子４１に用いた場合は、スイッチ素子電極３５からストレス電圧共通電極５２に流れる電流は極めて小さいので、このような１トランジスタ構成でも十分電圧が保持される。
【００５０】
図１９、図２０は、図１８のスイッチ素子アレイ３０の１画素の構造を示したものである。図１９が平面レイアウト図、図２０が断面構造図である。ＳｉＯ₂層３６２の上にｐ型シリコン単結晶層３６３を形成したＳＯＩ基板を用いる。ゲート酸化膜３６５を形成し、トランジスタＡ３１のゲート３１１をｎ+型シリコンで形成する。トランジスタＡ３１のソース３１２、ドレイン３１３としてｎ+型シリコン領域をイオン打ち込みなどの方法で形成する。さらに、アース電極２３をＡｌなどの材料で形成する。さらにパシペーション膜３６６で覆う。スイッチ素子電極３５をＡｌなどの材料で形成する。スイッチ素子電極３５は、スルーホールを通してトランジスタＡ３１のドレイン３１３と接続する。図２０には示していないが、隣り合う画素のトランジスタＡとは、フィールド酸化膜によって素子分離を行う。
【００５１】
図２１は、このように作製したスイッチ素子アレイ３０を用いた画像表示装置の断面図である。透光性かつ絶縁性の面板５６２の表面に透明導電膜のＩＴＯなどを成膜し、ストレス電圧共通電極５２とする。この面板とスイッチ素子アレイ３０とを接着して、隙間に液晶物質５６０を注入する。液晶物質としては、ゲストホスト型液晶分子を用いる。このようにすると、偏光板を使用することなく輝度変調を行える。また、この例では、反射型液晶ディスプレイとして動作させる。
【００５２】
各電極は、図２２に示したように、各駆動回路に結線する。ストレス電圧共通電極５２はストレス電圧駆動回路２５２に結線する。
【００５３】
図２３は各電極への印加電圧波形を示したものである。ここでは、説明を簡単にするために、２ビットすなわち４階調の場合を示した。Ｖｓｔ１はストレス電圧共通電極５２に印加する電圧波形である。ビット０のサブフィールドでは、時刻ｔ０〜ｔ１においては、第１走査電極ＳＣ１が正電圧になり、かつデータ電極ＤＴ１〜ＤＴ３に電圧Ｖ₁が印加されるので、液晶物質にはＶ₁が印加され、対応する輝度が得られる。時刻ｔ１〜ｔ３の期間も液晶物質にはＶ₁なる電圧が印加され続けるので、高いデューティ比で輝度発生が行える。時刻ｔ１〜ｔ３の間に第２、第３の走査電極ＳＣ２、ＳＣ３が選択され、その結果、ビット０全体では、図１１の左側のような輝度パターンが得られる。同様にしてビット１のサブフィールドでは、図１１の真中に示した輝度パターンが得られる。ビット１では、データ電極２２に印加する電圧をＶ₂にするが、発生する輝度がビット０のときの２倍になるようにＶ₂を設定する。従って、１フィールド全体では、図１１の右側に示したように、４階調のパターンが得られる。
【００５４】
時刻ｔ６から始まる第２フィールドでは、ストレス電圧共通電極５２への印加電圧をＶｓｔ０に設定する。そしてデータ電極２２への印加電圧を、ビット０では（Ｖｓｔ０−Ｖ₁）に、ビット１では（Ｖｓｔ０−Ｖ₂）に設定する。第３フィールドでは第１フィールド同様、Ｖ₁、Ｖ₂を印加する。このように液晶物質５６０に印加する電圧の極性をフィールドごとに反転させることにより、液晶物質５６０の経時劣化を防ぎ、画像表示装置の長寿命化を達成できる。
【００５５】
図２３からわかるように、データ電極２２に印加する電圧は、ビット０のサブフィールドではすべてＶ₁であり、ビット１のサブフィールドではすべてＶ₂である。従って、データ電極駆動回路２２２は、図２２に示したように、電圧Ｖｂか０Ｖかのいずれかを出力する回路にし、Ｖｂの大きさをサブフィールドごとに変えればよい。従って、従来の電圧変調型の場合のデータ電極駆動回路と比べて、回路構成が大幅に簡略化され、コストダウンが図れる。
【００５６】
なお、この例では、スイッチ素子アレイ３０をＳＯＩ基板上に形成したが、ｐ型シリコン基板上に製作してもよい。また、例えば特公昭６１−１８７５５号公報に記された液晶表示パネルのように、透光性基板上に薄膜トランジスタを用いて図１８の回路を形成し、ＴＮ（ツイスト・ネマチック）液晶と偏光板の組み合わせにより透過型の液晶ディスプレイを製作することもできる。これらの場合も、図２２、図２３の構成で階調表示を実現できる。
【００５７】
【発明の効果】
本発明の駆動方法を用いると、各画素に設けられたスイッチ素子の非飽和領域での特性を揃えることなく、表示装置全面にわたって均一な階調表示を得ることができる。また、各画素内のスイッチ素子での電力消費を低減することがでる。また、従来の電圧変調法の場合と比べて、データ電極の駆動回路構成を大幅に簡略化することができる。
【００５８】
また、本発明の駆動方法を用いると、従来の時分割階調表示法の場合と比べて、アドレス時間が大幅に長くなり、各画素内スイッチ素子のスイッチ速度に対する要求が大幅に緩和されるため、従来法では実現困難であった、多数の走査線を有して、しかも多階調表示を行うことが可能になった。
【００５９】
また、本発明の画像表示装置を用いると、各制御電極ごとに結線される多数の駆動回路の回路構成を大幅に簡略化でき、大幅な低コスト化ができた。
【図面の簡単な説明】
【図１】本発明の実施の形態の第１の例での階調表示方法の一例を示した図である。
【図２】従来の各画素中のスイッチ素子の回路構成を示した図である。
【図３】従来の時分割階調表示法による駆動シーケンスの一例を示した図である。
【図４】本発明の実施の形態の第１の例での階調表示方法の他の例を示した図である。
【図５】本発明の実施の形態の第２の例での画素内スイッチ素子の構造を示した平面レイアウト図である。
【図６】本発明の実施の形態の第２の例での画素内スイッチ素子の構造を示した断面図である。
【図７】本発明の実施の形態の第２の例でのスイッチ素子アレイの構成を示した図である。
【図８】本発明の実施の形態の第２の例での輝度変調素子の構造を示した図である。
【図９】本発明の実施の形態の第２の例での駆動回路結線図である。
【図１０】本発明の実施の形態の第２の例での各電極への印加電圧波形を示した図である。
【図１１】本発明の実施の形態の第２の例での表示される階調を示した図である。
【図１２】本発明の実施の形態の第３の例での輝度変調素子の構造を示した図である。
【図１３】本発明の実施の形態の第４の例での輝度変調素子の構造を示した図である。
【図１４】本発明の実施の形態の第５の例での輝度変調素子の構造を示した図である。
【図１５】本発明の実施の形態の第６の例での輝度変調素子の構造を示した図である。
【図１６】本発明の実施の形態の第６の例での制御電極駆動回路の構成を示した図である。
【図１７】本発明の実施の形態の第６の例での制御電極駆動回路の構成を示した図である。
【図１８】本発明の実施の形態の第７の例でのスイッチ素子アレイの回路構成を示した図である。
【図１９】本発明の実施の形態の第７の例での画素内スイッチ素子の構造を示した平面レイアウト図である。
【図２０】本発明の実施の形態の第７の例での画素内スイッチ素子の構造を示した断面構造図である。
【図２１】本発明の実施の形態の第７の例での階調表示素子の構造を示した図である。
【図２２】本発明の実施の形態の第７の例での駆動回路結線図である。
【図２３】本発明の実施の形態の第７の例での各電極への印加電圧波形を示した図である。
【図２４】各画素中のスイッチ素子の回路構成の一例を示した図である。
【図２５】本発明の実施の形態の第４の例での各電極への印加電圧波形を示した図である。
【符号の説明】
２１走査電極
２２データ電極
２３アース電極
３０スイッチ素子アレイ
３１トランジスタＡ
３２トランジスタＢ
３３保持容量
３５スイッチ素子電極
４１輝度変調素子
５１制御電極
５２ストレス電圧共通電極
１０１１フィールド期間
１０２サブフィールド
１０３アドレス期間
１０４輝度発生期間
３６６パシベーション膜
５１２絶縁層
５１３上部電極
５１５保護層
５４１抵抗層
５４２エミッタチップ
５４３絶縁層
５５２発光層
５５３上部絶縁層
５５４保護層
５５５電極間絶縁層
５６０液晶物質
５６２面板
５６３偏光板
５６４偏光板
６１１トランジスタ
６１２ダイオード
６２１トランジスタ
６２２ダイオード
６２３否定論理回路
６３１ｐ型トランジスタ
６３２ｎ型トランジスタ

Claims

互いに平行な複数本の走査電極群と、それと直交する複数本のデータ電極群と、両電極群の交点の画素ひとつひとつに設けられたスイッチング素子と、該スイッチング素子に接続された輝度変調素子とから構成され、前記輝度変調素子は前記輝度変調素子に印加されるストレス電圧実効値により輝度変調できるものであり、かつ１フィールド期間内を複数個のサブフィールド期間に分割し、サブフィールド期間の１個または複数個の期間に画素を点灯させることにより輝度調整が行われる画像表示装置において、前記輝度変調素子にストレス電圧を印加する制御電極が、前記走査電極と平行に設けられ、かつ各制御電極ごとに制御電極駆動回路が接続されており、前記ストレス電圧実効値を前記サブフィールド期間に応じて変化させる駆動手段を有することを特徴とする画像表示装置。
請求項１に記載の画像表示装置において、前記駆動手段が、各サブフィールド期間における輝度と時間の積の積分値が２のｎ乗（ｎ＝１、２、……Ｎｂ）に比例するような値になるように、前記ストレス電圧実効値を設定するものであることを特徴とする画像表示装置。
請求項１または２に記載の画像表示装置において、前記制御電極駆動回路を、２種のストレス電圧を切り替える回路で構成したことを特徴とする画像表示装置。
請求項１、２または３に記載の画像表示装置において、前記輝度変調素子として、金属−絶縁体−金属型陰極と螢光体、フィールド・エミッション・アレイと螢光体、およびエレクトロ・ルミネッセンス素子のうちから選ばれたものを用いたことを特徴とする画像表示装置。
請求項１または２に記載の画像表示装置において、前記輝度変調素子として、液晶素子を用いたことを特徴とする画像表示装置。