JP3881751B2 - 半導体チップの実装構造および実装方法 - Google Patents
半導体チップの実装構造および実装方法 Download PDFInfo
- Publication number
- JP3881751B2 JP3881751B2 JP22412097A JP22412097A JP3881751B2 JP 3881751 B2 JP3881751 B2 JP 3881751B2 JP 22412097 A JP22412097 A JP 22412097A JP 22412097 A JP22412097 A JP 22412097A JP 3881751 B2 JP3881751 B2 JP 3881751B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- substrate
- bump
- bonding
- mounting structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
- H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
- H01L2224/1134—Stud bumping, i.e. using a wire-bonding apparatus
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/30—Structure, shape, material or disposition of the layer connectors prior to the connecting process of a plurality of layer connectors
- H01L2224/301—Disposition
- H01L2224/3012—Layout
- H01L2224/3013—Square or rectangular array
- H01L2224/30131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
- H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83194—Lateral distribution of the layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00013—Fully indexed content
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Wire Bonding (AREA)
- Adhesive Tapes (AREA)
Description
【発明の属する技術分野】
この発明は、LSIチップ等の半導体チップを回路基板に実装した際の構造、および実装方法に関する。
【0002】
【従来の技術】
半導体チップを回路基板に実装する方法として、表面に複数の突起状の電極(バンプ)が形成された半導体チップを、バンプの対応箇所に導通パターンが形成された内部基板にフェイスダウンで接続する方法が用いられている。
【0003】
特開平5−41404号公報には、この種の半導体チップの実装方法が開示されている。この公報に開示される方法では、半導体素子に形成された各バンプを回路基板上の配線パターンに合わせて接合する際に、半導体素子と回路基板との間に熱硬化性樹脂シートを接着することにより、各バンプと配線パターンとの押圧状態を良好に保つようにしている。
【0004】
【発明が解決しようとする課題】
しかしながら、上記の公報に開示される実装方法では、実装完了時の半導体素子と回路基板との固定が樹脂シートによる接合力のみによるため、特に樹脂シートの接触面積が小さい場合には接合力が弱く、経時劣化によりバンプと回路パターンとの間の接触不良が生じる可能性がある。また、上記公報には、樹脂シートおよび回路基板の熱膨張係数について触れられていないが、これらが互いに異なる場合には、加熱加圧の後、常温に戻す際に半導体素子と基板との熱膨張係数の違いにより発生する応力がバンプの部分に集中し、半導体素子の表面にクラックが発生する可能性がある。
【0005】
この発明は、上述した従来技術の問題に鑑みてなされたものであり、第1の目的は、バンプと回路パターンとの間の接触不良が発生する可能性を低くすることができる半導体チップの実装構造および実装方法を提供することにあり、第2の目的は、製造時の温度変化により半導体チップの表面にクラックの発生を招くことがない半導体チップの実装構造および実装方法を提供することにある。
【0006】
【課題を解決するための手段】
この発明の請求項1にかかる半導体チップの実装構造は、上記の第1の目的を達成させるため、回路形成面に複数のバンプが形成された半導体チップと、バンプの形成位置に対応してバンプが接合される配線パターンが形成された基板と、バンプの形成位置を除く位置で半導体チップと基板との間の一部に配置されて位置決め時に両者を接合する、バンプとほぼ同一の厚さを有し、両面に接着層を有するポリイミドテープである接合材と、半導体チップと基板との接合後に両者の間の空間を封止する樹脂層とを有することを特徴とする。
【0007】
接合材は、バンプとほぼ同一の厚さを有して両面に接着層を有するポリイミドテープ、あるいは、樹脂層を形成する樹脂より速硬化性の樹脂を用いることができる。バンプが半導体チップの周辺部に設けられている場合には、接合材は半導体チップの中央部で半導体チップと基板とを接合するように配置され、バンプが半導体チップの中央部に設けられている場合には、接合材は半導体チップの周辺部で半導体チップと基板とを接合するように配置される。なお、接合材の熱膨張係数と基板の熱膨張係数とは、ほぼ同一であることが望ましい。
【0008】
この発明の請求項5にかかる半導体チップの実装構造は、上記の第2の目的を達成させるため、回路形成面に複数のバンプが形成された半導体チップと、バンプの形成位置に対応してバンプが接合される配線パターンが形成された基板と、バンプの形成位置を除く位置で半導体チップと基板との間の一部に配置されて位置決め時に両者を接合する作用を持つ接合材とを有し、基板の熱膨張係数と接合材の熱膨張係数とがほぼ同一に設定されていることを特徴とする。
【0009】
この場合、半導体チップと基板との接合後に両者の間の空間を封止する樹脂層を設けることができる。
【0010】
この発明にかかる半導体チップの実装方法は、回路形成面に複数のバンプが形成された半導体チップを、バンプの形成位置に対応して配線パターンが形成された基板に取り付ける方法において、半導体チップと基板とのいずれか一方のバンプの形成位置を除く位置に、半導体チップと基板とを接合する、バンプとほぼ同一の厚さを有し、両面に接着層を有す
るポリイミドテープである接合材を貼り付けて配置する接合剤配置段階と、バンプと配線パターンとが一致するように半導体チップと基板とを位置決めして接合材で固定する位置決め段階と、固定された半導体チップと基板とを加圧、加熱する加圧・加熱段階と、加圧・加熱処理された半導体チップと基板との間の空間を樹脂で封止する封止段階とを備え、これらの段階が順に実行されることを特徴とする。
【0011】
接合剤配置段階では、バンプとほぼ同一の厚さを有して両面に接着層を有するポリイミドテープを貼り付け、あるいは樹脂層を形成する樹脂より速硬化性の樹脂を塗布することができる。
【0012】
【発明の実施の形態】
以下、この発明にかかる半導体チップの実装構造の実施形態を説明する。
図1は、実施例1にかかる半導体チップの実装構造を示す断面図である。実施例1の構造は、図中下面となる回路形成面に複数のバンプ3が形成された半導体チップ1と、バンプ3の形成位置に対応してバンプ3が接合される銅製の配線パターン5が形成された基板2と、両面に接着層9が設けられたポリイミドテープ8とを備えており、半導体チップ1と基板2との間の空間は樹脂層7により封止されている。
【0013】
基板2には、配線パターン5が設けられた位置に基板2を貫通するスルーホール2aが形成され、基板2の図中下側となる裏面側には、スルーホール2aを介して配線パターン5に接続されるように、電極としてはんだボール4が形成されている。また、基板2の半導体チップ1が接合される側の表面には、バンプ3に接合されない配線パターン5を覆う絶縁膜6が形成されている。実施例1では、基板2の熱膨張係数がポリイミドテープ8の熱膨張係数にほぼ等しくなるよう基板2の材料が選択されている。
【0014】
実施例1では、図2(A),(B)に示すように、バンプ3に対応する配線パターン5が基板2の周辺部に設けられており、接合材であるポリイミドテープ8は、ほぼバンプ3と同一の厚さをもって基板2の中央部に貼り付けられている。ポリイミドテープ8は、図2(A)に示すように1つの連続した領域に貼り付けられてもよいし、図2(B)に示されるように、複数箇所、この例では4箇所、に分離して貼り付けられてもよい。
【0015】
実施例1の構造の実装方法は図3のフローチャートに示すように、接合剤配置段階S1、位置決め段階S2、加圧・加熱段階S3、樹脂層封止段階S4の4段階から成る。各段階につき図4の分解図を参照して説明する。実装の前段階として、図4に示されるように、バンプ3が形成された半導体チップ1、両面に接着層9が形成されたポリイミドテープ8、スルーホール2a上に配線パターン5が形成された基板2が用意される。基板2に設けられた配線パターン5のうち使用されないパターンは、絶縁層6で覆われている。
【0016】
接合剤配置段階S1では、図4に矢印Aで示されるように両面に接着層9が形成されたポリイミドテープ8を基板2の中央で絶縁層6上に貼り付ける。位置決め段階S2では、バンプ3と配線パターン5とが一致するように半導体チップ1と基板2とを位置決めし、図4に矢印Bで示したように半導体チップ1をポリイミドテープ8を介して基板2に固定する。
【0017】
加圧・加熱段階S3では、固定された半導体チップ1と基板2とを加圧しながら、300℃前後に加熱してバンプ3と配線パターン5とを接合する。樹脂層封止段階S4では、接合後、常温に戻してから半導体チップ1と基板2との間の空間を樹脂層7で封止する。
【0018】
実施例1の構造・方法によれば、半導体チップ1と基板2とが、バンプ3と配線パターン5との接合力、ポリイミドテープ8による接合力、封止樹脂層7による接合力の3つの接合力により強固に接合されるため、たとえポリイミドテープ8による接合面積が小さい場合にも、強い接合力が得られ、経時劣化により接触不良が生じる可能性を低く抑えることができる。
【0019】
また、ポリイミドテープ8がバンプ3とほぼ同一の厚さで設けられているため、加圧・加熱段階での圧力がバンプ部分のみでなくテープ8が接着された部分にも分散され、半導体チップ1のバンプ形成部分にクラックが発生するのを避けることができる。
【0020】
さらに、実施例1では、基板2の熱膨張係数がポリイミドテープ8の熱膨張係数にほぼ等しく設定されているため、冷却時にポリイミドテープ8が基板2と同程度に収縮し、半導体チップ1と基板2との熱膨張係数の違いにより発生する応力をバンプ3の部分のみでなくポリイミドテープの部分にも分散することができる。半導体チップ1の熱膨張係数は基板2の熱膨張係数より小さく、加熱後の冷却時には基板2側がより大きく収縮する。ここでポリイミドテープ8が基板2と同程度に収縮すれば、半導体チップ1は収縮による応力をバンプ3の部分のみでなく、ポリイミドテープ8が貼られた部分でも受けることとなる。したがって、半導体チップ1の局部への応力の集中を避け、半導体チップ1でのクラックの発生を避けることができる。反対に、テープの熱膨張係数が半導体チップのそれに近い場合には、テープは半導体チップと同程度に収縮するため両者の間に応力は生じず、半導体チップ1と基板2との間に発生する応力がバンプの部分に集中することとなり、これがクラック発生の原因となる。
【0021】
図5は、実施例2にかかる半導体チップの実装構造を示す断面図である。実施例2では、接合材として樹脂層7を形成する樹脂より速硬化性の速硬化樹脂10を用いている。速硬化樹脂10は、硬化後はバンプ3とほぼ同一の厚さを有する。他の構成は図1に示した実施例1と同一である。実施例2でも、図6に示すように、バンプ3に対応する配線パターン5が基板2の周辺部に設けられており、接合材である速硬化樹脂10は、基板2の中央部に塗布される。
【0022】
実施例2の構造の実装の前段階では、図7に示されるように、バンプ3が形成された半導体チップ1、スルーホール2a上に配線パターン5が形成された基板2が用意される。基板2に設けられた配線パターン5のうち使用されないパターンは、絶縁層6で覆われている。実施例2の構造の実装方法は、図3に示される実施例1の方法とほぼ同様である。ただし、接合材配置段階S1では、図7に矢印Aで示されるように速硬化樹脂供給口(ノズル)11から基板2の中央に速硬化樹脂10が供給(塗布)され、位置決め段階S2ではバンプ3と配線パターン5とが一致するように半導体チップ1と基板2とが位置決めされ、図7に矢印Bで示したように半導体チップ1を基板2に固定する。速硬化樹脂10は接合時には流動性を持つため、供給時には図7に示されるように厚さが不均一であっても、接合時には図5に示されるように半導体チップ1と基板2とに挟まれて均一の厚さに延ばされる。加圧・加熱段階S3の後の冷却は、速硬化樹脂10が硬化した後に行われる。
【0023】
実施例2の構造では、実施例1と同様に半導体チップ1と基板2とが、バンプ3と配線パターン5との接合力、速硬化樹脂10による接合力、封止樹脂層7による接合力の3つの接合力により強固に接合される。また、接合材である速硬化樹脂10と基板2との熱膨張係数をほぼ同一に設定することにより、実施例1と同様に加熱・加熱段階後の冷却時に作用する応力が分散され、半導体チップ1でのクラックの発生を避けることができる。
【0024】
図8は、実施例3にかかる半導体チップの実装構造を示す断面図である。実施例3では、接合材としてバンプ3とほぼ同一の厚さを持つポリイミドテープ8を用いている。実施例3では、図9(A),(B)に示されるように、バンプ3に対応する基板2上の配線パターン5が基板の中央部に2列に配置されており、接合材であるポリイミドテープ8は、その周辺に配置されている。ポリイミドテープ8は、図9(A)に示すように配線パターン5の両側に2つの領域として貼り付けられてもよいし、図9(B)に示されるように、4箇所に分離して貼り付けられてもよい。
【0025】
実施例3の構造の実装方法は、接合材配置段階S1におけるポリイミドテープ8の配置位置を除いて、図3に示される実施例1と共通である。実施例3の構造では、実施例1と同様に半導体チップ1と基板2とが、バンプ3と配線パターン5との接合力、ポリイミドテープ8による接合力、封止樹脂層7による接合力の3つの接合力により強固に接合される。また、ポリイミドテープ8がバンプ3とほぼ同一の厚さで設けられているため、加圧・加熱段階での圧力がバンプ部分のみでなくテープ8が接着された部分にも分散され、半導体チップ1のバンプ形成部分にクラックが発生するのを避けることができる。さらに、接合材であるポリイミドテープ8と基板2との熱膨張係数をほぼ同一に設定することにより、実施例1と同様に加熱・加熱段階後の冷却時に作用する応力が分散され、半導体チップ1でのクラックの発生を避けることができる。
【0026】
なお、実施例3のように中央部にバンプ3、配線パターン5が配置される構造では、これらが周辺部に形成される実施例1,2の構造と比較して、樹脂封止前の段階で半導体チップ1と基板2とを互いに傾けるような力が作用した場合に、バンプ3と配線パターン5との接合が断線する可能性が高い。ただし、実施例3のように接合材としてポリイミドテープ8を設けることにより、構造が補強され、上記のような傾き力が作用した場合にも、バンプ3と配線パターン5との接合を保つことができる。
【0027】
次に、実施例1のポリイミドテープ8を用いた実装構造と、ポリイミドテープを用いない比較例の実装構造とで加圧・加熱段階後の冷却時にバンプ3に生じる剪断応力をシミュレーションした結果を説明する。シミュレーションは、基板2として以下の表1に示すように材料定数E、αの異なる4種類の材料a,b,c,dを用いて行われた。材料定数のEは、325℃から25℃に冷却された際の材料内の応力であり、材料定数のαは熱膨張係数である。
【0028】
【表1】
【0029】
半導体チップ1の主材料はシリコンであり、材料定数はE=13270kg/mm2、α=2.3×10-6/℃である。また、ポリイミドテープの材料係数は基板材料のaと同一である。
【0030】
シミュレーションの結果は、図9(A),(B)のグラフに示される。(A)はテープ無しの比較例、(B)はテープを用いた実施例1の値を示す。各グラフの縦軸がバンプ部に発生する剪断応力τ(単位:τ×10-5kg/mm2)、横軸は基板2の熱膨張係数α(単位:α×10-6/℃)を示す。グラフでは、表1に示される内部応力Eを有する材料の熱膨張係数αを変化させた際の剪断応力が折線で示されており、各基板材料の実際の熱膨張係数がグラフ上では○印で表示されている。内部応力Eと熱膨張係数αとは、温度変化を一定とすれば材料に固有の値であるが、ここでは熱膨張係数αが実際の基板材料a〜dとは異なる材料を想定し、想定された材料について剪断応力を求めている。実際の熱膨張係数の値でのバンプ部における剪断応力は表2に示すとおりとなる。
【0031】
【表2】
【0032】
表2に示されるとおり、ポリイミドテープ8を用いた実施例1におけるバンプ部の剪断応力は、いずれの基板材料を用いた場合にもテープを用いない比較例の値より小さくなり、バンプ部にかかる応力がポリイミドテープ8が設けられた部位にも分散されていることが理解できる。特に、基板材料としてテープと同じポリイミドを用いた場合には、他の基板材料を用いるより剪断応力を小さく抑えることができる。
【0033】
【発明の効果】
以上説明したように、請求項1の半導体チップの実装構造によれば、半導体チップと基板とが、バンプと配線パターンとの接合力、接合材による接合力、封止樹脂層による接合力の3つの接合力により強固に接合されるため、たとえ接合材による接合面積が小さい場合にも、強い接合力が得られ、経時劣化により接触不良が生じる可能性を低く抑えることができる。
【0034】
また、請求項7の半導体チップの実装構造によれば、基板の熱膨張係数が接合材の熱膨張係数にほぼ等しく設定されているため、加熱後の冷却時に半導体チップと基板との熱膨張係数の違いにより発生する応力がバンプの部分のみでなく接合材の部分にも分散され、半導体チップの局部への応力の集中を避け、半導体チップでのクラックの発生を避けることができる。
【図面の簡単な説明】
【図1】 実施例1の半導体チップの実装構造の断面図。
【図2】 実施例1の半導体チップの実装構造の基板の平面図。
【図3】 実施例1の半導体チップの実装構造を構成するための実装方法を示すフローチャート。
【図4】 実施例1の半導体チップの実装構造を構成するための実装方法を示す分解図。
【図5】 実施例2の半導体チップの実装構造の断面図。
【図6】 実施例2の半導体チップの実装構造の基板の平面図。
【図7】 実施例2の半導体チップの実装構造を構成するための実装方法を示す分解図。
【図8】 実施例3の半導体チップの実装構造の断面図。
【図9】 実施例3の半導体チップの実装構造の基板の平面図。
【図10】 実施例1のポリイミドテープを用いた実装構造と、ポリイミドテープを用いない比較例の実装構造とで加圧・加熱段階後の冷却時にバンプに生じる剪断応力をシミュレーションした結果を示すグラフ。
【符号の説明】
1 半導体チップ
2 基板
3 バンプ
4 はんだボール
5 配線パターン
6 絶縁層
7 樹脂層
8 ポリイミドテープ
10 速硬化樹脂
Claims (7)
- 回路形成面に複数のバンプが形成された半導体チップと、
前記バンプの形成位置に対応して前記バンプが接合される配線パターンが形成された基板と、
前記バンプの形成位置を除く位置で前記半導体チップと前記基板との間の一部に配置されて位置決め時に両者を接合する、前記バンプとほぼ同一の厚さを有し、両面に接着層を有するポリイミドテープである接合材と、
前記半導体チップと前記基板との接合後に両者の間の空間を封止する樹脂層と
を有することを特徴とする半導体チップの実装構造。 - 前記バンプは、前記半導体チップの周辺部に設けられ、
前記接合材は、前記半導体チップの中央部で前記半導体チップと前記基板とを接合することを特徴とする請求項1に記載の半導体チップの実装構造。 - 前記バンプは、前記半導体チップの中央部に設けられ、
前記接合材は、前記半導体チップの周辺部で前記半導体チップと前記基板とを接合することを特徴とする請求項1に記載の半導体チップの実装構造。 - 前記接合材の熱膨張係数と、前記基板の熱膨張係数とがほぼ同一であることを特徴とする請求項1〜3のいずれかに記載の半導体チップの実装構造。
- 回路形成面に複数のバンプが形成された半導体チップと、
前記バンプの形成位置に対応して配線パターンが形成された基板と、
前記バンプの形成位置を除く位置で前記半導体チップと前記基板との間の一部に配置されて位置決め時に両者を接合する作用を持ち、前記基板とほぼ同一の熱膨張係数を持つ接合材と
を有することを特徴とする半導体チップの実装構造。 - 前記半導体チップと前記基板との接合後に両者の間の空間を封止する樹脂層を有することを特徴とする請求項5に記載の半導体チップの実装構造。
- 回路形成面に複数のバンプが形成された半導体チップを、前記バンプの形成位置に対応して前記バンプが接合される配線パターンが形成された基板に取り付ける半導体チップの実装方法において、
前記半導体チップと前記基板とのいずれか一方の前記バンプの形成位置を除く位置に、前記半導体チップと前記基板とを接合する、前記バンプとほぼ同一の厚さを有し、両面に接着層を有するポリイミドテープである接合材を貼り付けて配置する接合剤配置段階と、
前記バンプと前記配線パターンとが一致するように前記半導体チップと前記基板とを位置決めして前記接合材で固定する位置決め段階と、
前記固定された前記半導体チップと前記基板とを加圧、加熱する加圧・加熱段階と、
前記加圧・加熱処理された前記半導体チップと前記基板との間の空間を樹脂で封止する封止段階と
を備え、これらの段階が順に実行されることを特徴とする半導体チップの実装方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22412097A JP3881751B2 (ja) | 1997-08-20 | 1997-08-20 | 半導体チップの実装構造および実装方法 |
US09/050,971 US6130480A (en) | 1997-08-20 | 1998-03-31 | Structure for packaging semiconductor chip |
EP98304075A EP0898305A3 (en) | 1997-08-20 | 1998-05-21 | Structure and method for packaging semiconductor chip |
KR1019980033299A KR19990023646A (ko) | 1997-08-20 | 1998-08-17 | 반도체칩의 실장구조 및 실장방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22412097A JP3881751B2 (ja) | 1997-08-20 | 1997-08-20 | 半導体チップの実装構造および実装方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1167834A JPH1167834A (ja) | 1999-03-09 |
JP3881751B2 true JP3881751B2 (ja) | 2007-02-14 |
Family
ID=16808861
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22412097A Expired - Fee Related JP3881751B2 (ja) | 1997-08-20 | 1997-08-20 | 半導体チップの実装構造および実装方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6130480A (ja) |
EP (1) | EP0898305A3 (ja) |
JP (1) | JP3881751B2 (ja) |
KR (1) | KR19990023646A (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0952673B1 (en) | 1997-11-10 | 2017-05-17 | Ntt Mobile Communications Network Inc. | Interleaving method, interleaving apparatus, and recording medium in which interleave pattern generating program is recorded |
JP2000106482A (ja) * | 1998-07-29 | 2000-04-11 | Sony Chem Corp | フレキシブル基板製造方法 |
EP1018760A1 (de) * | 1999-01-07 | 2000-07-12 | Alphasem AG | Verfahren und Vorrichtung zum Verkapseln eines elektronischen Bauteils, insbesondere eines Halbleiterchips |
JP3437107B2 (ja) * | 1999-01-27 | 2003-08-18 | シャープ株式会社 | 樹脂封止型半導体装置 |
DE19905055A1 (de) * | 1999-02-08 | 2000-08-17 | Siemens Ag | Halbleiterbauelement mit einem Chipträger mit Öffnungen zur Kontaktierung |
US6326701B1 (en) * | 1999-02-24 | 2001-12-04 | Sanyo Electric Co., Ltd. | Chip size package and manufacturing method thereof |
JP3784597B2 (ja) * | 1999-12-27 | 2006-06-14 | 沖電気工業株式会社 | 封止樹脂及び樹脂封止型半導体装置 |
US7054161B1 (en) * | 2000-04-19 | 2006-05-30 | James Stephen L | Slotted adhesive for die-attach in BOC and LOC packages |
US7041533B1 (en) * | 2000-06-08 | 2006-05-09 | Micron Technology, Inc. | Stereolithographic method for fabricating stabilizers for semiconductor devices |
JP3613167B2 (ja) * | 2000-10-12 | 2005-01-26 | 株式会社村田製作所 | パッド電極の接続状態の検査方法 |
CN1327516C (zh) * | 2001-05-30 | 2007-07-18 | 株式会社萌利克 | 半导体器件 |
KR20060079754A (ko) * | 2003-06-25 | 2006-07-06 | 어드밴스드 인터커넥트 테크놀로지스 리미티드 | 반도체 패키지용 칩 패드가 라우트된 리드 프레임 |
JP5418367B2 (ja) * | 2010-03-30 | 2014-02-19 | 富士通株式会社 | プリント配線板ユニットおよび電子機器 |
CN109256352B (zh) * | 2018-10-15 | 2021-10-08 | 深圳成为控股有限公司 | 芯片热熔、焊接封装机 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62296431A (ja) * | 1986-06-17 | 1987-12-23 | Alps Electric Co Ltd | フリツプチツプの接続方法 |
JPH0437044A (ja) * | 1990-05-31 | 1992-02-07 | Matsushita Electric Ind Co Ltd | 半導体装置の実装方法 |
US5379191A (en) * | 1991-02-26 | 1995-01-03 | Microelectronics And Computer Technology Corporation | Compact adapter package providing peripheral to area translation for an integrated circuit chip |
KR0152901B1 (ko) * | 1993-06-23 | 1998-10-01 | 문정환 | 플라스틱 반도체 패키지 및 그 제조방법 |
JP2616565B2 (ja) | 1994-09-12 | 1997-06-04 | 日本電気株式会社 | 電子部品組立体 |
JP3243988B2 (ja) * | 1995-12-27 | 2002-01-07 | 松下電器産業株式会社 | 半導体装置の製造方法 |
JPH09260538A (ja) * | 1996-03-27 | 1997-10-03 | Miyazaki Oki Electric Co Ltd | 樹脂封止型半導体装置及び製造方法とその実装構造 |
-
1997
- 1997-08-20 JP JP22412097A patent/JP3881751B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-31 US US09/050,971 patent/US6130480A/en not_active Expired - Fee Related
- 1998-05-21 EP EP98304075A patent/EP0898305A3/en not_active Withdrawn
- 1998-08-17 KR KR1019980033299A patent/KR19990023646A/ko not_active Application Discontinuation
Also Published As
Publication number | Publication date |
---|---|
EP0898305A3 (en) | 1999-08-25 |
US6130480A (en) | 2000-10-10 |
JPH1167834A (ja) | 1999-03-09 |
EP0898305A2 (en) | 1999-02-24 |
KR19990023646A (ko) | 1999-03-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2825083B2 (ja) | 半導体素子の実装構造 | |
JP3881751B2 (ja) | 半導体チップの実装構造および実装方法 | |
JP3490987B2 (ja) | 半導体パッケージおよびその製造方法 | |
KR100363361B1 (ko) | 기판과 반도체칩의 접속구조 및 그 제조방법 | |
JPH10178145A (ja) | 半導体装置及びその製造方法並びに半導体装置用絶縁基板 | |
WO2001059839A1 (en) | Mounting structure for semiconductor chip, semiconductor device, and method of manufacturing semiconductor device | |
JPH09199635A (ja) | 回路基板形成用多層フィルム並びにこれを用いた多層回路基板および半導体装置用パッケージ | |
JP3269390B2 (ja) | 半導体装置 | |
JPH1187429A (ja) | 半導体チップの実装方法 | |
JP2570468B2 (ja) | Lsiモジュールの製造方法 | |
JP3565204B2 (ja) | 電子装置 | |
JP2002026071A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
JP4030220B2 (ja) | 半導体チップの実装構造 | |
JP2004247621A (ja) | 半導体装置およびその製造方法 | |
JP2002118197A (ja) | 配線基板及びそれを用いた半導体装置、ならびにその製造方法 | |
JP3637438B2 (ja) | 配線基板の製造方法 | |
JP3558498B2 (ja) | 半導体装置の製造方法 | |
JP4342577B2 (ja) | 半導体チップの実装構造 | |
JP2002050717A (ja) | 半導体装置およびその製造方法 | |
JPH02280349A (ja) | バンプの形成方法およびバンプの接続方法 | |
JP2986466B2 (ja) | 回路基板平坦化方法及び半導体装置の製造方法 | |
JPH08153750A (ja) | 電子デバイス組立体およびその製造方法 | |
JP2947213B2 (ja) | 電子部品組立体およびその製造方法 | |
JP2001035882A (ja) | 電子部品の実装構造及び実装方法 | |
JP3099767B2 (ja) | 電子部品組立体およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040419 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050215 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060808 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061006 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061031 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061113 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091117 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101117 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101117 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111117 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111117 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121117 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121117 Year of fee payment: 6 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121117 Year of fee payment: 6 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121117 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131117 Year of fee payment: 7 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |