JP3869387B2

JP3869387B2 - Semiconductor integrated circuit

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Publication number: JP3869387B2
Application number: JP2003122256A
Authority: JP
Inventors: 尊吉田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2003-04-25
Filing date: 2003-04-25
Publication date: 2007-01-17
Anticipated expiration: 2023-04-25
Also published as: US20040212407A1; JP2004325340A; US6927603B2

Description

【０００１】
【発明の属する技術分野】
本発明は半導体集積回路に係り、特に半導体集積回路のテスト容易化設計技術に係る。
【０００２】
【従来の技術】
半導体集積回路の機能テスト方法として、スキャンを用いたテスト方法、組み込み自己テスト（ＢＩＳＴ）回路を用いたテスト方法などの他に、半導体チップ外部から直接データを与え、或いはデータを読み出すテスト方法が知られている。特に、メモリを含む半導体デバイスの機能テストは、多量のデータの書き込み及び読み出しが必要となる。例えば、マイクロプロセッサに搭載されているキャッシュメモリ等のリフレッシュ動作を必要としない随時書き込み読み出しメモリ（スタティックＲＡＭ）或いはリフレッシュ動作を必要とする随時書き込み読み出しメモリ（ダイナミックＲＡＭ）特にインベデッドＤＲＡＭなどの直接機能テスト（ＤＦＴ）がある。
【０００３】
直接機能テストにおいて多量のデータを容易に書き込み及び読み出すために、通常動作時にシステムバスとなる内部バスとは別に直接機能テスト専用のデータバス（直接機能テスト用バス）を設ける第１の方法が考えられる。しかし、第１の方法では、配線リソース及びバッファの消費が問題となる。そこで、通常動作時にシステムバスとなる内部バスを直接機能テスト用バスとして兼用する第２の方法が用いられている。一般的に、システムバスは通常動作時においてデータを高速に転送するために複数の分割ステージに分割され、データはクロック信号に同期して分割ステージ間を伝播する（例えば、特許文献１参照。）。
【０００４】
【特許文献１】
特開平９−２１８７３４号公報（第１図、段落[００１２]−[００３２]）
【０００５】
【発明が解決しようとする課題】
したがって、直接機能テストの対象となる複数の機能モジュールが互いに異なる分割ステージに接続されている場合、半導体チップ外部に配置されたテスタ（外部テスタ）は、各機能モジュールが接続されている分割ステージの違いを考慮してテストしなければならず、テストパターンの複雑化を招き、テスト効率が低下する。特に、複数の機能モジュールが、例えば同一機能を有するメモリである等、同一の機能を有する場合、外部テスタは、各機能モジュールに対して分割ステージの違いを考慮して異なるシーケンスでテストしなければならず、テスト効率が著しく低下する。
【０００６】
本発明はこのような従来技術の問題点を解決するために成されたものであり、その目的は、容易にテストを行い得る半導体集積回路を提供することである。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本発明の特徴は、信号を転送するシステムバスを分割した複数の分割ステージと、複数の分割ステージを直列に接続し、入力側の分割ステージから転送された信号をクロック信号に同期して出力側の分割ステージへ転送する分割モード及び入力側の分割ステージから転送された信号を随時に出力側の分割ステージへ転送するスルーモードにて動作するステージ素子と、互いに異なる分割ステージに接続された複数の機能モジュールとを有する半導体集積回路であることを要旨とする。
【０００８】
【発明の実施の形態】
以下図面を参照して、本発明の実施の形態を説明する。図面の記載において同一あるいは類似の部分には同一あるいは類似な符号を付している。
【０００９】
図１に示すように、本発明の実施の形態に係る半導体集積回路は、半導体チップ８と、半導体集積回路の主要な機能を実現する為の複数の機能モジュール（第１乃至第３の機能モジュール）１ａ〜１ｃと、第１乃至第３の機能モジュール１ａ〜１ｃに接続されたバスブロック１１と、バスブロック１１に接続されたＩ／Ｏバッファ７と、バスブロック１１に接続された制御部９と、クロック信号Ｃｋを生成するフェイズ−ロックド・ループ回路（ＰＬＬ回路）１０とを有する。クロック信号Ｃｋは、第１乃至第３の機能モジュール１ａ〜１ｃ及び制御部９へ供給される。制御部９は、クロック信号Ｃｋをバスブロック１１へ転送するクロック伝播回路４を有する。Ｉ／Ｏバッファ７及びバスブロック１１は、第１乃至第３の機能モジュール１ａ〜１ｃと半導体チップ８外部との間での信号の送受信を行う。制御部９は、半導体集積回路の通常動作及びテスト動作を制御する為のスルー信号Ｔｓをバスブロック１１へ供給する。
【００１０】
図２は、図１に示した半導体集積回路のうち、第１乃至第３の機能モジュール１ａ〜１ｃ、バスブロック１１、Ｉ／Ｏバッファ７及びクロック伝播回路４を示すブロック図である。バスブロック１１は、信号を転送するシステムバス２を分割した複数の分割ステージ２ａ₁〜２ａ₄、２ｂ₁〜２ｂ₄と、複数の分割ステージ２ａ₁〜２ａ₄、２ｂ₁〜２ｂ₄を直列に接続するステージ素子３ａ₁〜３ａ₃、３ｂ₁〜３ｂ₃と、ＭＵＸ１２ａ₁、１２ａ₂、１２ｂ₁、１２ｂ₂、１２ｃ₁、１２ｃ₂とを有する。クロック伝播回路４は、スルー信号Ｔｓが供給されるインバータ回路５と、インバータ回路５の出力信号とクロック信号Ｃｋが供給される論理和回路（ＡＮＤ回路）６とを有する。システムバス２は、入力システムバス２ａと出力システムバス２ｂとを有する。入力システムバス２ａは、ステージ素子３ａ₁〜３ａ₃によって分割ステージ２ａ₁〜２ａ₄に分割されている。出力システムバス２ｂは、ステージ素子３ｂ₁〜３ｂ₃によって分割ステージ２ｂ₁〜２ｂ₄に分割されている。
【００１１】
第１の機能モジュール１ａは、ＭＵＸ１２ａ₁、１２ｃ₁を介して分割ステージ２ａ₂に接続され、ＭＵＸ１２ｂ₁、１２ｃ₁を介して分割ステージ２ｂ₂に接続されている。第２の機能モジュール１ｂは、ＭＵＸ１２ａ₂、１２ｃ₂を介して分割ステージ２ａ₃に接続され、ＭＵＸ１２ｂ₂、１２ｃ₂を介して分割ステージ２ｂ₃に接続されている。第３の機能モジュール１ｂは、分割ステージ２ａ₄、２ｂ₄に接続されている。即ち、第１乃至第３の機能モジュール１ａ〜１ｃは、互いに異なる分割ステージ２ａ₁〜２ａ₄、２ｂ₁〜２ｂ₄に接続されている。ＡＮＤ回路６の出力は、ステージ素子３ａ₁〜３ａ₃、３ｂ₁〜３ｂ₃に接続されている。Ｉ／Ｏバッファ７は、分割ステージ２ａ₁、２ｂ₁に接続されている。クロック信号Ｃｋは、第１乃至第３の機能モジュール１ａ〜１ｃに供給されている。ＡＮＤ回路６の出力信号及びスルー信号Ｔｓは、ステージ素子３ａ₁〜３ａ₃、３ｂ₁〜３ｂ₃にそれぞれ供給されている。第１乃至第３の機能モジュール１ａ〜１ｃは、例えばデータを格納する機能を有するメモリ等、それぞれ同等の機能を有する。
【００１２】
図３に示すように、ステージ素子３ａ₁は、入力側の分割ステージ２ａ₁に接続された記憶回路３１と、記憶回路３１及び出力側の分割ステージ２ａ₂に接続されたセレクタ３８と、記憶回路３１へクロック信号Ｃｋを供給するクロック供給回路３５とを有する。
【００１３】
記憶回路３１は、入力側の分割ステージ２ａ₁に接続されたインバータ回路５１と、インバータ回路５１の出力に接続された第１のラッチ回路５２及びインバータ回路５４と、インバータ回路５４の出力に接続された第２のラッチ回路５３とを有するフリップフロップ回路である。セレクタ３８は、インバータ回路５４の出力に接続されている。
【００１４】
セレクタ３８は、入力側の分割ステージ２ａ₁に直接接続された第１の入力端子Ｉｎ₁と、記憶回路３１を介して入力側の分割ステージ２ａ₁に接続された第２の入力端子Ｉｎ₀と、出力側の分割ステージ２ａ₂に接続された出力端子Ｏｔと、第１の入力端子Ｉｎ₁又は第２の入力端子Ｉｎ₀と出力端子Ｏｔとの接続を切り換えるスルー信号Ｔｓが入力される切換端子Ｓｔとを備える。第２の入力端子Ｉｎ₀は、インバータ回路５４の出力に接続されている。
【００１５】
クロック供給回路３５は、クロック信号Ｃｋが供給されるインバータ回路６６と、インバータ回路６６の出力に接続されたインバータ回路６７とを有する。クロック供給回路３５は、インバータ回路６６の出力からクロック信号Ｃｋと逆相のクロック信号を生成し、インバータ回路６７の出力からクロック信号Ｃｋと同相のクロック信号を生成する。クロック供給回路３５が生成する同相及び逆相のクロック信号は、記憶回路３１へそれぞれ供給する。具体的には、逆相のクロック信号は、インバータ回路５４、５５に供給され、同相のクロック信号は、インバータ回路５１、５６にそれぞれ供給される。
【００１６】
なお、図２に示した他のステージ素子３ａ₂、３ａ₃、３ｂ₁〜３ｂ₃は、図３に示したステージ素子３ａ₁と同様な回路構成を有する。
【００１７】
次に、図１乃至図３に示した半導体集積回路の動作を説明する。
【００１８】
図１の制御部９がスルー信号Ｔｓの論理値を「０（disable）」に設定することにより、図２のクロック伝播回路４は、クロック信号Ｃｋをステージ素子３ａ₁〜３ａ₃、３ｂ₁〜３ｂ₃にそれぞれ転送する。また、スルー信号Ｔｓの論理値を０に設定することにより、図３に示したセレクタ３８は第２の入力端子３Ｉｎ₀と出力端子Ｏｔとを接続する。これにより、入力側の分割ステージ２ａ₁と出力側の分割ステージ２ａ₂は、記憶回路３１を介して接続される。即ち、ステージ素子３ａ₁は「分割モード」に設定される。同様にして、図２の他のステージ素子３ａ₂、３ａ₃、３ｂ₁〜３ｂ₃も分割モードに設定される。
【００１９】
クロック信号Ｃｋの論理値が１の時、図３のインバータ回路５１が開き、インバータ回路５４、５５が閉じる。よって、インバータ回路５１は、入力側の分割ステージ２ａ₁から転送された信号の反転値を第１のラッチ回路５２及びインバータ回路５４へ転送する。一方、クロック信号Ｃｋの論理値が０の時、インバータ回路５１、５６が閉じ、インバータ回路５４、５５が開く。よって、第１のラッチ回路５２は入力側の分割ステージ２ａ₁から転送された信号の反転値を保持し、インバータ回路５４は入力側の分割ステージ２ａ₁から転送された信号の反転値を更に反転させて、入力側の分割ステージ２ａ₁から転送された信号の論理値を第２のラッチ回路５３及びセレクタ３８へ転送する。そして、セレクタ３８は、インバータ回路５４から転送された信号を出力側の分割ステージ２ａ₂へ転送する。
【００２０】
このように、記憶回路３１は、入力側の分割ステージ２ａ₁から転送された信号の論理値及び反転値をクロック信号Ｃｋに同期して取り込み及び保持する。したがって、ステージ素子３ａ₁は、分割モードにおいて、入力側の分割ステージ２ａ₁から転送された信号をクロック信号Ｃｋに同期して出力側の分割ステージ２ａ₂へ転送する。同様にして、図２に示した他のステージ素子３ａ₂、３ａ₃、３ｂ₁〜３ｂ₃も、入力側の分割ステージ２ａ₂、２ａ₃、２ｂ₂〜２ａ₄から転送された信号をクロック信号Ｃｋに同期して出力側の分割ステージ２ａ₃、２ａ₄、２ｂ₁〜２ａ₃へそれぞれ転送する。換言すれば、スルー信号Ｔｓの論理値が０に設定されているとき、ステージ素子３ａ₁〜３ａ₃、３ｂ₁〜３ｂ₃は、システムバス２を分割するフリップフロップ回路として機能する。したがって、半導体集積回路は、通常の動作を行うことができる、即ち、システムバス２を高速に動作させることができる。具体的には、システムバス２が図１の半導体チップ８内に長距離に渡り配置されている場合、ステージ素子３ａ₁〜３ａ₃、３ｂ₁〜３ｂ₃でシステムバス２を分割することで、半導体集積回路は要求される動作周波数を満たすことができる。
【００２１】
一方、図１の制御部９がスルー信号Ｔｓの論理値を「１（enable）」に設定することにより、図２のクロック伝播回路４は、ステージ素子３ａ₁〜３ａ₃、３ｂ₁〜３ｂ₃にクロック信号Ｃｋを転送せずに、論理値０の信号を供給し続ける。また、スルー信号Ｔｓの論理値を１に設定することにより、図３のセレクタ３８は第１の入力端子Ｉｎ₁と出力端子Ｏｔとを接続し、入力側の分割ステージ２ａ₁及び出力側の分割ステージ２ａ₂は、記憶回路３１を介することなく直接接続される。即ち、ステージ素子３ａ₁は「スルーモード」に設定される。同様にして、図２の他のステージ素子３ａ₂、３ａ₃、３ｂ₁〜３ｂ₃もスルーモードに設定される。スルーモードにおいて、ステージ素子３ａ₁〜３ａ₃、３ｂ₁〜３ｂ₃は、システムバス２を分割するフリップフロップ回路として機能しない。よって、入力側の分割ステージ２ａ₁〜２ａ₃、２ｂ₂〜２ａ₄から転送された信号は、そのまま出力側の分割ステージ２ａ₂〜２ａ₄、２ｂ₁〜２ａ₃へ転送される。換言すれば、ステージ素子３ａ₁〜３ａ₃、３ｂ₁〜３ｂ₃は、スルーモードにおいて、入力側の分割ステージ２ａ₁〜２ａ₃、２ｂ₂〜２ａ₄から転送された信号を随時に出力側の分割ステージ２ａ₂〜２ａ₄、２ｂ₁〜２ａ₃へ転送する。
【００２２】
次に、図１のバスブロック１１を介した第１乃至第３の機能モジュール１ａ〜１ｃへのデータ転送について説明する。
【００２３】
分割モードにおいて半導体集積回路は通常の動作を行う。通常動作時において、２周期分のクロック信号Ｃｋを図２のステージ素子３ａ₁へ供給することにより、Ｉ／Ｏバッファ７から第１の機能モジュール１ａにデータが転送される。即ち、Ｉ／Ｏバッファ７から第１の機能モジュール１ａにデータを転送する場合には、２クロックサイクルが必要となる。逆に、第１の機能モジュール１ａからＩ／Ｏバッファ７にデータを転送する場合にも、２クロックサイクルが必要となる。Ｉ／Ｏバッファ７から第２の機能モジュール１ｂにデータを転送する場合、第２の機能モジュール１ｂからＩ／Ｏバッファ７にデータを転送する場合には、通過するステージ素子３ａ₂、３ｂ₂が１つづつ増え、３クロックサイクルがそれぞれ必要となる。同様に、Ｉ／Ｏバッファ７から第３の機能モジュール１ｃにデータを転送する場合、第３の機能モジュール１ｃからＩ／Ｏバッファ７にデータを転送する場合には、通過するステージ素子３ａ₃、３ｂ₃が更に１つ増え、４クロックサイクルがそれぞれ必要となる。
【００２４】
一方、図１の半導体装置にＩ／Ｏバッファ７を介して外部テスタを接続することにより、半導体集積回路の直接機能テストが実施される。分割モードにおいて第１乃至第３の機能モジュール１ａ〜１ｃをテストする場合を考える。第１の機能モジュール１ａへのアクセスには往復４クロックサイクル、第２の機能モジュール１ｂへのアクセスには往復６クロックサイクル、第３の機能モジュール１ｃへのアクセスには往復８クロックサイクルのオーバーヘッドがそれぞれ必要となる。即ち、第１乃至第３の機能モジュール１ａ〜１ｃが接続されている分割ステージ２ａ₁〜２ａ₃、２ｂ₂〜２ａ₄が互いに異なる為、第１乃至第３の機能モジュール１ａ〜１ｃへのアクセスに必要なオーバーヘッドも互いに異なる。したがって、第１乃至第３の機能モジュール１ａ〜１ｃが全く同じ機能を有し、テスト内容も同じであっても、第１乃至第３の機能モジュール１ａ〜１ｃに対するテストパターンは、オーバーヘッドのタイミングを考慮して各々別に作成する必要がある。
【００２５】
そこで、外部テスタを用いて半導体集積回路の直接機能テストを実施する場合、スルー信号Ｔｓの論理値を１（enable）に設定し、ステージ素子３ａ₁〜３ａ₃、３ｂ₁〜３ｂ₃を、入力側の分割ステージ２ａ₁〜２ａ₃、２ｂ₂〜２ａ₄から転送された信号を随時に出力側の分割ステージ２ａ₂〜２ａ₄、２ｂ₁〜２ａ₃へ転送するスルーモードにて動作させる。スルーモードにおいて、ステージ素子３ａ₁〜３ａ₃、３ｂ₁〜３ｂ₃は、入力側の分割ステージ２ａ₁〜２ａ₃、２ｂ₂〜２ａ₄を出力側の分割ステージ２ａ₂〜２ａ₄、２ｂ₁〜２ａ₃に直接接続し、入力システムバス２ａ及び出力システムバス２ｂは、複数のステージに分割されない１本の内部バスをそれぞれ形成する。よって、スルーモードにおいてＩ／Ｏバッファ７から第１乃至第３の機能モジュール１ａ〜１ｃにデータを転送する場合には、１システムクロックが必要となる。逆に、第１乃至第３の機能モジュール１ａ〜１ｃからＩ／Ｏバッファ７にデータを転送する場合にも、１システムクロックが必要となる。即ち、接続されている分割ステージ２ａ₁〜２ａ₄、２ｂ₁〜２ａ₄が互いに異なる総ての機能モジュール１ａ〜１ｃへＩ／Ｏバッファ７から１クロックサイクルでデータを転送することができ、総ての機能モジュール１ａ〜１ｃからＩ／Ｏバッファ７へ１クロックサイクルでデータを転送することができる。したがって、第１乃至第３の機能モジュール１ａ〜１ｃが接続されている分割ステージ２ａ₁〜２ａ₄、２ｂ₁〜２ａ₄が互いに異なっていても、第１乃至第３の機能モジュール１ａ〜１ｃへのアクセスに必要なオーバーヘッドは同じになる。よって、第１乃至第３の機能モジュール１ａ〜１ｃに対するテストパターンは、オーバーヘッドのタイミングを考慮することなく作成することができる。特に、第１乃至第３の機能モジュール１ａ〜１ｃが全く同じ機能を有し、テスト内容も同じであれば、第１乃至第３の機能モジュール１ａ〜１ｃに対するテストパターンは、同じものとなる。換言すれば、外部テスタは、第１乃至第３の機能モジュール１ａ〜１ｃを全く等価に見ることができ、テストのハンドリングを簡略化することができる。具体的には、外部テスタは、ほぼ同じテストパターンを用いて、直接機能テストを行うことができる。
【００２６】
また、分割モードにおいては、例えば第３の機能モジュール１ｃへのアクセスには４システムクロックが必要であった。しかし、スルーモードにおいては、１システムクロックで第３の機能モジュール１ｃへアクセスできる。したがって、スルーモードでの動作周波数は、分割モードでの動作周波数に対して、少なくとも１／４以下となる。なお、通常動作での動作周波数においてテストを行う際は、スルーモードではなく、スルー信号の論理値を０（disable）に設定して、ステージ素子３ａ₁〜３ａ₃、３ｂ₁〜３ｂ₃のステージ分割機能を生かしてテストを行う。
【００２７】
更に、ステージ素子３ａ₁〜３ａ₃、３ｂ₁〜３ｂ₃は、スルーモードにおいてフリップフロップ回路としての機能を停止しているため、ステージ素子３ａ₁〜３ａ₃、３ｂ₁〜３ｂ₃へクロック信号Ｃｋを供給する必要がない。よって、クロック伝播回路４はステージ素子３ａ₁〜３ａ₃、３ｂ₁〜３ｂ₃へクロック信号Ｃｋの転送を停止し、半導体集積回路の消費電力を抑えることができる。なお、近年の半導体チップは高集積化、高動作周波数化が進み、リーク電流が増加したため、消費電流が大きくなっている。半導体チップの消費電流は、通常動作時に限らず、半導体チップの量産テスト時においても、削減すべきである。なぜなら、テスト動作時における消費電流の増加は、一度にテストできるチップ個数を制限する要因となる場合があるからである。そこで、並列テストを行えるチップ個数の上限がチップ１個あたりの消費電流で決まる場合、テスト時には、スルーモードとなるステージ素子３ａ₁〜３ａ₃、３ｂ₁〜３ｂ₃へのクロック供給を停止することで、テスト時の消費電流を下げ、並列にテストを行える個数の上限を緩和することができる。
【００２８】
（第１の変形例）
本発明の実施の形態の第１の変形例として、図３に示したステージ素子３ａ₁の変形例を示す。
【００２９】
図４（ａ）に示すように、第１の変形例に係るステージ素子１３ａ₁は、入力側の分割ステージ２ａ₁に接続された記憶回路３２と、記憶回路３２及び出力側の分割ステージ２ａ₂に接続されたインバータ回路３９と、記憶回路３２に接続されたパルス生成回路３６とを有する。記憶回路３２は、入力側の分割ステージ２ａ₁に接続されたインバータ回路５７と、インバータ回路５７の出力に接続されたラッチ回路５８とを有するフリップフロップ回路である。インバータ回路５７の出力はインバータ回路３９の入力に接続されている。
【００３０】
図４（ｂ）に示すように、パルス生成回路３６は、直列に接続された奇数段、例えば３段のインバータ回路からなる反転遅延回路６８と、クロック信号Ｃｋが遅延回路６８を介して供給される第１の入力端子とクロック信号Ｃｋが直接供給される第２の入力端子を有するＮＡＮＤ回路７０と、スルー信号Ｔｓが供給されるインバータ回路６９と、ＮＡＮＤ回路７０の出力及びインバータ回路６９の出力に接続されたＮＡＮＤ回路７１と、ＮＡＮＤ回路７１の出力に接続されたインバータ回路７２とを有する。
【００３１】
なお、図２に示した他のステージ素子３ａ₂、３ａ₃、３ｂ₁〜３ｂ₃は、図４（ａ）及び図４（ｂ）に示したステージ素子１３ａ₁と同様な回路構成を有する。
【００３２】
次に、図４（ａ）及び図４（ｂ）に示したステージ素子１３ａ₁の動作を説明する。
【００３３】
図４（ｂ）の反転遅延回路６８は、クロック信号Ｃｋに対して逆相のクロック信号を遅延して生成する。よって、ＮＡＮＤ回路７０には、クロック信号Ｃｋ及び反転遅延されたクロック信号Ｃｋが供給され、クロック信号Ｃｋに同期したパスル信号を生成する。例えば、パスル信号は、クロック信号Ｃｋの立ち上がりと同時に立ち上がり、クロック信号Ｃｋの１／２周期よりも短いパルス幅で立ち下がる。
【００３４】
スルー信号Ｔｓの論理値が０である時、ＮＡＮＤ回路７１には、ＮＡＮＤ回路７０からのパルス信号及びインバータ回路６９からの論理値１の信号がそれぞれ供給される。よって、ＮＡＮＤ回路７１は、ＮＡＮＤ回路７０が生成するパルス信号に対して逆相のクロックパルス信号ＣＫＰＢを生成する。そして、インバータ回路７２は、ＮＡＮＤ回路７０が生成するパルス信号に対して同相のクロックパルス信号ＣＫＰを生成する。このように、分割モードにおいて、図４（ａ）のパルス生成回路３６は、クロックパルス信号ＣＫＰ、ＣＫＰＢを生成し、インバータ回路５７、５９へ供給する。クロックパルス信号ＣＫＰ、ＣＫＰＢの論理値が（１、０）である時、インバータ回路５７が開き、インバータ回路５９が閉じる。よって、インバータ回路５７は、入力側の分割ステージ２ａ₁から転送された信号の反転値をラッチ回路５８及びインバータ回路３９へ転送する。そして、インバータ回路３９は、信号の反転値を更に反転させて、入力側の分割ステージ２ａ₁から転送された信号の論理値を出力側の分割ステージ２ａ₂へ転送する。一方、クロック信号ＣＫＰ、ＣＫＰＢの論理値が（０、１）である時、ラッチ回路５８は、入力側の分割ステージ２ａ₁から転送された信号の反転値を保持する。
【００３５】
このように、分割モードにおいて、記憶回路３２は、入力側の分割ステージ２ａ₁から転送された信号の反転値をクロックパルス信号ＣＫＰ、ＣＫＰＢに同期して取り込み及び保持するパルスフリップフロップ回路として機能する。即ち、パルスフリップフロップ回路は、クロックパスル信号ＣＫＰが立ち上がっている期間だけ信号を取り込み、立ち下がるとその信号を保持する。したがって、ステージ素子１３ａ₁は、分割モードにおいて、入力側の分割ステージ２ａ₁から転送された信号をクロック信号Ｃｋに同期して出力側の分割ステージ２ａ₂へ転送する。同様にして、図２に示した他のステージ素子３ａ₂、３ａ₃、３ｂ₁〜３ｂ₃も、入力側の分割ステージ２ａ₂、２ａ₃、２ｂ₂〜２ａ₄から転送された信号をクロック信号Ｃｋに同期して出力側の分割ステージ２ａ₃、２ａ₄、２ｂ₁〜２ａ₃へそれぞれ転送する。
【００３６】
一方、スルー信号Ｔｓの論理値が１である時、ＮＡＮＤ回路７１には、ＮＡＮＤ回路６６からクロックパルス信号が、インバータ回路６９から論理値０の信号がそれぞれ供給され、ＮＡＮＤ回路７１は、論理値０の信号を生成し続ける。したがって、パルス生成回路３６は、クロックパルス信号ＣＫＰの替わりに論理値１の信号を、クロックパルス信号ＣＫＰＢの替わりに論理値０の信号をそれぞれ生成し続ける。したがって、インバータ回路５７は開いた状態、インバータ回路５７は閉じた状態をそれぞれ維持し、記憶回路３２は、入力側の分割ステージ２ａ₁から転送された信号を随時に出力側の分割ステージ２ａ₂へ転送する。
【００３７】
以上説明したように、パルス生成回路３６が、クロックパスル信号ＣＫＰが常に立ち上がった状態にする論理を取り入れることで、記憶回路３２を常に通過するスルーモードを設けることができる。パルス生成回路３６を用いることで、図２に示したセレクタ３８が省略される。セレクタ３８は、機能テストのために付加されているため、通常動作においてはシステムバス２のデータ通過速度を遅延させる原因となる。一方、図４（ａ）及び図４（ｂ）のステージ素子１３ａ₁において、パルス生成回路３６にテスト用の論理ゲート（ＮＡＮＤ回路）７１を加えても、データ通過速度の遅延を増やすことがない。また、１つのパルス生成回路３６を複数の記憶回路３２で共用すれば、テストのための論理追加による回路面積の増加も抑えることができる。
【００３８】
（第２の変形例）
本発明の実施の形態の第２の変形例として、図３に示したステージ素子３ａ₁の変形例を示す。
【００３９】
図５に示すように、第２の変形例に係るステージ素子２３ａ₁は、入力側の分割ステージ２ａ₁に接続された記憶回路３３と、記憶回路３３及び出力側の分割ステージ２ａ₂に接続されたバッファ回路４０と、記憶回路３３に接続されたクロック制御回路３７とを有する。
【００４０】
記憶回路３３は、入力側の分割ステージ２ａ₁に接続されたインバータ回路６０と、インバータ回路６０の出力に接続された第１のラッチ回路６１及びインバータ回路６３と、インバータ回路６３の出力に接続された第２のラッチ回路６４とを有するフリップフロップ回路である。バッファ回路４０は、インバータ回路６３の出力に接続されている。
【００４１】
クロック制御回路３７は、クロック信号Ｃｋが供給されるインバータ回路７７と、スルー信号Ｔｓが供給されるインバータ回路７８と、クロック信号Ｃｋが供給されるＮＯＲ回路７４及びＮＡＮＤ回路７５と、インバータ回路７７の出力に接続されたＮＡＮＤ回路７３及びＮＯＲ回路７６とを有する。ＮＡＮＤ回路７３は、クロック信号ＣＫ０をインバータ回路６０へ供給する。ＮＯＲ回路７７は、クロック信号ＣＫ１をインバータ回路６２へ供給する。ＮＡＮＤ回路７５は、クロック信号ＣＫ２をインバータ回路６３へ供給する。ＮＯＲ回路７６は、クロック信号ＣＫ３をインバータ回路６５へ供給する。
【００４２】
なお、図２に示した他のステージ素子３ａ₂、３ａ₃、３ｂ₁〜３ｂ₃は、図５に示したステージ素子２３ａ₁と同様な回路構成を有する。
【００４３】
次に、図５に示したステージ素子２３ａ₁の動作を説明する。
【００４４】
図１の制御部９がスルー信号Ｔｓの論理値を０に設定することにより、図５に示したＮＯＲ回路７４、７６に論理値０の信号が供給され、ＮＡＮＤ回路７３、７５には論理値１の信号が供給される。クロック信号Ｃｋの論理値が（１、０）の時、ＮＯＲ回路７４及びＮＡＮＤ回路７５に論理値（１、０）の信号が供給され、ＮＡＮＤ回路７３及びＮＯＲ回路７６に論理値（０、１）の信号が供給される。したがって、クロック信号ＣＫ０の論理値は（１、０）となり、クロック信号ＣＫ１の論理値は（０、１）となり、クロック信号ＣＫ２の論理値は（０、１）となり、クロック信号ＣＫ３の論理値は（１、０）となる。即ち、クロック信号ＣＫ０、ＣＫ３は、クロック信号Ｃｋと同相の信号となり、クロック信号ＣＫ１、ＣＫ２は、クロック信号Ｃｋと逆相の信号となる。クロック信号Ｃｋの論理値が１の時、インバータ回路６０が開き、インバータ回路６２、６３が閉じる。一方、クロック信号Ｃｋの論理値が０の時、インバータ回路６０、６５が閉じ、インバータ回路６２、６３が開く。したがって、ステージ素子２３ａ₁は、入力側の分割ステージ２ａ₁から転送された信号をクロック信号Ｃｋに同期して出力側の分割ステージ２ａ₂へ転送する。即ち、記憶回路３３は、フリップフロップ回路として機能し、ステージ素子２３ａ₁は分割モードに設定される。
【００４５】
一方、図１の制御部９がスルー信号Ｔｓの論理値を１に設定することにより、図５に示したＮＯＲ回路７４、７６に論理値１の信号が供給され、ＮＡＮＤ回路７３、７５には論理値０の信号が供給される。したがって、クロック信号Ｃｋの論理値が（１、０）の時、クロック信号ＣＫ０の論理値は（１、１）となり、クロック信号ＣＫ１の論理値は（０、０）となり、クロック信号ＣＫ２の論理値は（１、１）となり、クロック信号ＣＫ３の論理値は（０、０）となる。即ち、クロック信号ＣＫ０、ＣＫ２は、クロック信号Ｃｋに係らず論理値１の信号となり、クロック信号ＣＫ１、ＣＫ３は、クロック信号Ｃｋに係らず論理値０の信号となる。インバータ回路６０、６３は開いた状態を保持し、インバータ回路６２、６５は閉じた状態を保持する。したがって、ステージ素子２３ａ₁は、入力側の分割ステージ２ａ₁から転送された信号をクロック信号Ｃｋに随時に出力側の分割ステージ２ａ₂へ転送する。即ち、記憶回路３３は、フリップフロップ回路として機能せず、ステージ素子２３ａ₁はスルーモードに設定される。
【００４６】
以上説明したように、クロック制御回路３７が、クロック信号ＣＫ０、ＣＫ２が常に立ち上がった状態にする論理を取り入れることで、ステージ素子２３ａ₁をスルーモードに設定することができる。クロック制御回路３７を用いることで、図２に示したセレクタ３８が省略される。図５のステージ素子１３ａ₁に、クロック制御回路３７を加えても、データ通過速度の遅延を増やすことがない。また、１つのクロック制御回路３７を複数の記憶回路３３で共用すれば、テストのための論理追加による回路面積の増加も抑えることができる。
【００４７】
上記のように、本発明は、１つの実施の形態及び第１及び第２の変形例によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。即ち、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲に係る発明特定事項によってのみ限定されるものである。
【００４８】
【発明の効果】
以上説明したように、本発明によれば、容易にテストを行い得る半導体集積回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体集積回路を示すブロック図である。
【図２】図１に示した半導体集積回路のうち、第１乃至第３の機能モジュール、バスブロック、Ｉ／Ｏバッファ及びクロック伝播回路を示すブロック図である。
【図３】図２に示したステージ素子の一例を示す回路図である。
【図４】図４（ａ）は、第１の変形例に係るステージ素子を示す回路図である。図４（ｂ）は、図４（ａ）に示したパルス生成回路を示す回路図である。
【図５】第２の変形例に係るステージ素子を示す回路図である。
【符号の説明】
１ａ第１の機能モジュール
１ｂ第２の機能モジュール
１ｃ第３の機能モジュール
２システムバス
２ａ入力システムバス
２ｂ出力システムバス
２ａ₁〜２ａ₄、２ｂ₁〜２ｂ₄ 分割ステージ
３ａ₁〜２ａ₃、３ｂ₁〜３ｂ₃、１３ａ₁、２３ａ₁ ステージ素子
４クロック伝播回路
５、３９、５１、５４〜５７、５９、６０、６２、６３、６５〜６７、６９、７２、７７、７８インバータ回路
６ＡＮＤ回路
７Ｉ／Ｏバッファ
８半導体チップ
９制御部
１０ＰＬＬ回路
１１バスブロック
１２ａ₁、１２ａ₂、１２ｂ₁、１２ｂ₂、１２ｃ₁、１２ｃ₂ ＭＵＸ
３１〜３３記憶回路
３５クロック供給回路
３６パルス生成回路
３７クロック制御回路
３８セレクタ
４０バッファ回路
５２、６１第１のラッチ回路
５３、６４第２のラッチ回路
５８ラッチ回路
６８反転遅延回路
７０、７１、７３、７５ＮＡＮＤ回路
７４、７６ＮＯＲ回路
Ｃｋ、ＣＫ０〜ＣＫ３クロック信号
ＣＫＰ、ＣＫＰＢクロックパルス信号
Ｔｓスルー信号
Ｉｎ₁ 第１の入力端子
Ｉｎ₀ 第２の入力端子
Ｏｔ出力端子
Ｓｔ切換端子[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor integrated circuit, and more particularly to a testability design technique for a semiconductor integrated circuit.
[0002]
[Prior art]
In addition to a test method using a scan and a test method using a built-in self test (BIST) circuit as a function test method for a semiconductor integrated circuit, a test method for directly applying data to or reading data from a semiconductor chip is known. It has been. In particular, a function test of a semiconductor device including a memory requires writing and reading a large amount of data. For example, direct function tests such as cache memory mounted on a microprocessor that does not require a refresh operation, an occasional write / read memory (static RAM), or an occasional write / read memory that requires a refresh operation (dynamic RAM), especially an embedded DRAM. (DFT).
[0003]
In order to easily write and read a large amount of data in the direct function test, a first method is considered in which a data bus dedicated to the direct function test (direct function test bus) is provided separately from the internal bus that becomes the system bus during normal operation. It is done. However, in the first method, the consumption of wiring resources and buffers becomes a problem. Therefore, a second method is used in which an internal bus serving as a system bus during normal operation is also used as a direct function test bus. In general, the system bus is divided into a plurality of division stages in order to transfer data at high speed during normal operation, and the data propagates between the division stages in synchronization with a clock signal (see, for example, Patent Document 1). .
[0004]
[Patent Document 1]
JP-A-9-218734 (FIG. 1, paragraphs [0012]-[0032])
[0005]
[Problems to be solved by the invention]
Therefore, when a plurality of functional modules subject to direct functional testing are connected to different division stages, the tester (external tester) arranged outside the semiconductor chip is connected to the division stage to which each functional module is connected. The test must be performed in consideration of the difference, resulting in a complicated test pattern and a decrease in test efficiency. In particular, when a plurality of functional modules have the same function, for example, a memory having the same function, the external tester must test each functional module in a different sequence in consideration of the difference in division stages. In other words, the test efficiency is significantly reduced.
[0006]
The present invention has been made to solve such problems of the prior art, and an object thereof is to provide a semiconductor integrated circuit that can be easily tested.
[0007]
[Means for Solving the Problems]
In order to achieve the above object, a feature of the present invention is that a plurality of division stages obtained by dividing a system bus for transferring a signal and a plurality of division stages are connected in series, and a signal transferred from the division stage on the input side is clocked. Different divisions from stage elements that operate in a split mode that transfers to the output-side split stage in synchronization with the signal and a through mode that transfers the signal transferred from the input-side split stage to the output-side split stage at any time The gist of the present invention is a semiconductor integrated circuit having a plurality of functional modules connected to a stage.
[0008]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings. In the description of the drawings, the same or similar parts are denoted by the same or similar reference numerals.
[0009]
As shown in FIG. 1, a semiconductor integrated circuit according to an embodiment of the present invention includes a semiconductor chip 8 and a plurality of functional modules (first to third functional modules) for realizing main functions of the semiconductor integrated circuit. ) 1a to 1c, the bus block 11 connected to the first to third functional modules 1a to 1c, the I / O buffer 7 connected to the bus block 11, and the control unit 9 connected to the bus block 11 And a phase-locked loop circuit (PLL circuit) 10 for generating the clock signal Ck. The clock signal Ck is supplied to the first to third functional modules 1a to 1c and the control unit 9. The control unit 9 includes a clock propagation circuit 4 that transfers the clock signal Ck to the bus block 11. The I / O buffer 7 and the bus block 11 transmit and receive signals between the first to third functional modules 1 a to 1 c and the outside of the semiconductor chip 8. The control unit 9 supplies a through signal Ts for controlling the normal operation and the test operation of the semiconductor integrated circuit to the bus block 11.
[0010]
FIG. 2 is a block diagram showing the first to third functional modules 1a to 1c, the bus block 11, the I / O buffer 7, and the clock propagation circuit 4 in the semiconductor integrated circuit shown in FIG. The bus block 11 includes a plurality of division stages 2a obtained by dividing the system bus 2 for transferring signals. ₁ ~ 2a _Four 2b ₁ ~ 2b _Four And a plurality of division stages 2a ₁ ~ 2a _Four 2b ₁ ~ 2b _Four Stage elements 3a connected in series ₁ ~ 3a _Three 3b ₁ ~ 3b _Three And MUX12a ₁ , 12a ₂ , 12b ₁ , 12b ₂ , 12c ₁ , 12c ₂ And have. The clock propagation circuit 4 includes an inverter circuit 5 to which a through signal Ts is supplied, and an OR circuit (AND circuit) 6 to which an output signal of the inverter circuit 5 and a clock signal Ck are supplied. The system bus 2 has an input system bus 2a and an output system bus 2b. The input system bus 2a is connected to the stage element 3a. ₁ ~ 3a _Three By dividing stage 2a ₁ ~ 2a _Four It is divided into The output system bus 2b is connected to the stage element 3b. ₁ ~ 3b _Three Split stage 2b by ₁ ~ 2b _Four It is divided into
[0011]
The first functional module 1a is the MUX 12a ₁ , 12c ₁ Through the split stage 2a ₂ Connected to the MUX12b ₁ , 12c ₁ Split stage 2b through ₂ It is connected to the. The second functional module 1b is a MUX 12a ₂ , 12c ₂ Through the split stage 2a _Three Connected to the MUX12b ₂ , 12c ₂ Split stage 2b through _Three It is connected to the. The third functional module 1b includes a split stage 2a _Four 2b _Four It is connected to the. That is, the first to third functional modules 1a to 1c are divided into different divided stages 2a. ₁ ~ 2a _Four 2b ₁ ~ 2b _Four It is connected to the. The output of the AND circuit 6 is the stage element 3a. ₁ ~ 3a _Three 3b ₁ ~ 3b _Three It is connected to the. The I / O buffer 7 is divided into division stages 2a. ₁ 2b ₁ It is connected to the. The clock signal Ck is supplied to the first to third functional modules 1a to 1c. The output signal of the AND circuit 6 and the through signal Ts are supplied from the stage element 3a. ₁ ~ 3a _Three 3b ₁ ~ 3b _Three Are supplied to each. The first to third functional modules 1a to 1c each have an equivalent function such as a memory having a function of storing data.
[0012]
As shown in FIG. 3, the stage element 3a ₁ Is the split stage 2a on the input side ₁ Storage circuit 31 connected to the storage circuit 31, and the storage stage 31 and output-side split stage 2a ₂ And a clock supply circuit 35 for supplying a clock signal Ck to the memory circuit 31.
[0013]
The memory circuit 31 includes an input side divided stage 2a. ₁ , A first latch circuit 52 and an inverter circuit 54 connected to the output of the inverter circuit 51, and a second latch circuit 53 connected to the output of the inverter circuit 54. Circuit. The selector 38 is connected to the output of the inverter circuit 54.
[0014]
The selector 38 is connected to the split stage 2a on the input side. ₁ First input terminal In directly connected to ₁ And the split stage 2a on the input side via the storage circuit 31. ₁ The second input terminal In connected to ₀ And split stage 2a on the output side ₂ And an output terminal Ot connected to the first input terminal In ₁ Or the second input terminal In ₀ And a switching terminal St to which a through signal Ts for switching the connection between the output terminal Ot and the output terminal Ot is input. Second input terminal In ₀ Is connected to the output of the inverter circuit 54.
[0015]
The clock supply circuit 35 includes an inverter circuit 66 to which the clock signal Ck is supplied and an inverter circuit 67 connected to the output of the inverter circuit 66. The clock supply circuit 35 generates a clock signal having a phase opposite to that of the clock signal Ck from the output of the inverter circuit 66, and generates a clock signal having the same phase as that of the clock signal Ck from the output of the inverter circuit 67. The in-phase and anti-phase clock signals generated by the clock supply circuit 35 are supplied to the memory circuit 31, respectively. Specifically, the anti-phase clock signal is supplied to the inverter circuits 54 and 55, and the in-phase clock signal is supplied to the inverter circuits 51 and 56, respectively.
[0016]
The other stage element 3a shown in FIG. ₂ 3a _Three 3b ₁ ~ 3b _Three Is the stage element 3a shown in FIG. ₁ The circuit configuration is the same as that.
[0017]
Next, the operation of the semiconductor integrated circuit shown in FIGS. 1 to 3 will be described.
[0018]
1 sets the logic value of the through signal Ts to “0 (disable)”, the clock propagation circuit 4 in FIG. 2 converts the clock signal Ck into the stage element 3a. ₁ ~ 3a _Three 3b ₁ ~ 3b _Three Forward to each. Further, by setting the logical value of the through signal Ts to 0, the selector 38 shown in FIG. ₀ Are connected to the output terminal Ot. As a result, the split stage 2a on the input side ₁ And output side split stage 2a ₂ Are connected via the memory circuit 31. That is, the stage element 3a ₁ Is set to “split mode”. Similarly, the other stage elements 3a in FIG. ₂ 3a _Three 3b ₁ ~ 3b _Three Is also set to split mode.
[0019]
When the logical value of the clock signal Ck is 1, the inverter circuit 51 in FIG. 3 is opened and the inverter circuits 54 and 55 are closed. Therefore, the inverter circuit 51 is connected to the divided stage 2a on the input side. ₁ The inverted value of the signal transferred from is transferred to the first latch circuit 52 and the inverter circuit. On the other hand, when the logic value of the clock signal Ck is 0, the inverter circuits 51 and 56 are closed and the inverter circuits 54 and 55 are opened. Therefore, the first latch circuit 52 has the input-side divided stage 2a. ₁ Holds the inverted value of the signal transferred from the inverter circuit 54, and the inverter circuit 54 ₁ The inverted value of the signal transferred from is further inverted, and the input side split stage 2a ₁ The logic value of the signal transferred from is transferred to the second latch circuit 53 and the selector. The selector 38 outputs the signal transferred from the inverter circuit 54 to the divided stage 2a on the output side. ₂ Forward to.
[0020]
In this way, the storage circuit 31 has the divided stage 2a on the input side. ₁ The logic value and the inverted value of the signal transferred from are fetched and held in synchronization with the clock signal Ck. Therefore, the stage element 3a ₁ Is a split stage 2a on the input side in split mode. ₁ The signal transferred from the output stage is divided in synchronization with the clock signal Ck. ₂ Forward to. Similarly, the other stage elements 3a shown in FIG. ₂ 3a _Three 3b ₁ ~ 3b _Three Also, the split stage 2a on the input side ₂ 2a _Three 2b ₂ ~ 2a _Four The signal transferred from the output stage is divided in synchronization with the clock signal Ck. _Three 2a _Four 2b ₁ ~ 2a _Three Forward to each. In other words, when the logic value of the through signal Ts is set to 0, the stage element 3a ₁ ~ 3a _Three 3b ₁ ~ 3b _Three Functions as a flip-flop circuit that divides the system bus 2. Therefore, the semiconductor integrated circuit can perform a normal operation, that is, the system bus 2 can be operated at high speed. Specifically, when the system bus 2 is arranged over a long distance in the semiconductor chip 8 of FIG. 1, the stage element 3a. ₁ ~ 3a _Three 3b ₁ ~ 3b _Three Thus, by dividing the system bus 2, the semiconductor integrated circuit can satisfy the required operating frequency.
[0021]
On the other hand, when the control unit 9 in FIG. 1 sets the logic value of the through signal Ts to “1 (enable)”, the clock propagation circuit 4 in FIG. ₁ ~ 3a _Three 3b ₁ ~ 3b _Three The signal of logical value 0 is continuously supplied without transferring the clock signal Ck. Further, by setting the logic value of the through signal Ts to 1, the selector 38 in FIG. ₁ And the output terminal Ot are connected, and the divided stage 2a on the input side ₁ And output side split stage 2a ₂ Are directly connected without going through the memory circuit 31. That is, the stage element 3a ₁ Is set to “through mode”. Similarly, the other stage elements 3a in FIG. ₂ 3a _Three 3b ₁ ~ 3b _Three Is also set to through mode. In the through mode, the stage element 3a ₁ ~ 3a _Three 3b ₁ ~ 3b _Three Does not function as a flip-flop circuit that divides the system bus 2. Therefore, the split stage 2a on the input side ₁ ~ 2a _Three 2b ₂ ~ 2a _Four The signal transferred from is output as it is at the divided stage 2a on the output side. ₂ ~ 2a _Four 2b ₁ ~ 2a _Three Forwarded to In other words, the stage element 3a ₁ ~ 3a _Three 3b ₁ ~ 3b _Three Is a split stage 2a on the input side in the through mode. ₁ ~ 2a _Three 2b ₂ ~ 2a _Four The divided stage 2a on the output side at any time ₂ ~ 2a _Four 2b ₁ ~ 2a _Three Forward to.
[0022]
Next, data transfer to the first to third functional modules 1a to 1c via the bus block 11 of FIG. 1 will be described.
[0023]
In the divided mode, the semiconductor integrated circuit performs a normal operation. During normal operation, the clock signal Ck for two cycles is supplied to the stage element 3a in FIG. ₁ Is transferred from the I / O buffer 7 to the first functional module 1a. That is, when transferring data from the I / O buffer 7 to the first functional module 1a, two clock cycles are required. Conversely, when transferring data from the first functional module 1a to the I / O buffer 7, two clock cycles are required. When data is transferred from the I / O buffer 7 to the second functional module 1b, or when data is transferred from the second functional module 1b to the I / O buffer 7, the stage element 3a that passes therethrough ₂ 3b ₂ Increases by one and requires three clock cycles each. Similarly, when data is transferred from the I / O buffer 7 to the third functional module 1c, or when data is transferred from the third functional module 1c to the I / O buffer 7, the stage element 3a that passes therethrough is transferred. _Three 3b _Three Increases by one and requires four clock cycles each.
[0024]
On the other hand, by connecting an external tester to the semiconductor device of FIG. 1 via the I / O buffer 7, a direct function test of the semiconductor integrated circuit is performed. Consider a case where the first to third functional modules 1a to 1c are tested in the split mode. Access to the first functional module 1a has a round trip of 4 clock cycles, access to the second functional module 1b has a round trip of 6 clock cycles, and access to the third functional module 1c has a round trip of 8 clock cycles. Each is required. That is, the divided stage 2a to which the first to third functional modules 1a to 1c are connected. ₁ ~ 2a _Three 2b ₂ ~ 2a _Four Are different from each other, the overheads required for accessing the first to third functional modules 1a to 1c are also different from each other. Therefore, even if the first to third functional modules 1a to 1c have the same function and the test contents are the same, the test pattern for the first to third functional modules 1a to 1c has an overhead timing. It is necessary to create each separately in consideration.
[0025]
Therefore, when a direct function test of a semiconductor integrated circuit is performed using an external tester, the logic value of the through signal Ts is set to 1 (enable), and the stage element 3a ₁ ~ 3a _Three 3b ₁ ~ 3b _Three Are divided on the input side 2a. ₁ ~ 2a _Three 2b ₂ ~ 2a _Four The divided stage 2a on the output side at any time ₂ ~ 2a _Four 2b ₁ ~ 2a _Three Operate in through mode. In the through mode, the stage element 3a ₁ ~ 3a _Three 3b ₁ ~ 3b _Three Is the split stage 2a on the input side ₁ ~ 2a _Three 2b ₂ ~ 2a _Four The output side split stage 2a ₂ ~ 2a _Four 2b ₁ ~ 2a _Three The input system bus 2a and the output system bus 2b form a single internal bus that is not divided into a plurality of stages. Therefore, when data is transferred from the I / O buffer 7 to the first to third functional modules 1a to 1c in the through mode, one system clock is required. Conversely, when data is transferred from the first to third functional modules 1a to 1c to the I / O buffer 7, one system clock is required. That is, the divided stage 2a connected ₁ ~ 2a _Four 2b ₁ ~ 2a _Four Can transfer data from the I / O buffer 7 to all the functional modules 1a to 1c different from each other in one clock cycle, and data from all the functional modules 1a to 1c to the I / O buffer 7 in one clock cycle. Can be transferred. Therefore, the divided stage 2a to which the first to third functional modules 1a to 1c are connected. ₁ ~ 2a _Four 2b ₁ ~ 2a _Four Are different from each other, the overhead required for accessing the first to third functional modules 1a to 1c is the same. Therefore, the test patterns for the first to third functional modules 1a to 1c can be created without considering the overhead timing. In particular, if the first to third functional modules 1a to 1c have the same function and the test contents are the same, the test patterns for the first to third functional modules 1a to 1c are the same. In other words, the external tester can see the first to third functional modules 1a to 1c quite equivalently, and can simplify test handling. Specifically, the external tester can directly perform a function test using substantially the same test pattern.
[0026]
In the divided mode, for example, four system clocks are required for accessing the third functional module 1c. However, in the through mode, the third functional module 1c can be accessed with one system clock. Therefore, the operating frequency in the through mode is at least 1/4 or less than the operating frequency in the divided mode. When performing a test at the operating frequency in the normal operation, the logic value of the through signal is set to 0 (disable) instead of the through mode, and the stage element 3a ₁ ~ 3a _Three 3b ₁ ~ 3b _Three Test using the stage division function.
[0027]
Furthermore, the stage element 3a ₁ ~ 3a _Three 3b ₁ ~ 3b _Three Stops functioning as a flip-flop circuit in the through mode, so that the stage element 3a ₁ ~ 3a _Three 3b ₁ ~ 3b _Three There is no need to supply the clock signal Ck. Therefore, the clock propagation circuit 4 is connected to the stage element 3a. ₁ ~ 3a _Three 3b ₁ ~ 3b _Three The transfer of the clock signal Ck can be stopped, and the power consumption of the semiconductor integrated circuit can be suppressed. In recent years, semiconductor chips have been highly integrated and have a higher operating frequency, and the leakage current has increased, resulting in an increase in current consumption. The consumption current of the semiconductor chip should be reduced not only during normal operation but also during mass production testing of the semiconductor chip. This is because an increase in current consumption during a test operation may limit the number of chips that can be tested at one time. Therefore, when the upper limit of the number of chips that can be subjected to the parallel test is determined by the current consumption per chip, the stage element 3a that is in the through mode during the test. ₁ ~ 3a _Three 3b ₁ ~ 3b _Three By stopping the clock supply to the power supply, the current consumption during the test can be reduced, and the upper limit of the number of tests that can be performed in parallel can be relaxed.
[0028]
(First modification)
As a first modification of the embodiment of the present invention, the stage element 3a shown in FIG. ₁ The modification of is shown.
[0029]
As shown in FIG. 4A, the stage element 13a according to the first modification example. ₁ Is the split stage 2a on the input side ₁ Memory circuit 32 connected to the storage circuit 32, and the output side split stage 2a ₂ And an inverter circuit 39 connected to the storage circuit 32 and a pulse generation circuit 36 connected to the memory circuit 32. The storage circuit 32 includes an input side split stage 2a. ₁ And a latch circuit 58 connected to the output of the inverter circuit 57. The output of the inverter circuit 57 is connected to the input of the inverter circuit 39.
[0030]
As shown in FIG. 4B, the pulse generation circuit 36 is supplied with an inversion delay circuit 68 composed of an odd number of stages, for example, three stages of inverter circuits connected in series, and a clock signal Ck via the delay circuit 68. A NAND circuit 70 having a first input terminal and a second input terminal to which a clock signal Ck is directly supplied, an inverter circuit 69 to which a through signal Ts is supplied, an output of the NAND circuit 70 and an output of the inverter circuit 69 NAND circuit 71 connected to, and an inverter circuit 72 connected to the output of NAND circuit 71.
[0031]
The other stage element 3a shown in FIG. ₂ 3a _Three 3b ₁ ~ 3b _Three Is the stage element 13a shown in FIGS. 4 (a) and 4 (b). ₁ The circuit configuration is the same as that.
[0032]
Next, the stage element 13a shown in FIG. 4 (a) and FIG. 4 (b). ₁ The operation of will be described.
[0033]
The inversion delay circuit 68 in FIG. 4B delays and generates a clock signal having a phase opposite to that of the clock signal Ck. Therefore, the clock signal Ck and the inverted clock signal Ck are supplied to the NAND circuit 70, and a pulse signal synchronized with the clock signal Ck is generated. For example, the pulse signal rises simultaneously with the rise of the clock signal Ck, and falls with a pulse width shorter than a half cycle of the clock signal Ck.
[0034]
When the logic value of the through signal Ts is 0, the NAND circuit 71 is supplied with the pulse signal from the NAND circuit 70 and the signal with the logic value 1 from the inverter circuit 69, respectively. Therefore, the NAND circuit 71 generates a clock pulse signal CKPB having a phase opposite to that of the pulse signal generated by the NAND circuit 70. The inverter circuit 72 generates a clock pulse signal CKP having the same phase as the pulse signal generated by the NAND circuit 70. As described above, in the split mode, the pulse generation circuit 36 in FIG. 4A generates the clock pulse signals CKP and CKPB and supplies them to the inverter circuits 57 and 59. When the logical values of the clock pulse signals CKP and CKPB are (1, 0), the inverter circuit 57 is opened and the inverter circuit 59 is closed. Therefore, the inverter circuit 57 includes the split stage 2a on the input side. ₁ The inverted value of the signal transferred from is transferred to the latch circuit 58 and the inverter circuit 39. Then, the inverter circuit 39 further inverts the inversion value of the signal, so that the divided stage 2a on the input side. ₁ The logic value of the signal transferred from the output stage is divided into the output side dividing stage 2a. ₂ Forward to. On the other hand, when the logical values of the clock signals CKP and CKPB are (0, 1), the latch circuit 58 is connected to the divided stage 2a on the input side. ₁ Holds the inverted value of the signal transferred from.
[0035]
As described above, in the split mode, the storage circuit 32 is connected to the split stage 2a on the input side. ₁ It functions as a pulse flip-flop circuit that captures and holds the inverted value of the signal transferred from the signal in synchronization with the clock pulse signals CKP and CKPB. That is, the pulse flip-flop circuit takes in the signal only during the period when the clock pulse signal CKP rises, and holds the signal when it falls. Therefore, the stage element 13a ₁ Is a split stage 2a on the input side in split mode. ₁ The signal transferred from the output stage is divided in synchronization with the clock signal Ck. ₂ Forward to. Similarly, the other stage elements 3a shown in FIG. ₂ 3a _Three 3b ₁ ~ 3b _Three Also, the split stage 2a on the input side ₂ 2a _Three 2b ₂ ~ 2a _Four The signal transferred from the output stage is divided in synchronization with the clock signal Ck. _Three 2a _Four 2b ₁ ~ 2a _Three Forward to each.
[0036]
On the other hand, when the logic value of the through signal Ts is 1, the NAND circuit 71 is supplied with the clock pulse signal from the NAND circuit 66 and the signal with the logic value 0 from the inverter circuit 69. Continue to generate a 0 signal. Therefore, the pulse generation circuit 36 continues to generate a logic value 1 signal instead of the clock pulse signal CKP and a logic value 0 signal instead of the clock pulse signal CKPB. Therefore, the inverter circuit 57 is kept open and the inverter circuit 57 is kept closed, and the storage circuit 32 is stored in the divided stage 2a on the input side. ₁ The divided stage 2a on the output side at any time ₂ Forward to.
[0037]
As described above, it is possible to provide a through mode in which the pulse generation circuit 36 always passes through the memory circuit 32 by incorporating the logic that makes the clock pulse signal CKP always rise. By using the pulse generation circuit 36, the selector 38 shown in FIG. 2 is omitted. Since the selector 38 is added for the function test, it causes the data passing speed of the system bus 2 to be delayed in the normal operation. On the other hand, the stage element 13a of FIGS. 4 (a) and 4 (b). ₁ Therefore, even if a test logic gate (NAND circuit) 71 is added to the pulse generation circuit 36, the delay of the data passing speed is not increased. Further, if one pulse generation circuit 36 is shared by a plurality of storage circuits 32, an increase in circuit area due to addition of logic for testing can be suppressed.
[0038]
(Second modification)
As a second modification of the embodiment of the present invention, the stage element 3a shown in FIG. ₁ The modification of is shown.
[0039]
As shown in FIG. 5, the stage element 23a according to the second modification example. ₁ Is the split stage 2a on the input side ₁ Storage circuit 33 connected to the storage circuit 33, and the output side split stage 2a ₂ And a clock control circuit 37 connected to the memory circuit 33.
[0040]
The memory circuit 33 is connected to the input-side divided stage 2a. ₁ , A first latch circuit 61 and an inverter circuit 63 connected to the output of the inverter circuit 60, and a second latch circuit 64 connected to the output of the inverter circuit 63. Circuit. The buffer circuit 40 is connected to the output of the inverter circuit 63.
[0041]
The clock control circuit 37 includes an inverter circuit 77 to which a clock signal Ck is supplied, an inverter circuit 78 to which a through signal Ts is supplied, a NOR circuit 74 and a NAND circuit 75 to which a clock signal Ck is supplied, and an inverter circuit 77 It has a NAND circuit 73 and a NOR circuit 76 connected to the output. The NAND circuit 73 supplies the clock signal CK0 to the inverter circuit 60. The NOR circuit 77 supplies the clock signal CK1 to the inverter circuit 62. The NAND circuit 75 supplies the clock signal CK2 to the inverter circuit 63. The NOR circuit 76 supplies the clock signal CK3 to the inverter circuit 65.
[0042]
The other stage element 3a shown in FIG. ₂ 3a _Three 3b ₁ ~ 3b _Three Is the stage element 23a shown in FIG. ₁ The circuit configuration is the same as that.
[0043]
Next, the stage element 23a shown in FIG. ₁ The operation of will be described.
[0044]
The control unit 9 in FIG. 1 sets the logic value of the through signal Ts to 0, so that a signal of logic value 0 is supplied to the NOR circuits 74 and 76 shown in FIG. 1 signal is supplied. When the logical value of the clock signal Ck is (1, 0), a signal of logical value (1, 0) is supplied to the NOR circuit 74 and the NAND circuit 75, and the logical value (0, 1) is supplied to the NAND circuit 73 and the NOR circuit 76. ) Signal is supplied. Therefore, the logical value of the clock signal CK0 is (1, 0), the logical value of the clock signal CK1 is (0, 1), the logical value of the clock signal CK2 is (0, 1), and the logical value of the clock signal CK3. Becomes (1, 0). That is, the clock signals CK0 and CK3 are signals in phase with the clock signal Ck, and the clock signals CK1 and CK2 are signals in phase opposite to the clock signal Ck. When the logical value of the clock signal Ck is 1, the inverter circuit 60 is opened and the inverter circuits 62 and 63 are closed. On the other hand, when the logical value of the clock signal Ck is 0, the inverter circuits 60 and 65 are closed and the inverter circuits 62 and 63 are opened. Therefore, the stage element 23a ₁ Is the split stage 2a on the input side ₁ The signal transferred from the output stage is divided in synchronization with the clock signal Ck. ₂ Forward to. That is, the memory circuit 33 functions as a flip-flop circuit, and the stage element 23a. ₁ Is set to split mode.
[0045]
On the other hand, when the control unit 9 in FIG. 1 sets the logical value of the through signal Ts to 1, a signal of logical value 1 is supplied to the NOR circuits 74 and 76 shown in FIG. A logic zero signal is supplied. Therefore, when the logic value of the clock signal Ck is (1, 0), the logic value of the clock signal CK0 is (1, 1), the logic value of the clock signal CK1 is (0, 0), and the logic value of the clock signal CK2 is The value is (1, 1), and the logical value of the clock signal CK3 is (0, 0). That is, the clock signals CK0 and CK2 are signals having a logical value 1 regardless of the clock signal Ck, and the clock signals CK1 and CK3 are signals having a logical value 0 regardless of the clock signal Ck. The inverter circuits 60 and 63 are kept open, and the inverter circuits 62 and 65 are kept closed. Therefore, the stage element 23a ₁ Is the split stage 2a on the input side ₁ The signal transferred from the output divided stage 2a as needed to the clock signal Ck. ₂ Forward to. That is, the memory circuit 33 does not function as a flip-flop circuit, and the stage element 23a ₁ Is set to through mode.
[0046]
As described above, the clock control circuit 37 takes in the logic that causes the clock signals CK0 and CK2 to always rise, whereby the stage element 23a. ₁ Can be set to through mode. By using the clock control circuit 37, the selector 38 shown in FIG. 2 is omitted. Stage element 13a in FIG. ₁ In addition, the addition of the clock control circuit 37 does not increase the delay of the data passing speed. Further, if one clock control circuit 37 is shared by a plurality of storage circuits 33, an increase in circuit area due to addition of logic for testing can be suppressed.
[0047]
As described above, the present invention has been described by one embodiment and the first and second modifications. However, it is understood that the description and drawings constituting a part of this disclosure limit the present invention. Should not. From this disclosure, various alternative embodiments, examples and operational techniques will be apparent to those skilled in the art. That is, it should be understood that the present invention includes various embodiments not described herein. Therefore, the present invention is limited only by the invention specifying matters according to the scope of claims reasonable from this disclosure.
[0048]
【The invention's effect】
As described above, according to the present invention, a semiconductor integrated circuit that can be easily tested can be provided.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a semiconductor integrated circuit according to an embodiment of the present invention.
2 is a block diagram showing first to third functional modules, a bus block, an I / O buffer, and a clock propagation circuit in the semiconductor integrated circuit shown in FIG. 1;
3 is a circuit diagram showing an example of a stage element shown in FIG. 2. FIG.
FIG. 4A is a circuit diagram showing a stage element according to a first modification. FIG. 4B is a circuit diagram showing the pulse generation circuit shown in FIG.
FIG. 5 is a circuit diagram showing a stage element according to a second modification.
[Explanation of symbols]
1a First functional module
1b Second functional module
1c Third functional module
2 System bus
2a Input system bus
2b Output system bus
2a ₁ ~ 2a _Four 2b ₁ ~ 2b _Four Split stage
3a ₁ ~ 2a _Three 3b ₁ ~ 3b _Three , 13a ₁ , 23a ₁ Stage element
4 Clock propagation circuit
5, 39, 51, 54 to 57, 59, 60, 62, 63, 65 to 67, 69, 72, 77, 78 Inverter circuit
6 AND circuit
7 I / O buffer
8 Semiconductor chip
9 Control unit
10 PLL circuit
11 Bus block
12a ₁ , 12a ₂ , 12b ₁ , 12b ₂ , 12c ₁ , 12c ₂ MUX
31-33 Memory circuit
35 Clock supply circuit
36 Pulse generation circuit
37 Clock control circuit
38 selector
40 Buffer circuit
52, 61 First latch circuit
53, 64 Second latch circuit
58 Latch circuit
68 Inversion delay circuit
70, 71, 73, 75 NAND circuit
74, 76 NOR circuit
Ck, CK0 to CK3 clock signal
CKP, CKPB clock pulse signal
Ts Through signal
In ₁ 1st input terminal
In ₀ Second input terminal
Ot output terminal
St switching terminal

Claims

A plurality of division stages that divide the system bus for transferring signals; and
The plurality of division stages are connected in series, and a signal transferred from the division stage on the input side is transferred to the division stage on the output side in synchronization with a clock signal and transferred from the division stage on the input side A stage element that operates in a through mode for transferring the received signal to the output-side split stage at any time;
A semiconductor integrated circuit comprising: a plurality of functional modules connected to different division stages.

2. The semiconductor integrated circuit according to claim 1, further comprising a clock propagation circuit that supplies the clock signal to the stage element in the division mode and stops supply of the clock signal to the stage element in the through mode. circuit.

3. The semiconductor integrated circuit according to claim 1, wherein each of the plurality of functional modules has an equivalent function.

4. The semiconductor integrated circuit according to claim 3, wherein the functional module is a memory having a function of storing data.

5. The semiconductor integrated circuit according to claim 1, wherein the stage element includes a memory circuit that holds a signal transferred from the input-side divided stage. 6.

6. The semiconductor integrated circuit according to claim 5, wherein the memory circuit is a flip-flop circuit that captures and holds the signal in synchronization with the clock signal.

The stage element includes a first input terminal connected to the input-side split stage, a second input terminal connected to the input-side split stage via the flip-flop circuit, and the output side A selector further comprising: an output terminal connected to a split stage; and a switching terminal to which a through signal for switching the connection between the first input terminal or the second input terminal and the output terminal is input;
7. The selector connects the second input terminal and the output terminal in the division mode, and connects the first input terminal and the output terminal in the through mode. Semiconductor integrated circuit.

The stage element generates a pulse signal synchronized with the clock signal in the divided mode, stops generation of the pulse signal in the through mode, and holds the storage circuit in a state in which the signal passes through. 7. The semiconductor integrated circuit according to claim 6, further comprising a generation circuit, wherein the flip-flop circuit captures and holds the signal in synchronization with the pulse signal.

The stage element supplies the clock signal to the flip-flop circuit in the division mode, stops supplying the clock signal to the flip-flop circuit in the through mode, and causes the signal to pass through the storage circuit. 7. The semiconductor integrated circuit according to claim 6, further comprising a clock control circuit for maintaining a stable state.