JP3863270B2

JP3863270B2 - Semiconductor device and manufacturing method thereof

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Publication number: JP3863270B2
Application number: JP35163397A
Authority: JP
Inventors: 剛高橋; 直哉岡本
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-12-19
Filing date: 1997-12-19
Publication date: 2006-12-27
Anticipated expiration: 2017-12-19
Also published as: JPH11186537A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に化合物半導体にオーミック接触する電極を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
シリコン基板の表面にＳｉＯ₂膜を形成することにより、界面準位密度の低い良好な絶縁膜を得ることができる。しかし、化合物半導体の表面上に、界面準位密度の低い良好な絶縁膜を形成することは困難である。例えば、ＧａＡｓの表面上に形成する絶縁膜としてＳｉＮ、ＳｉＯ₂、Ｇａ₂Ｏ₃等が検討されているが、界面準位密度を低減することが困難である。
【０００３】
化合物半導体と絶縁層との間の良好な界面が得られないため、ＧａＡｓ等の化合物半導体を用いて金属／絶縁体／半導体構造のＦＥＴ（ＭＩＳＦＥＴ）を作製することが困難である。このため、チャネル領域とゲート電極との間にゲート絶縁膜を設けず、両者の間のショットキ接触を利用した金属／半導体構造のＦＥＴ（ＭＥＳＦＥＴ）や高電子移動度トランジスタ（ＨＥＭＴ）等の構造を採用することにより、半導体と絶縁体との界面の問題を回避している。
【０００４】
また、ＧａＡｓのピンニング効果により、ＧａＡｓに金属を接触させた場合に、ＧａＡｓと金属との間のポテンシャル障壁の高さが金属の仕事関数に依存せずほぼ一定になってしまう。このため、金属のフェルミ準位とＧａＡｓの伝導帯下端とのエネルギ準位差が大きくなり、ｎ型ＧａＡｓと金属とのオーミック接触の電気抵抗が高くなる傾向がある。
【０００５】
これらを改善する試みとして、ＧａＡｓ表面を（ＮＨ₄）₂Ｓ_xやＮａＳの溶液で処理する方法が検討されている。この処理を行うと、ＧａＡｓ表面に露出したＧａ原子にＳ原子が結合し、Ｇａ−Ｓ結合が形成される。ＧａＡｓ表面がほぼ１原子層のＳ原子により被覆され、表面を化学的に安定させることができる。この方法により、フォトルミネッセンス強度が増加したり、ＧａＡｓと金属との界面のポテンシャル障壁が金属の仕事関数に依存するようになる。
【０００６】
【発明が解決しようとする課題】
ＧａＡｓの表面をほぼ１原子層のＳ原子で覆うことにより、ピンニングを解除することができるが、Ｓ原子層の上にＳｉＮ膜やＳｉＯ₂膜等を堆積すると、フォトルミネッセンス強度が著しく低下し、ピンニングの解除効果も低下してしまう。また、Ｓ原子層の上に金属層を堆積すると、熱処理により金属層中の金属原子とＧａＡｓが反応してしまい、ピンニングの解除効果が低下してしまう。
【０００７】
本発明の目的は、界面準位密度の少ない良好な界面を有する化合物半導体を用いた半導体装置及びその製造方法を提供することである。
【０００８】
本発明の一観点によると、表面内のある領域に化合物半導体材料からなる第１の表面層を有する基板と、前記第１の表面層の上に形成され、ＩＩＩ族元素としてＧａ、ＶＩ族元素としてＳを含む化合物材料からなり、厚さが５〜２０ｎｍである第１の中間層と、前記第１の中間層の上に形成され、前記第１の表面層に電気的にオーミックに接続されている第１の電極とを有する半導体装置が提供される。
【０００９】
第１の表面層と第１の電極との間に第１の中間層を挿入することにより、第１の表面層の表面準位密度を減少させることができる。これにより、第１の電極を第１の表面層に容易にオーミックに接続させることが可能になる。
【００１０】
本発明の他の観点によると、主表面を有する基板と、前記基板の主表面上に形成され、第１導電型の化合物半導体材料からなるコレクタ層と、前記コレクタ層の一部の領域上に形成され、第１導電型とは逆の第２導電型の化合物半導体材料からなるベース層と、前記ベース層の一部の領域上に形成され、第１導電型の化合物半導体材料からなるエミッタ層と、前記コレクタ層の表面のうち前記ベース層の形成されていない領域において、前記コレクタ層に電気的にオーミックに接続されたコレクタ電極と、前記ベース層の表面のうち前記エミッタ層の形成されていない領域において、前記ベース層に電気的にオーミックに接続されたベース電極と、前記エミッタ層の表面上に形成され、前記エミッタ層に電気的にオーミックに接続されたエミッタ電極と、前記コレクタ電極と前記コレクタ層との間、前記ベース電極と前記ベース層との間、及び前記エミッタ電極と前記エミッタ層との間のうち少なくとも１つに配置され、ＩＩＩ族元素としてＧａ、ＶＩ族元素としてＳを含む化合物材料からなり、厚さが５〜２０ｎｍである中間層とを有する半導体装置が提供される。
【００１１】
電極と化合物半導体層との間に中間層を挿入することにより、化合物半導体表面の表面準位密度を減少させることができ、両者の間のオーミックな接続を確保することが可能になる。
【００１２】
本発明の他の観点によると、化合物半導体材料からなる表面層を有する基板の該表面層の上に、ＩＩＩ族元素としてＧａ、ＶＩ族元素としてＳを含む化合物材料からなる中間層を、厚さが５〜２０ｎｍになるように堆積する工程と、前記中間層の上に、電極を形成する工程とを有する半導体装置の製造方法が提供される。
【００１３】
表面層と電極との間に中間層を挿入することにより、表面層の表面準位密度を減少させることができる。これにより、電極を表面層にオーミックに接続させることが可能になる。
【００１４】
【発明の実施の形態】
ＧａＡｓ基板と金属電極とをオーミックに接続する場合を例に、本発明の実施例を説明する。
【００１５】
図１（Ａ）は、実施例による半導体装置の断面図を示す。半絶縁性のＧａＡｓ基板上に形成されたｎ型導電性を有するＧａＡｓ層１の表面上に、ＧａＳ層２が形成されている。ＧａＳ層２の表面の相互に離れた２つの領域上に、それぞれ電極３及び４が形成されている。ＧａＡｓ層１のシート抵抗は、２００Ω／□であり、ＧａＳ層２の厚さは１０ｎｍである。電極３及び４は、面積１５０μｍ×２００μｍの矩形形状を有し、両者の間隔が４０μｍになるように配置されている。
【００１６】
ＧａＳ層２は、例えば固体原料としてターシャリブチルガリウムサルファキュベンを用いた真空蒸着により形成される。電極３及び４は、例えばリフトオフ法を用いた真空蒸着により形成される。
【００１７】
図１（Ｂ）は、図１（Ａ）の電極３と４との間に電圧を印加したときの電流電圧特性を示す。電極３及び４の材料として、Ｔｉ、Ａｌ、及びＰｔを用いた場合を示す。なお、参考のために、図１（Ａ）のＧａＡｓ層１上にＡｌもしくはＰｔ電極３及び４を直接形成した場合の電流電圧特性を示す。
【００１８】
ＧａＳ層２を形成しない場合には、印加電圧を約０．５Ｖ以上にして初めて電流が流れ始める。これは、電極４とＧａＡｓ層１との間にショットキ障壁が形成されているためである。また、ＧａＡｓ表面のピンニング効果により、ショットキ障壁の高さは電極３及び４を形成する金属材料に依らずほぼ一定である。このため、電極材料としてＰｔを用いた場合とＡｌを用いた場合とで、ほぼ同様の電流電圧特性が得られている。
【００１９】
電極３及び４とＧａＡｓ層１との間にＧａＳ層２を配置した場合には、電極３及び４の材料の相違により電流電圧特性に差が現れ、電極材料の仕事関数が大きくなるに従って、電流が流れにくくなっている。これは、ＧａＡｓ表面のピンニング効果が解除されていることを示している。また、電極材料として仕事関数の小さなＴｉを用いた場合には、ほとんどオーミック性の電流電圧特性が得られている。
【００２０】
一般的に、金属と半導体との界面に、バンドギャップの大きな絶縁材料もしくは半導体材料を挟むと、金属と半導体間の抵抗が高くなると考えられる。しかし、上記実施例の場合には、金属とＧａＡｓ層との間にＧａＡｓよりもバンドギャップの大きなＧａＳ層を挟んでいるにもかかわらず、両者間の抵抗が減少している。これは、ＧａＳ層が薄くトンネル電流が流れるため、ＧａＳ層を挿入することが抵抗増の大きな要因にならず、ピンニング効果を解除する効果の方が大きいためと考えられる。
【００２１】
図２は、図１（Ａ）のＧａＡｓ層１と電極３もしくは４との間のコンタクト抵抗率を、ＧａＳ層２の膜厚の関数として示す。横軸はＧａＳ層の膜厚を単位ｎｍで表し、縦軸はコンタクト抵抗率を単位Ω・ｃｍ²で表す。なお、図２は、電極材料としてＴｉを用いた場合を示す。図中の記号●は、ほとんどオーミック性の電流電圧特性が得られた場合を示し、記号○は、ショットキ接触のような電流電圧特性が得られた場合を示している。
【００２２】
ＧａＳ層２の膜厚を５ｎｍよりも薄くすると、ショットキ接触のような特性になる。これは、ＧａＳ層２が薄すぎるため、ＧａＳ領域がＧａＡｓ基板１の表面上に島状に点在して堆積し、全面を覆っていないためと考えられる。また、ＧａＳ層２の膜厚を２０ｎｍより厚くしても、ショットキ接触のような特性が得られる。これは、ＧａＳ層が厚すぎてトンネル電流が流れにくくなっているためと考えられる。
【００２３】
図２から、ＧａＳ層２の好適な膜厚の範囲は５〜２０ｎｍであり、より好適な膜厚の範囲は１０〜１５ｎｍであることがわかる。なお、電極３及び４とＧａＳ層２の一部とが反応しても、電極３及び４とＧａＡｓ層１との間にＧａＳ層が残るように、成膜後のＧａＳ層２の厚さを、モノレイヤ２層分以上の厚さとすることが好ましい。ここで、モノレイヤとは、Ｇａ原子とＳ原子のそれぞれ１個ずつからなる原子対が１層分堆積した層を意味する。
【００２４】
図１（Ａ）では、電極３及び４とＧａＡｓ基板１との間に挿入する中間層２をノンドープのＧａＳにより形成した場合を説明した。中間層２の導電型をＧａＡｓ層１の導電型と同一にすることにより、さらに接続抵抗を下げることができるであろう。また、中間層２として、ＧａＳ以外に、ＩＩＩ族元素としてＧａを含み、ＶＩ族元素としてＳを含む化合物材料を用いてもよい。
【００２５】
また、図１（Ａ）では、基板としてＧａＡｓを用いた場合を説明したが、その他の化合物半導体材料を用いた場合にも、同様の効果が期待される。例えば、基板材料として、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＰ、ＩｎＰ、ＩｎＧａＡｓ、ＩｎＡｌＡｓ、ＩｎＡｌＧａＡｓ、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＮ、ＩｎＮ、ＡｌＮ、ＩｎＡｌＧａＮ、ＩｎＧａＡｓＮ、ＩｎＡｌＡｓＮ、またはＩｎＡｌＧａＡｓＮを用いてもよい。
【００２６】
図３は、上記実施例を適用したＨＥＭＴの構成例を示す。半絶縁性のＧａＡｓ基板１１の表面上に、ノンドープの高抵抗ＧａＡｓからなる厚さ５００ｎｍのバッファ層１２、ノンドープのＩｎ_0.2Ｇａ_0.8Ａｓからなる厚さ１４ｎｍのチャネル層１３、ｎ型ＩｎＧａＰからなる厚さ２５ｎｍのキャリア供給層１４がこの順番に積層されている。キャリア供給層１４には、ｎ型不純物としてＳｉが添加され、その濃度は２×１０¹⁸ｃｍ^-3である。
【００２７】
キャリア供給層１３の表面上に、厚さ７０ｎｍの第１の表面層１５Ａと第２の表面層１５Ｂとが、相互にある間隔を隔てて配置されている。第１及び第２の表面層１５Ａと１５Ｂとの間に、キャリア供給層１４の上面を底面とするゲートリセス部１６が画定される。第１及び第２の表面層は、Ｓｉ濃度５×１０¹⁸ｃｍ^-3のｎ型ＧａＡｓにより形成される。
【００２８】
ゲートリセス部１６の底面に表出したチャネル層１４の表面上に、Ａｌからなるゲート電極１７が形成されている。ゲート電極１７は、チャネル層１４にショットキ接触する。
【００２９】
第１及び第２の表面層１５Ａ及び１５Ｂの表面が、それぞれＧａＳからなる厚さ１０ｎｍの第１及び第２の中間層１８Ａ及び１８Ｂにより覆われている。第１の中間層１８Ａは、ゲートリセス部１６の底面に表出したキャリア供給層１４の表面のうち、第１の表面層１５Ａとゲート電極１７との間の領域をも覆っている。同様に、第２の中間層１８Ｂは、キャリア供給層１４の表面のうち、第２の表面層１５Ｂとゲート電極１７との間の領域をも覆っている。
【００３０】
第１及び第２の中間層１８Ａ及び１８Ｂの一部の領域上に、それぞれＡｌからなる第１及び第２の電極１９Ａ及び１９Ｂが形成されている。第１及び第２の中間層１８Ａ及び１８Ｂの表面のうち、第１及び第２の電極１９Ａ及び１９Ｂの形成されていない領域は、ＳｉＮからなる保護膜２０により覆われている。
【００３１】
第１の電極１９Ａと第１の表面層１５Ａとの間に第１の中間層１８Ａが介在しているため、第１の電極１９Ａを第１の表面層１５Ａにオーミックに接続することが可能になる。同様に、第２の電極１９Ｂを第２の表面層１５Ｂにオーミックに接続することが可能になる。
【００３２】
また、第１の中間層１８Ａが、第１の表面層１５Ａとキャリア供給層１４の表面のうち、第１の電極１９Ａとゲート電極１７との間の領域を被覆し、第２の中間層１８Ｂが、第２の表面層１５Ｂとキャリア供給層１４の表面のうち、第２の電極１９Ｂとゲート電極１７との間の領域を被覆している。このため、チャネル層１４の表面を化学的に安定化させ、ＨＥＭＴの動作の安定性を高めることができる。
【００３３】
次に、図３に示すＨＥＭＴの製造方法を説明する。半絶縁性のＧａＡｓ基板１１の上に、ノンドープの高抵抗ＧａＡｓからなる厚さ５００ｎｍのバッファ層１２、ノンドープのＩｎ_0.2Ｇａ_0.8Ａｓからなる厚さ１４ｎｍのチャネル層１３、Ｓｉ濃度２×１０¹⁸ｃｍ^-3のｎ型ＩｎＧａＰからなる厚さ２５ｎｍのキャリア供給層１４をこの順番で堆積する。キャリア供給層１４の上に、第１及び第２の表面層１５Ａ及び１５Ｂとなる厚さ７０ｎｍ、Ｓｉ濃度５×１０¹⁸ｃｍ^-3のｎ型ＧａＡｓ層を堆積する。
【００３４】
これら各層の堆積は、例えばＭＯＣＶＤにより行う。Ｇａ、Ｉｎ、Ａｓ、及びＰの原料として、例えばそれぞれトリエチルガリウム（ＴＥＧ）、トリメチルインジウム（ＴＭＩ）、アルシン（ＡｓＨ₃）、及びフォスフィン（ＰＨ₃）を用いる。ｎ型不純物であるＳｉの原料としては、例えばシラン（ＳｉＨ₄）を用いる。成長温度は、例えば６００〜７００℃とする。
【００３５】
ＧａＡｓ層をパターニングして、第１及び第２の表面層１５Ａ及び１５Ｂを残し、ゲートリセス部１６を画定する。ＧａＡｓのエッチングは、例えばＨ₃ＰＯ₄とＨ₂Ｏ₂とＨ₂Ｏとの混合液を用いたウェットエッチングにより行う。このエッチャントを用いることにより、ＩｎＧａＰのキャリア供給層１４に対してＧａＡｓを選択的にエッチングすることができる。
【００３６】
ゲートリセス部１６を形成した基板を、ＧａＳ堆積用のチャンバ内に格納する。トリスジメチルアミノアルシンを用い、基板温度５００℃、処理時間１０分間の条件で、基板表面に形成された自然酸化膜を除去する。続いて、ＨＣｌガスを用いて基板表面のＧａＡｓ及びＩｎＧａＰを数原子層分エッチングし、表面を清浄化する。固体原料であるターシャリブチルガリウムサルファキュベンを用い、基板温度３５０〜５００℃の条件で、基板表面に厚さ１０ｎｍのＧａＳ膜を蒸着する。
【００３７】
ＧａＳ膜の上に、プラズマ励起型ＣＶＤ（ＰＥ−ＣＶＤ）により、厚さ５０ｎｍのＳｉＮ膜を堆積する。このＳｉＮ膜の上にレジスト膜を塗布し、ゲート電極１７に対応する領域に幅０．４μｍの開口を形成する。レジスト膜をマスクとして、ＳｉＮ膜とＧａＳ膜をエッチングし、開口２１を形成する。ＧａＳ膜からなる第１及び第２の中間層１８Ａ及び１８Ｂが画定される。ＳｉＮ膜のエッチングは、例えばフッ素系のガスを用いた反応性イオンエッチング（ＲＩＥ）により行い、ＧａＳ膜のエッチングは、例えば塩素系のガスを用いたＲＩＥにより行う。ＧａＳ膜のエッチング後、エッチングマスクとして使用したレジスト膜を除去する。
【００３８】
第１及び第２の中間層１８Ａ及び１８Ｂを覆うレジスト膜を形成し、第１の電極１９Ａ、第２の電極１９Ｂに対応した開口を形成する。このレジスト膜をマスクとして、ＳｉＮ膜をエッチングする。第１の電極１９Ａ及び第２の電極１９Ｂが形成される領域においては、それぞれ開口の底に第１の中間層１８Ａ及び第２の中間層１８Ｂが露出する。
【００３９】
基板全面に厚さ約５００ｎｍのＡｌ膜を蒸着する。レジスト膜の除去とともにその上に堆積したＡｌ膜をリフトオフし、その開口部に第１の電極１９Ａ、第２の電極１９Ｂを残す。次に、フォトレジストを用いたパターニングにより、ゲート電極１７に対応した開口を形成する。ゲート電極１７に対応した開口は、開口２１よりやや大きくする。
【００４０】
基板全面に厚さ約５００ｎｍのＡｌ膜を蒸着する。レジスト膜の除去と共に、その上に堆積したＡｌ膜をリフトオフし、その開口部にゲート電極１７を残す。このようにして、図３に示すＨＥＭＴが得られる。
【００４１】
なお、リフトオフのためのレジスト膜として、２層レジスト膜を用いてもよい。下層のレジスト膜として感度の高いものを用い、上層のレジスト膜として感度の低いものを用いる。これにより、側面下部に横方向の窪みを有する開口が形成される。このため、開口の底面上に堆積したＡｌ膜が、レジスト膜上面に堆積したＡｌ膜に連続しにくくなり、リフトオフし易くなる。
【００４２】
図３では、本発明の実施例をＨＥＭＴに適用した場合を説明したが、図３のチャネル層１３、キャリア供給層１４、第１及び第２の表面層１５Ａ及び１５Ｂを、すべてｎ型ＧａＡｓで形成すると、ＭＥＳＦＥＴとなる。このような構成のＭＥＳＦＥＴにおいても、ＨＥＭＴと同様に、第１の電極１９Ａと第１の表面層１５Ａ、及び第２の電極１９Ｂと第２の表面層１５Ｂとをオーミックに接続させることが可能になる。また、ＧａＡｓ表面がＧａＳ膜で覆われているため、動作の安定性を高めることができる。
【００４３】
次に、図４を参照して、本発明の実施例を適用したＭＩＳＦＥＴについて説明する。
【００４４】
図４は、ＭＩＳＦＥＴの断面図を示す。半絶縁性のＧａＡｓ基板３１の表面上に、炭素（Ｃ）濃度３×１０¹⁵ｃｍ^-3のｐ^-型ＧａＡｓからなる厚さ３００ｎｍのチャネル層３２が形成されている。チャネル層３２の上に、ＧａＳからなる厚さ５ｎｍの中間層３３が形成されている。
【００４５】
中間層３３の表面のうち、相互にある間隔を隔てて配置された２つの領域上に、それぞれ第１及び第２の電極３５Ａ及び３５Ｂが形成されている。中間層３３の表面のうち、第１及び第２の電極３５Ａ及び３５Ｂが形成されていない領域は、ＳｉＮ膜３４で覆われている。第１及び第２の電極３５Ａ及び３５Ｂの間のＳｉＮ膜３４上にゲート電極３７が形成されている。
【００４６】
ゲート電極３７、第１及び第２の電極３５Ａ及び３５Ｂは、下層から順番にＴｉ、Ｐｔ、Ａｕが積層された３層構造を有する。Ｔｉは、比較的小さな仕事関数を有し、電極３５Ａ及び３５Ｂとｎ型のチャネル層３２との間の抵抗を少なくする。Ａｕは、電極自体の電気抵抗を少なくする。Ｐｔは、Ａｕの基板側への拡散を防止する。
【００４７】
第１及び第２の電極３５Ａ及び３５Ｂは、共に中間層３３を介してチャネル層３２にオーミックに接続される。また、ゲート電極３７とチャネル層３２との間には、絶縁体であるＳｉＮ膜３４が配置されており、これら３層がＭＩＳ構造を構成している。
【００４８】
一般に化合物半導体を用いたＭＩＳ構造においては、絶縁膜と半導体との界面に存在する界面準位密度が高くなる。このため、半導体表面に反転層を形成することが困難である。図４に示すように、ＳｉＮ膜３４とチャネル層３２との間にＧａＳからなる中間層３３を挿入することにより、界面準位密度と減少させることができる。本願発明者らの実験では、界面準位密度を１×１０¹¹ｅＶ^-1ｃｍ^-2程度まで減少させることができた。なお、通常の界面準位密度は、１×１０¹³〜１×１０¹⁴ｅＶ^-1ｃｍ^-2程度である。半導体表面の界面準位密度の減少により、チャネル層３２の表面に反転層を形成することが可能になる。
【００４９】
また、ＧａＡｓからなるチャネル層３２の表面がＧａＳからなる中間層３３で覆われているため、チャネル層３２の表面を化学的に安定にすることができ、安定なトランジスタ動作を確保することができる。
【００５０】
次に、図４に示すＭＩＳＦＥＴの製造方法を説明する。半絶縁性のＧａＡｓ基板３１の表面上に、ＭＯＣＶＤによりｐ^-型ＧａＡｓからなるチャネル層３２を堆積する。チャネル層３２の上に、ＧａＳからなる中間層３３及びＳｉＮ膜３４を形成する。中間層３３及びＳｉＮ膜３４の形成は、それぞれ図３の中間層１８Ａ、１８Ｂ、及びＳｉＮ膜２０と同様の方法で行う。
【００５１】
ＳｉＮ膜３４の、第１及び第２の電極３５Ａ及び３５Ｂに対応する領域に開口を形成する。ＳｉＮ膜のエッチングは、例えばバッファード弗酸を用いたウェットエッチングにより行う。リフトオフ法を用いて、ゲート電極３７、第１及び第２の電極３５Ａ及び３５Ｂを形成する。
【００５２】
上述の方法では、ゲート電極３７と第１及び第２の電極３５Ａ及び３５Ｂとを同時に形成しているが、ゲート電極部分ではＭＩＳ構造となり、第１及び第２の電極部分ではオーミックな接続が得られる。このように、簡単な工程でＭＩＳＦＥＴを作製することができる。
【００５３】
次に、図５を参照して、本発明の実施例を適用したヘテロバイポーラトランジスタ（ＨＢＴ）について説明する。
【００５４】
図５は、実施例によるＨＢＴの断面図を示す。半絶縁性ＧａＡｓ基板４１の表面上に、コレクタ層４２、ベース層４３、エミッタ層４４、及びエミッタキャップ層４５がこの順番に積層されている。
【００５５】
コレクタ層４２は、下側コレクタ層４２Ａと上側コレクタ層４２Ｂの２層構造を有する。下側コレクタ層４２Ａは、Ｓｉ濃度３×１０¹⁸ｃｍ^-3のｎ⁺型ＧａＡｓにより形成され、その厚さは５００ｎｍである。上側コレクタ層４２Ｂは、Ｓｉ濃度３×１０¹⁶ｃｍ^-3のｎ型ＧａＡｓにより形成され、その厚さは４５０ｎｍである。上側コレクタ層４２Ｂはメサ状に加工されており、その周囲に下側コレクタ層４２Ａの上面の一部が表出している。
【００５６】
ベース層４３は、炭素濃度４×１０¹⁹ｃｍ^-3のｐ⁺型ＧａＡｓにより形成され、その厚さは７０ｎｍである。
【００５７】
エミッタ層４４とエミッタキャップ層４５との積層構造は、ベース層４３上においてメサ状に加工されている。エミッタ層４４の周囲に、ベース層４３の上面の一部が表出している。エミッタ層４４は、Ｓｉ濃度３×１０¹⁷ｃｍ^-3のｎ型ＩｎＧａＰにより形成され、その厚さは５０ｎｍである。エミッタキャップ層４５はｎ型ＧａＡｓにより形成され、下側の厚さ１５０ｎｍの部分におけるＳｉ濃度が３×１０¹⁷ｃｍ^-3であり、上側の厚さ５０ｎｍの部分におけるＳｉ濃度が３×１０¹⁸ｃｍ^-3である。
【００５８】
コレクタ層４２、ベース層４３、エミッタ層４４、及びエミッタキャップ層４５の表面が、ＧａＳからなる厚さ１０ｎｍの中間層４３により覆われている。
【００５９】
中間層５０のうち、エミッタキャップ層４５の上面の領域、及び下側コレクタ層４２Ａの上面のうち上側コレクタ層４２Ｂの周囲の領域に、それぞれ開口が形成されている。上側コレクタ層４２Ｂの周囲に形成された開口内にコレクタ電極５１が形成され、エミッタキャップ層４５の上面に形成された開口内にエミッタ電極５３が形成されている。コレクタ電極５１及びエミッタ電極５３は、下から順番に厚さ２０ｎｍのＡｕＧｅ層、厚さ５ｎｍのＮｉ層、厚さ３００ｎｍのＡｕ層からなる３層構造を有する。
【００６０】
コレクタ電極５１と下側コレクタ層４２Ａとの界面、及びエミッタ電極５３とエミッタキャップ層４５との界面は、熱処理により合金化されており、オーミックな接続が得られている。
【００６１】
ベース層４３の上面のうちエミッタ層４４の周囲の領域上に、中間層５０を介してベース電極５２が形成されている。ベース電極５２は、下から順番にＰｔ、Ａｕが積層された２層構造、もしくはＰｔ、Ｔｉ、Ｐｔ、Ａｕが積層された４層構造を有する。ベース電極５２とベース層４３との間に、ＧａＳからなる中間層５０が挿入されているため、界面を合金化することなく両者の間でオーミックな接続が得られる。また、ベース電極５２の最下層に比較的仕事関数の大きなＰｔを使用することにより、ｐ型のベース層４３とベース電極５２との間の接続抵抗を低くすることができる。
【００６２】
中間層５０の表面のうちベース電極５２で覆われていない領域は、厚さ５００ｎｍのＳｉＯ₂膜５４で被覆されている。
【００６３】
ベース層４３の表面、特にエミッタ層４４の周囲の領域がＧａＳからなる中間層５０で覆われているため、ベースエミッタ間のｐｎ接合領域がＳｉＯ₂膜５４等の絶縁膜に直接接触しない。このため、ｐｎ接合領域における表面再結合が抑制され、電流利得が大きく、かつ信頼性の高いＨＢＴを得ることができる。
【００６４】
次に、図５に示すＨＢＴの製造方法について説明する。
半絶縁性ＧａＡｓ基板４１の表面上に、下側コレクタ層４２Ａ、上側コレクタ層４２Ｂ、ベース層４３、エミッタ層４４、及びエミッタキャップ層４５を順番に堆積する。これらの層の堆積は、例えばＭＯＣＶＤにより行う。エミッタキャップ層４５及びエミッタ層４４をパターニングしてベース層４３の表面を露出させる。エミッタキャップ層４５のエッチングは、Ｈ₃ＰＯ₄とＨ₂Ｏ₂とＨ₂Ｏとの混合液を用いたウェットエッチングにより行う。エミッタ層４４のエッチングは、ＨＣｌとＨ₃ＰＯ₄との混合液を用いたウェットエッチングにより行う。
【００６５】
次に、ベース層４３及び上側コレクタ層４２Ａのパターニングを行う。このとき、エッチング時間を制御することにより、下側コレクタ層４２Ａの上面が露出した時点でエッチングを停止する。
【００６６】
基板全面に、厚さ１０ｎｍのＧａＳ膜を堆積する。このＧａＳ膜は、図５に示す中間層５０となる。ＧａＳ膜の堆積は、図３のＧａＳ中間層１８Ａ、１８Ｂの堆積と同様の方法で行う。なお、メサ状部分の側壁上にも再現性よくＧａＳ膜を堆積するために、基板面に対して斜め方向からＧａＳビームを入射させることが好ましい。
【００６７】
ＧａＳ膜の上に、例えば基板温度を３００℃とし、ＰＥ−ＣＶＤにより厚さ５００ｎｍのＳｉＯ₂膜を堆積する。このＳｉＯ₂膜は、図５に示すＳｉＯ₂膜５４となる。
【００６８】
このＳｉＯ₂膜の上に、コレクタ電極５１及びエミッタ電極５３に対応した開口を有するレジストパターンを形成する。このレジストパターンをマスクとしてＳｉＯ₂膜をエッチングする。ＳｉＯ₂膜のエッチングは、バッファード弗酸を用いたウェットエッチングにより行う。バッファード弗酸を用いることにより、ＳｉＯ₂膜の下のＧａＳ膜に対して、ＳｉＯ₂膜を選択的に除去することができる。
【００６９】
続いて、ＳｉＯ₂膜に形成された開口を通して、その下のＧａＳ膜をエッチングする。ＧａＳ膜のエッチングは、ＨＣｌとＨ₃ＰＯ₄との混合液を用いたウェットエッチングにより行う。この混合液を用いることにより、ＧａＳ膜の下のＧａＡｓに対して、ＧａＳ膜を選択的にエッチングすることができる。
【００７０】
ＧａＳ膜の開口部に露出したＧａＡｓ表面を、Ｈ₃ＰＯ₄とＨ₂Ｏ₂とＨ₂Ｏとの混合液で約１０ｎｍエッチングする。基板全面に、ＡｕＧｅ、Ｎｉ、Ａｕ層を順番に蒸着し、リフトオフ法により、コレクタ電極５１及びエミッタ電極５３を残す。温度４００℃で１分間の熱処理を行い、各電極とその下のＧａＡｓとの界面を合金化する。
【００７１】
次に、基板上に、ベース電極５２に対応した開口を有するレジストパターンを形成する。このレジストパターンをマスクとしてＳｉＯ₂膜をエッチングし、ベース電極５２が形成される領域に開口を形成する。この開口の底面にＧａＳからなる中間層５０が露出する。
【００７２】
基板全面に、Ｐｔ、Ａｕを順番に蒸着し、リフトオフ法を用いてベース電極５２を残す。このようにして、図５に示すＨＢＴが得られる。
【００７３】
図５では、エミッタ電極５３及びコレクタ電極５１の最下層にＡｕＧｅを用い、各電極とＧａＡｓ層とを直接接触させ、界面を合金化してオーミック接触を得る場合を示した。合金化によるオーミック接触を得る代わりに、図３に示す第１及び第２の電極１９Ａ及び１９Ｂと第１及び第２の表面層１５Ａ及び１５Ｂとの接続のように、両者の間にＧａＳ層を挿入してオーミックな接続を得ることもできる。この場合には、ｎ型ＧａＡｓとの接続抵抗を低下させるために、電極の最下層を仕事関数の比較的小さなＴｉ等で形成することが好ましい。
【００７４】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００７５】
【発明の効果】
以上説明したように、本発明によれば、金属と化合物半導体との間に、ＧａＳ等の中間層を挿入することにより、接触界面を合金化することなく、オーミックな接続を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施例による半導体装置の断面図、及び電流電圧特性を示すグラフである。
【図２】電極とＧａＡｓ間の電気抵抗を、その間に挿入されたＧａＳ層の膜厚の関数として示すグラフである。
【図３】実施例によるＨＥＭＴの断面図である。
【図４】実施例によるＭＩＳＦＥＴの断面図である。
【図５】実施例によるＨＢＴの断面図である。
【符号の説明】
１ＧａＡｓ層
２ＧａＳ層
３、４電極
１１半絶縁性ＧａＡｓ基板
１２ｉ型ＧａＡｓバッファ層
１３ｉ型ＧａＡｓチャネル層
１４ｎ型ＩｎＧａＰキャリア供給層
１５Ａ、１５Ｂｎ⁺型ＧａＡｓ表面層
１６ゲートリセス部
１７ゲート電極
１８Ａ、１８ＢＧａＳ中間層
１９Ａ、１９Ｂ電極
２０ＳｉＮ保護膜
２１開口
３１半絶縁性ＧａＡｓ基板
３２ｐ^-型ＧａＡｓチャネル層
３３ＧａＳ中間層
３４ＳｉＮ膜
３５Ａ、３５Ｂ電極
３７ゲート電極
４１半絶縁性ＧａＡｓ基板
４２ｎ型ＧａＡｓコレクタ層
４３ｐ型ＧａＡｓベース層
４４ｎ型ＩｎＧａＰエミッタ層
４５ｎ⁺型ＧａＡｓエミッタキャップ層
５０ＧａＳ中間層
５１コレクタ電極
５２ベース電極
５３エミッタ電極
５４ＳｉＯ₂膜[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a semiconductor device having an electrode in ohmic contact with a compound semiconductor and a manufacturing method thereof.
[0002]
[Prior art]
SiO on the surface of the silicon substrate ₂ By forming the film, a favorable insulating film having a low interface state density can be obtained. However, it is difficult to form a good insulating film having a low interface state density on the surface of the compound semiconductor. For example, as an insulating film formed on the surface of GaAs, SiN, SiO ₂ , Ga ₂ O _Three However, it is difficult to reduce the interface state density.
[0003]
Since a good interface between the compound semiconductor and the insulating layer cannot be obtained, it is difficult to fabricate a metal / insulator / semiconductor FET (MISFET) using a compound semiconductor such as GaAs. Therefore, a gate insulating film is not provided between the channel region and the gate electrode, and a metal / semiconductor FET (MESFET) or a high electron mobility transistor (HEMT) using a Schottky contact between the two is used. By adopting, the problem of the interface between the semiconductor and the insulator is avoided.
[0004]
Further, due to the pinning effect of GaAs, when a metal is brought into contact with GaAs, the height of the potential barrier between GaAs and the metal becomes almost constant without depending on the work function of the metal. For this reason, the energy level difference between the Fermi level of the metal and the lower end of the conduction band of GaAs increases, and the electrical resistance of the ohmic contact between the n-type GaAs and the metal tends to increase.
[0005]
As an attempt to improve these, the GaAs surface is (NH _Four ) ₂ S _x A method of treating with a solution of NaS or NaS has been studied. When this treatment is performed, S atoms are bonded to Ga atoms exposed on the GaAs surface, and Ga—S bonds are formed. The GaAs surface is covered with approximately one atomic layer of S atoms, and the surface can be chemically stabilized. By this method, the photoluminescence intensity is increased, or the potential barrier at the interface between GaAs and the metal becomes dependent on the work function of the metal.
[0006]
[Problems to be solved by the invention]
Pinning can be canceled by covering the surface of GaAs with approximately one atomic layer of S atoms, but an SiN film or SiO on the S atomic layer. ₂ When a film or the like is deposited, the photoluminescence intensity is remarkably lowered, and the pinning release effect is also lowered. Further, when a metal layer is deposited on the S atomic layer, the metal atoms in the metal layer react with GaAs by heat treatment, and the pinning release effect is reduced.
[0007]
An object of the present invention is to provide a semiconductor device using a compound semiconductor having a good interface with a low interface state density and a manufacturing method thereof.
[0008]
According to one aspect of the present invention, a substrate having a first surface layer made of a compound semiconductor material in a certain region in the surface, and a Ga, VI group element formed as a group III element on the first surface layer. As a compound material containing S as The thickness is 5-20 nm There is provided a semiconductor device including a first intermediate layer and a first electrode formed on the first intermediate layer and electrically ohmically connected to the first surface layer.
[0009]
By inserting the first intermediate layer between the first surface layer and the first electrode, the surface state density of the first surface layer can be reduced. Thereby, the first electrode can be easily and ohmic connected to the first surface layer.
[0010]
According to another aspect of the present invention, a substrate having a main surface, a collector layer formed on the main surface of the substrate and made of a compound semiconductor material of a first conductivity type, and a partial region of the collector layer A base layer made of a compound semiconductor material of a second conductivity type opposite to the first conductivity type, and an emitter layer made of a compound semiconductor material of the first conductivity type formed on a partial region of the base layer A collector electrode electrically connected to the collector layer in a region where the base layer is not formed on the surface of the collector layer, and the emitter layer formed on the surface of the base layer. A base electrode electrically ohmically connected to the base layer, and an emitter formed on the surface of the emitter layer and electrically ohmically connected to the emitter layer. And at least one of a collector electrode, the collector electrode and the collector layer, between the base electrode and the base layer, and between the emitter electrode and the emitter layer, It consists of a compound material containing S as a Ga, VI group element, The thickness is 5-20 nm A semiconductor device having an intermediate layer is provided.
[0011]
By inserting an intermediate layer between the electrode and the compound semiconductor layer, the surface state density on the surface of the compound semiconductor can be reduced, and an ohmic connection between the two can be ensured.
[0012]
According to another aspect of the present invention, an intermediate layer made of a compound material containing Ga as a group III element and S as a group VI element is formed on the surface layer of the substrate having a surface layer made of a compound semiconductor material. So that the thickness is 5-20 nm There is provided a method for manufacturing a semiconductor device, comprising a step of depositing and a step of forming an electrode on the intermediate layer.
[0013]
By inserting an intermediate layer between the surface layer and the electrode, the surface state density of the surface layer can be reduced. This makes it possible to connect the electrode to the surface layer in an ohmic manner.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
The embodiment of the present invention will be described by taking as an example the case of ohmically connecting a GaAs substrate and a metal electrode.
[0015]
FIG. 1A is a cross-sectional view of a semiconductor device according to an embodiment. A GaS layer 2 is formed on the surface of a GaAs layer 1 having n-type conductivity formed on a semi-insulating GaAs substrate. Electrodes 3 and 4 are formed on two regions of the surface of the GaS layer 2 that are separated from each other. The sheet resistance of the GaAs layer 1 is 200Ω / □, and the thickness of the GaS layer 2 is 10 nm. The electrodes 3 and 4 have a rectangular shape with an area of 150 μm × 200 μm and are arranged so that the distance between them is 40 μm.
[0016]
The GaS layer 2 is formed by, for example, vacuum deposition using tertiary butyl gallium sulfacuben as a solid material. The electrodes 3 and 4 are formed by, for example, vacuum deposition using a lift-off method.
[0017]
FIG. 1B shows current-voltage characteristics when a voltage is applied between the electrodes 3 and 4 in FIG. The case where Ti, Al, and Pt are used as the materials of the electrodes 3 and 4 is shown. For reference, the current-voltage characteristics when Al or Pt electrodes 3 and 4 are directly formed on the GaAs layer 1 of FIG.
[0018]
When the GaS layer 2 is not formed, the current begins to flow only when the applied voltage is about 0.5 V or higher. This is because a Schottky barrier is formed between the electrode 4 and the GaAs layer 1. Also, due to the pinning effect on the GaAs surface, the height of the Schottky barrier is substantially constant regardless of the metal material forming the electrodes 3 and 4. For this reason, substantially the same current-voltage characteristics are obtained when Pt is used as the electrode material and when Al is used.
[0019]
When the GaS layer 2 is disposed between the electrodes 3 and 4 and the GaAs layer 1, a difference appears in the current-voltage characteristics due to the difference in the materials of the electrodes 3 and 4, and the current function increases as the work function of the electrode material increases. Is difficult to flow. This indicates that the pinning effect on the GaAs surface is released. Further, when Ti having a small work function is used as the electrode material, almost ohmic current-voltage characteristics are obtained.
[0020]
Generally, when an insulating material or semiconductor material having a large band gap is sandwiched between the interface between a metal and a semiconductor, it is considered that the resistance between the metal and the semiconductor is increased. However, in the case of the above-described embodiment, the resistance between the metal and the GaAs layer decreases despite the fact that a GaS layer having a larger band gap than GaAs is sandwiched between the metal and the GaAs layer. This is presumably because the GaS layer is thin and a tunnel current flows, so the insertion of the GaS layer does not cause a large increase in resistance, and the effect of canceling the pinning effect is greater.
[0021]
FIG. 2 shows the contact resistivity between the GaAs layer 1 of FIG. 1A and the electrode 3 or 4 as a function of the film thickness of the GaS layer 2. The horizontal axis represents the thickness of the GaS layer in the unit nm, and the vertical axis represents the contact resistivity in the unit Ω · cm. ² Represented by FIG. 2 shows the case where Ti is used as the electrode material. The symbol ● in the figure indicates a case where almost ohmic current-voltage characteristics are obtained, and the symbol ○ indicates a case where current-voltage characteristics such as Schottky contact are obtained.
[0022]
When the thickness of the GaS layer 2 is made thinner than 5 nm, characteristics such as Schottky contact are obtained. This is presumably because the GaS layer 2 is too thin and the GaS region is scattered in the form of islands on the surface of the GaAs substrate 1 and does not cover the entire surface. Even if the thickness of the GaS layer 2 is greater than 20 nm, characteristics such as Schottky contact can be obtained. This is probably because the GaS layer is too thick to make it difficult for the tunnel current to flow.
[0023]
As can be seen from FIG. 2, the preferable film thickness range of the GaS layer 2 is 5 to 20 nm, and the more preferable film thickness range is 10 to 15 nm. . Na The thickness of the GaS layer 2 after film formation is set so that the GaS layer remains between the electrodes 3 and 4 and the GaAs layer 1 even if the electrodes 3 and 4 react with a part of the GaS layer 2. The thickness is preferably equal to or more than two monolayers. Here, the monolayer means a layer in which one atom pair composed of one Ga atom and one S atom is deposited.
[0024]
In FIG. 1A, the case where the intermediate layer 2 inserted between the electrodes 3 and 4 and the GaAs substrate 1 is formed of non-doped GaS has been described. By making the conductivity type of the intermediate layer 2 the same as that of the GaAs layer 1, the connection resistance can be further reduced. Further, as the intermediate layer 2, in addition to GaS, a compound material containing Ga as a group III element and S as a group VI element may be used.
[0025]
Although FIG. 1A illustrates the case where GaAs is used as the substrate, similar effects are expected when other compound semiconductor materials are used. For example, GaAs, AlGaAs, InGaP, InP, InGaAs, InAlAs, InAlGaAs, GaN, AlGaN, InGaN, InAlN, InN, AlN, InAlGaN, InGaAsN, InAlAsN, or InAlGaAsN may be used as the substrate material.
[0026]
FIG. 3 shows a configuration example of a HEMT to which the above embodiment is applied. On the surface of the semi-insulating GaAs substrate 11, a buffer layer 12 made of non-doped high-resistance GaAs having a thickness of 500 nm, non-doped In _0.2 Ga _0.8 A channel layer 13 made of As with a thickness of 14 nm and a carrier supply layer 14 made of n-type InGaP with a thickness of 25 nm are laminated in this order. Si is added to the carrier supply layer 14 as an n-type impurity, and its concentration is 2 × 10. ¹⁸ cm ^-3 It is.
[0027]
On the surface of the carrier supply layer 13, a first surface layer 15A and a second surface layer 15B having a thickness of 70 nm are arranged with a certain distance from each other. Between the first and second surface layers 15A and 15B, a gate recess portion 16 having the upper surface of the carrier supply layer 14 as a bottom surface is defined. The first and second surface layers have a Si concentration of 5 × 10 ¹⁸ cm ^-3 N-type GaAs.
[0028]
A gate electrode 17 made of Al is formed on the surface of the channel layer 14 exposed on the bottom surface of the gate recess 16. The gate electrode 17 is in Schottky contact with the channel layer 14.
[0029]
The surfaces of the first and second surface layers 15A and 15B are respectively covered with first and second intermediate layers 18A and 18B made of GaS and having a thickness of 10 nm. The first intermediate layer 18 </ b> A also covers a region between the first surface layer 15 </ b> A and the gate electrode 17 in the surface of the carrier supply layer 14 exposed on the bottom surface of the gate recess 16. Similarly, the second intermediate layer 18 </ b> B also covers a region between the second surface layer 15 </ b> B and the gate electrode 17 in the surface of the carrier supply layer 14.
[0030]
First and second electrodes 19A and 19B made of Al are formed on partial regions of the first and second intermediate layers 18A and 18B, respectively. Of the surfaces of the first and second intermediate layers 18A and 18B, regions where the first and second electrodes 19A and 19B are not formed are covered with a protective film 20 made of SiN.
[0031]
Since the first intermediate layer 18A is interposed between the first electrode 19A and the first surface layer 15A, the first electrode 19A can be ohmically connected to the first surface layer 15A. Become. Similarly, the second electrode 19B can be connected to the second surface layer 15B in an ohmic manner.
[0032]
Further, the first intermediate layer 18A covers the region between the first electrode 19A and the gate electrode 17 in the surface of the first surface layer 15A and the carrier supply layer 14, and the second intermediate layer 18B. However, it covers the region between the second electrode 19B and the gate electrode 17 in the surfaces of the second surface layer 15B and the carrier supply layer 14. For this reason, the surface of the channel layer 14 can be chemically stabilized, and the operation stability of the HEMT can be improved.
[0033]
Next, a method for manufacturing the HEMT shown in FIG. 3 will be described. On a semi-insulating GaAs substrate 11, a buffer layer 12 made of non-doped high-resistance GaAs and having a thickness of 500 nm, non-doped In _0.2 Ga _0.8 14 nm thick channel layer 13 made of As, Si concentration 2 × 10 ¹⁸ cm ^-3 A 25 nm-thick carrier supply layer 14 made of n-type InGaP is deposited in this order. On the carrier supply layer 14, a thickness of 70 nm and an Si concentration of 5 × 10 10 which become the first and second surface layers 15 A and 15 B ¹⁸ cm ^-3 N-type GaAs layer is deposited.
[0034]
These layers are deposited by MOCVD, for example. As raw materials for Ga, In, As, and P, for example, triethylgallium (TEG), trimethylindium (TMI), arsine (AsH, respectively). _Three ) And phosphine (PH _Three ) Is used. As a raw material of Si which is an n-type impurity, for example, silane (SiH _Four ) Is used. The growth temperature is 600 to 700 ° C., for example.
[0035]
The GaAs layer is patterned to leave the first and second surface layers 15A and 15B and to define the gate recess 16. The etching of GaAs is, for example, H _Three PO _Four And H ₂ O ₂ And H ₂ Performed by wet etching using a mixed solution with O. By using this etchant, GaAs can be selectively etched with respect to the InGaP carrier supply layer 14.
[0036]
The substrate on which the gate recess 16 is formed is stored in a GaS deposition chamber. Using trisdimethylaminoarsine, the natural oxide film formed on the substrate surface is removed under conditions of a substrate temperature of 500 ° C. and a processing time of 10 minutes. Subsequently, several atomic layers of GaAs and InGaP on the substrate surface are etched using HCl gas to clean the surface. Using a tertiary raw material, tertiary butyl gallium sulfacuben, a GaS film having a thickness of 10 nm is deposited on the surface of the substrate under conditions of a substrate temperature of 350 to 500 ° C.
[0037]
A 50 nm thick SiN film is deposited on the GaS film by plasma enhanced CVD (PE-CVD). A resist film is applied on the SiN film, and an opening having a width of 0.4 μm is formed in a region corresponding to the gate electrode 17. Using the resist film as a mask, the SiN film and the GaS film are etched to form the opening 21. First and second intermediate layers 18A and 18B made of GaS films are defined. Etching of the SiN film is performed by, for example, reactive ion etching (RIE) using a fluorine-based gas, and etching of the GaS film is performed by, for example, RIE using a chlorine-based gas. After the etching of the GaS film, the resist film used as an etching mask is removed.
[0038]
A resist film is formed to cover the first and second intermediate layers 18A and 18B, and openings corresponding to the first electrode 19A and the second electrode 19B are formed. Using this resist film as a mask, the SiN film is etched. In the region where the first electrode 19A and the second electrode 19B are formed, the first intermediate layer 18A and the second intermediate layer 18B are exposed at the bottoms of the openings, respectively.
[0039]
An Al film having a thickness of about 500 nm is deposited on the entire surface of the substrate. The Al film deposited thereon is lifted off along with the removal of the resist film, leaving the first electrode 19A and the second electrode 19B in the opening. Next, an opening corresponding to the gate electrode 17 is formed by patterning using a photoresist. The opening corresponding to the gate electrode 17 is slightly larger than the opening 21.
[0040]
An Al film having a thickness of about 500 nm is deposited on the entire surface of the substrate. Along with the removal of the resist film, the Al film deposited thereon is lifted off, leaving the gate electrode 17 in the opening. In this way, the HEMT shown in FIG. 3 is obtained.
[0041]
Note that a two-layer resist film may be used as a resist film for lift-off. A resist film having a high sensitivity is used as a lower resist film, and a resist film having a low sensitivity is used as an upper resist film. Thereby, the opening which has a hollow of the horizontal direction in the side part lower part is formed. For this reason, the Al film deposited on the bottom surface of the opening is less likely to continue to the Al film deposited on the upper surface of the resist film, and lift-off is facilitated.
[0042]
Although the case where the embodiment of the present invention is applied to the HEMT has been described with reference to FIG. 3, the channel layer 13, the carrier supply layer 14, and the first and second surface layers 15A and 15B in FIG. When formed, it becomes a MESFET. Also in the MESFET having such a configuration, the first electrode 19A and the first surface layer 15A, and the second electrode 19B and the second surface layer 15B can be ohmic-connected like the HEMT. Become. In addition, since the GaAs surface is covered with the GaS film, operational stability can be improved.
[0043]
Next, a MISFET to which an embodiment of the present invention is applied will be described with reference to FIG.
[0044]
FIG. 4 shows a cross-sectional view of the MISFET. On the surface of the semi-insulating GaAs substrate 31, a carbon (C) concentration of 3 × 10 ¹⁵ cm ^-3 P ^- A channel layer 32 made of type GaAs and having a thickness of 300 nm is formed. An intermediate layer 33 made of GaS and having a thickness of 5 nm is formed on the channel layer 32.
[0045]
First and second electrodes 35A and 35B are formed on two regions of the surface of the intermediate layer 33 that are spaced apart from each other. A region of the surface of the intermediate layer 33 where the first and second electrodes 35A and 35B are not formed is covered with the SiN film 34. A gate electrode 37 is formed on the SiN film 34 between the first and second electrodes 35A and 35B.
[0046]
The gate electrode 37 and the first and second electrodes 35A and 35B have a three-layer structure in which Ti, Pt, and Au are stacked in order from the lower layer. Ti has a relatively small work function and reduces the resistance between the electrodes 35A and 35B and the n-type channel layer 32. Au reduces the electrical resistance of the electrode itself. Pt prevents the diffusion of Au to the substrate side.
[0047]
Both the first and second electrodes 35A and 35B are ohmically connected to the channel layer 32 through the intermediate layer 33. Further, an SiN film 34 that is an insulator is disposed between the gate electrode 37 and the channel layer 32, and these three layers constitute a MIS structure.
[0048]
In general, in an MIS structure using a compound semiconductor, the interface state density existing at the interface between the insulating film and the semiconductor increases. For this reason, it is difficult to form an inversion layer on the semiconductor surface. As shown in FIG. 4, the interface state density can be reduced by inserting an intermediate layer 33 made of GaS between the SiN film 34 and the channel layer 32. In our experiments, the interface state density is 1 × 10 ¹¹ eV ^-1 cm ^-2 It was possible to reduce to the extent. The normal interface state density is 1 × 10 ¹³ ~ 1x10 ¹⁴ eV ^-1 cm ^-2 Degree. By reducing the interface state density on the semiconductor surface, an inversion layer can be formed on the surface of the channel layer 32.
[0049]
Further, since the surface of the channel layer 32 made of GaAs is covered with the intermediate layer 33 made of GaS, the surface of the channel layer 32 can be chemically stabilized, and stable transistor operation can be ensured. .
[0050]
Next, a method for manufacturing the MISFET shown in FIG. 4 will be described. On the surface of the semi-insulating GaAs substrate 31, p is formed by MOCVD. ^- A channel layer 32 made of type GaAs is deposited. On the channel layer 32, an intermediate layer 33 made of GaS and a SiN film 34 are formed. The intermediate layer 33 and the SiN film 34 are formed in the same manner as the intermediate layers 18A and 18B and the SiN film 20 shown in FIG.
[0051]
Openings are formed in regions of the SiN film 34 corresponding to the first and second electrodes 35A and 35B. Etching of the SiN film is performed by wet etching using, for example, buffered hydrofluoric acid. A gate electrode 37 and first and second electrodes 35A and 35B are formed using a lift-off method.
[0052]
In the above method, the gate electrode 37 and the first and second electrodes 35A and 35B are formed at the same time. However, the gate electrode portion has a MIS structure, and the first and second electrode portions have an ohmic connection. It is done. In this way, a MISFET can be manufactured by a simple process.
[0053]
Next, a hetero-bipolar transistor (HBT) to which an embodiment of the present invention is applied will be described with reference to FIG.
[0054]
FIG. 5 shows a cross-sectional view of the HBT according to the embodiment. On the surface of the semi-insulating GaAs substrate 41, a collector layer 42, a base layer 43, an emitter layer 44, and an emitter cap layer 45 are laminated in this order.
[0055]
The collector layer 42 has a two-layer structure of a lower collector layer 42A and an upper collector layer 42B. The lower collector layer 42A has a Si concentration of 3 × 10 ¹⁸ cm ^-3 N ⁺ It is made of type GaAs and its thickness is 500 nm. The upper collector layer 42B has a Si concentration of 3 × 10 ¹⁶ cm ^-3 The n-type GaAs is 450 nm thick. The upper collector layer 42B is processed into a mesa shape, and a part of the upper surface of the lower collector layer 42A is exposed around the upper collector layer 42B.
[0056]
The base layer 43 has a carbon concentration of 4 × 10. ¹⁹ cm ^-3 P ⁺ It is made of type GaAs and has a thickness of 70 nm.
[0057]
The laminated structure of the emitter layer 44 and the emitter cap layer 45 is processed into a mesa shape on the base layer 43. A part of the upper surface of the base layer 43 is exposed around the emitter layer 44. The emitter layer 44 has a Si concentration of 3 × 10. ¹⁷ cm ^-3 The n-type InGaP is 50 nm in thickness. The emitter cap layer 45 is made of n-type GaAs, and the Si concentration in the lower 150 nm thick portion is 3 × 10 5. ¹⁷ cm ^-3 The Si concentration in the upper 50 nm thick portion is 3 × 10 ¹⁸ cm ^-3 It is.
[0058]
The surfaces of the collector layer 42, the base layer 43, the emitter layer 44, and the emitter cap layer 45 are covered with an intermediate layer 43 made of GaS and having a thickness of 10 nm.
[0059]
In the intermediate layer 50, openings are respectively formed in a region on the upper surface of the emitter cap layer 45 and a region around the upper collector layer 42B in the upper surface of the lower collector layer 42A. A collector electrode 51 is formed in an opening formed around the upper collector layer 42B, and an emitter electrode 53 is formed in an opening formed in the upper surface of the emitter cap layer 45. The collector electrode 51 and the emitter electrode 53 have a three-layer structure including an AuGe layer having a thickness of 20 nm, an Ni layer having a thickness of 5 nm, and an Au layer having a thickness of 300 nm in order from the bottom.
[0060]
The interface between the collector electrode 51 and the lower collector layer 42A and the interface between the emitter electrode 53 and the emitter cap layer 45 are alloyed by heat treatment, and an ohmic connection is obtained.
[0061]
A base electrode 52 is formed on the upper surface of the base layer 43 on a region around the emitter layer 44 via an intermediate layer 50. The base electrode 52 has a two-layer structure in which Pt and Au are stacked in order from the bottom, or a four-layer structure in which Pt, Ti, Pt, and Au are stacked. Since the intermediate layer 50 made of GaS is inserted between the base electrode 52 and the base layer 43, an ohmic connection can be obtained between them without alloying the interface. Further, by using Pt having a relatively large work function for the lowermost layer of the base electrode 52, the connection resistance between the p-type base layer 43 and the base electrode 52 can be lowered.
[0062]
A region of the surface of the intermediate layer 50 that is not covered with the base electrode 52 is SiO having a thickness of 500 nm. ₂ Covered with a membrane 54.
[0063]
Since the surface of the base layer 43, particularly the region around the emitter layer 44, is covered with the intermediate layer 50 made of GaS, the pn junction region between the base and emitter becomes SiO 2. ₂ There is no direct contact with the insulating film such as the film 54. For this reason, surface recombination in the pn junction region is suppressed, a current gain is high, and a highly reliable HBT can be obtained.
[0064]
Next, a method for manufacturing the HBT shown in FIG. 5 will be described.
On the surface of the semi-insulating GaAs substrate 41, a lower collector layer 42A, an upper collector layer 42B, a base layer 43, an emitter layer 44, and an emitter cap layer 45 are sequentially deposited. These layers are deposited by, for example, MOCVD. The emitter cap layer 45 and the emitter layer 44 are patterned to expose the surface of the base layer 43. Etching of the emitter cap layer 45 is performed by H _Three PO _Four And H ₂ O ₂ And H ₂ Performed by wet etching using a mixed solution with O. Etching of the emitter layer 44 involves HCl and H _Three PO _Four And wet etching using a mixed solution.
[0065]
Next, the base layer 43 and the upper collector layer 42A are patterned. At this time, by controlling the etching time, the etching is stopped when the upper surface of the lower collector layer 42A is exposed.
[0066]
A GaS film having a thickness of 10 nm is deposited on the entire surface of the substrate. This GaS film becomes the intermediate layer 50 shown in FIG. The GaS film is deposited by the same method as the GaS intermediate layers 18A and 18B shown in FIG. In order to deposit a GaS film on the side wall of the mesa portion with good reproducibility, it is preferable to make the GaS beam incident from an oblique direction with respect to the substrate surface.
[0067]
On the GaS film, for example, the substrate temperature is set to 300 ° C. and the thickness of SiO nm is 500 nm by PE-CVD. ₂ Deposit a film. This SiO ₂ The film is made of SiO shown in FIG. ₂ A film 54 is formed.
[0068]
This SiO ₂ A resist pattern having openings corresponding to the collector electrode 51 and the emitter electrode 53 is formed on the film. Using this resist pattern as a mask, SiO ₂ Etch the film. SiO ₂ The film is etched by wet etching using buffered hydrofluoric acid. By using buffered hydrofluoric acid, SiO ₂ For the GaS film under the film, SiO ₂ The membrane can be selectively removed.
[0069]
Subsequently, SiO ₂ The underlying GaS film is etched through the opening formed in the film. Etching of the GaS film is performed using HCl and H _Three PO _Four And wet etching using a mixed solution. By using this mixed solution, the GaS film can be selectively etched with respect to GaAs under the GaS film.
[0070]
The GaAs surface exposed at the opening of the GaS film is changed to H _Three PO _Four And H ₂ O ₂ And H ₂ Etch about 10 nm with a mixed solution with O. AuGe, Ni, and Au layers are sequentially deposited on the entire surface of the substrate, and the collector electrode 51 and the emitter electrode 53 are left by a lift-off method. A heat treatment is performed at a temperature of 400 ° C. for 1 minute to alloy the interface between each electrode and the underlying GaAs.
[0071]
Next, a resist pattern having an opening corresponding to the base electrode 52 is formed on the substrate. Using this resist pattern as a mask, SiO ₂ The film is etched to form an opening in a region where the base electrode 52 is formed. The intermediate layer 50 made of GaS is exposed at the bottom of the opening.
[0072]
Pt and Au are sequentially deposited on the entire surface of the substrate, and the base electrode 52 is left using a lift-off method. In this way, the HBT shown in FIG. 5 is obtained.
[0073]
FIG. 5 shows a case where AuGe is used for the lowermost layer of the emitter electrode 53 and the collector electrode 51, each electrode and the GaAs layer are brought into direct contact, and the interface is alloyed to obtain ohmic contact. Instead of obtaining ohmic contact by alloying, a GaS layer is interposed between the first and second electrodes 19A and 19B and the first and second surface layers 15A and 15B shown in FIG. It can also be inserted to obtain an ohmic connection. In this case, in order to reduce the connection resistance with n-type GaAs, it is preferable to form the lowermost layer of the electrode with Ti or the like having a relatively small work function.
[0074]
Although the present invention has been described with reference to the embodiments, the present invention is not limited thereto. It will be apparent to those skilled in the art that various modifications, improvements, combinations, and the like can be made.
[0075]
【The invention's effect】
As described above, according to the present invention, an ohmic connection can be obtained without alloying the contact interface by inserting an intermediate layer such as GaS between a metal and a compound semiconductor.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a semiconductor device according to an embodiment of the present invention and a graph showing current-voltage characteristics.
FIG. 2 is a graph showing the electrical resistance between an electrode and GaAs as a function of the film thickness of a GaS layer inserted therebetween.
FIG. 3 is a cross-sectional view of a HEMT according to an embodiment.
FIG. 4 is a cross-sectional view of a MISFET according to an embodiment.
FIG. 5 is a cross-sectional view of an HBT according to an embodiment.
[Explanation of symbols]
1 GaAs layer
2 GaS layer
3, 4 electrodes
11 Semi-insulating GaAs substrate
12 i-type GaAs buffer layer
13 i-type GaAs channel layer
14 n-type InGaP carrier supply layer
15A, 15B n ⁺ Type GaAs surface layer
16 Gate recess
17 Gate electrode
18A, 18B GaS intermediate layer
19A, 19B electrode
20 SiN protective film
21 opening
31 Semi-insulating GaAs substrate
32 p ^- Type GaAs channel layer
33 GaS intermediate layer
34 SiN film
35A, 35B electrode
37 Gate electrode
41 Semi-insulating GaAs substrate
42 n-type GaAs collector layer
43 p-type GaAs base layer
44 n-type InGaP emitter layer
45 n ⁺ Type GaAs emitter cap layer
50 GaS intermediate layer
51 Collector electrode
52 Base electrode
53 Emitter electrode
54 SiO ₂ film

Claims

A substrate having a first surface layer made of a compound semiconductor material in a region within the surface;
A first intermediate layer formed on the first surface layer, made of a compound material containing Ga as a group III element and S as a group VI element, and having a thickness of 5 to 20 nm;
A semiconductor device comprising: a first electrode formed on the first intermediate layer and electrically ohmically connected to the first surface layer.

The semiconductor device according to claim 1, wherein the first intermediate layer is made of GaS.

The semiconductor device according to claim 1, wherein the first surface layer and the first intermediate layer have the same conductivity type.

The first surface layer is one selected from the group consisting of GaAs, AlGaAs, InGaP, InP, InGaAs, InAlAs, InAlGaAs, GaN, AlGaN, InGaN, InAlN, InN, AlN, InAlGaN, InGaAsN, InAlAsN, and InAlGaAsN. The semiconductor device according to claim 1, which is made of a material.

further,
A second surface layer formed of the same compound semiconductor material as the first surface layer, which is disposed at a certain distance from the first surface layer in the surface of the substrate;
A second intermediate layer formed on the second surface layer by the same compound material as the first intermediate layer and having a thickness of at least two monolayers;
The second electrode formed on the second intermediate layer and electrically ohmically connected to the second surface layer;
A channel layer disposed in a region between the first surface layer and the second surface layer, connected to the first and second surface layers, and made of a compound semiconductor material;
Wherein formed on the surface of the channel layer, the semiconductor device according to any one of claims 1 to 4 having a gate electrode Schottky contact with the channel layer.

The first intermediate layer covers a region between the surface of the first surface layer and the surface of the channel layer between the first electrode and the gate electrode, and the second intermediate layer is The semiconductor device according to claim 5 , wherein a region between the second electrode and the gate electrode is covered among the surface of the second surface layer and the surface of the channel layer.

The substrate is
A support substrate having a main surface;
A channel layer formed of a non-doped compound semiconductor material on the main surface of the support substrate;
On the channel layer, a carrier supply layer formed of a compound semiconductor material having a larger band gap than the channel layer and doped with a conductive impurity;
The first surface layer is formed on a partial region of the carrier supply layer;
further,
A second surface layer formed of the same compound semiconductor material as the first surface layer, which is disposed at a certain distance from the first surface layer in the surface of the carrier supply layer;
On the second surface layer, a second intermediate layer formed of the same compound material as the first intermediate layer and having a thickness of 5 to 20 nm;
A second electrode formed on the second intermediate layer and electrically ohmically connected to the second surface layer;
In the region between the first surface layer and a second surface layer, the semiconductor device according to any one of claims 1 to 4 having a gate electrode Schottky contact with the carrier supply layer.

The first intermediate layer covers a region between the first electrode and the gate electrode in the surface of the first surface layer and the surface of the carrier supply layer, and the second intermediate layer The semiconductor device according to claim 7 , which covers a region between the second electrode and the gate electrode in the surface of the second surface layer and the surface of the carrier supply layer.

further,
A surface of the first intermediate layer is disposed on a region where the first electrode is not formed at a distance from the first electrode, and the first surface layer is electrically connected to the first surface layer. A second electrode connected in ohmic fashion;
An insulating layer formed on a region of the surface of the first intermediate layer between the first electrode and the second electrode;
The semiconductor device according to any one of claims 1 to 4, and a gate electrode formed on the insulating layer.

A substrate having a main surface;
A collector layer formed on a main surface of the substrate and made of a compound semiconductor material of a first conductivity type;
A base layer formed on a partial region of the collector layer and made of a compound semiconductor material of a second conductivity type opposite to the first conductivity type;
An emitter layer formed on a partial region of the base layer and made of a compound semiconductor material of a first conductivity type;
In a region where the base layer is not formed in the surface of the collector layer, a collector electrode electrically connected to the collector layer in an ohmic manner;
A base electrode electrically ohmically connected to the base layer in a region of the surface of the base layer where the emitter layer is not formed;
An emitter electrode formed on a surface of the emitter layer and electrically ohmically connected to the emitter layer;
Arranged in at least one of the collector electrode and the collector layer, between the base electrode and the base layer, and between the emitter electrode and the emitter layer. A semiconductor device comprising an intermediate layer made of a compound material containing S as an element and having a thickness of 5 to 20 nm .

The semiconductor device according to claim 10 , wherein the intermediate layer is disposed between the base electrode and the base layer, and covers a region between the base electrode and the emitter layer on the surface of the base layer. .

On the surface layer of the substrate having a surface layer made of a compound semiconductor material, an intermediate layer made of a compound material containing Ga as a group III element and S as a group VI element is deposited so as to have a thickness of 5 to 20 nm. And a process of
And a step of forming an electrode on the intermediate layer.

The method of manufacturing a semiconductor device according to claim 12 , wherein the intermediate layer is formed of GaS.

The surface layer is formed of one material selected from the group consisting of GaAs, AlGaAs, InGaP, InP, InGaAs, InAlAs, InAlGaAs, GaN, AlGaN, InGaN, InAlN, InN, AlN, InAlGaN, InGaAsN, InAlAsN, and InAlGaAsN. 14. The method for manufacturing a semiconductor device according to claim 12 , wherein the semiconductor device is manufactured.