JP3856735B2

JP3856735B2 - Image reading device

Info

Publication number: JP3856735B2
Application number: JP2002195356A
Authority: JP
Inventors: 洋介山本
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2002-07-04
Filing date: 2002-07-04
Publication date: 2006-12-13
Anticipated expiration: 2022-07-04
Also published as: JP2004040515A

Description

【０００１】
【発明の属する技術分野】
本発明は、画像読み取り装置に関するものである。
【０００２】
【従来の技術】
画像読み取り装置は、図６に示すように、例えば１９個のＩＣチップＫ₁、Ｋ₂、・・・、Ｋ₁₉ を不図示の印刷配線ボート上に一列に配置実装して成る。これらの各ＩＣチップＫ₁、Ｋ₂、・・・、Ｋ₁₉ から信号が順次出力され、各ＩＣチップＫ₁、Ｋ₂、・・・、Ｋ₁₉ から出力された信号はＡ／Ｄ変換器１でデジタル信号に変換されて出力端子２から外部へ出力される。各チップＫ₁、Ｋ₂、・・・、Ｋ₁₉ の構成は同一であり、その構成を図７を用いて説明する。
【０００３】
光電変換素子であるフォトダイオードＤ₁、Ｄ₂、・・・、Ｄ_n のアノードはグランドに接続されており、一方、カソードはそれぞれ増幅用のｐチャネルのＭＯＳ型トランジスタＡ₁、Ａ₂、・・・、Ａ_n のゲートにそれぞれ接続されている。
【０００４】
トランジスタＡ₁、Ａ₂、・・・、Ａ_n のソースはそれぞれ定電流源Ｉ₀、Ｉ₁、Ｉ₂、
・・・、Ｉ_n に接続されている。トランジスタＡ₁、Ａ₂、・・・、Ａ_n のドレインはグランドに接続されている。
【０００５】
バイアス電圧供給回路３は正の直流電圧を安定して出力する。バイアス電圧供給回路３から出力される電圧（以下、「バイアス電圧」と称する）は、スイッチング用のｐチャネルのＭＯＳ型トランジスタＢ₁、Ｂ₂、・・・、Ｂ_n を介してそれぞれフォトダイオートＤ₁、Ｄ₂、・・・、Ｄ_n のカソードに印加される。
【０００６】
尚、トランジスタＢ_k（ｋ＝１、２、・・・ｎ）がＯＮすると、フォトダイオードＤ_kには逆方向にバイアス電圧が印加され、所定量の電荷が蓄積される。尚、以下において、このことを「フォトダイオードＤ_k が初期化される」と称する。初期化が解除された後は、入射光に応じた電圧を示すことになる。
【０００７】
トランジスＡ₁、Ａ₂、・・・、Ａ_n のソースはスイッチング用のｐチャネルのＭＯＳ型トランジスタＣ₁、Ｃ₂、・・・、Ｃ_n を介してｎチャネルのＭＯＳ型トランジスタＱ₁ のゲートに接続されている。
【０００８】
トランジスタＣ₁、Ｃ₂、・・・、Ｃ_n のゲートにはそれぞれシフトレジスタ５の端子Ｏ₁、Ｏ₂、・・・、Ｏ_n から出力される信号が与えられている。トランジスＱ₁のソースは定電流源６に接続されており、そのドレインには電源電圧Ｖ_DD が印加されている。
【０００９】
バッファアンプ８は演算増幅器の出力を反転入力端子（−）に帰還した構成でありバッファアンプ８の入力側（演算増幅器の非反転入力端子（＋））はトランジスタＱ₁ のソースに接続されている。
【００１０】
すなわち、フォトダイオードＤ₁、Ｄ₂、・・・、Ｄ_n の電圧はそれぞれトランジスタＡ₁、Ａ₂、・・・、Ａ_n を用いて構成されたソースフォロワ回路及びトランジスタＱ₁ を用いて構成されたソースフォロワ回路を介してバッファアンプ８に入力される。
【００１１】
バッファアンプ８の出力側（演算増幅器の出力端子）は演算増幅器１１の反転入力端子（−）に接続されている。この反転入力端子（−）には抵抗Ｒ₅₀ を介して演算増幅器１１の出力端子が接続されているとともに、非反転入力端子（＋）ＩＣチップの端子Ｔ_REFに外部から印加される基準電圧が抵抗Ｒ₆₀を介して印加されている。
【００１２】
バッファアンプ１５は演算増幅器の出力をその反転入力端子（−）に帰還した構成であり、バッファアンプ１５の入力側には、コンデンサ１２を介して演算増幅器１１の出力端子が接続されるとともに、端子Ｔ_REF に外部から印加される基準電圧がアナログスイッチ１３を介して印加されている。
【００１３】
そして、ロジック回路４０の端子Ｌ₁ から出力される信号が、アナログスイッチ１３を構成するｎチャネルのＭＯＳ型トランジスタのゲートにはそのまま与えられ、一方、アナログスイッチ１３を構成するｐチャネルのＭＯＳ型トランジスタのゲートにはインバータ１４を介して与えられている。すなわち、アナログスイッチ１３は、ロジック回路４０の端子Ｌ₁ から出力される信号がハイレベルのときにＯＮであり、同信号がローレベルのときにＯＦＦである。尚、アナログスイッチ１３は、先頭のフォトダイオードＤ₁ の電圧を読み出す前に所定の期間だけＯＮとなるように、ロジック回路４０によって制御される。
【００１４】
バッファアンプ１５の出力はアナログスイッチ１６を介してＩＣチップの端子Ｔ_OUT から外部に出力される。そして、ロジック回路４０の端子Ｌ₂から出力される信号が、アナログスイッチ１６を構成するｎチャネルのＭＯＳ型トランジスタのゲートにはそのまま与えられ、一方、アナログスイッチ１６を構成するｐチャネルのＭＯＳ型トランジスタのゲートにはインバータ１７を介して与えられている。すなわち、アナログスイッチ１６は、ロジック回路４０の端子Ｌ２から出力される信号がハイレベルのときにＯＮであり、同信号がローレベルのときにＯＦＦである。
【００１５】
尚、アナログスイッチ１６は、最初のフォトダイオードＤ₁の電圧を読み出す直前から最後のフォトダイオードＤ_nの電圧の読み出しを完了するまでの間、ＯＮしているように、ロジック回路４０によって制御される。定電流源駆動回路１８０は、各定電流源Ｉ₁、Ｉ₂、・・・、Ｉ_n、６を駆動する回路であり、その動作はロジック回路４０によって制御されるようになっている。
【００１６】
ロジック回路４０は、ＩＣチップの端子Ｔ_STに外部から入力されるスタートトリガ信号ＳＴとＩＣチップの端子Ｔ_CLKに外部から入力されるクロック信号ＣＬＫとを入力しており、これらの信号に基づいて、上述したように、アナログスイッチ１３、１６、及び、定電流源駆動回路１８０を制御する。
【００１７】
スタートトリガ信号ＳＴ及びクロック信号ＣＬＫは、ロジック回路４０を通して、シフトレジスタ５にも入力されている。シフトレジスタ５は、スタートトリガ信号ＳＴの立ち上がり後、クロック信号ＣＬＫの立ち下がりに同期して、クロック信号ＣＬＫの１周期に等しいパルス幅をもつ負のパルスを端子Ｏ₁、Ｏ₂、・・・、Ｏ_nから順次出力する。
【００１８】
したがって、端子Ｏ₁、Ｏ₂、・・・、Ｏ_nからそれぞれ出力される信号は図２にＳＣ₁、ＳＣ₂、・・・、ＳＣ_nで示すようになり、ｔ₂〜ｔ₄の間にトランジスタＣ₁がＯＮし、ｔ₄〜ｔ₆の間にトランジスタＣ₂がＯＮし、・・・というように、トランジスタＣ₁、Ｃ₂、・・・、Ｃ_nが順次クロックの１周期だけＯＮとなって、フォトダイオードＤ₁、Ｄ₂、・・・、Ｄ_nの電圧が順次トランジスタＱ₁のゲートに導かれる。
【００１９】
また、シフトレジスタ５は、スタートトリガ信号ＳＴの立ち上がり後であって、
クロック信号ＣＬＫが一度立ち下がった後のクロック信号ＣＬＫの立ち上がりに周期して、クロック信号ＣＬＫの１周期に等しいパルス幅をもつ負のパルスを端子Ｍ₁、Ｍ₂、・・・、Ｍ_nから順次出力する。
【００２０】
したがって、端子Ｍ₁、Ｍ₂、・・・、Ｍ_nからそれぞれ出力される信号は図２にＳ₁、ＳＢ₂、・・・、ＳＢ_nで示すようになり、ｔ₃〜ｔ₅の間にトランジスタＢ₁がＯＮし、ｔ₅〜ｔ₇の間にトランジスタＢ₂がＯＮし、・・・というように、トランジスＢ₁、Ｂ₂、・・・、Ｂ_nが順次クロックの１周期だけＯＮとなって初期化される。
【００２１】
以上より、例えばフォトダイオードＤ₁の電圧についてみると、図２において、トランジスタＣ₁がｔ₂〜ｔ₄の間にＯＮして読み出されるが、ｔ₃〜ｔ₄の間（すなわち、読み出し期間の後半）にはトランジスタＢ₁もＯＮして初期化されるので、ｔ₂〜ｔ₃の間（すなわち、読み出し期間の前半）に読み出された信号のみが有効となる。他のフォトダイオードＤ₂、Ｄ₃・・・、Ｄ_nについても、読み出し期間の前半に読み出された信号のみが有効となる。尚、以下、図２中のｔ₃〜ｔ₄の間、ｔ₅〜ｔ₆の間、・・・に相当する読み出し期間の後半、すなわち、フォトダイオードが初期化される区間を「バイアス区間」と称するものとする。
【００２２】
さらに、シフトレジスタ５は、端子Ｏｎからパルスを出力した後に所定のタイミングで端子Ｅから正のパルスを１つ出力する。そして、シフトレジスタ５の端子Ｅから出力される信号は、ＩＣチップの端子Ｔ_soから外部に出力され、次のＩＣチップの端子Ｔ_siに入力される、すなわち、次のＩＣチップにてスタートトリガ信号ＳＴとして用いられる。
【００２３】
【発明が解決しようとする課題】
以上の構成により、フォトダイオードＤ₁、Ｄ₂、・・・、Ｄ_nの順にそれらの電圧が読み出されるが、従来は、先頭のフォトダイオードＤ₁の電圧を読み出す前に所定の期間だけアナログスイッチ１３をＯＮさせてコンデンサ１２を充電するようになっていたので、各フォトダイオードＤ₁、Ｄ₂、・・・、Ｄ_nの電圧がコンデンサ１２の固定された電圧に上乗せして読み出されていた。
【００２４】
したがって、端子Ｔ_outから実際に出力される電圧Ｖ_outは、フォトダイオードＤ_Kの電圧Ｖ_DKが読み出されているとすると、
Ｖ_out＝Ｊ₁・（Ｖ_DK＋Ｖ_GSA−Ｖ_GSQ1）＋Ｊ₂・Ｖ_REF＋Ｖ_C
となる。
【００２５】
尚、Ｊ₁及びＪ₂は抵抗Ｒ₅₀、Ｒ₆₀の抵抗値によって決まる定数、Ｖ_GSKはトランジスタＡ_Kのゲート・ソース間電圧、Ｖ_GSQ1はトランジスタＱ₁のゲート・ソース間電圧、Ｖ_REFは端子Ｔ_REFに外部から印加される基準電圧、Ｖ_Cはコンデンサ１２の電圧である。
【００２６】
そして、トランジスタＡ₁、Ａ₂、・・・、Ａ_nのゲート・ソース間電圧Ｖ_GSKに製造ばらつきがあるため、各ビット毎の出力レベルが均一にならないという問題があった。具体的には、トランジスタＡ₁、Ａ₂、・・・、Ａ_nのゲート・ソース間電圧Ｖ_GSKのばらつきは約１０〜２０mＶ程度あり、このばらつきがそのまま増幅されて出力されていたため、各フォトダイオードＤ₁、Ｄ₂、・・・、Ｄ_nへの入射光が同一である場合における出力電圧Ｖ_outの波形は例えば図８に示すようになり、出力電圧Ｖ_outのばらつきＶ_OFが大きかった。
【００２７】
そこで、本発明は、読み取られた画像の精度を向上させた画像読み取り装置を提供することを目的とする。
【００２８】
【課題を解決するための手段】
上記の目的を達成するため、本発明では、
複数の光電変換素子と、
該各光電変換素子を所定の電圧にセットする初期化手段と、
前記各読み取り用の光電変換素子毎に設けられた増幅手段と、
該増幅手段を介した前記複数の読み取り用の光電変換素子の信号を順番に選択する選択手段と、
該選択手段で選択された信号に所定の処理を施して出力する信号処理手段と、
該信号処理手段の出力端子側に接続された容量素子と、
該容量素子をその他端から充電する充電手段と、
前記信号処理手段から出力される信号が前記容量素子の電圧に上乗せして出力されるとともに、前記光電変換素子の信号が選択される毎に、その信号が選択された光電変換素子が所定の電圧にセットされるように制御する制御手段と、
を有する画像読み取り装置において、
前記光電変換素子の信号が選択される前に、その１つ前に選択された光電変換素子が所定の電圧にセットされている間に前記容量素子が所定値に充電されるように制御する手段を設けている。
【００２９】
この構成により、各光電変換素子の信号が読み出される毎に、信号が読み出された光電変換素子が初期化されるが、この間にコンデンサが充電され、これにより、各ビットの出力レベルをより均一なものとすることができる。
【００３０】
【発明の実施の形態】
以下に、本発明の実施形態を図面を参照しながら説明する。本発明の一実施形態である画像読み取り装置を構成する各ＩＣチップ内部の構成を図１を用いて説明する。尚、従来技術として示した図７と同一部分には同一符号を付して説明を省略する。
【００３１】
光電変換素子であるフォトダイオードＤ₀のアノードはグランドに接続されており、一方、カソードはそれぞれ増幅用のｐチャネルのＭＯＳ型トランジスタＡ₀のゲートに接続されている。トランジスタＡ₀のソースは定電流源Ｉ₀に接続されている。トランジスタＡ₀のドレインはグランドに接続されている。トランジスタＡ₀のソースはｎチャネルのＭＯＳ型トランジスタＱ₂のゲートに直接接続されている。
【００３２】
尚、フォトダイオードＤ₀は画像の読み取りには関与しないものであり、以下、「ダミーフォトダイオード」と称するものとする。これに対して、フォトダイオードＤ₁、Ｄ₂、・・・、Ｄ_nは画像を読み取るためのものであり、以下、「読み取用
のフォトダイオード」と称するものとする。
【００３３】
ダミーフォトダイオードＤ₀のカソードにはスイッチング用のｐチャネルのＭＯＳ型トランジスタＢ₀を介してバイアス電圧が印加されている。トランジスタＢ₀のゲートにはロジック回路４の端子Ｍ₀から出力される信号が与えられている。
【００３４】
バッファアンプ９はバッファアンプ８と同一の構成であり、その入力側はトランジスタＱ₂のソースに接続されている。トランジスタＱ₂のソースは定電流源７に接続されており、また、そのドレインには電源電圧Ｖ_DDが印加されている。
【００３５】
すなわち、ダミーフォトダイオードＤ₀の電圧はトランジスタＡ_Oを用いて構成されたソースフォロワ回路及びトランジスタＱ₂を用いて構成されたソースフォロワ回路を介してバッファアンプ９に入力されている。
【００３６】
バッファアンプ８の出力側（演算増幅器の出力端子）は抵抗Ｒ₁を介して演算増器１０の反転入力端子（−）に、バッファアンプ９の出力側は抵抗Ｒ₂を介して演算増幅器１０の非反転入力端子（＋）に、それぞれ接続されている。
【００３７】
演算増幅器１０の反転入力端子（−）にはＩＣチップの端子Ｔ_REFに外部から印加される基準電圧が抵抗Ｒ₄を介して印加されている。演算増幅器１０の出力端子は、抵抗Ｒ₃を介して演算増幅器１０の反転入力端子（−）に接続されるとともに、次段の演算増幅器１１の非反転入力端子（＋）に接続されている。
【００３８】
演算増幅器１１の反転入力端子（−）には抵抗Ｒ₅を介して演算増幅器１１の出力端子が接続されているとともに、端子Ｔ_REFに外部から印加される基準電圧が抵抗Ｒ₆を介して印加されている。
【００３９】
アナログスイッチ１６は、最初のフォトダイオードＤ₁の電圧を読み出す直前から最後のフォトダイオードＤ_nの電圧の読み出しを完了するまでの間、ＯＮしているように、ロジック回路４の端子Ｌ₂から出力される信号によって制御される。
【００４０】
定電流源駆動回路１８は、各定電流源Ｉ₀、Ｉ₁、Ｉ₂、・・・、Ｉ_n、６、７を駆動する回路であり、その動作はロジック回路４によって制御されるようになっている。
【００４１】
ロジック回路４は、ＩＣチップの端子Ｔ_SIに外部から入力されるスタートトリガ信号ＳＴとＩＣチップの端子Ｔ_CLKに外部から入力されるクロック信号ＣＬＫとを入力している。そして、ロジック回路４は、入力するクロック信号ＣＬＫを反転っせた信号を端子Ｍ₀から出力する。
【００４２】
したがって、端子Ｍ₀から出力される信号は、図２にＳＢ₀で示すようになり、トランジスタＢ₀はｔ₁〜ｔ₂の間、ｔ₃〜ｔ₄の間、・・・でＯＮ、ｔ₂〜ｔ₃の間、ｔ₄ 〜ｔ₅の間・・・でＯＦＦとなるように、クロック信号ＣＬＫの半周期毎にＯＮ／ＯＦＦが切り換わる。
【００４３】
以上の構成により、抵抗Ｒ₁、Ｒ₂、Ｒ₃、Ｒ₄、Ｒ₅、Ｒ₆の抵抗値を適切に設定しておけば、各読み取り用のフォトダイオードＤ₁、Ｄ₂、・・・、Ｄ_nの電圧について、ダミーフォトダイオードＤ₀の電圧との差分が増幅されて順次出力されるが、これにより、ＩＣチップ毎にフォトダイオードの電圧レベルに製造ばらつきがあったとしても、ＩＣチップ毎の出力レベルが均一なものとなる。
【００４４】
というのは、ダミーフォトダイオードＤ₀はクロック信号ＣＬＫの半周期毎に初期化されているので、ダミーフォトダイオードＤ₀の電圧は、実質的には、製造ばらつきによる電圧レベルの誤差分のみを示すことになり、各読み取り用のフォトダイオードＤ₁、Ｄ₂、・・・、Ｄ_nの電圧とダミーフォトダイオードＤ₀の電圧との差分をとることで、製造ばらつきによる誤差分が打ち消されるからである。
【００４５】
また、ロジック回路４は、スタートトリガ信号ＳＴの立ち上がり後であって、クロック信号ＣＬＫが一度立ち下がった後のクロック信号ＣＬＫの立ち上がりに同期して、クロック信号ＣＬＫの半周期のパルス幅をもつ正のパルスを端子Ｌ₁から出力する。そして、この正のパルスは、スタートトリガ信号ＳＴの１回の立ち上がりに対してｎ個出力されるようになっている。
【００４６】
したがって、ロジック回路４の端子Ｌ₁から出力される信号は、図３にＳ₁で示すようになり、ｔ₃ 〜ｔ₄の間、ｔ₅〜ｔ₆の間、・・・では、すなわち、各バイアス区間ではハイレベル、バイアス区間以外ではローレベルとなる。
【００４７】
そして、ロジック回路４の端子Ｌ₁から出力される信号は、アナログスイッチ１３を構成するｎチャネルのＭＯＳ型トランジスタのゲートにそのまま与えられるとともに、インバータ１４を介してアナログスイッチ１３を構成するｐチャネルのＭＯＳ型トランジスタのゲートに与えられる。
【００４８】
これにより、バイアス区間では、アナログスイッチ１３がＯＮとなって、コンデンサ１２が充電される。バイアス区間では、信号が読み出されている読み取り用のフォトダイオード及びダミーフォトダイオードＤ₀が初期化されており、信号が読み出されている読み取り用のフォトダイオードの電圧とダミーフォトダイオードＤ₀の電圧とが等しいので、例えば図３中のｔ₃ 〜ｔ₄の間では、コンデン１
２の電圧Ｖ_Cは、図１中に示す極性で、

となる。
【００４９】
したがって、図３中のｔ₄〜ｔ₅の間にはフォトダイオードＤ₁の電圧Ｖ_D1が読み出されるが、そのときの出力電圧Ｖ_OUTは、

となる。
【００５０】
尚、α及びβは抵抗Ｒ₁、Ｒ₂、Ｒ₃、Ｒ₄、Ｒ₅、Ｒ₆の抵抗値によって決まる定数、Ｖ_DOはダミーフォトダイオードの電圧、Ｖ_GSOはトランジスタＡ₀のゲートーソース間電圧、Ｖ_GSQ2はトランジスタＱ₂のゲートソース間電圧である。
【００５１】
一般的に考えると、フォトダイオードＤ_Kの電圧Ｖ_DKが読み出されているときの出力電圧Ｖ_OUTは、
Ｖ_OUT＝α・｛（Ｖ_DK−Ｖ_DO）＋（Ｖ_GSK−Ｖ_GS(k-1)）｝＋Ｖ_REF
となる。
【００５２】
この式には、その信号が読み出されている読み取り用のフォトダイオードＤ₁に対応するソースフォロワ回路を構成するトランジスタＡ_Kのゲートソース間電圧と１つ前の隣接するフォトダイオードＤ_k-1に対応するソースフォロワ回路を構成するトランジスタＡ_k-3のゲートーソース間電圧の差の定数倍の項が存在するが、隣接するトランジスタのゲートーソース間電圧のばらつきは離れている場合よりも一般的に小さいことから、各ビット毎の出力レベルがより均一なものとなる。
【００５３】
具体的には、隣接する２つのトランジスタのゲートーソース間電圧の差のばらつきは約１〜２mv程度であり、この電圧が増幅されたものがばらつきとして出力されるだけであるので、各読み取り用のフォトダイオードＤ₁、Ｄ₂、・・・、Ｄ_nへの入射光が同一である場合における出力電圧Ｖ_OUTの波形は例えば図４に示すようになり、出力電圧Ｖ_OUTのばらつきＶ_OFが小さくなる。
【００５４】
尚、本実施形態では、全てのバイアス区間にコンデンサ１２を充電するようになっていたが、各ビット毎の出力レベルが均一になるのであれば、１つおきのバイアス区間でコンデンサ１２を充電するというように、コンデンサ１２を充電する周期を長くするようにしてもよい。
【００５５】
また、本実施形態では、アナログスイッチ１３のＯＮ／ＯＦＦを制御する信号をロジック回路４で作るようになっているが、このようにする代わりに、図５に示すように、増幅回路１９を介したクロック信号ＣＬＫでアナログスイッチ１３のＯＮ／ＯＦＦを制御するようにしてもよい。このようにすれば、ロジック回路４の構成を簡略化することができ、有効である。尚、クロック信号ＣＬＫの振幅が大きく、クロック信号ＣＬＫそのものでアナログスイッチ１３のＯＮ／ＯＦＦを制御できる場合は、増幅回路１９は不要である。
【００５６】
また、本実施形態では、読み取り用のフォトダイオードＤ₁、Ｄ₂、・・・、Ｄ_nの信号を、信号が読み出されている区間の後半に初期化するようになっているが、初期化前の状態を読み取るための時間を設けた後、所定時間にわたって初期化するようになっていればよい。
【００５７】
また、ダミーフォトダイオードＤ₀の信号を、各読み取り用のフォトダイオードＤ₁、Ｄ₂、・・・、Ｄ_nの信号が読み出されている区間の後半に初期化するようになっているが、その信号が読み出されている読み取り用のフォトダイオードの信号が初期化されていない間にダミーフォトダイオードＤ₀の信号が初期化されていない状態が存在し、且つ、各読み取り用のフォトダイオードＤ₁、Ｄ₂、・・・、Ｄ_nの信号が初期化されている間に、ダミーフォトダイオードＤ₀の信号が初期化されている状態が存在するような周期でダミーフォトダイオードＤ₀を初期化するようになっていればよい。
【００５８】
その他には、本実施形態では、ＭＯＳ型のトランジスタを用いたソースフォロワ回路で構成していたが、このようにする代わりに、バイボーラトランジスタを用いたエミッタフォロワ回路で構成するようにしてもよい。
【００５９】
【発明の効果】
以上説明したように、本発明の画像読み取り装置によれば、フォトダイオードの電圧を増幅するトランジスタに位置による製造ばらつきがあったとしても、隣接する各ビット毎の出力レベルの差に応じた誤差以内となるので、読み取られた画像の精度が向上する。
【図面の簡単な説明】
【図１】本発明の一実施形態である画像読み取り装置を構成する各ＩＣチップ内部の構成を示す図である。
【図２】ＩＣチップ内部での各信号のタイミングチャートである。
【図３】本発明の一実施形態である画像読み取り装置を構成する各ＩＣチップにおけるコンデンサに接続されたアナログスイッチを制御する信号のタイミングチャートである。
【図４】各フォトダイオードへの入射光が同一である場合に、本発明の一実施形態である画像読み取り装置を構成する各ＩＣチップから出力される電圧の波形の一例を示す図である。
【図５】本発明の別の実施形態である画像読み取り装置を構成する各ＩＣチップの内部構成を示す図である。
【図６】画像読み取り装置全体の概略構成を示す図である。
【図７】従来の画像読み取り装置を構成する各ＩＣチップ内部の構成を示す図である。
【図８】各フォトダイオードへの入射光が同一である場合に、従来の画像読み取り装置を構成するＩＣチップから出力される電圧の波形の一例を示す図である。
【符号の説明】
１Ａ／Ｄ変換器
２出力端子
３バイアス電圧供給回路
４ロジック回路
５シフトレジスタ
６、７定電流源
８、９、１０、１１演算増幅器
１２コンデンサ
１３アナログスイッチ
１４インバータ
１５演算増幅器
１６アナログスイッチ
１７インバータ
１８定電流源駆動回路
１９増幅器
Ａ₀、Ａ₁、Ａ₂、・・・、Ａ_n ｐチャネルのＭＯＳ型トランジスタ
Ｂ₀、Ｂ₁、Ｂ₂、・・・、Ｂ_n ｐチャネルのＭＯＳ型トランジスタ
Ｃ₀、Ｃ₁、Ｃ₂、・・・、Ｃ_n ｐチャネルのＭＯＳ型トランジスタ
Ｄ₀、Ｄ₁、Ｄ₂、・・・、Ｄ_n フォトダイオード
Ｉ₀、Ｉ₁、Ｉ₂、・・・、Ｉ_n 定電流源
Ｑ₁、Ｑ₂ ｎチャネルのＭＯＳ型トランジスタ
Ｒ₁、Ｒ₂、Ｒ₃、Ｒ₄、Ｒ₅、Ｒ₆ 抵抗[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an image reading apparatus.
[0002]
[Prior art]
As shown in FIG. 6, the image reading apparatus is configured by, for example, arranging ₁₉ IC chips K ₁ , K ₂ ,..., K ₁₉ in a line on a printed wiring boat (not shown). Each of these IC chips K _1, K _2, · · ·, are output from the K ₁₉ signal sequence, the IC chip K _1, K _2, · · ·, the signal output from the K ₁₉ is A / D converter 1 is converted to a digital signal and output from the output terminal 2 to the outside. Each chip K ₁ , K ₂ ,..., K ₁₉ has the same configuration, and the configuration will be described with reference to FIG.
[0003]
The anodes of the photodiodes D ₁ , D ₂ ,..., D _n that are photoelectric conversion elements are connected to the ground, while the cathodes are p-channel MOS transistors A ₁ , A ₂ ,. ... it is connected to the gates of the a _n.
[0004]
Transistors _{_{A 1, A 2, ···,}} A n sources each constant current source _{_{_{I 0, I 1, I 2}}} ,
..., It is connected to the I _n. Transistors A _1, A _2, ···, the drain of A _n is connected to the ground.
[0005]
The bias voltage supply circuit 3 stably outputs a positive DC voltage. Voltage output from the bias voltage supply circuit 3 (hereinafter, referred to as "bias voltage") is, MOS-type transistor B ₁ of p channel switching, B _2, · · ·, respectively photo die auto through B _n Applied to the cathodes of D ₁ , D ₂ ,..., D _n .
[0006]
When the transistor B _k (k = 1, 2,... N) is turned on, a bias voltage is applied in the reverse direction to the photodiode D _k and a predetermined amount of charge is accumulated. Hereinafter, this is referred to as “photodiode D _k is initialized”. After the initialization is canceled, the voltage corresponding to the incident light is shown.
[0007]
Transistors _{_{A 1, A 2, ···,}} p MOS transistor C ₁ channel for the source switching of A _n, C _2, ···, of the MOS type transistor to Q ₁ n channel through C _n gate It is connected to the.
[0008]
Transistor C _1, C _2, ..., terminal O _1, O ₂ of each of the gates of the C _n shift register 5, ..., the signal is given, which is output from the O _n. The source of the transistor Q ₁ is connected to the constant current source 6, and the power supply voltage V _DD is applied to its drain.
[0009]
The buffer amplifier 8 has a configuration in which the output of the operational amplifier is fed back to the inverting input terminal (−). The input side of the buffer amplifier 8 (the non-inverting input terminal (+) of the operational amplifier) is connected to the source of the transistor Q ₁ . .
[0010]
That is, the photodiode D _1, D _2, · · ·, each voltage of the D _n transistors A _1, A _2, · · ·, using the source follower circuit and the transistor Q ₁ which is constructed using the A _n configuration Is input to the buffer amplifier 8 through the source follower circuit.
[0011]
The output side of the buffer amplifier 8 (the output terminal of the operational amplifier) is connected to the inverting input terminal (−) of the operational amplifier 11. The inverting input terminal (−) is connected to the output terminal of the operational amplifier 11 via a resistor R _50, and a reference voltage applied from the outside to the terminal T _REF of the non-inverting input terminal (+) IC chip. It is applied via a resistor R _60.
[0012]
The buffer amplifier 15 has a configuration in which the output of the operational amplifier is fed back to the inverting input terminal (−). The output terminal of the operational amplifier 11 is connected to the input side of the buffer amplifier 15 via the capacitor 12. A reference voltage applied from the outside is applied to T _REF via the analog switch 13.
[0013]
The signal output from the terminal L ₁ of the logic circuit 40 is directly applied to the gate of the n-channel MOS transistor constituting the analog switch 13, while the p-channel MOS transistor constituting the analog switch 13. The gate is supplied via an inverter 14. That is, the analog switch 13 is ON when the signal output from the terminal L ₁ of the logic circuit 40 is high level, the signal is OFF at a low level. The analog switch 13 is controlled by the logic circuit 40 so that the analog switch 13 is turned on for a predetermined period before the voltage of the _first photodiode D1 is read.
[0014]
The output of the buffer amplifier 15 is output to the outside from the terminal T _{OUT of the} IC chip via the analog switch 16. The signal output from the terminal L ₂ of the logic circuit 40 is directly applied to the gate of the n-channel MOS transistor constituting the analog switch 16, while the p-channel MOS transistor constituting the analog switch 16. The gate is supplied via an inverter 17. That is, the analog switch 16 is ON when the signal output from the terminal L2 of the logic circuit 40 is high level, and is OFF when the signal is low level.
[0015]
The analog switch 16 is controlled by the logic circuit 40 so that the analog switch 16 is ON from immediately before reading the voltage of the _first photodiode D ₁ until the voltage reading of the last photodiode D _n is completed. . The constant current source drive circuit 180 is a circuit that drives each of the constant current sources I ₁ , I ₂ ,..., I _n , 6, and its operation is controlled by the logic circuit 40.
[0016]
Logic circuit 40 is to input a clock signal CLK inputted from the outside to the terminal T _CLK of the start trigger signal ST and the IC chip to be externally input to the terminal T _ST of IC chips, based on these signals As described above, the

analog switches

13 and 16 and the constant current source driving circuit 180 are controlled.
[0017]
The start trigger signal ST and the clock signal CLK are also input to the shift register 5 through the logic circuit 40. The shift register 5 applies a negative pulse having a pulse width equal to one cycle of the clock signal CLK to the terminals O ₁ , O ₂ ,... In synchronization with the fall of the clock signal CLK after the start trigger signal ST rises. , sequentially output from the O _n.
[0018]
Therefore, the terminal O _1, O _2, · · ·, signals output from the O _n is as shown in _{_{SC 1, SC 2, ···,}} SC n in FIG. 2, between t ₂ ~t ₄ the transistor C ₁ is turned oN, the transistor C ₂ is turned oN during the t ₄ ~t _6, and so on ..., transistor C _1, C _2, ..., C _n only one cycle of the Serial clock As a result, the voltages of the photodiodes D ₁ , D ₂ ,..., D _n are sequentially led to the gate of the transistor Q ₁ .
[0019]
The shift register 5 is after the start trigger signal ST rises,
A negative pulse having a pulse width equal to one cycle of the clock signal CLK is transmitted from the terminals M ₁ , M ₂ ,..., M _n in a cycle of the rise of the clock signal CLK after the clock signal CLK has fallen once. Output sequentially.
[0020]
Therefore, the terminal M _1, M _2, · · ·, signals output from the M _n is as shown in FIG. _{_{2 S 1, SB 2, ···}} , in SB _n, between t ₃ ~t ₅ the transistor B ₁ is turned oN, the transistor B ₂ is turned oN during t ₅ ~t _7, and so on ..., transistor B _1, B _2, ..., B _n is only 1 cycle of the Serial clock It is turned ON and initialized.
[0021]
From the above, for example, regarding the voltage of the photodiode D ₁ , in FIG. 2, the transistor C ₁ is turned on and read during t ₂ to t ₄ , but is read during t _{3 to} t ₄ (that is, in the read period). In the second half), the transistor B ₁ is also turned on and initialized, so that only the signal read during t _{2 to} t ₃ (that is, the first half of the read period) is valid. As for the other photodiodes D ₂ , D ₃ ..., D _n , only signals read out in the first half of the readout period are valid. Hereinafter, the latter half of the readout period corresponding to t ₃ to t ₄ , t _{5 to} t ₆ ,... In FIG. Shall be referred to as
[0022]
Further, the shift register 5 outputs one positive pulse from the terminal E at a predetermined timing after outputting a pulse from the terminal On. The signal output from the terminal E of the shift register 5 is output to the outside from the terminal _Tso of the IC chip and input to the terminal _Tsi of the next IC chip. That is, the start trigger is generated at the next IC chip. Used as signal ST.
[0023]
[Problems to be solved by the invention]
With the above configuration, the voltages are read out in the order of the photodiodes D ₁ , D ₂ ,..., D _n , but conventionally, the analog switch is used for a predetermined period before reading the voltage of the _first

photodiode D

_1. 13 is turned on and the capacitor 12 is charged, so that the voltages of the photodiodes D ₁ , D ₂ ,..., D _n are read out by being added to the fixed voltage of the capacitor 12. It was.
[0024]
Therefore, the voltage V _out that is actually output from the terminal T _out, when the voltage V _DK photodiode D _K are read out,
V _out = J ₁・ (V _DK + V _GSA −V _GSQ1 ) + J ₂・ V _REF + V _C
It becomes.
[0025]
Incidentally, J ₁ and J ₂ are constants determined by the resistance value of the resistor R _50, R _60, V _GSK transistor gate-source voltage of the A _K, V _GSQ1 the gate-source voltage of the transistor Q _1, V _REF is A reference voltage V _C applied from the outside to the terminal T _REF is a voltage of the capacitor 12.
[0026]
Then, the transistors A _1, A _2, · · ·, because of the manufacturing variations in the gate-source voltage V _GSK of A _n, there is a problem that the output level of each bit is not uniform. Specifically, the transistors A _1, A _2, · · ·, variations in the gate-source voltage V _GSK of A _n is about 10～20MV, since the variation has been output is amplified as it is, the photo The waveform of the output voltage V _out when the incident light to the diodes D ₁ , D ₂ ,..., D _n is the same, for example, is as shown in FIG. 8, and the variation V _OF of the output voltage V _out is large. .
[0027]
SUMMARY An advantage of some aspects of the invention is that it provides an image reading apparatus with improved accuracy of a read image.
[0028]
[Means for Solving the Problems]
In order to achieve the above object, in the present invention,
A plurality of photoelectric conversion elements;
Initialization means for setting each photoelectric conversion element to a predetermined voltage;
Amplifying means provided for each photoelectric conversion element for reading;
Selection means for sequentially selecting signals of the plurality of photoelectric conversion elements for reading via the amplification means;
Signal processing means for performing predetermined processing on the signal selected by the selection means and outputting the signal;
A capacitive element connected to the output terminal side of the signal processing means;
Charging means for charging the capacitive element from the other end;
The signal output from the signal processing means is added to the voltage of the capacitive element and is output, and each time the signal of the photoelectric conversion element is selected, the photoelectric conversion element selected by the signal has a predetermined voltage. Control means for controlling to be set to
In an image reading apparatus having
Means for controlling the capacitance element to be charged to a predetermined value while the photoelectric conversion element selected immediately before the signal of the photoelectric conversion element is set to a predetermined voltage. Is provided.
[0029]
With this configuration, every time a signal of each photoelectric conversion element is read, the photoelectric conversion element from which the signal is read is initialized, and during this time, the capacitor is charged, thereby making the output level of each bit more uniform. Can be.
[0030]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings. An internal configuration of each IC chip constituting an image reading apparatus according to an embodiment of the present invention will be described with reference to FIG. It should be noted that the same parts as those in FIG.
[0031]
The anode of the photodiode D ₀ , which is a photoelectric conversion element, is connected to the ground, while the cathode is connected to the gate of the amplification p-channel MOS transistor A ₀ . The source of the transistor A ₀ is connected to the constant current source I ₀ . The drain of the transistor A ₀ is connected to the ground. The source of the transistor A ₀ is directly connected to the gate of the n-channel MOS transistor Q ₂ .
[0032]
The photodiode D ₀ does not participate in image reading, and is hereinafter referred to as “dummy photodiode”. On the other hand, the photodiodes D ₁ , D ₂ ,..., D _n are for reading an image and are hereinafter referred to as “reading photodiodes”.
[0033]
A bias voltage is applied to the cathode of the dummy photodiode D ₀ via a switching p-channel MOS transistor B ₀ . A signal output from the terminal M ₀ of the logic circuit 4 is given to the gate of the transistor B ₀ .
[0034]
Buffer amplifier 9 has the same configuration as the buffer amplifier 8, the input is connected to the source of the transistor Q _2. The source of the transistor Q ₂ is connected to the constant current source 7, also, the power supply voltage V _DD is applied to the drain.
[0035]
That is, the voltage of the dummy photodiode D ₀ is input to the buffer amplifier 9 via the source follower circuit using a source follower circuit and the transistor Q ₂ to which is configured by using transistors A _O.
[0036]
Inverting input terminal of the output-side operation up unit 10 via a resistor R ₁ (operational amplifier output terminal) of the buffer amplifier 8 (-), the operational amplifier 10 is the output side of the buffer amplifier 9 through a resistor R ₂ Each is connected to a non-inverting input terminal (+).
[0037]
A reference voltage applied from the outside to the terminal T _{REF of the} IC chip is applied to the inverting input terminal (−) of the operational amplifier 10 via the resistor R ₄ . The output terminal of the operational amplifier 10 is connected to the inverting input terminal (−) of the operational amplifier 10 via the resistor R _{3 and} to the non-inverting input terminal (+) of the operational amplifier 11 at the next stage.
[0038]
The inverting input terminal (−) of the operational amplifier 11 is connected to the output terminal of the operational amplifier 11 via the resistor R _5, and a reference voltage applied from the outside is applied to the terminal T _REF via the resistor R _6. Has been.
[0039]
The analog switch 16 outputs from the terminal L ₂ of the logic circuit 4 so that it is ON from immediately before reading the voltage of the _first photodiode D ₁ until it completes reading of the voltage of the last photodiode D _n. Controlled by the signal to be transmitted.
[0040]
The constant current source driving circuit 18 is a circuit for driving each constant current source I ₀ , I ₁ , I ₂ ,..., I _n , 6, 7, and its operation is controlled by the logic circuit 4. It has become.
[0041]
Logic circuit 4 is inputted and a clock signal CLK inputted from the outside to the terminal T _CLK of the start trigger signal ST and the IC chip to be externally input to the terminal T _SI of the IC chip. Then, the logic circuit 4 outputs a signal obtained by inverting the input clock signal CLK from the terminal M ₀ .
[0042]
Therefore, the signal output from the terminal M ₀ is as indicated by SB ₀ in FIG. 2, and the transistor B ₀ is ON between t ₁ and t ₂ , between t ₃ and t ₄ ,. between ₂ ~t _3, so that the OFF at ... between t ₄ ~t _5, switches the oN / OFF every half cycle of the clock signal CLK.
[0043]
With the above configuration, if the resistance values of the resistors R ₁ , R ₂ , R ₃ , R ₄ , R ₅ , R ₆ are set appropriately, the photodiodes D ₁ , D ₂ ,. , D _n , the difference between the voltage of the dummy photodiode D ₀ and the voltage of the dummy photodiode D ₀ is amplified and sequentially output. As a result, even if there is a manufacturing variation in the voltage level of the photodiode for each IC chip, the IC chip Each output level becomes uniform.
[0044]
Because, the dummy photodiode D ₀ is initialized every half cycle of the clock signal CLK, the voltage of the dummy photodiode D ₀ is substantially shows only error of voltage levels due to manufacturing variations In other words, by taking the difference between the voltages of the photodiodes D ₁ , D ₂ ,..., D _n for reading and the voltage of the dummy photodiode D ₀ , errors due to manufacturing variations are canceled out. is there.
[0045]
Further, the logic circuit 4 is a positive signal having a pulse width of a half cycle of the clock signal CLK after the start trigger signal ST rises and in synchronization with the rise of the clock signal CLK after the clock signal CLK falls once. outputs a pulse from terminal L _1. Then, n positive pulses are output for each rising edge of the start trigger signal ST.
[0046]
Therefore, the signal output from the terminal L ₁ of the logic circuit 4 is as indicated by S ₁ in FIG. 3, and during t _{3 to} t ₄ , between t _{5 to} t ₆ ,. Each bias section is at a high level, and other than the bias section, it is at a low level.
[0047]
The signal output from the terminal L ₁ of the logic circuit 4 is applied to the gate of the n-channel MOS transistor constituting the analog switch 13 as it is, and the p-channel constituting the analog switch 13 via the inverter 14. It is given to the gate of the MOS transistor.
[0048]
Thereby, in the bias section, the analog switch 13 is turned on and the capacitor 12 is charged. In the bias period, the reading photodiode from which the signal is read and the dummy photodiode D ₀ are initialized, and the voltage of the reading photodiode from which the signal is read and the dummy photodiode D ₀ are set. Since the voltage is equal, for example, between t ₃ and t _{4 in} FIG.
The voltage V _C of 2 has the polarity shown in FIG.

It becomes.
[0049]
Therefore, the voltage V _D1 of the photodiode D ₁ is read between t ₄ and t ₅ in FIG. 3, and the output voltage V _{OUT at} that time is

It becomes.
[0050]
Α and β are constants determined by the resistance values of the resistors R ₁ , R ₂ , R ₃ , R ₄ , R ₅ , and R ₆ , V _DO is the voltage of the dummy photodiode, and V _GSO is the gate-source voltage of the transistor A _0. , V _GSQ2 is a gate-to-source voltage of the transistor Q _2.
[0051]
Generally considered, the output voltage V _OUT when the are being read voltage V _DK photodiode D _K,
V _OUT = α · {(V _DK −V _DO ) + (V _GSK −V _{GS (k−1)} )} + V _REF
It becomes.
[0052]
This expression photodiode D _k-1 neighboring the previous one and the gate-source voltage of the transistor A _K constituting the source follower circuit corresponding to the photodiode D ₁ of the for reading the signal is being read Although there is a term that is a constant multiple of the gate _- source voltage difference of the transistor A _k-3 that constitutes the source follower circuit corresponding to the above, the variation in the gate-source voltage of adjacent transistors is generally smaller than in the case where they are separated from each other. Therefore, the output level for each bit becomes more uniform.
[0053]
Specifically, the variation in the voltage difference between the gate and source of two adjacent transistors is about 1 to 2 mV, and only the amplified version of this voltage is output as a variation. diodes D _1, D _2, · · ·, the waveform of the output voltage V _OUT when the incident light to D _n are the same is as shown in FIG. 4, for example, variation V _oF decreases the output voltage V _OUT .
[0054]
In this embodiment, the capacitor 12 is charged in all bias intervals. However, if the output level for each bit is uniform, the capacitor 12 is charged in every other bias interval. In this way, the cycle for charging the capacitor 12 may be lengthened.
[0055]
In this embodiment, a signal for controlling ON / OFF of the analog switch 13 is generated by the logic circuit 4, but instead of doing this, as shown in FIG. The ON / OFF of the analog switch 13 may be controlled by the clock signal CLK. In this way, the configuration of the logic circuit 4 can be simplified and effective. If the amplitude of the clock signal CLK is large and ON / OFF of the analog switch 13 can be controlled by the clock signal CLK itself, the amplifier circuit 19 is not necessary.
[0056]
In the present embodiment, the signals of the photodiodes D ₁ , D ₂ ,..., D _n for reading are initialized in the latter half of the section in which the signals are read. It is only necessary to initialize for a predetermined time after providing a time for reading the state before conversion.
[0057]
Further, the signal of the dummy photodiode D _0, the photodiode D _1, D ₂ for each reading, ..., and is adapted to initialize the second half of the section signal D _n are read out There is a state in which the signal of the dummy photodiode D ₀ is not initialized while the signal of the reading photodiode from which the signal is read is not initialized, and each reading photodiode D _1, D _2, · · ·, while the signal D _n is initialized, signal of the dummy photodiode D ₀ is a dummy photodiode D ₀ in a cycle such that there is a state that has been initialized It only needs to be initialized.
[0058]
In addition, in the present embodiment, the source follower circuit using a MOS transistor is used. However, instead of this, an emitter follower circuit using a bipolar transistor may be used. .
[0059]
【The invention's effect】
As described above, according to the image reading apparatus of the present invention, even if there is a manufacturing variation depending on the position of the transistor that amplifies the voltage of the photodiode, it is within an error corresponding to the difference in output level for each adjacent bit. Therefore, the accuracy of the read image is improved.
[Brief description of the drawings]
FIG. 1 is a diagram showing an internal configuration of each IC chip constituting an image reading apparatus according to an embodiment of the present invention.
FIG. 2 is a timing chart of each signal inside the IC chip.
FIG. 3 is a timing chart of signals for controlling an analog switch connected to a capacitor in each IC chip constituting the image reading apparatus according to the embodiment of the present invention.
FIG. 4 is a diagram illustrating an example of a waveform of a voltage output from each IC chip constituting an image reading apparatus according to an embodiment of the present invention when incident light to each photodiode is the same.
FIG. 5 is a diagram showing an internal configuration of each IC chip constituting an image reading apparatus which is another embodiment of the present invention.
FIG. 6 is a diagram illustrating a schematic configuration of the entire image reading apparatus.
FIG. 7 is a diagram showing an internal configuration of each IC chip constituting a conventional image reading apparatus.
FIG. 8 is a diagram illustrating an example of a waveform of a voltage output from an IC chip constituting a conventional image reading device when incident light to each photodiode is the same.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 A / D converter 2 Output terminal 3 Bias voltage supply circuit 4 Logic circuit 5

Shift register

6, 7 Constant

current source

8, 9, 10, 11 Operational amplifier 12 Capacitor 13 Analog switch 14 Inverter 15 Operational amplifier 16 Analog switch 17 Inverter 18 constant current source driving circuit 19 amplifiers A ₀ , A ₁ , A ₂ ,..., A _n p channel MOS type transistors B ₀ , B ₁ , B ₂ ,..., B _n p channel MOS type transistors C ₀ , C ₁ , C ₂ ,..., C _n p-channel MOS transistors D ₀ , D ₁ , D ₂ ,..., D _n photodiodes I ₀ , I ₁ , I ₂ ,. , I _n constant current sources Q ₁ , Q ₂ n-channel MOS transistors R ₁ , R ₂ , R ₃ , R ₄ , R ₅ , R ₆ resistors

Claims

A plurality of photoelectric conversion elements;
Initialization means for setting each photoelectric conversion element to a predetermined voltage;
Amplifying means provided for each photoelectric conversion element for reading;
Selection means for sequentially selecting signals of the plurality of photoelectric conversion elements for reading via the amplification means;
Signal processing means for performing predetermined processing on the signal selected by the selection means and outputting the signal;
A capacitive element connected to the output terminal side of the signal processing means;
Charging means for charging the capacitive element from the other end;
The signal output from the signal processing means is added to the voltage of the capacitive element and is output, and each time the signal of the photoelectric conversion element is selected, the photoelectric conversion element selected by the signal has a predetermined voltage. Control means for controlling to be set to
An image reading apparatus having
Means for controlling the capacitance element to be charged to a predetermined value while the photoelectric conversion element selected immediately before the signal of the photoelectric conversion element is set to a predetermined voltage. An image reading apparatus comprising:

A plurality of reading photoelectric conversion elements for reading an image;
Comparison voltage setting means for generating a comparison voltage;
Initialization means for setting a signal of each photoelectric conversion element for reading to a predetermined voltage;
Amplifying means provided for each photoelectric conversion element for reading;
Selection means for sequentially selecting signals of the plurality of photoelectric conversion elements for reading via the amplification means;
Difference means for taking a difference between the signal selected by the selection means and the voltage for comparison;
A capacitive element having one end connected to the output terminal side of the differential means;
Charging means for charging the capacitive element from the other end;
The signal output from the difference means is output by adding the voltage of the capacitive element, and every time the difference between the signal of the photoelectric conversion element for reading and the voltage for comparison is taken, the difference is calculated. Control means for controlling the photoelectric conversion element for reading taken to be set to a predetermined voltage;
An image reading apparatus having
While the difference between the signal of the photoelectric conversion element for reading and the voltage for comparison is taken, the photoelectric conversion element for reading for which the difference has been taken is set to a predetermined voltage. The image reading apparatus further comprises means for controlling the capacitive element to be charged to a predetermined value.

A plurality of reading photodiodes for reading an image;
Comparison voltage setting means for generating a comparison voltage;
Initialization means for setting each photodiode to a predetermined voltage;
A follower circuit using a transistor provided for each of the photodiodes for reading;
Selection means for sequentially selecting signals of the plurality of reading photodiodes via the follower circuit;
Difference means for taking a difference between the signal selected by the selection means and the comparison voltage;
A capacitor having one end connected to the output terminal side of the differential means and a predetermined DC voltage applied to the other end via a switching element;
In the bias section, which is the latter half of the section in which the signal of the reading photodiode is selected by the selection unit, the reading photodiode in which the signal is selected is set to a predetermined voltage. Initialization control means for controlling the initialization means;
An image reading apparatus having
An image reading device comprising means for controlling ON / OFF of the switching element so that the switching element is ON in the bias section and the switching element is OFF in other than the bias section. apparatus.