JP3833729B2 - Semiconductor memory integrated circuit - Google Patents

Description

で、またｐチャネル型ＭＯＳトランジスタの場合には式

で与えられる。ただし、φ_M はゲート電極の仕事関数、φ_S は基板の仕事関数、φ_B は基板のフェルミポテンシャル、ε_S はシリコンの誘電率、ｑは電荷素量、ＮはｎチャネルＭＯＳトランジスタのアクセプタ濃度を、ＤはｐチャネルＭＯＳトランジスタのドナー濃度を表す。さらに、Ｖ_BSは基板バイアス電圧を、またＣ_OXはゲート酸化膜の、単位面積当たりの静電容量をあらわす。
【０００８】
式（１），（２）を参照するに、ｎチャネルＭＯＳトランジスタでは、ｐ型基板上においてｎ⁺ 型ポリシリコンをゲート電極に使うことにより、式（１）中第１項（φ_M −φ_S ）が負になり、第１項と第３項が相殺する結果、しきい値電圧Ｖ_THの値が低下する。同様に、ｐチャネルＭＯＳトランジスタでも、ｐ⁺ 型ポリシリコンをゲート電極に使うことで、式（１）中において第１項と第３項が相殺し、しきい値の絶対値が低下する。
【０００９】
上記の理論的説明は、図１４に示した埋め込みチャネル型ＭＯＳトランジスタにも、また図１５に示したデュアルゲート型ＭＯＳトランジスタにも同様に当てはまるが、デュアルゲート型ＭＯＳトランジスタの場合、ソース領域１ａあるいはドレイン領域１ｂとチャネル領域１ｃ’との間にｐｎ接合に伴う空乏領域が形成されるため、ショートチャネル効果は実質的に低減される。
【００１０】
ところが、図１５に示したようなデュアルゲート構造を有するｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタを使って一般的な集積回路を同一の半導体基板上に構成しようとすると、ゲート電極を構成するポリシリコンパターンが、ｎチャネルＭＯＳトランジスタが形成されている領域ではｎ⁺ 型に、ｐチャネルＭＯＳトランジスタが形成されている領域ではｐ⁺ 型にドープされるため、ｎ⁺ 型ＭＯＳトランジスタとｐ⁺ 型ＭＯＳトランジスタとの境界部にｐｎ接合が形成されてしまい、かかるｐｎ接合の整流作用のため、所望の動作を得ることが出来ない、あるいは動作が不安定になる等の問題点が生じる。かかるゲート電極中におけるｐｎ接合の形成を回避するためには、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタで、別々のゲート電極パターンを形成する必要があるが、かかる構成は配線パターンを複雑にするため、半導体集積
回路の製造費用を増大させ、また集積密度の向上に不利である問題点を有する。このようなゲート電極パターン上に形成されるｐｎ接合は、ゲートパターン上のｐｎ接合が形成されている領域に高融点金属のシリサイドを形成することで消滅させることができる。このような局所的なシリサイドの形成は、従来よりゲート抵抗を低減するために使われているいわゆるサリサイド法を適用することにより可能である。本発明の発明者は、先に特願平６−２７１４６および６−１８３１５９において、かかるサリサイド法を使ったＳＲＡＭのメモリセルの製造方法を提案している。
【００１１】
【発明が解決しようとする課題】
しかし、シリサイド中では不純物元素はＳｉ中におけるよりも数桁大きい拡散係数を有するため、一般にｐ型ポリシリコンパターンとｎ型ポリシリコンパターンの接合部にシリサイドを形成する場合、余計な不純物の拡散が生じないように熱処理を最小限に止め（例えばＲＴＡ；Rapid Thermal Annealing 法を使用する）、さらにｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとの間隔を十分に確保する必要がある。例えばｐ型ポリシリコンパターンとｎ型ポリシリコンパターンの接合部にＣｏシリサイドを８００°Ｃ、３０秒のアニールで形成する場合、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとの間には少なくとも１．０μｍ、好ましくは２．０ミクロン以上の間隔を確保する必要がある。しかし、このようにｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタの間隔を大きく設定すると、かかるｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタを使った集積回路の集積密度は必然的に低下してしまう。
【００１２】
そこで、本発明の目的は、上記の課題を解決した、新規で有用な半導体集積回路を提供することを概括的目的とする。
本発明のより具体的な目的は、しきい値電圧の低いＭＯＳトランジスタで構成された論理回路を備え、また高い集積密度を有するメモリセルアレイを備えた半導体メモリ集積回路を提供することにある。
【００１３】
【課題を解決するための手段】
本発明は上記の課題を、請求項１に記載したように、
半導体基板と、
前記半導体基板上に形成され、各々は互いに交差接続された第１および第２のインバータより構成されたフリップフロップよりなる複数のメモリセルと、
前記半導体基板上に形成され、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとより構成された相補型論理ゲート回路とを備えた半導体メモリ集積回路において、
前記複数のメモリセルの各々において、前記第１および第２のインバータは、いずれも直列接続されたｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとを含み、前記第１および第２のインバータの各々は、前記インバータを構成する前記ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタの間を延在しそれぞれのＭＯＳトランジスタのゲートとして作用する単一の半導体パターンを含み、前記単一の半導体パターンは、前記インバータを構成するｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタのいずれにおいても同一の仕事関数を有し、
前記相補型論理回路を構成する前記ｎチャネルＭＯＳトランジスタは、第１の半導体パターンをゲート電極として有し、前記ｐチャネルＭＯＳトランジスタは第２の半導体パターンをゲート電極として有し、前記第１の半導体パターンは、前記第２の半導体パターンよりも低い仕事関数を有し、
前記相補型論理回路において、前記第１の半導体パターンと前記第２の半導体パターンとは互いに接し、かつ半導体の金属化合物で短絡されており、
前記金属化合物は、前記第１の半導体パターンと前記第２の半導体パターンを連続して覆い、
前記フリップフロップを構成する交差接続は、前記第１のインバータの半導体パターンに接続された第１の配線パターンと、前記第２のインバータの半導体パターンに接続された第２の配線パターンより形成され、
前記第１のインバータにおいて前記半導体パターンには、前記第１の配線パターンの接続箇所に、局所的に前記金属化合物が形成されており、
前記第２のインバータにおいて前記半導体パターンには、前記第２の配線パターンの接続箇所に、局所的に前記金属化合物が形成されていることを特徴とする半導体メモリ集積回路により、または
請求項２に記載したように、
前記相補型論理回路において、前記ｎチャネルＭＯＳトランジスタのゲート電極と前記ｐチャネルＭＯＳトランジスタのゲート電極とは、少なくとも１μｍ以上の距離離間して形成されており、前記金属化合物は、前記ｎチャネルＭＯＳトランジスタのゲート電極と前記ｐチャネルＭＯＳトランジスタのゲート電極との間に、少なくとも１μｍ以上の距離延在していることを特徴とする請求項１記載の半導体メモリ集積回路により、または
請求項３に記載したように、
前記相補型論理回路において、前記第１の半導体パターンと前記第２の半導体パターンとは、単一の半導体パターン中に画成された第１の領域および前記第１の領域から離間した第２の領域を形成し、前記単一の半導体パターン中には、前記第１の領域と前記第２の領域との間に前記金属化合物が形成されていることを特徴とする請求項１または２記載の半導体メモリ集積回路により、または
請求項４に記載したように、
前記相補型論理回路において、前記第１および第２の半導体パターンはいずれもシリコンよりなり、前記第１の半導体パターンはｎ型にドープされ、前記第２の半導体パターンはｐ型にドープされていることを特徴とする請求項３記載の半導体メモリ集積回路により、または
請求項５に記載したように、
前記金属化合物は、シリサイドであることを特徴とする請求項１から４のうち、いずれか一項記載の半導体メモリ集積回路により、または
請求項６に記載したように、
前記相補型論理ゲート回路において、前記ｐチャネルＭＯＳトランジスタが形成される活性領域は、前記ｎチャネルＭＯＳトランジスタが形成される活性領域から、少なくとも１μｍ離れていることを特徴とする請求項１記載の半導体メモリ集積回路により、または
請求項７に記載したように、
前記メモリセルを構成する第１および第２のインバータの各々において、前記単一の半導体パターンはｎ型ポリシリコンよりなることを特徴とする請求項１記載の半導体メモリ集積回路により、解決する。
【００１４】
【作用】
本発明によれば、高速動作を要求される相補型論理ゲートにおいて、ｎチャネルＭＯＳトランジスタには仕事関数の低いｎ型ポリシリコンをゲートとして使い、ｐチャネルＭＯＳトランジスタには仕事関数がより高いｐ型ポリシリコンをゲートとして使うことにより、前記ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタの各々のしきい値電圧を実質的に減少させることができる。その際、半導体メモリ集積回路では、周辺回路を構成する相補型論理ゲートは、メモリセルアレイとはちがって特に高い集積密度は要求されないため、相補型論理ゲートを構成するｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタの間隔を十分に、典型的には１ミクロン以上に設定できる。その結果、ｐチャネルＭＯＳトランジスタのゲート電極を構成するｐ型ポリシリコンパターンとｎチャネルＭＯＳトランジスタのゲート電極を構成するｎ型ポリシリコンパターンの接合部にシリサイド等の金属化合物よりなる領域を形成しても、ｎ型ポリシリコンパターン中のドーパントが金属化合物領域を介してｐ型ポリシリコンパターン中に拡散したり、あるいはｐ型ポリシリコンパターン中のドーパントがｎ型ポリシリコンパターン中に同様に拡散する問題点が回避される。
【００１５】
これに対し、メモリセルを構成する前記第１および第２のインバータでは、ｐチャネルＭＯＳトランジスタはｎチャネルＭＯＳトランジスタの単なる負荷抵抗を形成するだけなので、特に大きな電流駆動能力は要求されない。そこで、メモリセル中においてフリップフロップを構成するｎチャネルＭＯＳトランジスタのゲート電極にｎ型ポリシリコンパターンを使うことにより、フリップフロップの状態遷移を低い論理振幅の信号で誘起することが可能になり、メモリセルへの情報の書き込み速度が向上する。一方、かかるｎチャネルＭＯＳトランジスタに直列接続されているｐチャネルＭＯＳトランジスタは、先に説明したように単なる負荷抵抗として作用するのみなので、ｎチャネルＭＯＳトランジスタのものと同じｎ型ポリシリコンパターンをゲートに使っても動作上不利になることはない。すなわち、各々のインバータにおいて、前記ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとの間を連続して延在する単一のｎ型パターンをゲート電極として使うことにより、メモリセルについては高い集積密度を実現することができ、また製造工程を簡略化することができる。換言すると、本発明では、特に大きな集積密度が要求されるメモリセルアレイにおいては、前記ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタの間を連続して延在するゲート電極を、同一の仕事関数を有する単一のｎ型ポリシリコンパターンで形成することにより、高い集積密度が実現できる。
【００１６】
すなわち、請求項１記載の本発明によれば、低いしきい値電圧を有するＭＯＳトランジスタで構成された高速論理ゲート回路を備え、かつ高い集積密度を有するメモリセルアレイを備えた半導体メモリ集積回路を構成することができる。
請求項２および６記載の本発明によれば、メモリ集積回路を構成する論理ゲート回路においてｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとを、１μｍ以上の距離離して形成することにより、前記第１および第２の半導体パターンを金属化合物を形成することにより短絡する際に第１の半導体パターン中のドーパントと第２の半導体パターン中のドーパントとが相互拡散するのが回避される。メモリ集積回路では、周辺回路を構成する相補型ゲート回路は、メモリセルアレイのような高い集積密度は要求されないため、このようにｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとを離間して形成しても問題は生じない。
【００１７】
請求項３記載の本発明によれば、論理ゲート回路を構成するｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタのそれぞれのゲートパターンを単一の半導体パターンで形成することにより、簡単な工程で所望の論理ゲート回路を形成することができる。
請求項４記載の本発明によれば、論理ゲート回路を構成するｎチャネルＭＯＳトランジスタのゲートパターンをｎ型に、ｐチャネルＭＯＳトランジスタのゲートパターンをｐ型にドープすることにより、所望のしきい値電圧の低下を実現することができ、その結果論理ゲート回路の高速動作を実現することができる。
【００１８】
請求項５記載の本発明によれば、前記金属化合物としてシリサイドを使うことにより、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタの間に延在するポリシリコンゲートパターンを、その中間部分で選択的に高融点金属と反応させることにより、所望の構成の論理ゲート回路を、公知のサイサイド（自己整合シリサイド）プロセスを使って容易に形成することができる。その際、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとは１μｍ以上離間して形成されているため、かかるシリサイドの形成に伴うｎ型ゲートパターンとｐ型ゲートパターンとの間のドーパントの相互拡散を回避することができる。
【００１９】
請求項７記載の本発明の特徴によれば、メモリセルを構成するインバータ中のｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタのゲートパターンを、単一のｎ型ポリシリコンパターンとすることで、メモリセルのレイアウトを簡素化でき、簡単な工程で高い集積密度のメモリセルアレイを形成することができる。
【００２０】
【実施例】
以下、本発明を、実施例について、図面を参照しながら説明する。
図１は、本発明の一実施例による半導体メモリ集積回路の全体的な構成を示す平面図である。
図１を参照するに、半導体メモリ集積回路はＳｉ基板１０上に形成され、情報を記憶するメモリセル１１０を配列して構成されたメモリセルアレイ１１と、メモリセルアレイ１１中のメモリセルを選択したり、あるいは選択されたメモリセル中に情報を書き込みおよび／または読みだす周辺回路１２とより構成されている。例えば、周辺回路１２は、アドレスデータを供給され、対応するビット線ＢＬあるいはワード線ＷＬを選択するデコーダ、あるいは選択されたメモリセル１１０から対応するビット線ＢＬを介して読みだされたデータを読み取るセンスアンプ等を含む。一般に、メモリセルアレイ１１は、可能な限り多量の情報を記憶できるように高い集積密度を有することが要求されるが、これに対して周辺回路１２は可能な限り高速な動作を要求される。
【００２１】
図２は図１中のメモリセルアレイ１１を構成するメモリセル１１０の構成を示す回路図である。
図２を参照するに、図１に示したメモリ集積回路はＳＲＡＭを構成し、メモリセル１１０は、ｐチャネルＭＯＳトランジスタ１１ａとｎチャネルＭＯＳトランジスタ１１ｂとを直列接続して構成された第１のインバータ１１Ａと、ｐチャネルＭＯＳトランジスタ１１ｃとｎチャネルＭＯＳトランジスタ１１ｄとを直列接続して構成された第２のインバータ１１Ｂとより構成され、インバータ１１Ａおよび１１Ｂは通常の如く交差接続されてフリップフロップを形成する。すなわち、トランジスタ１１ａのゲートとトランジスタ１１ｂのゲートとは、共通に、トランジスタ１１ｃとトランジスタ１１ｄの共通接続ノードＤ２に接続され、またトランジスタ１１ｃとトランジスタ１１ｄのゲートとは、共通に、トランジスタ１１ａとトランジスタ１１ｂの共通接続ノートＤ１に接続される。
【００２２】
さらに、通常のＳＲＡＭの場合と同様に、ノードＤ１はｎチャネルＭＯＳトランジスタ１１ｅを介してビット線ＢＬに接続され、またノードＤ２はｎチャネルＭＯＳトランジスタ１１ｆを介して相補ビット線／ＢＬに接続される。また、トランジスタ１１ｅおよび１１ｆは、ワード線ＷＬを介して制御される。すなわち、ワード線ＷＬを活性化することにより選択されたメモリセル１１０に、ビット線ＢＬ，／ＢＬを介して書き込みデータを供給することにより、メモリセル１１０を構成するフリップフロップの状態が、前記書き込みデータによって遷移する。一方、メモリセルから情報を読みだす場合にも、選択されたメモリセルに対応するワード線ＷＬを活性化され、ビット線ＢＬ，／ＢＬに現れるノードＤ１，Ｄ２の電圧が、周辺回路１２中に含まれるセンスアンプにより検出される。
【００２３】
かかるインバータ１１Ａおよび１１Ｂにより構成されるフリップフロップでは、ビット線ＢＬあるいは／ＢＬ上のビット線電圧に応じて駆動されるのは、ｎチャネルＭＯＳトランジスタ１１ｂおよび１１ｄであり、ｐチャネルＭＯＳトランジスタ１１ａおよび１１ｃはそれぞれトランジスタ１１ｂおよび１１ｄの負荷抵抗を構成しているに過ぎない。すなわち、かかるメモリセル１１０において、書き込みデータを高速で書き込むためにはｎチャネルＭＯＳトランジスタ１１ｂおよび１１ｄは低いしきい値電圧を有することが要求されるが、ｐチャネルＭＯＳトランジスタ１１ａおよび１１ｃは、低いしきい値電圧を有することは必ずしも必要ではない。一方、このようなメモリセル１１０は、メモリセルアレイ１１が高い集積密度を有するように、可能な限り簡単なレイアウト構造を有することが要求される。
【００２４】
一方、図１に示したＳＲＡＭのメモリ集積回路において、周辺回路１２は、高速のアクセスを実現するため、高速で動作することが必要である。周辺回路１２は、一般にアドレスデータを供給されて対応するワード線あるいはビット線を選択するデコーダやラッチ回路、あるいはセンスアンプ等を含むが、これら周辺回路１２を構成する回路は、一般に図３に示す相補型論理ゲートを基本とする。
【００２５】
図３を参照するに、相補型論理ゲートは、ｐチャネルＭＯＳトランジスタ１２ａとｎチャネルＭＯＳトランジスタ１２ｂを直列に接続して構成されたインバータ１２０よりなり、トランジスタ１２ａのゲートとトランジスタ１２ｂのゲートは共通に入力端子ＩＮに接続される。また、トランジスタ１２ａと１２ｂの共通接続ノードＤ３には出力端子ＯＵＴが接続される。
【００２６】
図４は、図１に示したメモリセルアレイ１１中におけるメモリセル１１０のレイアウトを、図５は図４中線ＡーＡ’に沿った断面図を示す。ただし、図４，５はメモリセル１１０のフリップフロップの部分のみを示している。
図４を参照するに、Ｓｉ基板１０はｐ型にドープされており、図４には図示していないフィールド酸化膜１０Ｆ（図５参照）で覆われ、フィールド酸化膜上には、メモリセル１１０に対応して、略Ｔ字型をした活性領域１０Ａおよび略Ｕ字型をした活性領域１０Ｂが形成される。ただし、図５の断面図に示したように、活性領域１０Ａは、ｐ型基板１０中に形成されたｎ型ウェル１０₁ 中に形成される。
【００２７】
さらに前記フィールド酸化膜上には、一対の略平行に延在するポリシリコンパターン１１１Ａおよび１１１Ｂが形成される。ポリシリコンパターン１１１Ａおよび１１１Ｂは、前記活性領域１０Ａおよび１０Ｂにおいて、図５の断面図に示すように、図示を省略した薄いゲート酸化膜を介して基板１０の表面に接触する。また、活性領域１０Ｂの右側のフィールド酸化膜１０Ｆ上には、ポリシリコンパターン１１１Ａ，１１１Ｂに実質的に直交する方向に、ワード線ＷＬを構成するポリシリコンパターンが延在する。
【００２８】
かかる構成の結果、活性領域１０Ａには、前記ポリシリコンパターン１１１Ｂに対応して図２で説明したｐチャネルＭＯＳトランジスタ１１ａのチャネル領域（図示せず）が形成され、パターン１１１Ｂの両側にはトランジスタ１１ａのソースおよびドレイン領域を構成するｐ⁺ 型領域（図示せず）が形成される。同様に、活性領域１０Ａには、ポリシリコンパターン１１１Ａに対応して前記ｐチャネルＭＯＳトランジスタ１１ｃのチャネル領域（図示せず）が形成され、さらにパターン１１１Ａの両側にはトランジスタ１１１ｃのソースおよびドレイン領域を構成するｐ⁺ 型領域（図示せず）が形成される。同様に、活性領域１０Ｂには、ポリシリコンパターン１１１Ａに対応してトランジスタ１１ｄのチャネル領域が、またポリシリコンパターン１１１Ｂに対応してトランジスタ１１ｂのチャネル領域が形成される。このうち、トランジスタ１１ａのドレイン領域とトランジスタ１１ｃのドレイン領域は、活性領域１０Ａにおいて、共通に、ポリシリコンパターン１１１Ａとポリシリコンパターン１１１Ｂの間のｐ⁺ 型拡散領域により形成され、かかるｐ⁺ 型拡散領域に対応して活性領域１０Ａにはドレインコンタクト領域１０ａが形成される。同様に、トランジスタ１１ｂのドレイン領域とトランジスタ１１ｄのドレイン領域は、活性領域１０Ｂにおいて、共通に、ポリシリコンパターン１１１Ａとポリシリコンパターン１１１Ｂの間のｎ⁺ 型拡散領域により形成され、かかるｎ⁺ 型拡散領域に対応して活性領域１０Ｂ上にはドレインコンタクト領域１０ｂが形成される。図２の回路図よりわかるように、コンタクト領域１０ａには電源電圧Ｖ_DDが供給され、またコンタクト領域１０ｂには基準電圧Ｖ_SSが供給される。
【００２９】
ワード線ＷＬおよびポリシリコンパターン１１１Ａ，１１１Ｂは、いずれもそれぞれのパターン形状に対応した細長い平面形状を有する絶縁パターン１１１Ｃにより覆われており、絶縁パターン１１１Ｃ上には、活性領域１０Ａと１０Ｂとの間に存在するフィールド酸化膜１０Ｆに対応する位置に、ポリシリコンパターン１１１Ａに対応して開口部１１１Ｃ₁ が、ポリシリコンパターン１１１Ｂに対応して開口部１１１Ｃ₂ が形成され、ポリシリコンパターン１１１Ａの表面には、前記開口部１１１Ｃ₁ に対応してシリサイド層１１１ａが形成されている。同様に、ポリシリコンパターン１１１Ｂの表面には、前記開口部１１１Ｃ₂ に対応して、シリサイド層１１１ｂが形成されている。
【００３０】
さらに、前記フィールド酸化膜１０Ｆ上には、活性領域１０Ａおよび１０Ｂにおいてトランジスタ１１ｃおよび１１ｄのそれぞれのソース領域にコンタクトするように、枝１１１ｄ₁ を有する細長いＷあるいＴｉＮパターン１１１Ｄ₁ （以下の説明ではＷパターンとする）が形成される。同様に、トランジスタ１１ａおよび１１ｂのそれぞれのソース領域にコンタクトするように、枝１１１ｄ₂ を有する細長いＷパターン１１１Ｄ₂ が形成される。その際、パターン１１１Ｄ₁ の枝１１１ｄ₁ は、前記シリサイド領域１１１ｂにおいてポリシリコンゲートパターン１１１Ｂに接続され、同様にパターン１１１Ｄ₂ の枝１１１ｄ₂ は、前記シリサイド領域１１１ａにおいてポリシリコンゲートパターン１１１ａに接続される。
【００３１】
すなわち、Ｗパターン１１１Ｄ₁ はトランジスタ１１ｃと１１ｄとをそれぞれのソースで直列接続し、図２に示すインバータ１１Ｂを形成する。同様に、Ｗパターン１１１Ｄ₂ はトランジスタ１１ａと１１ｄとをそれぞれのソースで直列接続し、図２に示すインバータ１１Ａを形成する。さらに、Ｗパターン１１１Ｄ₁ の枝１１１ｄ₁ とＷ１１１Ｄ₂ の枝１１１ｄ₂ とは前記インバータ１１Ａと１１Ｂとを交差接続し、その結果図２に示したフリップフロップが形成される。
【００３２】
図４では、さらに活性領域１０Ｂにおいて、ワード線ＷＬの交点に対応してｎチャネルＭＯＳトランジスタ１１ｆおよび１１ｅが形成されているのがわかる。また、活性領域１０Ｂの、トランジスタ１１ｅおよび１１ｆのドレイン側の領域にはビット線ＢＬ，／ＢＬのためのコンタクト領域１０ｃおよび１０ｄがそれぞれ形成されている。
【００３３】
図４に示した構成のメモリセルでは、ゲートパターン１１１Ａおよび１１１Ｂは、共にｎ⁺ 型にドープされたポリシリコンより形成されており、その結果メモリセルを、後ほど説明するように、ｎ⁺ 型ポリシリコン層の簡単なパターニングにより形成することができる。換言すると、図４に示したメモリセルは、高い集積密度で、しかも安価に製造することができる。また、フリップフロップの要部を構成するｎチャネルＭＯＳトランジスタ１１ｂ，１１ｄにｎ⁺ 型ポリシリコンゲートを組み合わせることにより、トランジスタ１１ｂ，１１ｄのしきい値電圧を実質的に低下させることが可能である。これに対し、ｐチャネルＭＯＳトランジスタ１１ａおよび１１ｃではしきい値電圧の低下は得られないが、先にも説明したように、トランジスタ１１ａおよび１１ｃは単にトランジスタ１１ｂおよび１１ｄの負荷抵抗として作用しているだけなので、低いしきい値電圧を有することは必ずしも要求されない。
【００３４】
次に、図１の論理ゲート回路１２を構成するインバータ１２０の構成を、図６の平面図および図７の断面図を参照しながら説明する。ただし、図７は図６中、線Ｂ−Ｂ’に沿った断面図である。
図６，７を参照するに、インバータ１２０はＳｉ基板１０表面を覆う前記フィールド酸化膜１０Ｆ中にに画成された活性領域１０Ｇ，１０Ｈ中に形成され、このうち活性領域１０Ｈはｐ型基板１０中に形成されたｎ型ウェル１０₂ に対応して形成されている。すなわち、活性領域１０Ｇはｐ型に、活性領域１０Ｈはｎ型にドープされている。また、通常のＭＯＳトランジスタと同様に、活性領域１０Ｇおよび１０Ｆは、いずれも薄いゲート酸化膜（図示せず）により覆われている。
【００３５】
フィールド酸化膜１０Ｆ上には、ポリシリコンよりなるゲートパターン１２１が、活性領域１０Ｇ〜１０Ｈまで、連続して延在するように形成される。ｐ型活性領域１０Ｇのうち、ゲートパターン１２１の両側の部分はｎ⁺ 型にドープされ、その結果領域１０Ｇには、図３に示したｎチャネルＭＯＳトランジスタ１２ｂが形成される。また、ｎ型活性領域１０Ｈのうち、ゲートパターン１２１の両側の部分はｐ⁺ 型にドープされ、その結果領域１０Ｈには、図３に示したｐチャネルＭＯＳトランジスタ１２ａが形成される。図６に示したように、活性領域１０Ｇには、前記ｎ⁺ 型拡散領域に対応してドレインコンタクト１０Ｇ₁ とソースコンタクト１０Ｇ₂ が、また活性領域１０Ｈには、前記ｐ⁺ 型拡散領域に対応してドレインコンタクト１０Ｈ₁ とソースコンタクト１０Ｈ₂ とが形成される。ソースコンタクト１０Ｈ₁ とソースコンタクト１０Ｈ₂ とを導体パターンで接続することにより、図３に示すインバータ１２０が形成される。
【００３６】
図６の構成において、ポリシリコンパターン１２１は、ｐ型活性領域１０Ｇ上を延在する部分１２１ａがｎ型に、ｎ型活性領域１０Ｈ上を延在する部分１２１ｂがｐ型にドープされる。その結果、活性領域１０Ｇに形成されるｎチャネルＭＯＳトランジスタ１２ａおよび活性領域１０Ｈに形成されるｐチャネルＭＯＳトランジスタ１２ｂは、いずれも低いしきい値電圧と大きな電流駆動能力を有することになる。
【００３７】
さらに、図６の構成では、ポリシリコンパターン１２１中において、前記ｎ型領域１２１ａと前記ｐ型領域１２１ｂとが直接に接触してｐｎ接合が形成されるのを回避するため、前記領域１２１ａと１２１ｂとの間にポリシリコン領域１２１ｃを形成し、領域１２１ａ〜１２１ｃの表面に、領域１２１ａから領域１２１ｂまで連続してシリサイド領域１２１ｄを形成している。
【００３８】
図７の断面図を参照するに、ポリシリコンパターン１２１の両端にはＳｉＯ₂ よりなるサイドウォール１２１ｕおよび１２１ｖが形成され、またポリシリコンパターン１２１表面にはシリサイド層１２１ｄが、領域１２１ａから１２１ｂまで延在しているのがわかる。かかるシリサイド領域１２１ｃの形成は、開口部１２２ａで露出されたポリシリコンパターンをＣｏ等の高融点金属と反応させることで形成される。かかるシリサイドの形成は、典型的には８００°Ｃ、３０秒間のＲＴＡプロセスにより実行されるが、本発明では、活性領域１０Ｇと活性領域１０Ｈの間隔Ｓを、少なくとも１μｍ以上、好ましくは２μｍ以上に設定することにより、かかるシリサイド領域１２１ｃのための熱処理工程に伴うポリシリコン領域１２１ａ中のｎ型ドーパントとポリシリコン領域１２１ｂ中のｐ型ドーパ
ントとの、シリサイド領域１２１ｃを介した相互拡散を回避することができる。図６には同様な論理ゲート回路が、他にも形成されているが、その説明は省略する。
【００３９】
以下、図４，５に示したメモリセル１１０および図６，７に示したインバータ１２０の製造工程を簡単に説明する。
まず、メモリセル１１０の製造工程を図８（Ａ）〜（Ｄ），図９（Ｅ）〜（Ｈ）および図１０（Ｇ）〜（Ｌ）を参照しながら説明する。ただし、図８（Ａ）は平面図を、図９（Ｂ）は、図８（Ａ）中、線Ａ−Ａ’に沿った断面図を表す。他の図８（Ｂ）〜１０（Ｌ）についても同様な対応関係が成立する。
【００４０】
まず、図８（Ａ），（Ｂ）の工程において、前記ｎ型ウェル１０₁ を形成されたｐ型Ｓｉ基板１０の表面上に、ＬＯＣＯＳ法によりフィールド酸化膜１０Ｆを形成し、活性領域１０Ａおよび１０Ｂを画成する。さらに、活性領域１０Ａおよび１０Ｂの表面上に、厚さが典型的には７ｎｍ程度のゲート酸化膜（図示せず）を、熱酸化工程により、通常どおり形成する。
【００４１】
次に、図８（Ｃ），（Ｄ）の工程において、このようにして得られた構造上に、ポリシリコン層１１１を、ＣＶＤ法により、典型的には１８０ｎｍの厚さに堆積し、さらにイオン注入を行いこれをｎ⁺ 型にドープする。さらにポリシリコン層１１１上にＳｉＯ₂ 膜１１２を、ＣＶＤ法により、１００ｎｍの厚さに形成する。その結果、図８（Ｃ），（Ｄ）に示す構造が得られる。
【００４２】
次に、図９（Ｅ），（Ｆ）に示す工程において、ＳｉＯ₂ 膜１１２に、開口部１１２Ａを、図４に示す領域１１１ａおよび１１１ｂが露出されるように形成する。領域１１１ａおよび１１１ｂに対応して、開口部１１２Ａは、互い違いに配列された領域（１１２Ａ）₁ と（１１２Ａ）₂ とより構成されている。
さらに図９（Ｇ），（Ｈ）に示す工程において、ポリシリコン層１１１を、その上のＳｉＯ₂ 膜１１２と共にパターニングして、図４に示すポリシリコンゲートパターン１１１Ａおよび１１１Ｂを形成し、さらに活性領域１０ＡにＢＦ₂ ⁺ イオンを２５ｋｅＶの加速電圧で２×１０¹⁵ｃｍ^-2のドーズ量で注入し、ｐチャネルＭＯＳトランジスタ１１ａおよび１１ｃのソースおよびドレイン領域を形成する。同様に、活性領域１０Ｂには、Ａｓ⁺ イオンを２５ｋｅＶの加速電圧で２×１０¹⁵ｃｍ^-2のドーズでイオン注入し、ｎチャネルＭＯＳトランジスタ１１ｂおよび１１ｄのソースおよびドレインを形成する。
【００４３】
さらに、パターン１１１Ａおよび１１１Ｂ上に別のＳｉＯ₂ 膜（図示せず）をＣＶＤ法により約１００ｎｍの厚さに堆積し、これを反応性イオンエッチング（ＲＩＥ）法により、領域１１１ａおよび１１１ｂが露出するまで垂直にエッチングすることにより、ポリシリコンパターン１１１Ａおよび１１１Ｂが、領域１１１ａ，１１１ｂを除いてＳｉＯ₂ パターン１１１Ｃに覆われた図９（Ｈ）に示す断面を有する構造が得られる。図９（Ｈ）を参照するに、Ａ−Ａ’断面ではポリシリコンパターン１１１Ａは表面が露出されているのに対し、ポリシリコンパターン１１１ＢはＳｉＯ₂ パターン１１１Ｃで覆われているのがわかる。また、図９（Ｈ）の断面では、ポリシリコンパターン１１１Ａ，１１１Ｂの側壁もＳｉＯ₂ パターン１１１Ｃにより保護されているのがわかる。
【００４４】
図９（Ｇ），（Ｈ）の工程では、さらにポリシリコン層１１１のパターニングの結果、ゲートパターン１１１Ａおよび１１１Ｂの他にワード線ＷＬが形成され、先に説明したＡｓ⁺ イオンのイオン注入工程では、活性領域１０Ｂ中のワード線ＷＬの両側の領域にトランジスタ１１ｅ，１１ｆの拡散領域が形成される。
次に、図１０（Ｉ），（Ｊ）の工程において、図９（Ｇ），（Ｈ）で得られた構造上にＣｏ膜（図示せず）をスパッタ法により堆積し、さらにこのようにして得られた構造を８００°Ｃ、３０秒間のＲＴＡプロセスにより反応させ、Ｃｏシリサイド層１１１ａをポリシリコンパターン１１１Ａの表面に形成する。
【００４５】
さらに、図１０（Ｋ），（Ｌ）の工程において、Ｗ層が局所配線材として、約８０ｎｍの厚さに堆積され、これをパターニングすることにより、図４に示すパターン１１１Ｄ₁ ，１１１Ｄ₂ が形成される。図１０（Ｌ）の断面図よりわかるように、Ｗパターン１１１Ｄ₁ はポリシリコンパターン１１１Ｂを跨いで延在し、シリサイド領域１１１ａをトランジスタ１１ａおよび１１ｂのソース領域に接続する。同様に、図１０（Ｌ）の断面図には現れないが、Ｗパターン１１１Ｄ₂ はポリシリコンパターン１１１Ａを跨いで延在し、シリサイド領域１１１ｂをトランジスタ１１ｃおよび１１ｄのソース領域に接続する。その結果、二つのインバータ１１Ａ，１１Ｂが交差接続された図２に示すメモリセル１１０が形成される。
【００４６】
次に、図６，７に示す論理ゲート回路を構成するインバータ１２０の製造工程を図１１（Ａ）〜（Ｃ）、図１２（Ｄ），（Ｅ）および図１３（Ｆ）を参照しながら説明する。
図１１（Ａ）の工程で、ｎ型ウェル１０₂ を形成されたｐ型Ｓｉ基板１０上に、先に説明したように通常のＬＯＣＯＳ法により、フィールド酸化膜１０Ｆが、活性領域１０Ｇおよび１０Ｈを画成するように形成される。さらに、活性領域１０Ｇおよび１０Ｈ上には、通常の熱酸化工程により、図示を省略したゲート酸化膜が典型的には７ｎｍの厚さに形成され、さらにパターニングされることによりポリシリコンパターン１２１Ｐを構成するポリシリコン層が、ＣＶＤ法により、約１８０ｎｍの厚さに堆積される。
【００４７】
次に、図１１（Ｂ）の工程で、図１１（Ａ）の構造上に前記活性領域１０Ｇを露出するレジストマスクを形成し、ポリシリコン層１２１Ｐの活性領域１０Ｇに対応する部分にＡｓ⁺ イオンを、典型的には加速電圧２５ｋｅＶ、ドーズ量２×１０¹⁵ｃｍ^-2で注入し、これをｎ型にドープする。
次に、図１１（Ｃ）の工程で、先に図８（Ｄ）でメモリセルの形成工程に関連して説明したＳｉＯ₂ 膜１１２が、基板全面に、ＣＶＤ法により堆積され、その後論理ゲート回路の領域から除去される。従って、このようにして得られた構造は、論理ゲート回路が形成される部分においては、図１１（Ｂ）のものと同一になる。さらに、このようにして得られた構造上に、前記活性領域１０Ｈを露出するレジストマスクを形成し、ポリシリコン層１２１Ｐの活性領域１０Ｈに対応する部分にＢＦ₂ ⁺ イオンを、典型的には加速電圧２５ｋｅＶ、ドーズ量２×１０¹⁵ｃｍ^-2で注入し、これをｐ型にドープする。
【００４８】
次に、図１２（Ｄ）の工程で、ポリシリコン層１２１Ｐをパターニングしてゲートパターン１２１を形成し、さらにゲートパターン１２１を自己整合マスクとして使い、ウェル１０₂ 中の活性領域１０Ｈに、ｐチャネルＭＯＳトランジスタ１２ａのｐ⁺ 型ソース領域１０ＨＳおよびドレイン領域１０ＨＤを、ＢＦ²⁺のイオン注入により形成する。ただし、図１２（Ｄ）は、活性領域１０Ｈにおいてポリシリコンゲートパターンの延在方向に垂直な面で切った断面図である。同様なゲートパターン１２１を自己整合マスクとするイオン注入工程は、活性領域１０Ｇにおいても行われ、ｎチャネルＭＯＳトランジスタ１２ｂのｎ⁺ 型ソース領域およびドレイン領域（図示せず）が形成される。
【００４９】
さらに、図示を省略したＳｉＯ₂ 膜を、ポリシリコンパターン１２１を埋め込むように堆積し、さらにこうして得られた構造に対して、基板主面に対して略垂直に作用する全面異方性エッチングを行い、図１２（Ｅ）に示すように、ポリシリコンパターン１２１の両側にサイドウォール１２１ｗ，１２１ｘを形成する。ただし、図１２（Ｅ）は図１２（Ｄ）と同様にポリシリコンパターン１２１の延在方向に直交する面に沿った断面図であるが、図７中の活性領域１０Ｇと活性領域１０Ｈの中間に位置するフィールド酸化膜１０Ｆ上における断面である点で、活性領域１０Ｈ中における断面図を示す図１２（Ｄ）とは異なっている。
【００５０】
次に、図１３（Ｆ）の構造において、Ｃｏ等の高融点金属層１２４を堆積し、ＲＴＡプロセスにより熱処理することにより、図７に示す、ゲート領域全面にコバルトシリサイドが形成された構成が得られる。ここで、高融点金属層１２４はＣｏに限定されるものではなく、他の高融点金属、例えばＷ，Ｍｏ等も使用可能である。
【００５１】
図７の構造において、ポリシリコンパターン領域１２１ｃの長さＳを１μｍ以上、好ましくは２ミクロン以上に設定することにより、ｎ型ポリシリコン領域１２１ａ中のｎ型ドーパントとｐ型ポリシリコン領域１２１ｂ中のｐ型ドーパントとが、シリサイド領域１２１ｃを介して相互拡散する問題点が回避され、活性領域１０Ｇに形成されたｎチャネルＭＯＳトランジスタおよび活性領域１０Ｈに形成されたｐチャネルＭＯＳトランジスタは、いずれも低いしきい値電圧と大きな電流駆動能力を有する。このような論理ゲート回路は、図１に示すように、メモリ半導体集積回路の周辺回路部分１２に形成されるため、このように活性領域１０Ｆと１０Ｇの間隔を増大させることにより集積密度が低下しても問題は生じない。
【００５２】
以上、本発明を好ましい実施例について説明したが、本発明はこのような実施例に限定されるものではなく、本発明の要旨内において様々な変形・変更が可能である。
【００５３】
【発明の効果】
請求項１記載の本発明によれば、低いしきい値電圧を有するＭＯＳトランジスタで構成された高速論理ゲート回路を備え、かつ高い集積密度を有するメモリセルアレイを備えた半導体メモリ集積回路を構成することができる。より具体的には、メモリセル中においてフリップフロップを構成するｎチャネルＭＯＳトランジスタのゲート電極にｎ型ポリシリコンパターンを使うことにより、フリップフロップの状態遷移を低い論理振幅の信号で誘起することが可能になり、メモリセルへの情報の書き込み速度が向上する。一方、かかるｎチャネルＭＯＳトランジスタに直列接続されているｐチャネルＭＯＳトランジスタは、単なる負荷抵抗として作用するのみなので、ｎ型ポリシリコンパターンをゲートに使っても動作上不利になることはない。各々のインバータにおいて、前記ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとの間を連続して延在する単一のゲートパターンを使うことにより、メモリセルについては高い集積密度を実現することができ、また製造工程を簡略化することができる。
【００５４】
請求項２および６記載の本発明によれば、メモリ集積回路を構成する論理ゲート回路においてｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとを、１μｍ以上の距離離して形成することにより、前記第１および第２の半導体パターンを金属化合物を形成することにより短絡する際に第１の半導体パターン中のドーパントと第２の半導体パターン中のドーパントとが相互拡散するのが回避される。メモリ集積回路では、周辺回路を構成する相補型ゲート回路は、メモリセルアレイのような高い集積密度は要求されないため、このようにｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとを離間して形成しても問題は生じない。
【００５５】
請求項３記載の本発明によれば、論理ゲート回路を構成するｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタのそれぞれのゲートパターンを単一の半導体パターンで形成することにより、簡単な工程で所望の論理ゲート回路を形成することができる。
請求項４記載の本発明によれば、論理ゲート回路を構成するｎチャネルＭＯＳトランジスタのゲートパターンをｎ型に、ｐチャネルＭＯＳトランジスタのゲートパターンをｐ型にドープすることにより、所望のしきい値電圧の低下を実現することができ、その結果論理ゲート回路の高速動作を実現することができる。
【００５６】
請求項５記載の本発明によれば、前記金属化合物としてシリサイドを使うことにより、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタの間に延在するポリシリコンゲートパターンを、その中間部分で選択的に高融点金属と反応させることにより、所望の構成の論理ゲート回路を、公知のサイサイド（自己整合シリサイド）プロセスを使って容易に形成することができる。その際、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとは１μｍ以上離間して形成されているため、かかるシリサイドの形成に伴うｎ型ゲートパターンとｐ型ゲートパターンとの間のドーパントの相互拡散を回避することができる。
【００５７】
請求項７記載の本発明の特徴によれば、メモリセルを構成するインバータ中のｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタのゲートパターンを、単一のｎ型ポリシリコンパターンとすることで、メモリセルのレイアウトを簡素化でき、簡単な工程で高い集積密度のメモリセルアレイを形成することができる。
【図面の簡単な説明】
【図１】本発明による、半導体メモリ集積回路の構成を示す図である。
【図２】図１の半導体メモリ集積回路のメモリセルの構成を示す回路図である。
【図３】図１の半導体メモリ集積回路の論理ゲート回路を構成する相補型論理ゲートを示す回路図である。
【図４】図２のメモリセルの半導体基板上におけるレイアウトを示す平面図である。
【図５】図４のメモリセルの、線Ａ−Ａ’に沿った断面を示す断面図である。
【図６】図３の相補型論理ゲートの半導体基板上におけるレイアウトを示す平面図である。
【図７】図６の相補型論理ゲートの、線Ｂ−Ｂ’に沿った断面を示す断面図である。
【図８】（Ａ）〜（Ｄ）は図４のメモリセルを形成する工程を示す図（その一）である。
【図９】（Ｅ）〜（Ｈ）は図４のメモリセルを形成する工程を示す図（その二）である。
【図１０】（Ｉ）〜（Ｌ）は図４のメモリセルを形成する工程を示す図（その三）である。
【図１１】（Ａ）〜（Ｃ）は図７の相補型論理ゲートを形成する工程を示す図（その一）である。
【図１２】（Ｄ），（Ｅ）は図７の相補型論理ゲートを形成する工程を示す図（その二）である。
【図１３】（Ｆ）は、図７の相補型論理ゲートを形成する工程を示す図（その三）である。
【図１４】従来の、埋め込みチャネルを有するＭＯＳトランジスタの構成を示す図である。
【図１５】従来の、表面チャネルを有するＭＯＳトランジスタの構成を示す図である。
【符号の説明】
１，１０ Ｓｉ基板
１ａ，１ｂ 拡散領域
１ｃ 埋め込みチャネル
１ｃ’ 表面チャネル
２ ポリシリコンゲート電極
１０1 ，１０₂ ウェル
１０ａ，１０ｂ，１０ｃ，１０ｄ，１０Ｇ₁ ，１０Ｇ₂ ，１０Ｈ₁ ，１０Ｈ₂
コンタクト領域
１０Ａ，１０Ｂ 活性領域
１０Ｆ フィールド酸化膜
１１ メモリセルアレイ
１１Ａ，１１Ｂ インバータ
１１ａ，１１ｃ ｐチャネルＭＯＳトランジスタ
１１ｂ，１１ｄ，１１ｅ，１１ｆ ｎチャネルＭＯＳトランジスタ
１２ 周辺回路
１２ａ ｐチャネルＭＯＳトランジスタ
１２ｂ ｎチャネルＭＯＳトランジスタ
１１０ メモリセル
１１１Ａ，１１１Ｂ ポリシリコンゲートパターン
１１１ａ，１１１ｂ シリサイド領域
１１１Ｃ₁ ，１１１Ｃ₂ 開口部
１１１Ｄ₁ ，１１１Ｄ₂ 局部配線パターン
１２０ 相補型インバータ回路
１２１ ポリシリコンゲートパターン
１２１ａ ｎ⁺ 型領域
１２１ｂ ｐ⁺ 型領域
１２１ｃ シリサイド領域
１２１Ｐ ポリシリコン層
１２２ 絶縁膜パターン
１２２Ａ 絶縁層
１２２ａ 開口部
１２３ レジストパターン
１２３ａ レジスト開口部
１２４ 高融点金属層[0001]
[Industrial application fields]
The present invention generally relates to semiconductor devices, and more particularly to a semiconductor memory integrated circuit including a logic circuit formed of a p-channel transistor and an n-channel transistor formed on the same semiconductor substrate.
Since MOS transistors have low power consumption, they are widely used in various applications such as logic integrated circuits and memory integrated circuits. In such a MOS integrated circuit, a logic integrated circuit improves the current drive capability, and in the case of a memory integrated circuit, the storage capacity is increased. Therefore, the integration density is improved by miniaturization. In particular, a semiconductor memory integrated circuit selects a memory cell array formed by arranging memory cell transistors for storing information, and a logic circuit that selects a memory cell transistor in the memory cell array and writes information to and / or reads information from the selected memory cell transistor. Are formed on the same semiconductor substrate.
[0002]
In particular, today's miniaturized semiconductor integrated circuits, including semiconductor memory integrated circuits, generally use a low power supply voltage in response to miniaturization of elements in view of reliability problems caused by hot carriers. Since the use of such a low power supply voltage results in a decrease in signal logic amplitude, it is necessary to reduce the threshold voltage of the MOS transistor in response to a decrease in the power supply voltage in order to improve the desired operation speed.
[0003]
[Prior art]
In a complementary MOS logic gate combining an n-channel MOS transistor and a p-channel MOS transistor, which has been conventionally used in a semiconductor memory integrated circuit, generally n-channel MOS transistors and p-channel MOS transistors are both n-channel MOS transistors and n-channel MOS transistors. A polysilicon pattern doped in the mold was used as the gate. Thus, when n-type polysilicon is used as the gate electrode of a p-type MOS transistor, a so-called buried channel in which a conductive region is formed by impurity doping in the vicinity of the surface of the channel region is used to keep the threshold voltage of the transistor low. The MOS transistor which has is used. For example, in a p-channel MOS transistor, a p-type region corresponding to the channel region is formed on the surface of an n-type substrate by impurity ion implantation.
[0004]
FIG. 14 shows an example of a MOS transistor having a buried channel having such a conventional configuration.
Referring to FIG. 14, the transistor is formed on an n-type Si substrate 1, and p⁺N-type source region 1a, a drain region 1b separated from the source region by a channel region 1c, and a gate oxide film (not shown) formed on the channel region.⁺The surface of the substrate 1 is doped p-type corresponding to the channel region 1c.
[0005]
However, when such a MOS transistor having a buried channel is used in an integrated circuit having a high integration density, for example, an electric field caused by a drain voltage applied to the drain region 1b enters the channel region 1c, and the threshold voltage of the transistor is increased. The changing so-called short channel effect appears remarkably. That is, in today's logic gates that require high-speed operation, as long as the embedded channel structure is adopted, if the drain voltage is increased by lowering the threshold voltage, the short channel is increased when the integration density is increased. There is a problem that it is difficult to suppress the effect.
[0006]
In order to solve the problems of the conventional logic gate having a buried channel structure, in a normal surface channel MOS transistor as shown in FIG. 15, an n-type polysilicon is used for the gate electrode of the n-channel transistor and a p-channel is used. A so-called dual gate MOS transistor using p-type polysilicon as the gate electrode of the transistor has been proposed. However, in FIG. 15, parts corresponding to those in FIG. In the configuration of FIG. 15, it can be seen that a channel region 1 c ′ is formed as a part of the surface of the n-type Si substrate 1 instead of the p-type channel region 1 c.
[0007]
In general, the threshold voltage V of a MOS transistor_THIn the case of an n-channel MOS transistor

In the case of a p-channel MOS transistor, the equation

Given in. However, φ_MIs the work function of the gate electrode, φ_SIs the work function of the substrate, φ_BIs the Fermi potential of the substrate, ε_SIs the dielectric constant of silicon, q is the elementary charge, N is the acceptor concentration of the n-channel MOS transistor, and D is the donor concentration of the p-channel MOS transistor. In addition, V_BSIs the substrate bias voltage and C_OXRepresents the capacitance per unit area of the gate oxide film.
[0008]
Referring to equations (1) and (2), in the n-channel MOS transistor, n⁺Type polysilicon for the gate electrode, the first term (φ_M−φ_S) Becomes negative and the first and third terms cancel each other, resulting in a threshold voltage V_THThe value of decreases. Similarly, p-channel MOS transistors have p⁺By using type polysilicon for the gate electrode, the first term and the third term cancel each other in the formula (1), and the absolute value of the threshold value decreases.
[0009]
The above theoretical explanation applies similarly to the buried channel MOS transistor shown in FIG. 14 and the dual gate MOS transistor shown in FIG. 15, but in the case of a dual gate MOS transistor, the source region 1a or Since a depletion region associated with the pn junction is formed between the drain region 1b and the channel region 1c ′, the short channel effect is substantially reduced.
[0010]
However, if a general integrated circuit is formed on the same semiconductor substrate using a p-channel MOS transistor and an n-channel MOS transistor having a dual gate structure as shown in FIG. The pattern is n in the region where the n-channel MOS transistor is formed.⁺In the region where the p-channel MOS transistor is formed, p⁺N to be doped into the mold⁺Type MOS transistor and p⁺A pn junction is formed at the boundary with the type MOS transistor, and the rectifying action of the pn junction causes a problem that a desired operation cannot be obtained or the operation becomes unstable. In order to avoid the formation of the pn junction in the gate electrode, it is necessary to form separate gate electrode patterns for the p-channel MOS transistor and the n-channel MOS transistor. However, this configuration complicates the wiring pattern. , Semiconductor integration
There are problems that increase the manufacturing cost of the circuit and are disadvantageous for improving the integration density. The pn junction formed on such a gate electrode pattern can be extinguished by forming a refractory metal silicide in a region where the pn junction on the gate pattern is formed. Such local silicide formation is possible by applying a so-called salicide method which has been conventionally used to reduce gate resistance. The inventor of the present invention has previously proposed a method for manufacturing an SRAM memory cell using the salicide method in Japanese Patent Application Nos. 6-27146 and 6-183159.
[0011]
[Problems to be solved by the invention]
However, since the impurity element in the silicide has a diffusion coefficient several orders of magnitude larger than that in Si, in general, when silicide is formed at the junction of the p-type polysilicon pattern and the n-type polysilicon pattern, excessive impurity diffusion occurs. It is necessary to minimize the heat treatment so as not to occur (for example, RTA; use the Rapid Thermal Annealing method) and to secure a sufficient interval between the n-channel MOS transistor and the p-channel MOS transistor. For example, in the case where Co silicide is formed by annealing at 800 ° C. for 30 seconds at the junction between the p-type polysilicon pattern and the n-type polysilicon pattern, at least 1.0 μm between the p-channel MOS transistor and the n-channel MOS transistor. It is necessary to secure an interval of preferably 2.0 microns or more. However, if the interval between the p-channel MOS transistor and the n-channel MOS transistor is set large as described above, the integration density of the integrated circuit using the p-channel MOS transistor and the n-channel MOS transistor inevitably decreases.
[0012]
SUMMARY OF THE INVENTION Accordingly, it is a general object of the present invention to provide a new and useful semiconductor integrated circuit that solves the above problems.
A more specific object of the present invention is to provide a semiconductor memory integrated circuit including a logic circuit including a MOS transistor having a low threshold voltage and a memory cell array having a high integration density.
[0013]
[Means for Solving the Problems]
  The present invention solves the above problem as described in claim 1.
  A semiconductor substrate;
  A plurality of memory cells formed of flip-flops formed on the semiconductor substrate, each composed of first and second inverters cross-connected to each other;
  In a semiconductor memory integrated circuit comprising a complementary logic gate circuit formed on the semiconductor substrate and composed of an n-channel MOS transistor and a p-channel MOS transistor,
  In each of the plurality of memory cells, each of the first and second inverters includes a p-channel MOS transistor and an n-channel MOS transistor connected in series, and each of the first and second inverters includes: A single semiconductor pattern extending between the p-channel MOS transistor and the n-channel MOS transistor constituting the inverter and acting as a gate of each MOS transistor; and the single semiconductor pattern constitutes the inverter Both the p-channel MOS transistor and the n-channel MOS transistor have the same work function,
  The n-channel MOS transistor constituting the complementary logic circuit has a first semiconductor pattern as a gate electrode, the p-channel MOS transistor has a second semiconductor pattern as a gate electrode, and the first semiconductor The pattern has a lower work function than the second semiconductor pattern;
  In the complementary logic circuit, the first semiconductor pattern and the second semiconductor pattern are:Touch each other, andShort-circuited with semiconductor metal compoundAnd
  The metal compound continuously covers the first semiconductor pattern and the second semiconductor pattern,
  The cross-connection constituting the flip-flop is formed by a first wiring pattern connected to the semiconductor pattern of the first inverter and a second wiring pattern connected to the semiconductor pattern of the second inverter,
  In the first inverter, in the semiconductor pattern, the metal compound is locally formed at a connection portion of the first wiring pattern,
  In the second inverter, in the semiconductor pattern, the metal compound is locally formed at a connection portion of the second wiring pattern.A semiconductor memory integrated circuit characterized by
  As described in claim 2,
  In the complementary logic circuit, the gate electrode of the n-channel MOS transistor and the gate electrode of the p-channel MOS transistor are formed with a distance of at least 1 μm or more, and the metal compound is formed of the n-channel MOS transistor. 2. The semiconductor memory integrated circuit according to claim 1, wherein a distance of at least 1 μm or more extends between the gate electrode of said p channel MOS transistor and the gate electrode of said p channel MOS transistor, or
  As described in claim 3,
  In the complementary logic circuit, the first semiconductor pattern and the second semiconductor pattern include a first region defined in a single semiconductor pattern and a second region separated from the first region. 3. The region according to claim 1, wherein the metal compound is formed between the first region and the second region in the single semiconductor pattern. By a semiconductor memory integrated circuit, or
  As described in claim 4,
  In the complementary logic circuit, the first and second semiconductor patterns are both made of silicon, the first semiconductor pattern is doped n-type, and the second semiconductor pattern is doped p-type. A semiconductor memory integrated circuit according to claim 3, or
  As described in claim 5,
  5. The semiconductor memory integrated circuit according to claim 1, wherein the metal compound is silicide, or
  As described in claim 6,
  2. The semiconductor according to claim 1, wherein in the complementary logic gate circuit, an active region in which the p-channel MOS transistor is formed is at least 1 μm away from an active region in which the n-channel MOS transistor is formed. By memory integrated circuit or
  As described in claim 7,
  2. The semiconductor memory integrated circuit according to claim 1, wherein in each of the first and second inverters constituting the memory cell, the single semiconductor pattern is made of n-type polysilicon.
[0014]
[Action]
According to the present invention, in a complementary logic gate requiring high-speed operation, an n-type polysilicon having a low work function is used as a gate for an n-channel MOS transistor, and a p-type having a higher work function for a p-channel MOS transistor. By using polysilicon as a gate, the threshold voltage of each of the n-channel MOS transistor and the p-channel MOS transistor can be substantially reduced. At this time, in the semiconductor memory integrated circuit, the complementary logic gates constituting the peripheral circuit are not required to have a particularly high integration density unlike the memory cell array. Therefore, the p-channel MOS transistor and the n-channel MOS constituting the complementary logic gate are not required. The distance between the transistors can be set sufficiently, typically 1 micron or more. As a result, a region made of a metal compound such as silicide is formed at the junction between the p-type polysilicon pattern constituting the gate electrode of the p-channel MOS transistor and the n-type polysilicon pattern constituting the gate electrode of the n-channel MOS transistor. However, the dopant in the n-type polysilicon pattern diffuses into the p-type polysilicon pattern through the metal compound region, or the dopant in the p-type polysilicon pattern similarly diffuses into the n-type polysilicon pattern. Dots are avoided.
[0015]
On the other hand, in the first and second inverters constituting the memory cell, the p-channel MOS transistor only forms a load resistance of the n-channel MOS transistor, so that a particularly large current driving capability is not required. Therefore, by using an n-type polysilicon pattern for the gate electrode of the n-channel MOS transistor constituting the flip-flop in the memory cell, it becomes possible to induce a state transition of the flip-flop with a signal having a low logic amplitude. The writing speed of information to the cell is improved. On the other hand, a p-channel MOS transistor connected in series to such an n-channel MOS transistor serves only as a load resistance as described above, and therefore uses the same n-type polysilicon pattern as that of the n-channel MOS transistor as a gate. There is no disadvantage in operation even if you use it. That is, in each inverter, a single n-type pattern extending continuously between the n-channel MOS transistor and the p-channel MOS transistor is used as a gate electrode, thereby realizing high integration density for the memory cell. The manufacturing process can be simplified. In other words, according to the present invention, in a memory cell array that requires a particularly high integration density, a gate electrode extending continuously between the p-channel MOS transistor and the n-channel MOS transistor is provided with a single work function having the same work function. A high integration density can be realized by forming the n-type polysilicon pattern.
[0016]
That is, according to the present invention, a semiconductor memory integrated circuit including a high-speed logic gate circuit composed of MOS transistors having a low threshold voltage and a memory cell array having a high integration density is formed. can do.
According to the second and sixth aspects of the present invention, in the logic gate circuit constituting the memory integrated circuit, the p-channel MOS transistor and the n-channel MOS transistor are formed at a distance of 1 μm or more, whereby the first and When the second semiconductor pattern is short-circuited by forming a metal compound, the dopant in the first semiconductor pattern and the dopant in the second semiconductor pattern are prevented from interdiffusing. In the memory integrated circuit, the complementary gate circuit constituting the peripheral circuit is not required to have a high integration density as in the memory cell array. Therefore, even if the p-channel MOS transistor and the n-channel MOS transistor are formed separately as described above. There is no problem.
[0017]
According to the third aspect of the present invention, each gate pattern of the p-channel MOS transistor and the n-channel MOS transistor constituting the logic gate circuit is formed by a single semiconductor pattern, so that a desired logic can be obtained in a simple process. A gate circuit can be formed.
According to the present invention, the gate pattern of the n-channel MOS transistor constituting the logic gate circuit is doped n-type and the gate pattern of the p-channel MOS transistor is doped p-type, so that a desired threshold value is obtained. A voltage drop can be realized, and as a result, a high speed operation of the logic gate circuit can be realized.
[0018]
According to the fifth aspect of the present invention, by using silicide as the metal compound, a polysilicon gate pattern extending between the p-channel MOS transistor and the n-channel MOS transistor can be selectively increased at the intermediate portion thereof. By reacting with a melting point metal, a logic gate circuit having a desired configuration can be easily formed by using a known side (self-aligned silicide) process. At this time, since the p-channel MOS transistor and the n-channel MOS transistor are formed at a distance of 1 μm or more, mutual diffusion of dopant between the n-type gate pattern and the p-type gate pattern due to the formation of the silicide is avoided. can do.
[0019]
According to the feature of the present invention as set forth in claim 7, the gate pattern of the p-channel MOS transistor and the n-channel MOS transistor in the inverter constituting the memory cell is a single n-type polysilicon pattern. The memory cell array with high integration density can be formed by a simple process.
[0020]
【Example】
Hereinafter, the present invention will be described with reference to the drawings.
FIG. 1 is a plan view showing an overall configuration of a semiconductor memory integrated circuit according to an embodiment of the present invention.
Referring to FIG. 1, a semiconductor memory integrated circuit is formed on a Si substrate 10, and a memory cell array 11 configured by arranging memory cells 110 for storing information, and a memory cell in the memory cell array 11 are selected. Or a peripheral circuit 12 for writing and / or reading information in a selected memory cell. For example, the peripheral circuit 12 is supplied with the address data and reads the data read from the selected bit line BL or the decoder from the selected memory cell 110 via the corresponding bit line BL. Includes sense amplifiers. In general, the memory cell array 11 is required to have a high integration density so as to store as much information as possible. On the other hand, the peripheral circuit 12 is required to operate as fast as possible.
[0021]
FIG. 2 is a circuit diagram showing a configuration of the memory cell 110 constituting the memory cell array 11 in FIG.
Referring to FIG. 2, the memory integrated circuit shown in FIG. 1 forms an SRAM, and a memory cell 110 includes a first inverter formed by connecting a p-channel MOS transistor 11a and an n-channel MOS transistor 11b in series. 11A and a second inverter 11B configured by connecting a p-channel MOS transistor 11c and an n-channel MOS transistor 11d in series, and the inverters 11A and 11B are cross-connected as usual to form a flip-flop. . That is, the gate of the transistor 11a and the gate of the transistor 11b are commonly connected to the common connection node D2 of the transistor 11c and the transistor 11d, and the gates of the transistor 11c and the transistor 11d are commonly connected to the transistor 11a and the transistor 11b. Connected to the common connection note D1.
[0022]
Further, as in the case of a normal SRAM, node D1 is connected to bit line BL via n-channel MOS transistor 11e, and node D2 is connected to complementary bit line / BL via n-channel MOS transistor 11f. . The transistors 11e and 11f are controlled via the word line WL. That is, by supplying write data to the memory cell 110 selected by activating the word line WL via the bit lines BL and / BL, the state of the flip-flops constituting the memory cell 110 is changed to the write data. Transition according to data. On the other hand, when information is read from the memory cell, the word line WL corresponding to the selected memory cell is activated, and the voltages of the nodes D1 and D2 appearing on the bit lines BL and / BL are transferred to the peripheral circuit 12. It is detected by the included sense amplifier.
[0023]
In the flip-flop composed of the inverters 11A and 11B, the n-channel MOS transistors 11b and 11d are driven according to the bit line voltage on the bit line BL or / BL, and the p-channel MOS transistors 11a and 11c are driven. Merely constitute the load resistances of the transistors 11b and 11d, respectively. That is, in such a memory cell 110, n-channel MOS transistors 11b and 11d are required to have a low threshold voltage in order to write data at high speed, while p-channel MOS transistors 11a and 11c are low. It is not always necessary to have a threshold voltage. On the other hand, such a memory cell 110 is required to have a layout structure as simple as possible so that the memory cell array 11 has a high integration density.
[0024]
On the other hand, in the SRAM memory integrated circuit shown in FIG. 1, the peripheral circuit 12 is required to operate at high speed in order to realize high-speed access. The peripheral circuit 12 generally includes a decoder, a latch circuit, a sense amplifier, or the like that is supplied with address data and selects a corresponding word line or bit line. The circuits constituting the peripheral circuit 12 are generally shown in FIG. Based on complementary logic gates.
[0025]
Referring to FIG. 3, the complementary logic gate comprises an inverter 120 configured by connecting a p-channel MOS transistor 12a and an n-channel MOS transistor 12b in series, and the gate of the transistor 12a and the gate of the transistor 12b are shared. Connected to the input terminal IN. The output terminal OUT is connected to the common connection node D3 of the transistors 12a and 12b.
[0026]
4 shows a layout of the memory cell 110 in the memory cell array 11 shown in FIG. 1, and FIG. 5 shows a cross-sectional view taken along the line A-A 'in FIG. 4 and 5 show only the flip-flop portion of the memory cell 110. FIG.
Referring to FIG. 4, Si substrate 10 is doped p-type and is covered with a field oxide film 10F (see FIG. 5) not shown in FIG. 4, and memory cell 110 is formed on the field oxide film. Corresponding to the above, an approximately T-shaped active region 10A and an approximately U-shaped active region 10B are formed. However, as shown in the cross-sectional view of FIG.₁Formed inside.
[0027]
Further, a pair of polysilicon patterns 111A and 111B extending substantially in parallel are formed on the field oxide film. The polysilicon patterns 111A and 111B are in contact with the surface of the substrate 10 through a thin gate oxide film (not shown) in the active regions 10A and 10B as shown in the cross-sectional view of FIG. Further, on the field oxide film 10F on the right side of the active region 10B, a polysilicon pattern constituting the word line WL extends in a direction substantially orthogonal to the polysilicon patterns 111A and 111B.
[0028]
As a result of this configuration, the channel region (not shown) of the p-channel MOS transistor 11a described in FIG. 2 is formed in the active region 10A corresponding to the polysilicon pattern 111B, and the transistor 11a is formed on both sides of the pattern 111B. P constituting the source and drain regions of⁺A mold region (not shown) is formed. Similarly, in the active region 10A, a channel region (not shown) of the p-channel MOS transistor 11c is formed corresponding to the polysilicon pattern 111A, and the source and drain regions of the transistor 111c are provided on both sides of the pattern 111A. Composing p⁺A mold region (not shown) is formed. Similarly, in the active region 10B, a channel region of the transistor 11d is formed corresponding to the polysilicon pattern 111A, and a channel region of the transistor 11b is formed corresponding to the polysilicon pattern 111B. Among these, the drain region of the transistor 11a and the drain region of the transistor 11c are commonly used in the active region 10A, and p between the polysilicon pattern 111A and the polysilicon pattern 111B.⁺Formed by a mold diffusion region, such p⁺A drain contact region 10a is formed in the active region 10A corresponding to the mold diffusion region. Similarly, the drain region of the transistor 11b and the drain region of the transistor 11d are commonly connected to the n region between the polysilicon pattern 111A and the polysilicon pattern 111B in the active region 10B.⁺Formed by a mold diffusion region, such n⁺A drain contact region 10b is formed on the active region 10B corresponding to the mold diffusion region. As can be seen from the circuit diagram of FIG. 2, the contact region 10a has a power supply voltage V_DDAnd the reference voltage V is applied to the contact region 10b._SSIs supplied.
[0029]
Each of the word line WL and the polysilicon patterns 111A and 111B is covered with an insulating pattern 111C having an elongated planar shape corresponding to each pattern shape, and on the insulating pattern 111C, between the active regions 10A and 10B. An opening 111C corresponding to the polysilicon pattern 111A is provided at a position corresponding to the field oxide film 10F existing in₁However, the opening 111C corresponds to the polysilicon pattern 111B.₂The opening 111C is formed on the surface of the polysilicon pattern 111A.₁Corresponding to this, a silicide layer 111a is formed. Similarly, the opening 111C is formed on the surface of the polysilicon pattern 111B.₂Corresponding to this, a silicide layer 111b is formed.
[0030]
Further, on the field oxide film 10F, the branches 111d are in contact with the source regions of the transistors 11c and 11d in the active regions 10A and 10B.₁Elongated W or TiN pattern 111D having₁(Hereinafter referred to as W pattern) is formed. Similarly, branch 111d is in contact with the respective source regions of transistors 11a and 11b.₂Elongated W pattern 111D having₂Is formed. At that time, the pattern 111D₁Branch 111d₁Is connected to the polysilicon gate pattern 111B in the silicide region 111b, and similarly to the pattern 111D.₂Branch 111d₂Are connected to the polysilicon gate pattern 111a in the silicide region 111a.
[0031]
That is, W pattern 111D₁2 connects transistors 11c and 11d in series at their respective sources to form an inverter 11B shown in FIG. Similarly, W pattern 111D₂The transistors 11a and 11d are connected in series at their respective sources to form the inverter 11A shown in FIG. Furthermore, W pattern 111D₁Branch 111d₁And W111D₂Branch 111d₂Cross-connects the inverters 11A and 11B, and as a result, the flip-flop shown in FIG. 2 is formed.
[0032]
In FIG. 4, it can be seen that n-channel MOS transistors 11f and 11e are formed corresponding to the intersections of the word lines WL in the active region 10B. Also, contact regions 10c and 10d for bit lines BL and / BL are formed in regions on the drain side of transistors 11e and 11f in active region 10B, respectively.
[0033]
In the memory cell having the configuration shown in FIG. 4, the gate patterns 111A and 111B are both n⁺Formed from polysilicon doped in the mold, so that the memory cell is n⁺It can be formed by simple patterning of the type polysilicon layer. In other words, the memory cell shown in FIG. 4 can be manufactured at a high integration density and at a low cost. Further, n channel MOS transistors 11b and 11d constituting the main part of the flip-flop are connected to n.⁺By combining type polysilicon gates, the threshold voltages of the transistors 11b and 11d can be substantially reduced. In contrast, the p-channel MOS transistors 11a and 11c cannot reduce the threshold voltage. However, as described above, the transistors 11a and 11c simply act as load resistances of the transistors 11b and 11d. Therefore, it is not always required to have a low threshold voltage.
[0034]
Next, the configuration of the inverter 120 constituting the logic gate circuit 12 of FIG. 1 will be described with reference to the plan view of FIG. 6 and the cross-sectional view of FIG. However, FIG. 7 is a cross-sectional view taken along line B-B ′ in FIG. 6.
6 and 7, the inverter 120 is formed in the active regions 10G and 10H defined in the field oxide film 10F covering the surface of the Si substrate 10, and the active region 10H is the p-type substrate 10. N-type well 10 formed therein₂It is formed corresponding to. That is, the active region 10G is doped p-type and the active region 10H is doped n-type. Similarly to the normal MOS transistor, the active regions 10G and 10F are both covered with a thin gate oxide film (not shown).
[0035]
A gate pattern 121 made of polysilicon is formed on field oxide film 10F so as to continuously extend to active regions 10G to 10H. Of the p-type active region 10G, the portions on both sides of the gate pattern 121 are n⁺As a result, the n-channel MOS transistor 12b shown in FIG. 3 is formed in the region 10G. Further, in the n-type active region 10H, the portions on both sides of the gate pattern 121 are p.⁺As a result, the p-channel MOS transistor 12a shown in FIG. 3 is formed in the region 10H. As shown in FIG. 6, the active region 10G includes the n region.⁺Drain contact 10G corresponding to the type diffusion region₁And source contact 10G₂However, in the active region 10H, the p⁺Drain contact 10H corresponding to the type diffusion region₁And source contact 10H₂And are formed. Source contact 10H₁And source contact 10H₂Are connected by a conductor pattern to form the inverter 120 shown in FIG.
[0036]
In the configuration of FIG. 6, the polysilicon pattern 121 is doped with a portion 121a extending on the p-type active region 10G being n-type and a portion 121b extending on the n-type active region 10H being p-type doped. As a result, n channel MOS transistor 12a formed in active region 10G and p channel MOS transistor 12b formed in active region 10H both have a low threshold voltage and a large current driving capability.
[0037]
Furthermore, in the configuration of FIG. 6, in the polysilicon pattern 121, the regions 121 a and 121 b are avoided in order to avoid a direct contact between the n-type region 121 a and the p-type region 121 b to form a pn junction. A polysilicon region 121c is formed between the regions 121a and 121c, and a silicide region 121d is formed continuously from the region 121a to the region 121b.
[0038]
Referring to the cross-sectional view of FIG.₂It can be seen that the side walls 121u and 121v are formed, and the silicide layer 121d extends from the regions 121a to 121b on the surface of the polysilicon pattern 121. The silicide region 121c is formed by reacting the polysilicon pattern exposed at the opening 122a with a refractory metal such as Co. The formation of the silicide is typically performed by an RTA process at 800 ° C. for 30 seconds. In the present invention, the interval S between the active region 10G and the active region 10H is at least 1 μm or more, preferably 2 μm or more. By setting, the n-type dopant in the polysilicon region 121a and the p-type dopant in the polysilicon region 121b accompanying the heat treatment process for the silicide region 121c.
And mutual diffusion through the silicide region 121c can be avoided. Although other similar logic gate circuits are formed in FIG. 6, description thereof is omitted.
[0039]
Hereinafter, a manufacturing process of the memory cell 110 shown in FIGS. 4 and 5 and the inverter 120 shown in FIGS. 6 and 7 will be briefly described.
First, the manufacturing process of the memory cell 110 will be described with reference to FIGS. 8 (A) to (D), FIGS. 9 (E) to (H) and FIGS. 10 (G) to (L). 8A is a plan view, and FIG. 9B is a cross-sectional view taken along line A-A ′ in FIG. 8A. Similar correspondences are established for the other FIGS. 8 (B) to 10 (L).
[0040]
First, in the steps of FIGS. 8A and 8B, the n-type well 10₁A field oxide film 10F is formed by LOCOS method on the surface of the p-type Si substrate 10 on which are formed, and active regions 10A and 10B are defined. Further, a gate oxide film (not shown) typically having a thickness of about 7 nm is formed on the surfaces of the active regions 10A and 10B as usual by a thermal oxidation process.
[0041]
Next, in the steps of FIGS. 8C and 8D, a polysilicon layer 111 is typically deposited to a thickness of 180 nm by CVD on the structure thus obtained. Ion implantation is performed⁺Dope the mold. Furthermore, SiO is formed on the polysilicon layer 111.₂The film 112 is formed to a thickness of 100 nm by a CVD method. As a result, the structure shown in FIGS. 8C and 8D is obtained.
[0042]
Next, in the steps shown in FIGS.₂An opening 112A is formed in the film 112 so that the regions 111a and 111b shown in FIG. 4 are exposed. Corresponding to the regions 111a and 111b, the openings 112A are staggered regions (112A).₁And (112A)₂And is made up of.
Further, in the steps shown in FIGS. 9G and 9H, the polysilicon layer 111 is formed on the SiO layer thereon.₂The polysilicon gate patterns 111A and 111B shown in FIG. 4 are formed by patterning together with the film 112, and BF is further formed in the active region 10A.₂ ⁺Ion 2 × 10 at an acceleration voltage of 25 keV¹⁵cm^-2The source and drain regions of the p-channel MOS transistors 11a and 11c are formed. Similarly, the active region 10B has As⁺Ion 2 × 10 at an acceleration voltage of 25 keV¹⁵cm^-2The ions and the drains of the n channel MOS transistors 11b and 11d are formed.
[0043]
Further, another SiO on the patterns 111A and 111B.₂A film (not shown) is deposited to a thickness of about 100 nm by a CVD method, and this is vertically etched by a reactive ion etching (RIE) method until the regions 111a and 111b are exposed, thereby forming a polysilicon pattern 111A. And 111B are SiO except for the regions 111a and 111b.₂A structure having a cross section shown in FIG. 9H covered with the pattern 111C is obtained. Referring to FIG. 9H, in the A-A 'cross section, the surface of the polysilicon pattern 111A is exposed, whereas the polysilicon pattern 111B is made of SiO.₂It can be seen that the pattern 111C is covered. In the cross section of FIG. 9H, the sidewalls of the polysilicon patterns 111A and 111B are also made of SiO.₂It can be seen that it is protected by the pattern 111C.
[0044]
In the steps of FIGS. 9G and 9H, as a result of the patterning of the polysilicon layer 111, the word line WL is formed in addition to the gate patterns 111A and 111B.⁺In the ion implantation process of ions, diffusion regions of the transistors 11e and 11f are formed in regions on both sides of the word line WL in the active region 10B.
Next, in the steps of FIGS. 10 (I) and (J), a Co film (not shown) is deposited on the structure obtained in FIGS. 9 (G) and (H) by sputtering. The resulting structure is reacted by an RTA process at 800 ° C. for 30 seconds to form a Co silicide layer 111a on the surface of the polysilicon pattern 111A.
[0045]
Further, in the steps of FIGS. 10K and 10L, the W layer is deposited as a local wiring material to a thickness of about 80 nm, and is patterned to form a pattern 111D shown in FIG.₁, 111D₂Is formed. As can be seen from the cross-sectional view of FIG.₁Extends across the polysilicon pattern 111B and connects the silicide region 111a to the source regions of the transistors 11a and 11b. Similarly, although it does not appear in the cross-sectional view of FIG.₂Extends across the polysilicon pattern 111A and connects the silicide region 111b to the source regions of the transistors 11c and 11d. As a result, the memory cell 110 shown in FIG. 2 in which the two inverters 11A and 11B are cross-connected is formed.
[0046]
Next, the manufacturing process of the inverter 120 constituting the logic gate circuit shown in FIGS. 6 and 7 will be described with reference to FIGS. 11 (A) to (C), FIGS. 12 (D), (E) and FIG. 13 (F). explain.
In the step of FIG. 11A, the n-type well 10₂As described above, field oxide film 10F is formed on p-type Si substrate 10 formed with, so as to define active regions 10G and 10H. Further, on the active regions 10G and 10H, a gate oxide film (not shown) is typically formed to a thickness of 7 nm by a normal thermal oxidation process, and further patterned to form a polysilicon pattern 121P. A polysilicon layer to be deposited is deposited to a thickness of about 180 nm by a CVD method.
[0047]
Next, in the step of FIG. 11B, a resist mask that exposes the active region 10G is formed on the structure of FIG. 11A, and As is formed on the portion corresponding to the active region 10G of the polysilicon layer 121P.⁺Ions are typically accelerating voltage 25 keV, dose 2 × 10¹⁵cm^-2And is doped n-type.
Next, in the step of FIG. 11C, the SiO described above with reference to the step of forming the memory cell in FIG.₂A film 112 is deposited on the entire surface of the substrate by CVD and then removed from the region of the logic gate circuit. Therefore, the structure thus obtained is the same as that shown in FIG. 11B in the portion where the logic gate circuit is formed. Further, a resist mask that exposes the active region 10H is formed on the structure thus obtained, and BF is formed on a portion corresponding to the active region 10H of the polysilicon layer 121P.₂ ⁺Ions are typically accelerating voltage 25 keV, dose 2 × 10¹⁵cm^-2And is doped into p-type.
[0048]
Next, in the step of FIG. 12D, the polysilicon layer 121P is patterned to form a gate pattern 121, and further, the gate pattern 121 is used as a self-alignment mask.₂In the active region 10H in the middle, p-channel MOS transistor 12a has p⁺Type source region 10HS and drain region 10HD with BF²⁺It is formed by ion implantation. However, FIG. 12D is a cross-sectional view taken along a plane perpendicular to the extending direction of the polysilicon gate pattern in the active region 10H. A similar ion implantation process using the gate pattern 121 as a self-aligned mask is performed also in the active region 10G, and the n channel MOS transistor 12b has n.⁺A type source region and a drain region (not shown) are formed.
[0049]
Further, SiO not shown₂A film is deposited so as to embed the polysilicon pattern 121, and the whole structure anisotropic etching is performed on the structure thus obtained so as to act substantially perpendicular to the main surface of the substrate, as shown in FIG. As described above, sidewalls 121 w and 121 x are formed on both sides of the polysilicon pattern 121. However, FIG. 12E is a cross-sectional view along a plane orthogonal to the extending direction of the polysilicon pattern 121 as in FIG. 12D, but is intermediate between the active region 10G and the active region 10H in FIG. 12D is different from FIG. 12D, which is a cross-sectional view in the active region 10H, in that it is a cross-section on the field oxide film 10F located in the region.
[0050]
Next, in the structure of FIG. 13F, a refractory metal layer 124 such as Co is deposited and heat-treated by an RTA process, thereby obtaining a structure in which cobalt silicide is formed on the entire gate region shown in FIG. It is done. Here, the refractory metal layer 124 is not limited to Co, and other refractory metals such as W and Mo can be used.
[0051]
In the structure of FIG. 7, by setting the length S of the polysilicon pattern region 121c to 1 μm or more, preferably 2 microns or more, the n-type dopant in the n-type polysilicon region 121a and the p-type polysilicon region 121b The problem of mutual diffusion of the p-type dopant through the silicide region 121c is avoided, and both the n-channel MOS transistor formed in the active region 10G and the p-channel MOS transistor formed in the active region 10H are low. Has threshold voltage and large current drive capability. Since such a logic gate circuit is formed in the peripheral circuit portion 12 of the memory semiconductor integrated circuit as shown in FIG. 1, the integration density is lowered by increasing the distance between the active regions 10F and 10G in this way. However, there is no problem.
[0052]
As mentioned above, although this invention was demonstrated about the preferable Example, this invention is not limited to such an Example, A various deformation | transformation and change are possible within the summary of this invention.
[0053]
【The invention's effect】
According to the first aspect of the present invention, there is provided a semiconductor memory integrated circuit including a high-speed logic gate circuit composed of a MOS transistor having a low threshold voltage and a memory cell array having a high integration density. Can do. More specifically, by using an n-type polysilicon pattern for the gate electrode of the n-channel MOS transistor that forms the flip-flop in the memory cell, it is possible to induce a state transition of the flip-flop with a signal of low logic amplitude. Thus, the writing speed of information to the memory cell is improved. On the other hand, a p-channel MOS transistor connected in series to such an n-channel MOS transistor only serves as a load resistance, so that there is no disadvantage in operation even if an n-type polysilicon pattern is used for the gate. In each inverter, by using a single gate pattern extending continuously between the n-channel MOS transistor and the p-channel MOS transistor, a high integration density can be realized for the memory cell. The manufacturing process can be simplified.
[0054]
According to the second and sixth aspects of the present invention, in the logic gate circuit constituting the memory integrated circuit, the p-channel MOS transistor and the n-channel MOS transistor are formed at a distance of 1 μm or more, whereby the first and When the second semiconductor pattern is short-circuited by forming a metal compound, the dopant in the first semiconductor pattern and the dopant in the second semiconductor pattern are prevented from interdiffusing. In the memory integrated circuit, the complementary gate circuit constituting the peripheral circuit is not required to have a high integration density as in the memory cell array. Therefore, even if the p-channel MOS transistor and the n-channel MOS transistor are formed separately as described above. There is no problem.
[0055]
According to the third aspect of the present invention, each gate pattern of the p-channel MOS transistor and the n-channel MOS transistor constituting the logic gate circuit is formed by a single semiconductor pattern, so that a desired logic can be obtained in a simple process. A gate circuit can be formed.
According to the present invention, the gate pattern of the n-channel MOS transistor constituting the logic gate circuit is doped n-type and the gate pattern of the p-channel MOS transistor is doped p-type, so that a desired threshold value is obtained. A voltage drop can be realized, and as a result, a high speed operation of the logic gate circuit can be realized.
[0056]
According to the fifth aspect of the present invention, by using silicide as the metal compound, a polysilicon gate pattern extending between the p-channel MOS transistor and the n-channel MOS transistor can be selectively increased at the intermediate portion thereof. By reacting with a melting point metal, a logic gate circuit having a desired configuration can be easily formed by using a known side (self-aligned silicide) process. At this time, since the p-channel MOS transistor and the n-channel MOS transistor are formed at a distance of 1 μm or more, mutual diffusion of dopant between the n-type gate pattern and the p-type gate pattern due to the formation of the silicide is avoided. can do.
[0057]
According to the feature of the present invention as set forth in claim 7, the gate pattern of the p-channel MOS transistor and the n-channel MOS transistor in the inverter constituting the memory cell is a single n-type polysilicon pattern. The memory cell array with high integration density can be formed by a simple process.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of a semiconductor memory integrated circuit according to the present invention.
2 is a circuit diagram showing a configuration of a memory cell of the semiconductor memory integrated circuit of FIG. 1;
3 is a circuit diagram showing complementary logic gates constituting the logic gate circuit of the semiconductor memory integrated circuit of FIG. 1; FIG.
4 is a plan view showing a layout on a semiconductor substrate of the memory cell of FIG. 2; FIG.
5 is a cross-sectional view of the memory cell of FIG. 4 taken along line A-A ′. FIG.
6 is a plan view showing a layout of the complementary logic gate of FIG. 3 on a semiconductor substrate.
7 is a cross-sectional view of the complementary logic gate of FIG. 6 taken along line B-B ′.
8A to 8D are views (No. 1) showing a process of forming the memory cell of FIG. 4;
FIGS. 9E to 9H are views (No. 2) illustrating a process of forming the memory cell of FIG. 4;
10 (I) to (L) are views (No. 3) showing a step of forming the memory cell of FIG. 4;
FIGS. 11A to 11C are views (No. 1) showing a process of forming the complementary logic gate of FIG.
FIGS. 12D and 12E are diagrams (part 2) illustrating a process of forming the complementary logic gate of FIG.
FIG. 13F is a view (No. 3) showing a step of forming the complementary logic gate of FIG. 7;
FIG. 14 is a diagram showing a configuration of a conventional MOS transistor having a buried channel.
FIG. 15 is a diagram showing a configuration of a conventional MOS transistor having a surface channel.
[Explanation of symbols]
1,10 Si substrate
1a, 1b Diffusion region
1c buried channel
1c 'surface channel
2 Polysilicon gate electrode
10 1, 10₂  Well
10a, 10b, 10c, 10d, 10G₁, 10G₂, 10H₁, 10H₂
Contact area
10A, 10B active region
10F field oxide film
11 Memory cell array
11A, 11B inverter
11a, 11c p-channel MOS transistors
11b, 11d, 11e, 11f n-channel MOS transistors
12 Peripheral circuits
12a p-channel MOS transistor
12b n-channel MOS transistor
110 memory cells
111A, 111B polysilicon gate pattern
111a, 111b silicide region
111C₁, 111C₂  Aperture
111D₁, 111D₂  Local wiring pattern
120 Complementary inverter circuit
121 Polysilicon gate pattern
121a n⁺Mold area
121b p⁺Mold area
121c silicide region
121P polysilicon layer
122 Insulating film pattern
122A Insulating layer
122a opening
123 resist pattern
123a resist opening
124 refractory metal layer

Claims (7)

A semiconductor substrate;
A plurality of memory cells formed of flip-flops formed on the semiconductor substrate, each composed of first and second inverters cross-connected to each other;
In a semiconductor memory integrated circuit comprising a complementary logic gate circuit formed on the semiconductor substrate and composed of an n-channel MOS transistor and a p-channel MOS transistor,
In each of the plurality of memory cells, each of the first and second inverters includes a p-channel MOS transistor and an n-channel MOS transistor connected in series, and each of the first and second inverters includes: Including a single semiconductor pattern extending between the p-channel MOS transistor and the n-channel MOS transistor constituting the inverter and acting as a gate of each MOS transistor, and the single semiconductor pattern constitutes the inverter Both the p-channel MOS transistor and the n-channel MOS transistor have the same work function,
The n-channel MOS transistor constituting the complementary logic circuit has a first semiconductor pattern as a gate electrode, the p-channel MOS transistor has a second semiconductor pattern as a gate electrode, and the first semiconductor The pattern has a lower work function than the second semiconductor pattern;
In the complementary logic circuit, the first semiconductor pattern and the second semiconductor pattern are in contact with each other and short-circuited with a semiconductor metal compound ,
The metal compound continuously covers the first semiconductor pattern and the second semiconductor pattern,
The cross-connection constituting the flip-flop is formed by a first wiring pattern connected to the semiconductor pattern of the first inverter and a second wiring pattern connected to the semiconductor pattern of the second inverter,
In the first inverter, in the semiconductor pattern, the metal compound is locally formed at a connection portion of the first wiring pattern,
The semiconductor memory integrated circuit according to claim 2, wherein in the second inverter, the metal compound is locally formed in the semiconductor pattern at a connection portion of the second wiring pattern .   In the complementary logic circuit, the gate electrode of the n-channel MOS transistor and the gate electrode of the p-channel MOS transistor are formed with a distance of at least 1 μm or more, and the metal compound is formed of the n-channel MOS transistor. 2. The semiconductor memory integrated circuit according to claim 1, wherein a distance of at least 1 [mu] m or more extends between the gate electrode of said p channel MOS transistor and the gate electrode of said p channel MOS transistor.   In the complementary logic circuit, the first semiconductor pattern and the second semiconductor pattern include a first region defined in a single semiconductor pattern and a second region separated from the first region. 3. The region according to claim 1, wherein the metal compound is formed between the first region and the second region in the single semiconductor pattern. Semiconductor memory integrated circuit.   In the complementary logic circuit, the first and second semiconductor patterns are both made of silicon, the first semiconductor pattern is doped n-type, and the second semiconductor pattern is doped p-type. The semiconductor memory integrated circuit according to claim 3.   The semiconductor memory integrated circuit according to claim 1, wherein the metal compound is silicide.   2. The semiconductor according to claim 1, wherein in the complementary logic gate circuit, an active region in which the p-channel MOS transistor is formed is at least 1 μm away from an active region in which the n-channel MOS transistor is formed. Memory integrated circuit.   2. The semiconductor memory integrated circuit according to claim 1, wherein in each of the first and second inverters constituting the memory cell, the single semiconductor pattern is made of n-type polysilicon.

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