JP3828031B2 - Ｄａコンバータ - Google Patents
Ｄａコンバータ Download PDFInfo
- Publication number
- JP3828031B2 JP3828031B2 JP2002084004A JP2002084004A JP3828031B2 JP 3828031 B2 JP3828031 B2 JP 3828031B2 JP 2002084004 A JP2002084004 A JP 2002084004A JP 2002084004 A JP2002084004 A JP 2002084004A JP 3828031 B2 JP3828031 B2 JP 3828031B2
- Authority
- JP
- Japan
- Prior art keywords
- sampling frequency
- clock
- input
- sampling
- oversampling
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M3/324—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement
- H03M3/346—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by suppressing active signals at predetermined times, e.g. muting, using non-overlapping clock phases
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step
- H03M3/502—Details of the final digital/analogue conversion following the digital delta-sigma modulation
- H03M3/506—Details of the final digital/analogue conversion following the digital delta-sigma modulation the final digital/analogue converter being constituted by a pulse width modulator
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Manipulation Of Pulses (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、ディジタルオーディオ機器等においてマイコン等の制御負荷を軽減させるＤＡコンバータに関するものである。
【０００２】
【従来の技術】
図８は、従来のデルタ・シグマ方式のＤＡコンバータ（以下、ΔΣＤＡＣと記載する）を用いたディジタルオーディオ装置の構成を示すブロック図である。図において、１０１はＣＤ、ＭＤ、ＤＶＤ等のオーディオソースである。１０２はディジタルシグナルプロセッサ（以下、ＤＳＰと記載する）、ディジタルオーディオインタフェースレシーバ（以下、ＤＩＲと記載する）、ＡＤコンバータ（以下、ＡＤＣと記載する）等から成るオーディオ入力手段である。１０３はΔΣＤＡＣ、１０４はオーディオ出力手段、１０５はアナログローパスフィルタ、１０６はパワードライバ、１０７はＬＣローパスフィルタである。
【０００３】
次に動作について説明する。
図８に示したディジタルオーディオ装置の動作は、オーディオ入力手段１０２がオーディオソース１０１に記録されているデータを読み取り、Ｐｕｌｓｅ Ｃｏｄｅ Ｍｏｄｕｌａｔｉｏｎ（以下、ＰＣＭと記載する）方式のディジタルオーディオ信号を生成してΔΣＤＡＣ１０３へ出力する。ΔΣＤＡＣ１０３は、入力したＰＣＭ方式のディジタルオーディオ信号をＰｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ（以下、ＰＷＭと記載する）方式のパルス信号に変換してオーディオ出力手段１０４へ出力する。ΔΣＤＡＣ１０３からＰＷＭ方式のパルス信号を入力したオーディオ出力手段１０４は、アナログオーディオ信号をライン出力する場合には、アナログローパスフィルタ１０５を介して当該アナログオーディオラインへ出力する。また、オーディオ出力手段１０４がスピーカを駆動して音声出力を行う場合には、ΔΣＤＡＣ１０３から出力されたＰＷＭ方式のパルス信号をパワードライバ１０６へ入力してパルス電圧レベルを増幅し、ＬＣローパスフィルタ１０７を介して生成したパワー出力信号を用いてスピーカを駆動する。
【０００４】
図９は、従来のデルタ・シグマ方式のＤＡコンバータの構成を示すブロック図である。図において、１０３はΔΣＤＡＣ、１１０はオーディオソース１０１から取得したデータ（図中ＤＡＴＡと記載）とビットクロックＢＣＫと入力サンプリング入力サンプリングクロックＬＲＣＫとを入力するオーディオインタフェース、１１１はオーバーサンプルディジタルフィルタ、１１２はサンプリングレートコンバータ、１１３はΔΣ変換手段、１１４はＰＷＭ変換手段、１１５はΔΣＤＡＣ１０３の外部に備えられるマイコン等の制御手段から発せられた制御信号を受信するマイコンインタフェース、１１６は入力側マスタクロック同期部、１１７は出力側マスタクロック同期部である。入力側マスタクロック同期部１１６には入力側マスタクロックｘｆｓｉに同期して動作するオーディオインタフェース１１０とオーバーサンプルディジタルフィルタ１１１が備えられる。出力側マスタクロック同期部１１７には出力側マスタクロックｘｆｓｏに同期して動作するΔΣ変換手段１１３とＰＷＭ変換手段１１４が備えられる。また、サンプリングレートコンバータ１１２は、前段が入力側マスタクロックｘｆｓｉに同期して動作し、後段が出力側マスタクロックｘｆｓｏに同期して動作するもので、入力側マスタクロック同期部１１６と出力側マスタクロック同期部１１７の両方に属するように構成される。
【０００５】
次に動作について説明する。
ΔΣＤＡＣ１０３は、オーディオ入力手段１０２からＰＣＭ方式のデータとして出力されたオーディオ信号を、オーディオインタフェース１１０を用いて入力する。オーバーサンプルディジタルフィルタ１１１は、オーディオインタフェース１１０からオーディオ信号のデータを入力して折り返し防止のローパスフィルタ演算処理を行い、また、入力サンプリング周波数ｆｓに基づいたオーバーサンプリング処理を行う。図９に例示したオーバーサンプルディジタルフィルタ１１１は、２倍・４倍・８倍のオーバーサンプリングを行うように構成されたものである。
【０００６】
サンプリングレートコンバータ１１２は、ＰＷＭ方式のパルス信号の生成に用いるクロック信号からジッタを排除して、ΔΣＤＡＣ１０３の出力のＳ／Ｎ比を改善するものである。オーディオ信号のデータに同期させた入力側マスタクロックｘｆｓｉは、通常、図示されないフェーズロックループ回路（以下、ＰＬＬと記載する）により、入力サンプリング周波数ｆｓと同期をとって生成されるもので、このとき生じたジッタがＰＬＬで行う抑制に限界があることからΔΣＤＡＣ１０３から出力されるＰＷＭ方式のパルス信号に伝わり、当該ＤＡＣ出力のＳ／Ｎ比が悪化して致命的な影響を与えるものとなる。そこで、サンプリングレートコンバータ１１２の前段は、入力側マスタクロックｘｆｓｉに同期して動作し、サンプリングレートコンバータ１１２の後段は、入力側マスタクロックｘｆｓｉとは非同期の高精度クロックを水晶発信器（図示省略）に発振させ、これに同期させて動作する。このようにしてジッタの伝播を遮断し、高精度のＰＷＭ方式のパルス信号の出力を行っている。
【０００７】
ΔΣ変換手段１１３は、サンプリングレートコンバータから出力されたデータの量子化雑音に微分特性、即ち、高域上りの特性（ノイズシェーピング）を与えながら、少ないビット数に量子化する。ＰＷＭ変換手段１１４は、ΔΣ変換手段１１３によって少ないビット数に量子化されたデータを入力して、１ビットのパルス幅を変化させたＰＷＭ方式のパルス信号に変換する。１ビットのＰＷＭ方式のパルス信号は、アナログローパスフィルタ１０５、あるいはＬＣローパスフィルタ１０７などのローパスフィルタを通過させるだけでアナログ信号に変換できるものである。
【０００８】
ここで、オーバーサンプルディジタルフィルタ１１１の詳細な動作を説明する。図９に示したオーバーサンプルディジタルフィルタ１１１は、例えば入力されるディジタルオーディオ信号、即ちデータの入力サンプリング周波数ｆｓが、１ｆｓ（３２ｋＨｚ〜４８ｋＨｚ）であれば８倍のオーバーサンプリングを行い、２ｆｓ（６４ｋＨｚ〜９６ｋＨｚ）であれば４倍のオーバーサンプリングを行い、３ｆｓ（１２８ｋＨｚ〜１９２ｋＨｚ）であれば２倍のオーバーサンプリングを行う。このように、オーバーサンプルディジタルフィルタ１１１は、オーディオ信号のデータを一律８ｆｓにオーバーサンプリングする。
【０００９】
このような、入力サンプリング周波数ｆｓに対応させたオーバーサンプリング動作の切り替えは、ΔΣＤＡＣ１０３の外部に備えられたマイコン等の制御手段によって行われ、ＣＤ／ＭＤ／ＤＶＤ等のオーディオソース１０１の切り替えに伴う入力サンプリング周波数ｆｓの変更制御が行われる。また、ＤＳＰやＤＩＲやＡＤＣなどで構成されたオーディオ入力手段１０２が複数備えられた場合には、ΔΣＤＡＣ１０３の外部に備えられた制御手段は、これらのオーディオ入力手段１０２から出力される信号の中から入力サンプリング周波数ｆｓを取得してΔΣＤＡＣ１０３の制御を行う。また、オーディオソース１０１の切り替え処理において、オーディオ信号のデータに異音が混入しないようにミュート処理を行う制御も必要になる。
【００１０】
図１０は、従来のデルタ・シグマ方式のＤＡコンバータの他の構成を示すブロック図である。図９に示したΔΣＤＡＣ１０３と同一あるいは相当する部分に同じ符号を付し、その説明を省略する。図示したものは図９のΔΣＤＡＣ１０３からサンプルレートコンバータ１１２を除いて構成したものである。このような構成では第二のＰＬＬを備えてマスタクロックｘｆｓのジッタを抑制している。しかし、水晶発振器を備えて入力側マスタクロックｘｆｓｉと出力側マスタクロックｘｆｓｏとを用いて動作するように構成したもののようにジッタを低減させることは事実上難しく、図９に示したΔΣＤＡＣ１０３のように性能を改善することは困難である。また、図１０に示したΔΣＤＡＣ１０３も、オーディオソース１０１毎に変化する入力サンプリング周波数ｆｓに適合させる制御を、ΔΣＤＡＣ１０３の外部に備えられたマイコン等の制御手段に行わせる必要がある。
【００１１】
図１１は、従来のデルタ・シグマ方式のＤＡコンバータのその他の構成を示すブロック図である。図９に示したΔΣＤＡＣ１０３と同一あるいは相当する部分に同じ符号を付し、その説明を省略する。図１１に示したΔΣＤＡＣ１０３は、オーバーサンプルディジタルフィルタ１１１が入力サンプリング周波数ｆｓを規定倍したオーバーサンプリングを行うように構成したものである。このような構成では入力サンプリング周波数ｆｓの制御等が不要になるが、入力サンプリング周波数ｆｓが高周波数となる場合には、処理動作の同期をとるマスタクロックｘｆｓも高周波数となり、ΔΣＤＡＣ１０３を高速動作に対応できるように構成しなければならない。高速動作が可能な構成は、高速スイッチングによって生じる不要輻射や、消費電力の増大や、ΔΣＤＡＣ１０３の出力動作を司るアナログローパスフィルタ１０５やパワードライバ１０６等の高速スイッチングパルスに対する追従性の確保などの問題を解決しなければならず、容易に実施することが難しい構成となる。
【００１２】
【発明が解決しようとする課題】
従来のＤＡコンバータは、以上のように構成されているので、オーディオソースを切り替える際に、デルタ・シグマ方式のＤＡコンバータの外部に備えられたマイコン等の制御手段がオーディオソースに対応した入力サンプリング周波数を取得して、ΔΣ方式のＤＡコンバータの動作を当該入力サンプリング周波数に対応できるように制御する必要があり、また、オーディオソースの切り替え動作に伴って前記マイコン等の制御手段が当該デルタ・シグマ方式のＤＡコンバータにミュート制御を行う必要があるという課題があった。
【００１３】
この発明は上記のような課題を解決するためになされたもので、オーディオソースの切り替えに伴って入力サンプリング周波数を自ら切り替え、外部に備えられた制御手段の負荷を軽減させるＤＡコンバータを得ることを目的とする。
【００１４】
【課題を解決するための手段】
この発明に係るＤＡコンバータは、ディジタルデータと共に入力されたサンプリングクロックと、このサンプリングクロックに同期させて生成されたクロックとは異なるマスタクロックとを用いてディジタルデータのサンプリング周波数を検出するサンプリング周波数検出手段と、サンプリング周波数に基づいてオーバーサンプリング比を調整し、サンプリングクロックに同期させて生成されたクロックを用いてディジタルデータのオーバーサンプリングを行うオーバーサンプリング手段とを備え、オーバーサンプリング手段によってオーバーサンプリングされたディジタルデータをＤＡ変換手段へ入力してマスタクロックを用いてＤＡ変換するものである。
【００１５】
この発明に係るＤＡコンバータは、ディジタルデータと共に入力されたサンプリングクロックと、このサンプリングクロックに同期させて生成されたクロックとは異なるマスタクロックとを用いてディジタルデータのサンプリング周波数を検出するサンプリング周波数検出手段と、サンプリング周波数に基づいて演算係数を選択し、サンプリングクロックに同期させて生成されたクロックを用いてディジタルデータの演算処理を行う演算制御手段とを備え、演算制御手段によって演算処理されたディジタルデータをオーバーサンプリング手段へ入力し、オーバーサンプリングされたディジタルデータをＤＡ変換手段へ入力してＤＡ変換するものである。
【００１６】
この発明に係るＤＡコンバータは、演算制御手段にサンプリング周波数に関連させた演算係数を記憶する記憶手段を備え、記憶手段に記憶されている演算係数を用いて演算処理を行うものである。
【００１７】
この発明に係るＤＡコンバータは、サンプリング周波数検出手段にサンプリング周波数の変化を検出し、サンプリング周波数変化検出信号を出力するサンプリング周波数変化検出手段を備え、ＤＡ変換手段にサンプリング周波数変化検出信号に基づいてＤＡ変換する信号をミュートするミュート手段を備えたものである。
【００１８】
この発明に係るＤＡコンバータは、サンプリング周波数変化検出手段にサンプリング周波数変化検出信号の出力を所定の期間保持する保持手段を備えたものである。
【００１９】
この発明に係るＤＡコンバータは、サンプリング周波数検出手段にサンプリングクロックの周期を、マスタクロックを用いてカウントするカウンタと、カウンタから出力されたカウント値に基づいてサンプリング周波数を判定するサンプリング周波数判定手段とを備えたものである。
【００２０】
この発明に係るＤＡコンバータは、サンプリング周波数判定手段がサンプリング周波数の判定を、カウント値の所定の範囲と対応させて行うものである。
【００２１】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１は、この発明の実施の形態１によるＤＡコンバータの構成を示すブロック図である。図において、１はデルタ・シグマ方式のＤＡコンバータ（以下、ΔΣＤＡＣと記載する）、２はオーディオインタフェース、３はオーバーサンプルディジタルフィルタ（オーバーサンプリング手段）、４はサンプリングレートコンバータ、５はΔΣ変換手段（ＤＡ変換手段）、６はＰＷＭ変換手段（ＤＡ変換手段）、７はミュート制御手段（ミュート手段）、８はｆｓ検出手段（サンプリング周波数検出手段）、９はｆｓ変化検出手段（サンプリング周波数変化検出手段）、１０は入力側マスタクロック同期部、１１は出力側マスタクロック同期部である。入力マスタクロック同期部１０はオーディオインタフェース２とオーバーサンプルディジタルフィルタ３とを備え、ΔΣＤＡＣ１の外部から入力される入力側マスタクロックｘｆｓｉに同期して動作する。出力側マスタクロック同期部１１はミュート制御手段７とΔΣ変換手段５とＰＷＭ変換手段６とを備え、ΔΣＤＡＣ１の外部から入力される、あるいはΔΣＤＡＣ１内部に備えられた発振回路（図示省略）から供給される出力側マスタクロックｘｆｓｏ（マスタクロック）に同期して動作する。また、サンプリングレートコンバータ４は、前段が入力側マスタクロックｘｆｓｉに同期して動作し、後段が出力側マスタクロックｘｆｓｏに同期して動作するもので、入力側マスタクロック同期部１０と出力側マスタクロック同期部１１の両方に属するように構成される。
【００２２】
次に動作について説明する。
図２は、実施の形態１によるＤＡコンバータに入力される信号を示す説明図である。ΔΣＤＡＣ１は、例えば光ケーブルを介してシリアル形式で入力される音声信号のデータ（図中ＤＡＴＡと記載）と、ＬチャネルとＲチャネルとを切り替える入力サンプリングクロックＬＲＣＫ（サンプリングクロック）と、データの各ビットの識別等に用いられるビットクロックＢＣＫとを入力する。入力サンプリングクロックＬＲＣＫの周波数がΔΣＤＡＣ１の入力サンプリング周波数ｆｓ（サンプリング周波数）として扱われる。オーディオ製品に用いられるＤＡコンバータの入力サンプリング周波数ｆｓは、一般に３２ｋＨｚ、４４．１ｋＨｚ、４８ｋＨｚが用いられ、また、これら周波数の二倍あるいは四倍の周波数が使用される。
【００２３】
図１に示したオーディオインタフェース２は、例えば、光ケーブル等を介してオーディオ信号のデータ、ビットクロックＢＣＫ、及び入力サンプリングクロックＬＲＣＫを入力する。オーバーサンプルディジタルフィルタ３は、オーディオインタフェース２からオーディオ信号のデータを入力してローパスフィルタ演算処理を行い、また、ｆｓ検出手段８から出力された入力サンプリング周波数ｆｓに基づいたオーバーサンプリングを行う。図１に例示したオーバーサンプルディジタルフィルタ３は、２倍・４倍・８倍のオーバーサンプリングを行うように構成したものである。
【００２４】
サンプリングレートコンバータ４は、オーバーサンプルディジタルフィルタ３から出力されたデータのサンプリングレートを出力側マスタクロックｘｆｓｏに同期させてミュート制御手段７へ出力する。ミュート制御手段７は、ｆｓ変化検出手段９から出力されるｆｓ変化検出信号に基づいてサンプリングレートコンバータ４から出力されたデータにミュート処理を行い、ΔΣ変換手段５へ当該データを出力する。ΔΣ変換手段５は、入力したデータの量子化雑音にノイズシェーピングを与え、少ないビット数に量子化する。ＰＷＭ変換手段６は、ΔΣ変換手段5によって量子化されたデータを入力して、１ビットのパルス幅を変化させたＰＷＭ方式のパルス信号に変換する。
【００２５】
一方、ｆｓ検出手段８は、ΔΣＤＡＣ１に入力された入力サンプリングクロックＬＲＣＫの周期を出力側マスタクロックｘｆｓｏでカウントして、当該入力サンプリングクロックＬＲＣＫと共に入力されたオーディオ信号のデータの入力サンプリング周波数ｆｓを検出する。こうして、ΔΣＤＡＣ１は外部に備えられた制御手段に制御されることなく、入力したデータに適したオーバーサンプリングを行う。なお、入力側マスタクロックｘｆｓｉは、ΔΣＤＡＣ１の外部において入力サンプリングクロックＬＲＣＫと同期させて生成されたものなので、入力サンプリングクロックＬＲＣＫの周期、即ちパルス幅の変化が正確に検出することができないことから、前記パルス幅のカウントに周波数が固定された出力側マスタクロックｘｆｓｏを用いる。
【００２６】
図１に例示したΔΣＤＡＣ１は、入力サンプリング周波数ｆｓの値に応じてオーバーサンプリング比を調整し、一律８ｆｓとなるようにオーバーサンプリングを行う。例えば、入力サンプリング周波数ｆｓが３２ｋＨｚ〜４８ｋＨｚの範囲であれば、この範囲の周波数を１ｆｓとし、６４ｋＨｚ〜９６ｋＨｚの範囲を２ｆｓとし、１２８ｋＨｚ〜１９２ｋＨｚの範囲を４ｆｓとして、所定の範囲の周波数を検出するようにｆｓ検出手段８を設定する。オーバーサンプルディジタルフィルタ３は、ｆｓ検出手段８によって１ｆｓ（３２ｋＨｚ〜４８ｋＨｚ）が検出された場合には八倍のオーバーサンプリングを行い、２ｆｓｉ（６４ｋＨｚ〜９６ｋＨｚ）が検出された場合には四倍のオーバーサンプリングを行い、４ｆｓｉ（１２８ｋＨｚ〜１９２ｋＨｚ）が検出された場合には二倍のオーバーサンプリングを行う。
【００２７】
また、ｆｓ変化検出手段９は、ｆｓ検出手段８のｆｓ検出結果を監視し、入力サンプリング周波数ｆｓが変化した場合にｆｓ変化検出信号を一定期間保持してミュート制御手段７へ出力し、オーディオ信号のデータにミュート処理を施し、入力サンプリング周波数ｆｓの切り替え時に生じるノイズを抑制する。
【００２８】
次にｆｓ検出手段８の詳細な構成及び動作を説明する。
図３は、実施の形態１によるＤＡコンバータのｆｓ検出手段８の構成を示すブロック図である。図において、３１はカウンタ、３２はカウンタ３１のカウント値をラッチするフリップフロップ回路から成るラッチ、３３はカウント値分析デコーダ（サンプリング周波数判定手段）、３４はカウント値分析デコーダ３３の出力をラッチするフリップフロップ回路から成るラッチである。
【００２９】
図４は、実施の形態１によるＤＡコンバータのｆｓ検出手段８の動作を示す説明図である。図１に示すΔΣＤＡＣ１は、データ、ビットクロックＢＣＫ、及び入力サンプリングクロックＬＲＣＫをオーディオインタフェース２に入力させると共に、入力サンプリングクロックＬＲＣＫをｆｓ検出手段８に入力させる。また、ｆｓ検出手段８はΔΣＤＡＣ１の外部から入力される出力側マスタクロックｘｆｓｏを入力し、あるいは出力側マスタクロックｘｆｓｏを分周回路（図示省略）で分周してこれをカウントクロックとして用い、図４に示すタイミングでｆｓ検出結果を出力する。
【００３０】
図５は、実施の形態１によるＤＡコンバータのｆｓ検出手段８の判定処理を示す説明図である。この図は、入力サンプリングクロックＬＲＣＫの周波数と、カウントクロックが入力サンプリングクロックＬＲＣＫをカウントした値と、当該カウント値の分析結果、即ち、検出された入力サンプリング周波数ｆｓと、カウント値分析デコーダ３３から出力される当該入力サンプリング周波数ｆｓのデコード結果の一例を示したものである。
【００３１】
次にｆｓ検出手段８の動作を、図４を用いて説明する。カウンタ３１は、カウントクロックの出力側マスタクロックｘｆｓｏをカウントクロックとして入力し、またΔΣＤＡＣ１に入力された入力サンプリングクロックＬＲＣＫを入力して、例えば入力サンプリングクロックＬＲＣＫがハイレベルになっている期間、即ち、入力サンプリングクロックＬＲＣＫの半周期をカウントクロックでカウントする。ラッチ３２は、入力サンプリングクロックＬＲＣＫの立ち下りエッジを検出すると、そのときカウンタ３１から出力されているカウント値をラッチする。入力サンプリングクロックＬＲＣＫがローレベルになるとカウンタ３１がリセットされ、カウント値がラッチ３２からカウント値分析デコーダ３３に出力され、図５に示すようなデコードが行われる。
【００３２】
図５に示したｆｓ検出手段８によるカウント値分析デコード処理の一例は、カウントクロックの周波数を５１２×４８ｋＨｚに規定したもので、カウント値分析デコーダ３３は、入力サンプリングクロックＬＲＣＫのカウント値が属するカウント値範囲を抽出して、このカウント値範囲と対応付けされたカウント値分析（ｆｓ判定）結果から入力サンプリング周波数ｆｓを判定する。なお、入力サンプリングクロックＬＲＣＫのカウント値が、どのカウント値範囲にも属さない場合には、異常動作として例えばオーディオ信号をミュートさせる。
【００３３】
図５に例示したｆｓ検出結果は、４ビットコードで入力サンプリング周波数ｆｓを表したものである。なお、ここではカウントクロックを５１２×４８ｋＨｚとした場合を例示したが、１０２４×４８ｋＨｚや５１２×４４．１ｋＨｚなどの周波数をカウントクロックとして用い、このような周波数に合わせてカウント値範囲を規定することで、入力サンプリング周波数ｆｓの判定が同様に行える。また、カウント値範囲の規定を狭く設定すると、入力サンプリング周波数ｆｓの検出精度を高くすることができる。
【００３４】
カウント値分析デコーダ３３が、入力サンプリングクロックＬＲＣＫのカウント値から入力サンプリング周波数ｆｓを判定した後、入力サンプリングクロックＬＲＣＫがローレベルからハイレベルへ移行するとき、ラッチ３４は入力サンプリングクロックＬＲＣＫの立ち上がりエッジを検出して、そのときカウント値分析デコーダ３３から出力されている、例えば4ビットのコードをラッチする。図４に例示した動作では、入力サンプリングクロックＬＲＣＫの一周期毎にラッチ３４から出力されるｆｓ検出結果が更新される。このようにして求められたｆｓ検出結果は、ｆｓ検出手段８からオーバーサンプルディジタルフィルタ３へ入力され、オーバーサンプリング比が調整される。
【００３５】
次にｆｓ変化検出手段９の詳細な構成及び動作を説明する。
図６は、実施の形態１によるＤＡコンバータのｆｓ変化検出手段９の構成を示すブロック図である。図において、４１はフリップフロップ回路等から成るラッチ、４２は二入力の比較器、４３はｆｓ変化検出信号保持期間カウンタ（保持手段）である。
【００３６】
次にｆｓ変化検出手段９の動作を説明する。
ラッチ４１は、ｆｓ検出手段８からｆｓ検出結果と入力サンプリングクロックＬＲＣＫとを入力し、入力サンプリングクロックＬＲＣＫがハイレベルのとき、入力されているｆｓ検出結果をラッチして比較器４２の、例えばポートＡへ入力する。入力サンプリングクロックＬＲＣＫがローレベルになると、そのときｆｓ検出手段８から出力されているｆｓ検出結果はラッチ４１にラッチされずに比較器４２のポートＢに入力される。比較器４２のポートＡにはラッチ４１にラッチされたｆｓ検出結果が入力され、また、ポートＢには現在ｆｓ検出手段８から出力されているｆｓ検出結果が入力される。比較器４２はポートＡに入力されているｆｓ検出結果とポートＢに入力されているｆｓ検出結果とを比較し、双方が異なる内容であれば入力サンプリング周波数ｆｓが変化したと判断してアクティブを示すｆｓ変化検出信号を出力する。
【００３７】
アクティブとなったｆｓ変化検出信号は、ｆｓ変化検出信号保持期間カウンタ４３に入力され、所定の期間だけ保持されてミュート制御手段７へ出力される。ｆｓ変化検出信号の保持期間は、オーバーサンプルディジタルフィルタ３、及びサンプリングレートコンバータ４の内部に残る変化前の入力サンプリング周波数ｆｓを用いた演算データがクリアされ、変化後の入力サンプリング周波数ｆｓを用いた演算データに置き換わるまでの期間より長くすることで、オーディオソース、即ち入力サンプリング周波数ｆｓの切り替えによるノイズ発生を抑制することができる。
【００３８】
以上のように、この実施の形態１によれば、入力サンプリングクロックＬＲＣＫを出力側サンプリング周波数ｆｓｏによってカウントすることで入力サンプリング周波数ｆｓを検出し、入力サンプリング周波数ｆｓに応じたオーバーサンプルディジタルフィルタの動作を自動的に切り替え、また、当該切り替え時のノイズを抑制するミュートを行うようにしたので、ΔΣＤＡＣ１の外部に備えられたマイコン等の制御手段は、入力サンプリング周波数ｆｓの変化に伴う制御やミュート制御等が不要になり、制御負担が軽減されるという効果がある。
【００３９】
実施の形態２．
図７は、この発明の実施の形態２によるデルタ・シグマ方式のＤＡコンバータの構成を示すブロック図である。図１に示したＤＡコンバータと同一あるいは相当する部分に同じ符号を付し、その説明を省略する。図において、２０はディジタルシグナルプロセッサ（以下、ＤＳＰと記載する；演算制御手段）で、実施の形態２によるΔΣＤＡＣ１では、例えばオーディオ装置に備えられるイコライザやディエンファシスなどのディジタルフィルタとして機能し、フィルタ演算を行う際に使用するフィルタ演算係数を入力サンプリング周波数ｆｓに基づいて自動的に切り替えて処理するものである。２１はフィルタ演算に用いられるフィルタ演算係数等を記憶する記憶手段で、例えばＲＯＭ等のメモリが用いられる。この記憶手段２１には、所定の入力サンプリング周波数ｆｓに、例えば、３２ｋＨｚ、４４．１ｋＨｚ、４８ｋＨｚなどの周波数に関連付けられた所定のフィルタ演算係数が記憶されている。
【００４０】
次に動作について説明する。
実施の形態２によるΔΣＤＡＣ１は、図１に示したΔΣＤＡＣ１にＤＳＰ２０と記憶手段２１とを備えたもので、その他の部分の動作は図１に示す同一符号を付したものと同じ動作を行うので、ここではその動作説明を省略し、実施の形態２によるＤＡコンバータの特徴的な動作を説明する。図７に示すΔΣＤＡＣ１は、オーディオインタフェース２から出力されたオーディオ信号のデータをＤＳＰ２０へ入力し、ＤＳＰ２０が記憶手段２１から読み出したフィルタ演算係数を用いてフィルタ演算を行い、フィルタ演算を行ったデータをオーバーサンプルディジタルフィルタ３に入力してオーバーサンプリングを行う。サンプリングレートコンバータ４、ミュート制御手段７、ΔΣ変換手段５、及びＰＷＭ変換手段６の一連の動作は図１に示したΔΣＤＡＣ１と同様である。
【００４１】
また、ｆｓ検出手段８及びｆｓ変化検出手段９の基本的な動作も同様である。ｆｓ検出手段８から出力されたｆｓ検出結果は、ＤＳＰ２０に入力され、フィルタ演算係数の選択に使用される。ＤＳＰ２０は、ｆｓ検出手段８から入力した当該ｆｓ検出結果に基づいてフィルタ演算係数を記憶手段２１から読み出し、オーディオインタフェース２から入力したデータのフィルタ演算を行う。フィルタ演算係数の選択は、例えば、入力サンプリング周波数ｆｓによらず、一定のオーバーサンプリング比で処理できるデータがフィルタ演算によって得られるものを選択する。このようにすると、入力サンプリング周波数ｆｓの変化に伴うオーバーサンプルディジタルフィルタ３の制御が省略でき、また、単一の値でオーバーサンプリングを行うオーバーサンプルディジタルフィルタ３を使用することができる。
【００４２】
以上のように、この実施の形態２によれば、入力サンプリングクロックＬＲＣＫを出力側サンプリング周波数ｆｓｏによってカウントすることで入力側サンプリング周波数ｆｓを検出し、入力サンプリング周波数ｆｓに応じたフィルタ演算係数を用いてＤＳＰ２０がフィルタ演算を行うようにし、また、入力サンプリング周波数ｆｓが変化したときにオーディオ信号を示すデータにミュート処理を行い、ノイズ発生を抑制するようにしたので、ΔΣＤＡＣ１の外部に備えられたマイコン等の制御手段は、入力サンプリング周波数ｆｓの変化に伴う制御やミュート制御等が不要になり、制御負担が軽減されるという効果がある。
【００４３】
【発明の効果】
以上のように、この発明によれば、ディジタルデータと共に入力されたサンプリングクロックと、このサンプリングクロックに同期させて生成されたクロックとは異なるマスタクロックとを用いてディジタルデータのサンプリング周波数を検出するサンプリング周波数検出手段と、サンプリング周波数に基づいてオーバーサンプリング比を調整し、サンプリングクロックに同期させて生成されたクロックを用いてディジタルデータのオーバーサンプリングを行うオーバーサンプリング手段とを備え、オーバーサンプリング手段によってオーバーサンプリングされたディジタルデータをＤＡ変換手段へ入力してマスタクロックを用いてＤＡ変換するようにしたので、ＤＡコンバータの外部に備えられたマイコン等の制御手段によるサンプリング周波数の変化に伴う制御が不要になり、制御手段の制御負担が軽減されるという効果がある。
【００４４】
この発明によれば、ディジタルデータと共に入力されたサンプリングクロックと、このサンプリングクロックに同期させて生成されたクロックとは異なるマスタクロックとを用いてディジタルデータのサンプリング周波数を検出するサンプリング周波数検出手段と、サンプリング周波数に基づいて演算係数を選択し、サンプリングクロックに同期させて生成されたクロックを用いてディジタルデータの演算処理を行う演算制御手段とを備え、演算制御手段によって演算処理されたディジタルデータをオーバーサンプリング手段へ入力し、オーバーサンプリングされたディジタルデータをＤＡ変換手段へ入力してＤＡ変換するようにしたので、ＤＡコンバータの外部に備えられたマイコン等の制御手段によるサンプリング周波数の変化に伴う制御が不要になり、制御手段の制御負担が軽減されるという効果がある。
【００４５】
この発明によれば、演算制御手段にサンプリング周波数に関連させた演算係数を記憶する記憶手段を備え、記憶手段に記憶されている演算係数を用いて演算処理を行うようにしたので、ＤＡコンバータの外部に備えられたマイコン等の制御手段によるサンプリング周波数の変化に伴う制御が不要になり、制御手段の制御負担が軽減されるという効果がある。
【００４６】
この発明によれば、サンプリング周波数検出手段にサンプリング周波数の変化を検出し、サンプリング周波数変化検出信号を出力するサンプリング周波数変化検出手段を備え、ＤＡ変換手段にサンプリング周波数変化検出信号に基づいてＤＡ変換する信号をミュートするミュート手段を備えたので、ＤＡコンバータの外部に備えられたマイコン等の制御手段によるミュート制御が不要になり、制御手段の制御負担が軽減されるという効果がある。
【００４７】
この発明によれば、サンプリング周波数変化検出手段にサンプリング周波数変化検出信号の出力を所定の期間保持する保持手段を備えたので、サンプリング周波数が変化する際に生じるノイズを抑制することができるという効果がある。
【００４８】
この発明によれば、サンプリング周波数検出手段にサンプリングクロックの周期をマスタクロックを用いてカウントするカウンタと、カウンタから出力されたカウント値に基づいてサンプリング周波数を判定するサンプリング周波数判定手段とを備えたので、ＤＡコンバータの外部に備えられたマイコン等の制御手段によるサンプリング周波数の変化に伴う制御が不要になり、制御手段の制御負担が軽減されるという効果がある。
【００４９】
この発明によれば、サンプリング周波数判定手段がサンプリング周波数の判定をカウント値の所定の範囲と対応させて行うようにしたので、サンプリング周波数の検出精度を任意に設定することができるという効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるデルタ・シグマ方式のＤＡコンバータの構成を示すブロック図である。
【図２】 実施の形態１によるＤＡコンバータに入力される信号を示す説明図である。
【図３】 実施の形態１によるＤＡコンバータのｆｓ検出手段の構成を示すブロック図である。
【図４】 実施の形態１によるＤＡコンバータのｆｓ検出手段の動作を示す説明図である。
【図５】 実施の形態１によるＤＡコンバータのｆｓ検出手段の判定処理を示す説明図である。
【図６】 実施の形態１によるＤＡコンバータのｆｓ変化検出手段の構成を示すブロック図である。
【図７】 この発明の実施の形態２によるデルタ・シグマ方式のＤＡコンバータの構成を示すブロック図である。
【図８】 従来のデルタ・シグマ方式のＤＡコンバータを用いたディジタルオーディオ装置の構成を示すブロック図である。
【図９】 従来のデルタ・シグマ方式のＤＡコンバータの構成を示すブロック図である。
【図１０】 従来のデルタ・シグマ方式のＤＡコンバータの他の構成を示すブロック図である。
【図１１】 従来のデルタ・シグマ方式のＤＡコンバータのその他の構成を示すブロック図である。
【符号の説明】
１ ΔΣＤＡＣ（ＤＡコンバータ）、２ オーディオインタフェース、３ オーバーサンプルディジタルフィルタ（オーバーサンプリング手段）、４ サンプリングレートコンバータ、５ ΔΣ変換手段（ＤＡ変換手段）、６ ＰＷＭ変換手段（ＤＡ変換手段）、７ ミュート制御手段（ミュート手段）、８ ｆｓ検出手段（サンプリング周波数検出手段）、９ ｆｓ変化検出手段（サンプリング周波数変化検出手段）、１０ 入力側マスタクロック同期部、１１ 出力側マスタクロック同期部、２０ ＤＳＰ（演算制御手段）、２１ 記憶手段、３１ カウンタ、３２ ラッチ、３３ カウント値分析デコーダ（サンプリング周波数判定手段）、３４，４１ ラッチ、４２ 比較器、４３ ｆｓ変化検出信号保持期間カウンタ（保持手段）。
【発明の属する技術分野】
この発明は、ディジタルオーディオ機器等においてマイコン等の制御負荷を軽減させるＤＡコンバータに関するものである。
【０００２】
【従来の技術】
図８は、従来のデルタ・シグマ方式のＤＡコンバータ（以下、ΔΣＤＡＣと記載する）を用いたディジタルオーディオ装置の構成を示すブロック図である。図において、１０１はＣＤ、ＭＤ、ＤＶＤ等のオーディオソースである。１０２はディジタルシグナルプロセッサ（以下、ＤＳＰと記載する）、ディジタルオーディオインタフェースレシーバ（以下、ＤＩＲと記載する）、ＡＤコンバータ（以下、ＡＤＣと記載する）等から成るオーディオ入力手段である。１０３はΔΣＤＡＣ、１０４はオーディオ出力手段、１０５はアナログローパスフィルタ、１０６はパワードライバ、１０７はＬＣローパスフィルタである。
【０００３】
次に動作について説明する。
図８に示したディジタルオーディオ装置の動作は、オーディオ入力手段１０２がオーディオソース１０１に記録されているデータを読み取り、Ｐｕｌｓｅ Ｃｏｄｅ Ｍｏｄｕｌａｔｉｏｎ（以下、ＰＣＭと記載する）方式のディジタルオーディオ信号を生成してΔΣＤＡＣ１０３へ出力する。ΔΣＤＡＣ１０３は、入力したＰＣＭ方式のディジタルオーディオ信号をＰｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ（以下、ＰＷＭと記載する）方式のパルス信号に変換してオーディオ出力手段１０４へ出力する。ΔΣＤＡＣ１０３からＰＷＭ方式のパルス信号を入力したオーディオ出力手段１０４は、アナログオーディオ信号をライン出力する場合には、アナログローパスフィルタ１０５を介して当該アナログオーディオラインへ出力する。また、オーディオ出力手段１０４がスピーカを駆動して音声出力を行う場合には、ΔΣＤＡＣ１０３から出力されたＰＷＭ方式のパルス信号をパワードライバ１０６へ入力してパルス電圧レベルを増幅し、ＬＣローパスフィルタ１０７を介して生成したパワー出力信号を用いてスピーカを駆動する。
【０００４】
図９は、従来のデルタ・シグマ方式のＤＡコンバータの構成を示すブロック図である。図において、１０３はΔΣＤＡＣ、１１０はオーディオソース１０１から取得したデータ（図中ＤＡＴＡと記載）とビットクロックＢＣＫと入力サンプリング入力サンプリングクロックＬＲＣＫとを入力するオーディオインタフェース、１１１はオーバーサンプルディジタルフィルタ、１１２はサンプリングレートコンバータ、１１３はΔΣ変換手段、１１４はＰＷＭ変換手段、１１５はΔΣＤＡＣ１０３の外部に備えられるマイコン等の制御手段から発せられた制御信号を受信するマイコンインタフェース、１１６は入力側マスタクロック同期部、１１７は出力側マスタクロック同期部である。入力側マスタクロック同期部１１６には入力側マスタクロックｘｆｓｉに同期して動作するオーディオインタフェース１１０とオーバーサンプルディジタルフィルタ１１１が備えられる。出力側マスタクロック同期部１１７には出力側マスタクロックｘｆｓｏに同期して動作するΔΣ変換手段１１３とＰＷＭ変換手段１１４が備えられる。また、サンプリングレートコンバータ１１２は、前段が入力側マスタクロックｘｆｓｉに同期して動作し、後段が出力側マスタクロックｘｆｓｏに同期して動作するもので、入力側マスタクロック同期部１１６と出力側マスタクロック同期部１１７の両方に属するように構成される。
【０００５】
次に動作について説明する。
ΔΣＤＡＣ１０３は、オーディオ入力手段１０２からＰＣＭ方式のデータとして出力されたオーディオ信号を、オーディオインタフェース１１０を用いて入力する。オーバーサンプルディジタルフィルタ１１１は、オーディオインタフェース１１０からオーディオ信号のデータを入力して折り返し防止のローパスフィルタ演算処理を行い、また、入力サンプリング周波数ｆｓに基づいたオーバーサンプリング処理を行う。図９に例示したオーバーサンプルディジタルフィルタ１１１は、２倍・４倍・８倍のオーバーサンプリングを行うように構成されたものである。
【０００６】
サンプリングレートコンバータ１１２は、ＰＷＭ方式のパルス信号の生成に用いるクロック信号からジッタを排除して、ΔΣＤＡＣ１０３の出力のＳ／Ｎ比を改善するものである。オーディオ信号のデータに同期させた入力側マスタクロックｘｆｓｉは、通常、図示されないフェーズロックループ回路（以下、ＰＬＬと記載する）により、入力サンプリング周波数ｆｓと同期をとって生成されるもので、このとき生じたジッタがＰＬＬで行う抑制に限界があることからΔΣＤＡＣ１０３から出力されるＰＷＭ方式のパルス信号に伝わり、当該ＤＡＣ出力のＳ／Ｎ比が悪化して致命的な影響を与えるものとなる。そこで、サンプリングレートコンバータ１１２の前段は、入力側マスタクロックｘｆｓｉに同期して動作し、サンプリングレートコンバータ１１２の後段は、入力側マスタクロックｘｆｓｉとは非同期の高精度クロックを水晶発信器（図示省略）に発振させ、これに同期させて動作する。このようにしてジッタの伝播を遮断し、高精度のＰＷＭ方式のパルス信号の出力を行っている。
【０００７】
ΔΣ変換手段１１３は、サンプリングレートコンバータから出力されたデータの量子化雑音に微分特性、即ち、高域上りの特性（ノイズシェーピング）を与えながら、少ないビット数に量子化する。ＰＷＭ変換手段１１４は、ΔΣ変換手段１１３によって少ないビット数に量子化されたデータを入力して、１ビットのパルス幅を変化させたＰＷＭ方式のパルス信号に変換する。１ビットのＰＷＭ方式のパルス信号は、アナログローパスフィルタ１０５、あるいはＬＣローパスフィルタ１０７などのローパスフィルタを通過させるだけでアナログ信号に変換できるものである。
【０００８】
ここで、オーバーサンプルディジタルフィルタ１１１の詳細な動作を説明する。図９に示したオーバーサンプルディジタルフィルタ１１１は、例えば入力されるディジタルオーディオ信号、即ちデータの入力サンプリング周波数ｆｓが、１ｆｓ（３２ｋＨｚ〜４８ｋＨｚ）であれば８倍のオーバーサンプリングを行い、２ｆｓ（６４ｋＨｚ〜９６ｋＨｚ）であれば４倍のオーバーサンプリングを行い、３ｆｓ（１２８ｋＨｚ〜１９２ｋＨｚ）であれば２倍のオーバーサンプリングを行う。このように、オーバーサンプルディジタルフィルタ１１１は、オーディオ信号のデータを一律８ｆｓにオーバーサンプリングする。
【０００９】
このような、入力サンプリング周波数ｆｓに対応させたオーバーサンプリング動作の切り替えは、ΔΣＤＡＣ１０３の外部に備えられたマイコン等の制御手段によって行われ、ＣＤ／ＭＤ／ＤＶＤ等のオーディオソース１０１の切り替えに伴う入力サンプリング周波数ｆｓの変更制御が行われる。また、ＤＳＰやＤＩＲやＡＤＣなどで構成されたオーディオ入力手段１０２が複数備えられた場合には、ΔΣＤＡＣ１０３の外部に備えられた制御手段は、これらのオーディオ入力手段１０２から出力される信号の中から入力サンプリング周波数ｆｓを取得してΔΣＤＡＣ１０３の制御を行う。また、オーディオソース１０１の切り替え処理において、オーディオ信号のデータに異音が混入しないようにミュート処理を行う制御も必要になる。
【００１０】
図１０は、従来のデルタ・シグマ方式のＤＡコンバータの他の構成を示すブロック図である。図９に示したΔΣＤＡＣ１０３と同一あるいは相当する部分に同じ符号を付し、その説明を省略する。図示したものは図９のΔΣＤＡＣ１０３からサンプルレートコンバータ１１２を除いて構成したものである。このような構成では第二のＰＬＬを備えてマスタクロックｘｆｓのジッタを抑制している。しかし、水晶発振器を備えて入力側マスタクロックｘｆｓｉと出力側マスタクロックｘｆｓｏとを用いて動作するように構成したもののようにジッタを低減させることは事実上難しく、図９に示したΔΣＤＡＣ１０３のように性能を改善することは困難である。また、図１０に示したΔΣＤＡＣ１０３も、オーディオソース１０１毎に変化する入力サンプリング周波数ｆｓに適合させる制御を、ΔΣＤＡＣ１０３の外部に備えられたマイコン等の制御手段に行わせる必要がある。
【００１１】
図１１は、従来のデルタ・シグマ方式のＤＡコンバータのその他の構成を示すブロック図である。図９に示したΔΣＤＡＣ１０３と同一あるいは相当する部分に同じ符号を付し、その説明を省略する。図１１に示したΔΣＤＡＣ１０３は、オーバーサンプルディジタルフィルタ１１１が入力サンプリング周波数ｆｓを規定倍したオーバーサンプリングを行うように構成したものである。このような構成では入力サンプリング周波数ｆｓの制御等が不要になるが、入力サンプリング周波数ｆｓが高周波数となる場合には、処理動作の同期をとるマスタクロックｘｆｓも高周波数となり、ΔΣＤＡＣ１０３を高速動作に対応できるように構成しなければならない。高速動作が可能な構成は、高速スイッチングによって生じる不要輻射や、消費電力の増大や、ΔΣＤＡＣ１０３の出力動作を司るアナログローパスフィルタ１０５やパワードライバ１０６等の高速スイッチングパルスに対する追従性の確保などの問題を解決しなければならず、容易に実施することが難しい構成となる。
【００１２】
【発明が解決しようとする課題】
従来のＤＡコンバータは、以上のように構成されているので、オーディオソースを切り替える際に、デルタ・シグマ方式のＤＡコンバータの外部に備えられたマイコン等の制御手段がオーディオソースに対応した入力サンプリング周波数を取得して、ΔΣ方式のＤＡコンバータの動作を当該入力サンプリング周波数に対応できるように制御する必要があり、また、オーディオソースの切り替え動作に伴って前記マイコン等の制御手段が当該デルタ・シグマ方式のＤＡコンバータにミュート制御を行う必要があるという課題があった。
【００１３】
この発明は上記のような課題を解決するためになされたもので、オーディオソースの切り替えに伴って入力サンプリング周波数を自ら切り替え、外部に備えられた制御手段の負荷を軽減させるＤＡコンバータを得ることを目的とする。
【００１４】
【課題を解決するための手段】
この発明に係るＤＡコンバータは、ディジタルデータと共に入力されたサンプリングクロックと、このサンプリングクロックに同期させて生成されたクロックとは異なるマスタクロックとを用いてディジタルデータのサンプリング周波数を検出するサンプリング周波数検出手段と、サンプリング周波数に基づいてオーバーサンプリング比を調整し、サンプリングクロックに同期させて生成されたクロックを用いてディジタルデータのオーバーサンプリングを行うオーバーサンプリング手段とを備え、オーバーサンプリング手段によってオーバーサンプリングされたディジタルデータをＤＡ変換手段へ入力してマスタクロックを用いてＤＡ変換するものである。
【００１５】
この発明に係るＤＡコンバータは、ディジタルデータと共に入力されたサンプリングクロックと、このサンプリングクロックに同期させて生成されたクロックとは異なるマスタクロックとを用いてディジタルデータのサンプリング周波数を検出するサンプリング周波数検出手段と、サンプリング周波数に基づいて演算係数を選択し、サンプリングクロックに同期させて生成されたクロックを用いてディジタルデータの演算処理を行う演算制御手段とを備え、演算制御手段によって演算処理されたディジタルデータをオーバーサンプリング手段へ入力し、オーバーサンプリングされたディジタルデータをＤＡ変換手段へ入力してＤＡ変換するものである。
【００１６】
この発明に係るＤＡコンバータは、演算制御手段にサンプリング周波数に関連させた演算係数を記憶する記憶手段を備え、記憶手段に記憶されている演算係数を用いて演算処理を行うものである。
【００１７】
この発明に係るＤＡコンバータは、サンプリング周波数検出手段にサンプリング周波数の変化を検出し、サンプリング周波数変化検出信号を出力するサンプリング周波数変化検出手段を備え、ＤＡ変換手段にサンプリング周波数変化検出信号に基づいてＤＡ変換する信号をミュートするミュート手段を備えたものである。
【００１８】
この発明に係るＤＡコンバータは、サンプリング周波数変化検出手段にサンプリング周波数変化検出信号の出力を所定の期間保持する保持手段を備えたものである。
【００１９】
この発明に係るＤＡコンバータは、サンプリング周波数検出手段にサンプリングクロックの周期を、マスタクロックを用いてカウントするカウンタと、カウンタから出力されたカウント値に基づいてサンプリング周波数を判定するサンプリング周波数判定手段とを備えたものである。
【００２０】
この発明に係るＤＡコンバータは、サンプリング周波数判定手段がサンプリング周波数の判定を、カウント値の所定の範囲と対応させて行うものである。
【００２１】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１は、この発明の実施の形態１によるＤＡコンバータの構成を示すブロック図である。図において、１はデルタ・シグマ方式のＤＡコンバータ（以下、ΔΣＤＡＣと記載する）、２はオーディオインタフェース、３はオーバーサンプルディジタルフィルタ（オーバーサンプリング手段）、４はサンプリングレートコンバータ、５はΔΣ変換手段（ＤＡ変換手段）、６はＰＷＭ変換手段（ＤＡ変換手段）、７はミュート制御手段（ミュート手段）、８はｆｓ検出手段（サンプリング周波数検出手段）、９はｆｓ変化検出手段（サンプリング周波数変化検出手段）、１０は入力側マスタクロック同期部、１１は出力側マスタクロック同期部である。入力マスタクロック同期部１０はオーディオインタフェース２とオーバーサンプルディジタルフィルタ３とを備え、ΔΣＤＡＣ１の外部から入力される入力側マスタクロックｘｆｓｉに同期して動作する。出力側マスタクロック同期部１１はミュート制御手段７とΔΣ変換手段５とＰＷＭ変換手段６とを備え、ΔΣＤＡＣ１の外部から入力される、あるいはΔΣＤＡＣ１内部に備えられた発振回路（図示省略）から供給される出力側マスタクロックｘｆｓｏ（マスタクロック）に同期して動作する。また、サンプリングレートコンバータ４は、前段が入力側マスタクロックｘｆｓｉに同期して動作し、後段が出力側マスタクロックｘｆｓｏに同期して動作するもので、入力側マスタクロック同期部１０と出力側マスタクロック同期部１１の両方に属するように構成される。
【００２２】
次に動作について説明する。
図２は、実施の形態１によるＤＡコンバータに入力される信号を示す説明図である。ΔΣＤＡＣ１は、例えば光ケーブルを介してシリアル形式で入力される音声信号のデータ（図中ＤＡＴＡと記載）と、ＬチャネルとＲチャネルとを切り替える入力サンプリングクロックＬＲＣＫ（サンプリングクロック）と、データの各ビットの識別等に用いられるビットクロックＢＣＫとを入力する。入力サンプリングクロックＬＲＣＫの周波数がΔΣＤＡＣ１の入力サンプリング周波数ｆｓ（サンプリング周波数）として扱われる。オーディオ製品に用いられるＤＡコンバータの入力サンプリング周波数ｆｓは、一般に３２ｋＨｚ、４４．１ｋＨｚ、４８ｋＨｚが用いられ、また、これら周波数の二倍あるいは四倍の周波数が使用される。
【００２３】
図１に示したオーディオインタフェース２は、例えば、光ケーブル等を介してオーディオ信号のデータ、ビットクロックＢＣＫ、及び入力サンプリングクロックＬＲＣＫを入力する。オーバーサンプルディジタルフィルタ３は、オーディオインタフェース２からオーディオ信号のデータを入力してローパスフィルタ演算処理を行い、また、ｆｓ検出手段８から出力された入力サンプリング周波数ｆｓに基づいたオーバーサンプリングを行う。図１に例示したオーバーサンプルディジタルフィルタ３は、２倍・４倍・８倍のオーバーサンプリングを行うように構成したものである。
【００２４】
サンプリングレートコンバータ４は、オーバーサンプルディジタルフィルタ３から出力されたデータのサンプリングレートを出力側マスタクロックｘｆｓｏに同期させてミュート制御手段７へ出力する。ミュート制御手段７は、ｆｓ変化検出手段９から出力されるｆｓ変化検出信号に基づいてサンプリングレートコンバータ４から出力されたデータにミュート処理を行い、ΔΣ変換手段５へ当該データを出力する。ΔΣ変換手段５は、入力したデータの量子化雑音にノイズシェーピングを与え、少ないビット数に量子化する。ＰＷＭ変換手段６は、ΔΣ変換手段5によって量子化されたデータを入力して、１ビットのパルス幅を変化させたＰＷＭ方式のパルス信号に変換する。
【００２５】
一方、ｆｓ検出手段８は、ΔΣＤＡＣ１に入力された入力サンプリングクロックＬＲＣＫの周期を出力側マスタクロックｘｆｓｏでカウントして、当該入力サンプリングクロックＬＲＣＫと共に入力されたオーディオ信号のデータの入力サンプリング周波数ｆｓを検出する。こうして、ΔΣＤＡＣ１は外部に備えられた制御手段に制御されることなく、入力したデータに適したオーバーサンプリングを行う。なお、入力側マスタクロックｘｆｓｉは、ΔΣＤＡＣ１の外部において入力サンプリングクロックＬＲＣＫと同期させて生成されたものなので、入力サンプリングクロックＬＲＣＫの周期、即ちパルス幅の変化が正確に検出することができないことから、前記パルス幅のカウントに周波数が固定された出力側マスタクロックｘｆｓｏを用いる。
【００２６】
図１に例示したΔΣＤＡＣ１は、入力サンプリング周波数ｆｓの値に応じてオーバーサンプリング比を調整し、一律８ｆｓとなるようにオーバーサンプリングを行う。例えば、入力サンプリング周波数ｆｓが３２ｋＨｚ〜４８ｋＨｚの範囲であれば、この範囲の周波数を１ｆｓとし、６４ｋＨｚ〜９６ｋＨｚの範囲を２ｆｓとし、１２８ｋＨｚ〜１９２ｋＨｚの範囲を４ｆｓとして、所定の範囲の周波数を検出するようにｆｓ検出手段８を設定する。オーバーサンプルディジタルフィルタ３は、ｆｓ検出手段８によって１ｆｓ（３２ｋＨｚ〜４８ｋＨｚ）が検出された場合には八倍のオーバーサンプリングを行い、２ｆｓｉ（６４ｋＨｚ〜９６ｋＨｚ）が検出された場合には四倍のオーバーサンプリングを行い、４ｆｓｉ（１２８ｋＨｚ〜１９２ｋＨｚ）が検出された場合には二倍のオーバーサンプリングを行う。
【００２７】
また、ｆｓ変化検出手段９は、ｆｓ検出手段８のｆｓ検出結果を監視し、入力サンプリング周波数ｆｓが変化した場合にｆｓ変化検出信号を一定期間保持してミュート制御手段７へ出力し、オーディオ信号のデータにミュート処理を施し、入力サンプリング周波数ｆｓの切り替え時に生じるノイズを抑制する。
【００２８】
次にｆｓ検出手段８の詳細な構成及び動作を説明する。
図３は、実施の形態１によるＤＡコンバータのｆｓ検出手段８の構成を示すブロック図である。図において、３１はカウンタ、３２はカウンタ３１のカウント値をラッチするフリップフロップ回路から成るラッチ、３３はカウント値分析デコーダ（サンプリング周波数判定手段）、３４はカウント値分析デコーダ３３の出力をラッチするフリップフロップ回路から成るラッチである。
【００２９】
図４は、実施の形態１によるＤＡコンバータのｆｓ検出手段８の動作を示す説明図である。図１に示すΔΣＤＡＣ１は、データ、ビットクロックＢＣＫ、及び入力サンプリングクロックＬＲＣＫをオーディオインタフェース２に入力させると共に、入力サンプリングクロックＬＲＣＫをｆｓ検出手段８に入力させる。また、ｆｓ検出手段８はΔΣＤＡＣ１の外部から入力される出力側マスタクロックｘｆｓｏを入力し、あるいは出力側マスタクロックｘｆｓｏを分周回路（図示省略）で分周してこれをカウントクロックとして用い、図４に示すタイミングでｆｓ検出結果を出力する。
【００３０】
図５は、実施の形態１によるＤＡコンバータのｆｓ検出手段８の判定処理を示す説明図である。この図は、入力サンプリングクロックＬＲＣＫの周波数と、カウントクロックが入力サンプリングクロックＬＲＣＫをカウントした値と、当該カウント値の分析結果、即ち、検出された入力サンプリング周波数ｆｓと、カウント値分析デコーダ３３から出力される当該入力サンプリング周波数ｆｓのデコード結果の一例を示したものである。
【００３１】
次にｆｓ検出手段８の動作を、図４を用いて説明する。カウンタ３１は、カウントクロックの出力側マスタクロックｘｆｓｏをカウントクロックとして入力し、またΔΣＤＡＣ１に入力された入力サンプリングクロックＬＲＣＫを入力して、例えば入力サンプリングクロックＬＲＣＫがハイレベルになっている期間、即ち、入力サンプリングクロックＬＲＣＫの半周期をカウントクロックでカウントする。ラッチ３２は、入力サンプリングクロックＬＲＣＫの立ち下りエッジを検出すると、そのときカウンタ３１から出力されているカウント値をラッチする。入力サンプリングクロックＬＲＣＫがローレベルになるとカウンタ３１がリセットされ、カウント値がラッチ３２からカウント値分析デコーダ３３に出力され、図５に示すようなデコードが行われる。
【００３２】
図５に示したｆｓ検出手段８によるカウント値分析デコード処理の一例は、カウントクロックの周波数を５１２×４８ｋＨｚに規定したもので、カウント値分析デコーダ３３は、入力サンプリングクロックＬＲＣＫのカウント値が属するカウント値範囲を抽出して、このカウント値範囲と対応付けされたカウント値分析（ｆｓ判定）結果から入力サンプリング周波数ｆｓを判定する。なお、入力サンプリングクロックＬＲＣＫのカウント値が、どのカウント値範囲にも属さない場合には、異常動作として例えばオーディオ信号をミュートさせる。
【００３３】
図５に例示したｆｓ検出結果は、４ビットコードで入力サンプリング周波数ｆｓを表したものである。なお、ここではカウントクロックを５１２×４８ｋＨｚとした場合を例示したが、１０２４×４８ｋＨｚや５１２×４４．１ｋＨｚなどの周波数をカウントクロックとして用い、このような周波数に合わせてカウント値範囲を規定することで、入力サンプリング周波数ｆｓの判定が同様に行える。また、カウント値範囲の規定を狭く設定すると、入力サンプリング周波数ｆｓの検出精度を高くすることができる。
【００３４】
カウント値分析デコーダ３３が、入力サンプリングクロックＬＲＣＫのカウント値から入力サンプリング周波数ｆｓを判定した後、入力サンプリングクロックＬＲＣＫがローレベルからハイレベルへ移行するとき、ラッチ３４は入力サンプリングクロックＬＲＣＫの立ち上がりエッジを検出して、そのときカウント値分析デコーダ３３から出力されている、例えば4ビットのコードをラッチする。図４に例示した動作では、入力サンプリングクロックＬＲＣＫの一周期毎にラッチ３４から出力されるｆｓ検出結果が更新される。このようにして求められたｆｓ検出結果は、ｆｓ検出手段８からオーバーサンプルディジタルフィルタ３へ入力され、オーバーサンプリング比が調整される。
【００３５】
次にｆｓ変化検出手段９の詳細な構成及び動作を説明する。
図６は、実施の形態１によるＤＡコンバータのｆｓ変化検出手段９の構成を示すブロック図である。図において、４１はフリップフロップ回路等から成るラッチ、４２は二入力の比較器、４３はｆｓ変化検出信号保持期間カウンタ（保持手段）である。
【００３６】
次にｆｓ変化検出手段９の動作を説明する。
ラッチ４１は、ｆｓ検出手段８からｆｓ検出結果と入力サンプリングクロックＬＲＣＫとを入力し、入力サンプリングクロックＬＲＣＫがハイレベルのとき、入力されているｆｓ検出結果をラッチして比較器４２の、例えばポートＡへ入力する。入力サンプリングクロックＬＲＣＫがローレベルになると、そのときｆｓ検出手段８から出力されているｆｓ検出結果はラッチ４１にラッチされずに比較器４２のポートＢに入力される。比較器４２のポートＡにはラッチ４１にラッチされたｆｓ検出結果が入力され、また、ポートＢには現在ｆｓ検出手段８から出力されているｆｓ検出結果が入力される。比較器４２はポートＡに入力されているｆｓ検出結果とポートＢに入力されているｆｓ検出結果とを比較し、双方が異なる内容であれば入力サンプリング周波数ｆｓが変化したと判断してアクティブを示すｆｓ変化検出信号を出力する。
【００３７】
アクティブとなったｆｓ変化検出信号は、ｆｓ変化検出信号保持期間カウンタ４３に入力され、所定の期間だけ保持されてミュート制御手段７へ出力される。ｆｓ変化検出信号の保持期間は、オーバーサンプルディジタルフィルタ３、及びサンプリングレートコンバータ４の内部に残る変化前の入力サンプリング周波数ｆｓを用いた演算データがクリアされ、変化後の入力サンプリング周波数ｆｓを用いた演算データに置き換わるまでの期間より長くすることで、オーディオソース、即ち入力サンプリング周波数ｆｓの切り替えによるノイズ発生を抑制することができる。
【００３８】
以上のように、この実施の形態１によれば、入力サンプリングクロックＬＲＣＫを出力側サンプリング周波数ｆｓｏによってカウントすることで入力サンプリング周波数ｆｓを検出し、入力サンプリング周波数ｆｓに応じたオーバーサンプルディジタルフィルタの動作を自動的に切り替え、また、当該切り替え時のノイズを抑制するミュートを行うようにしたので、ΔΣＤＡＣ１の外部に備えられたマイコン等の制御手段は、入力サンプリング周波数ｆｓの変化に伴う制御やミュート制御等が不要になり、制御負担が軽減されるという効果がある。
【００３９】
実施の形態２．
図７は、この発明の実施の形態２によるデルタ・シグマ方式のＤＡコンバータの構成を示すブロック図である。図１に示したＤＡコンバータと同一あるいは相当する部分に同じ符号を付し、その説明を省略する。図において、２０はディジタルシグナルプロセッサ（以下、ＤＳＰと記載する；演算制御手段）で、実施の形態２によるΔΣＤＡＣ１では、例えばオーディオ装置に備えられるイコライザやディエンファシスなどのディジタルフィルタとして機能し、フィルタ演算を行う際に使用するフィルタ演算係数を入力サンプリング周波数ｆｓに基づいて自動的に切り替えて処理するものである。２１はフィルタ演算に用いられるフィルタ演算係数等を記憶する記憶手段で、例えばＲＯＭ等のメモリが用いられる。この記憶手段２１には、所定の入力サンプリング周波数ｆｓに、例えば、３２ｋＨｚ、４４．１ｋＨｚ、４８ｋＨｚなどの周波数に関連付けられた所定のフィルタ演算係数が記憶されている。
【００４０】
次に動作について説明する。
実施の形態２によるΔΣＤＡＣ１は、図１に示したΔΣＤＡＣ１にＤＳＰ２０と記憶手段２１とを備えたもので、その他の部分の動作は図１に示す同一符号を付したものと同じ動作を行うので、ここではその動作説明を省略し、実施の形態２によるＤＡコンバータの特徴的な動作を説明する。図７に示すΔΣＤＡＣ１は、オーディオインタフェース２から出力されたオーディオ信号のデータをＤＳＰ２０へ入力し、ＤＳＰ２０が記憶手段２１から読み出したフィルタ演算係数を用いてフィルタ演算を行い、フィルタ演算を行ったデータをオーバーサンプルディジタルフィルタ３に入力してオーバーサンプリングを行う。サンプリングレートコンバータ４、ミュート制御手段７、ΔΣ変換手段５、及びＰＷＭ変換手段６の一連の動作は図１に示したΔΣＤＡＣ１と同様である。
【００４１】
また、ｆｓ検出手段８及びｆｓ変化検出手段９の基本的な動作も同様である。ｆｓ検出手段８から出力されたｆｓ検出結果は、ＤＳＰ２０に入力され、フィルタ演算係数の選択に使用される。ＤＳＰ２０は、ｆｓ検出手段８から入力した当該ｆｓ検出結果に基づいてフィルタ演算係数を記憶手段２１から読み出し、オーディオインタフェース２から入力したデータのフィルタ演算を行う。フィルタ演算係数の選択は、例えば、入力サンプリング周波数ｆｓによらず、一定のオーバーサンプリング比で処理できるデータがフィルタ演算によって得られるものを選択する。このようにすると、入力サンプリング周波数ｆｓの変化に伴うオーバーサンプルディジタルフィルタ３の制御が省略でき、また、単一の値でオーバーサンプリングを行うオーバーサンプルディジタルフィルタ３を使用することができる。
【００４２】
以上のように、この実施の形態２によれば、入力サンプリングクロックＬＲＣＫを出力側サンプリング周波数ｆｓｏによってカウントすることで入力側サンプリング周波数ｆｓを検出し、入力サンプリング周波数ｆｓに応じたフィルタ演算係数を用いてＤＳＰ２０がフィルタ演算を行うようにし、また、入力サンプリング周波数ｆｓが変化したときにオーディオ信号を示すデータにミュート処理を行い、ノイズ発生を抑制するようにしたので、ΔΣＤＡＣ１の外部に備えられたマイコン等の制御手段は、入力サンプリング周波数ｆｓの変化に伴う制御やミュート制御等が不要になり、制御負担が軽減されるという効果がある。
【００４３】
【発明の効果】
以上のように、この発明によれば、ディジタルデータと共に入力されたサンプリングクロックと、このサンプリングクロックに同期させて生成されたクロックとは異なるマスタクロックとを用いてディジタルデータのサンプリング周波数を検出するサンプリング周波数検出手段と、サンプリング周波数に基づいてオーバーサンプリング比を調整し、サンプリングクロックに同期させて生成されたクロックを用いてディジタルデータのオーバーサンプリングを行うオーバーサンプリング手段とを備え、オーバーサンプリング手段によってオーバーサンプリングされたディジタルデータをＤＡ変換手段へ入力してマスタクロックを用いてＤＡ変換するようにしたので、ＤＡコンバータの外部に備えられたマイコン等の制御手段によるサンプリング周波数の変化に伴う制御が不要になり、制御手段の制御負担が軽減されるという効果がある。
【００４４】
この発明によれば、ディジタルデータと共に入力されたサンプリングクロックと、このサンプリングクロックに同期させて生成されたクロックとは異なるマスタクロックとを用いてディジタルデータのサンプリング周波数を検出するサンプリング周波数検出手段と、サンプリング周波数に基づいて演算係数を選択し、サンプリングクロックに同期させて生成されたクロックを用いてディジタルデータの演算処理を行う演算制御手段とを備え、演算制御手段によって演算処理されたディジタルデータをオーバーサンプリング手段へ入力し、オーバーサンプリングされたディジタルデータをＤＡ変換手段へ入力してＤＡ変換するようにしたので、ＤＡコンバータの外部に備えられたマイコン等の制御手段によるサンプリング周波数の変化に伴う制御が不要になり、制御手段の制御負担が軽減されるという効果がある。
【００４５】
この発明によれば、演算制御手段にサンプリング周波数に関連させた演算係数を記憶する記憶手段を備え、記憶手段に記憶されている演算係数を用いて演算処理を行うようにしたので、ＤＡコンバータの外部に備えられたマイコン等の制御手段によるサンプリング周波数の変化に伴う制御が不要になり、制御手段の制御負担が軽減されるという効果がある。
【００４６】
この発明によれば、サンプリング周波数検出手段にサンプリング周波数の変化を検出し、サンプリング周波数変化検出信号を出力するサンプリング周波数変化検出手段を備え、ＤＡ変換手段にサンプリング周波数変化検出信号に基づいてＤＡ変換する信号をミュートするミュート手段を備えたので、ＤＡコンバータの外部に備えられたマイコン等の制御手段によるミュート制御が不要になり、制御手段の制御負担が軽減されるという効果がある。
【００４７】
この発明によれば、サンプリング周波数変化検出手段にサンプリング周波数変化検出信号の出力を所定の期間保持する保持手段を備えたので、サンプリング周波数が変化する際に生じるノイズを抑制することができるという効果がある。
【００４８】
この発明によれば、サンプリング周波数検出手段にサンプリングクロックの周期をマスタクロックを用いてカウントするカウンタと、カウンタから出力されたカウント値に基づいてサンプリング周波数を判定するサンプリング周波数判定手段とを備えたので、ＤＡコンバータの外部に備えられたマイコン等の制御手段によるサンプリング周波数の変化に伴う制御が不要になり、制御手段の制御負担が軽減されるという効果がある。
【００４９】
この発明によれば、サンプリング周波数判定手段がサンプリング周波数の判定をカウント値の所定の範囲と対応させて行うようにしたので、サンプリング周波数の検出精度を任意に設定することができるという効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるデルタ・シグマ方式のＤＡコンバータの構成を示すブロック図である。
【図２】 実施の形態１によるＤＡコンバータに入力される信号を示す説明図である。
【図３】 実施の形態１によるＤＡコンバータのｆｓ検出手段の構成を示すブロック図である。
【図４】 実施の形態１によるＤＡコンバータのｆｓ検出手段の動作を示す説明図である。
【図５】 実施の形態１によるＤＡコンバータのｆｓ検出手段の判定処理を示す説明図である。
【図６】 実施の形態１によるＤＡコンバータのｆｓ変化検出手段の構成を示すブロック図である。
【図７】 この発明の実施の形態２によるデルタ・シグマ方式のＤＡコンバータの構成を示すブロック図である。
【図８】 従来のデルタ・シグマ方式のＤＡコンバータを用いたディジタルオーディオ装置の構成を示すブロック図である。
【図９】 従来のデルタ・シグマ方式のＤＡコンバータの構成を示すブロック図である。
【図１０】 従来のデルタ・シグマ方式のＤＡコンバータの他の構成を示すブロック図である。
【図１１】 従来のデルタ・シグマ方式のＤＡコンバータのその他の構成を示すブロック図である。
【符号の説明】
１ ΔΣＤＡＣ（ＤＡコンバータ）、２ オーディオインタフェース、３ オーバーサンプルディジタルフィルタ（オーバーサンプリング手段）、４ サンプリングレートコンバータ、５ ΔΣ変換手段（ＤＡ変換手段）、６ ＰＷＭ変換手段（ＤＡ変換手段）、７ ミュート制御手段（ミュート手段）、８ ｆｓ検出手段（サンプリング周波数検出手段）、９ ｆｓ変化検出手段（サンプリング周波数変化検出手段）、１０ 入力側マスタクロック同期部、１１ 出力側マスタクロック同期部、２０ ＤＳＰ（演算制御手段）、２１ 記憶手段、３１ カウンタ、３２ ラッチ、３３ カウント値分析デコーダ（サンプリング周波数判定手段）、３４，４１ ラッチ、４２ 比較器、４３ ｆｓ変化検出信号保持期間カウンタ（保持手段）。
Claims (7)
- ディジタルデータと共に入力されるサンプリングクロックに同期させて生成されたクロックとは異なるマスタクロックを用いて前記ディジタルデータのＤＡ変換を行うＤＡ変換手段を備えたＤＡコンバータであって、
前記サンプリングクロックと前記マスタクロックとを用いて前記ディジタルデータのサンプリング周波数を検出するサンプリング周波数検出手段と、
前記サンプリング周波数に基づいてオーバーサンプリング比を調整し、前記サンプリングクロックに同期させて生成されたクロックを用いて前記ディジタルデータのオーバーサンプリングを行うオーバーサンプリング手段とを備え、
前記オーバーサンプリング手段によってオーバーサンプリングされたディジタルデータを前記ＤＡ変換手段へ入力して、前記マスタクロックを用いてＤＡ変換することを特徴とするＤＡコンバータ。 - ディジタルデータを入力してオーバーサンプリングを行うオーバーンプリング手段と前記ディジタルデータと共に入力されるサンプリングクロックに同期させて生成されたクロックとは異なるマスタクロックを用いて前記オーバーサンプリング手段から出力されたデータのＤＡ変換を行うＤＡ変換手段とを備えたＤＡコンバータであって、
前記サンプリングクロックと前記マスタクロックとを用いて前記ディジタルデータのサンプリング周波数を検出するサンプリング周波数検出手段と、
前記サンプリング周波数に基づいて演算係数を選択し、前記サンプリングクロックに同期させて生成されたクロックを用いて前記ディジタルデータの演算処理を行う演算制御手段とを備え、
前記演算制御手段によって演算処理されたディジタルデータを前記オーバーサンプリング手段へ入力してオーバーサンプリングすることを特徴とするＤＡコンバータ。 - 演算制御手段は、サンプリング周波数に関連させた演算係数を記憶する記憶手段を備え、前記記憶手段に記憶されている演算係数を用いて演算処理を行うことを特徴とする請求項２記載のＤＡコンバータ。
- サンプリング周波数検出手段は、サンプリング周波数の変化を検出しサンプリング周波数変化検出信号を出力するサンプリング周波数変化検出手段を備え、
ＤＡ変換手段は、前記サンプリング周波数変化検出信号に基づいてＤＡ変換する信号をミュートするミュート手段を備えたことを特徴とする請求項１または請求項２記載のＤＡコンバータ。 - サンプリング周波数変化検出手段は、サンプリング周波数変化検出信号の出力を所定の期間保持する保持手段を備えたことを特徴とする請求項４記載のＤＡコンバータ。
- サンプリング周波数検出手段は、サンプリングクロックの周期をマスタクロックを用いてカウントするカウンタと、前記カウンタから出力されたカウント値基づいてサンプリング周波数を判定するサンプリング周波数判定手段とを備えたことを特徴とする請求項１または請求項２記載のＤＡコンバータ。
- サンプリング周波数判定手段は、サンプリング周波数の判定をカウント値の所定の範囲と対応させて行うことを特徴とする請求項６記載のＤＡコンバータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002084004A JP3828031B2 (ja) | 2002-03-25 | 2002-03-25 | Ｄａコンバータ |
| US10/245,674 US6873274B2 (en) | 2002-03-25 | 2002-09-18 | Digital-to-analog converter with sampling frequency detector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002084004A JP3828031B2 (ja) | 2002-03-25 | 2002-03-25 | Ｄａコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003283338A JP2003283338A (ja) | 2003-10-03 |
| JP3828031B2 true JP3828031B2 (ja) | 2006-09-27 |
Family
ID=28035811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002084004A Expired - Fee Related JP3828031B2 (ja) | 2002-03-25 | 2002-03-25 | Ｄａコンバータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6873274B2 (ja) |
| JP (1) | JP3828031B2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3727913B2 (ja) * | 2002-10-16 | 2005-12-21 | 株式会社東芝 | 情報記録装置及び情報記録方法 |
| US7908306B1 (en) | 2003-03-21 | 2011-03-15 | D2Audio Corp | SRC with multiple sets of filter coefficients in memory and a high order coefficient interpolator |
| US7474722B1 (en) * | 2003-03-21 | 2009-01-06 | D2Audio Corporation | Systems and methods for sample rate conversion using multiple rate estimate counters |
| US7167112B2 (en) | 2003-03-21 | 2007-01-23 | D2Audio Corporation | Systems and methods for implementing a sample rate converter using hardware and software to maximize speed and flexibility |
| US7738613B1 (en) | 2003-03-21 | 2010-06-15 | D2Audio Corporation | Streaming multi-channel audio as packetized data or parallel data with a separate input frame sync |
| US7929718B1 (en) | 2003-05-12 | 2011-04-19 | D2Audio Corporation | Systems and methods for switching and mixing signals in a multi-channel amplifier |
| JP2005084459A (ja) * | 2003-09-10 | 2005-03-31 | Alpine Electronics Inc | オーディオ装置およびオーディオ装置における再生方法 |
| JP3912389B2 (ja) * | 2004-03-24 | 2007-05-09 | ソニー株式会社 | ディジタル信号処理装置及びディジタル信号処理方法 |
| JP4698213B2 (ja) * | 2004-12-09 | 2011-06-08 | 富士通コンポーネント株式会社 | 遠隔再生システム |
| US7826578B1 (en) * | 2005-03-24 | 2010-11-02 | Cirrus Logic, Inc. | Circuits and methods for noise management in systems including an asynchronously-operable data port |
| US7358884B1 (en) * | 2006-10-05 | 2008-04-15 | Apple Inc. | Methods and systems for implementing a Digital-to-Analog Converter |
| JP2008187375A (ja) * | 2007-01-29 | 2008-08-14 | Rohm Co Ltd | アナログデジタル変換器およびそれを用いた電子機器 |
| JP2008256627A (ja) * | 2007-04-09 | 2008-10-23 | Kawasaki Microelectronics Kk | 半導体集積回路の検査方法 |
| US20090052714A1 (en) * | 2007-08-21 | 2009-02-26 | Ultra Electronics Audiopack, Inc. | High noise immunity emergency resonder communication system |
| JP4733152B2 (ja) * | 2008-01-31 | 2011-07-27 | 日本電信電話株式会社 | 周波数制御回路およびｃｄｒ回路 |
| JP2009277277A (ja) * | 2008-05-13 | 2009-11-26 | Funai Electric Co Ltd | 音声処理装置 |
| US8212700B2 (en) * | 2009-07-09 | 2012-07-03 | Stellamar Llc | Delta-sigma-delta modulator |
| US8438036B2 (en) * | 2009-09-03 | 2013-05-07 | Texas Instruments Incorporated | Asynchronous sampling rate converter for audio applications |
| CN105794114B (zh) * | 2013-10-24 | 2019-04-16 | 马维尔国际贸易有限公司 | 共享公共参考的多时钟系统中的采样率转换 |
| CN117544133B (zh) * | 2024-01-08 | 2024-03-26 | 赛卓电子科技(上海)股份有限公司 | 一种应用于低速δ-σadc的数字滤波方法、数字滤波器及δ-σadc |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07118651B2 (ja) * | 1990-11-22 | 1995-12-18 | ヤマハ株式会社 | ディジタル・アナログ変換回路 |
| US5339079A (en) * | 1992-03-30 | 1994-08-16 | Motorola, Inc. | Digital-to-analog converter with a flexible data interface |
| US5220326A (en) * | 1992-03-30 | 1993-06-15 | Motorola, Inc. | Digital-to-analog converter with improved performance and method therefor |
| US5617088A (en) * | 1994-01-26 | 1997-04-01 | Sony Corporation | Sampling frequency converting device and memory address control device |
| JP3591011B2 (ja) * | 1994-11-04 | 2004-11-17 | ソニー株式会社 | ディジタル信号処理装置 |
| JP3238587B2 (ja) * | 1994-12-27 | 2001-12-17 | バー−ブラウン・コーポレーション | 自動ミューティング機能を備えたオーバーサンプリング型デジタル−アナログ変換器 |
| US5512897A (en) * | 1995-03-15 | 1996-04-30 | Analog Devices, Inc. | Variable sample rate DAC |
| US5786778A (en) * | 1995-10-05 | 1998-07-28 | Analog Devices, Inc. | Variable sample-rate DAC/ADC/converter system |
| JPH1166748A (ja) | 1997-08-14 | 1999-03-09 | Sony Corp | デジタル再生装置およびデジタル記録再生装置 |
| JP3090200B2 (ja) * | 1997-11-14 | 2000-09-18 | 日本電気株式会社 | パルス幅変調器 |
| US6072843A (en) * | 1998-01-27 | 2000-06-06 | Motorola, Inc. | Method and apparatus for sigma-delta demodulator with aperiodic data |
| US6724332B1 (en) * | 2002-08-13 | 2004-04-20 | Cirrus Logic, Inc. | Noise shaping circuits and methods with feedback steering overload compensation and systems using the same |
| US6639531B1 (en) * | 2002-09-27 | 2003-10-28 | Cirrus Logic, Inc. | Cascaded noise shaping circuits with low out-of-band noise and methods and systems using the same |
-
2002
- 2002-03-25 JP JP2002084004A patent/JP3828031B2/ja not_active Expired - Fee Related
- 2002-09-18 US US10/245,674 patent/US6873274B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003283338A (ja) | 2003-10-03 |
| US6873274B2 (en) | 2005-03-29 |
| US20030179116A1 (en) | 2003-09-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3828031B2 (ja) | Ｄａコンバータ | |
| US7733151B1 (en) | Operating clock generation system and method for audio applications | |
| US20060208793A1 (en) | Class D amplifier | |
| JPH0661789A (ja) | サンプリング周波数変換器 | |
| US7200187B2 (en) | Modulator for digital amplifier | |
| JPH0818966A (ja) | ディジタルタイミング復元回路 | |
| JP2001016192A (ja) | デジタルクロック信号復元回路及びその方法 | |
| JPH08274646A (ja) | ディジタル信号処理方法及び装置 | |
| EP0783207B1 (en) | digital signal processing method and apparatus | |
| JP2002025202A (ja) | クロック抽出回路 | |
| US10249279B1 (en) | D/A converter, electronic musical instrument, information processing device and D/A conversion method | |
| EP1634402B1 (en) | Circuits and methods for reducing pin count in multiple-mode integrated circuit devices | |
| JPH09186728A (ja) | 信号伝送装置及び方法 | |
| JP2001251190A (ja) | デルタシグマｄ／ａ変換器 | |
| JP2002064384A (ja) | デルタシグマ変調器、デジタル信号処理装置及び方法 | |
| JPH04115722A (ja) | Ｄａ変換装置 | |
| JP2001237707A (ja) | デジタル信号処理装置及び方法、並びにδς変調器 | |
| JP2002076901A (ja) | Δ変調とδς変調を混合した方式の変調器，オーバーサンプリング型ｄ／ａ変換器およびａ／ｄ変換器 | |
| JPH0555924A (ja) | ミユーテイング装置 | |
| JP3863115B2 (ja) | デルタシグマ型マルチビットａ／ｄコンバータおよびダウンサンプリング方法 | |
| JP3103908B2 (ja) | デジタル／アナログ変換回路 | |
| JP3826813B2 (ja) | ディジタル信号処理装置及びディジタル信号処理方法 | |
| JPH07297646A (ja) | デジタル／アナログ変換回路 | |
| JP3232865B2 (ja) | デジタル／アナログ信号変換装置 | |
| JP2003173612A (ja) | 音量制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050310 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060123 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060417 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060425 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060609 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060704 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060705 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100714 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110714 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110714 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110714 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120714 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120714 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130714 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |