[go: up one dir, main page]

JP3823614B2 - Shift register and electronic device - Google Patents

Shift register and electronic device Download PDF

Info

Publication number
JP3823614B2
JP3823614B2 JP18760399A JP18760399A JP3823614B2 JP 3823614 B2 JP3823614 B2 JP 3823614B2 JP 18760399 A JP18760399 A JP 18760399A JP 18760399 A JP18760399 A JP 18760399A JP 3823614 B2 JP3823614 B2 JP 3823614B2
Authority
JP
Japan
Prior art keywords
transistor
mos
signal
stage
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP18760399A
Other languages
Japanese (ja)
Other versions
JP2001014881A (en
Inventor
実 神原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Casio Computer Co Ltd
Original Assignee
Casio Computer Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Casio Computer Co Ltd filed Critical Casio Computer Co Ltd
Priority to JP18760399A priority Critical patent/JP3823614B2/en
Publication of JP2001014881A publication Critical patent/JP2001014881A/en
Application granted granted Critical
Publication of JP3823614B2 publication Critical patent/JP3823614B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Solid State Image Pick-Up Elements (AREA)
  • Shift Register Type Memory (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、表示装置や撮像装置のドライバとして好適なシフトレジスタ及びシフトレジスタを有する電子装置に関する。
【０００２】
【従来の技術】
液晶表示素子などの、複数の画素がマトリクス状に形成された表示素子を線順次で走査するためのゲートドライバは、一般に、前段の信号を次段に順次伝達する多段のシフトレジスタによって構成されている。シフトレジスタの段間で出力信号を伝達させるためには、一般に、各段に制御信号を供給しなければならない。
【０００３】
ところで、このような表示素子には高精細化が要請されており、これに伴ってシフトレジスタの段数を大きくしなければならない。シフトレジスタの段数が多くなると、信号のシフトのための制御信号によってこれらの段全体で消費される電力が大きくなってしまうため、消費電力を如何にして低減するかが問題となっている。
【０００４】
【発明が解決しようとする課題】
本発明の第１の目的は、小さい消費電力で出力信号を順にシフトさせていくことができるシフトレジスタを提供することにある。
【０００５】
本発明の第２の目的は、小さい消費電力で出力信号を順にシフトさせていくことができるシフトレジスタを有する電子装置を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点にかかるシフトレジスタは、
複数段からなるシフトレジスタであって、前記シフトレジスタの各段は、
第１または第２の電圧信号の入力に応じて、電流路の一端から供給された所定の電圧を電流路の他端に出力する第１のトランジスタと、
前記第１のトランジスタの電流路の他端から出力された所定の電圧に応じて、電流路の一端から入力された第３または第４の電圧信号を、電流路の他端に当該段の出力電圧信号として出力する第２のトランジスタと、
前記第３または第４の電圧信号のレベルが反転された反転電圧信号の入力に応じて、前記第２のトランジスタから出力された出力電圧信号を排出させる第３のトランジスタと、
ゲートが前記第１のトランジスタの前記電流路の他端に接続され、前記第１のトランジスタの前記電流路の他端から出力された前記所定の電圧に応じて前記第２のトランジスタとともにオン状態となって、電流路の一端に入力された前記反転電圧信号を前記第３のトランジスタのゲートへ出力する第４のトランジスタと、
を備えることを特徴とする。
【０００７】
したがって、第４のトランジスタが第２のトランジスタの反転電圧信号の入力を制御するので、反転電圧信号の入力により生じる消費電力を低減することができる。
【０００８】
上記シフトレジスタにおいて、前記第４のトランジスタが第１のトランジスタの前記電流路の他端から出力された所定の電圧に応じて前記反転電圧信号を出力するように設定すれば、上記所定の電圧が入力された段の第２のトランジスタにのみ反転電圧信号を出力することができる。
【０００９】
上記シフトレジスタは、前記第３のトランジスタと前記第４のトランジスタとの間にプルアップ用の抵抗素子を設けたり、前記第１のトランジスタの電流路の他端から出力された所定の電圧に応じて前記第３または第４の電圧信号を前記第２のトランジスタの電流路の一端に供給する、前記第２のトランジスタよりも寄生容量が小さい第５のトランジスタを備えた場合、前記第２のトランジスタと前記第５のトランジスタとの間にプルダウン用の抵抗素子を設けたものとしてもよい。
【００１０】
これにより第２のトランジスタまたは第４のトランジスタへの信号電圧のフローティングを防止することができる。
【００１１】
また、第１乃至第４のトランジスタは同一チャネル型の薄膜トランジスタであってもよい。
【００１２】
このため、全てｎチャネル型或いは全てｐチャネル型の薄膜トランジスタで構成されるので同一プロセスで一括して製造できるという効果を得ることができる。
【００１３】
さらに、上記シフトレジスタは、前記第１のトランジスタの電流路の他端から出力された所定の電圧に応じて前記第３または第４の電圧信号を前記第２のトランジスタの電流路の一端に供給する、前記第２のトランジスタよりも寄生容量が小さい第５のトランジスタを備えれば、第１のトランジスタでの消費電力を抑えることができ、シフトレジスタ全体としてより消費電力を低減することができる。
【００１４】
前記第１のトランジスタは、電流路の他端から所定の電圧を前記第２のトランジスタに出力するトランジスタと、前記第４のトランジスタに出力するトランジスタとから構成されていてもよい。この場合、第２のトランジスタに入力される信号電位と第４のトランジスタに入力される信号電位とがこれらのトランジスタの寄生容量等により変位しても互いに干渉することが防止できる。
【００１５】
前記第１のトランジスタは、電流路の他端から所定の電圧を前記第２のトランジスタに出力するトランジスタと、前記第５のトランジスタに出力するトランジスタとから構成されるものとしてもよい。この場合も、上記と同様の効果を得ることができる。
【００１６】
上記目的を達成するため、本発明の第２の観点にかかる電子装置は、
複数の画素を有する素子と、各段から出力電圧信号を順次出力して前記素子が有する複数の画素を順次走査するシフトレジスタとを備え、
前記シフトレジスタの各段は、
第１または第２の電圧信号の入力に応じて、電流路の一端から供給された所定の電圧を電流路の他端に出力する第１のトランジスタと、
前記第１のトランジスタの電流路の他端から出力された所定の電圧に応じて、電流路の一端から入力された第３または第４の電圧信号を、電流路の他端に当該段の出力電圧信号として出力する第２のトランジスタと、
前記第３または第４の電圧信号のレベルが反転された反転電圧信号の入力に応じて、前記第２のトランジスタから出力された出力電圧信号を排出させる第３のトランジスタと、
ゲートが前記第１のトランジスタの前記電流路の他端に接続され、前記第１のトランジスタの前記電流路の他端から出力された前記所定の電圧に応じて前記第２のトランジスタとともにオン状態となって、電流路の一端に入力された前記反転電圧信号を前記第３のトランジスタのゲートへ出力する第４のトランジスタと、を備える、
ことを特徴とする。
【００１７】
上記電子装置では、第４のトランジスタが第２のトランジスタの反転電圧信号の入力を制御するので、反転電圧信号の入力により生じる消費電力を低減することができる。
【００１８】
また、例えばアクティブマトリクス型液晶表示装置のスイッチング素子を走査するシフトレジスタの場合、スイッチング素子のオン時の電位とオフ時の電位との差は十数Ｖ以上が望ましく、半導体層の上下にそれぞれゲート絶縁膜を介して一対のゲートが設けられたスイッチング素子を兼ねたフォトトランジスタを走査する場合では３０Ｖ以上が望ましいが、このような電子装置の第１乃至第４のトランジスタに同一チャネル型の薄膜トランジスタを適用すると、出力電圧信号の電圧の最大値と最小値と差を３０Ｖ以上にすることができ、またバッファを介することなく液晶表示装置やフォトセンサのシフトレジスタに利用することが可能になる。このように出力する信号の電位差が大きいほど、信号が入力されたトランジスタでの消費電力は大きくなるが、第４のトランジスタが信号の入力を制御するので選択されていない第２のトランジスタでの消費電力が制限することができる点で特に有効である。また、全てｎチャネル型或いは全てｐチャネル型の薄膜トランジスタで構成されるので同一プロセスで一括して製造できるという利点も持ち合わせている。
【００１９】
【発明の実施の形態】
以下、添付図面を参照して、本発明の実施の形態について説明する。
【００２０】
［第１の実施の形態］
図１は、この実施の形態にかかるデジタルスチルカメラを示す図である。図１（ａ）の外観構成図に示すように、このデジタルスチルカメラは、カメラ本体部１と、レンズユニット部２とから構成されている。
【００２１】
カメラ本体部１は、その正面に液晶表示装置１７と、モード設定キー１４ａとを備える。モード設定キー１２ａは、スライド操作することによって、画像を撮影し、後述する画像メモリに記録するための撮影モードと、記録された画像を再生して表示する再生モードとの切り換えを行うためのキーである。液晶表示装置１７は、後述するように、撮影モードと再生モードとのそれぞれにおいて、画像を表示する。
【００２２】
カメラ本体部１は、また、その上面に電源キー１Ａと、シャッターキー１４ｂと、「＋」キー１４ｃと、「−」キー１４ｄと、シリアル入出力端子１Ｂとを備える。電源キー１Ａは、スライド操作することによって、デジタルスチルカメラの電源をオン／オフするためのキーである。
【００２３】
シャッターキー１４ｂは、押し下げ操作することによって、撮影モード時に画像の記録を指示すると共に、再生モード時に選択内容の決定を指示するためのキーである。「＋」キー１４ｃ及び「−」キー１４ｄは、再生モード時に画像メモリに記録されている画像を選択したり、記録／再生時の条件設定のために用いられるキーである。シリアル入出力端子１Ｂは、パーソナルコンピュータやプリンタなどの外部の機器との間で情報を送受信するためのケーブルを挿入するための端子である。
【００２４】
レンズユニット部２は、図の背面側に、撮影すべき画像を結像するレンズを備える。レンズユニット部２は、カメラ本体部１に結合されている軸を中心として上下方向に３６０°回動可能に取り付けられている。
【００２５】
図１（ｂ）に、このデジタルスチルカメラの概略的な回路構成を示す。図１（ｂ）のブロック図に示すように、このデジタルスチルカメラは、バス１０を介して互いに接続されたＣＰＵ（Central Processing Unit）１１と、ＲＯＭ（Read Only Memory）１２と、ＲＡＭ（Random Access Memory）１３と、入力部１４と、ＣＣＤ（Charge Coupled Device）撮像装置１５と、画像メモリ１６と、液晶表示装置（ＬＣＤ）１７と、通信インタフェース（Ｉ／Ｆ）１８とを備える。
【００２６】
ＣＰＵ１１は、画像を撮影し、撮影した画像を表示するため、入力部１４からの入力に従ってＲＯＭ１２に記憶されているプログラムを実行することにより所定の演算を行ったり、デジタルスチルカメラ内の各部を制御する。ＲＯＭ１２は、ＣＰＵ１１が実行するプログラムや、固定的なデータを記憶している。ＲＡＭ１３は、ＣＰＵ１１のワークエリアとして使用される。
【００２７】
入力部１４は、前述したモード設定キー１４ａ、シャッターキー１４ｂ、「＋」キー１４ｃ、「−」キー１４ｄを備えており、これらのキーがスライドまたは押し下げされるときに、所定の制御信号をＣＰＵ１１に送る。
【００２８】
ＣＣＤ撮像装置１５は、マトリクス状に配置された複数の撮像画素がレンズユニット部２が有するレンズによって結像された光を受光し、各画素における光の強度によって電荷を蓄積するＣＣＤと、これを読み出すドライバとから構成されている。モード設定キー１４ａが撮像モードに設定されているときに、ＣＣＤ撮像装置１５が捕らえている画像は、ＣＰＵ１１によって所定の処理が施され、画像メモリ１６および／または液晶表示装置１７に送られる。
【００２９】
画像メモリ１６は、フラッシュメモリなどのデータの消去が可能な不揮発性の記憶媒体によって構成され、撮影モードにおいて入力部１４からシャッターキー１４ｂの押下がＣＰＵ１１に伝えられたときに、ＣＣＤ撮像装置１５が捕らえている画像を記録するメモリである。画像メモリ１６に記録されている画像は、再生モードにおいて入力部１４からの入力に従って読み出され、バス１０を介して液晶表示装置１７に送られる。
【００３０】
液晶表示装置１７は、このデジタルスチルカメラのモードが撮影モードに設定されているときは、ＣＣＤ撮像装置１５が捕らえている画像またはシャッターキー１４ｂの押下時の画像を表示し、再生モードに設定されているときは、入力部１４からの入力によって指定された画像メモリ１６に蓄積されている画像を表示する。表示すべき画像に対応する画像データは、バス１０を介して液晶表示装置１７に入力される。液晶表示装置１７の詳細な構成については、後述する。
【００３１】
通信インタフェース１８は、例えば、シリアル入出力端子１Ｂに接続されたケーブルを介して行うパーソナルコンピュータやプリンタなどの外部の機器との情報の送受信を、制御する。
【００３２】
図２は、このデジタルスチルカメラに適用されている液晶表示装置１７の構成を示すブロック図である。図示するように、この液晶表示装置１７は、液晶表示素子１０１と、ゲートドライバ１０２と、データドライバ１０３と、コントローラ１０４とから構成されている。
【００３３】
液晶表示素子１０１は、一対の基板間に液晶を封入したもので、その一方の基板上には、複数の画素電極がマトリクス状に形成されており、画素間の行方向にはｎ本のゲートラインＧＬ１〜ＧＬｎが、画素間の列方向には複数本のデータラインＤＬが伸延して形成されている。また、第１基板上には、各画素電極に対応して、ゲートがゲートラインＧＬ１〜ＧＬｎに、ドレインがデータラインＤＬに、ソースが画素電極にそれぞれ接続されたアクティブ素子としてのＴＦＴ（Thin
Film Transistor）１０１ａが形成されている。
【００３４】
液晶表示素子１０１の他方の基板には、第１基板上の複数の画素電極のそれぞれに対向し、接地電位が印加されている共通電極が形成されている。そして、第１基板上の画素電極と、第２基板上の共通電極と、その間の液晶とによって、図１に等価回路で示す画素容量１０１ｂが形成される。そして、画素容量１０１ｂに保持されている電圧によって、その間の液晶の配向状態を変化させることにより、画像が表示される。
【００３５】
ゲートドライバ１０２は、コントローラ１０４からの制御信号Ｇｃｎｔに従って、ゲートラインＧＬ１〜ＧＬｎを順次選択して所定の電圧を出力し、行毎にＴＦＴ１０１ａをオンしていく。ゲートドライバ１０２については、さらに詳しく後述する。
【００３６】
データドライバ１０３は、コントローラ１０４から供給された画像データＩＭＧを順次蓄積し、１行分の画像データＩＭＧを蓄積したところで、コントローラ１０４からの制御信号ｃｎｔに従って、蓄積した画像データＩＭＧに対応する電圧のデータ信号を液晶表示素子１０１のデータラインＤＬ上に出力する。
【００３７】
コントローラ１０４は、バス１０から受け取った画像を内部のフレームメモリ１０４ｆｍに展開し、フレームメモリ１０４ｆｍに展開した画像を順次読み出して、画像データＩＭＧとしてデータドライバ１０３に供給する。コントローラ１０４は、また、ゲートドライバ１０２の動作をスタートさせるためのｓｔａｒｔ信号ＩＮ、ゲートドライバ１０２の動作を制御するための制御信号Ｇｃｎｔ（詳細は後述）、及びデータドライバ１０３の動作を制御するための制御信号Ｄｃｎｔを生成し、それぞれ所定のタイミングで出力する。
【００３８】
図３は、図２のゲートドライバ１０２の構成を示す図である。図３は、ｎが偶数の場合のものを示している。図示するように、このゲートドライバ１０２は、ゲートラインＧＬ１〜ＧＬｎの本数と同じ、ｎ個の段ＲＳ１（１）〜ＲＳ１（ｎ）から構成されている。
【００３９】
コントローラ１０４からの制御信号として、奇数番目の段ＲＳ１（１），ＲＳ１（３），・・・，ＲＳ１（ｎ−１）には、信号φ１、ＣＫ１、¬ＣＫ１（¬は、論理否定を表す。以下、同じ）が供給されている。偶数番目の段ＲＳ１（２），ＲＳ２（４），・・・，ＲＳ２（ｎ）には、信号φ２、¬ＣＫ１、ＣＫ１が供給されている。
【００４０】
また、１番目の段ＲＳ１（１）には、コントローラ１０４からスタート信号ＩＮが供給される。２番目以降の段ＲＳ１（２）〜ＲＳ１（ｎ）には、それぞれの前段ＲＳ１（１）〜ＲＳ（ｎ−１）からの出力信号ＯＵＴ１〜ＯＵＴｎ−１が供給される。また、各段ＲＳ１（１）〜ＲＳ１（ｎ）の出力信号ＯＵＴ１〜ＯＵＴｎは、それぞれ液晶表示素子１０１のゲートラインＧＬ１〜ＧＬｎに出力される。
【００４１】
次に、ゲートドライバ１０２の各段ＲＳ１（１）〜ＲＳ１（ｎ）のそれぞれの構成について、図４の回路構成図を参照して説明する。ここでは、１番目の段ＲＳ１（１）を例として説明する。
【００４２】
図４に示すように、１番目の段ＲＳ１（１）は、基本構成としての６つのｎチャネルＭＯＳ型電界効果薄膜トランジスタ（以下、ｎ−ＭＯＳという）２０１〜２０６と、付加構成としての４つのｎ−ＭＯＳ３０１、３０２、４０１、４０２とを備えている。ｎ−ＭＯＳ２０１〜２０６、３０１、３０２、４０１、４０２は、アモルファスシリコン又はポリシリコンからなり、ソース、ドレイン電極にそれぞれ接続された半導体層が、窒化シリコンからなるゲート絶縁膜を介してゲート電極と対向している構造になっている。
【００４３】
これらｎ−ＭＯＳ２０１〜２０６、３０１、３０２、４０１、４０２は、ゲート電極に電圧が供給される毎に、ゲート電極とソース、ドレイン電極との間のゲート絶縁膜等の容量Ｃｇに電荷がチャージされ、チャージされた分の電力が消費されることになり、またドレイン電極に電圧が供給される毎に、容量Ｃｇより小さいがドレイン電極とゲート電極とのゲート絶縁膜等の容量Ｃｄに電荷がチャージされ、チャージされた分の電力が消費される。
【００４４】
まず、基本構成について説明する。ｎ−ＭＯＳ２０１のゲートには、信号φ１が供給され、ドレインには、スタート信号ＩＮが供給される。ｎ−ＭＯＳ２０１のゲートにハイレベルの信号φ１が供給されてｎ−ＭＯＳ２０１がオンしたときに、ハイレベルのスタート信号ＩＮが供給されるとドレイン−ソース間に電流が流れることによって、ｎ−ＭＯＳ２０１のソースとｎ−ＭＯＳ２０２、２０５のゲートとの間の配線にそれぞれ形成されている配線容量Ｃ２、Ｃ５に電荷がチャージされる。配線容量Ｃ２、Ｃ５は、ｎ−ＭＯＳ２０２、２０５のゲート絶縁膜も含む。配線容量Ｃ２、Ｃ５は、ｎ−ＭＯＳ２０１がオフした後、次にハイレベルの信号φ１がゲートに供給されてオンするまで、電荷が蓄積された状態に保持され、その電位がハイレベルに保持される。
【００４５】
ｎ−ＭＯＳ２０３のゲートとドレインとには、基準電圧Ｖｄｄが供給されている。これにより、ｎ−ＭＯＳ２０３は、常にオン状態となっている。ｎ−ＭＯＳ２０３は、基準電圧Ｖｄｄを分圧する負荷としての機能を有する。
【００４６】
ｎ−ＭＯＳ２０２は、配線容量Ｃ２に電荷がチャージされていないとき、オフ状態となり、ｎ−ＭＯＳ２０３を介して供給された基準電圧Ｖｄｄにより配線容量Ｃ６に電荷をチャージさせる。また、ｎ−ＭＯＳ２０２は、配線容量Ｃ２に電荷がチャージされ、オン状態となったときに、ドレイン−ソース間に貫通電流を流させる。ここで、ｎ−ＭＯＳ２０２、２０３は、いわゆるＥＥ型構成となっているため、ｎ−ＭＯＳ２０３が完全なオフ抵抗とならないことで配線容量Ｃ６に蓄積された電荷が完全にディスチャージされないことがあるが、ｎ−ＭＯＳ２０６の閾値電圧Ｖｔｈよりも十分に低い電圧となる。
【００４７】
ｎ−ＭＯＳ２０５のドレインには、ｎ−ＭＯＳ３０１を介して信号ＣＫ１が供給される。信号ＣＫ１がハイレベルのときには、ｎ−ＭＯＳ３０２を介してｎ−ＭＯＳ２０４のゲートに供給される信号¬ＣＫ１がローレベルであるため、２番目の段ＲＳ１（２）との間に形成されている配線容量Ｃ１（図３参照）に電荷がチャージされると共に、１番目の段ＲＳ１（１）からハイレベルの選択信号ＯＵＴ１が液晶表示素子１０１のゲートラインＧＬ１に出力されることとなる。
【００４８】
信号φ１が再びハイレベルとならず、ローレベルである間は、ｎ−ＭＯＳ２０１はオフ状態であるので、配線容量Ｃ５は、スタート信号ＩＮにより電荷がチャージされた状態に保持される。ｎ−ＭＯＳ２０５は、ハイレベルの選択信号ＯＵＴ１の出力によって、ゲートとドレインまたはソースとの間の蓄積容量が増大する。これにより、ｎ−ＭＯＳ２０５のゲート電圧は、そのドレイン−ソース間を流れる電流が飽和するまで、徐々にチャージアップされる。
【００４９】
すなわち、ｎ−ＭＯＳ２０５のゲート電圧の上昇に伴って、出力される選択信号ＯＵＴ１の電位が上昇していき、さらにゲート電圧が上昇してｎ−ＭＯＳ２０５が完全オン抵抗となると、ｎ−ＭＯＳ２０５のドレインに供給された信号ＣＫ１の電圧レベルがほとんど減衰することなく、そのまま選択信号ＯＵＴ１のレベルとしてゲートラインＧＬ１に出力されることとなる。また、ハイレベルの選択信号ＯＵＴ１が出力されている間に信号φ２がハイレベルとなると、２番目の段ＲＳ１（２）において、配線容量Ｃ２、Ｃ５に電荷がチャージされる。
【００５０】
信号ＣＫ１がローレベルになったときには、信号¬ＣＫ１はハイレベルとなって、ｎ−ＭＯＳ２０４のゲートに供給される。これにより、ｎ−ＭＯＳ２０４がオン状態となり、２番目の段ＲＳ（２）との間に形成されている配線容量Ｃ１に蓄積されている電荷がディスチャージされて、選択信号ＯＵＴ１の電位がローレベルとなる。
【００５１】
ここで、ｎ−ＭＯＳ２０４、２０５は、いわゆるＥＥ構成とはしておらず、１番目の段ＲＳ（１）から出力される選択信号ＯＵＴ１がハイレベルとなるときには、ｎ−ＭＯＳ２０５をほぼ完全なオン抵抗とし、ｎ−ＭＯＳ２０４をほぼ完全なオフ抵抗とすることができる。このため、ｎ−ＭＯＳ３０１を介してｎ−ＭＯＳ２０５のゲートに供給される信号ＣＫ１のハイレベルの電圧を、ほぼそのまま選択信号ＯＵＴ１の電圧として出力することができる。
【００５２】
次に、付加構成について説明する。ｎ−ＭＯＳ３０１、３０２は、それぞれｎ−ＭＯＳ２０１を介してハイレベルのスタート信号ＩＮが供給されると、その間の配線容量ＣＣ１、ＣＣ２に電荷がチャージされる。配線容量ＣＣ１、ＣＣ２にチャージされた電荷によってゲート電位がハイレベルになると、ｎ−ＭＯＳ３０１、３０２がそれぞれオンし、信号ＣＫ１、信号¬ＣＫ１をそれぞれｎ−ＭＯＳ２０５、２０４に供給させる。一方、ｎ−ＭＯＳ２０１を介してハイレベルのスタート信号ＩＮが供給されない場合には、ｎ−ＭＯＳ３０１、３０２はオフしたままで、信号ＣＫ１、信号¬ＣＫ１のｎ−ＭＯＳ２０５、２０４への供給を遮断する。
【００５３】
ここで、ｎ−ＭＯＳ３０１、３０２は、それぞれゲートとドレインとの間の容量が、ｎ−ＭＯＳ２０５のゲートとドレインとの間の容量、ｎ−ＭＯＳ２０４のゲートの容量よりも小さくなるようなトランジスタによって構成されており、コントローラ１０４からは、信号ＣＫ１又は¬ＣＫ１が常に供給される容量は、ｎ−ＭＯＳ３０１、３０２となる。このようにｎ−ＭＯＳ３０２は、ｎ−ＭＯＳ２０４のゲートの容量へのチャージを制御しているので、ｎ−ＭＯＳ２０４のゲートの容量で消費される電力を抑制することができ、ｎ−ＭＯＳ３０１は、ｎ−ＭＯＳ２０５のドレインの容量へのチャージを制御しているので、ｎ−ＭＯＳ２０５のドレインの容量で消費される電力を抑制することができる。
【００５４】
ｎ−ＭＯＳ４０１は、ｎ−ＭＯＳ３０１とｎ−ＭＯＳ２０５との間のドレイン電位がフローティングにならないようにするプルダウン用のトランジスタであり、回路動作を直流的に安定させるために挿入されている。ｎ−ＭＯＳ４０２は、ｎ−ＭＯＳ３０２とｎ−ＭＯＳ２０４との間のゲート電位がフローティングにならないようにするプルアップ用のトランジスタであり、回路動作を直流的に安定させるために挿入されている。
【００５５】
なお、ゲートドライバ１０２の１番目を除く奇数番目の段ＲＳ１（ｋ）（ｋ：３，５，・・・，ｎ−１）の構成は、ｎ−ＭＯＳ２０１のドレインに供給されるスタート信号ＩＮを前段ＲＳ１（ｋ−１）から出力された選択信号ＯＵＴｋ−１に置き換えれば、１番目の段ＲＳ１（１）の構成と同じである。
【００５６】
また、ゲートドライバ１０２の偶数番目の段ＲＳ１（ｋ）（ｋ：２，４，・・・，ｎ）の構成は、ｎ−ＭＯＳ２０１のゲートに供給される信号φ１を信号φ２に、ｎ−ＭＯＳ２０１のドレインに供給されるスタート信号ＩＮを前段ＲＳ１（ｋ−１）から出力された選択信号ＯＵＴｋ−１に、ｎ−ＭＯＳ３０１を介してｎ−ＭＯＳ２０５のドレインに供給される信号ＣＫ１を¬ＣＫ１に、ｎ−ＭＯＳ３０２を介してｎ−ＭＯＳ２０４のゲートに供給される信号¬ＣＫ１を信号ＣＫ１にそれぞれ置き換えれば、１番目の段ＲＳ１（１）の構成と同じである。
【００５７】
以下、この実施の形態にかかるデジタルスチルカメラの動作について説明する。ユーザは、モード設定キー１４ａを操作して、このデジタルスチルカメラの動作モードを撮影モードと再生モードとのいずれか所望のものに設定する。デジタルスチルカメラの内部の回路は、モード設定キー１４ａによる動作モードの設定が撮影モードであるか再生モードであるかによって、それぞれ次のように動作する。
【００５８】
まず、撮影モードの場合、レンズユニット部２に配されているレンズで結像された画像が、ＣＣＤ撮像装置１５によって撮影される。ＣＰＵ１１は、ＣＣＤ撮像装置１５が現在捕らえている画像に対してガンマ補正などの所定の処理を行って、画像データとして順次バス１０を介して液晶表示装置１７に供給する。
【００５９】
また、ユーザによってシャッターキー１４ｂが押し下げ操作され、その旨の入力が入力部１４から伝えられると、ＣＰＵ１１は、そのときにＣＣＤ撮像装置１５によって捕らえられている画像をＲＡＭ１３に一旦記憶させ、所定の圧縮処理を施して画像メモリ１６に記憶させる。これと共に、ＣＰＵ１１は、ＲＡＭ１３に一旦記憶させた画像に所定の処理を施した画像データをバス１０を介して液晶表示装置１７に供給する。
【００６０】
次に、再生モードの場合、ユーザは、「＋」キー１４ｃまたは「−」キー１４ｄを操作して、画像メモリ１６に記録されている画像を選択する。「＋」キー１４ｃまたは「−」キー１４ｄの入力が入力部１４から伝えられると、ＣＰＵ１１は、キー操作に対応する画像メモリ１６中の画像に対して、ＲＡＭ１３をワークエリアとして所定の伸長処理を施し、伸長した画像データをバス１０を介して液晶表示装置１７に供給する。
【００６１】
そして、撮影モードと再生モードとのいずれの場合においても、バス１０から液晶表示装置１７に画像データが入力されると、コントローラ１０４は、この画像データをフレームメモリ１０４ｆｍに展開する。また、コントローラ１０４は、所定のタイミング信号に基づいて制御信号Ｇｃｎｔ、Ｄｃｎｔを生成し、それぞれゲートドライバ１０２、データドライバ１０３に供給する。
【００６２】
ゲートドライバ１０２は、コントローラ１０４から供給された制御信号Ｇｃｎｔに従って、液晶表示素子１０１のゲートラインＧＬ１〜ＧＬｎを順次選択して、それぞれ所定の電圧を出力していく。図５は、制御信号Ｇｃｎｔによって制御されるゲートドライバ１０２の動作を示すタイミングチャートである。
【００６３】
タイミングＴ０からＴ１の間、ハイレベルのスタート信号ＩＮがコントローラ１０４から１番目の段ＲＳ１（１）のｎ−ＭＯＳ２０１のドレインに供給される。次に、タイミングＴ０からＴ１の間の一定の期間、信号φ１が立ち上がると、奇数番目の段ＲＳ１（１），ＲＳ１（３），・・・，ＲＳ（ｎ−１）のｎ−ＭＯＳ２０１をオンする。
【００６４】
これにより、ｎ−ＭＯＳ２０１のドレイン−ソース間に電流が流れ、１番目の段ＲＳ１（１）の配線容量Ｃ２、Ｃ５、ＣＣ１、ＣＣ２に電荷がチャージされる。配線容量Ｃ２、Ｃ５、ＣＣ１、ＣＣ２の電位がハイレベルになったことに伴い、ゲートの電位がハイレベルとなったｎ−ＭＯＳ２０２、２０５、３０１、３０２がそれぞれオンする。
【００６５】
ｎ−ＭＯＳ２０２がオンするまでは、１番目の段ＲＳ１（１）の配線容量Ｃ６の電位は、ｎ−ＭＯＳ２０２のゲートにハイレベルの電圧が印加されていないことから、ｎ−ＭＯＳ２０３を介して供給されている基準電圧Ｖｄｄによってハイレベルとなっている。ここで、ｎ−ＭＯＳ２０２がオンしたことによって、配線容量Ｃ６に蓄積されている電荷がグラウンドにディスチャージされる。これにより、１番目の段ＲＳ１（１）のｎ−ＭＯＳ２０６は、そのゲート電位がローレベルとなることで、オフする。
【００６６】
また、このとき１番目の段ＲＳ１（１）のｎ−ＭＯＳ２０４は、そのゲートの電位もハイレベルであるので、オンしている。このように、１番目の段ＲＳ１（１）の配線容量Ｃ２、Ｃ５、ＣＣ１、ＣＣ２の電位がハイレベル、配線容量Ｃ６の電位がローレベルとなっている状態は、タイミングＴ２からＴ３の間で次に信号φ１が立ち上がって、１番目の段ＲＳ１（１）のｎ−ＭＯＳ２０１を介して配線容量Ｃ２、Ｃ５、ＣＣ１、ＣＣ２に蓄積されている電荷がディスチャージされるまで続く。なお、ｎ−ＭＯＳ４０１、４０２で消費される電力は、容量ＣＣ１、ＣＣ２がチャージされるとき及びディスチャージされるときに発生するが、各段で１垂直期間１Ｖにチャージ及びディスチャージは２度しかないので、ｎ−ＭＯＳ４０１、４０２の消費電力は小さくてよい。
【００６７】
次に、タイミングＴ１において、信号ＣＫ１がハイレベルとなる。１番目の段ＲＳ１（１）においては、ｎ−ＭＯＳ２０４がオフになり、ｎ−ＭＯＳ３０１がオン、ｎ−ＭＯＳ２０５がオン、ｎ−ＭＯＳ２０６がオフとなっていることから、１番目の段ＲＳ１（１）からハイレベルの選択信号ＯＵＴ１が、液晶表示素子１０１の第１行のゲートラインＧＬ１に出力される。ここで、信号ＣＫ１のハイレベルの電圧をＶＨとすると、１番目の段ＲＳ１（１）のｎ−ＭＯＳ３０１、２０５のドレイン−ソース間電流は飽和されて、ほとんど減衰されずに電圧ＶＨのレベルで選択信号ＯＵＴ１として出力される。
【００６８】
タイミングＴ２において、信号ＣＫ１がローレベルに変化すると、これと同時に信号¬ＣＫ１がハイレベルに変化する。このとき、１番目の段ＲＳ１（１）では、ｎ−ＭＯＳ３０２がオンしていることから、ｎ−ＭＯＳ２０４は、ゲート電位がハイレベルとなることで、オンする。これにより、ｎ−ＭＯＳ２０５のソースから出力される信号のレベルがローレベルになると共に、２番目の段ＲＳ１（２）との間に形成されている配線容量Ｃ１に蓄積された電荷がｎ−ＭＯＳ２０４を介してディスチャージされ、選択信号ＯＵＴ１のレベルがローレベルに変化する。
【００６９】
なお、タイミングＴ０からＴ１の間で、信号φ１が立ち上がっても、他の奇数番目の段ＲＳ１（３），ＲＳ１（５），・・・，ＲＳ（ｎ−１）のｎ−ＭＯＳ２０１のドレインには、ハイレベルの信号が供給されていない。このため、奇数番目の段ＲＳ１（３），ＲＳ１（５），・・・，ＲＳ（ｎ−１）の配線容量Ｃ２、Ｃ５、ＣＣ１、ＣＣ２に電荷がチャージされることはなく、これらの段から出力される選択信号ＯＵＴ３，ＯＵＴ５，・・・，ＯＵＴｎ−１は、ローレベルのままである。
【００７０】
さらに、タイミングＴ０からＴ１の間は、信号φ２も立ち上がることがなく、偶数番目の段ＲＳ１（２），ＲＳ１（４），・・・，ＲＳ１（ｎ）では、ｎ−ＭＯＳ２０１のゲートにハイレベルの電圧が印加されないので、これらの段から出力される選択信号ＯＵＴ２、ＯＵＴ４，・・・，ＯＵＴｎもローレベルのままである。
【００７１】
また、タイミングＴ１からＴ２の間、１番目の段ＲＳ１（１）から出力されている選択信号ＯＵＴ１は、次の段である２番目の段ＲＳ１（２）のｎ−ＭＯＳ２０１のドレインに供給されている。次に、タイミングＴ１からＴ２の間の一定の期間、信号φ２が立ち上がると、偶数番目の段ＲＳ１（２），ＲＳ１（４），・・・，ＲＳ（ｎ）のｎ−ＭＯＳ２０１をオンする。
【００７２】
これにより、ｎ−ＭＯＳ２０１のドレイン−ソース間に電流が流れ、２番目の段ＲＳ１（２）の配線容量Ｃ２、Ｃ５、ＣＣ１、ＣＣ２に電荷がチャージされる。配線容量Ｃ２、Ｃ５、ＣＣ１、ＣＣ２の電位がハイレベルになったことに伴い、ゲートの電位がハイレベルとなった段ＲＳ１（２）のｎ−ＭＯＳ２０２、２０５、３０１、３０２がそれぞれオンする。
【００７３】
段ＲＳ１（２）のｎ−ＭＯＳ２０２がオンするまでは、２番目の段ＲＳ１（２）の配線容量Ｃ６の電位は、段ＲＳ１（２）のｎ−ＭＯＳ２０２のゲートにハイレベルの電圧が印加されていないことから、段ＲＳ１（２）のｎ−ＭＯＳ２０３を介して供給されている基準電圧Ｖｄｄによってハイレベルとなっている。ここで、段ＲＳ１（２）のｎ−ＭＯＳ２０２がオンしたことによって、段ＲＳ１（２）の配線容量Ｃ６に蓄積されている電荷がグラウンドにディスチャージされる。これにより、２番目の段ＲＳ１（２）のｎ−ＭＯＳ２０６は、そのゲート電位がローレベルとなることで、オフする。
【００７４】
また、このとき２番目の段ＲＳ１（２）のｎ−ＭＯＳ２０４は、そのゲートの電位もハイレベルであるので、オンしている。このように、２番目の段ＲＳ１（２）の配線容量Ｃ２、Ｃ５、ＣＣ１、ＣＣ２の電位がハイレベル、配線容量Ｃ６の電位がローレベルとなっている状態は、タイミングＴ３からＴ４の間で次に信号φ２が立ち上がって、２番目の段ＲＳ１（２）のｎ−ＭＯＳ２０１、１番目の段ＲＳ（１）のｎ−ＭＯＳ２０６を介して配線容量Ｃ２、Ｃ５、ＣＣ１、ＣＣ２に蓄積されている電荷がディスチャージされるまで続く。
【００７５】
次に、タイミングＴ２において、信号¬ＣＫ１がハイレベルとなる。２番目の段ＲＳ１（２）においては、ｎ−ＭＯＳ２０４がオフになり、ｎ−ＭＯＳ３０１がオン、ｎ−ＭＯＳ２０５がオン、ｎ−ＭＯＳ２０６がオフとなっていることから、２番目の段ＲＳ１（２）からハイレベルの選択信号ＯＵＴ２が、液晶表示素子１０１の第２行のゲートラインＧＬ２に出力される。ここで、信号¬ＣＫ１のハイレベルの電圧をＶＨとすると、２番目の段ＲＳ１（２）のｎ−ＭＯＳ３０１、２０５のドレイン−ソース間電流は飽和されて、ほとんど減衰されずに電圧ＶＨのレベルで選択信号ＯＵＴ２として出力される。
【００７６】
タイミングＴ３において、信号¬ＣＫ１がローレベルに変化すると、これと同時に信号ＣＫ１がハイレベルに変化する。このとき、２番目の段ＲＳ１（２）では、ｎ−ＭＯＳ３０２がオンしていることから、ｎ−ＭＯＳ２０４は、ゲート電位がハイレベルとなることで、オンする。これにより、ｎ−ＭＯＳ２０５のソースから出力される信号のレベルがローレベルになると共に、３番目の段ＲＳ１（３）との間に形成されている配線容量Ｃ１に蓄積された電荷がｎ−ＭＯＳ２０４を介してディスチャージされ、選択信号ＯＵＴ２のレベルがローレベルに変化する。
【００７７】
なお、タイミングＴ１からＴ２の間で、信号φ２が立ち上がっても、他の偶数番目の段ＲＳ１（４），ＲＳ１（６），・・・，ＲＳ（ｎ）のｎ−ＭＯＳ２０１のドレインには、ハイレベルの信号が供給されていない。このため、他の偶数番目の段ＲＳ１（４），ＲＳ１（６），・・・，ＲＳ（ｎ）の配線容量Ｃ２、Ｃ５、ＣＣ１、ＣＣ２に電荷がチャージされることはなく、これらの段から出力される選択信号ＯＵＴ４，ＯＵＴ６，・・・，ＯＵＴｎは、ローレベルのままである。
【００７８】
さらに、タイミングＴ１からＴ２の間は、信号φ１も立ち上がることがなく、奇数番目の段ＲＳ１（１），ＲＳ１（３），・・・，ＲＳ１（ｎ−１）では、ｎ−ＭＯＳ２０１のゲートにハイレベルの電圧が印加されないので、これらの段から出力される選択信号ＯＵＴ１、ＯＵＴ３，・・・，ＯＵＴｎ−１もローレベルのままである。
【００７９】
以下、同様にして３番目以降の段ＲＳ１（３）〜ＲＳ１（ｎ）も順次動作し、タイミングＴ３からＴ（ｎ＋１）の間、ゲートドライバ１０２から液晶表示素子１０１のゲートラインＧＬ３〜ＧＬｎに選択信号ＯＵＴ３〜ＯＵＴｎが順次出力される。また、次の垂直期間においても、タイミングＴ０で同様にしてコントローラ１０４からスタート信号ＩＮが１番目の段ＲＳ１（１）のｎ−ＭＯＳ２０１のドレインに供給され、同様の処理が繰り返される。
【００８０】
第ｒ番目の段ＲＳ１（ｒ）において、選択信号ＯＵＴｒの出力後タイミングＴ（ｒ＋１）からＴ（ｒ＋２）の間に容量ＣＣ１及びＣＣ２はディスチャージされるので、タイミングＴ０からＴ（ｒ−１）の間、並びにタイミングＴ（ｒ＋２）からＴ０の間、第ｒ番目の段ＲＳ１（ｒ）のｎ−ＭＯＳ２０４のゲート、ｎ−ＭＯＳ２０５のドレインには、信号信号ＣＫ１又は信号¬ＣＫ１は供給されない。
【００８１】
ｎ−ＭＯＳ３０２が設けられたゲートドライバ１０２は、ｎ−ＭＯＳ３０２が設けられていないゲートドライバに比べて、信号ＣＫ１又は信号¬ＣＫ１が出力される毎に、ｎ−ＭＯＳ２０４が１個当たり、ｎ／２・Ｃｇ・Ｖｃｋ２・ｆ／２（ｎは段数、Ｖｃｋは、信号ＣＫ１又は信号¬ＣＫ１の電圧値、ｆはクロック周波数）だけゲート容量Ｃｇで消費される電力を抑制することができる。ｎ−ＭＯＳトランジスタの容量は、ゲート容量の割合が高いので、各段のｎ−ＭＯＳ３０２で信号ＣＫ１又は信号¬ＣＫ１の入力毎に消費される電力はｎ−ＭＯＳ２０４の消費電力より小さい。またｎ−ＭＯＳ３０１は、ｎ−ＭＯＳ２０５より小さい構造であり、容量も小さく設定されているのでこの間におけるｎ−ＭＯＳ２０５の消費電力を低減することができる。このように各段でｎ−ＭＯＳ３０１、３０２のゲートのオン、オフは１垂直期間１Ｖにそれぞれ１度ずつしかないのでゲートドライバ１０２全体として大幅に消費電力を低減することができる。
【００８２】
上記のようにゲートドライバ１０２が液晶表示素子１０１のゲートラインＧＬ１〜ＧＬｎを順次選択している間、コントローラ１０４は、ゲートラインＧＬ１〜ＧＬｎのそれぞれの選択期間よりも実質的に１水平期間１Ｈ分前に対応する画像信号ＩＭＧをフレームメモリ１０４ｆｍから読み出して、データドライバ１０３に供給する。そして、データドライバ１０３は、ゲートドライバ１０２によって対応するゲートラインＧＬ１〜ＧＬｎが選択されているタイミングで、コントローラ１０４から取り込んだ１行分の画像信号ＩＭＧに対応する表示信号をデータラインＤＬに出力する。
【００８３】
これにより、ゲートラインＧＬ１〜ＧＬｎの選択によってオンされているＴＦＴ１０１ａを介して、画素容量１０１ｂに表示信号が書き込まれる。書き込まれた表示信号は、当該ゲートラインＧＬ１〜ＧＬｎが次の垂直期間において選択されるまでの間、保持されることとなる。各画素容量１０１ｂでは、電極間の液晶が保持されている表示信号に従ってその配向状態を変化させ、これにより液晶表示素子１０１を透過する光の量が画素毎に変化し、画像が液晶表示素子１０１上に表示される。
【００８４】
以上のような動作によって、撮影モードに設定されているときは、レンズユニット部２のレンズによって結像され、ＣＣＤ撮像素子１５で撮影された画像が、カメラ本体部１の正面に配置されている液晶表示装置１７に表示されることとなる。一方、再生モードに設定されているときは、画像メモリ１６に記録されている画像のうちで選択されたものが、カメラ本体部１の正面に配置されている液晶表示装置１７に表示されることとなる。
【００８５】
以上説明したように、この実施の形態にかかるデジタルスチルカメラで適用されているゲートドライバ１０２によれば、各段ＲＳ１（１）〜ＲＳ１（ｎ）から出力される選択信号ＯＵＴ１〜ＯＵＴｎのレベルは、信号ＣＫ１または¬ＣＫ１のほぼそのままとすることができ、後段になっても減衰することがない。特に、適用されている液晶表示素子１０１のゲートラインＧＬ１〜ＧＬｎの本数が多く、ゲートドライバ１０４の段数が多くなる場合において、顕著な効果が表れる。
【００８６】
ここで、この実施の形態におけるゲートドライバ１０２に関する関連技術について説明する。図６は、関連技術のゲートドライバの１段分の構成を示す図である。関連技術のゲートドライバは、各段の構成が図６に示すものとなる他、全体の構成は、図３に示したものと同様である。
【００８７】
図６に示すように、このゲートドライバの各段は、基本構成としてのｎ−ＭＯＳ２０１〜２０６のみで構成されている。ｎ−ＭＯＳ２０４のゲートとｎ−ＭＯＳ２０５のドレインとが、それぞれ直接コントローラ１０４に接続されていることとなり、信号ＣＫ１を¬ＣＫ１が常に入力される容量は各段のｎ−ＭＯＳ２０４、２０５となる。
【００８８】
コントローラ１０４からハイレベルの信号ＣＫ１が、この関連技術のゲートドライバに供給された場合、ｎ−ＭＯＳ２０５に電荷がチャージされる。信号ＣＫ１がローレベルに変化すると、この電荷がディスチャージされる。このようにｎ−ＭＯＳ２０５において充放電される電荷の量は、上記したｎ−ＭＯＳ３０１において充放電される電荷の量よりも大きい。
【００８９】
また、コントローラ１０４からハイレベルの信号¬ＣＫ１が、この関連技術のゲートドライバに供給された場合、ｎ−ＭＯＳ２０４に電荷がチャージされる。信号¬ＣＫ１がローレベルに変化すると、この電荷がディスチャージされる。ｎ−ＭＯＳトランジスタの容量は、ゲート容量の割合が高いので、このようにｎ−ＭＯＳ２０４において充放電される電荷の量は、上記したｎ−ＭＯＳ３０２において充放電される電荷の量よりも大きい。
【００９０】
従って、信号ＣＫ１、¬ＣＫ１の入力によりｎ−ＭＯＳ２０５、２０４における充放電で消費される電力をそれぞれＸ１、Ｘ２、ｎ−ＭＯＳ３０１、３０２における充放電で消費される電力をそれぞれＹ１、Ｙ２とした場合、この実施の形態のゲートドライバ１０２において１垂直期間１Ｖに消費される電力と、関連技術のゲートドライバにおいて１垂直期間１Ｖに消費される電力との差Ｄは、ほぼ数式１によって与えることができる。
【００９１】
【数１】
Ｄ＝｛（Ｘ１−Ｙ１）＋（Ｘ２−Ｙ２）｝×ｎ×（ｎ／２）
この式から分かるように、特にｎ−ＭＯＳ２０５、２０４に容量の大きいＭＯＳ型電界効果トランジスタを使用する場合には、この実施の形態によるゲートドライバ１０２は、関連技術のゲートドライバに比べて消費電力の低減の観点から大きな効果を得ることができる。
【００９２】
［第２の実施の形態］
この実施の形態にかかるデジタルスチルカメラの構成は、第１の実施の形態のものとほぼ同じである。但し、ゲートドライバ１０２の構成と、コントローラ１０４からゲートドライバ１０２に供給される制御信号Ｇｃｎｔのみが、第１の実施の形態のものと異なる。
【００９３】
図７は、この実施の形態におけるゲートドライバ１０２の構成を示す図である。図示するように、このゲートドライバ１０２も、第１の実施の形態と同様に、ｎ個の段ＲＳ２（１）〜ＲＳ２（ｎ）から構成されているが、偶数番目の段ＲＳ２（２），ＲＳ２（４），・・・，ＲＳ２（ｎ）には、コントローラ１０４からの制御信号Ｇｃｎｔとして、信号¬ＣＫ１、ＣＫ１の代わりに信号ＣＫ２、¬ＣＫ２が供給されている。
【００９４】
なお、この実施の形態でのゲートドライバ１０２の各段ＲＳ２（１）〜ＲＳ２（ｎ）の構成は、偶数番目の段ＲＳ２（２），ＲＳ２（４），・・・，ＲＳ２（ｎ）において、ｎ−ＭＯＳ３０１のドレインに信号¬ＣＫ１の代わりに信号ＣＫ２が、ｎ−ＭＯＳ３０２のドレインに信号ＣＫ１の代わりに信号¬ＣＫ２が供給される他は、第１の実施の形態のものと同じである。
【００９５】
以下、この実施の形態にかかるデジタルスチルカメラの動作について、説明する。このデジタルスチルカメラにおいては、ゲートドライバ１０２の動作が第１の実施の形態のものと異なり、ゲートラインＧＬ１〜ＧＬｎのそれぞれの選択期間が短くなっている。また、データドライバ１０３からデータラインＤＬに行毎の画像データが出力される期間も、選択期間に合わせて短くなっている。
【００９６】
図８は、この実施の形態におけるゲートドライバ１０２の動作を示すタイミングチャートである。この実施の形態において、ゲートドライバ１０２の動作は、偶数番目の段ＲＳ２（２），ＲＳ２（４），・・・，ＲＳ２（ｎ）に供給される信号¬ＣＫ１を信号ＣＫ２に、信号ＣＫ１を信号¬ＣＫ２に置き換えれば、図５のタイミングチャートを参照して説明した第１の実施の形態のものとほぼ同様に考えることができる。但し、次の点で第１の実施の形態のものと異なる。
【００９７】
例えば、タイミングＴ’１からＴ’２の間において、信号ＣＫ１がハイレベルとなっている期間が１水平期間１Ｈに達しておらず、１番目の段ＲＳ２（１）から出力される選択信号ＯＵＴ１がハイレベルとなる期間も、信号ＣＫ１がハイレベルとなっている期間に限られる。他の奇数番目の段ＲＳ２（３），ＲＳ２（５），・・・，ＲＳ２（ｎ−１）においても、同様である。
【００９８】
また、タイミングＴ’２からＴ’３の間において、信号ＣＫ２がハイレベルとなっている期間が１水平期間１Ｈに達しておらず、２番目の段ＲＳ２（２）から出力される選択信号ＯＵＴ２がハイレベルとなる期間も、信号ＣＫ２がハイレベルとなっている期間に限られる。他の偶数番目の段ＲＳ２（４），ＲＳ２（６），・・・，ＲＳ２（ｎ）においても、同様である。
【００９９】
なお、この実施の形態にかかるデジタルスチルカメラにおいて、ゲートドライバ１０２以外の動作は、データドライバ１０３が蓄積した画像信号ＩＭＧに対応する１行分の表示信号をデータラインＤＬに出力する期間が、ゲートドライバ１０２からゲートラインＧＬ１〜ＧＬｎのそれぞれにハイレベルの選択信号ＯＵＴ１〜ＯＵＴｎが出力されている期間（選択期間）に合わせて短くなっていること以外は、第１の実施の形態で説明したデジタルスチルカメラのものと実質的に同一である。
【０１００】
以上説明したように、この実施の形態にかかるデジタルスチルカメラに適用されているゲートドライバ１０２によれば、信号ＣＫ１、ＣＫ２をハイレベルにする期間を任意に設定することによって、ゲートラインＧＬ１〜ＧＬｎのそれぞれにハイレベルの選択信号ＯＵＴ１〜ＯＵＴｎが出力されている期間を、１水平期間よりも短い任意の期間とすることができる。
【０１０１】
また、この実施の形態でも第１の実施の形態と同様に、適用されているゲートドライバ１０２から出力される選択信号ＯＵＴ１〜ＯＵＴｎのレベルが後段になっても減衰しないという効果が得られる。
【０１０２】
また、この実施の形態でも第１の実施の形態と同様に、図６に示した関連技術のゲートドライバに対して消費電力を小さくするという効果を得ることができる。
【０１０３】
［第３の実施の形態］
この実施の形態にかかるデジタルスチルカメラの構成は、第１の実施の形態のものとほぼ同じである。但し、ゲートドライバ１０２の構成と、コントローラ１０４からゲートドライバ１０２に供給される制御信号Ｇｃｎｔのみが、第１の実施の形態のものと異なる。制御信号Ｇｃｎｔとしてどのような信号が供給されるかは、レンズユニット部２のカメラ本体部１に対する角度によって決定される。
【０１０４】
図９は、この実施の形態におけるゲートドライバ１０２の構成を示す図である。図示するように、このゲートドライバ１０２も、ゲートラインＧＬ１〜ＧＬｎの本数と同じ、ｎ個の段ＲＳ３（１）〜ＲＳ３（ｎ）から構成されている。
【０１０５】
このゲートドライバ１０２では、コントローラ１０４からの制御信号Ｇｃｎｔとして、奇数番目の段ＲＳ３（１），ＲＳ３（３），・・・，ＲＳ３（ｎ−１）には、第１の実施の形態のものに加えてさらに信号φ４が供給されている。偶数番目の段ＲＳ３（２），ＲＳ３（４），・・・，ＲＳ３（ｎ）には、第１の実施の形態のものに加えてさらに信号φ３が供給されている。
【０１０６】
また、最後のｎ番目の段ＲＳ３（ｎ）にも、コントローラ１０４からスタート信号ＩＮが供給される。ｎ−１番目までの段ＲＳ３（１）〜ＲＳ３（ｎ−１）には、それぞれの後段ＲＳ３（２）〜ＲＳ３（ｎ）からの出力信号ＯＵＴ２〜ＯＵＴｎがさらに供給される。
【０１０７】
次に、ゲートドライバ１０２の各段ＲＳ３（１）〜ＲＳ３（ｎ）のそれぞれの構成について、図１０の回路構成図を参照して説明する。ここでは、１番目の段ＲＳ３（１）を例として説明する。
【０１０８】
図１０に示すように、この実施の形態でのゲートドライバ１０２の１番目の段ＲＳ３（１）は、第１の実施の形態で説明した基本構成のｎ−ＭＯＳ２０１〜２０６と、付加構成のｎ−ＭＯＳ３０１、３０２、４０１、４０２に加えて、さらに基本構成として含まれるｎ−ＭＯＳ２０７を有している。
【０１０９】
ｎ−ＭＯＳ２０７のゲートには、信号φ４が供給され、ドレインには、後段である２番目の段ＲＳ３（２）から出力された選択信号ＯＵＴ２が供給される。ｎ−ＭＯＳ２０７のゲートにハイレベルの信号φ４が供給されてｎ−ＭＯＳ２０７がオンしたときに、２段目ＲＳ３（２）からハイレベルの選択信号ＯＵＴ２が供給されるとドレイン−ソース間に電流が流れることによっても、段ＲＳ３（１）の配線容量Ｃ２、Ｃ５、ＣＣ１、ＣＣ２に電荷がチャージされる。
【０１１０】
すなわち、ｎ−ＭＯＳ２０７は、そのゲートにハイレベルの信号φ４が供給されるによって、１番目の段ＲＳ３（１）内の他のｎ−ＭＯＳ２０２〜２０６を、ｎ−ＭＯＳ２０１のゲートにハイレベルの信号φ１が供給された場合と同様に動作させる。また、ｎ−ＭＯＳ２０７は、２番目の段ＲＳ３（２）（後段）からの選択信号ＯＵＴ２によって配線容量Ｃ２、Ｃ５、ＣＣ１、ＣＣ２に電荷をチャージさせることにより、ゲートドライバ１０２の選択方向を逆方向にする機能を有する。ここで、コントローラ１０４から供給される信号φ１（または信号φ２）と信号φ４（または信号φ３）とは、いずれか一方のみがハイレベルとなるようになっている。
【０１１１】
なお、ゲートドライバ１０２の１番目を除く奇数番目の段ＲＳ３（ｋ）（ｋ：３，５，・・・，ｎ−１）の構成は、ｎ−ＭＯＳ２０１のドレインに供給されるスタート信号ＩＮを前段ＲＳ３（ｋ−１）から出力された選択信号ＯＵＴｋ−１に置き換えれば、１番目の段ＲＳ３（１）の構成と同じである。
【０１１２】
また、ゲートドライバ１０２のｎ番目の段ＲＳ３（ｎ）の構成は、ｎ−ＭＯＳ２０１のゲートに供給される信号φ１を信号φ２に、ｎ−ＭＯＳ２０１のドレインに供給されるスタート信号ＩＮを前段ＲＳ３（ｎ−１）から出力された選択信号ＯＵＴｎ−１に、ｎ−ＭＯＳ２０７のゲートに供給される信号φ４を信号φ３に、ｎ−ＭＯＳ２０７のドレインに供給される前段からの選択信号ＯＵＴｎ＋１をスタート信号ＩＮに、ｎ−ＭＯＳ３０１を介してｎ−ＭＯＳ２０５のドレインに供給される信号ＣＫ１を信号¬ＣＫ１に、ｎ−ＭＯＳ３０２を介してｎ−ＭＯＳ２０４のゲートに供給される信号¬ＣＫ１を信号ＣＫ１にそれぞれ置き換えれば、１番目の段ＲＳ３（１）の構成と同じである。
【０１１３】
また、ゲートドライバ１０２のｎ番目を除く偶数番目の段ＲＳ３（ｋ）（ｋ：２，４，・・・，ｎ−２）の構成は、ｎ−ＭＯＳ２０１のゲートに供給される信号φ１を信号φ２に、ｎ−ＭＯＳ２０１のドレインに供給されるスタート信号ＩＮを前段ＲＳ３（ｋ−１）から出力された選択信号ＯＵＴｋ−１に、ｎ−ＭＯＳ２０７のゲートに供給される信号φ４を信号φ３に、ｎ−ＭＯＳ３０１を介してｎ−ＭＯＳ２０５のドレインに供給される信号ＣＫ１を信号¬ＣＫ１に、ｎ−ＭＯＳ３０２を介してｎ−ＭＯＳ２０４のゲートに供給される信号¬ＣＫ１を信号ＣＫ１にそれぞれ置き換えれば、１番目の段ＲＳ３（１）の構成と同じである。
【０１１４】
以下、この実施の形態にかかるデジタルスチルカメラの動作について、説明する。このデジタルスチルカメラにおいては、ゲートドライバ１０２の動作が第１の実施の形態のものと異なり、モード設定キー１４ａを撮影モードに設定しているときに、レンズユニット部２のカメラ本体部１に対する角度に従って順方向と逆方向とのいずれかに動作する。
【０１１５】
すなわち、レンズユニット部２に配置されているレンズを、カメラ本体部１に配置されている液晶表示装置１７と反対の方向に向けたときは、ゲートドライバ１０２は、制御信号Ｇｃｎｔに従って順方向で動作してゲートラインＧＬ１〜ＧＬｎを順次選択する。一方、レンズを液晶表示装置１７と同じ方向に向けたときは、ゲートドライバ１０２は、制御信号Ｇｃｎｔに従って逆方向で動作してゲートラインＧＬｎ〜ＧＬ１を順次選択する。
【０１１６】
まず、ゲートドライバ１０２の順方向の動作について、図１１のタイミングチャートを参照して説明する。図示するように、信号φ３、φ４は、常にローレベルとなっており、各段ＲＳ３（１）〜ＲＳ３（ｎ）において、ｎ−ＭＯＳ２０７は、常にオフされている。このため、この実施の形態でのゲートドライバ１０２の動作は、図５に示した第１の実施の形態のものと実質的に同一となる。
【０１１７】
次に、ゲートドライバ１０２の逆方向の動作について、図１２のタイミングチャートを参照して説明する。図示するように、信号φ１、φ２は、常にローレベルとなっており、各段ＲＳ３（１）〜ＲＳ３（ｎ）において、ｎ−ＭＯＳ２０１は、常にオフされている。また、信号φ３がハイレベルとなるタイミングと、信号φ４がハイレベルとなるタイミングは、順方向動作における信号φ１、φ２と同様に、互い違いである。さらに、コントローラ１０４から出力される制御信号Ｇｃｎｔに含まれる信号ＣＫ１、¬ＣＫ１のレベルは、順方向動作の場合とは反転している。
【０１１８】
タイミングＴ０からＴ１の間、ハイレベルのスタート信号ＩＮがコントローラ１０４からｎ番目の段ＲＳ３（ｎ）のｎ−ＭＯＳ２０７のドレインに供給される。この間において信号φ３がハイレベルになると、ｎ番目の段のｎ−ＭＯＳ２０７がオンすることで、ｎ番目の段ＲＳ３（ｎ）の配線容量Ｃ２、Ｃ５、ＣＣ１、ＣＣ２に電荷がチャージされて、これらの電位レベルがハイレベルとなる。この後タイミングＴ１までの間で、ｎ番目の段ＲＳ３（ｎ）内のｎ−ＭＯＳ２０２、２０４、２０５、２０６、３０１、３０２は、第１の実施の形態で説明したのと同様に動作する。
【０１１９】
次に、タイミングＴ１からＴ２までで信号¬ＣＫ１がハイレベルになっている間、ｎ番目の段ＲＳ３（ｎ）からハイレベルの選択信号ＯＵＴｎがｎ番目のゲートラインＧＬｎに出力される。また、ｎ番目の段ＲＳ３（ｎ）から出力されたハイレベルの選択信号ＯＵＴｎは、この間においてｎ−１番目の段ＲＳ３（ｎ−１）のｎ−ＭＯＳ２０７のドレインに供給される。
【０１２０】
タイミングＴ１からＴ２までの間において信号φ４がハイレベルになると、ｎ−１番目の段のｎ−ＭＯＳ２０７がオンすることで、段ＲＳ３（ｎ−１）の配線容量Ｃ２、Ｃ５、ＣＣ１、ＣＣ２に電荷がチャージされて、これらの電位レベルがハイレベルとなる。この後タイミングＴ２までの間で、ｎ−１番目の段ＲＳ３（ｎ−１）内のｎ−ＭＯＳ２０２、２０４、２０５、２０６、３０１、３０２は、第１の実施の形態で説明したのと同様に動作する。
【０１２１】
次に、タイミングＴ２からタイミングＴ３までで信号ＣＫ１がハイレベルになっている間、ｎ−１番目の段ＲＳ３（ｎ−１）からハイレベルの選択信号ＯＵＴｎ−１がｎ−１番目のゲートラインＧＬｎ−１に出力される。また、ｎ−１番目の段ＲＳ３（ｎ−１）から出力されたハイレベルの選択信号ＯＵＴｎ−１は、この間においてｎ−２番目の段ＲＳ３（ｎ−２）のｎ−ＭＯＳ２０７のドレインに供給される。
【０１２２】
以降、同様の動作を繰り返すことによって、１水平期間毎にＯＵＴｎ，ＯＵＴｎ−１，・・・，ＯＵＴ３，ＯＵＴ２，ＯＵＴ１の順にハイレベルになっていき、液晶表示素子１０１のゲートラインＧＬｎ，ＧＬｎ−１，・・・，ＧＬ３，ＧＬ２、ＧＬ１が順に選択される。
【０１２３】
なお、タイミングＴ０からＴ１の間において、ハイレベルのスタート信号ＩＮは、１番目の段ＲＳ３（１）のｎ−ＭＯＳ２０１のドレインにも供給される。しかし、この間の期間において１番目の段ＲＳ３（１）のｎ−ＭＯＳ２０１のゲートに供給される信号φ１はハイレベルにならないため、１番目の段ＲＳ３（１）の配線容量Ｃ２、Ｃ５、ＣＣ１、ＣＣ２に電荷がチャージされることはなく、１番目の段ＲＳ３（１）からハイレベルの選択信号ＯＵＴ１が出力されることはない。
【０１２４】
１番目の段ＲＳ３（１）の配線容量Ｃ２、Ｃ５、ＣＣ１、ＣＣ２は、タイミングＴ（ｎ−１）からＴｎの間でハイレベルとなる信号φ４によってオンしたｎ−ＭＯＳ２０７を介して２番目の段ＲＳ３（２）からの選択信号ＯＵＴ２が供給されたときに電荷がチャージされる。そして、タイミングＴｎからＴ（ｎ＋１）までの信号ＣＫ１がハイレベルになっているときに、１番目の段ＲＳ３（１）からハイレベルの選択信号ＯＵＴ１が第１行のゲートラインＧＬ１に出力される。
【０１２５】
以下、この実施の形態にかかるデジタルスチルカメラの動作について、具体例を示して説明する。ここでは、モード設定キー１４ａを撮影モードに設定している場合を例として説明する。
【０１２６】
まず、図１３（ａ）に示すように、撮影者から見て正面側にある被写体１０００の画像を撮影する場合の、デジタルスチルカメラの動作について説明する。この場合、撮影者は、レンズユニット部２のレンズ２ａをカメラ本体部１の液晶表示装置１７と同じ側、すなわち、カメラ本体部１をレンズユニット部２に対してほぼ０°になるように回動させて、被写体１０００の画像を撮影する。このとき、図１３（ａ）に示すように、液晶表示素子１０１の画素Ｐ（１，１）〜Ｐ（ｎ，ｍ）の配置は本来の上下左右方向と一致しており、ＣＰＵ１１は、液晶表示装置１７のコントローラ１０４に対して、順方向でゲートドライバ１０２を動作させるように指示を送る。
【０１２７】
また、この状態におけるレンズユニット部２の配置も本来の上下左右方向と一致している。ここで、ＣＣＤ撮像装置１５が有するＣＣＤの面に結像された画像の上下左右方向が反転していないとした場合、図１３（ａ）の左から右に水平に、上から下に垂直にＣＣＤが走査され、各画素の画像データがＣＣＤ撮像装置１５からＣＰＵ１１に送られる。ＣＰＵ１１によって所定の処理が施された画像データも、この順番でバス１０を介して液晶表示装置１７に送られる。
【０１２８】
液晶表示装置１７では、コントローラ１０４がバス１０から受け取った画像を一旦フレームメモリ１０４ｆｍに展開し、制御信号Ｇｃｎｔ、Ｄｃｎｔの出力タイミングに合わせてこの順番で画像データＩＭＧをデータドライバ１０３に供給する。データドライバ１０３は、上から下の方向で画像データＩＭＧを取り込んでいき、１行分ずつデータラインＤＬに出力する。
【０１２９】
一方、ゲートドライバ１０２は、コントローラ１０４からの制御信号Ｇｃｎｔに従って、図１３（ｂ）に示すように、ゲートラインＧＬ１，ＧＬ２，・・・，ＧＬｎの順にハイレベルの選択信号ＯＵＴ１，ＯＵＴ２，・・・，ＯＵＴｎを出力していく。このような動作により、液晶表示素子１０１が駆動され、図１３（ｂ）に示すように、被写体１０００と同一方向の画像（ＣＣＤ撮像装置１５が撮影した画像と同一方向の画像）が表示される。
【０１３０】
次に、図１４（ａ）に示すように、デジタルスチルカメラから見て撮影者の側にある被写体１０００の画像を撮影する場合の、デジタルスチルカメラの動作について説明する。この場合、撮影者は、レンズユニット部２のレンズ２ａをカメラ本体部１の液晶表示装置１７と反対側、すなわち、カメラ本体部１をレンズユニット部２に対してほぼ１８０°になるように回動させて、被写体１０００の画像を撮影する。このとき、図１４（ａ）に示すように、液晶表示素子１０１の画素Ｐ（１，１）〜Ｐ（ｎ，ｍ）の配置は本来の上下方向と反転しており、ＣＰＵ１１は、液晶表示装置１７のコントローラ１０４に対して、逆方向でゲートドライバ１０２を動作させるように指示を送る。
【０１３１】
これに対して、この状態におけるレンズユニット部２の配置は、本来の上下左右方向と一致している。ここで、ＣＣＤ撮像装置１５が有するＣＣＤの面に結像された画像の上下左右方向が反転していないとした場合、図１４（ａ）の右から左に水平に、下から上に垂直にＣＣＤが走査され、各画素の画像データがＣＣＤ撮像装置１５からＣＰＵ１１に送られる。ＣＰＵ１１によって所定の処理が施された画像データも、この順番でバス１０を介して液晶表示装置１７に送られる。
【０１３２】
液晶表示装置１７では、コントローラ１０４がバス１０から受け取った画像を一旦フレームメモリ１０４ｆｍに展開し、制御信号Ｇｃｎｔ、Ｄｃｎｔの出力タイミングに合わせてこの順番で画像データＩＭＧをデータドライバ１０３に供給する。データドライバ１０３は、下から上の方向で画像データＩＭＧを取り込んでいき、１行分ずつデータラインＤＬに出力する。
【０１３３】
一方、ゲートドライバ１０２は、コントローラ１０４からの制御信号Ｇｃｎｔに従って、図１４（ｂ）に示すように、ゲートラインＧＬｎ，ＧＬｎ−１，・・・，ＧＬ１の順にハイレベルの選択信号ＯＵＴｎ，ＯＵＴｎ−１，・・・，ＯＵＴ１を出力していく。このような動作により、液晶表示素子１０１が駆動され、図１３（ｂ）に示すように、被写体１０００と同一方向の画像（ＣＣＤ撮像装置１５が撮影した画像を上下反転した画像）が表示される。
【０１３４】
以上説明したように、この実施の形態にかかるデジタルスチルカメラに適用されているゲートドライバ１０２では、コントローラ１０４から供給する信号を制御するだけで、液晶表示素子１０１のゲートラインＧＬ１〜ＧＬｎにハイレベルの選択信号ＯＵＴ１〜ＯＵＴｎを出力していく方向を、正順と逆順とのいずれにもすることができる。このため、フレームメモリ１０４ｆｍからの画像の読み出しに複雑な制御を行わなくても、液晶表示素子１０１上に上下反転した画像を表示することができる。このため、カメラ本体部１をレンズユニット部２に対して回動させて撮影を行う場合に、容易な制御で鏡面表示した撮影者に分かり易い画像を表示することができる。
【０１３５】
また、この実施の形態でも第１の実施の形態と同様に、適用されているゲートドライバ１０２から出力される選択信号ＯＵＴ１〜ＯＵＴｎのレベルが後段になっても減衰しないという効果が得られる。
【０１３６】
また、この実施の形態でも第１の実施の形態と同様に、図６に示した関連技術のゲートドライバに対して消費電力を小さくするという効果を得ることができる。
【０１３７】
［実施の形態の変形］
本発明は、上記の第１〜第３の実施の形態に限られず、種々の変形、応用が可能である。以下、本発明に適用可能な、上記の実施の形態の変形態様について説明する。
【０１３８】
Ｉ．ゲートドライバ１０２の各段の構成に関する変形例
ゲートドライバ１０２の各段は、上記の第１〜第３の実施の形態に示した構成に限られるものではない。以下、変形例におけるゲートドライバ１０２の各段の構成について、それぞれ図１５〜図４３を参照して説明する。
【０１３９】
図１５に示すように、図４で示したｎ−ＭＯＳ４０２は、プルアップ用の抵抗素子４１２に変えてもよい。図４の場合、ｎ−ＭＯＳ２０４のゲートに入力する電位は、ｎ−ＭＯＳ４０２のゲート容量のためにＶｄｄ−Ｖｔｈ（Ｖｔｈ：ｎ−ＭＯＳ４０２の閾値電圧）までしか上げることができないのに対して、ｎ−ＭＯＳ２０４のゲート電位をほぼ電源電圧Ｖｄｄまで上げることができるようになる。
【０１４０】
さらに、図１６に示すように、図４で示したｎ−ＭＯＳ４０１は、プルダウン用の抵抗素子４１１に変えてもよい。
【０１４１】
さらに、図１７に示すように、図４で示したｎ−ＭＯＳ４０１、４０２などのプルアップ、プルダウン用の素子を、付加構成として挿入しない構成とすることもできる。この場合、直流的な動作安定性という観点からは図４で示したものよりも劣るが、ｎ−ＭＯＳ４０１、４０２の消費される電力が不要になる。また、図１７の回路構成とした場合には、図４の場合よりも回路規模を小さくすることができる。
【０１４２】
また、図１８に示すように、ゲートに信号φ１またはφ２、ドレインにスタート信号ＩＮ（１番目の段）または前の段から出力された選択信号ＯＵＴｋ−１（２番目以降の段）が供給されるｎ−ＭＯＳ３１１をさらに付加構成として含むものとしてもよい。この場合、ｎ−ＭＯＳ２０１のソースは、ｎ−ＭＯＳ３０１、３０２のゲートに接続されず、ｎ−ＭＯＳ３１１のソースがｎ−ＭＯＳ３０１及びｎ−ＭＯＳ３０２のゲートに接続され、それぞれの間の配線に配線容量ＣＣ１、ＣＣ２が形成されることとなる。
【０１４３】
このように、ｎ−ＭＯＳ２０２、２０５のゲートと、ｎ−ＭＯＳ３０１、３０２のゲートとに、スタート信号ＩＮまたは前の段からの選択信号ＯＵＴｋ−１を分けて供給することにより、ｎ−ＭＯＳ２０２、２０５とｎ−ＭＯＳ３０１、３０２の相互干渉を防ぎ、回路の動作安定性を高めることができる。
【０１４４】
この場合においても、図１９に示すように、ｎ−ＭＯＳ４０２をプルアップ用の抵抗素子４１２に変えることができる。また、図２０に示すように、ｎ−ＭＯＳ４０１をプルダウン用の抵抗素子４１１に変えることができる。さらに、図２１に示すように、プルアップ、プルダウン用の素子を各段の付加構成として含まないものとすることもできる。
【０１４５】
また、図２２に示すように、ゲートに信号φ１またはφ２、ドレインにスタート信号ＩＮ（１番目の段）または前の段から出力された選択信号ＯＵＴｋ−１（２番目以降の段）が供給されるｎ−ＭＯＳ３２１、３２２をさらに付加構成として含むものとしてもよい。この場合、ｎ−ＭＯＳ２０１のソースは、ｎ−ＭＯＳ３０１、３０２のゲートに接続されず、ｎ−ＭＯＳ３２１のソースがｎ−ＭＯＳ３０１のゲートに接続されて配線容量ＣＣ１が形成され、ｎ−ＭＯＳ３２２のソースがｎ−ＭＯＳ３０２のゲートに接続されて配線容量ＣＣ２が形成されることとなる。
【０１４６】
このように、ｎ−ＭＯＳ２０２、２０５のゲートと、ｎ−ＭＯＳ３０１のゲートと、３０２のゲートとに、スタート信号ＩＮまたは前の段からの選択信号ＯＵＴｋ−１を分けて供給することにより、ｎ−ＭＯＳ２０２、２０５とｎ−ＭＯＳ３０１、３０２の相互干渉を防ぎ、回路の動作安定性を高めることができる。
【０１４７】
この場合においても、図２３に示すように、ｎ−ＭＯＳ４０２をプルアップ用の抵抗素子４１２に変えることができる。また、図２４に示すように、ｎ−ＭＯＳ４０１をプルダウン用の抵抗素子４１１に変えることができる。さらに、図２５に示すように、プルアップ、プルダウン用の素子を各段の付加構成として含まないものとすることもできる。
【０１４８】
また、図２６に示すように、図４で示したｎ−ＭＯＳ３０１、４０１がなく、コントローラ１０４から供給された信号ＣＫ１（奇数番目の段）または信号¬ＣＫ１（偶数番目の段）が、ｎ−ＭＯＳ２０５のドレインに直接供給されるものとしてもよい。この場合でも、ｎ−ＭＯＳ２０４の消費電力とｎ−ＭＯＳ３０２の消費電力との差の分だけは、ゲートドライバ１０２全体として消費電力を低減させることができる。
【０１４９】
この場合においても、図２７に示すように、ｎ−ＭＯＳ４０２をプルアップ用の抵抗素子４１２に変えることができる。さらに、図２８に示すように、プルアップ用の素子を各段の付加構成として含まないものとすることもできる。
【０１５０】
さらに、図２９に示すように、ゲートに信号φ１またはφ２、ドレインにスタート信号ＩＮ（１番目の段）または前の段から出力された選択信号ＯＵＴｋ−１（２番目以降の段）が供給されるｎ−ＭＯＳ３１１をさらに付加構成として含むものとしてもよい。この場合、ｎ−ＭＯＳ２０１のソースは、ｎ−ＭＯＳ３０２のゲートに接続されず、ｎ−ＭＯＳ３１１のソースがｎ−ＭＯＳ３０２のゲートに接続されて配線容量ＣＣ２が形成されることとなる。
【０１５１】
このように、ｎ−ＭＯＳ２０２、２０５のゲートと、ｎ−ＭＯＳ３０２のゲートとに、スタート信号ＩＮまたは前の段からの選択信号ＯＵＴｋ−１を分けて供給することにより、ｎ−ＭＯＳ２０２、２０５とｎ−ＭＯＳ３０２の相互干渉を防ぎ、回路の動作安定性を高めることができる。
【０１５２】
この場合においても、図３０に示すように、ｎ−ＭＯＳ４０２をプルアップ用の抵抗素子４１２に変えることができる。さらに、図３１に示すように、プルアップ用の素子を各段の付加構成として含まないものとすることもできる。
【０１５３】
また、図３２に示すように、図４で示したｎ−ＭＯＳ３０２、４０２がなく、コントローラ１０４から供給された信号¬ＣＫ１（奇数番目の段）または信号ＣＫ１（偶数番目の段）が、ｎ−ＭＯＳ２０４のゲートに直接供給されるものとしてもよい。この場合でも、ｎ−ＭＯＳ２０５の消費電力とｎ−ＭＯＳ３０１の消費電力との差の分だけは、ゲートドライバ１０２全体として消費電力を低減させることができる。
【０１５４】
この場合においても、図３３に示すように、ｎ−ＭＯＳ４０１をプルダウン用の抵抗素子４１１に変えることができる。さらに、図３４に示すように、プルダウン用の素子を各段の構成要素として含まないものとすることもできる。
【０１５５】
さらに、図３５に示すように、主要構成としてｎ−ＭＯＳ２０４を含まず、奇数番目の段であれば信号φ１の他に信号ＣＫ１が、偶数番目の段であれば信号φ２の他に信号¬ＣＫ１がコントローラ１０４から供給される構成とすることもできる。この場合、水平期間の切り換わりタイミングにおいて信号ＣＫ１または信号¬ＣＫ１がローレベルに変化することで、出力される選択信号ＯＵＴｋのレベルをローレベルに変化させることができる。
【０１５６】
この場合においても、図３６に示すように、ｎ−ＭＯＳ４０１をプルダウン用の抵抗素子４１１に変えることができる。さらに、図３７に示すように、プルダウン用の素子を各段の構成要素として含まないものとすることもできる。
【０１５７】
さらに、図３８に示すように、ゲートに信号φ１またはφ２、ドレインにスタート信号ＩＮ（１番目の段）または前の段から出力された選択信号ＯＵＴｋ−１（２番目以降の段）が供給されるｎ−ＭＯＳ３１１をさらに付加構成として含むものとしてもよい。この場合、ｎ−ＭＯＳ２０１のソースは、ｎ−ＭＯＳ３０１のゲートに接続されず、ｎ−ＭＯＳ３１１のソースがｎ−ＭＯＳ３０１のゲートに接続されて配線容量ＣＣ１が形成されることとなる。
【０１５８】
このように、ｎ−ＭＯＳ２０２、２０５のゲートと、ｎ−ＭＯＳ３０１のゲートとに、スタート信号ＩＮまたは前の段からの選択信号ＯＵＴｋ−１を分けて供給することにより、ｎ−ＭＯＳ２０２、２０５とｎ−ＭＯＳ３０１の相互干渉を防ぎ、回路の動作安定性を高めることができる。
【０１５９】
この場合においても、図３９に示すように、ｎ−ＭＯＳ４０１をプルダウン用の抵抗素子４１１に変えることができる。さらに、図４０に示すように、プルダウン用の素子を各段の構成要素として含まないものとすることもできる。
【０１６０】
また、図４１に示すように、図３５に示した場合と同様に主要構成としてｎ−ＭＯＳ２０４を含まず、奇数番目の段であれば信号φ１の他に信号ＣＫ１が、偶数番目の段であれば信号φ２の他に信号¬ＣＫ１がコントローラ１０４から供給される構成とすることもできる。
【０１６１】
この場合においても、図４２に示すように、ｎ−ＭＯＳ４０１をプルダウン用の抵抗素子４１１に変えることができる。さらに、図４３に示すように、プルダウン用の素子を各段の構成要素として含まないものとすることもできる。
【０１６２】
さらに、各段が図１５〜図４３で示した変形例の構成を有するゲートドライバに対しても、第２の実施の形態と同様に、奇数番目の段に信号ＣＫ１、¬ＣＫ１を、偶数番目の段に信号ＣＫ２、¬ＣＫ２を供給して、選択信号ＯＵＴ１〜ＯＵＴｎが出力される期間を調整することも可能である。
【０１６３】
さらに、各段が図１５〜図４３で示した構成を有するゲートドライバに対しても、各段にｎ−ＭＯＳ２０７を付加して、第３の実施の形態の場合と同様に、双方向にシフト可能なゲートドライバを構成することが可能である。ここで、上記した変形例のうちでｎ−ＭＯＳ３１１、３２１、３２２を有する構成のものの場合、後の段からの選択信号ＯＵＴｋ＋１（ｎ−１番目の段まで）またはスタート信号ＩＮ（ｎ番目の段）がドレインに供給され、信号φ３（偶数番目の段）または信号φ４（奇数番目の段）がゲートに供給され、ソースがｎ−ＭＯＳ３０１及び／または３０２に接続されているｎ−ＭＯＳをさらに付加構成として有するものとすればよい。
【０１６４】
また、上記の第１〜第３の実施の形態、及び図１５〜図４３で示したｎ−ＭＯＳ２０３は、ゲートドライバ１０２全体で共通のものとしてもよい。すなわち、ゲートドライバ１０２内に、ゲートとドレインとに基準電圧Ｖｄｄが供給され、ソースが各段のｎ−ＭＯＳ２０４のドレインに接続されたｎ−ＭＯＳを１つだけ設けるものとしてもよい。また、ｎ−ＭＯＳ２０３は、各段毎に個別の、或いはゲートドライバ１０２全体としてトランジスタ以外の共通の抵抗素子に置き換えることができる。
【０１６５】
上記の第１〜第３の実施の形態、及び図１５〜図４３で示したｎ−ＭＯＳ３０１、３０２、４０１、４０２は、ゲートドライバ１０２内の奇数番目の段同士で共通のものとし、偶数番目の段同士で共通のものとしてもよい。この場合、ｎ−ＭＯＳ２０３（またはこれを置き換えた抵抗素子）をゲートドライバ１０２で共通のものとした場合には、ｎ−ＭＯＳ４０１、３０２、抵抗素子４１１、４１２を奇数番目の段同士、偶数番目の段同士で共通のものとしてもよい。
【０１６６】
上記の第１〜第３の実施の形態、及び図１５〜図４３で示した変形例では、ゲートドライバ１０２の各段ＲＳ１（ｋ）、ＲＳ２（ｋ）、ＲＳ３（ｋ）（ｋ：１〜ｎの整数）には、ｎチャネルＭＯＳ型電界効果トランジスタを用いていたが、制御信号の極性を反転することにより、ｐチャネルＭＯＳ型電界効果トランジスタを用いることもできる。この場合、出力される選択信号ＯＵＴ１〜ＯＵＴｎの極性も負極性となる。さらには、ＭＯＳ型以外の電界効果トランジスタを用いてもよい。
【０１６７】
ＩＩ．その他の変形例
上記の第１〜第３の実施の形態では、ゲートドライバ１０２を、液晶表示素子１０１のゲートラインＧＬ１〜ＧＬｎを順次選択して所定の電圧を供給するために使用した場合について説明した。しかしながら、上記構成のゲートドライバ１０２は、有機ＥＬ表示素子などの他のマトリクス状に表示画素が形成された表示素子、さらにはマトリクス状に撮像画素が形成された撮像素子を走査するためにも使用することができる。
【０１６８】
上記の第１〜第３の実施の形態では、デジタルスチルカメラが有する液晶表示装置１７において、液晶表示素子１０１を駆動するためのゲートドライバ１０２に本発明を適用した場合について説明した。しかしながら、上記のゲートドライバ１０２と同一の構成であっても、他の用途に使用するシフトレジスタとして使用することができる。例えば、半導体層の上下にそれぞれゲート絶縁膜を介して一対のゲートが設けられたスイッチング素子を兼ねたフォトトランジスタの一方のゲートに信号を出力するシフトレジスタとしても適用することができる。
【０１６９】
【発明の効果】
以上説明したように、本発明によれば、小さい消費電力で、信号レベルを減衰させることなく出力信号をシフトさせていくことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかるデジタルスチルカメラを示す図であり、（ａ）は外観構成図、（ｂ）は概略の回路ブロック図である。
【図２】図１の液晶表示装置の構成を示す図である。
【図３】図２のゲートドライバの構成を示す図である。
【図４】本発明の第１の実施の形態において、ゲートドライバの１段分の構成を示す図である。
【図５】本発明の第１の実施の形態にかかるゲートドライバの動作を示すタイミングチャートである。
【図６】関連技術にかかるゲートドライバの１段分の構成を示す図である。
【図７】本発明の第２の実施の形態におけるゲートドライバの構成を示す図である。
【図８】本発明の第２の実施の形態におけるゲートドライバの動作を示すタイミングチャートである。
【図９】本発明の第３の実施の形態におけるゲートドライバの構成を示す図である。
【図１０】本発明の第３の実施の形態において、ゲートドライバの１段分の構成を示す図である。
【図１１】本発明の第３の実施の形態におけるゲートドライバの順方向動作を示すタイミングチャートである。
【図１２】本発明の第３の実施の形態におけるゲートドライバの逆方向動作を示すタイミングチャートである。
【図１３】本発明の第３の実施の形態にかかるデジタルスチルカメラの動作を説明する図である。
【図１４】本発明の第３の実施の形態にかかるデジタルスチルカメラの動作を説明する図である。
【図１５】ゲートドライバの１段分の他の構成を示す図である。
【図１６】ゲートドライバの１段分の他の構成を示す図である。
【図１７】ゲートドライバの１段分の他の構成を示す図である。
【図１８】ゲートドライバの１段分の他の構成を示す図である。
【図１９】ゲートドライバの１段分の他の構成を示す図である。
【図２０】ゲートドライバの１段分の他の構成を示す図である。
【図２１】ゲートドライバの１段分の他の構成を示す図である。
【図２２】ゲートドライバの１段分の他の構成を示す図である。
【図２３】ゲートドライバの１段分の他の構成を示す図である。
【図２４】ゲートドライバの１段分の他の構成を示す図である。
【図２５】ゲートドライバの１段分の他の構成を示す図である。
【図２６】ゲートドライバの１段分の他の構成を示す図である。
【図２７】ゲートドライバの１段分の他の構成を示す図である。
【図２８】ゲートドライバの１段分の他の構成を示す図である。
【図２９】ゲートドライバの１段分の他の構成を示す図である。
【図３０】ゲートドライバの１段分の他の構成を示す図である。
【図３１】ゲートドライバの１段分の他の構成を示す図である。
【図３２】ゲートドライバの１段分の他の構成を示す図である。
【図３３】ゲートドライバの１段分の他の構成を示す図である。
【図３４】ゲートドライバの１段分の他の構成を示す図である。
【図３５】ゲートドライバの１段分の他の構成を示す図である。
【図３６】ゲートドライバの１段分の他の構成を示す図である。
【図３７】ゲートドライバの１段分の他の構成を示す図である。
【図３８】ゲートドライバの１段分の他の構成を示す図である。
【図３９】ゲートドライバの１段分の他の構成を示す図である。
【図４０】ゲートドライバの１段分の他の構成を示す図である。
【図４１】ゲートドライバの１段分の他の構成を示す図である。
【図４２】ゲートドライバの１段分の他の構成を示す図である。
【図４３】ゲートドライバの１段分の他の構成を示す図である。
【符号の説明】
１・・・カメラ本体部、２・・・レンズユニット部、１０・・・バス、１１・・・ＣＰＵ、１２・・・ＲＯＭ、１３・・・ＲＡＭ、１４・・・入力部、１５・・・ＣＣＤ撮像装置、１６・・・画像メモリ、１７・・・液晶表示装置、１８・・・通信インタフェース、１Ａ・・・電源キー、１Ｂ・・・シリアル入出力端子、１４ａ・・・モード設定キー、１４ｂ・・・シャッターキー、１４ｃ・・・「＋」キー、１４ｄ・・・「−」キー、２ａ・・・レンズ、１０１・・・液晶表示素子、１０１ａ・・・ＴＦＴ、１０１ｂ・・・画素容量、１０２・・・ゲートドライバ、１０３・・・データドライバ、１０４・・・コントローラ、１０４ｆｍ・・・フレームメモリ、２０１〜２０７・・・ｎチャネルＭＯＳ型電界効果トランジスタ（主要構成）、３０１、３０２、３１１、３２１、３２２、４０１、４０２・・・ｎチャネルＭＯＳ型電界効果トランジスタ（付加構成）、４１１，４１２・・・抵抗素子、ＧＬ１〜ＧＬｎ・・・ゲートライン、ＤＬ・・・データライン[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a shift register suitable as a driver of a display device or an imaging device, and an electronic device having the shift register.
[0002]
[Prior art]
A gate driver for scanning a display element in which a plurality of pixels are formed in a matrix, such as a liquid crystal display element, in a line-sequential manner is generally configured by a multi-stage shift register that sequentially transmits a previous stage signal to the next stage. Yes. In order to transmit an output signal between stages of a shift register, generally, a control signal must be supplied to each stage.
[0003]
By the way, high definition is required for such a display element, and accordingly, the number of stages of the shift register must be increased. When the number of stages of the shift register is increased, the power consumed by these stages as a whole is increased by the control signal for shifting the signal, so there is a problem of how to reduce the power consumption.
[0004]
[Problems to be solved by the invention]
A first object of the present invention is to provide a shift register capable of sequentially shifting output signals with low power consumption.
[0005]
A second object of the present invention is to provide an electronic device having a shift register that can sequentially shift an output signal with low power consumption.
[0006]
[Means for Solving the Problems]
In order to achieve the above object, a shift register according to the first aspect of the present invention provides:
A shift register having a plurality of stages, each stage of the shift register being
A first transistor that outputs a predetermined voltage supplied from one end of the current path to the other end of the current path in response to an input of the first or second voltage signal;
In response to a predetermined voltage output from the other end of the current path of the first transistor, the third or fourth voltage signal input from one end of the current path is output to the other end of the current path. A second transistor that outputs as a voltage signal;
A third transistor for discharging an output voltage signal output from the second transistor in response to an input of an inverted voltage signal obtained by inverting the level of the third or fourth voltage signal;
A gate is connected to the other end of the current path of the first transistor, and is turned on together with the second transistor according to the predetermined voltage output from the other end of the current path of the first transistor. Thus, the inverted voltage signal input to one end of the current path is output to the gate of the third transistor. A fourth transistor;
It is characterized by providing.
[0007]
Accordingly, since the fourth transistor controls the input of the inverted voltage signal of the second transistor, power consumption caused by the input of the inverted voltage signal can be reduced.
[0008]
In the shift register, if the fourth transistor is set to output the inverted voltage signal according to a predetermined voltage output from the other end of the current path of the first transistor, the predetermined voltage is An inverted voltage signal can be output only to the second transistor of the input stage.
[0009]
The shift register is provided between the third transistor and the fourth transistor. Pull up Provide a resistive element, The second transistor that supplies the third or fourth voltage signal to one end of the current path of the second transistor according to a predetermined voltage output from the other end of the current path of the first transistor. When the fifth transistor having a smaller parasitic capacitance is provided, Between the second transistor and the fifth transistor Pull down A resistance element may be provided.
[0010]
Thus, floating of the signal voltage to the second transistor or the fourth transistor can be prevented.
[0011]
The first to fourth transistors may be thin film transistors of the same channel type.
[0012]
For this reason, since it is composed of all n-channel type or all p-channel type thin film transistors, it is possible to obtain an effect that they can be manufactured in a batch by the same process.
[0013]
Furthermore, the shift register outputs the third or fourth voltage signal according to a predetermined voltage output from the other end of the current path of the first transistor. 2 If the fifth transistor that is supplied to one end of the current path of the transistor having a parasitic capacitance smaller than that of the second transistor is provided, the power consumption of the first transistor can be suppressed, and the shift register as a whole can be reduced. Power consumption can be reduced.
[0014]
The first transistor may include a transistor that outputs a predetermined voltage to the second transistor from the other end of the current path, and a transistor that outputs the fourth transistor to the fourth transistor. In this case, even if the signal potential input to the second transistor and the signal potential input to the fourth transistor are displaced due to parasitic capacitance or the like of these transistors, they can be prevented from interfering with each other.
[0015]
The first transistor may include a transistor that outputs a predetermined voltage to the second transistor from the other end of the current path, and a transistor that outputs the fifth transistor to the fifth transistor. In this case, the same effect as described above can be obtained.
[0016]
In order to achieve the above object, an electronic device according to a second aspect of the present invention includes:
An element having a plurality of pixels, and a shift register that sequentially outputs an output voltage signal from each stage and sequentially scans the plurality of pixels of the element,
Each stage of the shift register
A first transistor that outputs a predetermined voltage supplied from one end of the current path to the other end of the current path in response to an input of the first or second voltage signal;
In response to a predetermined voltage output from the other end of the current path of the first transistor, the third or fourth voltage signal input from one end of the current path is output to the other end of the current path. A second transistor that outputs as a voltage signal;
A third transistor for discharging an output voltage signal output from the second transistor in response to an input of an inverted voltage signal obtained by inverting the level of the third or fourth voltage signal;
A gate is connected to the other end of the current path of the first transistor, and is turned on together with the second transistor according to the predetermined voltage output from the other end of the current path of the first transistor. Thus, the inverted voltage signal input to one end of the current path is output to the gate of the third transistor. A fourth transistor;
It is characterized by that.
[0017]
In the above electronic device, since the fourth transistor controls the input of the inverted voltage signal of the second transistor, power consumption caused by the input of the inverted voltage signal can be reduced.
[0018]
For example, in the case of a shift register that scans switching elements of an active matrix liquid crystal display device, the difference between the on-state potential and the off-state potential of the switching element is preferably 10 or more V, and gates are formed above and below the semiconductor layer. In the case of scanning a phototransistor also serving as a switching element provided with a pair of gates through an insulating film, 30 V or higher is desirable. However, a thin film transistor of the same channel type is used as the first to fourth transistors of such an electronic device. When applied, the difference between the maximum value and the minimum value of the voltage of the output voltage signal can be made 30 V or more, and it can be used for a shift register of a liquid crystal display device or a photosensor without using a buffer. As the potential difference of the output signal is larger, the power consumption of the transistor to which the signal is input increases. However, since the fourth transistor controls the input of the signal, the power consumption of the second transistor that is not selected. This is particularly effective in that power can be limited. In addition, since it is composed of all n-channel type or all p-channel type thin film transistors, it has the advantage that it can be manufactured in a batch by the same process.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the accompanying drawings.
[0020]
[First Embodiment]
FIG. 1 is a diagram showing a digital still camera according to this embodiment. As shown in the external configuration diagram of FIG. 1A, this digital still camera includes a camera body 1 and a lens unit 2.
[0021]
The camera body 1 includes a liquid crystal display device 17 and a mode setting key 14a on the front surface thereof. The mode setting key 12a is a key for switching between a shooting mode for shooting an image by sliding operation and recording it in an image memory (to be described later) and a playback mode for playing back and displaying the recorded image. It is. As will be described later, the liquid crystal display device 17 displays an image in each of the shooting mode and the playback mode.
[0022]
The camera body 1 also includes a power key 1A, a shutter key 14b, a “+” key 14c, a “−” key 14d, and a serial input / output terminal 1B on its upper surface. The power key 1A is a key for turning on / off the power of the digital still camera by performing a slide operation.
[0023]
The shutter key 14b is a key for instructing recording of an image in the photographing mode and instructing determination of a selection content in the reproduction mode by pressing down. The “+” key 14 c and the “−” key 14 d are used for selecting an image recorded in the image memory in the playback mode and for setting conditions for recording / playback. The serial input / output terminal 1B is a terminal for inserting a cable for transmitting / receiving information to / from an external device such as a personal computer or a printer.
[0024]
The lens unit 2 includes a lens that forms an image to be photographed on the back side of the drawing. The lens unit 2 is attached so as to be able to rotate 360 ° in the vertical direction about an axis coupled to the camera body 1.
[0025]
FIG. 1B shows a schematic circuit configuration of the digital still camera. As shown in the block diagram of FIG. 1B, this digital still camera includes a CPU (Central Processing Unit) 11, a ROM (Read Only Memory) 12, a RAM (Random Access) connected to each other via a bus 10. Memory 13, input unit 14, CCD (Charge Coupled Device) imaging device 15, image memory 16, liquid crystal display device (LCD) 17, and communication interface (I / F) 18.
[0026]
The CPU 11 captures an image and displays the captured image by performing a predetermined calculation by executing a program stored in the ROM 12 in accordance with an input from the input unit 14 or controlling each unit in the digital still camera. To do. The ROM 12 stores programs executed by the CPU 11 and fixed data. The RAM 13 is used as a work area for the CPU 11.
[0027]
The input unit 14 includes the mode setting key 14a, the shutter key 14b, the “+” key 14c, and the “−” key 14d described above. When these keys are slid or depressed, a predetermined control signal is sent to the CPU 11. Send to.
[0028]
The CCD image pickup device 15 receives light formed by a plurality of image pickup pixels arranged in a matrix by a lens included in the lens unit unit 2 and accumulates electric charges according to the intensity of light in each pixel. And a driver for reading. When the mode setting key 14 a is set to the imaging mode, the image captured by the CCD imaging device 15 is subjected to predetermined processing by the CPU 11 and sent to the image memory 16 and / or the liquid crystal display device 17.
[0029]
The image memory 16 is configured by a non-volatile storage medium capable of erasing data, such as a flash memory. When the shutter key 14b is pressed from the input unit 14 to the CPU 11 in the shooting mode, the CCD imaging device 15 It is a memory that records captured images. The image recorded in the image memory 16 is read according to the input from the input unit 14 in the reproduction mode, and sent to the liquid crystal display device 17 via the bus 10.
[0030]
When the digital still camera mode is set to the shooting mode, the liquid crystal display device 17 displays an image captured by the CCD imaging device 15 or an image when the shutter key 14b is pressed, and is set to the reproduction mode. The image stored in the image memory 16 designated by the input from the input unit 14 is displayed. Image data corresponding to an image to be displayed is input to the liquid crystal display device 17 via the bus 10. The detailed configuration of the liquid crystal display device 17 will be described later.
[0031]
The communication interface 18 controls transmission / reception of information with an external device such as a personal computer or a printer via, for example, a cable connected to the serial input / output terminal 1B.
[0032]
FIG. 2 is a block diagram showing a configuration of the liquid crystal display device 17 applied to the digital still camera. As shown in the figure, the liquid crystal display device 17 includes a liquid crystal display element 101, a gate driver 102, a data driver 103, and a controller 104.
[0033]
The liquid crystal display element 101 has liquid crystal sealed between a pair of substrates. A plurality of pixel electrodes are formed in a matrix on one substrate, and n gates are arranged in the row direction between the pixels. The lines GL1 to GLn are formed by extending a plurality of data lines DL in the column direction between the pixels. Further, on the first substrate, TFTs (Thin as active elements) corresponding to the respective pixel electrodes, the gates being connected to the gate lines GL1 to GLn, the drains being connected to the data lines DL, and the sources being connected to the pixel electrodes, respectively.
Film Transistor) 101a is formed.
[0034]
A common electrode to which a ground potential is applied is formed on the other substrate of the liquid crystal display element 101 so as to face each of the plurality of pixel electrodes on the first substrate. A pixel capacitor 101b shown by an equivalent circuit in FIG. 1 is formed by the pixel electrode on the first substrate, the common electrode on the second substrate, and the liquid crystal therebetween. Then, an image is displayed by changing the alignment state of the liquid crystal in the meantime according to the voltage held in the pixel capacitor 101b.
[0035]
The gate driver 102 sequentially selects the gate lines GL1 to GLn according to the control signal Gcnt from the controller 104, outputs a predetermined voltage, and turns on the TFT 101a for each row. The gate driver 102 will be described in more detail later.
[0036]
The data driver 103 sequentially accumulates the image data IMG supplied from the controller 104, and when the image data IMG for one row is accumulated, according to the control signal cnt from the controller 104, the voltage of the voltage corresponding to the accumulated image data IMG is stored. A data signal is output onto the data line DL of the liquid crystal display element 101.
[0037]
The controller 104 expands the image received from the bus 10 in the internal frame memory 104fm, sequentially reads the image expanded in the frame memory 104fm, and supplies the image data IMG to the data driver 103. The controller 104 also controls a start signal IN for starting the operation of the gate driver 102, a control signal Gcnt (details will be described later) for controlling the operation of the gate driver 102, and an operation of the data driver 103. A control signal Dcnt is generated and output at a predetermined timing.
[0038]
FIG. 3 is a diagram showing a configuration of the gate driver 102 of FIG. FIG. 3 shows the case where n is an even number. As shown in the figure, the gate driver 102 is composed of n stages RS1 (1) to RS1 (n), which are the same as the number of gate lines GL1 to GLn.
[0039]
As control signals from the controller 104, the odd-numbered stages RS1 (1), RS1 (3),..., RS1 (n−1) include signals φ1, CK1, and ¬CK1 (where ¬ represents logic negation). The same applies hereinafter. The signals φ2, ¬CK1, and CK1 are supplied to the even-numbered stages RS1 (2), RS2 (4),..., RS2 (n).
[0040]
The start signal IN is supplied from the controller 104 to the first stage RS1 (1). Output signals OUT1 to OUTn-1 from the respective preceding stages RS1 (1) to RS (n-1) are supplied to the second and subsequent stages RS1 (2) to RS1 (n). The output signals OUT1 to OUTn of the respective stages RS1 (1) to RS1 (n) are output to the gate lines GL1 to GLn of the liquid crystal display element 101, respectively.
[0041]
Next, the configuration of each stage RS1 (1) to RS1 (n) of the gate driver 102 will be described with reference to the circuit configuration diagram of FIG. Here, the first stage RS1 (1) will be described as an example.
[0042]
As shown in FIG. 4, the first stage RS1 (1) includes six n-channel MOS field effect thin film transistors (hereinafter referred to as n-MOS) 201 to 206 as basic structures and four n-channels as additional structures. -MOS 301,302,401,402. The n-MOSs 201 to 206, 301, 302, 401, 402 are made of amorphous silicon or polysilicon, and a semiconductor layer connected to each of the source and drain electrodes faces the gate electrode through a gate insulating film made of silicon nitride. It has a structure that is.
[0043]
Each time these n-MOSs 201 to 206, 301, 302, 401, 402 are supplied with a voltage to the gate electrode, a charge is charged to the capacitor Cg such as a gate insulating film between the gate electrode and the source / drain electrode. The charged power is consumed, and every time voltage is supplied to the drain electrode, the charge is charged in the capacitor Cd such as the gate insulating film between the drain electrode and the gate electrode, although it is smaller than the capacitor Cg. Thus, the charged power is consumed.
[0044]
First, the basic configuration will be described. A signal φ1 is supplied to the gate of the n-MOS 201, and a start signal IN is supplied to the drain. When the high-level signal φ1 is supplied to the gate of the n-MOS 201 and the n-MOS 201 is turned on, when a high-level start signal IN is supplied, a current flows between the drain and the source. Electric charges are charged in the wiring capacitors C2 and C5 formed in the wiring between the source and the gates of the n-MOSs 202 and 205, respectively. The wiring capacitors C2 and C5 also include the gate insulating films of the n-MOSs 202 and 205. The wiring capacitors C2 and C5 are held in an accumulated state until the next high level signal φ1 is supplied to the gate and turned on after the n-MOS 201 is turned off, and the potential is held at the high level. The
[0045]
A reference voltage Vdd is supplied to the gate and drain of the n-MOS 203. As a result, the n-MOS 203 is always on. The n-MOS 203 has a function as a load that divides the reference voltage Vdd.
[0046]
The n-MOS 202 is turned off when the wiring capacitor C2 is not charged, and charges the wiring capacitor C6 with the reference voltage Vdd supplied via the n-MOS 203. Further, the n-MOS 202 causes a through current to flow between the drain and source when the wiring capacitor C2 is charged and turned on. Here, since the n-MOSs 202 and 203 have a so-called EE configuration, the charges accumulated in the wiring capacitor C6 may not be completely discharged because the n-MOS 203 does not become a complete off-resistance. The voltage is sufficiently lower than the threshold voltage Vth of the n-MOS 206.
[0047]
A signal CK 1 is supplied to the drain of the n-MOS 205 via the n-MOS 301. When the signal CK1 is at the high level, the signal ¬CK1 supplied to the gate of the n-MOS 204 via the n-MOS 302 is at the low level, so the wiring formed between the second stage RS1 (2) The capacitor C1 (see FIG. 3) is charged, and a high level selection signal OUT1 is output from the first stage RS1 (1) to the gate line GL1 of the liquid crystal display element 101.
[0048]
Since the n-MOS 201 is in an off state while the signal φ1 is not at a high level again and is at a low level, the wiring capacitor C5 is held in a state where charges are charged by the start signal IN. In the n-MOS 205, the storage capacity between the gate and the drain or the source is increased by the output of the high-level selection signal OUT1. Thereby, the gate voltage of the n-MOS 205 is gradually charged up until the current flowing between its drain and source is saturated.
[0049]
That is, as the gate voltage of the n-MOS 205 rises, the potential of the output selection signal OUT1 rises. When the gate voltage further rises and the n-MOS 205 becomes fully on-resistance, the drain of the n-MOS 205 The voltage level of the signal CK1 supplied to is output as it is to the gate line GL1 as the level of the selection signal OUT1 with almost no attenuation. Further, when the signal φ2 becomes high level while the high level selection signal OUT1 is being output, the wiring capacitors C2 and C5 are charged in the second stage RS1 (2).
[0050]
When the signal CK1 becomes low level, the signal ¬CK1 becomes high level and is supplied to the gate of the n-MOS 204. As a result, the n-MOS 204 is turned on, and the charge accumulated in the wiring capacitor C1 formed between the second stage RS (2) is discharged and the potential of the selection signal OUT1 becomes low level. Become.
[0051]
Here, the n-MOSs 204 and 205 do not have a so-called EE configuration, and when the selection signal OUT1 output from the first stage RS (1) becomes a high level, the n-MOS 205 is turned on almost completely. It is possible to make the n-MOS 204 almost completely off-resistance. For this reason, the high-level voltage of the signal CK1 supplied to the gate of the n-MOS 205 via the n-MOS 301 can be output as it is as the voltage of the selection signal OUT1.
[0052]
Next, an additional configuration will be described. When a high level start signal IN is supplied to each of the n-MOSs 301 and 302 via the n-MOS 201, the wiring capacitors CC1 and CC2 therebetween are charged. When the gate potential becomes high level due to the charges charged in the wiring capacitors CC1 and CC2, the n-MOSs 301 and 302 are turned on, and the signals CK1 and ¬CK1 are supplied to the n-MOSs 205 and 204, respectively. On the other hand, when the high-level start signal IN is not supplied via the n-MOS 201, the n-MOSs 301 and 302 remain off and the supply of the signal CK1 and the signal ¬CK1 to the n-MOSs 205 and 204 is cut off. .
[0053]
Here, the n-MOSs 301 and 302 are constituted by transistors in which the capacitance between the gate and the drain is smaller than the capacitance between the gate and the drain of the n-MOS 205 and the capacitance of the gate of the n-MOS 204, respectively. The capacitors to which the signal CK1 or ¬CK1 is always supplied from the controller 104 are n-MOSs 301 and 302. As described above, the n-MOS 302 controls the charge to the capacitance of the gate of the n-MOS 204, so that the power consumed by the capacitance of the gate of the n-MOS 204 can be suppressed. Since the charge to the capacitance of the drain of the MOS 205 is controlled, the power consumed by the capacitance of the drain of the n-MOS 205 can be suppressed.
[0054]
The n-MOS 401 is a pull-down transistor that prevents the drain potential between the n-MOS 301 and the n-MOS 205 from floating, and is inserted in order to stabilize the circuit operation in a DC manner. The n-MOS 402 is a pull-up transistor that prevents the gate potential between the n-MOS 302 and the n-MOS 204 from floating, and is inserted in order to stabilize the circuit operation in a DC manner.
[0055]
Note that the odd-numbered stages RS1 (k) (k: 3, 5,..., N−1) of the gate driver 102 excluding the first are configured with the start signal IN supplied to the drain of the n-MOS 201. If the selection signal OUTk-1 output from the previous stage RS1 (k-1) is replaced, the configuration is the same as that of the first stage RS1 (1).
[0056]
The configuration of the even-numbered stage RS1 (k) (k: 2, 4,..., N) of the gate driver 102 is such that the signal φ1 supplied to the gate of the n-MOS 201 is the signal φ2 and the n-MOS 201 The start signal IN supplied to the drain of the first stage is set to the selection signal OUTk-1 output from the previous stage RS1 (k-1), the signal CK1 supplied to the drain of the n-MOS 205 via the n-MOS 301 is set to CK1, If the signal ¬CK1 supplied to the gate of the n-MOS 204 via the n-MOS 302 is replaced with the signal CK1, the configuration of the first stage RS1 (1) is the same.
[0057]
The operation of the digital still camera according to this embodiment will be described below. The user operates the mode setting key 14a to set the operation mode of the digital still camera to a desired one of the shooting mode and the playback mode. The internal circuit of the digital still camera operates as follows depending on whether the operation mode set by the mode setting key 14a is the shooting mode or the playback mode.
[0058]
First, in the shooting mode, an image formed by a lens arranged in the lens unit unit 2 is shot by the CCD imaging device 15. The CPU 11 performs predetermined processing such as gamma correction on the image currently captured by the CCD imaging device 15 and sequentially supplies the image data to the liquid crystal display device 17 via the bus 10.
[0059]
When the user presses down the shutter key 14b and an input to that effect is transmitted from the input unit 14, the CPU 11 temporarily stores the image captured by the CCD imaging device 15 in the RAM 13 at a predetermined time. A compression process is performed and stored in the image memory 16. At the same time, the CPU 11 supplies image data obtained by subjecting the image once stored in the RAM 13 to the liquid crystal display device 17 via the bus 10.
[0060]
Next, in the reproduction mode, the user operates the “+” key 14 c or the “−” key 14 d to select an image recorded in the image memory 16. When the input of the “+” key 14 c or the “−” key 14 d is transmitted from the input unit 14, the CPU 11 performs a predetermined expansion process on the image in the image memory 16 corresponding to the key operation using the RAM 13 as a work area. Then, the decompressed image data is supplied to the liquid crystal display device 17 via the bus 10.
[0061]
In either case of the shooting mode or the playback mode, when image data is input from the bus 10 to the liquid crystal display device 17, the controller 104 expands the image data in the frame memory 104fm. The controller 104 generates control signals Gcnt and Dcnt based on a predetermined timing signal, and supplies them to the gate driver 102 and the data driver 103, respectively.
[0062]
The gate driver 102 sequentially selects the gate lines GL1 to GLn of the liquid crystal display element 101 according to the control signal Gcnt supplied from the controller 104, and outputs a predetermined voltage respectively. FIG. 5 is a timing chart showing the operation of the gate driver 102 controlled by the control signal Gcnt.
[0063]
Between timings T0 and T1, a high-level start signal IN is supplied from the controller 104 to the drain of the n-MOS 201 in the first stage RS1 (1). Next, when the signal φ1 rises for a certain period between timings T0 and T1, the n-MOSs 201 of the odd-numbered stages RS1 (1), RS1 (3),..., RS (n−1) are turned on. To do.
[0064]
As a result, a current flows between the drain and source of the n-MOS 201, and charges are charged in the wiring capacitors C2, C5, CC1, and CC2 of the first stage RS1 (1). As the potentials of the wiring capacitors C2, C5, CC1, and CC2 become high level, the n-MOSs 202, 205, 301, and 302 whose gate potentials become high level are turned on, respectively.
[0065]
Until the n-MOS 202 is turned on, the potential of the wiring capacitor C6 of the first stage RS1 (1) is supplied via the n-MOS 203 because a high level voltage is not applied to the gate of the n-MOS 202. The reference voltage Vdd is high level. Here, when the n-MOS 202 is turned on, the electric charge accumulated in the wiring capacitor C6 is discharged to the ground. As a result, the n-MOS 206 of the first stage RS1 (1) is turned off when its gate potential becomes low level.
[0066]
At this time, the n-MOS 204 of the first stage RS1 (1) is on because its gate potential is also at a high level. Thus, the state in which the potentials of the wiring capacitors C2, C5, CC1, and CC2 of the first stage RS1 (1) are at the high level and the potential of the wiring capacitor C6 is at the low level is between the timings T2 and T3. Next, the signal φ1 rises and continues until the charges accumulated in the wiring capacitors C2, C5, CC1, and CC2 are discharged through the n-MOS 201 of the first stage RS1 (1). Note that the power consumed by the n-MOSs 401 and 402 is generated when the capacitors CC1 and CC2 are charged and discharged, but each stage has only two charges and discharges in one vertical period 1V. The power consumption of the n-MOSs 401 and 402 may be small.
[0067]
Next, at timing T1, the signal CK1 becomes high level. In the first stage RS1 (1), the n-MOS 204 is turned off, the n-MOS 301 is turned on, the n-MOS 205 is turned on, and the n-MOS 206 is turned off, so that the first stage RS1 (1 The high-level selection signal OUT1 is output to the gate line GL1 of the first row of the liquid crystal display element 101. Here, if the high level voltage of the signal CK1 is VH, the drain-source currents of the n-MOSs 301 and 205 of the first stage RS1 (1) are saturated and are not attenuated at the level of the voltage VH. It is output as the selection signal OUT1.
[0068]
When the signal CK1 changes to low level at the timing T2, the signal ¬CK1 changes to high level at the same time. At this time, in the first stage RS1 (1), since the n-MOS 302 is turned on, the n-MOS 204 is turned on when the gate potential becomes high level. As a result, the level of the signal output from the source of the n-MOS 205 becomes a low level, and the charge accumulated in the wiring capacitor C1 formed between the second stage RS1 (2) and the n-MOS 204 And the level of the selection signal OUT1 changes to a low level.
[0069]
Even if the signal φ1 rises between timings T0 and T1, the drains of the n-MOSs 201 of the other odd-numbered stages RS1 (3), RS1 (5),. Is not supplied with a high level signal. Therefore, no charges are charged in the wiring capacitors C2, C5, CC1, and CC2 of the odd-numbered stages RS1 (3), RS1 (5),..., RS (n−1). .., OUTn−1 output from the signal are kept at a low level.
[0070]
Further, the signal φ2 does not rise between the timings T0 and T1, and in the even-numbered stages RS1 (2), RS1 (4),..., RS1 (n), the gate of the n-MOS 201 has a high level. Therefore, the selection signals OUT2, OUT4,..., OUTn output from these stages also remain at a low level.
[0071]
In addition, during timing T1 to T2, the selection signal OUT1 output from the first stage RS1 (1) is supplied to the drain of the n-MOS 201 of the second stage RS1 (2) which is the next stage. Yes. Next, when the signal φ2 rises for a certain period between timings T1 and T2, the n-MOSs 201 of the even-numbered stages RS1 (2), RS1 (4),..., RS (n) are turned on.
[0072]
As a result, a current flows between the drain and source of the n-MOS 201, and charges are charged in the wiring capacitors C2, C5, CC1, and CC2 of the second stage RS1 (2). As the potentials of the wiring capacitors C2, C5, CC1, and CC2 become high level, the n-MOSs 202, 205, 301, and 302 of the stage RS1 (2) whose gate potential becomes high level are turned on, respectively.
[0073]
Until the n-MOS 202 of the stage RS1 (2) is turned on, a high level voltage is applied to the gate of the n-MOS 202 of the stage RS1 (2) as the potential of the wiring capacitor C6 of the second stage RS1 (2). Therefore, the reference voltage Vdd supplied through the n-MOS 203 of the stage RS1 (2) is at a high level. Here, when the n-MOS 202 of the stage RS1 (2) is turned on, the charge accumulated in the wiring capacitor C6 of the stage RS1 (2) is discharged to the ground. As a result, the n-MOS 206 of the second stage RS1 (2) is turned off when its gate potential becomes low level.
[0074]
At this time, the n-MOS 204 of the second stage RS1 (2) is on because its gate potential is also at a high level. Thus, the state in which the potentials of the wiring capacitors C2, C5, CC1, and CC2 of the second stage RS1 (2) are at the high level and the potential of the wiring capacitor C6 is at the low level is from timing T3 to T4. Next, the signal φ2 rises and is stored in the wiring capacitors C2, C5, CC1, and CC2 via the n-MOS 201 in the second stage RS1 (2) and the n-MOS 206 in the first stage RS (1). Continue until the charge is discharged.
[0075]
Next, at timing T2, the signal ¬CK1 becomes high level. In the second stage RS1 (2), the n-MOS 204 is turned off, the n-MOS 301 is turned on, the n-MOS 205 is turned on, and the n-MOS 206 is turned off, so that the second stage RS1 (2 The high-level selection signal OUT2 is output to the gate line GL2 of the second row of the liquid crystal display element 101. Here, assuming that the high level voltage of the signal ¬CK1 is VH, the drain-source currents of the n-MOSs 301 and 205 in the second stage RS1 (2) are saturated, and the level of the voltage VH is hardly attenuated. Is output as the selection signal OUT2.
[0076]
At timing T3, when the signal ¬CK1 changes to low level, the signal CK1 changes to high level at the same time. At this time, in the second stage RS1 (2), since the n-MOS 302 is turned on, the n-MOS 204 is turned on when the gate potential becomes high level. As a result, the level of the signal output from the source of the n-MOS 205 becomes a low level, and the charge accumulated in the wiring capacitor C1 formed between the third stage RS1 (3) and the n-MOS 204 And the level of the selection signal OUT2 changes to a low level.
[0077]
Even if the signal φ2 rises between timings T1 and T2, the drains of the n-MOSs 201 of the other even-numbered stages RS1 (4), RS1 (6),. High level signal is not supplied. Therefore, no charges are charged in the wiring capacitors C2, C5, CC1, CC2 of the other even-numbered stages RS1 (4), RS1 (6),..., RS (n). .., OUTn output from are kept at a low level.
[0078]
Further, the signal φ1 does not rise between the timings T1 and T2, and the odd-numbered stages RS1 (1), RS1 (3),..., RS1 (n−1) are connected to the gate of the n-MOS 201. Since the high level voltage is not applied, the selection signals OUT1, OUT3,..., OUTn-1 output from these stages also remain at the low level.
[0079]
Thereafter, the third and subsequent stages RS1 (3) to RS1 (n) are sequentially operated in the same manner, and are selected from the gate driver 102 to the gate lines GL3 to GLn of the liquid crystal display element 101 from the timing T3 to T (n + 1). Signals OUT3 to OUTn are sequentially output. In the next vertical period, the start signal IN is similarly supplied from the controller 104 to the drain of the n-MOS 201 in the first stage RS1 (1) at the timing T0, and the same processing is repeated.
[0080]
In the r-th stage RS1 (r), the capacitors CC1 and CC2 are discharged between the timings T (r + 1) and T (r + 2) after the output of the selection signal OUTr, so that the timings T0 to T (r−1) are discharged. The signal signal CK1 or the signal ¬CK1 is not supplied to the gate of the n-MOS 204 and the drain of the n-MOS 205 of the r-th stage RS1 (r) during the period and from the timing T (r + 2) to T0.
[0081]
The gate driver 102 provided with the n-MOS 302 is compared with the gate driver not provided with the n-MOS 302 every time the signal CK1 or the signal ¬CK1 is output.・ Cg ・ Vck 2 The power consumed by the gate capacitance Cg can be suppressed by f / 2 (n is the number of stages, Vck is the voltage value of the signal CK1 or signal ¬CK1, and f is the clock frequency). Since the capacity of the n-MOS transistor is high in the ratio of the gate capacity, the power consumed for each input of the signal CK1 or the signal ¬CK1 in the n-MOS 302 in each stage is smaller than the power consumption of the n-MOS 204. Further, the n-MOS 301 has a smaller structure than the n-MOS 205 and has a small capacity, so that the power consumption of the n-MOS 205 during this period can be reduced. As described above, since the gates of the n-MOSs 301 and 302 are turned on and off only once in each vertical period 1V in each stage, the power consumption of the entire gate driver 102 can be greatly reduced.
[0082]
While the gate driver 102 sequentially selects the gate lines GL1 to GLn of the liquid crystal display element 101 as described above, the controller 104 is substantially one horizontal period 1H longer than the selection period of the gate lines GL1 to GLn. The previously corresponding image signal IMG is read from the frame memory 104fm and supplied to the data driver 103. Then, the data driver 103 outputs a display signal corresponding to the image signal IMG for one row captured from the controller 104 to the data line DL at a timing when the corresponding gate lines GL1 to GLn are selected by the gate driver 102. .
[0083]
Thereby, a display signal is written to the pixel capacitor 101b through the TFT 101a which is turned on by selecting the gate lines GL1 to GLn. The written display signal is held until the gate lines GL1 to GLn are selected in the next vertical period. In each pixel capacitor 101b, its alignment state is changed in accordance with a display signal in which the liquid crystal between the electrodes is held, whereby the amount of light transmitted through the liquid crystal display element 101 changes for each pixel, and an image is displayed on the liquid crystal display element 101. Displayed above.
[0084]
When the photographing mode is set by the operation as described above, an image formed by the lens of the lens unit unit 2 and photographed by the CCD image pickup device 15 is arranged on the front surface of the camera body unit 1. It is displayed on the liquid crystal display device 17. On the other hand, when the playback mode is set, an image selected from the images recorded in the image memory 16 is displayed on the liquid crystal display device 17 disposed in front of the camera body 1. It becomes.
[0085]
As described above, according to the gate driver 102 applied in the digital still camera according to this embodiment, the levels of the selection signals OUT1 to OUTn output from the respective stages RS1 (1) to RS1 (n) are The signal CK1 or ¬CK1 can be kept almost as it is, and it will not be attenuated even at a later stage. In particular, when the number of gate lines GL1 to GLn of the applied liquid crystal display element 101 is large and the number of stages of the gate driver 104 is large, a remarkable effect appears.
[0086]
Here, a related technique relating to the gate driver 102 in this embodiment will be described. FIG. 6 is a diagram illustrating a configuration of one stage of a related art gate driver. The gate driver of the related art has the same configuration as that shown in FIG. 3 except that the configuration of each stage is as shown in FIG.
[0087]
As shown in FIG. 6, each stage of the gate driver is composed of only n-MOSs 201 to 206 as a basic configuration. The gate of the n-MOS 204 and the drain of the n-MOS 205 are directly connected to the controller 104, and the capacitance to which the signal CK1 is always input is the n-MOSs 204 and 205 in each stage.
[0088]
When the high-level signal CK1 is supplied from the controller 104 to the gate driver of this related technology, the n-MOS 205 is charged. When the signal CK1 changes to a low level, this charge is discharged. Thus, the amount of charge charged / discharged in the n-MOS 205 is larger than the amount of charge charged / discharged in the n-MOS 301 described above.
[0089]
Further, when the high level signal ¬CK1 is supplied from the controller 104 to the gate driver of this related technique, the n-MOS 204 is charged. When the signal ¬CK1 changes to a low level, this charge is discharged. Since the capacity of the n-MOS transistor has a high ratio of the gate capacity, the amount of charge charged / discharged in the n-MOS 204 in this way is larger than the amount of charge charged / discharged in the n-MOS 302 described above.
[0090]
Accordingly, when the signals CK1 and ¬CK1 are input, the power consumed by charging and discharging in the n-MOSs 205 and 204 is X1, X2, and the power consumed by charging and discharging in the n-MOSs 301 and 302 is Y1 and Y2, respectively. The difference D between the power consumed in 1 vertical period 1V in the gate driver 102 of this embodiment and the power consumed in 1 vertical period 1V in the gate driver of the related art can be approximately given by Equation 1. .
[0091]
[Expression 1]
D = {(X1-Y1) + (X2-Y2)} * n * (n / 2)
As can be seen from this equation, the gate driver 102 according to the present embodiment consumes less power than the gate driver of the related art, particularly when the MOS field effect transistors having a large capacity are used for the n-MOSs 205 and 204. A great effect can be obtained from the viewpoint of reduction.
[0092]
[Second Embodiment]
The configuration of the digital still camera according to this embodiment is almost the same as that of the first embodiment. However, only the configuration of the gate driver 102 and the control signal Gcnt supplied from the controller 104 to the gate driver 102 are different from those of the first embodiment.
[0093]
FIG. 7 is a diagram showing the configuration of the gate driver 102 in this embodiment. As shown in the figure, the gate driver 102 is also composed of n stages RS2 (1) to RS2 (n) as in the first embodiment, but the even-numbered stages RS2 (2), RS2 (4),..., RS2 (n) are supplied with signals CK2 and CK2 instead of signals ¬CK1 and CK1 as a control signal Gcnt from the controller 104.
[0094]
The configuration of each stage RS2 (1) to RS2 (n) of the gate driver 102 in this embodiment is an even-numbered stage RS2 (2), RS2 (4),..., RS2 (n). , Except that the signal CK2 is supplied instead of the signal ¬CK1 to the drain of the n-MOS 301, and the signal ¬CK2 is supplied instead of the signal CK1 to the drain of the n-MOS 302. .
[0095]
The operation of the digital still camera according to this embodiment will be described below. In this digital still camera, the operation of the gate driver 102 is different from that of the first embodiment, and the selection periods of the gate lines GL1 to GLn are shortened. In addition, the period during which image data for each row is output from the data driver 103 to the data line DL is also shortened in accordance with the selection period.
[0096]
FIG. 8 is a timing chart showing the operation of the gate driver 102 in this embodiment. In this embodiment, the gate driver 102 operates as follows: the signal ¬CK1 supplied to the even-numbered stages RS2 (2), RS2 (4),. If the signal ¬CK2 is replaced, it can be considered substantially the same as that of the first embodiment described with reference to the timing chart of FIG. However, it differs from that of the first embodiment in the following points.
[0097]
For example, during timing T′1 to T′2, the period during which the signal CK1 is at a high level does not reach one horizontal period 1H, and the selection signal OUT1 output from the first stage RS2 (1) The period during which the signal CK is at the high level is also limited to the period during which the signal CK1 is at the high level. The same applies to the other odd-numbered stages RS2 (3), RS2 (5),..., RS2 (n−1).
[0098]
In addition, during the period from timing T′2 to T′3, the period during which the signal CK2 is at the high level does not reach one horizontal period 1H, and the selection signal OUT2 output from the second stage RS2 (2). The period when the signal CK is at the high level is also limited to the period when the signal CK2 is at the high level. The same applies to the other even-numbered stages RS2 (4), RS2 (6),..., RS2 (n).
[0099]
In the digital still camera according to this embodiment, the operation other than the gate driver 102 is performed when the period during which the display signal for one row corresponding to the image signal IMG accumulated by the data driver 103 is output to the data line DL is gated. The digital signal described in the first embodiment except that it is shortened in accordance with the period (selection period) during which the high level selection signals OUT1 to OUTn are output from the driver 102 to the gate lines GL1 to GLn, respectively. It is substantially the same as that of a still camera.
[0100]
As described above, according to the gate driver 102 applied to the digital still camera according to this embodiment, the gate lines GL1 to GLn can be set by arbitrarily setting the period during which the signals CK1 and CK2 are set to the high level. The period during which the high-level selection signals OUT1 to OUTn are output to each of these can be set to an arbitrary period shorter than one horizontal period.
[0101]
Also in this embodiment, as in the first embodiment, there is an effect that the level of the selection signals OUT1 to OUTn output from the applied gate driver 102 is not attenuated even if it is at a later stage.
[0102]
Also in this embodiment, as in the first embodiment, it is possible to obtain the effect of reducing the power consumption with respect to the related-art gate driver shown in FIG.
[0103]
[Third Embodiment]
The configuration of the digital still camera according to this embodiment is almost the same as that of the first embodiment. However, only the configuration of the gate driver 102 and the control signal Gcnt supplied from the controller 104 to the gate driver 102 are different from those of the first embodiment. What signal is supplied as the control signal Gcnt is determined by the angle of the lens unit 2 with respect to the camera body 1.
[0104]
FIG. 9 is a diagram showing a configuration of the gate driver 102 in this embodiment. As shown in the figure, the gate driver 102 is also composed of n stages RS3 (1) to RS3 (n), which are the same as the number of gate lines GL1 to GLn.
[0105]
In this gate driver 102, as the control signal Gcnt from the controller 104, the odd-numbered stages RS3 (1), RS3 (3),..., RS3 (n−1) are the same as those in the first embodiment. In addition, a signal φ4 is further supplied. In addition to the first embodiment, a signal φ3 is further supplied to the even-numbered stages RS3 (2), RS3 (4),..., RS3 (n).
[0106]
The start signal IN is also supplied from the controller 104 to the last n-th stage RS3 (n). Output signals OUT2 to OUTn from the subsequent stages RS3 (2) to RS3 (n) are further supplied to the (n-1) th stages RS3 (1) to RS3 (n-1), respectively.
[0107]
Next, the configuration of each stage RS3 (1) to RS3 (n) of the gate driver 102 will be described with reference to the circuit configuration diagram of FIG. Here, the first stage RS3 (1) will be described as an example.
[0108]
As shown in FIG. 10, the first stage RS3 (1) of the gate driver 102 in this embodiment includes the n-MOSs 201 to 206 having the basic configuration described in the first embodiment and the n-th additional configuration. In addition to the MOSs 301, 302, 401, and 402, an n-MOS 207 included as a basic configuration is further included.
[0109]
The signal φ4 is supplied to the gate of the n-MOS 207, and the selection signal OUT2 output from the second stage RS3 (2) as the subsequent stage is supplied to the drain. When the high-level signal φ4 is supplied to the gate of the n-MOS 207 and the n-MOS 207 is turned on, if a high-level selection signal OUT2 is supplied from the second stage RS3 (2), a current flows between the drain and source. The flow also charges the wiring capacitors C2, C5, CC1, and CC2 of the stage RS3 (1).
[0110]
That is, the n-MOS 207 is supplied with a high level signal φ4 at its gate, and the other n-MOSs 202 to 206 in the first stage RS3 (1) are replaced with a high level signal at the gate of the n-MOS 201. The operation is the same as when φ1 is supplied. Further, the n-MOS 207 reverses the selection direction of the gate driver 102 by charging the wiring capacitors C2, C5, CC1, and CC2 with the selection signal OUT2 from the second stage RS3 (2) (the subsequent stage). It has a function to make. Here, only one of the signal φ1 (or signal φ2) and the signal φ4 (or signal φ3) supplied from the controller 104 is set to the high level.
[0111]
Note that the odd-numbered stages RS3 (k) (k: 3, 5,..., N−1) except the first of the gate driver 102 are configured so that the start signal IN supplied to the drain of the n-MOS 201 is obtained. If the selection signal OUTk-1 output from the previous stage RS3 (k-1) is replaced, the configuration is the same as that of the first stage RS3 (1).
[0112]
The configuration of the n-th stage RS3 (n) of the gate driver 102 is such that the signal φ1 supplied to the gate of the n-MOS 201 is the signal φ2, and the start signal IN supplied to the drain of the n-MOS 201 is the previous stage RS3 ( The selection signal OUTn−1 output from (n−1), the signal φ4 supplied to the gate of the n-MOS 207 to the signal φ3, and the selection signal OUTn + 1 from the previous stage supplied to the drain of the n-MOS 207 to the start signal IN. In addition, the signal CK1 supplied to the drain of the n-MOS 205 through the n-MOS 301 is replaced with the signal ¬CK1, and the signal ¬CK1 supplied to the gate of the n-MOS 204 through the n-MOS 302 is replaced with the signal CK1. The configuration is the same as that of the first stage RS3 (1).
[0113]
Further, the configuration of the even-numbered stages RS3 (k) (k: 2, 4,..., N−2) excluding the nth of the gate driver 102 is configured to use the signal φ1 supplied to the gate of the n-MOS 201 as a signal. In φ2, the start signal IN supplied to the drain of the n-MOS 201 is the selection signal OUTk-1 output from the previous stage RS3 (k-1), the signal φ4 supplied to the gate of the n-MOS 207 is the signal φ3, If the signal CK1 supplied to the drain of the n-MOS 205 via the n-MOS 301 is replaced with the signal ¬CK1, and the signal ¬CK1 supplied to the gate of the n-MOS 204 via the n-MOS 302 is replaced with the signal CK1, 1 The configuration is the same as that of the second stage RS3 (1).
[0114]
The operation of the digital still camera according to this embodiment will be described below. In this digital still camera, the operation of the gate driver 102 is different from that of the first embodiment, and the angle of the lens unit 2 with respect to the camera body 1 when the mode setting key 14a is set to the shooting mode. It operates in either the forward direction or the reverse direction.
[0115]
That is, when the lens arranged in the lens unit 2 is directed in the direction opposite to the liquid crystal display device 17 arranged in the camera body 1, the gate driver 102 operates in the forward direction according to the control signal Gcnt. Then, the gate lines GL1 to GLn are sequentially selected. On the other hand, when the lens is directed in the same direction as the liquid crystal display device 17, the gate driver 102 operates in the reverse direction according to the control signal Gcnt to sequentially select the gate lines GLn to GL1.
[0116]
First, the forward operation of the gate driver 102 will be described with reference to the timing chart of FIG. As shown in the figure, the signals φ3 and φ4 are always at a low level, and the n-MOS 207 is always off in each stage RS3 (1) to RS3 (n). For this reason, the operation of the gate driver 102 in this embodiment is substantially the same as that of the first embodiment shown in FIG.
[0117]
Next, the reverse operation of the gate driver 102 will be described with reference to the timing chart of FIG. As shown in the figure, the signals φ1 and φ2 are always at a low level, and the n-MOS 201 is always off in each stage RS3 (1) to RS3 (n). Further, the timing when the signal φ3 becomes high level and the timing when the signal φ4 becomes high level are staggered in the same manner as the signals φ1 and φ2 in the forward operation. Furthermore, the levels of the signals CK1 and ¬CK1 included in the control signal Gcnt output from the controller 104 are reversed from those in the forward operation.
[0118]
Between timings T0 and T1, a high-level start signal IN is supplied from the controller 104 to the drain of the n-MOS 207 in the nth stage RS3 (n). During this period, when the signal φ3 becomes high level, the n-th stage n-MOS 207 is turned on, so that the wiring capacitors C2, C5, CC1, and CC2 of the nth stage RS3 (n) are charged. Becomes the high level. Thereafter, up to timing T1, the n-MOSs 202, 204, 205, 206, 301, and 302 in the nth stage RS3 (n) operate in the same manner as described in the first embodiment.
[0119]
Next, while the signal ¬CK1 is at the high level from timing T1 to T2, the high-level selection signal OUTn is output from the nth stage RS3 (n) to the nth gate line GLn. Further, the high-level selection signal OUTn output from the nth stage RS3 (n) is supplied to the drain of the n-MOS 207 of the (n-1) th stage RS3 (n-1) during this period.
[0120]
When the signal φ4 becomes high level between the timings T1 and T2, the n−1 MOS transistor 207 of the (n−1) th stage is turned on, so that the wiring capacitances C2, C5, CC1, and CC2 of the stage RS3 (n−1) Charges are charged, and these potential levels become high levels. Thereafter, until the timing T2, the n-MOSs 202, 204, 205, 206, 301, and 302 in the (n-1) th stage RS3 (n-1) are the same as those described in the first embodiment. To work.
[0121]
Next, while the signal CK1 is at the high level from the timing T2 to the timing T3, the high level selection signal OUTn-1 from the (n-1) th stage RS3 (n-1) is the n-1th gate line. It is output to GLn-1. The high-level selection signal OUTn-1 output from the (n-1) th stage RS3 (n-1) is supplied to the drain of the n-MOS 207 of the (n-2) th stage RS3 (n-2) during this period. Is done.
[0122]
Thereafter, by repeating the same operation, OUTn, OUTn−1,..., OUT3, OUT2 and OUT1 become high level in order in every horizontal period, and the gate lines GLn and GLn− of the liquid crystal display element 101 are increased. 1,..., GL3, GL2, and GL1 are sequentially selected.
[0123]
Note that the high-level start signal IN is also supplied to the drain of the n-MOS 201 in the first stage RS3 (1) between the timings T0 and T1. However, since the signal φ1 supplied to the gate of the n-MOS 201 of the first stage RS3 (1) does not become high level during this period, the wiring capacitances C2, C5, CC1, and the like of the first stage RS3 (1), CC2 is not charged, and the high-level selection signal OUT1 is not output from the first stage RS3 (1).
[0124]
The wiring capacitances C2, C5, CC1, and CC2 of the first stage RS3 (1) are second through the n-MOS 207 that is turned on by a signal φ4 that is at a high level between timings T (n−1) and Tn. Charge is charged when the selection signal OUT2 from the stage RS3 (2) is supplied. When the signal CK1 from the timing Tn to T (n + 1) is at the high level, the high-level selection signal OUT1 is output from the first stage RS3 (1) to the gate line GL1 of the first row. .
[0125]
The operation of the digital still camera according to this embodiment will be described below with a specific example. Here, a case where the mode setting key 14a is set to the shooting mode will be described as an example.
[0126]
First, as shown in FIG. 13A, the operation of the digital still camera when taking an image of the subject 1000 on the front side as viewed from the photographer will be described. In this case, the photographer rotates the lens 2 a of the lens unit 2 on the same side as the liquid crystal display device 17 of the camera main body 1, that is, the camera main body 1 is about 0 ° with respect to the lens unit 2. An image of the subject 1000 is taken by moving the image. At this time, as shown in FIG. 13 (a), the arrangement of the pixels P (1,1) to P (n, m) of the liquid crystal display element 101 coincides with the original vertical and horizontal directions. An instruction is sent to the controller 104 of the display device 17 to operate the gate driver 102 in the forward direction.
[0127]
In addition, the arrangement of the lens unit 2 in this state also matches the original vertical and horizontal directions. Here, assuming that the image formed on the CCD surface of the CCD image pickup device 15 is not reversed in the vertical and horizontal directions, it is horizontally from left to right and vertically from top to bottom in FIG. The CCD is scanned, and image data of each pixel is sent from the CCD imaging device 15 to the CPU 11. Image data that has undergone predetermined processing by the CPU 11 is also sent to the liquid crystal display device 17 via the bus 10 in this order.
[0128]
In the liquid crystal display device 17, the controller 104 temporarily expands the image received from the bus 10 in the frame memory 104fm, and supplies the image data IMG to the data driver 103 in this order in accordance with the output timing of the control signals Gcnt and Dcnt. The data driver 103 takes in the image data IMG from the top to the bottom and outputs it to the data line DL line by line.
[0129]
On the other hand, according to the control signal Gcnt from the controller 104, the gate driver 102 selects the high level selection signals OUT1, OUT2,... GLn in the order of the gate lines GL1, GL2,.・ Outputs OUTn. By such an operation, the liquid crystal display element 101 is driven, and an image in the same direction as the subject 1000 (an image in the same direction as the image taken by the CCD imaging device 15) is displayed as shown in FIG. 13B. .
[0130]
Next, as shown in FIG. 14A, an operation of the digital still camera when an image of the subject 1000 on the photographer side when viewed from the digital still camera is taken will be described. In this case, the photographer rotates the lens 2 a of the lens unit 2 on the side opposite to the liquid crystal display device 17 of the camera body 1, that is, the camera body 1 is about 180 ° with respect to the lens unit 2. An image of the subject 1000 is taken by moving the image. At this time, as shown in FIG. 14A, the arrangement of the pixels P (1, 1) to P (n, m) of the liquid crystal display element 101 is reversed with respect to the original vertical direction. An instruction is sent to the controller 104 of the device 17 to operate the gate driver 102 in the reverse direction.
[0131]
On the other hand, the arrangement of the lens unit 2 in this state matches the original vertical and horizontal directions. Here, assuming that the image formed on the CCD surface of the CCD image pickup device 15 is not reversed vertically and horizontally, it is horizontally from right to left and vertically from bottom to top in FIG. The CCD is scanned, and image data of each pixel is sent from the CCD imaging device 15 to the CPU 11. Image data that has undergone predetermined processing by the CPU 11 is also sent to the liquid crystal display device 17 via the bus 10 in this order.
[0132]
In the liquid crystal display device 17, the controller 104 temporarily expands the image received from the bus 10 in the frame memory 104fm, and supplies the image data IMG to the data driver 103 in this order in accordance with the output timing of the control signals Gcnt and Dcnt. The data driver 103 takes in the image data IMG from the bottom to the top and outputs it to the data line DL line by line.
[0133]
On the other hand, according to the control signal Gcnt from the controller 104, the gate driver 102 selects the high level selection signals OUTn, OUTn− in the order of the gate lines GLn, GLn−1,. 1,..., OUT1 are output. By such an operation, the liquid crystal display element 101 is driven, and an image in the same direction as the subject 1000 (an image obtained by vertically inverting the image captured by the CCD imaging device 15) is displayed as shown in FIG. 13B. .
[0134]
As described above, in the gate driver 102 applied to the digital still camera according to this embodiment, the gate lines GL1 to GLn of the liquid crystal display element 101 are set to the high level only by controlling the signal supplied from the controller 104. The direction in which the selection signals OUT1 to OUTn are output can be either forward or reverse. Therefore, an upside down image can be displayed on the liquid crystal display element 101 without performing complicated control for reading an image from the frame memory 104fm. For this reason, when the camera body 1 is rotated with respect to the lens unit 2 and shooting is performed, an easy-to-understand image can be displayed for the photographer who has displayed the mirror surface with easy control.
[0135]
Also in this embodiment, as in the first embodiment, there is an effect that the level of the selection signals OUT1 to OUTn output from the applied gate driver 102 is not attenuated even if it is at a later stage.
[0136]
Also in this embodiment, as in the first embodiment, it is possible to obtain the effect of reducing the power consumption with respect to the related-art gate driver shown in FIG.
[0137]
[Modification of Embodiment]
The present invention is not limited to the first to third embodiments described above, and various modifications and applications are possible. Hereinafter, modifications of the above-described embodiment that can be applied to the present invention will be described.
[0138]
I. Modification regarding the configuration of each stage of the gate driver 102
Each stage of the gate driver 102 is not limited to the configuration shown in the first to third embodiments. Hereinafter, the configuration of each stage of the gate driver 102 in the modification will be described with reference to FIGS.
[0139]
As shown in FIG. 15, the n-MOS 402 shown in FIG. 4 may be replaced with a pull-up resistance element 412. In the case of FIG. 4, the potential input to the gate of the n-MOS 204 can only be increased to Vdd−Vth (Vth: threshold voltage of the n-MOS 402) because of the gate capacitance of the n-MOS 402. The gate potential of the MOS 204 can be raised to almost the power supply voltage Vdd.
[0140]
Further, as shown in FIG. 16, the n-MOS 401 shown in FIG. 4 may be replaced with a pull-down resistance element 411.
[0141]
Further, as shown in FIG. 17, it is possible to adopt a configuration in which the elements for pull-up and pull-down such as the n-MOS 401 and 402 shown in FIG. 4 are not inserted as an additional configuration. In this case, the power consumed by the n-MOSs 401 and 402 is unnecessary, although it is inferior to that shown in FIG. In the case of the circuit configuration of FIG. 17, the circuit scale can be made smaller than in the case of FIG.
[0142]
Further, as shown in FIG. 18, the signal φ1 or φ2 is supplied to the gate, and the start signal IN (first stage) or the selection signal OUTk-1 (second and subsequent stages) output from the previous stage is supplied to the drain. The n-MOS 311 may be further included as an additional configuration. In this case, the source of the n-MOS 201 is not connected to the gates of the n-MOSs 301 and 302, the source of the n-MOS 311 is connected to the gates of the n-MOS 301 and the n-MOS 302, and a wiring capacitor CC1 is connected to the wiring between them. , CC2 is formed.
[0143]
In this way, by supplying the start signal IN or the selection signal OUTk-1 from the previous stage separately to the gates of the n-MOSs 202 and 205 and the gates of the n-MOSs 301 and 302, the n-MOSs 202 and 205 are supplied. And n-MOS 301 and 302 can be prevented from interfering with each other, and the operation stability of the circuit can be improved.
[0144]
Also in this case, the n-MOS 402 can be changed to a pull-up resistor element 412 as shown in FIG. Also, as shown in FIG. 20, the n-MOS 401 can be changed to a pull-down resistance element 411. Furthermore, as shown in FIG. 21, pull-up and pull-down elements may not be included as additional components at each stage.
[0145]
Also, as shown in FIG. 22, the signal φ1 or φ2 is supplied to the gate, and the start signal IN (first stage) or the selection signal OUTk-1 (second and subsequent stages) output from the previous stage is supplied to the drain. N-MOSs 321 and 322 may be further included as an additional configuration. In this case, the source of the n-MOS 201 is not connected to the gates of the n-MOSs 301 and 302, the source of the n-MOS 321 is connected to the gate of the n-MOS 301 to form the wiring capacitor CC1, and the source of the n-MOS 322 is A wiring capacitance CC2 is formed by being connected to the gate of the n-MOS 302.
[0146]
In this way, by supplying the start signal IN or the selection signal OUTk-1 from the previous stage separately to the gates of the n-MOSs 202 and 205, the gate of the n-MOS 301, and the gate of 302, Mutual interference between the MOSs 202 and 205 and the n-MOSs 301 and 302 can be prevented, and the operation stability of the circuit can be improved.
[0147]
Also in this case, as shown in FIG. 23, the n-MOS 402 can be changed to a pull-up resistance element 412. Further, as shown in FIG. 24, the n-MOS 401 can be changed to a pull-down resistance element 411. Further, as shown in FIG. 25, pull-up and pull-down elements may not be included as additional components at each stage.
[0148]
26, the n-MOS 301 and 401 shown in FIG. 4 are not provided, and the signal CK1 (odd number stage) or the signal ¬CK1 (even number stage) supplied from the controller 104 is n−. It may be directly supplied to the drain of the MOS 205. Even in this case, the power consumption of the gate driver 102 as a whole can be reduced by the difference between the power consumption of the n-MOS 204 and the power consumption of the n-MOS 302.
[0149]
Even in this case, as shown in FIG. 27, the n-MOS 402 can be changed to a pull-up resistance element 412. Furthermore, as shown in FIG. 28, the pull-up element may not be included as an additional configuration in each stage.
[0150]
Furthermore, as shown in FIG. 29, the signal φ1 or φ2 is supplied to the gate, and the start signal IN (first stage) or the selection signal OUTk-1 (second and subsequent stages) output from the previous stage is supplied to the drain. The n-MOS 311 may be further included as an additional configuration. In this case, the source of the n-MOS 201 is not connected to the gate of the n-MOS 302, and the source of the n-MOS 311 is connected to the gate of the n-MOS 302 to form the wiring capacitor CC2.
[0151]
In this way, by supplying the start signal IN or the selection signal OUTk-1 from the previous stage separately to the gates of the n-MOSs 202 and 205 and the gate of the n-MOS 302, the n-MOSs 202 and 205 -The mutual interference of the MOS 302 can be prevented and the operational stability of the circuit can be improved.
[0152]
Also in this case, the n-MOS 402 can be changed to a pull-up resistance element 412 as shown in FIG. Furthermore, as shown in FIG. 31, the pull-up element may not be included as an additional configuration at each stage.
[0153]
32, the n-MOS 302 and 402 shown in FIG. 4 are not provided, and the signal ¬CK1 (odd number stage) or the signal CK1 (even number stage) supplied from the controller 104 is n−. It may be directly supplied to the gate of the MOS 204. Even in this case, the power consumption of the gate driver 102 as a whole can be reduced by the difference between the power consumption of the n-MOS 205 and the power consumption of the n-MOS 301.
[0154]
Also in this case, the n-MOS 401 can be changed to a pull-down resistance element 411 as shown in FIG. Furthermore, as shown in FIG. 34, pull-down elements may not be included as constituent elements at each stage.
[0155]
Furthermore, as shown in FIG. 35, the main configuration does not include the n-MOS 204, and in the odd-numbered stage, the signal CK1 in addition to the signal φ1, and in the even-numbered stage, in addition to the signal φ2, the signal ¬CK1. May be supplied from the controller 104. In this case, the level of the output selection signal OUTk can be changed to a low level by changing the signal CK1 or the signal ¬CK1 to a low level at the switching timing of the horizontal period.
[0156]
Also in this case, the n-MOS 401 can be changed to a pull-down resistance element 411 as shown in FIG. Furthermore, as shown in FIG. 37, pull-down elements may not be included as constituent elements at each stage.
[0157]
Further, as shown in FIG. 38, the signal φ1 or φ2 is supplied to the gate, and the start signal IN (first stage) or the selection signal OUTk-1 (second and subsequent stages) output from the previous stage is supplied to the drain. The n-MOS 311 may be further included as an additional configuration. In this case, the source of the n-MOS 201 is not connected to the gate of the n-MOS 301, and the source of the n-MOS 311 is connected to the gate of the n-MOS 301 to form the wiring capacitor CC1.
[0158]
In this way, by supplying the start signal IN or the selection signal OUTk-1 from the previous stage separately to the gates of the n-MOSs 202 and 205 and the gate of the n-MOS 301, the n-MOSs 202 and 205 The mutual interference of the MOS 301 can be prevented and the operation stability of the circuit can be improved.
[0159]
Even in this case, the n-MOS 401 can be changed to a pull-down resistance element 411 as shown in FIG. Furthermore, as shown in FIG. 40, the pull-down element may not be included as a component of each stage.
[0160]
As shown in FIG. 41, as in the case shown in FIG. 35, the main configuration does not include the n-MOS 204, and if it is an odd-numbered stage, the signal CK1 may be an even-numbered stage in addition to the signal φ1. For example, in addition to the signal φ2, the signal ¬CK1 may be supplied from the controller 104.
[0161]
Also in this case, the n-MOS 401 can be changed to a pull-down resistance element 411 as shown in FIG. Further, as shown in FIG. 43, pull-down elements may not be included as constituent elements of each stage.
[0162]
Furthermore, for each gate driver having the configuration of the modification shown in FIGS. 15 to 43, as in the second embodiment, signals CK1 and ¬CK1 are supplied to the odd-numbered stages and the even-numbered stages. It is also possible to adjust the period during which the selection signals OUT1 to OUTn are output by supplying the signals CK2 and ¬CK2 to this stage.
[0163]
Further, for each gate driver having the structure shown in FIGS. 15 to 43, an n-MOS 207 is added to each stage, and the shift is performed in both directions as in the third embodiment. Possible gate drivers can be constructed. Here, in the case of the configuration having the n-MOSs 311, 321, and 322 among the above-described modifications, the selection signal OUTk + 1 (up to the (n−1) th stage) or the start signal IN (nth stage) from the subsequent stage. ) Is supplied to the drain, the signal φ3 (even-numbered stage) or the signal φ4 (odd-numbered stage) is supplied to the gate, and the source is further added with an n-MOS connected to the n-MOS 301 and / or 302 What is necessary is just to have as a structure.
[0164]
The n-MOS 203 shown in the first to third embodiments and FIGS. 15 to 43 may be common to the entire gate driver 102. That is, the gate driver 102 may be provided with only one n-MOS in which the reference voltage Vdd is supplied to the gate and the drain and the source is connected to the drain of the n-MOS 204 in each stage. Further, the n-MOS 203 can be replaced with a common resistive element other than a transistor individually for each stage or as a whole of the gate driver 102.
[0165]
The n-MOSs 301, 302, 401, and 402 shown in the first to third embodiments and FIGS. 15 to 43 are common to odd-numbered stages in the gate driver 102, and even-numbered. It is good also as a thing common among the steps. In this case, when the n-MOS 203 (or a resistance element replacing this) is shared by the gate driver 102, the n-MOSs 401 and 302 and the resistance elements 411 and 412 are connected to the odd-numbered stages and the even-numbered stages. The steps may be common.
[0166]
In the first to third embodiments and the modifications shown in FIGS. 15 to 43, each stage RS1 (k), RS2 (k), RS3 (k) (k: 1 to 1) of the gate driver 102. An n-channel MOS field effect transistor is used for (integer of n), but a p-channel MOS field effect transistor can also be used by inverting the polarity of the control signal. In this case, the polarity of the output selection signals OUT1 to OUTn is also negative. Further, a field effect transistor other than the MOS type may be used.
[0167]
II. Other variations
In the first to third embodiments, the case where the gate driver 102 is used to sequentially select the gate lines GL1 to GLn of the liquid crystal display element 101 and supply a predetermined voltage has been described. However, the gate driver 102 having the above configuration is also used for scanning other display elements in which display pixels are formed in a matrix, such as an organic EL display element, and further imaging elements in which imaging pixels are formed in a matrix. can do.
[0168]
In the first to third embodiments, the case where the present invention is applied to the gate driver 102 for driving the liquid crystal display element 101 in the liquid crystal display device 17 included in the digital still camera has been described. However, even with the same configuration as the gate driver 102 described above, it can be used as a shift register used for other purposes. For example, the present invention can also be applied to a shift register that outputs a signal to one gate of a phototransistor that also serves as a switching element in which a pair of gates are provided above and below a semiconductor layer with a gate insulating film interposed therebetween.
[0169]
【The invention's effect】
As described above, according to the present invention, it is possible to shift the output signal with low power consumption and without attenuating the signal level.
[Brief description of the drawings]
1A and 1B are diagrams showing a digital still camera according to a first embodiment of the present invention, in which FIG. 1A is an external configuration diagram, and FIG. 1B is a schematic circuit block diagram;
2 is a diagram illustrating a configuration of the liquid crystal display device of FIG. 1;
FIG. 3 is a diagram showing a configuration of the gate driver of FIG. 2;
FIG. 4 is a diagram showing a configuration of one stage of a gate driver in the first embodiment of the present invention.
FIG. 5 is a timing chart showing an operation of the gate driver according to the first exemplary embodiment of the present invention.
FIG. 6 is a diagram illustrating a configuration of one stage of a gate driver according to related technology.
FIG. 7 is a diagram illustrating a configuration of a gate driver according to a second embodiment of the present invention.
FIG. 8 is a timing chart showing the operation of the gate driver in the second embodiment of the present invention.
FIG. 9 is a diagram showing a configuration of a gate driver according to a third embodiment of the present invention.
FIG. 10 is a diagram showing a configuration of one stage of a gate driver in a third embodiment of the present invention.
FIG. 11 is a timing chart showing a forward operation of the gate driver according to the third embodiment of the present invention.
FIG. 12 is a timing chart showing the backward operation of the gate driver according to the third embodiment of the present invention.
FIG. 13 is a diagram for explaining the operation of a digital still camera according to a third embodiment of the present invention.
FIG. 14 is a diagram illustrating the operation of a digital still camera according to a third embodiment of the present invention.
FIG. 15 is a diagram showing another configuration of one stage of the gate driver.
FIG. 16 is a diagram showing another configuration of one stage of the gate driver.
FIG. 17 is a diagram showing another configuration of one stage of the gate driver.
FIG. 18 is a diagram showing another configuration of one stage of the gate driver.
FIG. 19 is a diagram showing another configuration of one stage of the gate driver.
FIG. 20 is a diagram illustrating another configuration of one stage of the gate driver.
FIG. 21 is a diagram showing another configuration of one stage of the gate driver.
FIG. 22 is a diagram showing another configuration of one stage of the gate driver.
FIG. 23 is a diagram showing another configuration of one stage of the gate driver.
FIG. 24 is a diagram showing another configuration of one stage of the gate driver.
FIG. 25 is a diagram showing another configuration of one stage of the gate driver.
FIG. 26 is a diagram showing another configuration of one stage of the gate driver.
FIG. 27 is a diagram showing another configuration of one stage of the gate driver.
FIG. 28 is a diagram showing another configuration of one stage of the gate driver.
FIG. 29 is a diagram showing another configuration of one stage of the gate driver.
FIG. 30 is a diagram illustrating another configuration of one stage of the gate driver.
FIG. 31 is a diagram showing another configuration of one stage of the gate driver.
FIG. 32 is a diagram showing another configuration of one stage of the gate driver.
FIG. 33 is a diagram showing another configuration of one stage of the gate driver.
FIG. 34 is a diagram showing another configuration of one stage of the gate driver.
FIG. 35 is a diagram showing another configuration of one stage of the gate driver.
FIG. 36 is a diagram showing another configuration of one stage of the gate driver.
FIG. 37 is a diagram showing another configuration of one stage of the gate driver.
FIG. 38 is a diagram showing another configuration of one stage of the gate driver.
FIG. 39 is a diagram showing another configuration of one stage of the gate driver.
FIG. 40 is a diagram illustrating another configuration of one stage of the gate driver.
FIG. 41 is a diagram showing another configuration of one stage of the gate driver.
FIG. 42 is a diagram showing another configuration of one stage of the gate driver.
FIG. 43 is a diagram showing another configuration of one stage of the gate driver.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Camera body part, 2 ... Lens unit part, 10 ... Bus, 11 ... CPU, 12 ... ROM, 13 ... RAM, 14 ... Input part, 15 ... CCD imaging device, 16 ... image memory, 17 ... liquid crystal display, 18 ... communication interface, 1A ... power key, 1B ... serial input / output terminal, 14a ... mode setting key , 14b ... shutter key, 14c ... "+" key, 14d ... "-" key, 2a ... lens, 101 ... liquid crystal display element, 101a ... TFT, 101b ... Pixel capacity, 102 ... Gate driver, 103 ... Data driver, 104 ... Controller, 104fm ... Frame memory, 201-207 ... n-channel MOS field effect transistor (main configuration) 301, 302, 311, 321, 322, 401, 402... N-channel MOS field effect transistor (additional configuration), 411, 412... Resistance element, GL 1 to GLn. Data line

Claims (12)

複数段からなるシフトレジスタであって、前記シフトレジスタの各段は、
第１または第２の電圧信号の入力に応じて、電流路の一端から供給された所定の電圧を電流路の他端に出力する第１のトランジスタと、
前記第１のトランジスタの電流路の他端から出力された所定の電圧に応じて、電流路の一端から入力された第３または第４の電圧信号を、電流路の他端に当該段の出力電圧信号として出力する第２のトランジスタと、
前記第３または第４の電圧信号のレベルが反転された反転電圧信号の入力に応じて、前記第２のトランジスタから出力された出力電圧信号を排出させる第３のトランジスタと、
ゲートが前記第１のトランジスタの前記電流路の他端に接続され、前記第１のトランジスタの前記電流路の他端から出力された前記所定の電圧に応じて前記第２のトランジスタとともにオン状態となって、電流路の一端に入力された前記反転電圧信号を前記第３のトランジスタのゲートへ出力する第４のトランジスタと、
を備えることを特徴とするシフトレジスタ。A shift register having a plurality of stages, each stage of the shift register being
A first transistor that outputs a predetermined voltage supplied from one end of the current path to the other end of the current path in response to an input of the first or second voltage signal;
In response to a predetermined voltage output from the other end of the current path of the first transistor, the third or fourth voltage signal input from one end of the current path is output to the other end of the current path. A second transistor that outputs as a voltage signal;
A third transistor for discharging an output voltage signal output from the second transistor in response to an input of an inverted voltage signal obtained by inverting the level of the third or fourth voltage signal;
A gate is connected to the other end of the current path of the first transistor, and is turned on together with the second transistor according to the predetermined voltage output from the other end of the current path of the first transistor. A fourth transistor that outputs the inverted voltage signal input to one end of the current path to the gate of the third transistor;
A shift register comprising: 前記第４のトランジスタは、第１のトランジスタの前記電流路の他端から出力された所定の電圧に応じて前記反転電圧信号を出力する、
ことを特徴とする請求項１に記載のシフトレジスタ。The fourth transistor outputs the inverted voltage signal according to a predetermined voltage output from the other end of the current path of the first transistor.
The shift register according to claim 1. 奇数段において、前記第１のトランジスタには前記第１の電圧信号が入力され、
偶数段において、前記第１のトランジスタには前記第２の電圧信号が入力される、
ことを特徴とする請求項１又は２に記載のシフトレジスタ。In the odd stage, the first voltage signal is input to the first transistor,
In the even-numbered stage, the second voltage signal is input to the first transistor.
The shift register according to claim 1 or 2, wherein 奇数段において、前記第２のトランジスタの電流路の一端には前記第３の電圧信号が入力され、前記第４のトランジスタには前記第３の電圧信号のレベルが反転された反転信号が入力され、
偶数段において、前記第２のトランジスタの電流路の一端には前記第４の電圧信号が入力され、前記第４のトランジスタには前記第４の電圧信号のレベルが反転された反転信号が入力される、
ことを特徴とする請求項１乃至３のいずれか１項に記載のシフトレジスタ。In the odd stage, the third voltage signal is input to one end of the current path of the second transistor, and an inverted signal obtained by inverting the level of the third voltage signal is input to the fourth transistor. ,
In the even-numbered stage, the fourth voltage signal is input to one end of the current path of the second transistor, and an inverted signal obtained by inverting the level of the fourth voltage signal is input to the fourth transistor. The
The shift register according to claim 1, wherein the shift register is a shift register. 前記第３のトランジスタと前記第４のトランジスタとの間にプルアップ用の抵抗素子を設けた、
ことを特徴とする請求項１乃至４のいずれか１項に記載のシフトレジスタ。A pull-up resistor element is provided between the third transistor and the fourth transistor;
The shift register according to claim 1, wherein: 前記第１乃至第４のトランジスタは同一チャネル型の薄膜トランジスタである、
ことを特徴とする請求項１乃至５のいずれか１項に記載のシフトレジスタ。The first to fourth transistors are thin film transistors of the same channel type.
The shift register according to claim 1, wherein 前記第１のトランジスタの電流路の他端から出力された所定の電圧に応じて前記第３または第４の電圧信号を前記第２のトランジスタの電流路の一端に供給する、前記第２のトランジスタよりも寄生容量が小さい第５のトランジスタを備える
ことを特徴とする請求項１乃至６のいずれか１項に記載のシフトレジスタ。The second transistor that supplies the third or fourth voltage signal to one end of the current path of the second transistor according to a predetermined voltage output from the other end of the current path of the first transistor. The shift register according to claim 1, further comprising a fifth transistor having a parasitic capacitance smaller than that of the shift register. 前記第２のトランジスタと前記第５のトランジスタとの間にプルダウン用の抵抗素子を設けた、
ことを特徴とする請求項７に記載のシフトレジスタ。A pull-down resistance element is provided between the second transistor and the fifth transistor.
The shift register according to claim 7. 前記第１のトランジスタは、電流路の他端から所定の電圧を前記第２のトランジスタに出力するトランジスタと、前記第４のトランジスタに出力するトランジスタとから構成される、
ことを特徴とする請求項１乃至８のいずれか１項に記載のシフトレジスタ。The first transistor includes a transistor that outputs a predetermined voltage to the second transistor from the other end of the current path, and a transistor that outputs the fourth transistor to the fourth transistor.
The shift register according to claim 1, wherein the shift register is a shift register. 前記第１のトランジスタは、電流路の他端から所定の電圧を前記第２のトランジスタに出力するトランジスタと、前記第５のトランジスタに出力するトランジスタとから構成される
ことを特徴とする請求項７又は８に記載のシフトレジスタ。The first transistor, claim, characterized in that consists of a transistor that outputs from the other end of the current path of a predetermined voltage to the second transistor, and a transistor for outputting the fifth transistor 7 Or the shift register of 8 . 複数の画素を有する素子と、各段から出力電圧信号を順次出力して前記素子が有する複数の画素を順次走査するシフトレジスタとを備え、
前記シフトレジスタの各段は、
第１または第２の電圧信号の入力に応じて、電流路の一端から供給された所定の電圧を電流路の他端に出力する第１のトランジスタと、
前記第１のトランジスタの電流路の他端から出力された所定の電圧に応じて、電流路の一端から入力された第３または第４の電圧信号を、電流路の他端に当該段の出力電圧信号として出力する第２のトランジスタと、
前記第３または第４の電圧信号のレベルが反転された反転電圧信号の入力に応じて、前記第２のトランジスタから出力された出力電圧信号を排出させる第３のトランジスタと、
ゲートが前記第１のトランジスタの前記電流路の他端に接続され、前記第１のトランジスタの前記電流路の他端から出力された前記所定の電圧に応じて前記第２のトランジスタとともにオン状態となって、電流路の一端に入力された前記反転電圧信号を前記第３のトランジスタのゲートへ出力する第４のトランジスタと、を備える、
ことを特徴とする電子装置。An element having a plurality of pixels, and a shift register that sequentially outputs an output voltage signal from each stage and sequentially scans the plurality of pixels of the element,
Each stage of the shift register
A first transistor that outputs a predetermined voltage supplied from one end of the current path to the other end of the current path in response to an input of the first or second voltage signal;
In response to a predetermined voltage output from the other end of the current path of the first transistor, the third or fourth voltage signal input from one end of the current path is output to the other end of the current path. A second transistor that outputs as a voltage signal;
A third transistor for discharging an output voltage signal output from the second transistor in response to an input of an inverted voltage signal obtained by inverting the level of the third or fourth voltage signal;
A gate is connected to the other end of the current path of the first transistor, and is turned on together with the second transistor according to the predetermined voltage output from the other end of the current path of the first transistor. And a fourth transistor that outputs the inverted voltage signal input to one end of the current path to the gate of the third transistor ,
An electronic device characterized by that. 前記第１乃至第４のトランジスタは同一チャネル型の薄膜トランジスタである、
ことを特徴とする請求項１１に記載の電子装置。The first to fourth transistors are thin film transistors of the same channel type.
The electronic device according to claim 11.
JP18760399A 1999-07-01 1999-07-01 Shift register and electronic device Expired - Fee Related JP3823614B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP18760399A JP3823614B2 (en) 1999-07-01 1999-07-01 Shift register and electronic device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP18760399A JP3823614B2 (en) 1999-07-01 1999-07-01 Shift register and electronic device

Publications (2)

Publication Number Publication Date
JP2001014881A JP2001014881A (en) 2001-01-19
JP3823614B2 true JP3823614B2 (en) 2006-09-20

Family

ID=16209011

Family Applications (1)

Application Number Title Priority Date Filing Date
JP18760399A Expired - Fee Related JP3823614B2 (en) 1999-07-01 1999-07-01 Shift register and electronic device

Country Status (1)

Country Link
JP (1) JP3823614B2 (en)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9153341B2 (en) 2005-10-18 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Shift register, semiconductor device, display device, and electronic device
JP4654923B2 (en) * 2006-01-26 2011-03-23 カシオ計算機株式会社 Shift register circuit and display driving device
KR101393635B1 (en) 2007-06-04 2014-05-09 삼성디스플레이 주식회사 Driving apparatus for display device and display device including the same
US7817771B2 (en) * 2008-12-15 2010-10-19 Au Optronics Corporation Shift register
TWI642043B (en) * 2009-09-10 2018-11-21 日商半導體能源研究所股份有限公司 Semiconductor device and display device
JP5397517B2 (en) * 2012-09-13 2014-01-22 ソニー株式会社 Bootstrap circuit

Also Published As

Publication number Publication date
JP2001014881A (en) 2001-01-19

Similar Documents

Publication Publication Date Title
KR100393750B1 (en) Shift register and electronic apparatus
US10109368B2 (en) Pulse output circuit, shift register and display device
KR101037554B1 (en) Active matrix display device and driving method thereof
JP4654923B2 (en) Shift register circuit and display driving device
JP4899327B2 (en) Shift register circuit, drive control method thereof, and drive control apparatus
US20070188431A1 (en) Display device
EP0957491A1 (en) Bi-directional shift register without stage to stage signal attenuation suitable as driving circuit for a display device and associated image sensing apparatus
JP3873165B2 (en) Shift register and electronic device
JP3809750B2 (en) Shift register and electronic device
JP3911923B2 (en) Shift register and electronic device
CN1526130A (en) Liquid crystal display and portable terminal including it
JP3800863B2 (en) Display device
JP3777894B2 (en) Shift register and electronic device
JP2004178624A (en) Bi-directional signal transmission circuit
JP3823614B2 (en) Shift register and electronic device
CN101685594B (en) Active matrix display panel and driving method thereof
JP3858136B2 (en) Shift register and electronic device
JP4569413B2 (en) Display device
JP2001035180A (en) Shift register and electronic device
JP4923858B2 (en) Shift register and electronic device
JP4956091B2 (en) Shift register and electronic device
JP2007048439A (en) Shift register and electronic device
JP2006120308A (en) Shift register and electronic apparatus

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040414

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050811

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050830

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051031

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060606

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060619

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090707

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100707

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110707

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110707

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120707

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120707

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130707

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees