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JP3820022B2 - ボールグリッドアレーパッケージ用印刷回路基板及びボールグリッドアレーパッケージの製造方法 - Google Patents

ボールグリッドアレーパッケージ用印刷回路基板及びボールグリッドアレーパッケージの製造方法 Download PDF

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JP3820022B2
JP3820022B2 JP04924598A JP4924598A JP3820022B2 JP 3820022 B2 JP3820022 B2 JP 3820022B2 JP 04924598 A JP04924598 A JP 04924598A JP 4924598 A JP4924598 A JP 4924598A JP 3820022 B2 JP3820022 B2 JP 3820022B2
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Description

【０００１】
【発明の属する技術分野】
本発明はボールグリッドアレーパッケージ用印刷回路基板及びボールグリッドアレーパッケージ並びにそれらの製造方法に関し、より詳しくは、パッケージ胴体内部への吸湿を抑制することができるとともに、パッケージの内部で発生される熱を効果的に放出することができ、しかもパッケージクラックを防止できるボールグリッドアレーパッケージ用印刷回路基板及びボールグリッドアレーパッケージ並びにそれらの製造方法に関するものである。
【０００２】
【従来の技術】
半導体集積回路素子の集積度の増加に応じて入出力ピンの数が増加する一方で、半導体素子の小型化が要求されている。このような状況に対処するために開発された半導体チップパッケージの一つがボールグリッドアレー(Ball Grid Array ;ＢＧＡ) パッケージである。ＢＧＡパッケージは、リードフレームを利用した通常のプラスチックパッケージに比べて、主基板に実装される際、実装面積を大幅に縮小することが可能であり、かつ電気的特性が優れるという長所を有する。
【０００３】
ＢＧＡパッケージと通常のパッケージとの差異点は、ＢＧＡパッケージにおいては、半導体チップと主基板間の電気的接続が、リードフレームの代わりに印刷回路基板(Printed Circuit Board ;ＰＣＢ) のような回路基板により実現されるということである。ＢＧＡパッケージは、半導体チップが印刷回路基板上に取り付けられて電気的に接続される構造を有する。また、半導体チップが取り付けられた印刷回路基板の一方の面に形成された回路配線は、半導体チップと電気的に接続されると同時に、複数のビアホールを介して印刷回路基板の他方の面に形成された外部接続端子に電気的に接続される。外部接続端子は、半導体チップが取り付けられる一方の面に形成されるのではなく、他方の面に自在に形成できるので、従来のプラスチックパッケージに比べて、主基板に対する実装面積が一層減少する。通常のＢＧＡパッケージの外部接続端子としては、ソルダボールが取り付けられたソルダバンプが使用される。
【０００４】
図６は従来のＢＧＡパッケージの断面図であり、図７は図６の印刷回路基板の熱放出用ビアホールを拡大して示す断面図である。
図６及び図７を参照すると、ＢＧＡパッケージ１００は、印刷回路基板１０を媒介として、半導体チップ２０と外部接続端子であるソルダバンプ３０とを電気的に接続させる構造を有する。
【０００５】
印刷回路基板１０は、下面と上面を有する基板胴体１９と、この基板胴体１９の両面にパターニングされた銅パターン層１２とを有する。ここで、銅パターン層１２は、半導体チップ２０とソルダバンプ３０とを電気的に接続するためのものである。基板胴体１９の上面と下面にある銅パターン層１２を相互接続させるために、基板胴体１９を貫通する複数の信号用ビアホール１４を形成する。また、信号用ビアホール１４の内壁は銅で鍍金される。基板胴体１９の上面の銅パターン層１２は、チップ実装領域６０と回路パターン１５とを含む。チップ実装領域６０は半導体チップ２０が実装される領域である。回路パターン１５は、チップ実装領域６０に近接して形成されている。チップ実装領域６０に近接する回路パターン１５の端部は、基板ボンディングパッド１７であり、ボンディングワイヤ４０により半導体チップ２０に電気的に接続される。印刷回路基板１０の下面の銅パターン層１２は、ソルダボールが取り付けられるソルダボールパッド１３を含む。チップ実装領域６０の下部に形成されたビアホールは、半導体チップ２０の動作中に生じる熱を外部に放出するための熱放出用ビアホール６２である。
【０００６】
印刷回路基板１０は、上面の基板ボンディングパッド１７及び下面のソルダボールパッド１３を除いて、全表面にソルダレジスト１６が塗布される。そして、ソルダレジスト１６の塗布工程時において、図７に示すように、ソルダレジスト１６が熱放出用ビアホール６２の内部にも充填される。
【０００７】
次に、半導体チップ２０と回路パターン１５を外部環境から保護するため、印刷回路基板１０の上面を熱硬化性樹脂のような成形樹脂で封止してパッケージ胴体５０を形成する。そして、印刷回路基板１０の下面のソルダボールパッド１３にソルダボールを取り付けた後、リフローソルダリング工程によりソルダバンプ３０を形成する。
【０００８】
【発明が解決しようとする課題】
前述の印刷回路基板１０を用いたＢＧＡパッケージ１００は、次のような問題点がある。
（１）印刷回路基板１０は、優れた吸湿性を有する。したがって、この印刷回路基板１０を用いたＢＧＡパッケージ１００は、金属リードフレームを用いた通常の半導体チップパッケージと比較して、容易に水分を吸収する。
ＢＧＡパッケージ１００の吸湿経路には、基板胴体１９を介する経路と、熱放出用ビアホール６２を介する経路がある。まず、基板胴体１９を介する吸湿は、基板胴体１９を形成する材料の基本的な物性から決まるので、この問題を克服するためには、基板胴体１９の材料を換えなければならない。次に、熱放出用ビアホール６２は、吸湿性の強いソルダレジスト１６が内部に充填される構造を有する。そして、吸湿は、印刷回路基板１０の下面の熱放出用ビアホール６２を介してチップ実装領域６０に取り付けられた半導体チップ２０にまで至るので、基板胴体１９を介する吸湿に比較してパッケージの信頼性に一層深刻な影響を及ぼす。
【０００９】
（２）ＢＧＡパッケージ１００は、パッケージ胴体５０の内部で生じる熱を放出するために熱放出用ビアホール６２を有するが、熱放出用ビアホール６２を介する熱放出特性が劣るという問題がある。
より詳しく説明すると、従来の印刷回路基板１０のチップ実装領域６０は、銅パターン層１２を広く配置した構造を有し、チップ実装領域６０の下部には、熱放出用ビアホール６２が形成され、パッケージ１００の内部で生じる熱をチップ実装領域６０及び熱放出用ビアホール６２を介して外部に放出する。しかしながら、熱放出用ビアホール６２の内部は、熱伝導度の低いソルダレジスト１６で充填されているので、熱放出用ビアホール６２を介して熱を放出することには限界がある。そこで、大部分の熱は、チップ実装領域６０を介して放出される。すなわち、実質的な熱放出特性は、チップ実装領域６０の銅パターン層１２の広さによる。
【００１０】
（３）ＢＧＡパッケージ１００は、ボイドのような不良が発生する恐れがあるという問題がある。
ソルダレジスト１６を塗布する過程において、図７に示したように、熱放出用ビアホール６２の内部は、ソルダレジスト１６の粘性によりソルダレジスト１６で充填され、この際、熱放出用ビアホール６２が不完全に充填されて、ボイド６４のような不良を引き起こす。ボイド６４は、ＢＧＡパッケージ１００が製造された後、高温、高圧下のバーンインテスト(burn in test)のような信頼性テストを実施した際に、ボイドが存在する熱放出用ビアホール６２部分の印刷回路基板１０に、クラックのような不良を招くことになる。
【００１１】
従って、本発明の目的は、熱放出用ビアホールを介する吸湿を防止し、且つ熱放出特性を向上させることができるＢＧＡパッケージ用印刷回路基板及びＢＧＡパッケージ並びにそれらの製造方法を提供することにある。
また、本発明の他の目的は、熱放出用ビアホール内でのボイドの発生を防止し、パッケージクラックを防止することができるＢＧＡパッケージ用印刷回路基板及びＢＧＡパッケージ並びにそれらの製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記課題を解決し、上記目的を達成するため、本発明では、熱放出用ビアホールの内部を熱伝導度に優れ、吸湿性の低い金属で充填する、その際、充填は、スクリーン印刷法とリフローソルダリング工程、あるいは金属ボールを用いてリフローソルダリング工程により行う。金属としては、低融点金属が好ましい。
【００１３】
【発明の実施の形態】
以下図面を参照して本発明の実施の形態を詳しく説明する。
図１は本発明の一実施の形態によるＢＧＡパッケージを示す断面図、図２は図１のパッケージのうち印刷回路基板を取り出して示す斜視図、図３は図１のチップ実装領域部分を拡大して示す切欠斜視図である。
【００１４】
図１乃至図３を参照して本発明によるＢＧＡパッケージの構造を説明する。ＢＧＡパッケージ２００は、チップ実装領域１６０と回路パターン１１５が形成された印刷回路基板１１０と、チップ実装領域１６０に取り付けられる半導体チップ１２０と、この半導体チップ１２０と回路パターン１１５を電気的に接続するボンディングワイヤ１４０のような電気的接続手段と、半導体チップ１２０とボンディングワイヤ１４０を封止して形成されるパッケージ胴体１５０と、外部接続端子であるソルダボール１３０とを含む。
【００１５】
印刷回路基板１１０は、基板胴体１１９と、この基板胴体１１９の両面にパターニングされた銅パターン層１１２とを含む。より詳しくは、印刷回路基板１１０において、基板胴体１１９は、ガラスエポキシ樹脂またはＢＴ樹脂（Bismaleimide Triazine Resin ）からなり、銅箔が上面と下面に取り付けられる。銅パターン層１１２は、取り付けられた銅箔をパターニングすることにより形成される。基板胴体１１９の上面の銅パターン層１１２は、半導体チップ１２０が実装されるチップ実装領域１６０と、チップ実装領域１６０の周囲に位置する複数の回路パターン１１５とを含む。チップ実装領域１６０に近接する回路パターン１１５の端部は、半導体チップ１２０のチップパッド１２４に電気的に接続される基板ボンディングパッド１１７である。一方、基板胴体１１９の下面の銅パターン層１１２は、ソルダボールが取り付けられるソルダボールパッド１１３と、ソルダボールパッド１１３に電気的に接続される回路パターン１１５とを含む。また、上面の回路パターン１１５と下面の回路パターン１１５とを電気的に接続するための信号用ビアホール１１４は、基板胴体１１９を貫通して形成され、その内壁は無電解鍍金法により銅で鍍金される。その結果、基板胴体１１９の上下両面の回路パターン１１５及びソルダボールパッド１１３は、互いに電気的に接続される。
【００１６】
熱放出用ビアホール１６２ａは、チップ実装領域１６０の下部に形成され、半導体チップ１２０が動作する途中で発生する熱を外部に放出するためのものである。熱放出用ビアホール１６２ａの内部は低融点金属１７２ａで充填される。以下、内部が低融点金属１７２ａで充填された熱放出用ビアホール１６２ａを″熱放出用ビア１６２″という。
【００１７】
基板胴体１１９及びその上下両面に位置する銅パターン層１１２を保護するため、上面の基板ボンディングパッド１１７及び下面のソルダボールパッド１１３を除いて、基板胴体１１９の全表面にソルダレジスト１１６を塗布する。ソルダレジスト１１６は熱放出用ビア１６２の上下面を覆う。
印刷回路基板１１０のチップ実装領域１６０には、半導体チップ１２０の下面が取り付けられる。半導体チップ１２０の上面には複数のチップパッド１２４が形成されている。
半導体チップ１２０のチップパッド１２４は、ボンディングワイヤ１４０により基板ボンディングパッド１１７に接続される。ワイヤボンディング工程を完了した後、半導体チップ１２０と回路パターン１１５を外部環境から保護するために、印刷回路基板１１０の上面を熱硬化性樹脂で封止してパッケージ胴体１５０を形成する。また、印刷回路基板１１０のソルダボールパッド１１３にソルダボール１３０を取り付けた後、リフローソルダリング工程により、ソルダバンプを形成する。
【００１８】
本発明による印刷回路基板１１０は、通常プラスチックパッケージのリードフレームストリップと同様にストリップの形態に製造される。図２に示すように、印刷回路基板ストリップには、アッセンブリ工程後に印刷回路基板ストリップを個別パッケージに切断するために使用される複数の切断用スロット１６６が形成される。この際、印刷回路基板ストリップの両端には、三つの切断用スロット１６６が形成される。印刷回路基板ストリップの中間には、四つのスロット１６６が形成される。即ち、長手方向に沿って対向する二つのスロットが形成され、且つ短辺と平行方向に沿って対向する二つのスロットが形成される。図２では、印刷回路基板ストリップの一方の端部を示しているので、三つの切断用スロット１６６が形成されている。
また、印刷回路基板ストリップの一端部に、封止樹脂を注入するためのゲート１１１が形成されており、さらに印刷回路基板ストリップの移送を案内する移送孔１６８が長手方向に沿って所定の間隔で形成されている。
【００１９】
図３を参照して、熱放出用ビア１６２が形成されたチップ実装領域１６０の構造をより詳しく説明する。チップ実装領域１６０において、基板胴体１１９の上面と下面に銅パターン層１１２が広く配置され、その両面の銅パターン層１１２を貫通して複数の熱放出用ビアホール１６２ａが形成される。また、熱放出用ビアホール１６２ａの内部は、低融点金属１７２ａで充填され、これにより熱放出用ビア１６２が形成される。基板胴体１１９の上面と下面は、ソルダレジスト１１６で塗布される。ここで、図面符号″１６３″は、チップ実装領域１６０の外側領域である。この領域１６３においてはソルダレジスト１１６が塗布されなく、基板ボンディングパッド１１７が露出される。チップ実装領域１６０に取り付けられた半導体チップ１２０のチップパッド１２４は、ボンディングワイヤ１４０により、基板ボンディングパッド１１７に電気的に接続される。
【００２０】
本発明による印刷回路基板１１０の熱放出用ビアを形成するため、熱放出用ビアホールの内部を低融点金属で充填する工程について図４及び図５を参照して説明する。
図４（ａ）を参照すると、基板胴体１１９の上面と下面に銅パターン層１１２が形成され、半導体チップが取り付けられるチップ実装領域に該当する部分に、複数の熱放出用ビアホール１６２ａが形成される。そして、熱放出用ビアホール１６２ａの内壁は、無電解鍍金法により銅で鍍金される。熱放出用ビアホール１６２ａが形成された後、基板胴体１１９の下面には、熱放出用ビアホール１６２ａの下面も覆ってソルダレジスト１１６ａが塗布される。
ここで、前述の熱放出用ビアホール１６２ａの形成工程は、信号用ビアホール（図１の１１４）の形成工程と同時に進行されることが好ましい。
【００２１】
図４（ｂ）で示すように、熱放出用ビアホール１６２ａに対応して複数のホールパターン１８２を有するマスク１８０が、基板胴体１１９の上面に配置される。その後、マスク１８０の上にスクリーン印刷用の金属ペースト１７２を供給する。金属ペースト１７２は、スキージ１９０によりマスク１８０のホールパターン１８２を介して熱放出用ビアホール１６２ａの内部に充填される。ここで、基板胴体１１９の下面にソルダレジスト１１６ａを塗布した理由は、金属ペースト１７２のスクリーン印刷工程時に、熱放出用ビアホール１６２ａの下部を介して金属ペースト１７２が流れ出すことを防ぐためである。
【００２２】
次に、図５（ａ）を参照する。図４（ｂ）でのスクリーン印刷工程が完了した後、マスク１８０は基板胴体１１９から分離され、熱放出用ビアホール１６２ａに充填された金属ペースト１７２は、リフローソルダリング工程により硬化する。これにより、熱放出用ビアホール１６２ａは、金属が充填された熱放出用ビア１６２となる。
【００２３】
金属ペースト１７２としては、熱伝導度がよく、耐湿性の強い金属が使用され、スクリーン印刷された後、リフローソルダリング工程により溶融されることにより、熱放出用ビアホール１６２ａ内に充填されて硬化する。この際、高融点を有する金属を使うと、基板胴体１１９が変形する恐れがあるので、基板胴体１１９が耐えられる溶融点を有する金属を使用しなければならない。例えば、金属ペースト１７２としては、融点が５００℃以下の低融点金属または合金が含まれた金属ペーストを使用する。具体的には、錫(Sn)、ソルダ等の低融点金属が金属ペースト１７２に含まれている。
【００２４】
このようにして低融点金属で充填された熱放出用ビア１６２を形成した後、図５（ｂ）に示すように、基板胴体１１９の上面にソルダレジスト１１６ｂを塗布することにより、印刷回路基板１１０のチップ実装領域１６０が形成される。
【００２５】
本発明の一実施の形態では、低融点金属が含有された金属ペーストを利用して熱放出用ビアを形成した。これに対して、図４（ｃ）に示すように、本発明の他の実施の形態では、低融点金属よりなる金属ボール１７４が使用される。金属ボール１７４は、マスク１８４のホールパターン１８６を介して熱放出用ビアホール１６２ａ上に配置される。次に、マスク１８４を分離した後、リフローソルダリング工程により金属ボール１７４を溶融させることにより、熱放出用ビアホール１６２ａを金属ボール１７４の低融点金属で充填して、図５（ｂ）に示したような熱放出用ビア１６２を形成する。
【００２６】
低融点金属で充填された熱放出用ビア１６２を有する印刷回路基板１１０を用いたＢＧＡパッケージ２００の製造工程を説明する。低融点金属で充填された熱放出用ビア１６２を有する印刷回路基板１１０の製造後、ＢＧＡパッケージの製造工程は、印刷回路基板１１０のチップ実装領域１６０に半導体チップ１２０を取り付ける工程と、半導体チップ１２０のチップパッド１２４と印刷回路基板１１０の基板ボンディングパッド１１７とをボンディングワイヤ１４０により接続する工程と、半導体チップ１２０とボンディングワイヤ１４０を外部の環境から保護するため封止する工程と、印刷回路基板１１０のソルダボールパッド１１３にソルダボール１３０を取り付ける工程とを含む。
【００２７】
【発明の効果】
本発明によれば、熱放出用ビアホールは、従来のソルダレジストに代わって、金属で充填される。従って、本発明によれば、熱放出用ビアホールを介してパッケージ胴体内に水分が浸透することを防止することができるとともに、熱放出特性を向上させることができる。
また、本発明によれば、熱放出用ビアホールは、スクリーン印刷工程とリフローソルダリング工程あるいは金属ボールを用いたリフローソルダリング工程により金属で充填されるので、熱放出用ビアホールの内部にボイドが発生することを防止することができる。したがって、ボイドによるパッケージクラックを防止できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態によるＢＧＡパッケージを示す断面図。
【図２】図１のパッケージのうち印刷回路基板を取り出して示す斜視図。
【図３】図１のチップ実装領域部分を拡大して示す切欠斜視図。
【図４】本発明における熱放出用ビアホールの充填工程を説明するための断面図。
【図５】本発明における熱放出用ビアホールの充填工程を説明するための断面図。
【図６】従来のＢＧＡパッケージを示す断面図。
【図７】図６の印刷回路基板の熱放出用ビアホールを拡大して示す断面図。
【符号の説明】
１１０ 印刷回路基板
１１２ 銅パターン層
１１３ ソルダボールパッド
１１４ 信号用ビアホール
１１５ 回路パターン
１１６ ソルダレジスト
１１７ 基板ボンディングパッド
１１９ 基板胴体
１２０ 半導体チップ
１２４ チップパッド
１３０ ソルダボール
１４０ ボンディングワイヤ
１５０ パッケージ胴体
１６０ チップ実装領域
１６２ 熱放出用ビア
１６２ａ 熱放出用ビアホール
１７２ａ 低融点金属

Claims (4)

  1. （ａ）上面に半導体チップが取り付けられるチップ実装領域、下面にソルダボールが取り付けられる複数のソルダボールパッドを有する基板胴体と、この基板胴体の上面と下面にパターン形成され、上面のパターンは前記半導体チップとの電気的接続のために前記チップ実装領域に近接して形成され、下面のパターンは前記ソルダボールパッドに接続される複数の回路パターンと、前記基板胴体の上面の回路パターンと下面の回路パターンとを接続するために、前記基板胴体を貫通して形成される複数の信号用ビアホールと、前記チップ実装領域の下部で前記基板胴体を貫通して形成される複数の熱放出用ビアホールと、前記基板胴体の下面に塗布されるソルダレジストとを含む印刷回路基板を準備する工程と、
    （ｂ）前記基板胴体の上面より前記熱放出用ビアホールを融点が５００℃以下の低融点金属で充填する工程と、
    （ｃ）前記低融点金属で充填された前記熱放出用ビアホールを有する前記基板胴体の上面にソルダレジストを塗布する工程と
    を含み、
    前記（ｂ）工程は、
    （ｂ１）前記基板胴体の上面に、この基板胴体の熱放出用ビアホールに対応してホールパターンが形成されたマスクを配置する工程と、
    （ｂ２）融点が５００℃以下の低融点金属が含まれた金属ペーストを前記マスク上に供給し、この金属ペーストをスクリーン印刷方法により前記熱放出用ビアホールに塗布する工程と、
    （ｂ３）前記マスクを前記基板胴体の上面から分離した後、前記熱放出用ビアホールの内部をリフローソルダリング工程により前記金属ペーストの低融点金属で充填する工程と
    を含むことを特徴とするボールグリッドアレーパッケージ用印刷回路基板の製造方法。
  2. （ａ）上面に半導体チップが取り付けられるチップ実装領域、下面にソルダボールが取り付けられる複数のソルダボールパッドを有する基板胴体と、この基板胴体の上面と下面にパターン形成され、上面のパターンは前記半導体チップとの電気的接続のために前記チップ実装領域に近接して形成され、下面のパターンは前記ソルダボールパッドに接続される複数の回路パターンと、前記基板胴体の上面の回路パターンと下面の回路パターンとを接続するために、前記基板胴体を貫通して形成される複数の信号用ビアホールと、前記チップ実装領域の下部で前記基板胴体を貫通して形成される複数の熱放出用ビアホールと、前記基板胴体の下面に塗布されるソルダレジストとを含む印刷回路基板を準備する工程と、
    （ｂ）前記基板胴体の上面より前記熱放出用ビアホールを融点が５００℃以下の低融点金属で充填する工程と、
    （ｃ）前記低融点金属で充填された前記熱放出用ビアホールを有する前記基板胴体の上面にソルダレジストを塗布する工程と
    を含み、
    前記（ｂ）工程は、
    （ｂ１）前記基板胴体の上面に、この基板胴体の熱放出用ビアホールに対応してホールパターンが形成されたマスクを配置する工程と、
    （ｂ２）融点が５００℃以下の低融点金属よりなる金属ボールを前記マスク上に供給し、この金属ボールを前記熱放出用ビアホールに配置する工程と、
    （ｂ３）前記マスクを前記基板胴体の上面から分離した後、前記熱放出用ビアホールの内部をリフローソルダリング工程により前記金属ボールの低融点金属で充填する工程と
    を含むことを特徴とするボールグリッドアレーパッケージ用印刷回路基板の製造方法。
  3. （ａ）上面に半導体チップが取り付けられるチップ実装領域、下面にソルダボールが取り付けられる複数のソルダボールパッドを有する基板胴体と、この基板胴体の上面と下面に形成され、上面のパターンは前記半導体チップとの電気的接続のために前記チップ実装領域に近接して形成され、下面のパターンは前記ソルダボールパッドに 接続される複数の回路パターンと、前記基板胴体の上面の回路パターンと下面の回路パターンとを接続するために、前記基板胴体を貫通して形成される複数の信号用ビアホールと、前記チップ実装領域の下部で前記基板胴体を貫通して形成される複数の熱放出用ビアホールと、前記基板胴体の下面に塗布されるソルダレジストとを含む印刷回路基板を準備する工程と、
    （ｂ）前記基板胴体の上面より前記熱放出用ビアホールを融点が５００℃以下の低融点金属で充填する工程と、
    （ｃ）前記低融点金属で充填された前記熱放出用ビアホールを有する前記基板胴体の上面にソルダレジストを塗布する工程と、
    （ｄ）前記チップ実装領域に複数のチップパッドを有する半導体チップを取り付ける工程と、
    （ｅ）前記半導体チップのチップパッドを前記基板胴体の上面の回路パターンに電気的接続手段により接続する工程と、
    （ｆ）前記半導体チップと前記電気的接続手段を封止する工程と、
    （ｇ）前記ソルダボールパッドの下面にソルダボールを取り付ける工程と
    を含み、
    前記（ｂ）工程は、
    （ｂ１）前記基板胴体の上面に、この基板胴体の熱放出用ビアホールに対応してホールパターンが形成されたマスクを配置する工程と、
    （ｂ２）融点が５００℃以下の低融点金属が含まれた金属ペーストを前記マスク上に供給し、この金属ペーストをスクリーン印刷方法により前記熱放出用ビアホールに塗布する工程と、
    （ｂ３）前記マスクを前記基板胴体の上面から分離し後、前記熱放出用ビアホールの内部をリフローソルダリング工程により前記金属ペーストの低融点金属で充填する工程と
    を含むことを特徴とするボールグリッドアレーパッケージの製造方法。
  4. （ａ）上面に半導体チップが取り付けられるチップ実装領域、下面にソルダボールが取り付けられる複数のソルダボールパッドを有する基板胴体と、この基板胴体の上面と下面に形成され、上面のパターンは前記半導体チップとの電気的接続のために前記チップ実装領域に近接して形成され、下面のパターンは前記ソルダボールパッドに接続される複数の回路パターンと、前記基板胴体の上面の回路パターンと下面の回路パターンとを接続するために、前記基板胴体を貫通して形成される複数の信号用ビアホールと、前記チップ実装領域の下部で前記基板胴体を貫通して形成される複数の熱放出用ビアホールと、前記基板胴体の下面に塗布されるソルダレジストとを含む印刷回路基板を準備する工程と、
    （ｂ）前記基板胴体の上面より前記熱放出用ビアホールを融点が５００℃以下の低融点金属で充填する工程と、
    （ｃ）前記低融点金属で充填された前記熱放出用ビアホールを有する前記基板胴体の上面にソルダレジストを塗布する工程と、
    （ｄ）前記チップ実装領域に複数のチップパッドを有する半導体チップを取り付ける工程と、
    （ｅ）前記半導体チップのチップパッドを前記基板胴体の上面の回路パターンに電気的接続手段により接続する工程と、
    （ｆ）前記半導体チップと前記電気的接続手段を封止する工程と、
    （ｇ）前記ソルダボールパッドの下面にソルダボールを取り付ける工程と
    を含み、
    前記（ｂ）工程は、
    （ｂ１）前記基板胴体の上面に、この基板胴体の熱放出用ビアホールに対応してホールパターンが形成されたマスクを配置する工程と、
    （ｂ２）融点が５００℃以下の低融点金属よりなる金属ボールを前記マスク上に供給し、この金属ボールを前記熱放出用ビアホールに配置する工程と、
    （ｂ３）前記マスクを前記基板胴体の上面から分離した後、前記熱放出用ビアホールの内部をリフローソルダリング工程により前記金属ボールの低融点金属で充填する工程と
    を含むことを特徴とするボールグリッドアレーパッケージの製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100676315B1 (ko) * 2000-03-15 2007-01-31 삼성전자주식회사 고 열방출 반도체 칩 패키지
US6889429B2 (en) * 2001-03-26 2005-05-10 Semiconductor Components Industries, L.L.C. Method of making a lead-free integrated circuit package
US6472741B1 (en) * 2001-07-14 2002-10-29 Siliconware Precision Industries Co., Ltd. Thermally-enhanced stacked-die ball grid array semiconductor package and method of fabricating the same
JP4000507B2 (ja) * 2001-10-04 2007-10-31 ソニー株式会社 固体撮像装置の製造方法
US7109573B2 (en) * 2003-06-10 2006-09-19 Nokia Corporation Thermally enhanced component substrate
US7042098B2 (en) * 2003-07-07 2006-05-09 Freescale Semiconductor,Inc Bonding pad for a packaged integrated circuit
JP3990347B2 (ja) * 2003-12-04 2007-10-10 ローム株式会社 半導体チップおよびその製造方法、ならびに半導体装置
JP4321287B2 (ja) * 2004-02-10 2009-08-26 ソニー株式会社 撮影装置および撮影方法、並びに、プログラム
KR100618699B1 (ko) * 2004-07-20 2006-09-08 주식회사 하이닉스반도체 웨이퍼 레벨 패키지의 제조방법
US7772705B2 (en) * 2005-02-02 2010-08-10 Toshiba America Electronic Components, Inc. Low thermal resistance package
US8022532B2 (en) * 2005-06-06 2011-09-20 Rohm Co., Ltd. Interposer and semiconductor device
US7679002B2 (en) * 2006-08-22 2010-03-16 Texas Instruments Incorporated Semiconductive device having improved copper density for package-on-package applications
KR100871794B1 (ko) 2007-07-19 2008-12-02 주식회사 동부하이텍 반도체 패키지 및 그 제조 방법
US8166650B2 (en) * 2008-05-30 2012-05-01 Steering Solutions IP Holding Company Method of manufacturing a printed circuit board
TWI479968B (zh) * 2009-09-09 2015-04-01 Advanced Semiconductor Eng 線路板製作方法、線路板及晶片封裝結構
DE102011088256A1 (de) * 2011-12-12 2013-06-13 Zf Friedrichshafen Ag Multilayer-Leiterplatte sowie Anordnung mit einer solchen
CN104135814A (zh) * 2013-05-02 2014-11-05 鸿富锦精密工业（深圳）有限公司 印刷电路板
JP5587464B2 (ja) * 2013-05-30 2014-09-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
FR3036917B1 (fr) * 2015-05-28 2018-11-02 IFP Energies Nouvelles Dispositif electronique comprenant une carte de circuit imprime avec un refroidissement ameliore.
US9769925B2 (en) * 2015-11-13 2017-09-19 Alcatel Lucent Relieved component pad for 0201 use between vias
CN111092023B (zh) * 2018-10-23 2021-10-19 碁鼎科技秦皇岛有限公司 封装基板及其制作方法
CN112752432B (zh) * 2020-11-20 2022-12-23 成都泰格微电子研究所有限责任公司 一种高效率高可靠性的印制电路板与垫片一体化装配工艺
CN114567973B (zh) * 2022-02-10 2024-04-12 上海航天电子通讯设备研究所 一种cqfp芯片自带非金属化通孔的pcb封装方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3889357A (en) * 1973-07-05 1975-06-17 Sprague Electric Co Screen printed solid electrolytic capacitor
US4109377A (en) * 1976-02-03 1978-08-29 International Business Machines Corporation Method for preparing a multilayer ceramic
US4396936A (en) * 1980-12-29 1983-08-02 Honeywell Information Systems, Inc. Integrated circuit chip package with improved cooling means
US4919970A (en) * 1986-09-15 1990-04-24 International Business Machines Corporation Solder deposition control
JP2660295B2 (ja) * 1988-08-24 1997-10-08 イビデン株式会社 電子部品搭載用基板
US5189261A (en) * 1990-10-09 1993-02-23 Ibm Corporation Electrical and/or thermal interconnections and methods for obtaining such
JPH04177889A (ja) * 1990-11-13 1992-06-25 Fujitsu Ltd 予備半田付け方法
JPH04225552A (ja) * 1990-12-27 1992-08-14 Tanaka Kikinzoku Kogyo Kk 半導体装置
JP3086066B2 (ja) * 1991-10-29 2000-09-11 富士通株式会社 クリーム状はんだの印刷方法及び電子部品のソルダリング方法
JPH05200974A (ja) * 1992-01-28 1993-08-10 Fujitsu Ltd スクリーン印刷方法
JP3174393B2 (ja) * 1992-04-24 2001-06-11 シチズン時計株式会社 電子部品搭載用基板の製造方法
US5831828A (en) * 1993-06-03 1998-11-03 International Business Machines Corporation Flexible circuit board and common heat spreader assembly
US5463191A (en) * 1994-03-14 1995-10-31 Dell Usa, L.P. Circuit board having an improved fine pitch ball grid array and method of assembly therefor
US5427865A (en) * 1994-05-02 1995-06-27 Motorola, Inc. Multiple alloy solder preform
US5492266A (en) * 1994-08-31 1996-02-20 International Business Machines Corporation Fine pitch solder deposits on printed circuit board process and product
US5561322A (en) * 1994-11-09 1996-10-01 International Business Machines Corporation Semiconductor chip package with enhanced thermal conductivity
US5620129A (en) * 1995-02-17 1997-04-15 Rogren; Philip E. Device and method for forming and attaching an array of conductive balls
US5803340A (en) * 1995-09-29 1998-09-08 Delco Electronics Corporation Composite solder paste for flip chip bumping

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