JP3816494B2

JP3816494B2 - Dry etching method and semiconductor device manufacturing method

Info

Publication number: JP3816494B2
Application number: JP2004009265A
Authority: JP
Inventors: 秀樹堂下; 光一川嶋; 武志山下
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2004-01-16
Filing date: 2004-01-16
Publication date: 2006-08-30
Anticipated expiration: 2024-01-16
Also published as: JP2005203612A

Description

この発明は、タンタル膜またはその合金膜、化合物膜のドライエッチング方法に関するものである。主に、ＤＲＡＭ（Dynamic Random Access Memory）等のメモリ素子の電荷蓄積容量部を製造する際に、高誘電率の容量絶縁膜層として使用される酸化タンタルなど化合物膜のドライエッチングを行なって、パターンを形成するドライエッチング方法および半導体装置の製造方法に関するものである。 The present invention relates to a dry etching method for a tantalum film, an alloy film thereof, or a compound film. When manufacturing charge storage capacitors for memory elements such as DRAM (Dynamic Random Access Memory), dry etching of compound films such as tantalum oxide used as high dielectric constant capacitor insulating film layers The present invention relates to a dry etching method and a method for manufacturing a semiconductor device.

近年、情報化社会の発展は目覚しく、それに伴って半導体記憶装置の需要が急速に拡大している。また機能的には、大規模な記憶容量（キャパシタ）を有し、かつ高速動作が可能なものが要求されている。これに伴って、半導体記憶装置の高集積化および高速応答性あるいは高信頼性に関する技術開発が進められている。 In recent years, the development of the information society has been remarkable, and the demand for semiconductor memory devices has been rapidly expanding. Functionally, a device having a large storage capacity (capacitor) and capable of high-speed operation is required. Along with this, technological development relating to high integration and high-speed response or high reliability of semiconductor memory devices has been advanced.

半導体記憶装置の中で、記憶情報のランダムな入出力が可能なものとしてＤＲＡＭ（Dynamic Random Access Memory）が一般的に知られている。このＤＲＡＭは、多数の記憶情報を蓄積するメモリセルのアレイと、外部との入出力に必要な周辺回路とから構成されている。通常、メモリセルは、ＭＯＳ（Metal Oxide Semiconductor）トランジスタと、これに接続された１個のキャパシタとから構成されるので１トランジスタ１キャパシタ型のメモリセルとして広く知られており、このような構成を有するメモリセルは構造が簡単なためメモリセルアレイの集積度を向上させることが容易であり、大容量のメモリ記憶装置に広く用いられている。また、メモリセルの高集積化と大容量化を実現する技術として、メモリセルに蓄えられる電荷量を増大するために、キャパシタ部の容量膜にタンタル酸化膜（Ｔａ₂Ｏ₅膜）などの高誘電体膜が使用されている。 Among semiconductor memory devices, a DRAM (Dynamic Random Access Memory) is generally known as a device capable of random input / output of stored information. This DRAM is composed of an array of memory cells for accumulating a large amount of stored information and peripheral circuits necessary for input / output with the outside. Usually, a memory cell is composed of a MOS (Metal Oxide Semiconductor) transistor and a single capacitor connected to the MOS transistor. Therefore, the memory cell is widely known as a one-transistor one-capacitor type memory cell. Since the memory cell has a simple structure, it is easy to improve the degree of integration of the memory cell array, and it is widely used in large-capacity memory storage devices. In addition, as a technology for realizing high integration and large capacity of memory cells, in order to increase the amount of charge stored in the memory cells, a high capacity film such as a tantalum oxide film (Ta ₂ O ₅ film) is used as the capacitor film of the capacitor portion. A dielectric film is used.

以下、図５の（ａ）〜（ｄ）を用いて従来のキャパシタ構造の形成方法について説明する。図５はＤＲＡＭのメモリセル部の断面図であるが、最初に、図５（ａ）に示すように、キャパシタの下部電極を基板のソース・ドレインと接続するコンタクトホールがパターニングされた第一のシリコン酸化膜１１を、半導体基板１０の上に形成する。次に、パターニングされた第一のシリコン酸化膜１１上にポリシリコン膜を堆積し、パターニング部以外のポリシリコン膜をＣＭＰ（Chemical Mechanical Polish）法、又はエッチバック法を用いて除去することによって、キャパシタの下部電極と基板１０のソース／ドレイン領域（図示せず）とを電気的に接続するためのプラグ１２を形成する。 Hereinafter, a conventional method for forming a capacitor structure will be described with reference to FIGS. FIG. 5 is a cross-sectional view of the memory cell portion of the DRAM. First, as shown in FIG. 5A, the first contact hole that connects the lower electrode of the capacitor to the source / drain of the substrate is patterned. A silicon oxide film 11 is formed on the semiconductor substrate 10. Next, a polysilicon film is deposited on the patterned first silicon oxide film 11, and the polysilicon film other than the patterning portion is removed by using a CMP (Chemical Mechanical Polish) method or an etch back method. A plug 12 for electrically connecting the lower electrode of the capacitor and a source / drain region (not shown) of the substrate 10 is formed.

次に、開口状にパターニングされた第二のシリコン酸化膜１３を、ポリシリコン膜で形成されたプラグ１２上に形成する。次に、ポリシリコン膜をパターニングされた第二のシリコン酸化膜１３上に堆積し、パターニング部以外のポリシリコン膜をＣＭＰ法、又はエッチバック法を用いて除去することによって、キャパシタの下部電極１４を形成する。この処理によって下部電極は円筒型となる。 Next, a second silicon oxide film 13 patterned into an opening is formed on the plug 12 formed of a polysilicon film. Next, a polysilicon film is deposited on the patterned second silicon oxide film 13, and the polysilicon film other than the patterning portion is removed by using a CMP method or an etch-back method, whereby the capacitor lower electrode 14 is removed. Form. By this process, the lower electrode becomes cylindrical.

次に、図５（ｂ）に示すように、キャパシタの下部電極１４が形成された第二のシリコン酸化膜１３上に、Ｔａ₂Ｏ₅膜を堆積してキャパシタ絶縁膜１５を形成する。Ｔａ₂Ｏ₅膜は、約２０〜３０の非常に高い比誘電率を有しているので、Ｔａ₂Ｏ₅膜をキャパシタ絶縁膜に用いることにより、キャパシタのキャパシタンスを増大させることができる。次に、キャパシタ絶縁膜１５上にＴｉＮ膜を堆積し、キャパシタの上部電極１６を形成する。次に、キャパシタの上部電極１６上に、フォトリソグラフィー法を用いてレジストパターン１７を形成する。 Next, as shown in FIG. 5B, a capacitor insulating film 15 is formed by depositing a Ta ₂ O ₅ film on the second silicon oxide film 13 on which the lower electrode 14 of the capacitor is formed. Since the Ta ₂ O ₅ film has a very high relative dielectric constant of about 20-30, the capacitance of the capacitor can be increased by using the Ta ₂ O ₅ film as the capacitor insulating film. Next, a TiN film is deposited on the capacitor insulating film 15 to form an upper electrode 16 of the capacitor. Next, a resist pattern 17 is formed on the upper electrode 16 of the capacitor by using a photolithography method.

次に、図５（ｃ）に示すように、レジストパターン１７をマスクとして、キャパシタの上部電極１６とキャパシタ絶縁膜１５をドライエッチングする。その後、アッシング処理、及び洗浄処理を実施することによって、キャパシタの上部電極１６とキャパシタの絶縁膜１５のパターンを形成し、メモリセルを構成するキャパシタ構造体を形成する。 Next, as shown in FIG. 5C, the upper electrode 16 of the capacitor and the capacitor insulating film 15 are dry-etched using the resist pattern 17 as a mask. Thereafter, an ashing process and a cleaning process are performed to form a pattern of the upper electrode 16 of the capacitor and the insulating film 15 of the capacitor, thereby forming a capacitor structure constituting a memory cell.

図５に示す上記従来のキャパシタ構造体の形成方法において、パターニングされた第一のシリコン酸膜１１はＣＶＤ法で形成され、例えば５００ｎｍの膜厚を有する。また、パターニングされた第一のシリコン酸化膜１１に堆積されるポリシリコン膜は減圧ＣＶＤ法により堆積される。また、第二のパターニングされたシリコン酸化膜１３はＣＶＤ法で形成され、例えば４００ｎｍの膜厚を有する。また、キャパシタの下部電極１４となるポリシリコン膜は減圧ＣＶＤ法で堆積され、例えば１００ｎｍの膜厚を有する。また、キャパシタ絶縁膜１５となるＴａ₂Ｏ₅膜はＣＶＤ法で堆積され、例えば１０ｎｍの膜厚を有する。また、キャパシタの上部電極１６となるＴｉＮ膜はＣＶＤ法で堆積され、例えば５０ｎｍの膜厚を有する。 In the conventional method for forming a capacitor structure shown in FIG. 5, the patterned first silicon acid film 11 is formed by a CVD method and has a thickness of, for example, 500 nm. The polysilicon film deposited on the patterned first silicon oxide film 11 is deposited by a low pressure CVD method. The second patterned silicon oxide film 13 is formed by a CVD method and has a film thickness of, for example, 400 nm. The polysilicon film that becomes the lower electrode 14 of the capacitor is deposited by a low pressure CVD method and has a film thickness of, for example, 100 nm. The Ta ₂ O ₅ film to be the capacitor insulating film 15 is deposited by the CVD method and has a film thickness of 10 nm, for example. Further, the TiN film that becomes the upper electrode 16 of the capacitor is deposited by the CVD method and has a film thickness of, for example, 50 nm.

ここで、従来のタンタルを含有するキャパシタ絶縁膜のパターン形成では、特許文献１で述べられているように、Ｃｌ₂ガスとＡｒガスの混合ガスを用いたドライエッチングや、特許文献２で述べられているように、Ａｒプラズマによる物理的なスパッタリング、Ｃｌ₂やＣＦ₄やＳＦ₆などのハロゲンを含むガスやその混合ガスや希ガスとの混合ガスを用いたドライエッチングが行なわれている。
特開２０００−１９６０３２号公報特開平９−８３５３４１号公報 Here, in the conventional pattern formation of the capacitor insulating film containing tantalum, as described in Patent Document 1, dry etching using a mixed gas of Cl ₂ gas and Ar gas, or Patent Document 2 is described. As described above, physical sputtering by Ar plasma, dry etching using a gas containing halogen such as Cl ₂ , CF ₄ , SF ₆ , a mixed gas thereof, or a mixed gas with a rare gas is performed.
JP 2000-196032 A Japanese Patent Laid-Open No. 9-835341

しかしながら、上記従来のようなドライエッチング法を適用すると以下のような問題点があった。すなわち、タンタルを含有する絶縁膜、例えば図５に示すＴａ₂Ｏ₅膜を、従来のようにＣｌ₂、ＣＦ₄、ＳＦ₆などのハロゲンガスを用いてドライエッチングした場合、確かにＴａ₂Ｏ₅膜をドライエッチングすることはできる。しかし、Ｔａ₂Ｏ₅膜がドライエッチングされる際に放出されるＴａとＯがレジストパターン、キャパシタ上部電極、およびＴａ₂Ｏ₅膜それぞれの側壁に再付着し、図６に示すようにレジストパターン、キャパシタ上部電極、およびＴａ₂Ｏ₅膜の側壁にＴａ酸化物層１８が形成されてしまうという問題があった。 However, application of the conventional dry etching method has the following problems. That is, when an insulating film containing tantalum, for example, a Ta ₂ O ₅ film shown in FIG. 5 is dry-etched using a halogen gas such as Cl ₂ , CF ₄ , SF ₆ as in the prior art, it is certainly Ta ₂ O. ₅ films can be dry etched. However, Ta and O released when the Ta ₂ O ₅ film is dry-etched are reattached to the side walls of the resist pattern, the capacitor upper electrode, and the Ta ₂ O ₅ film, as shown in FIG. There is a problem that the Ta oxide layer 18 is formed on the capacitor upper electrode and the side wall of the Ta ₂ O ₅ film.

さらに、図５、６に示すように、Ｔａ₂Ｏ₅膜１５の下層がシリコン酸化膜１３である場合、Ｔａ₂Ｏ₅膜をオーバーエッチングする際に、下層のシリコン酸化膜からも過剰のＯが発生する。すると、レジストパターン、キャパシタ上部電極、およびＴａ₂Ｏ₅膜の側壁に形成されているＴａ酸化物層１８の酸化が加速され、さらに多量のＴａ酸化物層がパターン側壁に形成される。 Further, as shown in FIGS. 5 and 6, when the lower layer of the Ta ₂ O ₅ film 15 is the silicon oxide film 13, when the Ta ₂ O ₅ film is over-etched, an excessive amount of O 2 is also generated from the lower silicon oxide film. Occurs. Then, the oxidation of the Ta oxide layer 18 formed on the resist pattern, the capacitor upper electrode, and the side wall of the Ta ₂ O ₅ film is accelerated, and a larger amount of Ta oxide layer is formed on the pattern side wall.

レジストパターン、キャパシタ上部電極、およびＴａ₂Ｏ₅膜の側壁に形成されたＴａ酸化物層は化合物としての結合エネルギーが非常に大いためドライエッチング後のアッシング処理や洗浄処理では分解除去することは困難であり、エッチング残渣となってしまう。このＴａ酸化物からなるエッチング残渣はパターン形成不良の要因となるため、メモリセルの歩留り低下を引起してしまう。 The resist pattern, the capacitor upper electrode, and the Ta oxide layer formed on the side wall of the Ta ₂ O ₅ film have a very large binding energy as a compound, so it is difficult to disassemble and remove by ashing or cleaning after dry etching. It becomes an etching residue. This etching residue made of Ta oxide causes a pattern formation failure, and thus causes a decrease in the yield of the memory cell.

したがって、この発明の目的は、以上のような従来の欠点を解決するもので、タンタル膜又はその合金膜や酸化膜を酸素が発生する状況下でドライエッチングするとタンタルと酸素が反応し、タンタル酸化物が被エッチング膜の側壁に再付着することを防止するドライエッチング方法および半導体装置の製造方法を提供することである。 Accordingly, an object of the present invention is to solve the above-mentioned conventional drawbacks. When dry etching is performed on a tantalum film or its alloy film or oxide film in a situation where oxygen is generated, tantalum and oxygen react to produce tantalum oxide. An object of the present invention is to provide a dry etching method and a semiconductor device manufacturing method for preventing an object from reattaching to the side wall of a film to be etched.

以上の目的を達成するために、この発明の請求項１記載のドライエッチング方法は、基板上に形成された被エッチング膜であるタンタル膜またはタンタルを主成分とする膜のドライエッチング中に酸素が放出される過程を含むドライエッチング方法であって、前記タンタル膜または前記タンタルを主成分とする膜上に形成されたホウ素を含む膜をマスクとし、前記マスクからエッチングガスのプラズマ中にホウ素を供給しながら、前記タンタル膜または前記タンタルを主成分とする膜を選択的にエッチングする。 In order to achieve the above object, according to the dry etching method of the first aspect of the present invention , oxygen is added during dry etching of a tantalum film which is a film to be etched formed on a substrate or a film mainly composed of tantalum. a dry etching method comprising the process of being released, the a tantalum film or a mask film containing boron formed film mainly containing tantalum, supplying boron from the mask during the etching gas plasma while selectively etching the film mainly containing tantalum film or the tantalum.

請求項２記載のドライエッチング方法は、基板上に形成された被エッチング膜であるタンタル膜またはタンタルを主成分とする膜のドライエッチング中に酸素が放出される過程を含むドライエッチング方法であって、前記基板をドライエッチング装置の反応室内に設置し、かつ、前記反応室内の、エッチングガスのプラズマが生成される領域にホウ素を含む部材を設置して、前記ホウ素を含む部材からエッチングガスのプラズマ中にホウ素を供給しながら、前記タンタル膜または前記タンタルを主成分とする膜を選択的にエッチングする。 The dry etching method according to claim 2 is a dry etching method including a process in which oxygen is released during dry etching of a tantalum film which is a film to be etched formed on a substrate or a film mainly composed of tantalum. The substrate is installed in a reaction chamber of a dry etching apparatus, and a member containing boron is installed in a region in the reaction chamber where an etching gas plasma is generated, and an etching gas plasma is generated from the boron containing member. While supplying boron therein, the tantalum film or the film containing tantalum as a main component is selectively etched .

請求項３記載のドライエッチング方法は、請求項１または２記載のドライエッチング方法において、前記被エッチング膜は、タンタル酸化膜である。 The dry etching method according to claim 3, wherein, in the dry etching method according to claim 1 or 2, wherein the film to be etched is tantalum oxide film.

請求項４記載のドライエッチング方法は、請求項１記載のドライエッチング方法において、前記マスクからエッチングガスのプラズマ中へのホウ素の供給は、前記マスクがエッチングされることによって行われる。The dry etching method according to claim 4 is the dry etching method according to claim 1, wherein the supply of boron from the mask into the plasma of the etching gas is performed by etching the mask.
請求項５記載のドライエッチング方法は、請求項２記載のドライエッチング方法において、前記ホウ素を含む部材からエッチングガスのプラズマ中へのホウ素の供給は、前記部材がエッチングされることによって行われる。The dry etching method according to claim 5 is the dry etching method according to claim 2, wherein the supply of boron from the member containing boron into the plasma of the etching gas is performed by etching the member.

請求項６記載の半導体装置の製造方法は、基板上に形成されたシリコン酸化膜上にタンタル膜またはタンタルを主成分とする膜を形成する工程と、前記タンタル膜または前記タンタルを主成分とする膜上にホウ素を含む膜を形成し、前記ホウ素を含む膜をパターン化する工程と、前記パターン化されたホウ素を含む膜をマスクとして、前記マスクからエッチングガスのプラズマ中にホウ素を供給しながら、前記タンタル膜または前記タンタルを主成分とする膜を選択的にエッチングするとともに前記シリコン酸化膜を露出させる工程とを含む。 7. The method of manufacturing a semiconductor device according to claim 6 , wherein a tantalum film or a film containing tantalum as a main component is formed on a silicon oxide film formed on a substrate, and the tantalum film or tantalum is used as a main component. Forming a boron-containing film on the film, patterning the boron-containing film, and using the patterned boron-containing film as a mask while supplying boron into the plasma of the etching gas from the mask; , and a step of exposing the silicon oxide film with selectively etching the tantalum film or film mainly containing tantalum.

請求項７記載の半導体装置の製造方法は、ドライエッチング装置の反応室内の、エッチングガスのプラズマが生成される領域にホウ素を含む部材を設置する工程と、シリコン酸化膜上にタンタル膜またはタンタルを主成分とする膜が形成された基板を前記反応室内に設置する工程と、前記反応室内にエッチングガスを導入して、前記ホウ素を含む部材からエッチングガスのプラズマ中にホウ素を供給しながら、前記タンタル膜または前記タンタルを主成分とする膜を選択的にエッチングするとともに前記シリコン酸化膜を露出させる工程とを含む。
請求項８記載の半導体装置の製造方法は、請求項６または７記載の半導体装置に製造方法において、前記タンタルを主成分とする膜は、タンタル酸化膜である。 The method of manufacturing a semiconductor device according to claim 7 includes a step of installing a member containing boron in a region where etching gas plasma is generated in a reaction chamber of a dry etching apparatus, and a tantalum film or tantalum on the silicon oxide film. A step of installing a substrate on which a film as a main component is formed in the reaction chamber; and introducing an etching gas into the reaction chamber and supplying boron into the plasma of the etching gas from the boron-containing member, and a step of exposing the silicon oxide film with selectively etching the film mainly containing tantalum film or the tantalum.
The method for manufacturing a semiconductor device according to claim 8 is the method for manufacturing a semiconductor device according to claim 6 or 7, wherein the film containing tantalum as a main component is a tantalum oxide film.

この発明の請求項１記載のドライエッチング方法によれば、タンタル膜またはタンタルを主成分とする膜上に形成されたホウ素を含む膜をマスクとし、マスクからエッチングガスのプラズマ中にホウ素を供給しながら、タンタル膜またはタンタルを主成分とする膜を選択的にエッチングするので、酸素の還元剤となるホウ素をエッチングのマスクから供給し、エッチング過程で生じたタンタル酸化物層の形成を抑制することができる。これはドライエッチング中に酸素が発生する過程を含むドライエッチングにおいて、ホウ素と酸素の結合エネルギー（８０８.８ｋＪ／ｍｏｌ）はタンタルと酸素の結合エネルギー（７９９.１ｋＪ／ｍｏｌ）より大きいため、ホウ素はタンタル酸化物層を容易に還元することができ、エッチングによって新たに生じたタンタル酸化物層の形成を抑制することができるためである。 According to the dry etching method of the first aspect of the present invention, a boron-containing film formed on a tantalum film or a film containing tantalum as a main component is used as a mask, and boron is supplied from the mask into plasma of an etching gas. However , since the tantalum film or the film containing tantalum as a main component is selectively etched, boron as an oxygen reducing agent is supplied from the etching mask to suppress the formation of the tantalum oxide layer generated in the etching process. Can do. This is because the bond energy of boron and oxygen (808.8 kJ / mol) is larger than the bond energy of tantalum and oxygen (799.1 kJ / mol) in dry etching including the process of generating oxygen during dry etching. This is because the tantalum oxide layer can be easily reduced and formation of a tantalum oxide layer newly generated by etching can be suppressed.

この発明の請求項２記載のドライエッチング方法によれば、基板をドライエッチング装置の反応室内に設置し、かつ、反応室内の、エッチングガスのプラズマが生成される領域にホウ素を含む部材を設置して、ホウ素を含む部材からエッチングガスのプラズマ中にホウ素を供給しながら、タンタル膜またはタンタルを主成分とする膜を選択的にエッチングするので、例えばホウ素を含む石英リングや反応室壁面に張り付けられたホウ素を含む石英体などがホウ素を含む部材として採用されることで、酸素の還元剤となるホウ素を供給し、請求項１と同様にタンタル酸化物層の形成を抑制することができる。 According to the dry etching method of claim 2 of the present invention, the substrate is installed in the reaction chamber of the dry etching apparatus, and the member containing boron is installed in the reaction chamber in the region where the etching gas plasma is generated. Then , while supplying boron into the plasma of the etching gas from a member containing boron, the tantalum film or the film containing tantalum as a main component is selectively etched, so that, for example, it is attached to a quartz ring containing boron or a reaction chamber wall surface. By adopting a quartz body containing boron as a member containing boron, boron serving as an oxygen reducing agent can be supplied, and formation of a tantalum oxide layer can be suppressed as in the first aspect.

請求項３では、被エッチング膜は、タンタル酸化膜であるので、非常に高い比誘電率を有し、キャパシタ絶縁膜に用いることにより、キャパシタのキャパシタンスを増大させることができる。 According to claim 3, the film to be etched is because tantalum oxide film has a very high dielectric constant, by using the capacitor insulating film, it is possible to increase the capacitance of the capacitor.

この発明の請求項６記載の半導体装置の製造方法によれば、基板上に形成されたシリコン酸化膜上にタンタル膜またはタンタルを主成分とする膜を形成する工程と、タンタル膜またはタンタルを主成分とする膜上にホウ素を含む膜を形成し、ホウ素を含む膜をパターン化する工程と、パターン化されたホウ素を含む膜をマスクとして、マスクからエッチングガスのプラズマ中にホウ素を供給しながら、タンタル膜またはタンタルを主成分とする膜を選択的にエッチングするとともにシリコン酸化膜を露出させる工程とを含むので、タンタル膜またはタンタルを主成分とする膜をエッチングし、その下地が酸化膜となっているような、酸素が発生する状況下でドライエッチングする場合に、酸素の還元剤となるホウ素をエッチングのマスクから供給し、タンタル酸化物層の形成を抑制することができる。実際の半導体装置を製造する例でいうとＤＲＡＭ等の半導体記憶素子を構成するキャパシタ構造体の形成工程において、その側壁に付着し、除去困難なタンタル酸化物層に起因するパターン形成不良を防止する事ができるため、高歩留りに半導体記憶素子を製造する事ができる。 According to a method of manufacturing a semiconductor device according to a sixth aspect of the present invention, a step of forming a tantalum film or a film containing tantalum as a main component on a silicon oxide film formed on the substrate, and a tantalum film or tantalum as a main component. Forming a boron-containing film on the component film, patterning the boron-containing film, and using the patterned boron-containing film as a mask while supplying boron into the etching gas plasma from the mask The step of selectively etching the tantalum film or the film containing tantalum as a main component and exposing the silicon oxide film , and etching the tantalum film or the film containing tantalum as a main component. When dry etching is performed in a situation where oxygen is generated, boron as an oxygen reducing agent is removed from the etching mask. Feeding, and it is possible to suppress the formation of the tantalum oxide layer. In an example of manufacturing an actual semiconductor device, in the process of forming a capacitor structure constituting a semiconductor memory element such as a DRAM, a pattern formation defect caused by a tantalum oxide layer that adheres to the sidewall and is difficult to remove is prevented. Therefore, a semiconductor memory element can be manufactured with a high yield.

この発明の請求項７記載の半導体装置の製造方法によれば、ドライエッチング装置の反応室内の、エッチングガスのプラズマが生成される領域にホウ素を含む部材を設置する工程と、シリコン酸化膜上にタンタル膜またはタンタルを主成分とする膜が形成された基板を反応室内に設置する工程と、反応室内にエッチングガスを導入して、ホウ素を含む部材からエッチングガスのプラズマ中にホウ素を供給しながら、タンタル膜またはタンタルを主成分とする膜を選択的にエッチングするとともにシリコン酸化膜を露出させる工程とを含むので、タンタル膜またはタンタルを主成分とする膜をエッチングし、その下地が酸化膜となっているような、酸素が発生する状況下でドライエッチングする場合に、酸素の還元剤となるホウ素を反応室に設置された部材から供給し、請求項６と同様にタンタル酸化物層の形成を抑制することができる。 According to the semiconductor device manufacturing method of the seventh aspect of the present invention, the step of installing a member containing boron in a region where the plasma of the etching gas is generated in the reaction chamber of the dry etching apparatus, and on the silicon oxide film A step in which a substrate on which a tantalum film or a film containing tantalum as a main component is formed is installed in the reaction chamber, and an etching gas is introduced into the reaction chamber, and boron is supplied into the etching gas plasma from a member containing boron. The step of selectively etching the tantalum film or the film containing tantalum as a main component and exposing the silicon oxide film , and etching the tantalum film or the film containing tantalum as a main component. When dry etching is performed in a situation where oxygen is generated, boron as an oxygen reducing agent is installed in the reaction chamber. Is supplied from the member, it is possible to suppress the formation of similarly tantalum oxide layer with claim 6.

この発明の参考例を図１および図２に基づいて説明する。図１は、本発明の参考例においてＤＲＡＭあるいはそれを含む半導体集積回路のメモリセル部の製造工程を示す工程断面図である。参考例は、タンタル酸化膜をエッチングにより酸素が発生する状況下でドライエッチングする場合に、酸素の還元剤となるホウ素をエッチングガスの形で供給し、タンタル酸化物の形成を抑制するものである。 A reference example of the present invention will be described with reference to FIGS. FIG. 1 is a process sectional view showing a manufacturing process of a memory cell portion of a DRAM or a semiconductor integrated circuit including the DRAM in a reference example of the present invention. The reference example suppresses the formation of tantalum oxide by supplying boron as an oxygen reducing agent in the form of an etching gas when dry etching is performed on a tantalum oxide film in a state where oxygen is generated by etching. .

まず、図１（ａ）に示すように、第一のシリコン酸化膜１０１を、半導体基板１００の上に形成するが、この第一のシリコン酸化膜１０１には半導体基板１００のソース・ドレイン拡散層に達するコンタクトホールがパターニングされている。次に、第一のシリコン酸化膜１０１上にポリシリコン膜を堆積し、パターニング部以外のポリシリコン膜をＣＭＰ（Chemical Mechanical Polish）法、又はエッチバック法を用いて除去することによって、キャパシタの下部電極と基板１００のソース／ドレイン領域（図示せず）とを電気的に接続するためのプラグ１０２を形成する。 First, as shown in FIG. 1A, a first silicon oxide film 101 is formed on a semiconductor substrate 100. The source / drain diffusion layer of the semiconductor substrate 100 is formed on the first silicon oxide film 101. The contact hole reaching to is patterned. Next, a polysilicon film is deposited on the first silicon oxide film 101, and the polysilicon film other than the patterning portion is removed by using a CMP (Chemical Mechanical Polish) method or an etch back method, thereby forming a lower portion of the capacitor. A plug 102 for electrically connecting the electrode and a source / drain region (not shown) of the substrate 100 is formed.

次に、第二のシリコン酸化膜１０３をポリシリコン膜で形成されたプラグ１０２上に形成し、プラグ１０２を含む領域にキャパシタの下部電極を形成するための開口部を形成する。次に、ポリシリコン膜をパターニングされた第二のシリコン酸化膜１０３上に堆積し、パターニング部以外のポリシリコン膜をＣＭＰ法、又はエッチバック法を用いて除去することによって、キャパシタの下部電極１０４を形成する。こうして形成された下部電極１０４は円筒型となっている。 Next, a second silicon oxide film 103 is formed on the plug 102 formed of a polysilicon film, and an opening for forming a lower electrode of the capacitor is formed in a region including the plug 102. Next, a polysilicon film is deposited on the patterned second silicon oxide film 103, and the polysilicon film other than the patterning portion is removed by using a CMP method or an etch back method, whereby the lower electrode 104 of the capacitor is removed. Form. The lower electrode 104 thus formed has a cylindrical shape.

次に、図１（ｂ）に示すように、キャパシタの下部電極１０４が形成された第二のシリコン酸化膜１０３上に、Ｔａ₂Ｏ₅膜を堆積してキャパシタ絶縁膜１０５を形成する。次に、キャパシタ絶縁膜１０５上にＴｉＮ膜を堆積し、キャパシタの上部電極１０６を形成する。次に、キャパシタの上部電極１０６上に、フォトリソグラフィー法を用いてレジストパターン１０７を形成する。 Next, as shown in FIG. 1B, a capacitor insulating film 105 is formed by depositing a Ta ₂ O ₅ film on the second silicon oxide film 103 on which the lower electrode 104 of the capacitor is formed. Next, a TiN film is deposited on the capacitor insulating film 105 to form an upper electrode 106 of the capacitor. Next, a resist pattern 107 is formed on the upper electrode 106 of the capacitor by using a photolithography method.

ここで、図１（ａ）〜（ｂ）に示されるキャパシタ構造体の形成方法においては、パターニングされた第一のシリコン酸膜１０１はＣＶＤ法で形成され、例えば５００ｎｍの膜厚を有している。また、パターニングされた第一のシリコン酸化膜１０１に堆積されるポリシリコン膜は減圧ＣＶＤ法により堆積される。また、第二のパターニングされたシリコン酸化膜１０３はＣＶＤ法で形成され、例えば４００ｎｍの膜厚を有している。また、キャパシタの下部電極１０４となるポリシリコン膜は減圧ＣＶＤ法で堆積され、例えば１００ｎｍの膜厚を有している。また、キャパシタ絶縁膜１０５となるＴａ₂Ｏ₅膜はＣＶＤ法で堆積され、例えば１０ｎｍの膜厚を有している。また、キャパシタの上部電極１０６となるＴｉＮ膜はＣＶＤ法で堆積され、例えば５０ｎｍの膜厚を有している。 Here, in the method for forming a capacitor structure shown in FIGS. 1A to 1B, the patterned first silicon oxide film 101 is formed by a CVD method and has a thickness of, for example, 500 nm. Yes. The polysilicon film deposited on the patterned first silicon oxide film 101 is deposited by a low pressure CVD method. The second patterned silicon oxide film 103 is formed by a CVD method and has a thickness of, for example, 400 nm. Further, the polysilicon film to be the lower electrode 104 of the capacitor is deposited by a low pressure CVD method and has a film thickness of, for example, 100 nm. The Ta ₂ O ₅ film that becomes the capacitor insulating film 105 is deposited by the CVD method and has a film thickness of, for example, 10 nm. Further, the TiN film that becomes the upper electrode 106 of the capacitor is deposited by the CVD method and has a film thickness of, for example, 50 nm.

次に、図１（ｃ）に示すように、レジストパターン１０７をマスクとして、キャパシタ上部電極１０６とキャパシタ絶縁膜１０５をドライエッチングする。ここで、キャパシタ上部電極１０６とキャパシタ絶縁膜１０５のドライエッチングには図２に示すエッチング装置を用いてすることができる。 Next, as shown in FIG. 1C, the capacitor upper electrode 106 and the capacitor insulating film 105 are dry-etched using the resist pattern 107 as a mask. Here, the etching apparatus shown in FIG. 2 can be used for dry etching of the capacitor upper electrode 106 and the capacitor insulating film 105.

図２は本発明の参考例のドライエッチングに用いるドライエッチング装置の概略断面図である。このエッチング装置の構成は次のようになっている。接地されていると共に内壁がセラミック、アルミナ又は石英等の絶縁物で覆われたチャンバ１の上に、第１の高周波電源２から第１の高周波電力が印加される誘導コイル（上部電極）３が設けられており、該誘導コイル３に第１の高周波電力が印加されると、チャンバ１の内部においてエッチングガスなどの誘導結合プラズマが発生する。チャンバ１の底部には、第２の高周波電源４から第２の高周波電力が印加される試料台（下部電極）５が設けられており、第２の高周波電力により試料台５に向かうイオンのエネルギーが制御される。尚、図示は省略しているが、試料台５の内部には、冷媒等によって試料台５の温度を０℃〜＋１００℃程度の範囲で制御する温度制御装置が設けられている。 FIG. 2 is a schematic sectional view of a dry etching apparatus used for dry etching according to a reference example of the present invention. The configuration of this etching apparatus is as follows. An induction coil (upper electrode) 3 to which a first high-frequency power is applied from a first high-frequency power source 2 is placed on a chamber 1 that is grounded and whose inner wall is covered with an insulator such as ceramic, alumina, or quartz. When the first high frequency power is applied to the induction coil 3, inductively coupled plasma such as etching gas is generated inside the chamber 1. A sample stage (lower electrode) 5 to which a second high frequency power is applied from a second high frequency power source 4 is provided at the bottom of the chamber 1, and the energy of ions directed to the sample stage 5 by the second high frequency power. Is controlled. Although not shown, a temperature control device that controls the temperature of the sample stage 5 in the range of about 0 ° C. to + 100 ° C. with a refrigerant or the like is provided inside the sample stage 5.

チャンバ１には、エッチングガスがマスフローコントローラ（図示は省略している）を介して導入口（図示は省略している）から導かれると共に、チャンバ１の圧力はターボポンプ（図示は省略している）により０．１Ｐａ〜１０Ｐａ程度の範囲に制御される。 Etching gas is introduced into the chamber 1 from an inlet (not shown) through a mass flow controller (not shown), and the pressure in the chamber 1 is a turbo pump (not shown). ) Is controlled within a range of about 0.1 Pa to 10 Pa.

以上のような構成を有するエッチング装置を用いてキャパシタ上部電極１０６とキャパシタ絶縁膜１０５のドライエッチングを本発明の参考例の方法で行うとき、同一チャンバ内でエッチング条件を切り替えて行なう。具体的なドライエッチング条件はたとえば以下の通りである。 When dry etching of the capacitor upper electrode 106 and the capacitor insulating film 105 is performed by the method of the reference example of the present invention using the etching apparatus having the above configuration, the etching conditions are switched in the same chamber. Specific dry etching conditions are as follows, for example.

キャパシタ上部電極１０６（ＴｉＮ膜）のドラエッチング条件
圧力：０．４Ｐａ
第１の高周波電力：４００Ｗ（１３．５６ＭＨｚ）
第２の高周波電力：５０Ｗ（１３．５６ＭＨｚ）
Ｃｌ₂ガス流量：１００ｍｌ／ｍｉｎ
試料台の温度：７０℃
尚、エッチング時間はエッチング中のＴｉＣｌｘの発光を計測することにより、自動終点判定で決定する。 Dry etching conditions for capacitor upper electrode 106 (TiN film) Pressure: 0.4 Pa
First high frequency power: 400 W (13.56 MHz)
Second high-frequency power: 50 W (13.56 MHz)
Cl ₂ gas flow rate: 100 ml / min
Temperature of sample stage: 70 ° C
The etching time is determined by automatic end point determination by measuring the light emission of TiClx during etching.

キャパシタ絶縁膜１０５（Ｔａ₂Ｏ₅膜）のドライエッチング条件
圧力：０．４Ｐａ
第１の高周波電力：４００Ｗ（１３．５６ＭＨｚ）
第２の高周波電力：１００Ｗ（１３．５６ＭＨｚ）
Ｃｌ₂ガス流量：６０ｍｌ／ｍｉｎ
ＢＦ₃ガス流量：４０ｍｌ／ｍｉｎ
試料台の温度：７０℃
尚、エッチング時間はエッチング中のＴａＣｌｘの発光を計測することにより、自動終点判定で決定し、エッチング残渣除去のためにオーバーエッチングを適量追加する。 Dry etching conditions for capacitor insulating film 105 (Ta ₂ O ₅ film) Pressure: 0.4 Pa
First high frequency power: 400 W (13.56 MHz)
Second high frequency power: 100 W (13.56 MHz)
Cl ₂ gas flow rate: 60 ml / min
BF ₃ gas flow rate: 40 ml / min
Temperature of sample stage: 70 ° C
The etching time is determined by automatic end point determination by measuring the light emission of TaClx during etching, and an appropriate amount of overetching is added to remove etching residues.

上記の条件では、Ｔａ₂Ｏ₅膜からなるキャパシタ絶縁膜１０５のドライエッチング時に、ホウ素を含有するＢＦ₃を使用しているため、プラズマ中にはホウ素の原子が存在している。すると、キャパシタ絶縁膜１０５自体のドライエッチングと、続くオーバーエッチング時に下層のシリコン酸化膜１０３から発生する酸素がプラズマ中のホウ素によって還元される、すなわちホウ素の酸化物が生成されて酸素濃度が減少するため結合エネルギーが強大なタンタル酸化物層が上部電極１０６とキャパシタ絶縁膜１０５の側壁に付着することが抑制できる。このエッチングでは、反応生成物としてホウ素と反応しなかった酸素とタンタルとが結合してタンタル酸化物が生じるがその量は非常にわずかであり、エッチング反応生成物のほとんどは、ＴａＣｌｘ、ＴａＦｙ、ＴａＢｚなどから構成される。 Under the above conditions, since boron-containing BF ₃ is used during dry etching of the capacitor insulating film 105 made of a Ta ₂ O ₅ film, boron atoms exist in the plasma. Then, oxygen generated from the lower silicon oxide film 103 during dry etching of the capacitor insulating film 105 itself and subsequent overetching is reduced by boron in the plasma, that is, an oxide of boron is generated to reduce the oxygen concentration. Therefore, the tantalum oxide layer having a strong binding energy can be prevented from adhering to the side walls of the upper electrode 106 and the capacitor insulating film 105. In this etching, oxygen and tantalum that did not react with boron as a reaction product are combined to produce tantalum oxide, but the amount thereof is very small, and most of the etching reaction products are TaClx, TaFy, TaBz. Etc.

従って、続くアッシング処理、及び洗浄処理において、キャパシタ上部電極１０６、キャパシタ絶縁膜１０５のドライエッチング時に形成された上記エッチング反応生成物をほぼ完全に除去できるので、キャパシタの上部電極１０６とキャパシタの絶縁膜１０５のパターン形成不良を防ぐ事ができ、高歩留りのキャパシタ構造体を形成することができる。ここで、タンタル酸化物層の形成を抑制するためには、キャパシタ絶縁膜１０５のドライエッチングで用いるＢＦ₃の流量は３０ｍｌ／ｍｉｎ〜８０ｍｌ／ｍｉｎであることが好ましい。 Accordingly, in the subsequent ashing process and cleaning process, the etching reaction product formed during the dry etching of the capacitor upper electrode 106 and the capacitor insulating film 105 can be almost completely removed, so that the capacitor upper electrode 106 and the capacitor insulating film are removed. Thus, it is possible to prevent the pattern formation failure 105 and to form a capacitor structure with a high yield. Here, in order to suppress the formation of the tantalum oxide layer, the flow rate of BF ₃ used for dry etching of the capacitor insulating film 105 is preferably 30 ml / min to 80 ml / min.

また、本参考例ではホウ素を含有するガスとしてＢＦ₃を用いたが、ＢＦ₃の代わりにＢＣｌ₃、ＢＢｒ₃、ＢＩ₃などのガスを使用しても同様の効果を得ることができる。また、本参考例では、キャパシタ上部電極とキャパシタ絶縁膜を条件を切り替えてドライエッチングしているが、キャパシタ絶縁膜のドライエッチング条件を用いて、キャパシタ上部電極とキャパシタ絶縁膜を両方連続してドライエッチングしても、同様の効果を得ることができる。 In this reference example , BF ₃ is used as a gas containing boron. However, the same effect can be obtained by using a gas such as BCl ₃ , BBr ₃ , and BI ₃ instead of BF ₃ . In this reference example , the capacitor upper electrode and the capacitor insulating film are dry-etched while switching the conditions. However, both the capacitor upper electrode and the capacitor insulating film are continuously dried using the dry etching conditions of the capacitor insulating film. Even if it etches, the same effect can be acquired.

この発明の第１の実施形態を図３に基づいて説明する。図３は、本発明の第１の実施形態においてＤＲＡＭあるいはそれを含む半導体集積回路のメモリセル部の製造工程を示す工程断面図である。第１の実施形態は、タンタル酸化膜を酸素が発生する状況下でドライエッチングする場合に、酸素の還元剤となるホウ素をエッチングのマスク材から供給し、エッチング過程で生じたタンタル酸化物の形成を抑制するものである。 The first embodiment of the present invention will be described with reference to FIG. FIG. 3 is a process sectional view showing a manufacturing process of the memory cell portion of the DRAM or the semiconductor integrated circuit including the DRAM in the first embodiment of the present invention. In the first embodiment, when dry etching is performed on a tantalum oxide film in a state where oxygen is generated, boron serving as an oxygen reducing agent is supplied from an etching mask material to form tantalum oxide generated in the etching process. It suppresses.

本実施形態の製造工程においてキャパシタ下部電極１０４より下層の製造工程は図１に示した工程と同様であるから説明を省略する。また、ドライエッチングは、図２に示したエッチング装置を用いる。まず、図３（ａ）に示すように、図１（ａ）のキャパシタ下部電極１０４が形成された構造体上に、Ｔａ₂Ｏ₅膜を堆積してキャパシタ絶縁膜２００を形成し、更にキャパシタ絶縁膜２００上にＴｉＮ膜を堆積してキャパシタの上部電極２０１を形成する。次に、キャパシタ上部電極２０１とキャパシタ絶縁膜２００のエッチングマスク材となるホウ素を含有するポリシリコン膜２０２を堆積し、ホウ素を含有するポリシリコン膜２０２上に、フォトリソグラフィー法を用いてレジストパターン２０３を形成する。 In the manufacturing process of this embodiment, the manufacturing process below the capacitor lower electrode 104 is the same as the process shown in FIG. The dry etching uses the etching apparatus shown in FIG. First, as shown in FIG. 3A, a Ta ₂ O ₅ film is deposited on the structure in which the capacitor lower electrode 104 in FIG. 1A is formed to form a capacitor insulating film 200. A TiN film is deposited on the insulating film 200 to form the upper electrode 201 of the capacitor. Next, a polysilicon film 202 containing boron, which serves as an etching mask material for the capacitor upper electrode 201 and the capacitor insulating film 200, is deposited, and a resist pattern 203 is formed on the polysilicon film 202 containing boron using a photolithography method. Form.

次に、図３（ｂ）に示すように、レジストパターン２０３をマスクとしてホウ素を含有するポリシリコン膜２０２のドライエッチングとレジストパターン２０３のアッシング処理、及び洗浄処理を行なうことによって、ホウ素を含有するポリシリコン膜２０２からなるハードマスクパターン２０４を形成する。 Next, as shown in FIG. 3B, boron is contained by performing dry etching of the polysilicon film 202 containing boron using the resist pattern 203 as a mask, ashing treatment of the resist pattern 203, and cleaning treatment. A hard mask pattern 204 made of the polysilicon film 202 is formed.

ここで、図３（ａ）〜（ｂ）に示されるキャパシタ構造体の形成方法においては、キャパシタ絶縁膜２００となるＴａ₂Ｏ₅膜はＣＶＤ法で堆積され、例えば１０ｎｍの膜厚を有している。また、キャパシタ上部電極２０１となるＴｉＮ膜はＣＶＤ法で堆積され、例えば５０ｎｍの膜厚を有している。また、キャパシタ上部電極２０１とキャパシタ絶縁膜２００のエッチングマスク材となるホウ素を含有するポリシリコン膜２０２はＣＶＤ法で例えば３００ｎｍ堆積された後に、イオン注入法等を用いてホウ素を１×Ｅ１６個／ｃｍ²注入することによって形成される。 Here, in the method for forming the capacitor structure shown in FIGS. 3A to 3B, the Ta ₂ O ₅ film to be the capacitor insulating film 200 is deposited by the CVD method and has a film thickness of, for example, 10 nm. ing. Further, the TiN film that becomes the capacitor upper electrode 201 is deposited by the CVD method and has a film thickness of, for example, 50 nm. Further, a polysilicon film 202 containing boron, which serves as an etching mask material for the capacitor upper electrode 201 and the capacitor insulating film 200, is deposited by CVD, for example, 300 nm, and then boron ions are used by ion implantation or the like. It is formed by injecting cm ² .

次に、図３（ｃ）に示すように、ハードマスクパターン２０４をマスクとして、キャパシタ上部電極２０１とキャパシタ絶縁膜２００を図２に示すドライエッチング装置を用いて、同一装置内でホウ素を含有するポリシリコン膜２０２とキャパシタ上部電極２０１に対して条件を切り替えてドライエッチングした。具体的条件を以下に示す。 Next, as shown in FIG. 3C, using the hard mask pattern 204 as a mask, the capacitor upper electrode 201 and the capacitor insulating film 200 contain boron in the same apparatus using the dry etching apparatus shown in FIG. The polysilicon film 202 and the capacitor upper electrode 201 were dry-etched while switching the conditions. Specific conditions are shown below.

キャパシタ上部電極２０１（ＴｉＮ膜）のドラエッチング条件
圧力：０．４Ｐａ
第１の高周波電力：４００Ｗ（１３．５６ＭＨｚ）
第２の高周波電力：５０Ｗ（１３．５６ＭＨｚ）
Ｃｌ₂ガス流量：１００ｍｌ／ｍｉｎ
試料台の温度：７０℃
尚、エッチング時間はエッチング中のＴｉＣｌｘの発光を計測することにより、自動終点判定で決定する。 Dora etching conditions for capacitor upper electrode 201 (TiN film) Pressure: 0.4 Pa
First high frequency power: 400 W (13.56 MHz)
Second high-frequency power: 50 W (13.56 MHz)
Cl ₂ gas flow rate: 100 ml / min
Temperature of sample stage: 70 ° C
The etching time is determined by automatic end point determination by measuring the light emission of TiClx during etching.

キャパシタ絶縁膜２００（Ｔａ₂Ｏ₅膜）のドライエッチング条件
圧力：０．４Ｐａ
第１の高周波電力：４００Ｗ（１３．５６ＭＨｚ）
第２の高周波電力：１００Ｗ（１３．５６ＭＨｚ）
Ｃｌ₂ガス流量：１００ｍｌ／ｍｉｎ
試料台の温度：７０℃
尚、エッチング時間はエッチング中のＴａＣｌｘの発光を計測することにより、自動終点判定で決定し、エッチング残渣除去のためにオーバーエッチングを適量追加する。 Dry etching conditions for capacitor insulating film 200 (Ta ₂ O ₅ film) Pressure: 0.4 Pa
First high frequency power: 400 W (13.56 MHz)
Second high frequency power: 100 W (13.56 MHz)
Cl ₂ gas flow rate: 100 ml / min
Temperature of sample stage: 70 ° C
The etching time is determined by automatic end point determination by measuring the light emission of TaClx during etching, and an appropriate amount of overetching is added to remove etching residues.

上記の条件下では、キャパシタ絶縁膜２００のドライエッチング時に、ホウ素を含有するポリシリコン膜２０２からなるエッチングマスク材もドライエッチングされるため、プラズマ中にはホウ素原子が存在することになる。すると、キャパシタ絶縁膜２００のドライエッチングと、続くオーバーエッチング時に下層のシリコン酸化膜１０３から発生する酸素がプラズマ中のホウ素に還元され、ホウ素酸化物が生成されるため、結合エネルギーが強大なタンタル酸化物層がキャパシタ上部電極２０１、キャパシタ絶縁膜２００の側壁に再付着するのを抑制できる。このエッチングでも、反応生成物としてホウ素と反応しなかった酸素とタンタルとが結合してタンタル酸化物が生じるがその量は非常にわずかであり、エッチング反応生成物のほとんどは、ＴａＣｌｘ、ＴａＦｙ、ＴａＢｚなどから構成される。 Under the above conditions, when the capacitor insulating film 200 is dry-etched, the etching mask material made of the polysilicon film 202 containing boron is also dry-etched, so that boron atoms exist in the plasma. Then, oxygen generated from the lower silicon oxide film 103 during dry etching of the capacitor insulating film 200 and subsequent overetching is reduced to boron in the plasma, and boron oxide is generated. It is possible to suppress the physical layer from reattaching to the capacitor upper electrode 201 and the side wall of the capacitor insulating film 200. Even in this etching, oxygen and tantalum that did not react with boron as a reaction product are combined to produce tantalum oxide, but the amount thereof is very small. Most of the etching reaction products are TaClx, TaFy, TaBz. Etc.

従って、続くアッシング処理、及び洗浄処理において、キャパシタ上部電極２０１、キャパシタ絶縁膜２００のドライエッチング時に形成された上記エッチング反応性生物を完全に除去できるので、キャパシタの上部電極２０１とキャパシタの絶縁膜２００のパターン形成不良を防ぐ事ができ、高歩留りのキャパシタ構造体を形成することができる。ここで、上記実施形態１で述べたエッチングマスク材であるホウ素を含有するポリシリコン膜の膜厚は、キャパシタ上部電極２０１、およびキャパシタ絶縁膜２００のドライエッチング時に消失しない膜厚に設定することが好ましい。ホウ素を含有するポリシリコン膜２０２はＣｌ₂ガスによるエッチングではエッチング速度が比較的速いためである。 Accordingly, in the subsequent ashing process and cleaning process, the etching reactive organisms formed during the dry etching of the capacitor upper electrode 201 and the capacitor insulating film 200 can be completely removed, so that the capacitor upper electrode 201 and the capacitor insulating film 200 are removed. Pattern formation defects can be prevented, and a high yield capacitor structure can be formed. Here, the thickness of the polysilicon film containing boron, which is the etching mask material described in the first embodiment, may be set to a thickness that does not disappear during dry etching of the capacitor upper electrode 201 and the capacitor insulating film 200. preferable. This is because the polysilicon film 202 containing boron has a relatively high etching rate in etching with Cl ₂ gas.

また、上部電極２０１、キャパシタ絶縁膜２００のエッチングマスクとしてはホウ素を含有するポリシリコン膜のほかホウ素を含むシリコン窒化膜も使用する事ができる。ホウ素を数モル％含有するシリコン酸化膜も使用可能であるが、この場合はエッチング中に酸素を発生させるのであまり望ましいものではない。その他酸素を実質的に含有せずホウ素を含有する絶縁膜を使用しても同様な効果が得られる。上記実施形態１で述べたエッチングマスク材に含有されるホウ素の量は、タンタル酸化物層の形成が抑制されるように、適宜調整することが好ましい。 Further, as an etching mask for the upper electrode 201 and the capacitor insulating film 200, a silicon nitride film containing boron can be used in addition to a polysilicon film containing boron. A silicon oxide film containing several mol% of boron can also be used, but in this case, oxygen is generated during etching, which is not desirable. In addition, the same effect can be obtained even when an insulating film containing substantially no oxygen and containing boron is used. The amount of boron contained in the etching mask material described in Embodiment 1 is preferably adjusted as appropriate so that the formation of the tantalum oxide layer is suppressed.

また、本実施形態１では、キャパシタ上部電極とキャパシタ絶縁膜を条件を切り替えてドライエッチングしているが、キャパシタ絶縁膜のドライエッチング条件を用いて、キャパシタ上部電極とキャパシタ絶縁膜を連続してドライエッチングしても、同様の効果を得ることができる。 In the first embodiment, the capacitor upper electrode and the capacitor insulating film are dry-etched while switching the conditions. However, the capacitor upper electrode and the capacitor insulating film are continuously dried using the dry etching conditions of the capacitor insulating film. Even if it etches, the same effect can be acquired.

この発明の第２の実施形態を図４に基づいて説明する。図４は、本発明の第２の実施形態のドライエッチングに用いるドライエッチング装置の概略断面図である。第２の実施形態は、タンタル酸化膜を酸素が発生する状況下でドライエッチングする場合に、酸素の還元剤となるホウ素をエッチング装置を構成する絶縁体から供給し、エッチング生成物としてのタンタル酸化物の形成を抑制するものである。 A second embodiment of the present invention will be described with reference to FIG. FIG. 4 is a schematic cross-sectional view of a dry etching apparatus used for dry etching according to the second embodiment of the present invention. In the second embodiment, when dry etching is performed on a tantalum oxide film in a state where oxygen is generated, boron serving as an oxygen reducing agent is supplied from an insulator constituting an etching apparatus, and tantalum oxidation as an etching product is performed. It suppresses the formation of objects.

図４において、接地されていると共に内壁がセラミック、アルミナ又は石英等の絶縁物で覆われたチャンバ１の上に、第１の高周波電源２から第１の高周波電力が印加される誘導コイル（上部電極）３が設けられており、該誘導コイル３に第１の高周波電力が印加されると、チャンバ１の内部においてエッチングガスなどの誘導結合プラズマが発生する。チャンバ１の底部には、第２の高周波電源４から第２の高周波電力が印加される試料台（下部電極）５が設けられており、第２の高周波電力により試料台５に向かうイオンのエネルギーが制御される。 In FIG. 4, an induction coil (upper part) in which a first high-frequency power is applied from a first high-frequency power source 2 on a chamber 1 that is grounded and whose inner wall is covered with an insulator such as ceramic, alumina, or quartz. Electrode) 3 is provided, and when a first high-frequency power is applied to the induction coil 3, inductively coupled plasma such as an etching gas is generated inside the chamber 1. A sample stage (lower electrode) 5 to which a second high frequency power is applied from a second high frequency power source 4 is provided at the bottom of the chamber 1, and the energy of ions directed to the sample stage 5 by the second high frequency power. Is controlled.

チャンバ１には、エッチングガスがマスフローコントローラ（図示は省略している）を介して導入口（図示は省略している）から導かれると共に、チャンバ１の圧力はターボポンプ（図示は省略している）により０．１Ｐａ〜１０Ｐａ程度の範囲に制御される。エッチングガスのプラズマは誘導コイル３と試料台５との間に発生する。そしてＤＲＡＭなどのキャパシタとなる酸化タンタル膜が形成された半導体基板は試料台５上に設置され、たとえばＣｌ₂でエッチングされる。 Etching gas is introduced into the chamber 1 from an inlet (not shown) through a mass flow controller (not shown), and the pressure in the chamber 1 is a turbo pump (not shown). ) Is controlled within a range of about 0.1 Pa to 10 Pa. Etching gas plasma is generated between the induction coil 3 and the sample stage 5. A semiconductor substrate on which a tantalum oxide film serving as a capacitor such as a DRAM is formed is placed on the sample stage 5 and etched with, for example, Cl ₂ .

このようなエッチング装置においてプラズマに曝される箇所にホウ素を含有する石英等の絶縁物を配置している。具体的には、エッチング装置のチャンバ１内壁で、かつプラズマに曝される部分にホウ素を含有する石英体３００を導入している。また、試料台（下部電極）５上で、ウェハー外周部に位置する部分にホウ素を含有する石英リング３０１を導入している。 In such an etching apparatus, an insulator such as quartz containing boron is disposed at a location exposed to plasma. Specifically, a quartz body 300 containing boron is introduced into the inner wall of the chamber 1 of the etching apparatus and a portion exposed to plasma. Further, on the sample stage (lower electrode) 5, a quartz ring 301 containing boron is introduced into a portion located on the outer periphery of the wafer.

本実施の形態におけるキャパシタ構造体の製造工程は図５の従来の工程と同一工程で実行するのであるが、キャパシタ上部電極、およびキャパシタ絶縁膜のドライエッチングに図４のエッチング装置を用いると、ドライエッチング中にホウ素を含有する絶縁体である石英体３００、石英リング３０１もある程度エッチングされてホウ素が放出され、プラズマ中にホウ素原子が存在することになる。すると、キャパシタ絶縁膜のドライエッチングと、続くオーバーエッチング時に下層のシリコン酸化膜から発生する酸素がプラズマ中のホウ素に還元され、ホウ素酸化物からなるエッチング生成物が生じるため、結合エネルギーが強大なタンタル酸化物層がキャパシタ上部電極とキャパシタ絶縁膜の側壁に再付着することを抑制することができる。従って、結果的にキャパシタの上部電極とキャパシタの絶縁膜のパターン生成不良を防ぐ事ができるので、高歩留りのキャパシタ構造体を形成できる。 The manufacturing process of the capacitor structure in the present embodiment is performed in the same process as the conventional process of FIG. 5. However, when the etching apparatus of FIG. 4 is used for dry etching of the capacitor upper electrode and the capacitor insulating film, a dry process is performed. During the etching, the quartz body 300 and the quartz ring 301 which are insulators containing boron are also etched to some extent to release boron, and boron atoms are present in the plasma. Then, oxygen generated from the lower silicon oxide film during dry etching of the capacitor insulating film and subsequent over-etching is reduced to boron in the plasma, resulting in an etching product made of boron oxide, so that tantalum with a strong binding energy is produced. It is possible to prevent the oxide layer from reattaching to the capacitor upper electrode and the side wall of the capacitor insulating film. Therefore, as a result, it is possible to prevent the pattern generation failure of the upper electrode of the capacitor and the insulating film of the capacitor, so that a high yield capacitor structure can be formed.

ここで、第２の実施形態で述べたホウ素を含有する絶縁体のホウ素の含有量は、タンタル酸化物層の形成が抑制されるように、適宜調整することが好ましい。また、本実施の形態ではホウ素を含有する石英体、石英リングを用いたが、高純度ボロンナイトライドのリングなども使用することができる。 Here, it is preferable to appropriately adjust the boron content of the insulator containing boron described in the second embodiment so that the formation of the tantalum oxide layer is suppressed. In the present embodiment, a quartz body and a quartz ring containing boron are used. However, a ring of high-purity boron nitride can also be used.

ところで、本発明の各実施形態においては、図２、４に示すＩＣＰ（Inductive Coupled Plasma）方式のドライエッチング装置を用いたが、これに代えて、例えばＲＩＥ（Reactive Ion Etching）方式、ＥＣＲ（Electron Cyclotron Resonance）方式等のプラズマ源を搭載するドライエッチング装置を用いても同様の効果が得られる。また本発明の実施形態によるエッチング方法は、ドライエッチング中に酸素が発生する環境においてタンタル酸化膜またはそれを含む積層膜を、反応生成物の再付着なくエッチングするものであるが、シリコン酸化膜など酸素を含む膜上に形成されたタンタル膜、その合金膜、酸化膜以外の化合物膜などのエッチングにおいてもそのエッチング原理から効果を発揮することは明らかである。 By the way, in each embodiment of the present invention, the ICP (Inductive Coupled Plasma) dry etching apparatus shown in FIGS. 2 and 4 is used, but instead, for example, an RIE (Reactive Ion Etching) system, an ECR (Electron) The same effect can be obtained by using a dry etching apparatus equipped with a plasma source such as a cyclotron resonance method. In addition, the etching method according to the embodiment of the present invention is a method for etching a tantalum oxide film or a laminated film including the tantalum oxide film in an environment where oxygen is generated during dry etching without reattaching a reaction product. It is clear that the etching principle is effective even in etching of a tantalum film formed on a film containing oxygen, an alloy film thereof, a compound film other than an oxide film, or the like.

本発明に係るドライエッチング方法および半導体装置の製造方法は、エッチング中に酸素が発生する条件においてタンタル膜又はその合金膜をドライエッチングする場合に、タンタルと酸素が反応してできるタンタル酸化物層の形成を抑制することができる等の効果を有し、主に、ＤＲＡＭ等のメモリ素子の電荷蓄積容量部を製造する際に、高誘電率の容量絶縁膜層として使用される酸化タンタルなど化合物膜のドライエッチングを行なって、パターンを形成する方法として有用である。 The dry etching method and the semiconductor device manufacturing method according to the present invention provide a tantalum oxide layer formed by a reaction between tantalum and oxygen when dry etching a tantalum film or an alloy film thereof under conditions where oxygen is generated during etching. A compound film such as tantalum oxide which has an effect of suppressing formation and is used as a high dielectric constant capacitor insulating film layer mainly when manufacturing a charge storage capacitor portion of a memory element such as a DRAM. This is useful as a method for forming a pattern by performing dry etching.

（ａ）〜（ｃ）は、本発明の参考例に係るドライエッチング方法を説明するための工程断面図である。(A)-(c) is process sectional drawing for demonstrating the dry etching method which concerns on the reference example of this invention. 参考例および実施形態１に係るドライエッチングに用いるエッチング装置の概略断面図である。It is a schematic sectional drawing of the etching apparatus used for the reference example and dry etching which concerns on Embodiment 1. FIG. （ａ）〜（ｃ）は、本発明の第１の実施形態に係るドライエッチング方法を説明するための工程断面図である。(A)-(c) is process sectional drawing for demonstrating the dry etching method which concerns on the 1st Embodiment of this invention. 実施形態２に係るドライエッチングに用いるエッチング装置の概略断面図である。It is a schematic sectional drawing of the etching apparatus used for the dry etching which concerns on Embodiment 2. FIG. （ａ）〜（ｃ）は、従来のドライエッチング方法を説明するための工程断面図である。(A)-(c) is process sectional drawing for demonstrating the conventional dry etching method. 従来のドライエッチング方法における課題を示す説明図である。It is explanatory drawing which shows the subject in the conventional dry etching method.

Explanation of symbols

１チャンバ
２第１の高周波電源
３誘導コイル
４第２の高周波電源
５試料台
１０半導体基板
１１パターン化された第一のシリコン酸化膜
１２ポリシリコン膜から形成されるプラグ
１３パターン化された第二のシリコン酸化膜
１４ポリシリコン膜から形成されるキャパシタ下部電極
１５Ｔａ₂Ｏ₅膜から形成されるキャパシタ絶縁膜
１６ＴｉＮ膜から形成されるキャパシタ上部電極
１７レジストパターン
１８タンタル酸化物層
１００半導体基板
１０１パターン化された第一のシリコン酸化膜
１０２ポリシリコン膜から形成されるプラグ
１０３パターン化された第二のシリコン酸化膜
１０４ポリシリコン膜から形成されるキャパシタ下部電極
１０５Ｔａ₂Ｏ₅膜から形成されるキャパシタ絶縁膜
１０６ＴｉＮ膜から形成されるキャパシタ上部電極
１０７レジストパターン
２００Ｔａ₂Ｏ₅膜から形成されるキャパシタ絶縁膜
２０１ＴｉＮ膜から形成されるキャパシタ上部電極
２０２ホウ素を含有するポリシリコン膜
２０３レジストパターン
２０４パターン化されたホウ素を含有するポリシリコン膜
３００石英体
３０１石英リング DESCRIPTION OF SYMBOLS 1 Chamber 2 1st high frequency power supply 3 Induction coil 4 2nd high frequency power supply 5 Sample stand 10 Semiconductor substrate 11 Patterned first silicon oxide film 12 Plug formed from polysilicon film 13 Patterned second Silicon oxide film 14 Capacitor lower electrode formed of polysilicon film 15 Capacitor insulating film formed of Ta ₂ O ₅ film 16 Capacitor upper electrode formed of TiN film 17 Resist pattern 18 Tantalum oxide layer 100 Semiconductor substrate 101 is formed from a first silicon oxide film 102 the second silicon oxide film 104 capacitor lower electrode 105 is formed of a polysilicon film Ta ₂ O ₅ film is a plug 103 patterned to be formed of a polysilicon film which has been patterned Capacitor insulating film 106 Formed from TiN film Containing a capacitor insulating film 201 polysilicon film 203 resist pattern 204 patterned boron containing capacitor upper electrode 202 boron formed from TiN film formed from the capacitor upper electrode 107 resist pattern 200 Ta ₂ O ₅ film Polysilicon film 300 Quartz body 301 Quartz ring

Claims

A dry etching method comprising the step of oxygen tantalum film or a tantalum is etched film formed on a substrate during the dry etching of the film mainly is released, mainly containing tantalum film or the tantalum it to a mask film containing boron formed on the membrane, while supplying the boron into the etching gas plasma from the mask, selectively etching the film mainly containing tantalum film or the tantalum A dry etching method characterized by the above.

A dry etching method including a process in which oxygen is released during dry etching of a tantalum film or a film containing tantalum as a main film to be etched formed on a substrate, wherein the substrate is placed in a reaction chamber of a dry etching apparatus. And installing a member containing boron in a region where the etching gas plasma is generated in the reaction chamber , and supplying boron from the member containing boron into the etching gas plasma. A dry etching method comprising selectively etching a film or a film containing tantalum as a main component .

The film to be etched is dry-etching method according to claim 1 or 2, wherein the tantalum oxide film.

The dry etching method according to claim 1, wherein the supply of boron from the mask into the plasma of the etching gas is performed by etching the mask.

The dry etching method according to claim 2, wherein the supply of boron from the boron-containing member into the etching gas plasma is performed by etching the member.

Forming a tantalum film or a film containing tantalum as a main component on a silicon oxide film formed on the substrate; forming a film containing boron on the tantalum film or the film containing tantalum as a main component; Using the patterned boron-containing film as a mask , the tantalum film or the tantalum as a main component while supplying boron into the plasma of the etching gas from the mask using the patterned boron-containing film as a mask And a step of selectively etching the film and exposing the silicon oxide film .

A step of installing a member containing boron in a region where etching gas plasma is generated in a reaction chamber of a dry etching apparatus; and a substrate on which a tantalum film or a film containing tantalum as a main component is formed on a silicon oxide film. a step of placing in a reaction chamber, and introducing an etching gas into the reaction chamber, while supplying the boron from members containing said boron during the etching gas plasma, a film mainly containing tantalum film or the tantalum And a step of selectively etching and exposing the silicon oxide film .

The method for manufacturing a semiconductor device according to claim 6, wherein the film containing tantalum as a main component is a tantalum oxide film.