JP3804730B2 - 半導体メモリのアドレスデコーディング装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリのローアドレスデコーディング装置に関する。
【０００２】
【従来の技術】
一般的に、DRAMのローアドレスを伝達する経路上には、DRAMの動作速度に影響を与える様々種類の遅延時間の要因が存する。この遅延時間の例として、各制御信号が入力された後に経路上の素子が活性化されるまでの待機時間、各バッファ及びゲートでの伝達遅延時間、昇圧やプリチャージのための充電時間等を挙げることができる。DRAMの動作速度を向上させるためには、このような遅延時間を最大限に減少させなければならない。
【０００３】
本発明は、このようなDRAMのローアドレスを伝達する経路上での遅延時間を減少させることを目的とする。ここで、従来の技術における遅延時間のうち本発明により減少させる遅延時間の一例を図１を参照して簡単に説明する。図１は、従来のローアドレスデコーディング装置の一例を示す。
【０００４】
アドレスバッファ10a,10bは、外部から供給されるTTLレベルの入力信号Ai,Ajを受けてCMOSレベルの信号に変換して、変換した信号をアドレス信号PAi,PAjとして出力する。ローアドレスラッチ12は、アドレス信号PAi,PAjを受けて、内部クロックPCLKとアクティブ命令PRAに従ってラッチして、ラッチしたアドレス信号を有効アドレスRAijとして出力する。プリデコーダ14は、有効アドレスRAijをプリデコーディングして、プリデコーディングされたアドレスDRAijを出力する。メインデコーダ16は、通常は各バンク別に割り当てられており、プリデコーディングされたアドレスDRAijを受けてメインデコーディングを行うと共に十分に昇圧させて、昇圧された電圧WLijにワードラインを駆動する。
【０００５】
図２は、図１に示すアドレスデコーディング装置の動作時における各信号のタイミングの関係を示すタイミング図である。
【０００６】
ローアクティブ命令(ACTIVE)が発行された時、外部から入力される信号Ai,Ajは、アドレスバッファ10a,10bによりレベルが変換された後に、内部クロックPCLKとアクティブ命令PRAに応答してラッチされる。そして、ラッチされたアドレス信号が有効アドレスRAijとして出力された後に、プリデコーダ14はイネーブル信号PDRAEに応答してイネーブルされて、デコーディングされたアドレスDRAijを出力する。その後、プリチャージ命令(PRECHAGE)が発生すると、プリデコーダリセット信号PDRAPにより、デコーディングされたアドレスDRAijがリセットされ、装置はプリチャージ状態に復帰する。
【０００７】
図２に示すように、デコーディングされたアドレスDRAijが出力された後であっても、有効アドレスRAijは、次のアクティブ命令PRAが入力されるまでその状態に保ち続ける。このように、従来は、新しい有効アドレスRAijが発生するまでは、常に以前の状態の有効アドレスRAijがプリデコーダ14に入力され続けるため、新しい有効アドレスRAijが確実に発生する前は、プリデコーダ14をイネーブル状態にすることができない。仮に、新しい有効アドレスRAijが確実に発生する前にプリデコーダ14がイネーブル状態にされると、新しい有効アドレスRAijがプリデコーダ14に入力されることが保障されないため、間違ったワードラインを選択する可能性が高まる。
【０００８】
従来は、このように新しい有効アドレスRAijが確実に発生することを待ってプリデコーダ14をイネーブル状態にする必要がある。従って、有効アドレスRAijの発生時点以後に、プリデコーダイネーブル信号PDRAEが印加されてからプリデコーダ14がイネーブルされるまでの時間として相応の余裕時間を確保する必要がある。これはDRAMの動作速度を増加させる１つの要因になる。
【０００９】
【発明が解決しようとする課題】
本発明の目的は、例えば、外部のメモリコントローラ等からアドレスが印加される時点からデコーダがイネーブルされるまでに要する時間を短縮することにより、半導体メモリのデータアクセス時間を改善するアドレスデコーディング装置を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の１つの側面に係るアドレスデコーディング装置は、アドレス信号を受けて内部クロック及びアクティブ命令に応答して有効アドレスを生成するアドレスラッチと、前記ローアドレスラッチからの有効アドレスをプリデコーディングして、プリデコーディングされたアドレスを出力するプリデコーダと、各バンク別に割り当てられており、前記プリデコーディングされたアドレスを受けて、メインデコーディングを行うと共に十分に昇圧させて、昇圧された電圧でワードラインを駆動するメインデコーダとを含む。
【００１１】
前記アドレスデコーディング装置において、前記プリデコーダは、前記アドレスラッチにより有効ローアドレスが生成される前にイネーブルされる。前記デコーディングされたアドレスが発生された直後に前記プリデコーダはディスエーブルされ、前記プリデコーダがディスエーブルされた後に前記有効ローアドレスはリセットされる。
【００１２】
前記プリデコーダは、アクティブ信号を所定時間遅延させることにより生成されるイネーブル信号によりイネーブル状態にされる。
【００１３】
本発明の他の側面に係るアドレスデコーディング装置は、アドレス信号を受け、これを内部クロック及びアクティブ命令に応答してラッチして、ラッチしたアドレス信号をプリデコーディングして、プリデコーディングされた有効アドレスを出力するアドレスラッチ／デコーダと、各バンク別に割り当てられており、前記有効ローアドレスを受けてラッチして、ラッチされた信号をイネーブル信号に応答してプリデコーディングされたアドレスとして出力するバンクイネーブル回路と、各バンク別に割り当てられており、前記プリデコーディングされたアドレスを受けて、メインデコーディングを行うと共に十分に昇圧させて、昇圧された電圧でワードラインを駆動するメインデコーダとを含む。
【００１４】
前記バンクイネーブル回路は、前記アドレスラッチ／プリデコーダで有効ローアドレスが生成される前にイネーブルされる。前記デコーディングされたアドレスが発生された直後に前記バンクイネーブル回路はディスエーブルされ、前記バンクイネーブル回路がディスエーブルされた後に前記有効ローアドレスはリセットされる。
【００１５】
前記バンクイネーブル回路は、アクティブ信号を所定時間遅延させることにより生成されるイネーブル信号によりイネーブルされる状態にされる。
【００１６】
【発明の実施の形態】
以下、添付図面を参照して本発明の好適な実施の形態を説明する。
【００１７】
図３は、本発明の第１の好適な実施の形態に係るアドレスデコーディング装置の構成を示すブロック図である。このアドレスデコーディング装置は、アドレスバッファ30a及び30bと、アドレスラッチ32と、プリデコーダ34と、メインデコーダ36とを含む。
【００１８】
アドレスバッファ30a,30bは、外部から供給されるTTLレベルの入力信号Ai,Ajを受けてCMOSレベルの信号に変換して、変換した信号をアドレス信号PAi,PAjとして出力する。アドレスバッファ30a,30bは、例えば公知の差動増幅器型の入力バッファで構成することができ、この場合、入力信号は基準電圧と比較されてその論理値が決定される。
【００１９】
ローアドレスラッチ32は、アドレス信号PAi,PAjを受けて、これを内部クロックPCLK及びアクティブ命令PRAに応答してラッチし、ラッチしたアドレス信号を有効アドレスRaijとして出力する。
【００２０】
プリデコーダ34は、ローアドレスラッチ32からの有効アドレスRAijをプリデコーディングして、プリデコーディングされたアドレスDRAijを出力する。この実施の形態においては、プリデコーダ34は各バンク別に割り当てられる。
【００２１】
メインデコーダ36は、各バンク別に割り当てられており、デコーディングされたアドレスDRAijを受けてメインデコーディングを行うと共に十分に昇圧させて、昇圧された電圧WLijを発生し、これによりワードラインを駆動する。
【００２２】
図４は、図３に示すアドレスラッチ32の具体的な構成例を示す。伝送スイッチ40a,40bは、内部クロックPCLKに応答してターンオンして、アドレス信号PAi,PAjをラッチ42a,42bに伝送する。ラッチ42a,42bは、入力されたアドレス信号PAi,PAjをラッチする。伝送スイッチ44a〜44dは、アクティブ命令PRAに応答してターンオンして、ラッチ42a,42bの出力及びこれらの反転信号をラッチ48a〜48dに各々伝送する。ラッチ48a〜48dは、入力された信号をラッチして有効アドレスRAi,/RAi,RAj,/Rajとして出力する（信号名に付した”/”は、反転を意味する）。pMOSトランジスタ46a〜46dは、ラッチリセット信号RAPBに応答してノードA1,A2,A3,A4をハイレベルにリセットする。この際、有効アドレスRAij及び/RAijは全てローレベルになる。
【００２３】
図５は、図３に示すプリデコーダ34の具体的な構成例を示す。1個のNANDゲートと1個のインバータとで各々構成された4個のプリデコーディング副回路50a〜50dは、入力される有効アドレス(RAij及び/RAij)に対して論理積演算を実行する。即ち、プリデコーディング副回路50aは、有効アドレスRAiと有効アドレスRAjに対する論理積演算を実行し、プリデコーディング副回路50bは、有効アドレス/RAiと有効アドレスRAjに対する論理積演算を実行し、プリデコーディング副回路50cは、有効アドレスRAiと有効アドレス/RAjに対する論理積演算を実行し、プリデコーディング副回路50dは、有効アドレス/RAiと有効アドレス/RAjに対する論理積演算を実行する。
【００２４】
伝送ゲート52a〜52dは、バンクイネーブル信号PDRAEに応答してターンオンして、プリデコーディング副回路50a〜50dから出力される信号をラッチ56a〜56dに伝達する。nMOSトランジスタ54a〜54dは、バンクリセット信号PDRAPに応答してノードB1,B2,B3,B4をローレベルにリセットする。このリセットにより、ローレベルのプリデコーディングされたアドレスDRAijがメインデコーダ36に入力されることになる。
【００２５】
ラッチ56a〜56dは、伝送ゲート52a〜52dを通じて伝送された信号又はnMOSトランジスタ54a〜54dによりリセットされた信号をラッチする。インバータ58a〜58dは、ラッチ56a〜56dによりラッチされたデータの論理値を元に戻してプリデコーディングされたアドレスDRAijとして出力する。
【００２６】
図６は、図３に示すプリデコーダイネーブル信号PDRAEを発生させるための回路の一例を示す回路図である。図６から明らかなように、この実施の形態では、プリデコーダイネーブル信号PDRAEは、アクティブ信号PRAを短い時間だけ遅延させることにより生成される。即ち、この実施の形態では、プリデコーダイネーブル信号PDRAEは、従来の装置に比べて早期に活性化されてプリデコーダ34をイネーブルさせる。
【００２７】
図７は、図３及び図４に示すラッチリセット信号RAPBを発生させるための回路の一例を示す回路図である。ラッチリセット信号RAPBは、プリデコーダイネーブル信号PDRAEが下降するタイミングを検出して生成されるオートパルス形態の信号であって、例えばアクティブ信号PRA及びプリデコーダイネーブル信号PDRAEと略同一な持続期間を有するアクティブローの信号である。このようなラッチリセット信号RAPBは、有効アドレスRAijが出力されてプリデコーダ34によりラッチされた直後に該有効アドレスRaij及び/RAijをリセットさせる。
【００２８】
図８は、図３に示すアドレスデコーディング装置の動作時における各信号のタイミング関係を示すタイミング図である。以下、図８を参照しながら、本発明の好適な実施の形態に係るアドレスデコーディング装置の動作を説明する。
【００２９】
ローアクティブ命令(ACTIVE)が発せられた時、外部から入力される信号Ai,Ajは、アドレスバッファ30a,30bによりレベルが変換された後に内部クロックPCLK及びアクティブ命令PRAに応答してアドレスラッチ32によりラッチされる。ラッチされたアドレス信号は有効アドレスRAij及び/RAijとして出力される。一方、このアドレスデコーディング装置では、図６に示す回路によりプリデコーダイネーブル信号PDRAEが生成される時間が有効アドレスRAij及び/RAijが生成される時間より先であるため、有効アドレスRAij及び/RAijが生成される前にプリデコーダイネーブル信号PDRAEに応答してプリデコーダ34がイネーブルされる。このように有効アドレスRAij及び/RAijが生成される前にプリデコーダ34をイネーブル状態にすることが可能なのは、以前の有効アドレスRAij及び/RAijが既にリセットされているからである。
【００３０】
有効アドレスRAij及び/RAijが発生された後、プリデコーダ34内のゲート遅延時間が経過した後にプリデコーディングされたアドレスDRAijが出力される。プリデコーダイネーブル信号PDRAEは、パルス状の信号であり、プリデコーディングされたアドレスDRAijが生成された後に直ちにディスエーブルされる。
【００３１】
プリデコーディングされたアドレスDRAijが発生された後、プリデコーダイネーブル信号PDRAEは非活性化される。図７に示すラッチリセット信号RAPB発生回路は、プリデコーダイネーブル信号PDRAEの立下りエッジに応答して、アクティブローの信号であるラッチリセット信号RAPBを活性化させる。その後、ラッチリセット信号RAPBに応答して有効アドレスRAij及び/RAijがリセットされて、次の有効アドレスRAij及び/RAijを生成する準備がなされる。
【００３２】
その後、プリチャージ命令PRECHARGEが発せられると、プリデコーダリセット信号PDRAPが生成されて、デコーディングされたアドレスDRAijがリセットされ、このアドレスデコーディング装置はプリチャージ状態に復帰してワードラインディスエーブル状態になる。
【００３３】
このように、この実施の形態では、有効アドレスRAij及び/RAijを生成した後、これがプリデコーダ34によりラッチされるタイミングの直後までのみ、該有効アドレスRAij及び/RAijを有効値に維持するため、ローアドレスを独立的にラッチする方式のバンク方式メモリにおいて、ローアドレスバスを多数のバンク間で共用することができる。
【００３４】
リセットされた有効アドレスRAij及び/RAijは何等の出力も発生させ得ないため、有効アドレスRAij及び/RAijがリセットされた状態では、プリデコーダ34がイネーブル状態であってもデコーディングされたアドレスは生成されない。
【００３５】
この実施の形態によれば、有効アドレスRAij及び/RAijが発生される前にプリデコーダ34をイネーブル状態にすることができる。従って、有効アドレスRAij及び/RAijが生成された後、プリデコーダイネーブル信号PDRAEが印加されてデコーダがイネーブルされるまでの動作を保証するための余裕時間が不要になり、DRAMの動作速度を高速化することができる。
【００３６】
この実施の形態では、プリデコーダイネーブル信号PDRAEに基づいてラッチリセット信号RAPBが生成されるため、イネーブル信号PDRAEの上昇エッジだけではなく、立下りエッジも重要な意味を有する。
【００３７】
図９は、本発明の第２の好適な実施の形態に係るアドレスデコーディング装置の構成を示すブロック図である。このアドレスデコーディング装置は、アドレスバッファ90a,90bと、アドレスラッチ／プリデコーダ92と、バンクイネーブル回路94と、メインデコーダ96とを含む。
【００３８】
図１０及び図１１は、各々図９に示すアドレスラッチ／プリデコーダ92と、バンクイネーブル回路94の具体的な構成例を示す回路図である。第１の実施の形態と第２の実施の形態とを比較すると、第１の実施の形態では、プリデコーダ34（図３参照）内にプリデコーダ副回路50a〜50dが設けられているが、第２の実施の形態では、プリデコーダ副回路(50a〜50d)がアドレスラッチ／プリデコーダ92内に設けられている。また、図４に示すプリデコーダ34からプリデコーダ副回路50a-50dを取り除いた回路要素で図９に示すバンクイネーブル回路94が構成されている。なお、図９乃至図１１では、図３乃至図５に示す回路要素と同一又は類似の回路要素には同一の参照番号を付している。
【００３９】
図９乃至図１１において、アドレスバッファ90a,90bは、外部から供給されるTTLレベルの入力信号Ai,Ajを受けてCMOSレベルの信号に変換して、変換した信号をアドレス信号PAi,Pajとして出力する。ローアドレスラッチ／プリデコーダ92は、アドレス信号PAi,PAjを受けて、これを内部クロックPCLK及びアクティブ命令PRAに応答してラッチして、ラッチしたアドレス信号をプリデコーディングして、プリデコーディングされた有効アドレスRALijを出力する。
【００４０】
この実施の形態では、ローアドレスラッチ／プリデコーダ92は、バンク別に割り当てられるのではなく、複数のバンク間で共用される。バンクイネーブル回路94は、各バンク別に割り当てられており、有効ローアドレスRALijを受けてこれをラッチして、ラッチされた信号をプリデコーディングされたアドレスDRAijとして該当バンクのメインデコーダ96に供給する。メインデコーダ96は、プリデコーディングされたアドレスDRAijを受けて、メインデコーディングを行うと共に十分に昇圧させて、昇圧された電圧WLijにワードラインを駆動する。
【００４１】
この実施の形態では、プリデコーダ副回路50a〜50dがアドレスラッチ／プリデコーダ92に設けられているが、装置の動作は、第１の実施の形態と根本的に同一である。従って詳細な説明は省略する。
【００４２】
【発明の効果】
本発明に係るアドレスデコーディング装置では、有効アドレス（RAij）が生成される前にプリデコーダをイネーブル状態にするため、有効アドレス（RAij）が生成された後にプリデコーダがイネーブル状態にされるまでの動作を保証するための余裕時間が不要になり、その結果、半導体メモリの動作速度を高速化することができる。
【００４３】
【図面の簡単な説明】
【図１】従来のアドレスデコーディング装置の一例を示すブロック図である。
【図２】図１に示すアドレスデコーディング装置の動作時における各信号のタイミング関係を示すタイミング図である。
【図３】本発明の第１の実施の形態に係るアドレスデコーディング装置の構成を示すブロック図である。
【図４】図３に示すアドレスラッチの具体的な構成例を示す回路図である。
【図５】図３に示すプリデコーダの具体的な構成例を示す回路図である。
【図６】図３に示すプリデコーダイネーブル信号を発生させるための回路の構成例を示す回路図である。
【図７】図３及び図４に示すラッチリセット信号を発生させるための回路の構成例を示す回路図である。
【図８】図３に示すアドレスデコーディング装置の動作時における各信号のタイミング関係を示すタイミング図である。
【図９】本発明の第２の実施の形態に係るアドレスデコーディング装置の構成を示すブロック図である。
【図１０】図９に示すアドレスラッチ／プリデコーダの具体的な構成例を示す回路図である。
【図１１】図９に示すバンクイネーブル回路の具体的な構成例を示す回路図である。
【符号の説明】
10a,10b,30a,30b,90a,90b アドレスバッファ
12,32,42a,42b,48a,48b,48c,48d,56a,56b,56c,56d アドレスラッチ
14,34 プリデコーダ
16,36,96 メインデコーダ
40a,40b,40c,40d 伝送スイッチ
46a,46b,46c,46d pMOSトランジスタ
50a,50b,50c,50d プリデコーディング副回路
52a,52b,52c,52d 伝送ゲート
54a,54b,54c,54d nMOSトランジスタ
58a,58b,58c,58d インバータ
92 アドレスラッチ／プリデコーダ
94 バンクイネーブル回路
ACTIVE アクティブ命令
Ai,Aj TTLレベルの入力信号
B1,B2,B3,B4 ノード
DRAij プリデコーディングされたアドレス
PAi,PAj アドレス信号
PCLK 内部クロック
PDRAE プリデコーダイネーブル信号
PDRAP プリデコーダリセット信号
PRA アクティブ信号
PRECHAGE プリチャージ命令
RAi,RAj,/RAi,/RAj,RAij,RALij 有効アドレス
RAPB ラッチリセット信号
WLij 昇圧された電圧
【発明の属する技術分野】
本発明は、半導体メモリのローアドレスデコーディング装置に関する。
【０００２】
【従来の技術】
一般的に、DRAMのローアドレスを伝達する経路上には、DRAMの動作速度に影響を与える様々種類の遅延時間の要因が存する。この遅延時間の例として、各制御信号が入力された後に経路上の素子が活性化されるまでの待機時間、各バッファ及びゲートでの伝達遅延時間、昇圧やプリチャージのための充電時間等を挙げることができる。DRAMの動作速度を向上させるためには、このような遅延時間を最大限に減少させなければならない。
【０００３】
本発明は、このようなDRAMのローアドレスを伝達する経路上での遅延時間を減少させることを目的とする。ここで、従来の技術における遅延時間のうち本発明により減少させる遅延時間の一例を図１を参照して簡単に説明する。図１は、従来のローアドレスデコーディング装置の一例を示す。
【０００４】
アドレスバッファ10a,10bは、外部から供給されるTTLレベルの入力信号Ai,Ajを受けてCMOSレベルの信号に変換して、変換した信号をアドレス信号PAi,PAjとして出力する。ローアドレスラッチ12は、アドレス信号PAi,PAjを受けて、内部クロックPCLKとアクティブ命令PRAに従ってラッチして、ラッチしたアドレス信号を有効アドレスRAijとして出力する。プリデコーダ14は、有効アドレスRAijをプリデコーディングして、プリデコーディングされたアドレスDRAijを出力する。メインデコーダ16は、通常は各バンク別に割り当てられており、プリデコーディングされたアドレスDRAijを受けてメインデコーディングを行うと共に十分に昇圧させて、昇圧された電圧WLijにワードラインを駆動する。
【０００５】
図２は、図１に示すアドレスデコーディング装置の動作時における各信号のタイミングの関係を示すタイミング図である。
【０００６】
ローアクティブ命令(ACTIVE)が発行された時、外部から入力される信号Ai,Ajは、アドレスバッファ10a,10bによりレベルが変換された後に、内部クロックPCLKとアクティブ命令PRAに応答してラッチされる。そして、ラッチされたアドレス信号が有効アドレスRAijとして出力された後に、プリデコーダ14はイネーブル信号PDRAEに応答してイネーブルされて、デコーディングされたアドレスDRAijを出力する。その後、プリチャージ命令(PRECHAGE)が発生すると、プリデコーダリセット信号PDRAPにより、デコーディングされたアドレスDRAijがリセットされ、装置はプリチャージ状態に復帰する。
【０００７】
図２に示すように、デコーディングされたアドレスDRAijが出力された後であっても、有効アドレスRAijは、次のアクティブ命令PRAが入力されるまでその状態に保ち続ける。このように、従来は、新しい有効アドレスRAijが発生するまでは、常に以前の状態の有効アドレスRAijがプリデコーダ14に入力され続けるため、新しい有効アドレスRAijが確実に発生する前は、プリデコーダ14をイネーブル状態にすることができない。仮に、新しい有効アドレスRAijが確実に発生する前にプリデコーダ14がイネーブル状態にされると、新しい有効アドレスRAijがプリデコーダ14に入力されることが保障されないため、間違ったワードラインを選択する可能性が高まる。
【０００８】
従来は、このように新しい有効アドレスRAijが確実に発生することを待ってプリデコーダ14をイネーブル状態にする必要がある。従って、有効アドレスRAijの発生時点以後に、プリデコーダイネーブル信号PDRAEが印加されてからプリデコーダ14がイネーブルされるまでの時間として相応の余裕時間を確保する必要がある。これはDRAMの動作速度を増加させる１つの要因になる。
【０００９】
【発明が解決しようとする課題】
本発明の目的は、例えば、外部のメモリコントローラ等からアドレスが印加される時点からデコーダがイネーブルされるまでに要する時間を短縮することにより、半導体メモリのデータアクセス時間を改善するアドレスデコーディング装置を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の１つの側面に係るアドレスデコーディング装置は、アドレス信号を受けて内部クロック及びアクティブ命令に応答して有効アドレスを生成するアドレスラッチと、前記ローアドレスラッチからの有効アドレスをプリデコーディングして、プリデコーディングされたアドレスを出力するプリデコーダと、各バンク別に割り当てられており、前記プリデコーディングされたアドレスを受けて、メインデコーディングを行うと共に十分に昇圧させて、昇圧された電圧でワードラインを駆動するメインデコーダとを含む。
【００１１】
前記アドレスデコーディング装置において、前記プリデコーダは、前記アドレスラッチにより有効ローアドレスが生成される前にイネーブルされる。前記デコーディングされたアドレスが発生された直後に前記プリデコーダはディスエーブルされ、前記プリデコーダがディスエーブルされた後に前記有効ローアドレスはリセットされる。
【００１２】
前記プリデコーダは、アクティブ信号を所定時間遅延させることにより生成されるイネーブル信号によりイネーブル状態にされる。
【００１３】
本発明の他の側面に係るアドレスデコーディング装置は、アドレス信号を受け、これを内部クロック及びアクティブ命令に応答してラッチして、ラッチしたアドレス信号をプリデコーディングして、プリデコーディングされた有効アドレスを出力するアドレスラッチ／デコーダと、各バンク別に割り当てられており、前記有効ローアドレスを受けてラッチして、ラッチされた信号をイネーブル信号に応答してプリデコーディングされたアドレスとして出力するバンクイネーブル回路と、各バンク別に割り当てられており、前記プリデコーディングされたアドレスを受けて、メインデコーディングを行うと共に十分に昇圧させて、昇圧された電圧でワードラインを駆動するメインデコーダとを含む。
【００１４】
前記バンクイネーブル回路は、前記アドレスラッチ／プリデコーダで有効ローアドレスが生成される前にイネーブルされる。前記デコーディングされたアドレスが発生された直後に前記バンクイネーブル回路はディスエーブルされ、前記バンクイネーブル回路がディスエーブルされた後に前記有効ローアドレスはリセットされる。
【００１５】
前記バンクイネーブル回路は、アクティブ信号を所定時間遅延させることにより生成されるイネーブル信号によりイネーブルされる状態にされる。
【００１６】
【発明の実施の形態】
以下、添付図面を参照して本発明の好適な実施の形態を説明する。
【００１７】
図３は、本発明の第１の好適な実施の形態に係るアドレスデコーディング装置の構成を示すブロック図である。このアドレスデコーディング装置は、アドレスバッファ30a及び30bと、アドレスラッチ32と、プリデコーダ34と、メインデコーダ36とを含む。
【００１８】
アドレスバッファ30a,30bは、外部から供給されるTTLレベルの入力信号Ai,Ajを受けてCMOSレベルの信号に変換して、変換した信号をアドレス信号PAi,PAjとして出力する。アドレスバッファ30a,30bは、例えば公知の差動増幅器型の入力バッファで構成することができ、この場合、入力信号は基準電圧と比較されてその論理値が決定される。
【００１９】
ローアドレスラッチ32は、アドレス信号PAi,PAjを受けて、これを内部クロックPCLK及びアクティブ命令PRAに応答してラッチし、ラッチしたアドレス信号を有効アドレスRaijとして出力する。
【００２０】
プリデコーダ34は、ローアドレスラッチ32からの有効アドレスRAijをプリデコーディングして、プリデコーディングされたアドレスDRAijを出力する。この実施の形態においては、プリデコーダ34は各バンク別に割り当てられる。
【００２１】
メインデコーダ36は、各バンク別に割り当てられており、デコーディングされたアドレスDRAijを受けてメインデコーディングを行うと共に十分に昇圧させて、昇圧された電圧WLijを発生し、これによりワードラインを駆動する。
【００２２】
図４は、図３に示すアドレスラッチ32の具体的な構成例を示す。伝送スイッチ40a,40bは、内部クロックPCLKに応答してターンオンして、アドレス信号PAi,PAjをラッチ42a,42bに伝送する。ラッチ42a,42bは、入力されたアドレス信号PAi,PAjをラッチする。伝送スイッチ44a〜44dは、アクティブ命令PRAに応答してターンオンして、ラッチ42a,42bの出力及びこれらの反転信号をラッチ48a〜48dに各々伝送する。ラッチ48a〜48dは、入力された信号をラッチして有効アドレスRAi,/RAi,RAj,/Rajとして出力する（信号名に付した”/”は、反転を意味する）。pMOSトランジスタ46a〜46dは、ラッチリセット信号RAPBに応答してノードA1,A2,A3,A4をハイレベルにリセットする。この際、有効アドレスRAij及び/RAijは全てローレベルになる。
【００２３】
図５は、図３に示すプリデコーダ34の具体的な構成例を示す。1個のNANDゲートと1個のインバータとで各々構成された4個のプリデコーディング副回路50a〜50dは、入力される有効アドレス(RAij及び/RAij)に対して論理積演算を実行する。即ち、プリデコーディング副回路50aは、有効アドレスRAiと有効アドレスRAjに対する論理積演算を実行し、プリデコーディング副回路50bは、有効アドレス/RAiと有効アドレスRAjに対する論理積演算を実行し、プリデコーディング副回路50cは、有効アドレスRAiと有効アドレス/RAjに対する論理積演算を実行し、プリデコーディング副回路50dは、有効アドレス/RAiと有効アドレス/RAjに対する論理積演算を実行する。
【００２４】
伝送ゲート52a〜52dは、バンクイネーブル信号PDRAEに応答してターンオンして、プリデコーディング副回路50a〜50dから出力される信号をラッチ56a〜56dに伝達する。nMOSトランジスタ54a〜54dは、バンクリセット信号PDRAPに応答してノードB1,B2,B3,B4をローレベルにリセットする。このリセットにより、ローレベルのプリデコーディングされたアドレスDRAijがメインデコーダ36に入力されることになる。
【００２５】
ラッチ56a〜56dは、伝送ゲート52a〜52dを通じて伝送された信号又はnMOSトランジスタ54a〜54dによりリセットされた信号をラッチする。インバータ58a〜58dは、ラッチ56a〜56dによりラッチされたデータの論理値を元に戻してプリデコーディングされたアドレスDRAijとして出力する。
【００２６】
図６は、図３に示すプリデコーダイネーブル信号PDRAEを発生させるための回路の一例を示す回路図である。図６から明らかなように、この実施の形態では、プリデコーダイネーブル信号PDRAEは、アクティブ信号PRAを短い時間だけ遅延させることにより生成される。即ち、この実施の形態では、プリデコーダイネーブル信号PDRAEは、従来の装置に比べて早期に活性化されてプリデコーダ34をイネーブルさせる。
【００２７】
図７は、図３及び図４に示すラッチリセット信号RAPBを発生させるための回路の一例を示す回路図である。ラッチリセット信号RAPBは、プリデコーダイネーブル信号PDRAEが下降するタイミングを検出して生成されるオートパルス形態の信号であって、例えばアクティブ信号PRA及びプリデコーダイネーブル信号PDRAEと略同一な持続期間を有するアクティブローの信号である。このようなラッチリセット信号RAPBは、有効アドレスRAijが出力されてプリデコーダ34によりラッチされた直後に該有効アドレスRaij及び/RAijをリセットさせる。
【００２８】
図８は、図３に示すアドレスデコーディング装置の動作時における各信号のタイミング関係を示すタイミング図である。以下、図８を参照しながら、本発明の好適な実施の形態に係るアドレスデコーディング装置の動作を説明する。
【００２９】
ローアクティブ命令(ACTIVE)が発せられた時、外部から入力される信号Ai,Ajは、アドレスバッファ30a,30bによりレベルが変換された後に内部クロックPCLK及びアクティブ命令PRAに応答してアドレスラッチ32によりラッチされる。ラッチされたアドレス信号は有効アドレスRAij及び/RAijとして出力される。一方、このアドレスデコーディング装置では、図６に示す回路によりプリデコーダイネーブル信号PDRAEが生成される時間が有効アドレスRAij及び/RAijが生成される時間より先であるため、有効アドレスRAij及び/RAijが生成される前にプリデコーダイネーブル信号PDRAEに応答してプリデコーダ34がイネーブルされる。このように有効アドレスRAij及び/RAijが生成される前にプリデコーダ34をイネーブル状態にすることが可能なのは、以前の有効アドレスRAij及び/RAijが既にリセットされているからである。
【００３０】
有効アドレスRAij及び/RAijが発生された後、プリデコーダ34内のゲート遅延時間が経過した後にプリデコーディングされたアドレスDRAijが出力される。プリデコーダイネーブル信号PDRAEは、パルス状の信号であり、プリデコーディングされたアドレスDRAijが生成された後に直ちにディスエーブルされる。
【００３１】
プリデコーディングされたアドレスDRAijが発生された後、プリデコーダイネーブル信号PDRAEは非活性化される。図７に示すラッチリセット信号RAPB発生回路は、プリデコーダイネーブル信号PDRAEの立下りエッジに応答して、アクティブローの信号であるラッチリセット信号RAPBを活性化させる。その後、ラッチリセット信号RAPBに応答して有効アドレスRAij及び/RAijがリセットされて、次の有効アドレスRAij及び/RAijを生成する準備がなされる。
【００３２】
その後、プリチャージ命令PRECHARGEが発せられると、プリデコーダリセット信号PDRAPが生成されて、デコーディングされたアドレスDRAijがリセットされ、このアドレスデコーディング装置はプリチャージ状態に復帰してワードラインディスエーブル状態になる。
【００３３】
このように、この実施の形態では、有効アドレスRAij及び/RAijを生成した後、これがプリデコーダ34によりラッチされるタイミングの直後までのみ、該有効アドレスRAij及び/RAijを有効値に維持するため、ローアドレスを独立的にラッチする方式のバンク方式メモリにおいて、ローアドレスバスを多数のバンク間で共用することができる。
【００３４】
リセットされた有効アドレスRAij及び/RAijは何等の出力も発生させ得ないため、有効アドレスRAij及び/RAijがリセットされた状態では、プリデコーダ34がイネーブル状態であってもデコーディングされたアドレスは生成されない。
【００３５】
この実施の形態によれば、有効アドレスRAij及び/RAijが発生される前にプリデコーダ34をイネーブル状態にすることができる。従って、有効アドレスRAij及び/RAijが生成された後、プリデコーダイネーブル信号PDRAEが印加されてデコーダがイネーブルされるまでの動作を保証するための余裕時間が不要になり、DRAMの動作速度を高速化することができる。
【００３６】
この実施の形態では、プリデコーダイネーブル信号PDRAEに基づいてラッチリセット信号RAPBが生成されるため、イネーブル信号PDRAEの上昇エッジだけではなく、立下りエッジも重要な意味を有する。
【００３７】
図９は、本発明の第２の好適な実施の形態に係るアドレスデコーディング装置の構成を示すブロック図である。このアドレスデコーディング装置は、アドレスバッファ90a,90bと、アドレスラッチ／プリデコーダ92と、バンクイネーブル回路94と、メインデコーダ96とを含む。
【００３８】
図１０及び図１１は、各々図９に示すアドレスラッチ／プリデコーダ92と、バンクイネーブル回路94の具体的な構成例を示す回路図である。第１の実施の形態と第２の実施の形態とを比較すると、第１の実施の形態では、プリデコーダ34（図３参照）内にプリデコーダ副回路50a〜50dが設けられているが、第２の実施の形態では、プリデコーダ副回路(50a〜50d)がアドレスラッチ／プリデコーダ92内に設けられている。また、図４に示すプリデコーダ34からプリデコーダ副回路50a-50dを取り除いた回路要素で図９に示すバンクイネーブル回路94が構成されている。なお、図９乃至図１１では、図３乃至図５に示す回路要素と同一又は類似の回路要素には同一の参照番号を付している。
【００３９】
図９乃至図１１において、アドレスバッファ90a,90bは、外部から供給されるTTLレベルの入力信号Ai,Ajを受けてCMOSレベルの信号に変換して、変換した信号をアドレス信号PAi,Pajとして出力する。ローアドレスラッチ／プリデコーダ92は、アドレス信号PAi,PAjを受けて、これを内部クロックPCLK及びアクティブ命令PRAに応答してラッチして、ラッチしたアドレス信号をプリデコーディングして、プリデコーディングされた有効アドレスRALijを出力する。
【００４０】
この実施の形態では、ローアドレスラッチ／プリデコーダ92は、バンク別に割り当てられるのではなく、複数のバンク間で共用される。バンクイネーブル回路94は、各バンク別に割り当てられており、有効ローアドレスRALijを受けてこれをラッチして、ラッチされた信号をプリデコーディングされたアドレスDRAijとして該当バンクのメインデコーダ96に供給する。メインデコーダ96は、プリデコーディングされたアドレスDRAijを受けて、メインデコーディングを行うと共に十分に昇圧させて、昇圧された電圧WLijにワードラインを駆動する。
【００４１】
この実施の形態では、プリデコーダ副回路50a〜50dがアドレスラッチ／プリデコーダ92に設けられているが、装置の動作は、第１の実施の形態と根本的に同一である。従って詳細な説明は省略する。
【００４２】
【発明の効果】
本発明に係るアドレスデコーディング装置では、有効アドレス（RAij）が生成される前にプリデコーダをイネーブル状態にするため、有効アドレス（RAij）が生成された後にプリデコーダがイネーブル状態にされるまでの動作を保証するための余裕時間が不要になり、その結果、半導体メモリの動作速度を高速化することができる。
【００４３】
【図面の簡単な説明】
【図１】従来のアドレスデコーディング装置の一例を示すブロック図である。
【図２】図１に示すアドレスデコーディング装置の動作時における各信号のタイミング関係を示すタイミング図である。
【図３】本発明の第１の実施の形態に係るアドレスデコーディング装置の構成を示すブロック図である。
【図４】図３に示すアドレスラッチの具体的な構成例を示す回路図である。
【図５】図３に示すプリデコーダの具体的な構成例を示す回路図である。
【図６】図３に示すプリデコーダイネーブル信号を発生させるための回路の構成例を示す回路図である。
【図７】図３及び図４に示すラッチリセット信号を発生させるための回路の構成例を示す回路図である。
【図８】図３に示すアドレスデコーディング装置の動作時における各信号のタイミング関係を示すタイミング図である。
【図９】本発明の第２の実施の形態に係るアドレスデコーディング装置の構成を示すブロック図である。
【図１０】図９に示すアドレスラッチ／プリデコーダの具体的な構成例を示す回路図である。
【図１１】図９に示すバンクイネーブル回路の具体的な構成例を示す回路図である。
【符号の説明】
10a,10b,30a,30b,90a,90b アドレスバッファ
12,32,42a,42b,48a,48b,48c,48d,56a,56b,56c,56d アドレスラッチ
14,34 プリデコーダ
16,36,96 メインデコーダ
40a,40b,40c,40d 伝送スイッチ
46a,46b,46c,46d pMOSトランジスタ
50a,50b,50c,50d プリデコーディング副回路
52a,52b,52c,52d 伝送ゲート
54a,54b,54c,54d nMOSトランジスタ
58a,58b,58c,58d インバータ
92 アドレスラッチ／プリデコーダ
94 バンクイネーブル回路
ACTIVE アクティブ命令
Ai,Aj TTLレベルの入力信号
B1,B2,B3,B4 ノード
DRAij プリデコーディングされたアドレス
PAi,PAj アドレス信号
PCLK 内部クロック
PDRAE プリデコーダイネーブル信号
PDRAP プリデコーダリセット信号
PRA アクティブ信号
PRECHAGE プリチャージ命令
RAi,RAj,/RAi,/RAj,RAij,RALij 有効アドレス
RAPB ラッチリセット信号
WLij 昇圧された電圧
Claims (9)
- アドレス信号を受けてこれをデコーディングしてワードラインを駆動する半導体メモリのアドレスデコーディング装置において、
前記アドレス信号を受けて内部クロック及びアクティブ命令に応答して有効アドレスを生成するアドレスラッチと、
前記アドレスラッチからの有効アドレスをプリデコーディングしてプリデコーディングされたアドレスを出力するプリデコーダと、
各バンク別に割り当てられており、前記プリデコーディングされたアドレスを受けて、メインデコーディングを行うと共に十分に昇圧させて、昇圧された電圧でワードラインを駆動するメインデコーダとを備え、
前記プリデコーダは、前記アドレスラッチから有効アドレスが生成される前にイネーブルされ、前記デコーディングされたアドレスが生成されると、前記有効アドレスがリセットされることを特徴とするアドレスデコーディング装置。 - 前記プリデコーダは、アクティブ信号に応答して生成されるイネーブル信号に応答してイネーブルされることを特徴とする請求項１に記載のアドレスデコーディング装置。
- 前記イネーブル信号は、前記アクティブ信号を所定時間遅延させることにより生成されることを特徴とする請求項２に記載のアドレスデコーディング装置。
- 前記デコーディングされたアドレスが生成された直後に前記プリデコーダはディスエーブルされて、前記プリデコーダがディスエーブルされた後に前記有効アドレスがリセットされることを特徴とする請求項１に記載のアドレスデコーディング装置。
- プリデコーダは、各バンク別に割り当てられていることを特徴とする請求項１に記載のアドレスデコーディング装置。
- アドレス信号を受けて前記アドレス信号をデコーディングしてワードラインを駆動する半導体メモリのアドレスデコーディング装置において、
前記アドレス信号を受けて、これを内部クロック及びアクティブ命令に応答してラッチして、ラッチしたアドレス信号をプリデコーディングしてプリデコーディングされた有効アドレスを出力するアドレスラッチ及びデコーダと、
各バンク別に割り当てられており、前記有効アドレスを受けてこれをラッチして、ラッチした信号をイネーブル信号に応答してプリデコーディングされたアドレスとして出力するバンクイネーブル回路と、
各バンク別に割り当てられており、前記プリデコーディングされたアドレスを受けて、メインデコーディングを行うと共に十分に昇圧させて、昇圧された電圧でワードラインを駆動するメインデコーダとを備え、
前記バンクイネーブル回路は、前記アドレスラッチ及びプリデコーダから有効アドレスが発生される前にイネーブルされ、前記デコーディングされたアドレスが生成されると、前記有効アドレスがリセットされることを特徴とするアドレスデコーディング装置。 - 前記バンクイネーブル回路は、アクティブ信号に応答して生成されるイネーブル信号に応答してイネーブルされることを特徴とする請求６に記載のアドレスデコーディング装置。
- 前記イネーブル信号は、前記アクティブ信号を所定時間遅延させることにより生成されることを特徴とする請求項７に記載のアドレスデコーディング装置。
- 前記デコーディングされたアドレスが発生された直後に前記バンクイネーブル回路はディスエーブルされ、前記バンクイネーブル回路がディスエーブルされた後に前記有効アドレスがリセットされることを特徴とする請求項６に記載のアドレスデコーディング装置。
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