JP3796109B2 - デジタル制御の周波数増倍発振器を備えた位相同期ループ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電子機器に関するものであり、特に、位相同期ループに関するものである。
【０００２】
【従来の技術】
位相同期ループ（ＰＬＬ）は、周期的入力信号に関連した一定の位相関係を持った周期的な出力信号生成する回路である。ＰＬＬは、多くのタイプの測定器、マイクロプロセッサ、通信アプリケーションに使用されている。位相同期ループのうちの１タイプには、1980年に発行のIEEE TRANS. Commun.、vol.COM-28,pp.1849-1858のFloyd M.Gardnerによる「チャージポンプＰＬＬ（Charge-Pump Phase-Lock Loops）」があるが、その教示は、本明細書中でも参照として援用している。
【０００３】
図１は、従来のチャージ−ポンプ位相同期ループ１００のブロック線図を示す。位相検出器（ＰＤ）１０２は、入力信号ＦINの位相θINをフィードバック信号ＦOUTの位相θOUTと比較して、ＵＰ信号Ｕ（θINがθOUTを導く場合）またはＤＯＷＮ信号Ｄ（θOUTがθINを導く場合）のいずれかのエラー信号を生成し、ここで、エラー信号パルスの幅は、θINとθOUTの間の差の大きさを示す。
【０００４】
チャージポンプ１０４は、ＰＤ１０２から、該エラー信号（ＵまたはＤのいずれか）と等しい量のチャージを生成する。エラー信号がＵＰ信号またはＤＯＷＮ信号のいずれであったかによって、チャージが、ループフィルタ１０６内のコンデンサに加算されるか、あるいは減算される。この例の目的のために、ループフィルタ１０６のデザインは比較的単純になっており、抵抗器Ｒと比較的大型のコンデンサＣLとの一連の組み合わせと平行するコンデンサＣSとから成っている。このため、ループフィルタ１０６は、チャージポンプ１０４から正味チャージを蓄積する積算器として機能する。その他の、より洗練されたループフィルタも当然使用することができる。結果として得られるループ−フィルタ電圧ＶLFが、電圧制御発振器（ＶＣＯ）１０８に適用される。電圧制御発振器は、周期的な出力信号（図１のＦOUT）を生成する装置であり、その周波数はＶＣＯ入力電圧（図１のＶLF）１０８の関数である。ＰＬＬ１００からの出力信号であることに加えて、ＶＣＯ出力信号ＦOUTは、閉鎖ループＰＬＬ回路用のフィードバック信号として使用される。
【０００５】
出力信号ＦOUTの周波数が、入力信号ＦINの周波数の分数または倍数でなければならない場合には、任意の入力およびフィードバックディバイダ１１０、１１２を、入力およびフィードバックパス内にそれぞれ配置してもよい。そうでない場合は、入力およびフィードバックディバイダの両方を、１の因数を入力およびフィードバック信号に各々適用するものと考えられる。
【０００６】
図１のチャージポンプＰＬＬ１００は、チャージポンプ１０４とループフィルタ１０６により生成されたアナログ入力信号ＶLFによってＶＣＯ１０８が制御されるアナログＰＬＬの１例である。デジタル位相同期ループも知られている。
【０００７】
図２は、従来のデジタル位相同期ループ２００のブロック線図を示している。ＰＬＬ２００は、チャージポンプ１０４とループフィルタ１０６がデジタルアキュムレータおよびフィルタ２０４と交換され、電圧制御発振器１０８がデジタル制御発振器（ＤＣＯ）２０８と交換されている点を除いて、図１のＰＬＬ１００に類似している。デジタル制御発振器（ＤＣＯ）２０８は、周波数ＦHSCKを持つ、外部生成された、高速クロック信号を受信する。
【０００８】
オペレーションにおいて、ＰＬＬ２００の入力ディバイダ２１０、位相検出器２０２、フィードバックディバイダ２１２は、ＰＬＬ１００の入力ディバイダ１１０、位相検出器１０２、フィードバックディバイダ１１２の各々に対してアナログ的に動作する。正の整数値を持ったデジタル制御信号Ｍを生成するために、アナログ電圧制御信号を生成する替わりに、デジタルアキュムレータおよびフィルタ２０４が、ＰＤ２０２によって生成されたＵＰ信号とＤＯＷＮ信号を蓄積およびフィルタリングする。ＤＣＯ２０８は、高速クロック信号ＦHSCKをＰＬＬ出力信号ＦOUTに変換するために、次の方程式（１）に従って、デジタル制御信号Ｍを使用する。
【式１】
ＦOUT＝ＦHSCK／Ｍ
方程式（１）は割り算作業を示すため、従来のデジタルＰＬＬにおいて、ＤＣＯ２０８は単純なデジタルディバイダとして実現される。
【０００９】
ＰＬＬのための１つのアプリケーションは、高い増倍率を持った周波数シンセサイザにおけるものである。例えば、８ｋＨｚの周波数を持つ入力信号ＦINを、６２２ＭＨｚの周波数を持つ位相同期出力信号ＦOUTに変換するために、最高で７７，７５０の高さまでの増倍率を持つＰＬＬを実現することが望ましいかもしれない。チャージ−ポンプＰＬＬのフィードバックループを安定に保つためには、位相検出器への入力の周波数はＰＬＬ閉鎖ループ帯域幅を超えなくてはならない。典型的な割合は１０である。これはすなわち、前述の高増倍の周波数シンセサイザの例にチャージ−ポンプＰＬＬを使用するには、ＰＬＬ閉鎖ループ帯域幅は約０．８Ｈｚでなくてはならないことを意味する。
【００１０】
ＰＬＬの別のアプリケーションはクロックフィルタリングにおけるものである。ＳＯＮＥＴクロックフィルタリングのようないくつかのクロックフィルタリングアプリケーションは、できる限り低い０．１ＨｚのＰＬＬ閉鎖ループ帯域幅を必要とする。
【００１１】
低い閉鎖ループ帯域幅を持つ高増倍の周波数シンセサイザおよびクロックフィルタリングのようなアプリケーションにおいて、チャージ−ポンプＰＬＬを用いる際の問題の１つは、ノイズに関連したものである。チャージ−ポンプＰＬＬは、フィードバックループ内で生成された固有ノイズを大量に取り消すことがない。その結果、低ノイズアプリケーションについては、ＰＬＬ閉鎖ループ帯域幅は、通常、最大になる。
【００１２】
これらの競合する目的に関連して、チャージ−ポンプＰＬＬは、高い安定性と少量のノイズを必要とするアプリケーションには適さないことが多い。
【００１３】
【発明が解決しようとする課題】
一般に、デジタルＡＳＩＣ（特定用途向けＩＣ）の１部として、高倍増の周波数シンセサイザおよびクロックフィルタリングのようなアプリケーションについて、ＰＬＬを実現することが望ましい。アナログＰＬＬをデジタルＡＳＩＣに統合する方法の１つに、リング発振器上のＶＣＯをベースにしたものが知られている。リング発振器は、遅延セルの全てに適用された電圧制御信号によって出力周波数が制御された、上から下まで接続した遅延セルのセットである。上述したように、ノイズを低くするには、チャージ−ポンプＰＬＬは、ＰＬＬフィードバックループが内部生成されたノイズを取り消す（または、少なくとも大幅に減少する）ことを可能にするために、比較的高いループ帯域幅を持っている必要がある。このためには、ＰＬＬを安定に保つために、位相検出器（すなわち、ＰＤ更新値）における高い周波数が必要となる。しかし、高増倍の周波数シンセサイザおよびクロックフィルタリングのようなＰＬＬアプリケーションは比較的低いＰＬＬループ帯域幅を必要とし、大きな増倍値は固定の出力周波数について比較的低い入力周波数を伴うため、図１に示すチャージ−ポンプＰＬＬ１００のような従来のリング発振器ベースのアナログＰＬＬを、このようなアプリケーションのためにデジタルＡＳＩＣに統合することは非実用的である。
【００１４】
また、高増倍の周波数シンセサイザのようなアプリケーションに、図２のＰＬＬ２００のような従来のデジタルＰＬＬを使用することも非実用的である。デジタル制御発振器２０８は、最高６２２ＭＨｚの周波数を持つＰＬＬ出力信号ＦOUTを正確に生成するために、単純に入力クロック信号ＦHSCKを割るだけなので、ＦHSCKは６２２ＭＨｚよりも高い周波数が必要である。これは、多くのアプリケーションにおいて非実用的でありうる。これは、６２２ＭＨｚよりも高い周波数（例えば、１ＧＨｚまたはそれ以上）を持ったＰＬＬ出力信号を必要とするアプリケーションでは特に言えることである。
【００１５】
【課題を解決するための手段】
本発明は、従来技術に制限を課すＰＬＬデザインに向けられている。特に、本発明のＰＬＬは、低ノイズパフォーマンスを害することなく、デジタルＡＳＩＣ内に統合された、高増倍の周波数シンセサイザと低帯域幅のクロックフィルタリングのようなアプリケーションに使用することができる。
【００１６】
１つの実施形態において、本発明は、位相同期ループ（ＰＬＬ）を備えた集積回路（ＩＣ）であって、前記ＰＬＬは、（ａ）前記ＰＬＬ入力信号と該ＰＬＬフィードバック信号とを受信するように、また、ＰＬＬ入力とＰＬＬフィードバック信号との間の位相の差に基づくＰＬＬ ＰＤ信号を生成するように構成された位相検出器（ＰＤ）と、（ｂ）該位相検出器からの前記ＰＬＬ ＰＤ信号を受信するように、また、デジタル制御信号を生成するように構成されたアキュムレータ／フィルターと、（ｃ）デジタル制御発振器（ＤＣＯ）とを有し、該デジタル制御発振器（ＤＣＯ）は、
（１）（ｉ）該アキュムレータ／フィルターから前記デジタル制御信号と（ｉｉ）発振器クロック信号とを受信するように構成され、
（２）周波数は（ｉ）該デジタル制御信号に基づき、また、（ｉｉ）該発振器クロック信号の該周波数よりも大きな出力信号を生成するように構成され、前記ＰＬＬフィードバック信号が該出力信号から生成される。
【００１７】
【発明の実施の形態】
図３は、本発明の１つの実施形態による位相同期ループ３００のブロック線図を示している。位相検出器３０２と任意入力およびフィードバックディバイダ３１０、３１２は、図２に示す従来のデジタルＰＬＬ２００において、対応するコンポーネントに類似したものであってよい。しかしながら、ＰＬＬ２００のデジタルアキュムレータおよびフィルタ２０８と異なり、ＰＬＬ３００のデジタルアキュムレータおよびフィルタ３０４は、２つの部分、すなわち整合部分（ＩＮＴ）と、各々がデジタル制御信号によって表される正値（Ｎ．ｘｘｘ）の整合部分Ｎと分数部分ｘｘｘに関連した分数部分（ＦＲＡＣ）とを持ったデジタル制御信号を生成するために、ＰＤ３０２からのＵＰおよびＤＯＷＮ信号を使用する。さらに、ＰＬＬ２００のＤＣＯ２０８と異なり、ＰＬＬ３００のデジタル制御発振器は、外部で生成された、発振器クロックＦock周波数よりも大きな周波数を持ったＰＬＬ出力信号ＦOUTを生成するために、２部分デジタル制御信号を使用する。
【００１８】
図４は、本発明の１つの実施形態による図３のＰＬＬ３００のＤＣＯ３０８のブロック線図を示している。基本的に、ＤＣＯ３０８は、フィードバックパス内にデュアル係数ディバイダ４１２を備えたアナログＰＬＬである。特に、位相検出器４０２、チャージポンプ４０４、ループフィルタ４０６、電圧制御発振器４０８、任意入力ディバイダ４１０は、図１に示した従来のアナログＰＬＬ１００において、対応するコンポーネントに類似したものであってもよい。しかし、フィードバックパス内に単純なディバイダ１１２を備えたＰＬＬ１００と異なり、ＤＣＯ３０８のフィードバックパスは、係数コントローラ４１４によって制御されるデュアル係数ディバイダ４１２を備えている。好ましい実施形態において、ＤＣＯ３０８は、整数および分数部分を備えたデジタル制御ワードを受信する分数Ｎシンセサイザであり、より高い出力周波数を持った出力クロック信号を生成するために、入力クロック信号にデジタル制御ワードによって表される（整数＋分数）値を掛ける。
【００１９】
オペレーション中に、ＤＣＯ３０８は、係数コントローラ４１４において、図３のデジタルアキュムレータおよびフィルタ３０４によって生成される２部分デジタル制御信号（ＩＮＴ、ＦＲＡＣ）を受信し、また、任意入力ディバイダ４１０において、発振器クロック信号ＦＯＣＫを受信する。ＤＣＯ３０８は、任意出力ディバイダ４１０とデュアル係数ディバイダ４１２に設定された約数値に基づいて、ＤＣＯ入力信号ＦＯＣＫをやはり図３のＰＬＬ３００の出力信号であるＤＣＯ出力信号ＦＯＵＴに変換するために、従来のアナログＰＬＬのように動作する。
【００２０】
係数コントローラ４１４は、ＤＣＯフィードバック信号を分割する際、デュアル係数ディバイダ４１２が、現在、使用しているのは、２つの指定された約数のうちのどちらであるかを制御する。好ましい実施例において、指定された２つの約数値は、ＩＮＴ（すなわち、２部分の制御信号の整数部分）とＩＮＴ＋１と等しい。一定時間にわたり、Ｎ．ｘｘｘと等しい効率的なディバイダ値を達成するべく、ＩＮＴとＩＮＴ＋１の間で、分数部分ＦＲＡＣの値に基づいて前後にトグルするために、係数コントローラ４１４は、デュアル係数ディバイダ４１２を制御する。例えば、ＩＮＴが２７で、ＦＲＡＣが１９２に対応する８ビットバイナリ値である場合、係数コントローラ４１４は、一定時間にわたり、２７．７５の効率的なディバイダ値、すなわち１９２／２５６＝０．７５を得るべく、約数値２７に時間の１／４を付加し、約数値２８に時間の３／４を付加するために、デュアル係数ディバイダ４１２を制御する。
【００２１】
フィードバックパス内の分割には、入力信号に関連する出力信号の周波数を増倍する効果があるため、ＤＣＯ３０８を、ＤＣＯ入力信号ＦＯＣＫの周波数よりも大きな周波数を持つ出力信号ＦＯＵＴを生成するために使用することができる。当然、入力ディバイダ４１０とデュアル係数ディバイダ４１２に適切な約数値を選択することにより、ＤＣＯ出力信号ＦＯＵＴはＤＣＯ入力信号ＦＯＣＫの周波数と等しいかそれよりも低い周波数を持つことも可能である。
【００２２】
図４の、デジタル制御発振器としてのＤＣＯ３０８によって、ＰＬＬ３００を、図１、図２のＰＬＬ１００、２００のような従来技術のＰＬＬを使用した場合には非実用的なアプリケーションにおいて実施することができる。特に、遅延セルのリングを備えたリング発振器を用いて図４のＶＣＯ４０８を実施することにより、高多重周波数シンセサイザとクロックフィルタリングのようなアプリケーションを実施するべく、ＰＬＬ３００をデジタルＡＳＩＣ内に一体に設けることができる。ＤＣＯ３０８は、発振器クロック周波数を増倍することができるアナログＰＬＬを使用して実施されるため、ＰＬＬ３００の外部ループ（図３に示す）は、入力基準ＦINと発振器クロックＦOCK、取得時間のようなシステム事項の間の周波数ドリフトによってのみ制限される任意の低ループ帯域幅を持つことができる。
【００２３】
さらに、発振器クロック信号ＦOCKが比較的高い周波数を持つ場合、ＤＣＯ３０８を形成するチャージポンプアナログＰＬＬの内部のノイズ源を実質的に取り消すために、ＰＬＬ３００の内部ループ（図４に示す）は非常に幅広いループ帯域幅を持つことが可能であり、その結果、ＰＬＬ出力信号ＦOUTにおけるノイズが低くなる。
【００２４】
従って、現在ＳＯＮＥＴクロックディストリビューションのようなアプリケーションに使用されている高額な結晶ベースの電圧制御発振器を使用する必要なく、本発明を、低（外部）ループ帯域幅と低出力ノイズの両方を必要とするＰＬＬアプリケーションに使用することができる。これにより、従来技術の現状よりもコストを大幅に削減することができる。
【００２５】
本発明を、図３のＰＤ３０２、図４のＰＤ４０２のような位相検出器を使用して実施するＰＬＬに関連させて説明してきたが、１つまたは両方の位相検出器の代わりに位相／周波数検出器を使用して、本発明を実施することも可能であることを理解されたい。
【００２６】
本発明を、それ自体はアナログＰＬＬであるデジタル制御発振器を備えたデジタルＰＬＬに関連させて説明してきたが、本発明は、その他のものとの関連においても実施可能である。一般に、本発明は、発振器クロック信号をより高い周波数を持つ出力信号に変換するＤＣＯを備えたあらゆるＰＬＬに向けられている。その他のＰＬＬがデジタルコンポーネントである必要はない。例えば、ＤＣＯデジタル制御信号の生成に使用するために出力信号がデジタル化されているチャージポンプと共にＰＬＬを実現することも可能であろう。さらに、ＤＣＯ自体は、必ずしもアナログＰＬＬを用いて実施する必要はない。たとえば、ＤＣＯは、発振器クロック信号を増倍するデジタルＰＬＬを使用して実施することもできる。あるいは、ＤＣＯデジタル制御信号が２部分信号である必要もない。
【００２７】
さらに、本発明の本質を説明するために、上述し、例示してきた部品の細部、材料、配置に、当業者が、前述の請求項で示した本発明の範囲から逸脱しない限り、様々な変更を加えることができることが理解されるであろう。
【００２８】
【発明の効果】
高額な結晶ベースの電圧制御発振器を使用することなく、低（外部）ループ帯域幅と低出力ノイズの両方を必要とするＰＬＬアプリケーションに使用することができるため、従来技術のものよりもコストを大幅に削減することができる。
【図面の簡単な説明】
【図１】 従来のチャージ−ポンプ位相同期ループ（ＰＬＬ）のブロック線図である。
【図２】 従来のデジタルＰＬＬのブロック線図である。
【図３】 本発明の１つの実施形態によるＰＬＬのブロック線図である。
【図４】 本発明の１つの実施形態による図３のＰＬＬのデジタル制御発振器を示すブロック線図である。
【符号の説明】
１００ 位相同期ループ
１０２ 位相検出器
１０４ チャージポンプ
１０６ ループフィルタ
１０８ 電圧制御発振器
１１０ 入力ディバイダ
１１２ フィードバックディバイダ
２００ 位相同期ループ
２０２ 位相検出器
２０４ デジタルアキュムレータおよびフィルタ
２０８ デジタル制御発振器
２１０ 入力ディバイダ
２１２ フィードバックディバイダ
３００ 位相同期ループ
３０２ 位相検出器
３０４ デジタルアキュムレータおよびフィルタ
３０８ デジタル制御発振器
３１０ 入力ディバイダ
３１２ フィードバックディバイダ
４０２ 位相検出器
４０４ チャージポンプ
４０６ ループフィルタ
４０８ 電圧制御発振器
４１０ 入力ディバイダ
４１２ デュアル係数ディバイダ
４１４ 係数コントローラ
【発明の属する技術分野】
本発明は、電子機器に関するものであり、特に、位相同期ループに関するものである。
【０００２】
【従来の技術】
位相同期ループ（ＰＬＬ）は、周期的入力信号に関連した一定の位相関係を持った周期的な出力信号生成する回路である。ＰＬＬは、多くのタイプの測定器、マイクロプロセッサ、通信アプリケーションに使用されている。位相同期ループのうちの１タイプには、1980年に発行のIEEE TRANS. Commun.、vol.COM-28,pp.1849-1858のFloyd M.Gardnerによる「チャージポンプＰＬＬ（Charge-Pump Phase-Lock Loops）」があるが、その教示は、本明細書中でも参照として援用している。
【０００３】
図１は、従来のチャージ−ポンプ位相同期ループ１００のブロック線図を示す。位相検出器（ＰＤ）１０２は、入力信号ＦINの位相θINをフィードバック信号ＦOUTの位相θOUTと比較して、ＵＰ信号Ｕ（θINがθOUTを導く場合）またはＤＯＷＮ信号Ｄ（θOUTがθINを導く場合）のいずれかのエラー信号を生成し、ここで、エラー信号パルスの幅は、θINとθOUTの間の差の大きさを示す。
【０００４】
チャージポンプ１０４は、ＰＤ１０２から、該エラー信号（ＵまたはＤのいずれか）と等しい量のチャージを生成する。エラー信号がＵＰ信号またはＤＯＷＮ信号のいずれであったかによって、チャージが、ループフィルタ１０６内のコンデンサに加算されるか、あるいは減算される。この例の目的のために、ループフィルタ１０６のデザインは比較的単純になっており、抵抗器Ｒと比較的大型のコンデンサＣLとの一連の組み合わせと平行するコンデンサＣSとから成っている。このため、ループフィルタ１０６は、チャージポンプ１０４から正味チャージを蓄積する積算器として機能する。その他の、より洗練されたループフィルタも当然使用することができる。結果として得られるループ−フィルタ電圧ＶLFが、電圧制御発振器（ＶＣＯ）１０８に適用される。電圧制御発振器は、周期的な出力信号（図１のＦOUT）を生成する装置であり、その周波数はＶＣＯ入力電圧（図１のＶLF）１０８の関数である。ＰＬＬ１００からの出力信号であることに加えて、ＶＣＯ出力信号ＦOUTは、閉鎖ループＰＬＬ回路用のフィードバック信号として使用される。
【０００５】
出力信号ＦOUTの周波数が、入力信号ＦINの周波数の分数または倍数でなければならない場合には、任意の入力およびフィードバックディバイダ１１０、１１２を、入力およびフィードバックパス内にそれぞれ配置してもよい。そうでない場合は、入力およびフィードバックディバイダの両方を、１の因数を入力およびフィードバック信号に各々適用するものと考えられる。
【０００６】
図１のチャージポンプＰＬＬ１００は、チャージポンプ１０４とループフィルタ１０６により生成されたアナログ入力信号ＶLFによってＶＣＯ１０８が制御されるアナログＰＬＬの１例である。デジタル位相同期ループも知られている。
【０００７】
図２は、従来のデジタル位相同期ループ２００のブロック線図を示している。ＰＬＬ２００は、チャージポンプ１０４とループフィルタ１０６がデジタルアキュムレータおよびフィルタ２０４と交換され、電圧制御発振器１０８がデジタル制御発振器（ＤＣＯ）２０８と交換されている点を除いて、図１のＰＬＬ１００に類似している。デジタル制御発振器（ＤＣＯ）２０８は、周波数ＦHSCKを持つ、外部生成された、高速クロック信号を受信する。
【０００８】
オペレーションにおいて、ＰＬＬ２００の入力ディバイダ２１０、位相検出器２０２、フィードバックディバイダ２１２は、ＰＬＬ１００の入力ディバイダ１１０、位相検出器１０２、フィードバックディバイダ１１２の各々に対してアナログ的に動作する。正の整数値を持ったデジタル制御信号Ｍを生成するために、アナログ電圧制御信号を生成する替わりに、デジタルアキュムレータおよびフィルタ２０４が、ＰＤ２０２によって生成されたＵＰ信号とＤＯＷＮ信号を蓄積およびフィルタリングする。ＤＣＯ２０８は、高速クロック信号ＦHSCKをＰＬＬ出力信号ＦOUTに変換するために、次の方程式（１）に従って、デジタル制御信号Ｍを使用する。
【式１】
ＦOUT＝ＦHSCK／Ｍ
方程式（１）は割り算作業を示すため、従来のデジタルＰＬＬにおいて、ＤＣＯ２０８は単純なデジタルディバイダとして実現される。
【０００９】
ＰＬＬのための１つのアプリケーションは、高い増倍率を持った周波数シンセサイザにおけるものである。例えば、８ｋＨｚの周波数を持つ入力信号ＦINを、６２２ＭＨｚの周波数を持つ位相同期出力信号ＦOUTに変換するために、最高で７７，７５０の高さまでの増倍率を持つＰＬＬを実現することが望ましいかもしれない。チャージ−ポンプＰＬＬのフィードバックループを安定に保つためには、位相検出器への入力の周波数はＰＬＬ閉鎖ループ帯域幅を超えなくてはならない。典型的な割合は１０である。これはすなわち、前述の高増倍の周波数シンセサイザの例にチャージ−ポンプＰＬＬを使用するには、ＰＬＬ閉鎖ループ帯域幅は約０．８Ｈｚでなくてはならないことを意味する。
【００１０】
ＰＬＬの別のアプリケーションはクロックフィルタリングにおけるものである。ＳＯＮＥＴクロックフィルタリングのようないくつかのクロックフィルタリングアプリケーションは、できる限り低い０．１ＨｚのＰＬＬ閉鎖ループ帯域幅を必要とする。
【００１１】
低い閉鎖ループ帯域幅を持つ高増倍の周波数シンセサイザおよびクロックフィルタリングのようなアプリケーションにおいて、チャージ−ポンプＰＬＬを用いる際の問題の１つは、ノイズに関連したものである。チャージ−ポンプＰＬＬは、フィードバックループ内で生成された固有ノイズを大量に取り消すことがない。その結果、低ノイズアプリケーションについては、ＰＬＬ閉鎖ループ帯域幅は、通常、最大になる。
【００１２】
これらの競合する目的に関連して、チャージ−ポンプＰＬＬは、高い安定性と少量のノイズを必要とするアプリケーションには適さないことが多い。
【００１３】
【発明が解決しようとする課題】
一般に、デジタルＡＳＩＣ（特定用途向けＩＣ）の１部として、高倍増の周波数シンセサイザおよびクロックフィルタリングのようなアプリケーションについて、ＰＬＬを実現することが望ましい。アナログＰＬＬをデジタルＡＳＩＣに統合する方法の１つに、リング発振器上のＶＣＯをベースにしたものが知られている。リング発振器は、遅延セルの全てに適用された電圧制御信号によって出力周波数が制御された、上から下まで接続した遅延セルのセットである。上述したように、ノイズを低くするには、チャージ−ポンプＰＬＬは、ＰＬＬフィードバックループが内部生成されたノイズを取り消す（または、少なくとも大幅に減少する）ことを可能にするために、比較的高いループ帯域幅を持っている必要がある。このためには、ＰＬＬを安定に保つために、位相検出器（すなわち、ＰＤ更新値）における高い周波数が必要となる。しかし、高増倍の周波数シンセサイザおよびクロックフィルタリングのようなＰＬＬアプリケーションは比較的低いＰＬＬループ帯域幅を必要とし、大きな増倍値は固定の出力周波数について比較的低い入力周波数を伴うため、図１に示すチャージ−ポンプＰＬＬ１００のような従来のリング発振器ベースのアナログＰＬＬを、このようなアプリケーションのためにデジタルＡＳＩＣに統合することは非実用的である。
【００１４】
また、高増倍の周波数シンセサイザのようなアプリケーションに、図２のＰＬＬ２００のような従来のデジタルＰＬＬを使用することも非実用的である。デジタル制御発振器２０８は、最高６２２ＭＨｚの周波数を持つＰＬＬ出力信号ＦOUTを正確に生成するために、単純に入力クロック信号ＦHSCKを割るだけなので、ＦHSCKは６２２ＭＨｚよりも高い周波数が必要である。これは、多くのアプリケーションにおいて非実用的でありうる。これは、６２２ＭＨｚよりも高い周波数（例えば、１ＧＨｚまたはそれ以上）を持ったＰＬＬ出力信号を必要とするアプリケーションでは特に言えることである。
【００１５】
【課題を解決するための手段】
本発明は、従来技術に制限を課すＰＬＬデザインに向けられている。特に、本発明のＰＬＬは、低ノイズパフォーマンスを害することなく、デジタルＡＳＩＣ内に統合された、高増倍の周波数シンセサイザと低帯域幅のクロックフィルタリングのようなアプリケーションに使用することができる。
【００１６】
１つの実施形態において、本発明は、位相同期ループ（ＰＬＬ）を備えた集積回路（ＩＣ）であって、前記ＰＬＬは、（ａ）前記ＰＬＬ入力信号と該ＰＬＬフィードバック信号とを受信するように、また、ＰＬＬ入力とＰＬＬフィードバック信号との間の位相の差に基づくＰＬＬ ＰＤ信号を生成するように構成された位相検出器（ＰＤ）と、（ｂ）該位相検出器からの前記ＰＬＬ ＰＤ信号を受信するように、また、デジタル制御信号を生成するように構成されたアキュムレータ／フィルターと、（ｃ）デジタル制御発振器（ＤＣＯ）とを有し、該デジタル制御発振器（ＤＣＯ）は、
（１）（ｉ）該アキュムレータ／フィルターから前記デジタル制御信号と（ｉｉ）発振器クロック信号とを受信するように構成され、
（２）周波数は（ｉ）該デジタル制御信号に基づき、また、（ｉｉ）該発振器クロック信号の該周波数よりも大きな出力信号を生成するように構成され、前記ＰＬＬフィードバック信号が該出力信号から生成される。
【００１７】
【発明の実施の形態】
図３は、本発明の１つの実施形態による位相同期ループ３００のブロック線図を示している。位相検出器３０２と任意入力およびフィードバックディバイダ３１０、３１２は、図２に示す従来のデジタルＰＬＬ２００において、対応するコンポーネントに類似したものであってよい。しかしながら、ＰＬＬ２００のデジタルアキュムレータおよびフィルタ２０８と異なり、ＰＬＬ３００のデジタルアキュムレータおよびフィルタ３０４は、２つの部分、すなわち整合部分（ＩＮＴ）と、各々がデジタル制御信号によって表される正値（Ｎ．ｘｘｘ）の整合部分Ｎと分数部分ｘｘｘに関連した分数部分（ＦＲＡＣ）とを持ったデジタル制御信号を生成するために、ＰＤ３０２からのＵＰおよびＤＯＷＮ信号を使用する。さらに、ＰＬＬ２００のＤＣＯ２０８と異なり、ＰＬＬ３００のデジタル制御発振器は、外部で生成された、発振器クロックＦock周波数よりも大きな周波数を持ったＰＬＬ出力信号ＦOUTを生成するために、２部分デジタル制御信号を使用する。
【００１８】
図４は、本発明の１つの実施形態による図３のＰＬＬ３００のＤＣＯ３０８のブロック線図を示している。基本的に、ＤＣＯ３０８は、フィードバックパス内にデュアル係数ディバイダ４１２を備えたアナログＰＬＬである。特に、位相検出器４０２、チャージポンプ４０４、ループフィルタ４０６、電圧制御発振器４０８、任意入力ディバイダ４１０は、図１に示した従来のアナログＰＬＬ１００において、対応するコンポーネントに類似したものであってもよい。しかし、フィードバックパス内に単純なディバイダ１１２を備えたＰＬＬ１００と異なり、ＤＣＯ３０８のフィードバックパスは、係数コントローラ４１４によって制御されるデュアル係数ディバイダ４１２を備えている。好ましい実施形態において、ＤＣＯ３０８は、整数および分数部分を備えたデジタル制御ワードを受信する分数Ｎシンセサイザであり、より高い出力周波数を持った出力クロック信号を生成するために、入力クロック信号にデジタル制御ワードによって表される（整数＋分数）値を掛ける。
【００１９】
オペレーション中に、ＤＣＯ３０８は、係数コントローラ４１４において、図３のデジタルアキュムレータおよびフィルタ３０４によって生成される２部分デジタル制御信号（ＩＮＴ、ＦＲＡＣ）を受信し、また、任意入力ディバイダ４１０において、発振器クロック信号ＦＯＣＫを受信する。ＤＣＯ３０８は、任意出力ディバイダ４１０とデュアル係数ディバイダ４１２に設定された約数値に基づいて、ＤＣＯ入力信号ＦＯＣＫをやはり図３のＰＬＬ３００の出力信号であるＤＣＯ出力信号ＦＯＵＴに変換するために、従来のアナログＰＬＬのように動作する。
【００２０】
係数コントローラ４１４は、ＤＣＯフィードバック信号を分割する際、デュアル係数ディバイダ４１２が、現在、使用しているのは、２つの指定された約数のうちのどちらであるかを制御する。好ましい実施例において、指定された２つの約数値は、ＩＮＴ（すなわち、２部分の制御信号の整数部分）とＩＮＴ＋１と等しい。一定時間にわたり、Ｎ．ｘｘｘと等しい効率的なディバイダ値を達成するべく、ＩＮＴとＩＮＴ＋１の間で、分数部分ＦＲＡＣの値に基づいて前後にトグルするために、係数コントローラ４１４は、デュアル係数ディバイダ４１２を制御する。例えば、ＩＮＴが２７で、ＦＲＡＣが１９２に対応する８ビットバイナリ値である場合、係数コントローラ４１４は、一定時間にわたり、２７．７５の効率的なディバイダ値、すなわち１９２／２５６＝０．７５を得るべく、約数値２７に時間の１／４を付加し、約数値２８に時間の３／４を付加するために、デュアル係数ディバイダ４１２を制御する。
【００２１】
フィードバックパス内の分割には、入力信号に関連する出力信号の周波数を増倍する効果があるため、ＤＣＯ３０８を、ＤＣＯ入力信号ＦＯＣＫの周波数よりも大きな周波数を持つ出力信号ＦＯＵＴを生成するために使用することができる。当然、入力ディバイダ４１０とデュアル係数ディバイダ４１２に適切な約数値を選択することにより、ＤＣＯ出力信号ＦＯＵＴはＤＣＯ入力信号ＦＯＣＫの周波数と等しいかそれよりも低い周波数を持つことも可能である。
【００２２】
図４の、デジタル制御発振器としてのＤＣＯ３０８によって、ＰＬＬ３００を、図１、図２のＰＬＬ１００、２００のような従来技術のＰＬＬを使用した場合には非実用的なアプリケーションにおいて実施することができる。特に、遅延セルのリングを備えたリング発振器を用いて図４のＶＣＯ４０８を実施することにより、高多重周波数シンセサイザとクロックフィルタリングのようなアプリケーションを実施するべく、ＰＬＬ３００をデジタルＡＳＩＣ内に一体に設けることができる。ＤＣＯ３０８は、発振器クロック周波数を増倍することができるアナログＰＬＬを使用して実施されるため、ＰＬＬ３００の外部ループ（図３に示す）は、入力基準ＦINと発振器クロックＦOCK、取得時間のようなシステム事項の間の周波数ドリフトによってのみ制限される任意の低ループ帯域幅を持つことができる。
【００２３】
さらに、発振器クロック信号ＦOCKが比較的高い周波数を持つ場合、ＤＣＯ３０８を形成するチャージポンプアナログＰＬＬの内部のノイズ源を実質的に取り消すために、ＰＬＬ３００の内部ループ（図４に示す）は非常に幅広いループ帯域幅を持つことが可能であり、その結果、ＰＬＬ出力信号ＦOUTにおけるノイズが低くなる。
【００２４】
従って、現在ＳＯＮＥＴクロックディストリビューションのようなアプリケーションに使用されている高額な結晶ベースの電圧制御発振器を使用する必要なく、本発明を、低（外部）ループ帯域幅と低出力ノイズの両方を必要とするＰＬＬアプリケーションに使用することができる。これにより、従来技術の現状よりもコストを大幅に削減することができる。
【００２５】
本発明を、図３のＰＤ３０２、図４のＰＤ４０２のような位相検出器を使用して実施するＰＬＬに関連させて説明してきたが、１つまたは両方の位相検出器の代わりに位相／周波数検出器を使用して、本発明を実施することも可能であることを理解されたい。
【００２６】
本発明を、それ自体はアナログＰＬＬであるデジタル制御発振器を備えたデジタルＰＬＬに関連させて説明してきたが、本発明は、その他のものとの関連においても実施可能である。一般に、本発明は、発振器クロック信号をより高い周波数を持つ出力信号に変換するＤＣＯを備えたあらゆるＰＬＬに向けられている。その他のＰＬＬがデジタルコンポーネントである必要はない。例えば、ＤＣＯデジタル制御信号の生成に使用するために出力信号がデジタル化されているチャージポンプと共にＰＬＬを実現することも可能であろう。さらに、ＤＣＯ自体は、必ずしもアナログＰＬＬを用いて実施する必要はない。たとえば、ＤＣＯは、発振器クロック信号を増倍するデジタルＰＬＬを使用して実施することもできる。あるいは、ＤＣＯデジタル制御信号が２部分信号である必要もない。
【００２７】
さらに、本発明の本質を説明するために、上述し、例示してきた部品の細部、材料、配置に、当業者が、前述の請求項で示した本発明の範囲から逸脱しない限り、様々な変更を加えることができることが理解されるであろう。
【００２８】
【発明の効果】
高額な結晶ベースの電圧制御発振器を使用することなく、低（外部）ループ帯域幅と低出力ノイズの両方を必要とするＰＬＬアプリケーションに使用することができるため、従来技術のものよりもコストを大幅に削減することができる。
【図面の簡単な説明】
【図１】 従来のチャージ−ポンプ位相同期ループ（ＰＬＬ）のブロック線図である。
【図２】 従来のデジタルＰＬＬのブロック線図である。
【図３】 本発明の１つの実施形態によるＰＬＬのブロック線図である。
【図４】 本発明の１つの実施形態による図３のＰＬＬのデジタル制御発振器を示すブロック線図である。
【符号の説明】
１００ 位相同期ループ
１０２ 位相検出器
１０４ チャージポンプ
１０６ ループフィルタ
１０８ 電圧制御発振器
１１０ 入力ディバイダ
１１２ フィードバックディバイダ
２００ 位相同期ループ
２０２ 位相検出器
２０４ デジタルアキュムレータおよびフィルタ
２０８ デジタル制御発振器
２１０ 入力ディバイダ
２１２ フィードバックディバイダ
３００ 位相同期ループ
３０２ 位相検出器
３０４ デジタルアキュムレータおよびフィルタ
３０８ デジタル制御発振器
３１０ 入力ディバイダ
３１２ フィードバックディバイダ
４０２ 位相検出器
４０４ チャージポンプ
４０６ ループフィルタ
４０８ 電圧制御発振器
４１０ 入力ディバイダ
４１２ デュアル係数ディバイダ
４１４ 係数コントローラ
Claims (4)
- 位相同期ループ（ＰＬＬ）を備えた集積回路（ＩＣ）であって、
（ａ）ＰＬＬ入力信号とＰＬＬフィードバック信号とを受信するように、また、該ＰＬＬ入力信号と該ＰＬＬフィードバック信号との間の位相の差に基づいてＰＬＬ ＰＤ信号を生成するように構成された位相検出器（ＰＤ）と、
（ｂ）該位相検出器からの前記ＰＬＬ ＰＤ信号を受信するように、また、デジタル制御信号を生成するように構成されたアキュムレータ／フィルタと、
（ｃ）デジタル制御発振器（ＤＣＯ）とを備え、
該デジタル制御発振器（ＤＣＯ）は、
（Ａ）発振器クロック信号とＤＣＯフィードバック信号とを受信するように、また、該発振器クロック信号と該ＤＣＯフィードバック信号の間の位相差に基づいてＤＣＯ ＰＤ信号を生成するように構成されたＤＣＯ ＰＤと、
（Ｂ）該ＤＣＯ ＰＤから該ＤＣＯ ＰＤ信号を受信するように、また、ＣＰチャージ電流を生成するように構成されたチャージポンプ（ＣＰ）と、
（Ｃ）該ＣＰチャージ電流を受けるように、また、ループ−フィルタ電圧制御信号を生成するように構成されたループフィルタと、
（Ｄ）該ループ−フィルタ電圧制御信号を受信するように、また、該ループ−フィルタ電圧制御信号に基づいて、ＰＬＬ出力信号を生成するように構成された電圧制御発振器（ＶＣＯ）と、
（Ｅ）該出力信号を受信するように、また２つの選択された約数値のうちの１つを印加することにより該ＤＣＯフィードバック信号を生成するように構成されたデュアル係数デバイダと、
（Ｆ）該デジタル制御信号を該アキュムレータ／フィルタから受信するように、また該２つの選択された約数値のどちらが該デュアル係数ディバイダにより印加されるかを制御するように構成された係数コントローラとを備え、
該アキュムレータ／フィルタは、整数部分ＩＮＴと分数部分ＦＲＡＣとから成る２部分デジタル制御信号として該デジタル制御信号を生成し、
該２つの選択された約数値は該整数部分ＩＮＴに基づいており、
該係数コントローラは、該２つの選択された約数値が、該ＦＲＡＣの値に基づいて、該デュアル係数ディバイダによって何回印加されるかを制御するようになっていることを特徴とする集積回路。 - 請求項１に記載の集積回路において、
該２つの選択された約数値が、ＩＮＴとＩＮＴ＋１である集積回路。 - 請求項１に記載の集積回路において、
該ＰＬＬは、さらに、該ＰＤへの入力用のＰＬＬ入力約数値に基づいて該ＰＬＬ入力信号を生成するように構成されたＰＬＬ入力ディバイダを備える集積回路。 - 請求項１に記載の集積回路において、
該ＶＣＯがリング発生器を備える集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/427312 | 1999-10-26 | ||
| US09/427,312 US6594330B1 (en) | 1999-10-26 | 1999-10-26 | Phase-locked loop with digitally controlled, frequency-multiplying oscillator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001177407A JP2001177407A (ja) | 2001-06-29 |
| JP3796109B2 true JP3796109B2 (ja) | 2006-07-12 |
Family
ID=23694325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000326310A Expired - Lifetime JP3796109B2 (ja) | 1999-10-26 | 2000-10-26 | デジタル制御の周波数増倍発振器を備えた位相同期ループ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6594330B1 (ja) |
| EP (1) | EP1104111B1 (ja) |
| JP (1) | JP3796109B2 (ja) |
| DE (1) | DE60008203T2 (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
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| GB2339352B (en) * | 1998-06-30 | 2002-02-06 | Lsi Logic Corp | Testing analog to digital converters |
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| US5018170A (en) | 1989-11-21 | 1991-05-21 | Unisys Corporation | Variable data rate clock synthesizer |
| FR2658015B1 (fr) | 1990-02-06 | 1994-07-29 | Bull Sa | Circuit verrouille en phase et multiplieur de frequence en resultant. |
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| US6356129B1 (en) * | 1999-10-12 | 2002-03-12 | Teradyne, Inc. | Low jitter phase-locked loop with duty-cycle control |
-
1999
- 1999-10-26 US US09/427,312 patent/US6594330B1/en not_active Expired - Lifetime
-
2000
- 2000-10-16 DE DE60008203T patent/DE60008203T2/de not_active Expired - Lifetime
- 2000-10-16 EP EP00309052A patent/EP1104111B1/en not_active Expired - Lifetime
- 2000-10-26 JP JP2000326310A patent/JP3796109B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE60008203D1 (de) | 2004-03-18 |
| EP1104111A1 (en) | 2001-05-30 |
| DE60008203T2 (de) | 2004-12-16 |
| EP1104111B1 (en) | 2004-02-11 |
| JP2001177407A (ja) | 2001-06-29 |
| US6594330B1 (en) | 2003-07-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050131 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050427 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060222 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060302 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060322 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060414 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3796109 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090421 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100421 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110421 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110421 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120421 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130421 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130421 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140421 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |