JP3785638B2

JP3785638B2 - Communication system and communication method

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Publication number: JP3785638B2
Application number: JP2002001470A
Authority: JP
Inventors: 誠一野田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2002-01-08
Filing date: 2002-01-08
Publication date: 2006-06-14
Anticipated expiration: 2022-01-08
Also published as: JP2003204365A

Description

【０００１】
【発明の属する技術分野】
本発明は、伝送路を介して信号を送受信する通信システム及び通信方法に関し、特に、多値変調方式を用いた通信システム及び通信方法に関する。
【０００２】
【従来の技術】
多値変調方式は、特にデジタルマイクロ波通信等で用いられ、従来は多値変調においては４ＱＡＭ、１６ＱＡＭ、３２ＱＡＭ、６４ＱＡＭ、１２８ＱＡＭ、２５６ＱＡＭ、・・・等の２ⁿＱＡＭが用いられてきた。
【０００３】
このような、デジタルマイクロ波通信等では、一般的に回路の簡便さから４ＱＡＭ、１６ＱＡＭ、３２ＱＡＭ、６４ＱＡＭ、１２８ＱＡＭ、２５６ＱＡＭ、・・・等用いられてきたが、近年の集積回路技術の進歩により回路の複雑さによる実現の困難さは軽減されつつある。更に、周波数の有効利用、送信電力の有効利用に対する要求が強くなりつつある。
【０００４】
この要請に応えるために、多値数を必ずしも２ⁿとしない多値変調方式の構成法が提案されている。例えば、特開平０４−１９６９４５号公報の「多値変復調通信方法及びそのシステム」、特願２００１−２４６８９１の「多値変復調装置と多値変復調通信システムおよびその変復調プログラムならびに変復調方法」（本願出願時未公開）、特願２００１−２４６８９０の「多値変復調装置と多値変復調通信システムおよびその変復調プログラムならびに変復調方法」（本願出願時未公開）等がある。
【０００５】
【発明が解決しようとする課題】
上記の提案は多値変調の構成法についてのものであり、多値の誤り訂正方式についてのものではない。伝送路でのエラー発生を考えると、情報系列を符号化して送信系列にして、伝送路でエラーが加わった受信系列を復号して復号系列を得ることが必須となるので、多値変調方式に対応した誤り訂正方式が必要となる。
【０００６】
図１４の構成は、当業者にとって一般的と考えられる六値変調方式に対応した訂正方式である。図１４を参照すると、従来例による送信装置９０１は、二元誤り訂正符号化回路９０２、二値六値変換回路９０３及び六相位相変調器９０４を備え、従来例による受信装置９２１は、六相位相復調器９２２、六値二値変換回路９２３及び二元誤り訂正復号化回路９２４を備える。従来例による送信装置９０１及び受信装置９２１においては、非二元誤り訂正符号に基づく非二元誤り訂正方式を採用しておらず、送信装置９０１において、二値六値変換器９０３の前に二値信号に基づいて誤り訂正符号を生成する二元誤り訂正符号化回路９０２を置き、受信装置９２１において、六値二値変換器９２３の後に二値信号に基づいて誤り訂正を行う二元誤り訂正復号化回路９２４を置いている。
【０００７】
しかし、図１４の構成では、多値伝送に即した効率的な誤り訂正方式が実現できていない。すなわち、同一の符号長を得るための冗長度が、非二元誤り訂正符号を適用する場合に比べて大きくなっている。
【０００８】
本発明は上記の問題点に鑑みてなされたものであり、多相位相変調信号を伝送すると共に多相位相変調信号に適した効率的な誤り訂正方式を含む通信システム及びその方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の第１の観点によれば、伝送路を介して信号を送受信する送信装置及び受信装置を備える通信システムにおいて、前記送信装置は、送信二値信号をｎ（ｎは１を超える整数）値送信系列及び三値情報系列に変換する二値多値変換手段と、前記三値情報系列を基に非二元誤り訂正符号より成る三値送信系列を生成する符号化手段と、前記ｎ値送信系列及び前記三値送信系列を３ｎ値信号に変調して前記受信装置に送信する変調手段と、を備え、前記受信装置は、前記送信装置からの３ｎ値の受信信号を復調してｎ値受信系列及び三値受信系列を得る復調手段と、前記三値受信系列を非二元誤り訂正符号の復号方法により復号して三値復号系列を得る第１の復号化手段と、前記第１の復号手段による前記三値受信系列の訂正内容に応じて前記ｎ値受信系列を訂正してｎ値復号系列を得る第２の復号化手段と、前記ｎ値復号系列と前記三値復号系列より受信二値信号を得る多値二値変換手段と、を備えることを特徴とする通信システムが提供される。
【００１０】
上記の通信システムにおいて、前記変調手段は位相変調器であってもよく、前記復調手段は位相復調器であってもよい。
【００１１】
上記の通信システムにおいて、前記第２の復号化手段は、前記三値受信系列のうちの２から０又は０から２に訂正されたシンボルに対応する前記ｎ値受信系列のシンボルの値を訂正してもよい。
【００１２】
本発明の第２の観点によれば、送信二値信号をｎ（ｎは１を超える整数）値送信系列及び三値情報系列に変換する二値多値変換手段と、前記三値情報系列を基に非二元誤り訂正符号より成る三値送信系列を生成する符号化手段と、前記ｎ値送信系列及び前記三値送信系列を３ｎ値信号に変調して送信する変調手段と、を備えることを特徴とする送信装置が提供される。
【００１３】
上記の送信装置において、前記変調手段は位相変調器であってもよい。
【００１４】
本発明の第３の観点によれば、３ｎ（ｎは１を超える整数）値の受信信号を復調してｎ値受信系列及び三値受信系列を得る復調手段と、前記三値受信系列を非二元誤り訂正符号の復号方法により復号して三値復号系列を得る第１の復号化手段と、前記第１の復号手段による前記三値受信系列の訂正内容に応じて前記ｎ値受信系列を訂正してｎ値復号系列を得る第２の復号化手段と、前記ｎ値復号系列と前記三値復号系列より受信二値信号を得る多値二値変換手段と、を備えることを特徴とする受信装置が提供される。
【００１５】
上記の受信装置において、前記復調手段は位相復調器であってもよい。
【００１６】
上記の受信装置において、前記第２の復号化手段は、前記三値受信系列のうちの２から０又は０から２に訂正されたシンボルに対応する前記ｎ値受信系列のシンボルの値を訂正してもよい。
【００１７】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態について詳細に説明する。
【００１８】
図１に本発明の実施形態による通信システムの構成を示す。図１を参照すると、送信装置１０１においては、送信二値信号１３１は二値六値変換器１０２に供給される。二値六値変換器１０２は、二値の入力信号を六値の信号に変換する。六値の信号は三値の下位信号と二値の上位信号より構成され、三値の下位信号は三値情報系列１３２として三元誤り訂正符号化回路１０３に供給され、二値の上位信号は二値送信系列１３３として遅延回路１０４に供給される。三元誤り訂正符号化回路１０３は、三値情報系列１３２を基に三元誤り訂正符号に基づく三元誤り訂正符号化を行い、三値送信系列１３４を生成する。三値送信系列１３４は、六相位相変調器１０５に供給される。一方、二値送信系列１３３は遅延回路１０４で三値送信系列１３２が三元誤り訂正符号化回路１０３で遅延される時間と同じ時間遅延され、遅延された二値送信系列１３５は、六相位相変調器１０５に供給される。六相位相変調器１０５は、三値送信系列１３４と二値送信系列１３５を合わせた六値送信系列を六相位相変調して、変調信号１３６を伝送路を介して受信装置１２１に送信する。
【００１９】
受信装置１２１においては、六相位相復調器１２２は、伝送路を介して送信装置１０１から受信した信号１３６を六相位相復調して、三値受信系列１３７と二値受信系列１３８を出力する。三値受信系列１３７は、三元誤り訂正復号化回路１２３に供給される。三元誤り訂正復号回路１２３は、三元誤り訂正符号化回路１０３に対応し、三値受信系列１３７の誤りを訂正して三値復号系列１４１を生成する。三値復号系列１４１は、六値二値変換回路１２６に供給される。一方、二値受信系列１３８は遅延回路１２４で三値受信系列１３７が三元誤り訂正復号化回路１２３で遅延される時間と同じ時間遅延され、遅延された二値受信系列１４０は、上位桁訂正回路１２５に供給される。上位桁訂正回路１２５は、三元誤り訂正復号化回路１２３から供給される三値受信系列１３９−１と三値復号系列１３９−２に基づいて、遅延された二値受信系列１４０の誤りを訂正して二値復号系列１４２を生成する。二値復号系列１４２は、六値二値変換回路１２６に供給される。六値二値変換回路１２４は、入力した三値復号系列１４１と二値復号系列１４２を受信二値信号１４３に変換し、出力する。
【００２０】
次に、三元誤り訂正符号について説明する。まず、三元誤り訂正符号の一例として、三元ＢＣＨ(Bose-Chaudhuri-Hocquenghem)符号の符号パラメータについて説明する。三元ＢＣＨ符号は、係数を０、１、２の三元とする以下のｐ次の生成多項式ｐ（ｘ）を元に形成される。
【００２１】
【数１】

符号長ｎは、プラス１及びマイナス１（これは、ガロア体ＧＦ（３）では２に相当する。）の両方向の訂正を行う場合には、（３^p−１）／２となる。一般に、符号長をｎとすると、情報長ｋはｔ重誤り訂正の場合にはｋ＝ｎ―ｔ・ｐ、冗長度は（ｎ−ｋ）／ｎとなる。
【００２２】
一重誤り訂正三元ＢＣＨ符号の場合には、例えば、生成多項式は、以下の三次の生成多項式となる。
【００２３】
【数２】

双方向の誤り訂正を考慮すると、例えば、符号長１３、情報長１０となり、検査行列はＨは、以下のようになる。
【００２４】
【数３】

尚、非二元のＢＣＨ符号、Reed-Solomon符号等の誤り訂正符号については、Arnold M. Michelson、 Allen H. Levesque著、「ERROR-CONTROL TECHNIQUES FOR DIGITAL COMMUNICATION」、 john Wiley & Sons、 1985 の第六章「Nonbinary BCH Codes and Reed-Solomon Codes」に詳しく述べられている。また、非二元ＢＣＨ符号のパラメータに関しては、宮川洋、岩垂好裕、今井秀樹、「符号理論」、昭晃堂、昭和４８年の付録ＩＩ「Ｇ（ｐ）（ｐ：素数）の上の既約多項式表」に示されている。
【００２５】
二値六値変換回路１０２の具体的な構成例について説明する。六値信号の情報長をｋとすると、三値情報系列と二値情報系列（二値送信系列と同一である。）を合わせた六値情報系列のとりうる値の数は、６^kとなる。２進数でこの数を表すと２^lとなる。従って、ｌ≦ｋ×ｌｏｇ₂６＝２．５８５ｋを満たすできるだけ大きな値のビット数ｌの二値信号をアドレスとして入力し、各アドレスに対応する六元のシンボル列である情報系列を出力するＲＯＭを用いれば、二値六値変換回路１０２を実現することができる。ＲＯＭの入出力信号を図２に示す。なお、各シンボルのとりうる値は、（上位桁（二進数）、下位桁（三進数））であらわすと、
（０、０）、（０、１）、（０、２）、（１、０）、（１、１）及び（１、２）
の６種類ある。ＲＯＭは二値回路であるので、図２に示すように、各シンボルの上位桁は１ビットで表され、下位桁は２ビットで表される。上位桁は遅延回路１０４に供給され、下位桁は三元誤り訂正符号化回路１０３に供給される。
【００２６】
三元誤り訂正符号化回路１０３の具体的な構成について説明する。三元誤り訂正符号化回路１０３は、よく知られている図３に示す構成を有する。ここで、加算器、乗算器は、それぞれ、ガロア体ＧＦ（３）上の加算、乗算を行う。ガロア体ＧＦ（３）上での加算、乗算の規則は下表に示す通りである。
【００２７】
【表１】

六相位相変調器１０５の具体的な構成について説明する。六相位相変調器１０５は、シンボル値から位相平面上の情報点へマッピングを行えばよい。このマッピングを図４に示す。なお、図４においては、シンボルの値を上記のように（上位桁（二進数）、下位桁（三進数））で表現した。従って、六相位相変調器１０５は、例えば、図５に示すような構成をとる。
【００２８】
六相位相復調器１２２の具体的な構成について説明する。六相位相復調器１２２は、位相平面上の情報点からシンボル値へのマッピングを行えばよい。従って、六相位相復調器１２２は、例えば、図６に示すような構成をとる。
【００２９】
三元誤り訂正復号化回路１２３の具体的な構成について説明する。三元誤り訂正復号化回路１２３は、例えば、図７に示すような構成をとる。
【００３０】
図７を参照すると、三元誤り訂正復号回路１２３は、シンドローム計算部１２３−１、エラー位置計算部１２３−２、エラー値計算部１２３−３、エラーパターン生成部１２３−４、遅延回路１２３−５及びエラーパターン減算部１２３−６を備える。
【００３１】
シンドローム計算部１２３−１は、三値受信系列１３７を基にしてシンドロームを計算する。エラー位置計算部１２３−２は、シンドロームを基にエラー位置多項式(error locator polynomial)を生成し、そのエラー位置多項式を解くことによりエラー位置を算出する。エラー値計算部１２３−３は、シンドロームとエラー位置を入力し、例えば、誤り評価多項式(error evaluator polynomial)及び誤り位置多項式の導関数よりエラー値を算出する。エラーパターン生成部１２３−４は、エラー位置とエラー値よりエラーパターンを生成する。遅延回路１２３−５は、三元受信信号系列を所定時間遅延させる。エラーパターン減算部１２３−６は、遅延された三元受信信号系列からエラーパターンを減算して、三値復号系列１４１を出力する。なお、三値受信系列１３９−１と三値復号系列１３９−２は、上位桁訂正回路１２５の供給される。
【００３２】
上位桁訂正回路１２５について説明する。値が１又は−１のエラーが発生する確率は値が２のエラーが発生する確率よりも遙かに高いことを考慮すると、エラーが発生した場合には、エラー値は常に１又は−１であると仮定すると最も良い誤り訂正結果が得られる。上桁訂正回路１２５は、この仮定の下で図４の位相平面に基づいて以下のように受信シンボルの下位桁の訂正内容に応じて上位桁を訂正する。
（１）受信シンボルが（０、０）であり、三値誤り訂正復号化回路１２３による下位桁の訂正がないときには、エラーが発生していないと推定して、上位桁も訂正しない。この結果、復号シンボルは（０、０）となる。
（２）受信シンボルが（０、０）であり、三値誤り訂正復号化回路１２３により受信シンボルの下位桁が０から１に訂正された場合には、値が−１のエラーが発生していると推定して上位桁を訂正しない。この結果、復号シンボルは（０、１）となる。
（３）受信シンボルが（０、０）であり、三値誤り訂正復号化回路１２３により受信シンボルの下位桁が０から２に訂正された場合には、値が１のエラーが発生していると推定して上位桁を０から１に訂正する。すなわち、図８を参照すると、下位桁を０から２に訂正して、上位桁を訂正しないと、２つ値が異なるシンボルに移動してしまうが、下位桁を０から２に訂正して、上位桁を０から１に訂正することにより、１つだけ値が異なるシンボルに移動する。この結果、復号シンボルは（１、２）となる。
（４）受信シンボルが（０、１）であり、三値誤り訂正復号化回路１２３による下位桁の訂正がないときには、エラーが発生していないと推定して、上位桁も訂正しない。この結果、復号シンボルは（０、１）となる。
（５）受信シンボルが（０、１）であり、三値誤り訂正復号化回路１２３により受信シンボルの下位桁が１から０に訂正された場合には、値が１のエラーが発生していると推定して上位桁を訂正しない。この結果、復号シンボルは（０、０）となる。
（６）受信シンボルが（０、１）であり、三値誤り訂正復号化回路１２３により受信シンボルの下位桁が１から２に訂正された場合には、値が−１のエラーが発生していると推定して上位桁を訂正しない。この結果、復号シンボルは（０、２）となる。
（７）受信シンボルが（０、２）であり、三値誤り訂正復号化回路１２３による下位桁の訂正がないときには、エラーが発生していないと推定して、上位桁も訂正しない。この結果、復号シンボルは（０、２）となる。
（８）受信シンボルが（０、２）であり、三値誤り訂正復号化回路１２３により受信シンボルの下位桁が２から０に訂正された場合には、値が−１のエラーが発生していると推定して上位桁を０から１に訂正する。この結果、復号シンボルは（１、０）となる。
（９）受信シンボルが（０、２）であり、三値誤り訂正復号化回路１２３により受信シンボルの下位桁が２から１に訂正された場合には、値が１のエラーが発生していると推定して上位桁を訂正しない。この結果、復号シンボルは（０、１）となる。
（１０）受信シンボルが（１、０）であり、三値誤り訂正復号化回路１２３による下位桁の訂正がないときには、エラーが発生していないと推定して、上位桁も訂正しない。この結果、復号シンボルは（１、０）となる。
（１１）受信シンボルが（１、０）であり、三値誤り訂正復号化回路１２３により受信シンボルの下位桁が０から１に訂正された場合には、値が−１のエラーが発生していると推定して上位桁を訂正しない。この結果、復号シンボルは（１、１）となる。
（１２）受信シンボルが（１、０）であり、三値誤り訂正復号化回路１２３により受信シンボルの下位桁が０から２に訂正された場合には、値が１のエラーが発生していると推定して上位桁を１から０に訂正する。この結果、復号シンボルは（０、２）となる。
（１３）受信シンボルが（１、１）であり、三値誤り訂正復号化回路１２３による下位桁の訂正がないときには、エラーが発生していないと推定して、上位桁も訂正しない。この結果、復号シンボルは（１、１）となる。
（１４）受信シンボルが（１、１）であり、三値誤り訂正復号化回路１２３により受信シンボルの下位桁が１から０に訂正された場合には、値が１のエラーが発生していると推定して上位桁を訂正しない。この結果、復号シンボルは（１、０）となる。
（１５）受信シンボルが（１、１）であり、三値誤り訂正復号化回路１２３により受信シンボルの下位桁が１から２に訂正された場合には、値が−１のエラーが発生していると推定して上位桁を訂正しない。この結果、復号シンボルは（１、２）となる。
（１６）受信シンボルが（１、２）であり、三値誤り訂正復号化回路１２３による下位桁の訂正がないときには、エラーが発生していないと推定して、上位桁も訂正しない。この結果、復号シンボルは（１、２）となる。
（１７）受信シンボルが（１、２）であり、三値誤り訂正復号化回路１２３により受信シンボルの下位桁が２から０に訂正された場合には、値が−１のエラーが発生していると推定して上位桁を１から０に訂正する。この結果、復号シンボルは（０、０）となる。
（１８）受信シンボルが（１、２）であり、三値誤り訂正復号化回路１２３により受信シンボルの下位桁が２から１に訂正された場合には、値が１のエラーが発生していると推定して上位桁を訂正しない。この結果、復号シンボルは（１、１）となる。
【００３３】
上記の訂正内容をまとめると、下表のようになる。
【００３４】
【表２】

この表から明らかなように、上位桁訂正回路１２５は、下位桁訂正回路１２８によりある受信シンボルの下位が２から０へ、又は０から２へ訂正された場合には、その受信シンボルの上位を反転し、それ以外の場合には、その受信シンボルの上位桁を反転しない。
【００３５】
六値二値変換回路１２６の具体的な構成について説明する。六値信号の情報長をｋとすると、三値復号系列と二値復号系列を合わせた六値復号系列のとりうる値の数は、６^kとなる。２進数でこの数を表すと２^lとなる。従って、ｋ個のシンボルより成る六値復号系列をアドレスとして入力し、ｌ≦ｋ×ｌｏｇ₂６＝２．５８５ｋビットを満たすできるだけ大きな値のビット数ｌの二値信号をデータとして出力するＲＯＭを用いれば、六値二値変換回路１２６を実現することができる。ＲＯＭの入出力信号を図９に示す。
【００３６】
[実施例］
式（２）を生成多項式とした場合の３元誤り訂正符号化回路１０３は、図１０（ａ）に示すようになる。また、図１０（ａ）の回路は、図１０（ｂ）に示すタイミングで動作する。
【００３７】
また、符号長＝１３、情報長１０の３元ＢＣＨ符号の場合には、式（３）に示す検査行列を用いて、３元誤り訂正復号化回路１２３を構成することができる。この場合の３元誤り訂正復号化回路１２３の構成を図１１に示す。
【００３８】
図１１を参照すると、３元誤り訂正復号回路１２３は、行列演算部１２３−１１、エラーパターン生成部１２３−１２及びエラーパターン減算部１２３−１３を備える。
【００３９】
行列演算部１２３−１１は、受信系列をベクトルｙ＝｛ｙ１、ｙ２、・・・、ｙ１３｝とすると、シンドロームｓ＝｛ｓ１、ｓ２、ｓ３｝を、ｓ＝ｙＨ^Tの演算により求める。
【００４０】
エラーパターン生成部１２３−１２は、下表に従って、シンドロームの値から（誤り位置、誤り値）の組を求める。従って、エラーパターン生成部１２３−１２は下表のマッピングを行うＲＯＭによって構成することができる。
【００４１】
【表３】

［他の実施の形態］
上記の実施形態では、上位桁が二値であり、下位桁が三値である六値信号を六相位相変調する場合について説明したが、上位桁の値の数が異なっていても良い。
【００４２】
例えば、図１２に示すように、上位桁を四値、下位桁を三値としてもよい。この場合、受信シンボル、訂正後下位桁及び復号シンボルの関係は下表に示すようになる。
【００４３】
【表４】

【００４４】
【発明の効果】
以上説明したように、本発明によれば、六相位相変調において、三元誤り訂正符号を適用しているので、二元誤り訂正符号を適用した場合には得られなかった特徴が得られる。つまり、図１３に二元、三元、五元のＢＣＨ符号の符号長と冗長度をプロットした図を参照すると、非二元誤り訂正符号の方がほぼ同等の冗長度に於いて符号長が短いことが分かる。同等の冗長度で符号長が短いと言うことは、同等の冗長度において非二元誤り訂正符号の方が二元誤り訂正符号を適用した場合に比べ、訂正能力に優れていることとなる。一般に、一重誤り訂正においては、シンボルの誤り率ｐの時、誤り訂正後のシンボルの誤り率は、符号長の逆数に対して誤り率が十分に小さい時、ほぼ（３／２）×（ｎ−１）×ｐ²となる。従って、符号長が短いほど誤り率で優れている事となる。
【００４５】
また、六相位相変調に関しては、十のマイナス六乗の誤り率を実現する所要Ｃ／Ｎで、ＱＰＳＫ、６ＰＳＫ、８ＰＳＫで夫々、１３．７ｄＢ、１６．７ｄＢ、１９．０ｄＢとなる。また、所要帯域は、ＱＰＳＫ、６ＰＳＫ、８ＰＳＫで夫々、相対値で、１．０、０．８、０．６６である。従来、ＱＰＳＫより周波数利用効率の良い変調方式として８ＰＳＫが用いられてきたが、所要周波数帯域を、１から．０．６６まで効率化していたが、所要Ｃ／Ｎは５．３（＝１９．０−１３．７）ｄＢだけ余分に必要としていた。しかし、六相位相変調の技術を適用する事により、所要周波数帯域を、１．０から．０．８まで効率化出来て、所要Ｃ／Ｎは３．０（＝１６．７−１３．７）ｄＢだけ余分に必要とするだけで実現できる。本発明の技術を適用することにより、更に、２〜３ｄＢの符号化利得が得られるので、ＱＰＳＫに比べて、１ｄＢ弱の所要Ｃ／Ｎの増加で周波数帯域を約２０％効率化することが出来る。
【図面の簡単な説明】
【図１】本発明の実施形態による通信システムの構成を示すブロック図である。
【図２】本発明の実施形態による図１に示す二値六値変換回路の構成例を示すブロック図である。
【図３】本発明の実施形態による図１に示す三元誤り訂正符号化回路の構成例を示すブロック図である。
【図４】六相位相値変調のシンボル値から位相平面上の情報点へのマッピングを示す位相平面図である。
【図５】本発明の実施形態による図１に示す六相位相変調器の構成例を示すブロック図である。
【図６】本発明の実施形態による図１に示す六相位相復調器の構成例を示すブロック図である。
【図７】本発明の実施形態による図１に示す三元誤り訂正復号化回路の構成例を示すブロック図である。
【図８】本発明の実施形態によるシンボル誤り訂正方法を説明するための位相平面図である。
【図９】本発明の実施形態による図１に示す六値二値変換回路の構成例を示すブロック図である。
【図１０】本発明の実施例による図１に示す三元誤り訂正符号化回路の構成例を示すブロック図である。
【図１１】本発明の実施例による図１に示す三元誤り訂正復号化回路の構成例を示すブロック図である。
【図１２】本発明の他の実施の形態による位相変調方式を説明するための位相平面図である。
【図１３】本発明の効果を説明するためのグラフであって、各ＢＣＨ符号における符号長と冗長度の関係を示すものである。
【図１４】従来例による通信システムの構成を示すブロック図である。
【符号の説明】
１０１送信装置
１０２二値六値変換回路
１０３三元誤り訂正符号化回路
１０４遅延回路
１０５六相位相変調器
１２１受信装置
１２２六相位相復調器
１２３三元誤り訂正復号化回路
１２４遅延回路
１２５上位桁訂正回路
１２６六値二値変換回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a communication system and a communication method for transmitting and receiving signals via a transmission line, and more particularly to a communication system and a communication method using a multi-level modulation scheme.
[0002]
[Prior art]
The multi-level modulation method is used particularly in digital microwave communication and the like, and conventionally, 2 ⁿ QAM such as 4QAM, 16QAM, 32QAM, 64QAM, 128QAM, 256QAM,... Has been used in multilevel modulation.
[0003]
In such digital microwave communication, etc., 4QAM, 16QAM, 32QAM, 64QAM, 128QAM, 256QAM, etc. have been generally used because of the simplicity of the circuit. The difficulty of realization due to the complexity of is being reduced. Furthermore, there is a growing demand for effective use of frequencies and effective use of transmission power.
[0004]
In order to meet this demand, a configuration method of a multi-level modulation method in which the multi-level number is not necessarily 2 ⁿ has been proposed. For example, “Multi-level modulation / demodulation communication method and system thereof” of Japanese Patent Application Laid-Open No. 04-196945, “Multi-level modulation / demodulation apparatus, multi-level modulation / demodulation communication system and modulation / demodulation program and modulation / demodulation method” of Japanese Patent Application No. 2001-246891 Unpublished), Japanese Patent Application No. 2001-246890, “Multilevel Modulation / Demodulation Device, Multilevel Modulation / Demodulation Communication System, Modulation / Demodulation Program, and Modulation / Demodulation Method” (not disclosed at the time of application).
[0005]
[Problems to be solved by the invention]
The above proposal is for a multi-level modulation configuration method, not for a multi-level error correction scheme. Considering the occurrence of errors in the transmission path, it is essential to encode the information sequence into a transmission sequence and decode the received sequence with the error added in the transmission path to obtain a decoded sequence. A corresponding error correction method is required.
[0006]
The configuration shown in FIG. 14 is a correction method corresponding to a six-value modulation method considered to be common for those skilled in the art. Referring to FIG. 14, a transmission apparatus 901 according to the conventional example includes a binary error correction encoding circuit 902, a binary six-value conversion circuit 903, and a six-phase modulator 904, and the reception apparatus 921 according to the conventional example includes a six-phase transmission circuit. A phase demodulator 922, a six-value binary conversion circuit 923, and a binary error correction decoding circuit 924 are provided. In the transmission apparatus 901 and the reception apparatus 921 according to the conventional example, a non-binary error correction method based on a non-binary error correction code is not adopted. Binary error correction encoding circuit 902 for generating an error correction code based on a value signal is placed, and binary error correction for performing error correction based on a binary signal after a six-value binary converter 923 in receiving apparatus 921 A decryption circuit 924 is provided.
[0007]
However, the configuration of FIG. 14 cannot realize an efficient error correction method that is compatible with multi-level transmission. That is, the redundancy for obtaining the same code length is larger than that in the case of applying the non-binary error correction code.
[0008]
The present invention has been made in view of the above problems, and provides a communication system including an efficient error correction method suitable for a multiphase phase modulation signal and a method for transmitting the multiphase phase modulation signal. With the goal.
[0009]
[Means for Solving the Problems]
According to a first aspect of the present invention, in a communication system including a transmission device and a reception device that transmit and receive signals via a transmission path, the transmission device transmits a binary signal (n is an integer greater than 1). Binary multi-value conversion means for converting to a value transmission sequence and a ternary information sequence; encoding means for generating a ternary transmission sequence comprising a non-binary error correction code based on the ternary information sequence; and the n value Modulation means for modulating a transmission sequence and the ternary transmission sequence into a 3n-value signal and transmitting the modulated signal to the reception device, wherein the reception device demodulates a 3n-value reception signal from the transmission device to obtain an n-value. Demodulation means for obtaining a reception sequence and a ternary reception sequence; first decoding means for decoding the ternary reception sequence by a decoding method of a non-binary error correction code to obtain a ternary decoding sequence; Depending on the correction contents of the ternary reception sequence by the decoding means second decoding means for correcting an n-value received sequence to obtain an n-value decoded sequence; and multi-level binary conversion means for obtaining a received binary signal from the n-value decoded sequence and the ternary decoded sequence. A communication system is provided.
[0010]
In the communication system, the modulation unit may be a phase modulator, and the demodulation unit may be a phase demodulator.
[0011]
In the communication system, the second decoding unit corrects a value of a symbol of the n-value reception sequence corresponding to a symbol corrected from 2 to 0 or 0 to 2 of the ternary reception sequence. May be.
[0012]
According to a second aspect of the present invention, binary multilevel conversion means for converting a transmission binary signal into an n (n is an integer greater than 1) value transmission sequence and a ternary information sequence; Encoding means for generating a ternary transmission sequence comprising a non-binary error correction code based on it, and modulation means for modulating the n-value transmission sequence and the ternary transmission sequence into a 3n-value signal for transmission. Is provided.
[0013]
In the above transmission apparatus, the modulation means may be a phase modulator.
[0014]
According to a third aspect of the present invention, demodulation means for demodulating a reception signal having a value of 3n (n is an integer greater than 1) to obtain an n-value reception sequence and a ternary reception sequence; A first decoding means for obtaining a ternary decoded sequence by decoding with a binary error correction code decoding method; and the n-value received sequence according to the correction contents of the ternary received sequence by the first decoding means. And a second decoding means for correcting to obtain an n-value decoded sequence, and a multi-value binary converting means for obtaining a received binary signal from the n-value decoded sequence and the ternary decoded sequence. A receiving device is provided.
[0015]
In the above receiver, the demodulating means may be a phase demodulator.
[0016]
In the receiving apparatus, the second decoding unit corrects a symbol value of the n-value reception sequence corresponding to a symbol corrected from 2 to 0 or from 0 to 2 in the ternary reception sequence. May be.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0018]
FIG. 1 shows a configuration of a communication system according to an embodiment of the present invention. Referring to FIG. 1, in the transmission apparatus 101, a transmission binary signal 131 is supplied to a binary / hexavalue converter 102. The binary six-value converter 102 converts a binary input signal into a six-value signal. The six-value signal is composed of a ternary lower signal and a binary upper signal, the ternary lower signal is supplied to the ternary error correction coding circuit 103 as a ternary information sequence 132, and the binary upper signal is The binary transmission sequence 133 is supplied to the delay circuit 104. The ternary error correction coding circuit 103 performs ternary error correction coding based on the ternary error correction code based on the ternary information sequence 132 to generate a ternary transmission sequence 134. The ternary transmission sequence 134 is supplied to the six-phase modulator 105. On the other hand, the binary transmission sequence 133 is delayed by the delay circuit 104 by the same time as the time that the ternary transmission sequence 132 is delayed by the ternary error correction encoding circuit 103, and the delayed binary transmission sequence 135 is a six-phase phase. This is supplied to the modulator 105. The six-phase modulator 105 performs six-phase modulation on a six-value transmission sequence that is a combination of the three-value transmission sequence 134 and the binary transmission sequence 135, and transmits the modulated signal 136 to the reception device 121 via a transmission path.
[0019]
In receiving apparatus 121, six-phase demodulator 122 demodulates signal 136 received from transmitting apparatus 101 via the transmission path, and outputs ternary reception sequence 137 and binary reception sequence 138. The ternary reception series 137 is supplied to the ternary error correction decoding circuit 123. The ternary error correction decoding circuit 123 corresponds to the ternary error correction encoding circuit 103 and corrects an error in the ternary reception sequence 137 to generate a ternary decoding sequence 141. The ternary decoding sequence 141 is supplied to the six-value binary conversion circuit 126. On the other hand, the binary reception sequence 138 is delayed by the delay circuit 124 by the same time as the time that the ternary reception sequence 137 is delayed by the ternary error correction decoding circuit 123, and the delayed binary reception sequence 140 is subjected to upper digit correction. This is supplied to the circuit 125. The upper digit correction circuit 125 corrects the error of the delayed binary reception sequence 140 based on the ternary reception sequence 139-1 and the ternary decoding sequence 139-2 supplied from the ternary error correction decoding circuit 123. Thus, a binary decoded sequence 142 is generated. The binary decoding sequence 142 is supplied to the six-value binary conversion circuit 126. The six-value binary conversion circuit 124 converts the inputted ternary decoded sequence 141 and binary decoded sequence 142 into a received binary signal 143 and outputs it.
[0020]
Next, the ternary error correction code will be described. First, a code parameter of a ternary BCH (Bose-Chaudhuri-Hocquenghem) code will be described as an example of a ternary error correction code. The ternary BCH code is formed on the basis of the following p-order generator polynomial p (x) having coefficients of three, 0, 1, and 2.
[0021]
[Expression 1]

The code length n is (3 ^p −1) / 2 when correcting in both directions of plus 1 and minus 1 (which corresponds to 2 in the Galois field GF (3)). In general, when the code length is n, the information length k is k = nt−p in the case of t-fold error correction, and the redundancy is (n−k) / n.
[0022]
In the case of a single error correcting ternary BCH code, for example, the generator polynomial is the following third-order generator polynomial.
[0023]
[Expression 2]

Considering bidirectional error correction, for example, the code length is 13 and the information length is 10, and the parity check matrix is H as follows.
[0024]
[Equation 3]

For error correction codes such as non-binary BCH codes and Reed-Solomon codes, Arnold M. Michelson, Allen H. Levesque, "ERROR-CONTROL TECHNIQUES FOR DIGITAL COMMUNICATION", john Wiley & Sons, 1985 It is described in detail in Chapter 6 “Nonbinary BCH Codes and Reed-Solomon Codes”. Regarding the parameters of non-binary BCH codes, Hiroshi Miyagawa, Yoshihiro Iwatari, Hideki Imai, "Code Theory", Shosodo, Appendix II "G (p) (p: prime number)" It is shown in the “irreducible polynomial table”.
[0025]
A specific configuration example of the binary six-value conversion circuit 102 will be described. Assuming that the information length of the six-value signal is k, the number of values that can be taken by the six-value information sequence including the ternary information sequence and the binary information sequence (same as the binary transmission sequence) is 6 ^k. . When this number is expressed in binary, it becomes 2 ^l . Therefore, a ROM that inputs a binary signal having the largest possible bit number l satisfying l ≦ k × log ₂ 6 = 2.585k as an address and outputs an information sequence that is a six-element symbol sequence corresponding to each address. Can be used to realize the binary / hexavalent conversion circuit 102. The input / output signals of the ROM are shown in FIG. Note that the possible values of each symbol are (upper digit (binary number), lower digit (ternary number)).
(0,0), (0,1), (0,2), (1,0), (1,1) and (1,2)
There are six types. Since the ROM is a binary circuit, as shown in FIG. 2, the upper digit of each symbol is represented by 1 bit, and the lower digit is represented by 2 bits. The upper digit is supplied to the delay circuit 104 and the lower digit is supplied to the ternary error correction coding circuit 103.
[0026]
A specific configuration of the ternary error correction coding circuit 103 will be described. The ternary error correction coding circuit 103 has a well-known configuration shown in FIG. Here, the adder and the multiplier respectively perform addition and multiplication on the Galois field GF (3). The rules for addition and multiplication on the Galois field GF (3) are as shown in the table below.
[0027]
[Table 1]

A specific configuration of the six-phase modulator 105 will be described. The six-phase modulator 105 may perform mapping from symbol values to information points on the phase plane. This mapping is shown in FIG. In FIG. 4, the symbol values are represented by (upper digit (binary number), lower digit (ternary number)) as described above. Accordingly, the six-phase phase modulator 105 has a configuration as shown in FIG. 5, for example.
[0028]
A specific configuration of the six-phase demodulator 122 will be described. The six-phase demodulator 122 may perform mapping from information points on the phase plane to symbol values. Therefore, the six-phase demodulator 122 has a configuration as shown in FIG. 6, for example.
[0029]
A specific configuration of the ternary error correction decoding circuit 123 will be described. The ternary error correction decoding circuit 123 has a configuration as shown in FIG. 7, for example.
[0030]
Referring to FIG. 7, the ternary error correction decoding circuit 123 includes a syndrome calculation unit 123-1, an error position calculation unit 123-2, an error value calculation unit 123-3, an error pattern generation unit 123-4, and a delay circuit 123-. 5 and an error pattern subtraction unit 123-6.
[0031]
The syndrome calculation unit 123-1 calculates a syndrome based on the ternary reception sequence 137. The error position calculator 123-2 generates an error locator polynomial based on the syndrome, and calculates the error position by solving the error locator polynomial. The error value calculator 123-3 receives the syndrome and the error position, and calculates an error value from, for example, an error evaluator polynomial and a derivative of the error position polynomial. The error pattern generation unit 123-4 generates an error pattern from the error position and the error value. The delay circuit 123-5 delays the ternary received signal sequence for a predetermined time. Error pattern subtracting section 123-6 subtracts the error pattern from the delayed ternary received signal sequence, and outputs ternary decoded sequence 141. The ternary reception sequence 139-1 and the ternary decoding sequence 139-2 are supplied to the upper digit correction circuit 125.
[0032]
The upper digit correction circuit 125 will be described. Considering that the probability of an error with a value of 1 or -1 is much higher than the probability of an error with a value of 2, if an error occurs, the error value is always 1 or -1. Assuming there is the best error correction result. Under this assumption, the upper digit correction circuit 125 corrects the upper digits according to the correction contents of the lower digits of the received symbol based on the phase plane of FIG. 4 as follows.
(1) When the received symbol is (0, 0) and there is no correction of the lower digit by the ternary error correction decoding circuit 123, it is estimated that no error has occurred and the upper digit is not corrected. As a result, the decoded symbol is (0, 0).
(2) When the received symbol is (0, 0) and the ternary error correction decoding circuit 123 corrects the lower digit of the received symbol from 0 to 1, an error with a value of −1 occurs. Do not correct the upper digits. As a result, the decoded symbol is (0, 1).
(3) When the received symbol is (0, 0) and the lower digit of the received symbol is corrected from 0 to 2 by the ternary error correction decoding circuit 123, an error having a value of 1 has occurred. And the upper digit is corrected from 0 to 1. That is, referring to FIG. 8, if the lower digit is corrected from 0 to 2 and the upper digit is not corrected, the two values move to different symbols, but the lower digit is corrected from 0 to 2, By correcting the high-order digit from 0 to 1, only one symbol is moved to a different symbol. As a result, the decoded symbol is (1, 2).
(4) When the received symbol is (0, 1) and there is no correction of the lower digit by the ternary error correction decoding circuit 123, it is estimated that no error has occurred and the upper digit is not corrected. As a result, the decoded symbol is (0, 1).
(5) When the received symbol is (0, 1) and the lower digit of the received symbol is corrected from 1 to 0 by the ternary error correction decoding circuit 123, an error having a value of 1 has occurred. It is estimated that the upper digits are not corrected. As a result, the decoded symbol is (0, 0).
(6) When the received symbol is (0, 1) and the ternary error correction decoding circuit 123 corrects the lower digit of the received symbol from 1 to 2, an error with a value of −1 occurs. Do not correct the upper digits. As a result, the decoded symbol is (0, 2).
(7) When the received symbol is (0, 2) and there is no correction of the lower digit by the ternary error correction decoding circuit 123, it is estimated that no error has occurred and the upper digit is not corrected. As a result, the decoded symbol is (0, 2).
(8) When the received symbol is (0, 2) and the lower digit of the received symbol is corrected from 2 to 0 by the ternary error correction decoding circuit 123, an error with a value of -1 occurs. It is estimated that the upper digits are corrected from 0 to 1. As a result, the decoded symbol is (1, 0).
(9) When the received symbol is (0, 2) and the ternary error correction decoding circuit 123 corrects the lower digit of the received symbol from 2 to 1, an error with a value of 1 has occurred. It is estimated that the upper digits are not corrected. As a result, the decoded symbol is (0, 1).
(10) When the received symbol is (1, 0) and there is no correction of the lower digit by the ternary error correction decoding circuit 123, it is estimated that no error has occurred, and the upper digit is not corrected. As a result, the decoded symbol is (1, 0).
(11) When the received symbol is (1, 0) and the ternary error correction decoding circuit 123 corrects the lower digit of the received symbol from 0 to 1, an error with a value of −1 occurs. Do not correct the upper digits. As a result, the decoded symbol is (1, 1).
(12) If the received symbol is (1, 0) and the ternary error correction decoding circuit 123 corrects the lower digit of the received symbol from 0 to 2, an error having a value of 1 has occurred. And the upper digit is corrected from 1 to 0. As a result, the decoded symbol is (0, 2).
(13) When the received symbol is (1, 1) and there is no correction of the lower digit by the ternary error correction decoding circuit 123, it is estimated that no error has occurred and the upper digit is not corrected. As a result, the decoded symbol is (1, 1).
(14) If the received symbol is (1, 1) and the ternary error correction decoding circuit 123 corrects the lower digit of the received symbol from 1 to 0, an error of 1 has occurred. It is estimated that the upper digits are not corrected. As a result, the decoded symbol is (1, 0).
(15) When the received symbol is (1, 1) and the ternary error correction decoding circuit 123 corrects the lower digit of the received symbol from 1 to 2, an error with a value of −1 occurs. Do not correct the upper digits. As a result, the decoded symbol is (1, 2).
(16) When the received symbol is (1, 2) and there is no correction of the lower digit by the ternary error correction decoding circuit 123, it is estimated that no error has occurred and the upper digit is not corrected. As a result, the decoded symbol is (1, 2).
(17) When the received symbol is (1, 2) and the ternary error correction decoding circuit 123 corrects the lower digit of the received symbol from 2 to 0, an error of -1 occurs. It is estimated that the upper digits are corrected from 1 to 0. As a result, the decoded symbol is (0, 0).
(18) If the received symbol is (1, 2) and the ternary error correction decoding circuit 123 corrects the lower digit of the received symbol from 2 to 1, an error with a value of 1 has occurred. It is estimated that the upper digits are not corrected. As a result, the decoded symbol is (1, 1).
[0033]
The above corrections are summarized as shown in the table below.
[0034]
[Table 2]

As is apparent from this table, when the lower order of a received symbol is corrected from 2 to 0 or from 0 to 2 by the lower order digit correction circuit 128, the upper digit correction circuit 125 changes the upper order of the received symbol. Invert otherwise, do not invert the upper digit of the received symbol.
[0035]
A specific configuration of the six-value binary conversion circuit 126 will be described. Assuming that the information length of the six-value signal is k, the number of values that can be taken by the six-value decoding sequence including the ternary decoding sequence and the binary decoding sequence is 6 ^k . When this number is expressed in binary, it becomes 2 ^l . Accordingly, a ROM which inputs a six-value decoding sequence consisting of k symbols as an address and outputs a binary signal having a bit number l as large as possible satisfying l ≦ k × log ₂ 6 = 2.585 kbits as data. If used, the six-value binary conversion circuit 126 can be realized. FIG. 9 shows ROM input / output signals.
[0036]
[Example]
The ternary error correction coding circuit 103 when the expression (2) is a generator polynomial is as shown in FIG. Further, the circuit of FIG. 10A operates at the timing shown in FIG.
[0037]
Also, in the case of a ternary BCH code with a code length = 13 and an information length of 10, the ternary error correction decoding circuit 123 can be configured using the parity check matrix shown in Equation (3). The configuration of the ternary error correction decoding circuit 123 in this case is shown in FIG.
[0038]
Referring to FIG. 11, the ternary error correction decoding circuit 123 includes a matrix calculation unit 123-11, an error pattern generation unit 123-12, and an error pattern subtraction unit 123-13.
[0039]
Matrix calculator 123-11 the received sequence vector y = {y1, y2, ··· , y13} When the syndrome s = {s1, s2, s3 }, obtained by calculation of s = yH ^T.
[0040]
The error pattern generation unit 123-12 obtains a set of (error position, error value) from the syndrome values according to the following table. Therefore, the error pattern generation unit 123-12 can be configured by a ROM that performs the mapping shown in the table below.
[0041]
[Table 3]

[Other embodiments]
In the above-described embodiment, a case has been described in which a six-value signal in which the upper digit is binary and the lower digit is ternary is subjected to six-phase phase modulation. However, the number of values of the upper digits may be different.
[0042]
For example, as shown in FIG. 12, the upper digit may be quaternary and the lower digit may be ternary. In this case, the relationship between the received symbol, the corrected lower digit, and the decoded symbol is as shown in the following table.
[0043]
[Table 4]

[0044]
【The invention's effect】
As described above, according to the present invention, since the ternary error correction code is applied in the six-phase phase modulation, characteristics that cannot be obtained when the binary error correction code is applied can be obtained. In other words, referring to FIG. 13 in which the code length and redundancy of binary, ternary, and quinary BCH codes are plotted, the code length of non-binary error correction code is almost equal to that of redundancy. You can see it is short. The fact that the code length is short with the same redundancy means that the non-binary error correction code has better correction capability than the case where the binary error correction code is applied with the same redundancy. In general, in single error correction, when the error rate of a symbol is p, the error rate of the symbol after error correction is approximately (3/2) × (n when the error rate is sufficiently small with respect to the reciprocal of the code length. −1) × p ² . Therefore, the shorter the code length, the better the error rate.
[0045]
Further, regarding the six-phase phase modulation, the required C / N for realizing an error rate of 10 minus 6 is 13.7 dB, 16.7 dB, and 19.0 dB for QPSK, 6PSK, and 8PSK, respectively. The required bandwidths are QPSK, 6PSK, and 8PSK, and relative values are 1.0, 0.8, and 0.66, respectively. Conventionally, 8PSK has been used as a modulation scheme with better frequency utilization efficiency than QPSK. Although the efficiency was improved to 0.66, the required C / N required an extra 5.3 (= 19.0-13.7) dB. However, by applying the technology of six-phase phase modulation, the required frequency band is changed from 1.0 to. The efficiency can be increased to 0.8, and the required C / N can be realized by requiring only 3.0 (= 16.7-13.7) dB. By applying the technique of the present invention, a coding gain of 2 to 3 dB can be obtained. Therefore, compared to QPSK, the frequency band can be made about 20% more efficient by increasing the required C / N of less than 1 dB. I can do it.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a communication system according to an embodiment of the present invention.
2 is a block diagram showing a configuration example of a binary / hexavalue conversion circuit shown in FIG. 1 according to an embodiment of the present invention.
3 is a block diagram illustrating a configuration example of the ternary error correction coding circuit illustrated in FIG. 1 according to an embodiment of the present invention.
FIG. 4 is a phase plan view showing mapping from symbol values of six-phase phase value modulation to information points on the phase plane.
5 is a block diagram showing a configuration example of the six-phase phase modulator shown in FIG. 1 according to an embodiment of the present invention.
6 is a block diagram illustrating a configuration example of the six-phase phase demodulator illustrated in FIG. 1 according to an embodiment of the present invention.
7 is a block diagram showing a configuration example of the ternary error correction decoding circuit shown in FIG. 1 according to the embodiment of the present invention.
FIG. 8 is a phase plan view for explaining a symbol error correction method according to an embodiment of the present invention.
9 is a block diagram showing a configuration example of the six-value binary conversion circuit shown in FIG. 1 according to the embodiment of the present invention.
10 is a block diagram showing a configuration example of the ternary error correction encoding circuit shown in FIG. 1 according to an embodiment of the present invention.
11 is a block diagram showing a configuration example of the ternary error correction decoding circuit shown in FIG. 1 according to an embodiment of the present invention.
FIG. 12 is a phase plan view for explaining a phase modulation method according to another embodiment of the present invention.
FIG. 13 is a graph for explaining the effect of the present invention, showing the relationship between the code length and the redundancy in each BCH code.
FIG. 14 is a block diagram showing a configuration of a communication system according to a conventional example.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 101 Transmitting device 102 Binary six-value conversion circuit 103 Three-way error correction coding circuit 104 Delay circuit 105 Six-phase phase modulator 121 Reception device 122 Six-phase phase demodulator 123 Three-way error correction decoding circuit 124 Delay circuit 125 Upper digit Correction circuit 126 Six-value binary conversion circuit

Claims

In a communication system including a transmission device and a reception device that transmit and receive signals via a transmission line,
The transmitter is
Binary multilevel conversion means for converting a transmission binary signal into an n (n is an integer greater than 1) value transmission sequence and a ternary information sequence;
Encoding means for generating a ternary transmission sequence comprising a non-binary error correction code based on the ternary information sequence;
Modulation means for modulating the n-value transmission sequence and the ternary transmission sequence into a 3n-value signal and transmitting it to the receiving device;
With
The receiving device is:
Demodulating means for demodulating a 3n-value received signal from the transmitter to obtain an n-value received sequence and a ternary received sequence;
First decoding means for decoding the ternary received sequence by a decoding method of a non-binary error correction code to obtain a ternary decoded sequence;
Second decoding means for correcting the n-value received sequence according to the correction content of the ternary received sequence by the first decoding means to obtain an n-value decoded sequence;
Multi-level binary conversion means for obtaining a received binary signal from the n-level decoded sequence and the ternary decoded sequence;
A communication system comprising:

The communication system according to claim 1,
A communication system, wherein the modulation means is a phase modulator and the demodulation means is a phase demodulator.

The communication system according to claim 1,
The second decoding means corrects a value of a symbol of the n-value reception sequence corresponding to a symbol corrected from 2 to 0 or from 0 to 2 in the ternary reception sequence. system.

Binary multilevel conversion means for converting a transmission binary signal into an n (n is an integer greater than 1) value transmission sequence and a ternary information sequence;
Encoding means for generating a ternary transmission sequence comprising a non-binary error correction code based on the ternary information sequence;
Modulation means for modulating the n-value transmission sequence and the ternary transmission sequence into a 3n-value signal and transmitting the modulated signal;
A transmission device comprising:

The transmission device according to claim 4, wherein
The transmitter according to claim 1, wherein the modulating means is a phase modulator.

Demodulation means for demodulating a reception signal having a value of 3n (n is an integer greater than 1) to obtain an n-value reception sequence and a ternary reception sequence;
First decoding means for decoding the ternary received sequence by a decoding method of a non-binary error correction code to obtain a ternary decoded sequence;
Second decoding means for correcting the n-value received sequence according to the correction contents of the ternary received sequence by the first decoding means to obtain an n-value decoded sequence;
Multi-level binary conversion means for obtaining a received binary signal from the n-level decoded sequence and the ternary decoded sequence;
A receiving apparatus comprising:

The receiving device according to claim 6,
The receiving apparatus according to claim 1, wherein the demodulating means is a phase demodulator.

The receiving device according to claim 6,
The second decoding means corrects a value of a symbol of the n-value reception sequence corresponding to a symbol corrected from 2 to 0 or from 0 to 2 in the ternary reception sequence. apparatus.

In a communication method for transmitting and receiving signals via a transmission line,
A transmission device converting a transmission binary signal into an n (n is an integer greater than 1) value transmission sequence and a ternary information sequence;
The transmitter generates a ternary transmission sequence comprising a non-binary error correction code based on the ternary information sequence;
The transmitting device modulates the n-value transmission sequence and the ternary transmission sequence into a 3n-value signal and transmits the modulated signal to the receiving device;
The receiving device demodulates a 3n-value received signal from the transmitting device to obtain an n-value received sequence and a ternary received sequence;
The receiving device decoding the ternary reception sequence by a non-binary error correction code decoding method to obtain a ternary decoding sequence;
The receiving device correcting the n-value received sequence according to the correction content of the ternary received sequence to obtain an n-value decoded sequence;
The receiving device obtains a received binary signal from the n-value decoded sequence and the ternary decoded sequence;
A communication method characterized by comprising:

The communication method according to claim 9, wherein
The communication method, wherein the modulation is phase modulation, and the demodulation is phase demodulation.

The communication method according to claim 9, wherein
In the correction step of the n-value received sequence, the value of the symbol of the n-value received sequence corresponding to the symbol corrected from 2 to 0 or 0 to 2 in the ternary received sequence is corrected. Communication method.

Converting the transmission binary signal into an n (n is an integer greater than 1) value transmission sequence and a ternary information sequence;
Generating a ternary transmission sequence comprising a non-binary error correction code based on the ternary information sequence;
Modulating and transmitting the n-value transmission sequence and the ternary transmission sequence to a 3n-value signal;
A transmission method characterized by comprising:

The transmission method according to claim 12, wherein
The transmission method according to claim 1, wherein the modulation is phase modulation.

Demodulating a reception signal having a value of 3n (n is an integer greater than 1) to obtain an n-value reception sequence and a ternary reception sequence;
Decoding the ternary reception sequence by a non-binary error correction code decoding method to obtain a ternary decoding sequence;
Correcting the n-value received sequence according to the correction content of the ternary received sequence to obtain an n-value decoded sequence;
Obtaining a received binary signal from the n-value decoding sequence and the ternary decoding sequence;
A receiving method comprising:

The reception method according to claim 14, wherein
The receiving method, wherein the demodulation is phase demodulation.

The reception method according to claim 14, wherein
In the correction step of the n-value received sequence, the value of the symbol of the n-value received sequence corresponding to the symbol corrected from 2 to 0 or 0 to 2 in the ternary received sequence is corrected. Reception method.