JP3747968B2 - 集積回路装置 - Google Patents
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- 238000010586 diagram Methods 0.000 description 21
- 238000000034 method Methods 0.000 description 14
- 238000004088 simulation Methods 0.000 description 6
- 238000003491 array Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Layout of the interconnection structure
- H01L23/5286—Arrangements of power or ground buses
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- H10D89/211—Design considerations for internal polarisation
- H10D89/213—Design considerations for internal polarisation in field-effect devices
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Semiconductor Integrated Circuits (AREA)
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Description
【０００１】
【発明の属する技術分野】
本発明は、集積回路装置に関し、特にマクロなどの回路ブロックの電源リング配線の構造の改良に関する。
【０００２】
【従来の技術】
大規模集積回路装置（ＬＳＩ）には、チップ内部の回路に電源を供給するために、電源配線が網の目状に配置されている。ＬＳＩの一例であるマクロ等の回路ブロックを埋め込むことができるゲートアレイにおいて、ベーシックセルが規則正しく配列されている領域の中に、ベーシックセルからなるセルよりも大きい回路規模を持つブロックが埋め込まれる。また、ベーシックセルをあらかじめ形成せずに、列方向のサイズが異なる回路セルを列方向に並べて、それぞれの回路セルが異なるバルク構造をもつスタンダードセルにおいて、その回路セルのアレイ（列）の中に大規模な回路ブロックが埋め込まれる。
【０００３】
一般に、かかるブロックに対してはその周りに電源配線をリング状に配置し、ブロックの電源端子と電源リングを接続すると共に、ブロックの外部にあるセルアレイ領域の格子状の電源配線とブロックの電源リングとを接続している。
【０００４】
【発明が解決しようとする課題】
しかしながら、ゲートアレイやスタンダードセル等のＡＳＩＣでは、一般に自動配線ソフトウエアが設計ツールとして使用される。この設計ツールにより機械的に各ブロックに対して電源リングを設ける方法では、複数のブロックが近接して配置される場合には、スペースを有効に利用した電源配線の生成が困難である。
【０００６】
そこで、本発明の目的は、電源配線を効率的に設けた大規模集積回路装置を提供することにある。
【００１２】
【課題を解決するための手段】
上記の目的は、本発明によれば、チップ表面に形成された回路セルのアレイ内に該回路セルより大きい規模の複数の回路ブロックが埋め込まれた集積回路装置において、
単一の前記回路ブロックの周囲に設けられた回路ブロック用電源リングと、
間に前記回路セルを介在することなく隣接する複数の前記回路ブロックからなるグループの周囲に設けられ、前記複数の回路ブロックに共通のグループ用電源リングと、
前記回路ブロック用電源リング及び前記グループ用電源リングと当該電源リング内の各回路ブロックの電源端子とをそれぞれ接続する接続用電源配線と、
前記チップ表面上に形成され、前記回路ブロック用電源リングまたは前記グループ用電源リングに接続された格子状の内部電源配線とを有し、
前記回路セルのアレイに前記内部電源配線から電流が供給され、前記単一の回路ブロックに前記回路ブロック用電源リングから電流が供給され、前記グループ内の各回路ブロックに前記グループ用電源リングから電流が供給され、かつ、前記グループ内の各回路ブロックは、前記グループ用電源リングに面する１辺乃至３辺に属する電源端子にのみ電流が供給される様構成されたことを特徴とする集積回路装置を提供することにより達成される。
【００１３】
更に、本発明は上記の集積回路装置において、前記格子状の内部電源配線の平行する複数の配線が、前記グループ用電源リングを構成する配線であって当該複数の配線とほぼ垂直方向の配線に、接続されていることを特徴とする。
【００１５】
上記の発明によれば、隣接して一定の条件を満たす関係にある複数の回路ブロックをグループ化し、そのグループ内の複数の回路ブロックに対しては共通のグループ用電源リングを設けるようにする。その結果、電源リングの占める面積を小さくすることができ、集積回路装置として面積効率の高いものとすることができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態の例について図面に従って説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではない。
【００１７】
図１は、半導体装置の製造フローチャート図である。ＡＳＩＣ（Application Specific Integrated Circuit)等の大規模集積回路装置は、図１に示された製造フローチャートにしたがって製造される。即ち、まず論理回路の設計が行われる（Ｓ１）。この論理回路の設計は、あらかじめ準備されているセルやマクロ等のデータが登録されている論理ライブラリから、適宜必要なセルやマクロを取り出して組み合わされる。
【００１８】
ここで、セルとはゲートアレイにおいては１個または複数個のベーシックセルから構成されて所定の機能を有する回路の固まりである。またスタンダードセルチップにおいては、セルとは所定の機能を有する論理回路の固まりであって、その高さはほぼ同等で列方向の幅を回路規模により異ならせ、列状に配置されるものである。一方、マクロとは更に大規模な回路の固まりであり、通常セルアレイの電源配線の規則が適用されない。本明細書では、このマクロを回路ブロックまたはブロックと称する。
【００１９】
埋め込み式のゲートアレイでは、ベーシックセルがマトリクス状に配置されていて、そのベーシックセルのアレイに対して規則的に電源配線が設けられている。マクロあるいはブロックは、通常ベーシックセルを利用しない大規模回路であり、それぞれの回路規模、消費電流の大きさに基づいて電源端子とそれに接続される電源配線の幅が設定されている。またスタンダードセルチップでも、セルが列状に配置されてセルアレイを構成し、そのセルアレイに対して規則的に電源配線が設けられている。スタンダードセルチップにおけるマクロあるいはブロックも、通常複数のセルアレイと面するより大規模な回路である。
【００２０】
以下、代表して埋め込み式のゲートアレイ（Ｅｍｂｅｄｅｄ Ａｒｒａｙ）を例にして説明する。
【００２１】
複数のセルやブロックの組み合わせからなる論理回路が設計されると、その論理シミュレーションが行われる（Ｓ２）。この論理シミュレーションは、通常シミュレーションプログラムによって行われ、論理動作に不良がないかどうか、所期の論理動作が正しく行われるか否かのチェックが行われる。具体的には、所定の入力テストパターンが与えられた時に設計した論理回路の出力が期待される出力テストパターンと一致するかいなかのチェックである。
【００２２】
論理シミュレーションで合格になると、論理回路を構成するセルやブロックをチップ上に配置して電源配線や回路配線を与えるレイアウト工程に入る（Ｓ３）。ここで、本発明の電源配線を効率的に配置する工程が実施される。このレイアウト工程については後に詳述する。
【００２３】
そして、レイアウトされた回路について、レイアウトにより新たに発生する配線による抵抗や容量を抽出してから再度論理シミュレーションが行われる（Ｓ４）。この論理シミュレーションで動作の検証が行われると、実際のＬＳＩの製造がウエハに対して行われる（Ｓ５）。
【００２４】
図２は、上記のフローチャート図のステップＳ１、２、３、４を実行するための設計システムの全体構成図である。コンピュータを構成するＣＰＵ１０に、コンピュータが読み出し書き込み可能なファイル１１〜１６が接続されている。このファイルには、論理ライブラリが格納されたファイル１１、セルやマクロ（ブロック）の回路パターンが格納された物理ライブラリのファイル１２、設計された論理回路データが格納されたファイル１３、シミュレーション用のテストパターンのファイル１４、そしてレイアウトされることで生成されるレイアウトデータのファイル１５等がある。また、設計ツールとして、ファイル１６内に例えば論理回路設計ツール、論理シミュレーションプログラム、レイアウトプログラム等が格納される。
【００２５】
これらのファイルは、磁気的に読み書きされる磁気ディスクや光磁気的に読み書きされる光磁気ディスク、あるいは場合によってはＦＤやＣＤＲＯＭ等の記憶媒体で構成される。１７はモニターであり、論理回路設計やレイアウト工程等で利用される。１８は入力手段であるキーボードであり、１９はプリンタである。
【００２６】
図３は、隣接するブロックにおける電源配線の問題点を示す図である。この図は、二つのブロック１，２が埋め込まれているゲートアレイの部分拡大図である。回路接続配線は省略され、電源配線のみが強調して示されている。ベーシックセルＢＣは、図示される通り帯状に配列され、複数のベーシックセル列が設けられている。したがって、基本的なゲートを構成するベーシックセルがアレイ状に並べられる。それぞれのベーシックセルＢＣには、高い電源ＶDDと低い電源ＶSSを供給する電源配線がベーシックセル列に沿って配置されて電流がそれらに供給される。
【００２７】
これに対して、大規模な回路から構成される回路ブロック（マクロ）は、ベーシックセルアレイの中の任意の位置に埋め込まれる。そして、そのブロックの周辺に設けられた電源端子Ｔ１〜Ｔ１６は、通常ベーシックセルアレイの電源配線ルールとは異なるルールで与えられる。従って、一般的には、ブロック１，２の外周を取り囲む様に、電源リング３０，３１，２０，２１がそれぞれのブロック毎に設けられる。そして、電源リング３０，２０に対しては、ブロック１の電源端子Ｔ１〜Ｔ１０がそれぞれの位置から直接接続され、また、ベーシックアレイ側からも電源ＶDD、ＶSSがそのまま延長されて接続される。こうすることにより、電源リングは規則的なベーシックアレイの電源配線ルールとブロックの電源端子ルールとのインターフェースを行う。更に、電源リング３０，３１，２０，２１は、左右のベーシックアレイ間での電源配線の接続も兼ねている。従って、ブロック１，２が配置される場所によっても、その分だけ配線幅が大きくされることがある。
【００２８】
なお、各ブロック内での消費電流があらかじめ計算され、その消費電流を供給するに十分な電源端子の数とそれぞれの接続電源配線の幅、さらに電源リングの幅が求められて、前述の物理ライブラリにブロックの属性データとして登録されている。
【００２９】
上記の様に、各ブロックの周囲に電源リングを設けることにより、埋め込み式のゲートアレイにおけるブロックの電源配線の自動配線を簡単にしている。しかし、図３に示した通りほぼ同じ長さの辺が対抗して隣接しあうブロックが存在すると、その対抗辺の部分での電源配線の効率が悪いという問題点がある。即ち、図３中の領域４０の部分である。この部分では、ブロック１と２それぞれの電源リング２０，３０と２１，３１とが隣接して平行に配置される。電源リングは、大規模なブロック内の回路に電源を供給するために比較的幅の広い配線層で構成される。従ってそれ自体が大面積を要するが、図中４０の領域ではその幅の太い電源リングが上下のブロック１、２用に２本づつ配置され、電源リングが冗長になる。更に、多数のブロックが隣接した場合は、それぞれのブロックに自動的に電源リングが設けられると、さらに面積効率が低下する。
【００３０】
そこで、本発明では、図３の領域４０のように、二つのブロックが隣接する場合は、それらのブロックを同じグループにして、グループに対して共通の電源リングを設けるようにすることを基本的な考え方として、レイアウト工程において電源配線のレイアウトを行う。
【００３１】
図４は、そのような本発明の基本的な考えに従って、図３の例を改良した図である。即ち、ブロック１と２とを一つのグループとみなし、そのグループに対して共通の電源リング２２，３２を設ける。その場合、支障がなければグループ１と２の間の距離は狭くレイアウトしておく。そうして、グループに共通の電源リングから各グループの電源端子に電源接続を行う。従って、ブロックの電源端子は、例えば４つの辺に属する電源端子全てを使用しなくても必要な電流の供給が可能なように、各電源端子の数、場所とそれにつながる電源配線の幅を設計しておくことが必要である。例えば、少なくとも２辺に属する電源端子で必要な電流供給を可能にするように設計される。更に、共通の電源リングの幅は、二つのブロックでの消費電流の合計を供給するに十分な値にされる。また、ブロック内では、電源端子間はそれぞれ内部の電源線により接続されている。
【００３２】
ブロックの何本の辺に属する電源端子で十分な電流を供給可能に設計するかは、種々の条件を考慮して決定される。例えば、１本の辺に属する電源端子だけで電流の供給が十分なように設計された場合は、グループ化の柔軟性が高くなる。一方、３本の辺に属する電源端子だけで電流の供給が十分なように設計された場合は、グループ化の柔軟性が低くなる。
【００３３】
更に、本発明の概念を具体的に述べると、二つのブロックまたは既にグループ化されたものと新たなブロックとの間にベーシックセルの領域がないことが第一の条件である。上述した通り、ベーシックセルの領域にはベーシックセルアレイに適した電源配線ルールが適用されている。かかるルールはブロック（マクロ）とは異なるので、間にベーシックセルにより形成されるセルが存在する場合は、グループ化に適さない。
【００３４】
更に、二つのブロックまたは既にグループ化されたものと新たなブロックまたはグループとの間の距離が余り離れていないことが第二の条件である。両者の間にたとえセルが存在しなくとも、距離が離れている場合に共通の電源リングを設けると、その間の領域（例えば図４中の領域４１）を接続配線のパス領域として利用することが困難になる、あるいは制約される。この点は後で詳述する。
【００３５】
更に、二つのブロックまたは既にグループ化されたものと新たなブロックまたはグループとの対抗する辺の長さが、ある程度同じ長さになることが第三の条件である。対抗する辺の長さが異なると、共通電源リングの形状に凹み部分を有することになる。そのような凹み部分では、近傍のブロックからの配線密度が高くなり一方で電源リング形成に必要な領域も大きく、好ましくない。また、さらに他のブロックを共通グループに入れる場合のアルゴリズムが複雑になる。この点は、後で詳述する。
【００３６】
図５は、上記のアルゴリズムにしたがうブロックのグループ化のフローチャート図である。図６は、そのグループ化を説明するための例を示す図である。図６の（ａ）に示される通り、この例ではブロックＡ〜ＤとセルＥとが近接している。図５に沿ってグループ化の説明をする。まず、ステップＳ２１にある通り、あるブロックに着目する。どのブロックに着目するかのアルゴリズムは種々考えられる。例えば、複数のグループの中央付近にあるブロック、最も端にあるブロックなどである。図６の例では、ブロックＡが選択される。
【００３７】
最初に、ブロックＡとの間にセルを挟まないブロックがあるかの判断がなされる（Ｓ２２）。図６の例では、ブロックＡとＤとの間にセルＥが存在するので、ブロックＤはブロックＡとのグループ化はできない。ブロックＢとＦとがステップＳ２２により選択される。次に、ブロック間の距離が十分近接していて、対抗する辺の長さが同等であるかいなかの判断がなされる（Ｓ２３）。ブロックＡに対して、この条件を満たすのはブロックＢである。ブロックＦは、対抗する辺の長さが大きく異なるのでこの条件は満たされない。そこで、ブロックＡとＢとが同じグループに属することになる（Ｓ２４）。
【００３８】
更に、ステップＳ２２に戻って、今度はブロックＡ，Ｂからなるグループ（図６（ｂ）で示された太い実線のグループＧ１に対して、ステップＳ２２，２３の条件を満たすブロックまたはグループが選択される。その結果、ブロックＦが選択されて、図６（ｃ）に示した通り、ブロックＡ，Ｂ，ＦからなるグループＧ２が形成される。そして、ブロックＤ、Ｃは上記の条件を満たさないので、グループ化の工程は終了する。尚、上記ステップＳ２２において、着目しているブロックまたはグループとの間にセルを挟まない他のグループが存在する場合も、同様にステップ２３の条件を満足する場合は、同一グループにしても良い。ただし、グループ内の属するブロックのいずれの一辺もグループの周縁に面していない様なグループ化は禁止されることが好ましい。
【００３９】
図７は、上記のようにしてグループ化した複数のブロックに電源リングを設けた図である。ブロックＡ，Ｂ，Ｆの周りに共通の電源リング３３が設けられ、その電源リング３３に対抗する辺に属する電源端子から電源リング３３に電源接続配線が設けられる。この例では、各ブロックが２辺に属する電源端子で電流の供給が可能なように設計されているので、ブロックＦにおいても２辺の電源端子から接続されている。無論、ブロックＦにおいて３つの辺に属する電源端子から接続されても一向に構わない。尚、簡単の為にこの例では、電源リングはＶDD、ＶSSの２本ではなく１本で省略している。
【００４０】
図８は、比較のために、各ブロックＡ，Ｂ，Ｆそれぞれに電源リング３０Ｆ、３０Ａ，３０Ｂを設けた例を示す。各ブロック間に重複して電源リングが設けられ、面積の効率が落ちている。
【００４１】
図９は、図１のレイアウト工程の詳細フローチャート図である。図１０は、そのレイアウト工程を説明するための例を示す図である。また、図１１は、そのレイアウト工程により設けられた電源配線の例を有する実施の形態例の図である。レイアウト工程では、最初に、設計された論理回路の設計データをファイル１３から読み出すネットリスト読み出しが行われる（Ｓ１１）。そこで設計された論理回路のデータに含まれるブロックデータが物理ライブラリから読み込まれる（Ｓ１２）。そして、チップ上にブロック（マクロ）とセルが配置される（Ｓ１３）。
【００４２】
図１０が上記工程によってチップ１００上に配置されたブロックとセルの例である。セルＥはベーシックセルＢＣを組み合わせることで構成され、ブロックＡ〜Ｆ、Ｇがベーシックセルアレイの中に埋め込まれる。ブロックＡ〜ＦとセルＥの位置関係は、図６で示したものと同じである。また、この例では、ブロックＧがチップの角部に配置されている。また、チップの周縁部には入出力用のセル４１が並べられている。また、それらの入出力セル４１の外側には電極パッドが配置されるが、この図では省略されている。
【００４３】
図９に戻り、隣接するブロックに対してグループ化が行われる（Ｓ１４）。グループ化のフローチャートは図５に示した通りであり、図６で説明したようにブロックＡ、Ｂ、Ｆが同一のグループになる。
【００４４】
そして、電源配線のレイアウトが行われるが、それを図１１により説明する。最初に、チップ１００内の入出力セル４１の内側にベーシックセルアレイやブロックを囲む大きな電源リング３４、３５が設けられる（Ｓ１５）。ここでは設計工程であるので、レイアウト用のデータにそれらの電源リング３４，３５のデータが追加される。従って、フローチャートでは電源リングを発生させると説明している。いずれかの電源リングがＶDDであり、ＶSSである。それぞれの電源リング３４，３５は、必要に応じて入出力セルを介して電源パッド４２，４３に接続される電源配線である。
【００４５】
次に、ブロックやグループの周りにそれぞれの電源リング３６，３７及び３８，３９を生成する。この例では、ブロックＧは、チップ１００の角部に配置されているのでチップ用の電源リング３４，３５が利用されるので、この工程で新たな電源リングは発生されない。ブロックＡ、Ｂ、Ｆからなるグループの電源リング３６，３７は、３つのブロックで消費する電流を供給するに十分な配線幅を有するように電源データが発生される。
【００４６】
そして、グループの電源リング３６，３７やブロックの電源リング３８，３９から、それらの電源リングに面する辺の電源端子（図示せず）に接続用の電源配線５０，５１が発生される（Ｓ１７）。この電源配線５０，５１の幅は、各ブロック内での消費電流を供給するのに十分な大きさに予め設計され、各電源端子の属性データとして与えられる。
【００４７】
最後に、チップ用電源リング３４，３５からベーシックセルＢＣのアレイやブロック用電源リング、グループ用電源リングに対して、格子状の内部電源配線５２，５３が発生される（Ｓ１８）。この格子状の内部電源配線５２，５３は、ベーシックセルアレイとは関係なく格子状に張り巡らされ、さらにその格子状内部電源配線からの支線配線によりベーシックセルへの電源供給が行われてもよい。この格子状の内部電源配線５２，５３は、単純にチップ用電源リング３４，３５から横方向と縦方向に配線を延ばし、ブロックやグループの電源リングに衝突した位置でそれらと接続される。従って、この格子状の内部電源配線は一部グループやブロックの電源リングを介して接続される部分も存在する。
【００４８】
更に、格子状の内部電源配線は、平行な複数の配線が電源リングを構成しその配線と垂直な内線と接続される。従って、この例ではブロック用またはグループ用電源リングと内部電源配線の格子のピッチとは相関関係がない。
【００４９】
これらの格子状の内部電源配線は、電源リングと共にチップ表面上の多層配線構造により形成される。その場合は、例えば、横方向の電源配線と縦方向の電源配線とが異なる配線層で実現される。従って、同じ電源ＶDDまたはＶSSであって、上下の層に形成される電源配線は、図示しないビアホールにより接続される。
【００５０】
以上のようにして，ＬＳＩチップ１００上の電源配線データが生成され、レイアウトデータとして、ファイル１５に格納される。図５と図９に示したフローチャートの各手順は、プログラムを格納したファイル１６のレイアウトプログラムによりコンピュータに実行させることもできる。
【００５１】
以上の説明では、各ブロックの電源端子の数とそこから電源リングへの電源配線幅を、例えば２辺に属する電源端子だけで内部で必要な消費電流を供給できるように設計し、各ブロックの物理ライブラリの属性データとして与える例で説明した。そこで、例えば、図１２に示したようにブロックＨ〜Ｌが一つのグループにされて共通の電源リング６０，６１が生成されたとする。すると、上記のステップＳ１７により、電源リング６０，６１に面した辺の電源端子からその電源リング６０，６１に接続電源配線６２，６３が発生される。その場合、ブロックＨ、Ｉは２辺で電源リングに面していて、ブロックＬは３辺で電源リングに面している。ところが、ブロックＪとＫは１辺でしか電源リングに面していない。従って、場合によってはブロックＪ、Ｋへの電流供給が不十分になる。
【００５２】
そこで、図１２の例では、電源リング６０，６１から支線電源リング６４，６５を設けて、そこに面する辺からの接続電源配線６４，６５を生成する。この場合でも、ブロックＬとブロックＪ、Ｋとがそれぞれ電源リングを設けることはなく、電源配線によるスペース占有の問題は軽減されている。
【００５３】
勿論、グループ化のアルゴリズムにおいて、図１２のようにブロックが１辺だけで電源リングに面するような状況を避けるようにすることもできる。また、ブロックが１辺だけで電源リングに面するようなグループ化を認める場合に、例えばブロックの電源端子と接続配線幅を１辺だけで電流供給に対応できるように設計するようにしても良い。あくまでブロックの設計を２辺以上で電源リングに面する時に電流の供給が十分であるように設計して、１辺で電源リングに面することを許すグループ化のアルゴリズムをとる場合は、上記した支線電源リング６４，６５の発生を可能にしておくことが必要である。この場合は、支線電源リング６４，６５は、ブロックＪ、Ｋに電流を供給するだけであるので、必要に応じた配線幅にすることができる。その場合は、支線電源リング６４，６５の幅は電源リング６０，６１の幅よりも狭くなる。
【００５４】
図１３は、前述したブロックのグループ化において、対抗する辺の長さを同等とする条件について説明する図である。図６（ｃ）にて説明したように、グループＧ２に隣接するブロックＣは、グループＧ２と対抗する辺の長さが異なる。図１３は、そのブロックＣを取り込んでグループに入れて、その周りに電源リング７０を設けた状態を示している。このようにすると、電源リング７０には領域７１の部分で凹んだ形状になる。そのような凹んだ形状の領域では、矢印で示す通りブロックＡやブロックＣからの接続配線が集中する。しかも、電源リングの縦方向の配線と横方向の配線とを接続するビアホールが設けられる。従って、このような窪んだ形状にすることは望ましくない。
【００５５】
図１４は、前述したブロックのグループ化において、近接するという条件について説明する図である。この例では、二つのブロックＭ、Ｎの距離ｌが大きい場合であってもグループ化して電源リング７２，７３を設けた状態を図１４が示している。こうすることにより、図中波線で示したような接続配線を通過させることが、電源リングにより妨げられ好ましくない。その結果、接続配線を迂回させる必要性がでて、かえって面積を無駄にしてしまう。
【００５６】
図１５は、本発明の実施の形態例のチップ上の電源配線構造の別の例を示す図である。この例は、図１１の場合とほとんど同等であるが、チップ１００内のチップの電源リング７４（簡単の為一本で表示している。）とグループ化されたブロックＡ，Ｂ，Ｆの電源リング７６とを接続する内部の格子状の内部電源配線７５が異なる。この格子状の内部電源配線７５に対して、さらにベーシックセルアレイ７８に電流を供給する電源が枝分かれしている。
【００５７】
図１６は、本発明をスタンダードセルに適用した時の実施の形態例を示す一部平面図である。図１５と同等の部分には同じ番号を付した。チップ１００上にチップの電源リング７４（簡単の為一本で表示している。）と内部の格子状の内部電源配線７５、更に回路ブロックＨ，Ｉ，Ｊのグループ用の電源リング７６、単独の回路ブロックＫの電源リング７９等は、図１５の場合と同等である。
【００５８】
最初に説明した通り、スタンダードセルの場合は、ベーシックセルのアレイは形成されずに、複数種類のセル８０がアレイ状に配置される。但し、図１６に示される通り、セル８０の電源端子の位置が同等の位置に設定され、アレイ状に並んだセル８０に対して、内部電源配線７５により共通に電源を供給される。ただし、アレイ内のセル８０の種類に応じて接続配線の量が異なるので、アレイ間の距離はその接続配線の量に応じて決定される。
【００５９】
図１６の例でも、回路ブロックＨ，Ｉ，Ｊがグループ化され、その共通の電源リング７６から電源が供給される。また、回路ブロックの電源リング７６、７９は、セルアレイ用の内部電源配線７５とは異なるルールで配置される。そして、埋め込まれた回路ブロックまたは回路ブロックグループ用の電源リング７６，７９と格子状の内部電源配線７５とが接続される。
【００６０】
以上説明した通り、本実施の形態によれば、まずマクロを構成するブロックの電源接続端子の数とそれにつながる電源配線の幅が、ブロックの４辺より少ない辺に属する電源端子だけが接続されたとしても、十分電流を供給することができるように設計される。更に、ブロックの消費電力をブロックのライブラリの属性データとして持たせる。そして、前述した隣接するブロックをグループ化して、グループに共通の電源リングを生成する。その電源リングの幅は、グループ内のブロックの消費電流の合計を供給することができる幅に設定される。
【００６１】
上記の構造にすることにより、隣接ブロックそれぞれに電源リングを形成する場合に比較して、全体の電源リングにより占められる面積を減らすことができる。その結果、より高集積化をはかることができる。
【図面の簡単な説明】
【図１】半導体装置の製造フローチャート図である。
【図２】ＬＳＩ設計システムの全体構成図である。
【図３】隣接するブロックにおける電源配線の問題点を示す図である。
【図４】図３の例を改良した図である。
【図５】ブロックのグループ化のフローチャート図である。
【図６】グループ化を説明するための例を示す図である。
【図７】グループ化した複数のブロックに電源リングを設けた図である。
【図８】各ブロックＡ，Ｂ，Ｆそれぞれに電源リングを設けた例を示す図である。
【図９】レイアウト工程の詳細フローチャート図である。
【図１０】レイアウト工程を説明するための例を示す図である。
【図１１】実施の形態例の図である。
【図１２】支線電源リングを説明する図である。
【図１３】ブロックのグループ化において、対抗する辺の長さを同等とする条件について説明する図である。
【図１４】ブロックのグループ化において、近接するという条件について説明する図である。
【図１５】本発明の実施の形態例のチップ上の電源配線構造例を示す図である。
【図１６】本発明をスタンダードセルに適用した時の実施の形態例を示す一部平面図である。
【符号の説明】
１０ コンピュータ
１６ 記録媒体
２２，３２，３３、３６，３７ グループ用電源リング
３８，３９ ブロック用電源リング
５０，５１ 接続用電源配線
５２，５３ 内部電源配線
【発明の属する技術分野】
本発明は、集積回路装置に関し、特にマクロなどの回路ブロックの電源リング配線の構造の改良に関する。
【０００２】
【従来の技術】
大規模集積回路装置（ＬＳＩ）には、チップ内部の回路に電源を供給するために、電源配線が網の目状に配置されている。ＬＳＩの一例であるマクロ等の回路ブロックを埋め込むことができるゲートアレイにおいて、ベーシックセルが規則正しく配列されている領域の中に、ベーシックセルからなるセルよりも大きい回路規模を持つブロックが埋め込まれる。また、ベーシックセルをあらかじめ形成せずに、列方向のサイズが異なる回路セルを列方向に並べて、それぞれの回路セルが異なるバルク構造をもつスタンダードセルにおいて、その回路セルのアレイ（列）の中に大規模な回路ブロックが埋め込まれる。
【０００３】
一般に、かかるブロックに対してはその周りに電源配線をリング状に配置し、ブロックの電源端子と電源リングを接続すると共に、ブロックの外部にあるセルアレイ領域の格子状の電源配線とブロックの電源リングとを接続している。
【０００４】
【発明が解決しようとする課題】
しかしながら、ゲートアレイやスタンダードセル等のＡＳＩＣでは、一般に自動配線ソフトウエアが設計ツールとして使用される。この設計ツールにより機械的に各ブロックに対して電源リングを設ける方法では、複数のブロックが近接して配置される場合には、スペースを有効に利用した電源配線の生成が困難である。
【０００６】
そこで、本発明の目的は、電源配線を効率的に設けた大規模集積回路装置を提供することにある。
【００１２】
【課題を解決するための手段】
上記の目的は、本発明によれば、チップ表面に形成された回路セルのアレイ内に該回路セルより大きい規模の複数の回路ブロックが埋め込まれた集積回路装置において、
単一の前記回路ブロックの周囲に設けられた回路ブロック用電源リングと、
間に前記回路セルを介在することなく隣接する複数の前記回路ブロックからなるグループの周囲に設けられ、前記複数の回路ブロックに共通のグループ用電源リングと、
前記回路ブロック用電源リング及び前記グループ用電源リングと当該電源リング内の各回路ブロックの電源端子とをそれぞれ接続する接続用電源配線と、
前記チップ表面上に形成され、前記回路ブロック用電源リングまたは前記グループ用電源リングに接続された格子状の内部電源配線とを有し、
前記回路セルのアレイに前記内部電源配線から電流が供給され、前記単一の回路ブロックに前記回路ブロック用電源リングから電流が供給され、前記グループ内の各回路ブロックに前記グループ用電源リングから電流が供給され、かつ、前記グループ内の各回路ブロックは、前記グループ用電源リングに面する１辺乃至３辺に属する電源端子にのみ電流が供給される様構成されたことを特徴とする集積回路装置を提供することにより達成される。
【００１３】
更に、本発明は上記の集積回路装置において、前記格子状の内部電源配線の平行する複数の配線が、前記グループ用電源リングを構成する配線であって当該複数の配線とほぼ垂直方向の配線に、接続されていることを特徴とする。
【００１５】
上記の発明によれば、隣接して一定の条件を満たす関係にある複数の回路ブロックをグループ化し、そのグループ内の複数の回路ブロックに対しては共通のグループ用電源リングを設けるようにする。その結果、電源リングの占める面積を小さくすることができ、集積回路装置として面積効率の高いものとすることができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態の例について図面に従って説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではない。
【００１７】
図１は、半導体装置の製造フローチャート図である。ＡＳＩＣ（Application Specific Integrated Circuit)等の大規模集積回路装置は、図１に示された製造フローチャートにしたがって製造される。即ち、まず論理回路の設計が行われる（Ｓ１）。この論理回路の設計は、あらかじめ準備されているセルやマクロ等のデータが登録されている論理ライブラリから、適宜必要なセルやマクロを取り出して組み合わされる。
【００１８】
ここで、セルとはゲートアレイにおいては１個または複数個のベーシックセルから構成されて所定の機能を有する回路の固まりである。またスタンダードセルチップにおいては、セルとは所定の機能を有する論理回路の固まりであって、その高さはほぼ同等で列方向の幅を回路規模により異ならせ、列状に配置されるものである。一方、マクロとは更に大規模な回路の固まりであり、通常セルアレイの電源配線の規則が適用されない。本明細書では、このマクロを回路ブロックまたはブロックと称する。
【００１９】
埋め込み式のゲートアレイでは、ベーシックセルがマトリクス状に配置されていて、そのベーシックセルのアレイに対して規則的に電源配線が設けられている。マクロあるいはブロックは、通常ベーシックセルを利用しない大規模回路であり、それぞれの回路規模、消費電流の大きさに基づいて電源端子とそれに接続される電源配線の幅が設定されている。またスタンダードセルチップでも、セルが列状に配置されてセルアレイを構成し、そのセルアレイに対して規則的に電源配線が設けられている。スタンダードセルチップにおけるマクロあるいはブロックも、通常複数のセルアレイと面するより大規模な回路である。
【００２０】
以下、代表して埋め込み式のゲートアレイ（Ｅｍｂｅｄｅｄ Ａｒｒａｙ）を例にして説明する。
【００２１】
複数のセルやブロックの組み合わせからなる論理回路が設計されると、その論理シミュレーションが行われる（Ｓ２）。この論理シミュレーションは、通常シミュレーションプログラムによって行われ、論理動作に不良がないかどうか、所期の論理動作が正しく行われるか否かのチェックが行われる。具体的には、所定の入力テストパターンが与えられた時に設計した論理回路の出力が期待される出力テストパターンと一致するかいなかのチェックである。
【００２２】
論理シミュレーションで合格になると、論理回路を構成するセルやブロックをチップ上に配置して電源配線や回路配線を与えるレイアウト工程に入る（Ｓ３）。ここで、本発明の電源配線を効率的に配置する工程が実施される。このレイアウト工程については後に詳述する。
【００２３】
そして、レイアウトされた回路について、レイアウトにより新たに発生する配線による抵抗や容量を抽出してから再度論理シミュレーションが行われる（Ｓ４）。この論理シミュレーションで動作の検証が行われると、実際のＬＳＩの製造がウエハに対して行われる（Ｓ５）。
【００２４】
図２は、上記のフローチャート図のステップＳ１、２、３、４を実行するための設計システムの全体構成図である。コンピュータを構成するＣＰＵ１０に、コンピュータが読み出し書き込み可能なファイル１１〜１６が接続されている。このファイルには、論理ライブラリが格納されたファイル１１、セルやマクロ（ブロック）の回路パターンが格納された物理ライブラリのファイル１２、設計された論理回路データが格納されたファイル１３、シミュレーション用のテストパターンのファイル１４、そしてレイアウトされることで生成されるレイアウトデータのファイル１５等がある。また、設計ツールとして、ファイル１６内に例えば論理回路設計ツール、論理シミュレーションプログラム、レイアウトプログラム等が格納される。
【００２５】
これらのファイルは、磁気的に読み書きされる磁気ディスクや光磁気的に読み書きされる光磁気ディスク、あるいは場合によってはＦＤやＣＤＲＯＭ等の記憶媒体で構成される。１７はモニターであり、論理回路設計やレイアウト工程等で利用される。１８は入力手段であるキーボードであり、１９はプリンタである。
【００２６】
図３は、隣接するブロックにおける電源配線の問題点を示す図である。この図は、二つのブロック１，２が埋め込まれているゲートアレイの部分拡大図である。回路接続配線は省略され、電源配線のみが強調して示されている。ベーシックセルＢＣは、図示される通り帯状に配列され、複数のベーシックセル列が設けられている。したがって、基本的なゲートを構成するベーシックセルがアレイ状に並べられる。それぞれのベーシックセルＢＣには、高い電源ＶDDと低い電源ＶSSを供給する電源配線がベーシックセル列に沿って配置されて電流がそれらに供給される。
【００２７】
これに対して、大規模な回路から構成される回路ブロック（マクロ）は、ベーシックセルアレイの中の任意の位置に埋め込まれる。そして、そのブロックの周辺に設けられた電源端子Ｔ１〜Ｔ１６は、通常ベーシックセルアレイの電源配線ルールとは異なるルールで与えられる。従って、一般的には、ブロック１，２の外周を取り囲む様に、電源リング３０，３１，２０，２１がそれぞれのブロック毎に設けられる。そして、電源リング３０，２０に対しては、ブロック１の電源端子Ｔ１〜Ｔ１０がそれぞれの位置から直接接続され、また、ベーシックアレイ側からも電源ＶDD、ＶSSがそのまま延長されて接続される。こうすることにより、電源リングは規則的なベーシックアレイの電源配線ルールとブロックの電源端子ルールとのインターフェースを行う。更に、電源リング３０，３１，２０，２１は、左右のベーシックアレイ間での電源配線の接続も兼ねている。従って、ブロック１，２が配置される場所によっても、その分だけ配線幅が大きくされることがある。
【００２８】
なお、各ブロック内での消費電流があらかじめ計算され、その消費電流を供給するに十分な電源端子の数とそれぞれの接続電源配線の幅、さらに電源リングの幅が求められて、前述の物理ライブラリにブロックの属性データとして登録されている。
【００２９】
上記の様に、各ブロックの周囲に電源リングを設けることにより、埋め込み式のゲートアレイにおけるブロックの電源配線の自動配線を簡単にしている。しかし、図３に示した通りほぼ同じ長さの辺が対抗して隣接しあうブロックが存在すると、その対抗辺の部分での電源配線の効率が悪いという問題点がある。即ち、図３中の領域４０の部分である。この部分では、ブロック１と２それぞれの電源リング２０，３０と２１，３１とが隣接して平行に配置される。電源リングは、大規模なブロック内の回路に電源を供給するために比較的幅の広い配線層で構成される。従ってそれ自体が大面積を要するが、図中４０の領域ではその幅の太い電源リングが上下のブロック１、２用に２本づつ配置され、電源リングが冗長になる。更に、多数のブロックが隣接した場合は、それぞれのブロックに自動的に電源リングが設けられると、さらに面積効率が低下する。
【００３０】
そこで、本発明では、図３の領域４０のように、二つのブロックが隣接する場合は、それらのブロックを同じグループにして、グループに対して共通の電源リングを設けるようにすることを基本的な考え方として、レイアウト工程において電源配線のレイアウトを行う。
【００３１】
図４は、そのような本発明の基本的な考えに従って、図３の例を改良した図である。即ち、ブロック１と２とを一つのグループとみなし、そのグループに対して共通の電源リング２２，３２を設ける。その場合、支障がなければグループ１と２の間の距離は狭くレイアウトしておく。そうして、グループに共通の電源リングから各グループの電源端子に電源接続を行う。従って、ブロックの電源端子は、例えば４つの辺に属する電源端子全てを使用しなくても必要な電流の供給が可能なように、各電源端子の数、場所とそれにつながる電源配線の幅を設計しておくことが必要である。例えば、少なくとも２辺に属する電源端子で必要な電流供給を可能にするように設計される。更に、共通の電源リングの幅は、二つのブロックでの消費電流の合計を供給するに十分な値にされる。また、ブロック内では、電源端子間はそれぞれ内部の電源線により接続されている。
【００３２】
ブロックの何本の辺に属する電源端子で十分な電流を供給可能に設計するかは、種々の条件を考慮して決定される。例えば、１本の辺に属する電源端子だけで電流の供給が十分なように設計された場合は、グループ化の柔軟性が高くなる。一方、３本の辺に属する電源端子だけで電流の供給が十分なように設計された場合は、グループ化の柔軟性が低くなる。
【００３３】
更に、本発明の概念を具体的に述べると、二つのブロックまたは既にグループ化されたものと新たなブロックとの間にベーシックセルの領域がないことが第一の条件である。上述した通り、ベーシックセルの領域にはベーシックセルアレイに適した電源配線ルールが適用されている。かかるルールはブロック（マクロ）とは異なるので、間にベーシックセルにより形成されるセルが存在する場合は、グループ化に適さない。
【００３４】
更に、二つのブロックまたは既にグループ化されたものと新たなブロックまたはグループとの間の距離が余り離れていないことが第二の条件である。両者の間にたとえセルが存在しなくとも、距離が離れている場合に共通の電源リングを設けると、その間の領域（例えば図４中の領域４１）を接続配線のパス領域として利用することが困難になる、あるいは制約される。この点は後で詳述する。
【００３５】
更に、二つのブロックまたは既にグループ化されたものと新たなブロックまたはグループとの対抗する辺の長さが、ある程度同じ長さになることが第三の条件である。対抗する辺の長さが異なると、共通電源リングの形状に凹み部分を有することになる。そのような凹み部分では、近傍のブロックからの配線密度が高くなり一方で電源リング形成に必要な領域も大きく、好ましくない。また、さらに他のブロックを共通グループに入れる場合のアルゴリズムが複雑になる。この点は、後で詳述する。
【００３６】
図５は、上記のアルゴリズムにしたがうブロックのグループ化のフローチャート図である。図６は、そのグループ化を説明するための例を示す図である。図６の（ａ）に示される通り、この例ではブロックＡ〜ＤとセルＥとが近接している。図５に沿ってグループ化の説明をする。まず、ステップＳ２１にある通り、あるブロックに着目する。どのブロックに着目するかのアルゴリズムは種々考えられる。例えば、複数のグループの中央付近にあるブロック、最も端にあるブロックなどである。図６の例では、ブロックＡが選択される。
【００３７】
最初に、ブロックＡとの間にセルを挟まないブロックがあるかの判断がなされる（Ｓ２２）。図６の例では、ブロックＡとＤとの間にセルＥが存在するので、ブロックＤはブロックＡとのグループ化はできない。ブロックＢとＦとがステップＳ２２により選択される。次に、ブロック間の距離が十分近接していて、対抗する辺の長さが同等であるかいなかの判断がなされる（Ｓ２３）。ブロックＡに対して、この条件を満たすのはブロックＢである。ブロックＦは、対抗する辺の長さが大きく異なるのでこの条件は満たされない。そこで、ブロックＡとＢとが同じグループに属することになる（Ｓ２４）。
【００３８】
更に、ステップＳ２２に戻って、今度はブロックＡ，Ｂからなるグループ（図６（ｂ）で示された太い実線のグループＧ１に対して、ステップＳ２２，２３の条件を満たすブロックまたはグループが選択される。その結果、ブロックＦが選択されて、図６（ｃ）に示した通り、ブロックＡ，Ｂ，ＦからなるグループＧ２が形成される。そして、ブロックＤ、Ｃは上記の条件を満たさないので、グループ化の工程は終了する。尚、上記ステップＳ２２において、着目しているブロックまたはグループとの間にセルを挟まない他のグループが存在する場合も、同様にステップ２３の条件を満足する場合は、同一グループにしても良い。ただし、グループ内の属するブロックのいずれの一辺もグループの周縁に面していない様なグループ化は禁止されることが好ましい。
【００３９】
図７は、上記のようにしてグループ化した複数のブロックに電源リングを設けた図である。ブロックＡ，Ｂ，Ｆの周りに共通の電源リング３３が設けられ、その電源リング３３に対抗する辺に属する電源端子から電源リング３３に電源接続配線が設けられる。この例では、各ブロックが２辺に属する電源端子で電流の供給が可能なように設計されているので、ブロックＦにおいても２辺の電源端子から接続されている。無論、ブロックＦにおいて３つの辺に属する電源端子から接続されても一向に構わない。尚、簡単の為にこの例では、電源リングはＶDD、ＶSSの２本ではなく１本で省略している。
【００４０】
図８は、比較のために、各ブロックＡ，Ｂ，Ｆそれぞれに電源リング３０Ｆ、３０Ａ，３０Ｂを設けた例を示す。各ブロック間に重複して電源リングが設けられ、面積の効率が落ちている。
【００４１】
図９は、図１のレイアウト工程の詳細フローチャート図である。図１０は、そのレイアウト工程を説明するための例を示す図である。また、図１１は、そのレイアウト工程により設けられた電源配線の例を有する実施の形態例の図である。レイアウト工程では、最初に、設計された論理回路の設計データをファイル１３から読み出すネットリスト読み出しが行われる（Ｓ１１）。そこで設計された論理回路のデータに含まれるブロックデータが物理ライブラリから読み込まれる（Ｓ１２）。そして、チップ上にブロック（マクロ）とセルが配置される（Ｓ１３）。
【００４２】
図１０が上記工程によってチップ１００上に配置されたブロックとセルの例である。セルＥはベーシックセルＢＣを組み合わせることで構成され、ブロックＡ〜Ｆ、Ｇがベーシックセルアレイの中に埋め込まれる。ブロックＡ〜ＦとセルＥの位置関係は、図６で示したものと同じである。また、この例では、ブロックＧがチップの角部に配置されている。また、チップの周縁部には入出力用のセル４１が並べられている。また、それらの入出力セル４１の外側には電極パッドが配置されるが、この図では省略されている。
【００４３】
図９に戻り、隣接するブロックに対してグループ化が行われる（Ｓ１４）。グループ化のフローチャートは図５に示した通りであり、図６で説明したようにブロックＡ、Ｂ、Ｆが同一のグループになる。
【００４４】
そして、電源配線のレイアウトが行われるが、それを図１１により説明する。最初に、チップ１００内の入出力セル４１の内側にベーシックセルアレイやブロックを囲む大きな電源リング３４、３５が設けられる（Ｓ１５）。ここでは設計工程であるので、レイアウト用のデータにそれらの電源リング３４，３５のデータが追加される。従って、フローチャートでは電源リングを発生させると説明している。いずれかの電源リングがＶDDであり、ＶSSである。それぞれの電源リング３４，３５は、必要に応じて入出力セルを介して電源パッド４２，４３に接続される電源配線である。
【００４５】
次に、ブロックやグループの周りにそれぞれの電源リング３６，３７及び３８，３９を生成する。この例では、ブロックＧは、チップ１００の角部に配置されているのでチップ用の電源リング３４，３５が利用されるので、この工程で新たな電源リングは発生されない。ブロックＡ、Ｂ、Ｆからなるグループの電源リング３６，３７は、３つのブロックで消費する電流を供給するに十分な配線幅を有するように電源データが発生される。
【００４６】
そして、グループの電源リング３６，３７やブロックの電源リング３８，３９から、それらの電源リングに面する辺の電源端子（図示せず）に接続用の電源配線５０，５１が発生される（Ｓ１７）。この電源配線５０，５１の幅は、各ブロック内での消費電流を供給するのに十分な大きさに予め設計され、各電源端子の属性データとして与えられる。
【００４７】
最後に、チップ用電源リング３４，３５からベーシックセルＢＣのアレイやブロック用電源リング、グループ用電源リングに対して、格子状の内部電源配線５２，５３が発生される（Ｓ１８）。この格子状の内部電源配線５２，５３は、ベーシックセルアレイとは関係なく格子状に張り巡らされ、さらにその格子状内部電源配線からの支線配線によりベーシックセルへの電源供給が行われてもよい。この格子状の内部電源配線５２，５３は、単純にチップ用電源リング３４，３５から横方向と縦方向に配線を延ばし、ブロックやグループの電源リングに衝突した位置でそれらと接続される。従って、この格子状の内部電源配線は一部グループやブロックの電源リングを介して接続される部分も存在する。
【００４８】
更に、格子状の内部電源配線は、平行な複数の配線が電源リングを構成しその配線と垂直な内線と接続される。従って、この例ではブロック用またはグループ用電源リングと内部電源配線の格子のピッチとは相関関係がない。
【００４９】
これらの格子状の内部電源配線は、電源リングと共にチップ表面上の多層配線構造により形成される。その場合は、例えば、横方向の電源配線と縦方向の電源配線とが異なる配線層で実現される。従って、同じ電源ＶDDまたはＶSSであって、上下の層に形成される電源配線は、図示しないビアホールにより接続される。
【００５０】
以上のようにして，ＬＳＩチップ１００上の電源配線データが生成され、レイアウトデータとして、ファイル１５に格納される。図５と図９に示したフローチャートの各手順は、プログラムを格納したファイル１６のレイアウトプログラムによりコンピュータに実行させることもできる。
【００５１】
以上の説明では、各ブロックの電源端子の数とそこから電源リングへの電源配線幅を、例えば２辺に属する電源端子だけで内部で必要な消費電流を供給できるように設計し、各ブロックの物理ライブラリの属性データとして与える例で説明した。そこで、例えば、図１２に示したようにブロックＨ〜Ｌが一つのグループにされて共通の電源リング６０，６１が生成されたとする。すると、上記のステップＳ１７により、電源リング６０，６１に面した辺の電源端子からその電源リング６０，６１に接続電源配線６２，６３が発生される。その場合、ブロックＨ、Ｉは２辺で電源リングに面していて、ブロックＬは３辺で電源リングに面している。ところが、ブロックＪとＫは１辺でしか電源リングに面していない。従って、場合によってはブロックＪ、Ｋへの電流供給が不十分になる。
【００５２】
そこで、図１２の例では、電源リング６０，６１から支線電源リング６４，６５を設けて、そこに面する辺からの接続電源配線６４，６５を生成する。この場合でも、ブロックＬとブロックＪ、Ｋとがそれぞれ電源リングを設けることはなく、電源配線によるスペース占有の問題は軽減されている。
【００５３】
勿論、グループ化のアルゴリズムにおいて、図１２のようにブロックが１辺だけで電源リングに面するような状況を避けるようにすることもできる。また、ブロックが１辺だけで電源リングに面するようなグループ化を認める場合に、例えばブロックの電源端子と接続配線幅を１辺だけで電流供給に対応できるように設計するようにしても良い。あくまでブロックの設計を２辺以上で電源リングに面する時に電流の供給が十分であるように設計して、１辺で電源リングに面することを許すグループ化のアルゴリズムをとる場合は、上記した支線電源リング６４，６５の発生を可能にしておくことが必要である。この場合は、支線電源リング６４，６５は、ブロックＪ、Ｋに電流を供給するだけであるので、必要に応じた配線幅にすることができる。その場合は、支線電源リング６４，６５の幅は電源リング６０，６１の幅よりも狭くなる。
【００５４】
図１３は、前述したブロックのグループ化において、対抗する辺の長さを同等とする条件について説明する図である。図６（ｃ）にて説明したように、グループＧ２に隣接するブロックＣは、グループＧ２と対抗する辺の長さが異なる。図１３は、そのブロックＣを取り込んでグループに入れて、その周りに電源リング７０を設けた状態を示している。このようにすると、電源リング７０には領域７１の部分で凹んだ形状になる。そのような凹んだ形状の領域では、矢印で示す通りブロックＡやブロックＣからの接続配線が集中する。しかも、電源リングの縦方向の配線と横方向の配線とを接続するビアホールが設けられる。従って、このような窪んだ形状にすることは望ましくない。
【００５５】
図１４は、前述したブロックのグループ化において、近接するという条件について説明する図である。この例では、二つのブロックＭ、Ｎの距離ｌが大きい場合であってもグループ化して電源リング７２，７３を設けた状態を図１４が示している。こうすることにより、図中波線で示したような接続配線を通過させることが、電源リングにより妨げられ好ましくない。その結果、接続配線を迂回させる必要性がでて、かえって面積を無駄にしてしまう。
【００５６】
図１５は、本発明の実施の形態例のチップ上の電源配線構造の別の例を示す図である。この例は、図１１の場合とほとんど同等であるが、チップ１００内のチップの電源リング７４（簡単の為一本で表示している。）とグループ化されたブロックＡ，Ｂ，Ｆの電源リング７６とを接続する内部の格子状の内部電源配線７５が異なる。この格子状の内部電源配線７５に対して、さらにベーシックセルアレイ７８に電流を供給する電源が枝分かれしている。
【００５７】
図１６は、本発明をスタンダードセルに適用した時の実施の形態例を示す一部平面図である。図１５と同等の部分には同じ番号を付した。チップ１００上にチップの電源リング７４（簡単の為一本で表示している。）と内部の格子状の内部電源配線７５、更に回路ブロックＨ，Ｉ，Ｊのグループ用の電源リング７６、単独の回路ブロックＫの電源リング７９等は、図１５の場合と同等である。
【００５８】
最初に説明した通り、スタンダードセルの場合は、ベーシックセルのアレイは形成されずに、複数種類のセル８０がアレイ状に配置される。但し、図１６に示される通り、セル８０の電源端子の位置が同等の位置に設定され、アレイ状に並んだセル８０に対して、内部電源配線７５により共通に電源を供給される。ただし、アレイ内のセル８０の種類に応じて接続配線の量が異なるので、アレイ間の距離はその接続配線の量に応じて決定される。
【００５９】
図１６の例でも、回路ブロックＨ，Ｉ，Ｊがグループ化され、その共通の電源リング７６から電源が供給される。また、回路ブロックの電源リング７６、７９は、セルアレイ用の内部電源配線７５とは異なるルールで配置される。そして、埋め込まれた回路ブロックまたは回路ブロックグループ用の電源リング７６，７９と格子状の内部電源配線７５とが接続される。
【００６０】
以上説明した通り、本実施の形態によれば、まずマクロを構成するブロックの電源接続端子の数とそれにつながる電源配線の幅が、ブロックの４辺より少ない辺に属する電源端子だけが接続されたとしても、十分電流を供給することができるように設計される。更に、ブロックの消費電力をブロックのライブラリの属性データとして持たせる。そして、前述した隣接するブロックをグループ化して、グループに共通の電源リングを生成する。その電源リングの幅は、グループ内のブロックの消費電流の合計を供給することができる幅に設定される。
【００６１】
上記の構造にすることにより、隣接ブロックそれぞれに電源リングを形成する場合に比較して、全体の電源リングにより占められる面積を減らすことができる。その結果、より高集積化をはかることができる。
【図面の簡単な説明】
【図１】半導体装置の製造フローチャート図である。
【図２】ＬＳＩ設計システムの全体構成図である。
【図３】隣接するブロックにおける電源配線の問題点を示す図である。
【図４】図３の例を改良した図である。
【図５】ブロックのグループ化のフローチャート図である。
【図６】グループ化を説明するための例を示す図である。
【図７】グループ化した複数のブロックに電源リングを設けた図である。
【図８】各ブロックＡ，Ｂ，Ｆそれぞれに電源リングを設けた例を示す図である。
【図９】レイアウト工程の詳細フローチャート図である。
【図１０】レイアウト工程を説明するための例を示す図である。
【図１１】実施の形態例の図である。
【図１２】支線電源リングを説明する図である。
【図１３】ブロックのグループ化において、対抗する辺の長さを同等とする条件について説明する図である。
【図１４】ブロックのグループ化において、近接するという条件について説明する図である。
【図１５】本発明の実施の形態例のチップ上の電源配線構造例を示す図である。
【図１６】本発明をスタンダードセルに適用した時の実施の形態例を示す一部平面図である。
【符号の説明】
１０ コンピュータ
１６ 記録媒体
２２，３２，３３、３６，３７ グループ用電源リング
３８，３９ ブロック用電源リング
５０，５１ 接続用電源配線
５２，５３ 内部電源配線
Claims (2)
- チップ表面に形成された回路セルのアレイ内に該回路セルより大きい規模の複数の回路ブロックが埋め込まれた集積回路装置において、
単一の前記回路ブロックの周囲に設けられた回路ブロック用電源リングと、
間に前記回路セルを介在することなく隣接する複数の前記回路ブロックからなるグループの周囲に設けられ、前記複数の回路ブロックに共通のグループ用電源リングと、
前記回路ブロック用電源リング及び前記グループ用電源リングと当該電源リング内の各回路ブロックの電源端子とをそれぞれ接続する接続用電源配線と、
前記チップ表面上に形成され、前記回路ブロック用電源リングまたは前記グループ用電源リングに接続された格子状の内部電源配線とを有し、
前記回路セルのアレイに前記内部電源配線から電流が供給され、前記単一の回路ブロックに前記回路ブロック用電源リングから電流が供給され、前記グループ内の各回路ブロックに前記グループ用電源リングから電流が供給され、かつ、前記グループ内の各回路ブロックは、前記グループ用電源リングに面する１辺乃至３辺に属する電源端子にのみ電流が供給される様構成されたことを特徴とする集積回路装置。 - 請求項１に記載の集積回路装置において、前記格子状の内部電源配線の平行する複数の配線が、前記グループ用電源リングを構成する配線であって当該複数の配線とほぼ垂直方向の配線に、接続されていることを特徴とする集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33545796A JP3747968B2 (ja) | 1996-12-16 | 1996-12-16 | 集積回路装置 |
| US08/900,881 US5972740A (en) | 1996-12-16 | 1997-07-25 | Layout algorithm for generating power supply interconnections for an LSI circuit |
| KR1019970037325A KR100293021B1 (ko) | 1996-12-16 | 1997-08-05 | 집적회로장치의제조방법및집적회로장치 |
| EP97309377A EP0848426A1 (en) | 1996-12-16 | 1997-11-20 | Integrated circuit device and method of manufacturing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33545796A JP3747968B2 (ja) | 1996-12-16 | 1996-12-16 | 集積回路装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004143091A Division JP2004304197A (ja) | 2004-05-13 | 2004-05-13 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10173061A JPH10173061A (ja) | 1998-06-26 |
| JP3747968B2 true JP3747968B2 (ja) | 2006-02-22 |
Family
ID=18288780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33545796A Expired - Fee Related JP3747968B2 (ja) | 1996-12-16 | 1996-12-16 | 集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5972740A (ja) |
| EP (1) | EP0848426A1 (ja) |
| JP (1) | JP3747968B2 (ja) |
| KR (1) | KR100293021B1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6477687B1 (en) * | 1998-06-01 | 2002-11-05 | Nvidia U.S. Investment Company | Method of embedding RAMS and other macrocells in the core of an integrated circuit chip |
| US6539530B1 (en) * | 1998-07-09 | 2003-03-25 | Seiko Epson Corporation | Method of designing semiconductor integrated circuit and semiconductor integrated circuit |
| JP3541782B2 (ja) * | 1999-06-14 | 2004-07-14 | セイコーエプソン株式会社 | 半導体集積回路の設計方法 |
| US6388332B1 (en) * | 1999-08-10 | 2002-05-14 | Philips Electronics North America Corporation | Integrated circuit power and ground routing |
| JP2002015018A (ja) * | 2000-06-30 | 2002-01-18 | Fujitsu Ltd | 半導体装置の設計方法及び記録媒体 |
| US6523159B2 (en) * | 2001-01-16 | 2003-02-18 | International Business Machines Corporation | Method for adding decoupling capacitance during integrated circuit design |
| US6763511B2 (en) * | 2001-07-02 | 2004-07-13 | Nec Electronics Corporation | Semiconductor integrated circuit having macro cells and designing method of the same |
| JP2003115540A (ja) * | 2001-10-04 | 2003-04-18 | Fujitsu Ltd | 半導体集積回路および半導体集積回路の製造方法 |
| JP4141322B2 (ja) * | 2003-06-13 | 2008-08-27 | Ｎｅｃエレクトロニクス株式会社 | 半導体集積回路の自動配線方法及び半導体集積回路の設計のプログラム |
| KR100594142B1 (ko) * | 2003-12-08 | 2006-06-28 | 삼성전자주식회사 | 분리된 전원 링을 가지는 저전력 반도체 칩과 그 제조 및제어방법 |
| EP1638145A1 (en) * | 2004-09-20 | 2006-03-22 | Infineon Technologies AG | Embedded switchable power ring |
| JP2007173760A (ja) * | 2005-11-25 | 2007-07-05 | Matsushita Electric Ind Co Ltd | 半導体集積回路及びその設計方法 |
| US8161446B2 (en) * | 2008-09-23 | 2012-04-17 | Qualcomm Incorporated | System and method of connecting a macro cell to a system power supply |
| JP6245295B2 (ja) * | 2016-03-15 | 2017-12-13 | 日本電気株式会社 | 集積回路、その設計方法、設計装置、設計プログラム |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2580065B2 (ja) * | 1990-07-17 | 1997-02-12 | 株式会社日立製作所 | 大規模集積回路の電源配線方法 |
| JPH05326843A (ja) * | 1992-05-25 | 1993-12-10 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP3224885B2 (ja) * | 1993-01-14 | 2001-11-05 | 三菱電機株式会社 | 集積回路装置及びその設計方法 |
| US5675501A (en) * | 1994-03-15 | 1997-10-07 | Kabushiki Kaisha Toshiba | Method of designing semiconductor integrated circuit apparatus having no dead space |
| JPH08316331A (ja) * | 1995-03-15 | 1996-11-29 | Toshiba Corp | 半導体集積回路及びその設計方法 |
| US5666288A (en) * | 1995-04-21 | 1997-09-09 | Motorola, Inc. | Method and apparatus for designing an integrated circuit |
| US5712793A (en) * | 1995-11-20 | 1998-01-27 | Lsi Logic Corporation | Physical design automation system and process for designing integrated circuit chips using fuzzy cell clusterization |
-
1996
- 1996-12-16 JP JP33545796A patent/JP3747968B2/ja not_active Expired - Fee Related
-
1997
- 1997-07-25 US US08/900,881 patent/US5972740A/en not_active Expired - Fee Related
- 1997-08-05 KR KR1019970037325A patent/KR100293021B1/ko not_active IP Right Cessation
- 1997-11-20 EP EP97309377A patent/EP0848426A1/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US5972740A (en) | 1999-10-26 |
| KR19980063398A (ko) | 1998-10-07 |
| EP0848426A1 (en) | 1998-06-17 |
| KR100293021B1 (ko) | 2001-08-07 |
| JPH10173061A (ja) | 1998-06-26 |
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| JPS60175438A (ja) | 半導体集積回路装置 |
Legal Events
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|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040316 |
|
| A521 | Request for written amendment filed |
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|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
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|
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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