JP3742092B2 - Center phase judgment circuit and its center phase judgment method - Google Patents
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Description
本発明は、データ信号の波形の乱れの検出と補正に関し、特に、適正な中心位相を判定しデータ信号を処理する中心位相判定回路とその中心位相判定方法に関する。 The present invention relates to detection and correction of a waveform disturbance of a data signal, and more particularly to a center phase determination circuit that determines an appropriate center phase and processes a data signal and a center phase determination method thereof.
従来より、n位相シリアルデータ入力されるデータ信号を、シリアルパラレル変換し、複数の(例えばn本の)パラレルデータに変換する技術がある。 2. Description of the Related Art Conventionally, there is a technique for converting a data signal inputted with n-phase serial data into serial (parallel) data and converting it into a plurality of (for example, n) parallel data.
図4は、3位相による従来の回路の一例を示すものであって、IN_Dataよりデータ信号の入力を受け、IN_CLKよりデータ信号のクロックの入力を受ける。そして、図5の例に示されるように、1/3分周回路83が、入力されたクロックを基に、元のデータ信号の3倍の周期による、元のデータ信号の周期に対応させた3種類のクロックを生成して出力する。この3種類のクロックのそれぞれに対応して、第2フリップフロップ82が、クロックされた時点において(第1フリップフロップ81を介して)入力されるデータ信号を順次、元のデータ信号の3倍の周期によるパラレルデータに変換する。
FIG. 4 shows an example of a conventional circuit with three phases, which receives a data signal input from IN_Data and receives a data signal clock input from IN_CLK. Then, as shown in the example of FIG. 5, the 1/3
しかし、従来の技術では、以下に述べるような問題点があった。 However, the conventional techniques have the following problems.
従来の技術では、図6の例に示されるように、クロックに対してデータにジッタ成分(波形の乱れ)が発生している状態では、不確定領域の位相が発生しデータ信号の誤認識や誤処理の危険が発生する。 In the conventional technique, as shown in the example of FIG. 6, in the state where jitter components (waveform disturbance) are generated in the data with respect to the clock, the phase of the indeterminate region is generated and the data signal is erroneously recognized. There is a risk of mishandling.
図6では、図4の例の従来の回路において、入力されるデータ信号に波形の乱れが生じたため、クロックの周期と一致せずにデータ信号の不正確な読み取りが行われてしまっている。 In FIG. 6, in the conventional circuit of the example of FIG. 4, the waveform of the input data signal is disturbed, so that the data signal is read inaccurately without matching the clock cycle.
本発明の目的は、上記従来技術の欠点を解決し、データ信号を読み取るべき適正な位相(以下、中心位相と呼ぶ)を検出することにより、クロックに対してデータにジッタ成分が発生している状態でも、データ信号の正しい処理を実現する位相補正回路、中心位相判定回路とその中心位相判定方法を提供することである。 An object of the present invention is to solve the above-mentioned drawbacks of the prior art and to detect a proper phase (hereinafter referred to as a center phase) from which a data signal is to be read, thereby generating a jitter component in the data with respect to the clock. It is to provide a phase correction circuit, a center phase determination circuit, and a center phase determination method for realizing correct processing of a data signal even in a state.
上記目的を達成するため本発明の中心位相判定回路は、n(nは2以上の整数)位相シリアルデータ入力されるデータ信号の中心位相を判定する中心位相判定回路において、前記データ信号のn倍の周期毎に、(n+1)個の出力ポートのそれぞれから、前記データ信号の各周期のビットをシリアルパラレル変換した(n+1)個のパラレルデータであって、第1番目のパラレルデータが第(n+1)番目のパラレルデータと一周期相違する同一のデータである、前記(n+1)個のパラレルデータを出力するシリアルパラレル変換回路と、前記出力ポートの内で、前記データ信号の第i番目(i=1〜n)の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相を、それぞれ前記データ信号の第i+1番目の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相と比較することにより、前記出力ポートの組合せのそれぞれにおける位相の不一致を検出する位相比較回路と、前記位相比較回路による、前記出力ポートの組合せのそれぞれにおける位相不一致の検出回数をカウントするカウンタと、前記カウンタによりカウントされた位相不一致の発生回数が、最大値を成す前記出力ポートの組合せを判定する最大判定回路と、前記位相不一致の発生回数が最大値を成す出力ポートの組み合わせと、各出力ポートから出力されるパラレルデータの位相に基づいて、前記位相不一致の発生回数が最大値の出力ポートの組合せにおける出力ポートの位相から位相が最も大きく離れる出力ポートから出力されるパラレルデータの位相を前記中心位相と判定する回路を備えることを特徴とする。
In order to achieve the above object, a center phase determination circuit according to the present invention provides a center phase determination circuit for determining the center phase of a data signal to which n (n is an integer of 2 or more) phase serial data is input, n times the data signal. For each of (n + 1) output ports, (n + 1) parallel data obtained by serial-parallel conversion of the bits of each cycle of the data signal, and the first parallel data is the (n + 1) th The serial-parallel conversion circuit that outputs the (n + 1) parallel data, which is the same data different from the first parallel data by one cycle, and the i-th (i = The phase of the parallel data output from the output port assigned the
請求項2の本発明の中心位相判定回路は、前記カウンタは、外部からの位相判定制御信号がオフの時に前記位相不一致の検出回数をカウントし、外部からの位相判定制御信号がオンの時にカウントをストップし、前記外部からの位相判定制御信号がオンの時に、前記最大判定回路が、位相不一致の発生回数が、最大値を成す前記出力ポートの組合せを判定することを特徴とする。 According to a second aspect of the present invention, the counter counts the number of detections of the phase mismatch when the external phase determination control signal is off, and counts when the external phase determination control signal is on. When the phase determination control signal from the outside is turned on, the maximum determination circuit determines the combination of the output ports in which the number of occurrences of phase mismatch is the maximum value.
請求項3の本発明の位相補正回路は、n(nは2以上の整数)位相シリアルデータ入力されるデータ信号の位相の乱れを補正する位相補正回路において、前記データ信号のn倍の周期毎に、(n+1)個の出力ポートのそれぞれから、前記データ信号の各周期のビットをシリアルパラレル変換した(n+1)個のパラレルデータであって、第1番目のパラレルデータが第(n+1)番目のパラレルデータと一周期相違する同一のデータである、前記(n+1)個のパラレルデータを出力するシリアルパラレル変換回路と、前記出力ポートの内で、前記データ信号の第i番目(i=1〜n)の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相を、それぞれ前記データ信号の第i+1番目の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相と比較することにより、前記出力ポートの組合せのそれぞれにおける位相の不一致を検出する位相比較回路と、前記位相比較回路による、前記出力ポートの組合せのそれぞれにおける位相不一致の検出回数をカウントするカウンタと、前記カウンタによりカウントされた位相不一致の発生回数が、最大値を成す前記出力ポートの組合せを判定する最大判定回路と、前記位相不一致の発生回数が最大値を成す出力ポートの組み合わせと、各出力ポートから出力されるパラレルデータの位相に基づいて、前記位相不一致の発生回数が最大値の出力ポートの組合せにおける出力ポートの位相から位相が最も大きく離れる出力ポートから出力されるパラレルデータの位相を前記中心位相と判定する回路と、前記シリアルパラレル変換された前記データ信号を、判定された前記中心位相に基づく正確な周期のシリアルデータに変換して出力する回路とを備えることを特徴とする。 According to a third aspect of the present invention, there is provided a phase correction circuit for correcting a phase disturbance of a data signal inputted with n (n is an integer of 2 or more) phase serial data, every n times the period of the data signal. In addition, from each of the (n + 1) output ports, (n + 1) parallel data obtained by serial-parallel conversion of bits in each cycle of the data signal, where the first parallel data is the (n + 1) th A serial-parallel conversion circuit that outputs the (n + 1) parallel data, which is the same data different from the parallel data by one cycle, and the i-th (i = 1 to n) of the data signal among the output ports. ), The phase of the parallel data output by the output port to which the cycle of (i) is assigned is the output port to which the i + 1th cycle of the data signal is assigned. A phase comparison circuit that detects a phase mismatch in each of the output port combinations by comparing with the phase of the parallel data to be output, and a phase mismatch detection in each of the output port combinations by the phase comparison circuit A counter for counting the number of times, a maximum determination circuit for determining a combination of the output ports in which the number of occurrences of phase mismatch counted by the counter has a maximum value, and an output port in which the number of occurrences of phase mismatch has a maximum value And the phase of the parallel data output from each output port is output from an output port whose phase is farthest from the phase of the output port in the combination of output ports with the maximum number of occurrences of phase mismatch. A circuit for determining a phase of parallel data as the center phase; Al parallel converted the data signal, characterized in that it comprises a circuit for converting the serial data accurate period based on the determined the center phase.
請求項4の本発明の位相補正回路は、前記カウンタは、外部からの位相判定制御信号がオフの時に前記位相不一致の検出回数をカウントし、外部からの位相判定制御信号がオンの時にカウントをストップし、前記外部からの位相判定制御信号がオンの時に、前記最大判定回路が、位相不一致の発生回数が、最大値を成す前記出力ポートの組合せを判定することを特徴とする。 According to a fourth aspect of the present invention, the counter counts the number of detections of the phase mismatch when the external phase determination control signal is off, and counts when the external phase determination control signal is on. When the control is stopped and the external phase determination control signal is on, the maximum determination circuit determines the combination of the output ports in which the number of occurrences of phase mismatch is the maximum value.
請求項5の本発明の中心位相判定方法は、n(nは2以上の整数)位相シリアルデータ入力されるデータ信号の中心位相を判定する中心位相判定方法において、前記データ信号のn倍の周期毎に、(n+1)個の出力ポートのそれぞれから、前記データ信号の各周期のビットをシリアルパラレル変換した(n+1)個のパラレルデータであって、第1番目のパラレルデータが第(n+1)番目のパラレルデータと一周期相違する同一のデータである、前記(n+1)個のパラレルデータを出力するシリアルパラレル変換ステップと、前記出力ポートの内で、前記データ信号の第i番目(i=1〜n)の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相を、それぞれ前記データ信号の第i+1番目の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相と比較することにより、前記出力ポートの組合せのそれぞれにおける位相の不一致を検出する位相比較ステップと、前記位相比較回路による、前記出力ポートの組合せのそれぞれにおける位相不一致の検出回数をカウントするカウントステップと、前記カウントステップによりカウントされた位相不一致の発生回数が、最大値を成す前記出力ポートの組合せを判定する最大判定ステップと、前記位相不一致の発生回数が最大値を成す出力ポートの組み合わせと、各出力ポートから出力されるパラレルデータの位相に基づいて、前記位相不一致の発生回数が最大値の出力ポートの組合せにおける出力ポートの位相から位相が最も大きく離れる出力ポートから出力されるパラレルデータの位相を前記中心位相と判定するステップを有することを特徴とする。
The center phase determination method of the present invention according to
請求項6の本発明の中心位相判定方法は、前記カウントステップにおいては、外部からの位相判定制御信号がオフの時に前記位相不一致の検出回数をカウントし、外部からの位相判定制御信号がオンの時にカウントをストップし、前記外部からの位相判定制御信号がオンの時に、前記最大判定ステップで、位相不一致の発生回数が、最大値を成す前記出力ポートの組合せを判定することを特徴とする。 According to the center phase determination method of the present invention of claim 6, in the counting step, when the phase determination control signal from the outside is turned off, the number of detections of the phase mismatch is counted and the phase determination control signal from the outside is turned on. The count is sometimes stopped, and when the external phase determination control signal is turned on, the maximum determination step determines the combination of the output ports in which the number of occurrences of phase mismatch is the maximum value.
本発明によれば、クロックに対してデータ信号にジッタ成分が発生した場合にも、データ信号を常に中心位相で検出することにより、データの誤った転送の発生を解消することができる。 According to the present invention, even when a jitter component is generated in the data signal with respect to the clock, the erroneous transfer of data can be eliminated by always detecting the data signal with the center phase.
以下、本発明の実施の形態について図面を参照して詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
図1は、本発明の第1の実施の形態による位相補正回路100の構成を示すブロック図である。
FIG. 1 is a block diagram showing a configuration of a
本実施の形態による位相補正回路100は、n位相シリアルデータ入力を受け付けて、その受け付けたデータ信号の中心位相を判定する。そして、データ信号に波形の乱れが生じている場合には、判定された中心位相に基づいてこれを適正に補正し、補正されたデータ信号を出力する。ここで、“n”は、2以上の整数の定数であり、特にその値を限定する必要はない。
The
図1を参照すると、本実施の形態の位相補正回路100は、シリアルパラレル変換回路10、分周回路20、位相比較回路30、カウンタ回路40、最大判定回路50、セレクタ回路60を備えている。また、n位相シリアルデータのデータ信号の入力端子(IN_Data)と、データ信号のクロックの入力端子(IN_CLK)と、中心位相の判定の指示を受け付けるための位相判定検出時間制御端子(IN_LD)を備えて、このそれぞれの端子を介して外部からのデータやクロックや指示を受け付ける。
Referring to FIG. 1, the
1:(n+1)シリアルパラレル(S/P)変換回路10は、n位相シリアルデータ入力(IN_Data)を、シリアルパラレル変換する。ここでは、“n+1”本の出力ポートのそれぞれから、データ信号のn倍の周期により、データ信号の各周期のビットをシリアルパラレル変換したパラレルデータを出力する。
1: (n + 1) serial-parallel (S / P)
ここでは、パラレルデータの周期がデータ信号の周期のn倍であり、出力ポートの数が“n+1”本であって、つまり図3の例に示されるように、データ信号の最先の周期のビットを出力する出力ポートと、最終の周期のビットを出力する出力ポートとにおいては、出力するパラレルデータは一周期(データ信号の周期のn倍)違うのみで同一である。 Here, the cycle of the parallel data is n times the cycle of the data signal and the number of output ports is “n + 1”, that is, as shown in the example of FIG. The output port that outputs the bit and the output port that outputs the bit of the final cycle are the same except that the output parallel data is different by one cycle (n times the cycle of the data signal).
1/n分周回路20は、クロック入力(IN_CLK)を基に、その1/nの周波数による、元のデータ信号の周期に対応させたn種類のクロックを生成して出力する。
Based on the clock input (IN_CLK), the 1 / n
位相比較回路30は、n個の比較器31を備えて、シリアルパラレル変換回路10により変換された、n+1種類の各パラレルデータの位相を、基のデータ信号の位相が隣り合うもの毎のn組にまとめてそれぞれを比較し、それぞれの組における位相の不一致を検出する。
The
カウンタ回路40は、n個のカウンタを備えて、n組みのパラレルデータの組み合わせのそれぞれに対応して、位相比較回路30により検出された不一致の数をカウントする。
The
最大判定回路50は、カウンタ回路40によりカウントされた不一致の数の中で、最も多くの不一致がカウントされたものを判定する。
The
n to 1セレクタ回路60は、最大判定回路50の判定結果を基に中心位相を判定する。このセレクタ回路60による中心位相の判定方法は、例えば、位相不一致の発生回数が最大値を成す出力ポートの組み合わせと、出力されるパラレルデータの位相を前記中心位相と判定する出力ポートとの対応関係を、予め設定しておき、この対応関係に基づいて判定する等の方法が可能である。この場合の対応関係の設定では、位相不一致の発生回数が最大値を成す出力ポートの組み合わせにおける各出力ポートの位相から、位相が最も大きく離れる出力ポートを、その位相を前記中心位相と判定する出力ポートとして予め設定しておく等の方法が可能である。
The n to 1
そして、n to 1セレクタ回路60は、前記シリアルパラレル変換された前記データ信号を、この判定された前記中心位相に基づく正確な周期のシリアルデータに変換して、出力端子(OUT_Da)から出力する。
Then, the n to 1
また、セレクタ回路60は、上述された中心位相の判定処理を、位相判定検出時間制御端子(IN_LD)からの指示に応じて実行する。
The
図2は、本発明の位相補正回路の3位相中心位相を判定する実施例の構成を示すブロック図であり、図3は、本実施例による位相補正回路の動作を説明するためのタイミングチャートである。また、動作は、全てクロック入力の立ち上がりを基準とする。 FIG. 2 is a block diagram showing the configuration of an embodiment for determining the three-phase center phase of the phase correction circuit of the present invention. FIG. 3 is a timing chart for explaining the operation of the phase correction circuit according to this embodiment. is there. All operations are based on the rising edge of the clock input.
図2、図3を参照すると、本実施例においては、3位相による中心位相の判定を行うために、1:4シリアルパラレル変換回路10a、1/3分周回路20a、A〜Cの3個の比較器31a(xor A、xor B、xor C)を備える位相比較回路30a、A〜Cの3個のカウンタ41a(cnt A、cnt B、cnt C)を備えるカウンタ回路40a、最大判定回路50a、3:1セレクタ回路60aを備えている。
2 and 3, in this embodiment, in order to determine the center phase by three phases, three of 1: 4 serial /
また、1:4シリアルパラレル変換回路10aは、パラレル出力を実行するA〜Dの4個の出力ポート12(sp A、sp B、sp C、sp D)と、各出力ポートへのデータの転送を中継するA〜Dの4個のレジスタ11(Reg A、Reg B、Reg C、Reg D)を備えている。
The 1: 4 serial /
まず、3位相シリアルデータ入力(IN_Data)を、1/3分周回路20aの出力クロック(OCLK)を基準に、1:4シリアルパラレル変換回路10aが4位相のパラレルデータを出力し、その出力された4位相のパラレルデータを、位相比較回路30aが位相の隣り合うもの毎に位相比較を行う。
First, the 3-phase serial data input (IN_Data) is output on the basis of the output clock (OCLK) of the 1/3 frequency dividing circuit 20a, and the 1: 4 serial /
ここで、位相判定検出時間制御端子(IN_LD)が“Lo”の場合には、各位相比較器31aにおいて不一致が検出された回数を、対応する各カウンタ回路41aがそれぞれにカウントする。
Here, when the phase determination detection time control terminal (IN_LD) is “Lo”, each of the
そして、位相判定検出時間制御端子(IN_LD)が“Hi”となり、中心位相の判定を指示された場合には、各カウンタ41aをストップし、最大判定回路50a(DEC)が、この各カウンタ41aの内で最大の値を成すものを判定する。そして、この最大判定回路50aの判定に基づいて、3:1セレクタ回路60a(SEL)は、中心位相を判定する。
When the phase determination detection time control terminal (IN_LD) becomes “Hi” and the determination of the center phase is instructed, each
図3の例においては、cnt Aのカウンタ41aが最も多い“10000”回の位相の不一致を検出している。ここで、cnt Aのカウンタ41aは、sp Aとsp Bの各出力ポート31aから出力されるパラレルデータの不一致の回数を数えたのであり、このため、このsp Aとsp Bの位相から最も離れるsp Cの出力ポート31aから出力されるパラレルデータの位相を、中心位相として判定するのである。
In the example of FIG. 3, the
この判定処理は、例えば、cnt Aのカウンタ41aが最大の場合に、(そのsp Aとsp Bから最も離れる)sp Cの位相を中心位相として判定する旨を、予め設定しておくことにより、3:1セレクタ回路60aは、その設定を参照して中心位相を判定することができる。またこの場合には、同様にして、cnt Bが最大の場合にはsp Aの位相を中心位相として判定し、cnt Cが最大の場合にはsp Bの位相を中心位相として判定する旨を設定しておく。
This determination processing is performed by setting in advance, for example, that the phase of sp C (which is farthest from sp A and sp B) is determined as the center phase when the
以上説明したように本実施の形態によれば、クロックに対してデータ信号にジッタ成分が発生した場合にも、データ信号を常に中心位相で検出することにより、データの誤った転送の発生を解消することができる。 As described above, according to the present embodiment, even when a jitter component occurs in the data signal with respect to the clock, the data signal is always detected at the center phase, thereby eliminating erroneous data transfer. can do.
また、図1に示される本発明の第1の実施の形態においては、入力されたデータ信号の中心位相を判定して、判定された中心位相に基づいて位相の乱れを補正した適正なデータ信号を出力する位相補正回路100を示しているが、同様にして本発明の回路を、判定された中心位相の出力を行う中心位相判定回路とする実施の形態も可能である。 Further, in the first embodiment of the present invention shown in FIG. 1, an appropriate data signal obtained by determining the center phase of the input data signal and correcting the phase disturbance based on the determined center phase. In the same manner, an embodiment in which the circuit of the present invention is a center phase determination circuit that outputs the determined center phase is also possible.
中心位相判定回路とする実施の形態においては、図1のセレクタ回路60の代わりに、最大判定回路50の判定に基づいて中心位相を(図1のセレクタ回路60と同様に)判定して、出力する回路を備える。そして、本実施の形態の中心位相判定回路から出力される中心位相は、他のデータ信号の補正を行う回路や、データ信号の読み取りを行う回路等に対して入力し、これらの回路における処理に用いることができる。
In the embodiment using the center phase determination circuit, instead of the
また、図2の実施例においては、3位相による中心位相の判定を行うものであったが、同様の構成により、任意のn(n≧2)によるn位相の中心位相を判定する回路を作成することができる。例えば、4位相を使用した場合に、同様にして、4位相の中心位相判定回路や4位相の位相補正回路を作成することができる。 In the embodiment of FIG. 2, the center phase is determined based on the three phases, but a circuit for determining the center phase of the n phases based on an arbitrary n (n ≧ 2) is created with the same configuration. can do. For example, when four phases are used, a four-phase center phase determination circuit and a four-phase correction circuit can be created in the same manner.
以上好ましい実施の形態及び実施例をあげて本発明を説明したが、本発明は必ずしも上記実施の形態及び実施例に限定されるものではなく、その技術的思想の範囲内において様々に変形して実施することができる。 Although the present invention has been described with reference to the preferred embodiments and examples, the present invention is not necessarily limited to the above-described embodiments and examples, and various modifications can be made within the scope of the technical idea. Can be implemented.
100 位相補正回路
10 シリアルパラレル変換回路
20 分周回路
30 位相比較回路
31 比較器
40 カウンタ回路
41 カウンタ
50 最大判定回路
60 セレクタ回路
10a 1:4シリアルパラレル変換回路
20a 1/3分周回路
30a 位相比較回路
31a 比較器
40a カウンタ回路
41a カウンタ
50a 最大判定回路
60a 3:1セレクタ回路
70 内部論理処理回路
81、82 フリップフロップ
83 1/3分周回路
DESCRIPTION OF
Claims (6)
前記データ信号のn倍の周期毎に、(n+1)個の出力ポートのそれぞれから、前記データ信号の各周期のビットをシリアルパラレル変換した(n+1)個のパラレルデータであって、第1番目のパラレルデータが第(n+1)番目のパラレルデータと一周期相違する同一のデータである、前記(n+1)個のパラレルデータを出力するシリアルパラレル変換回路と、
前記出力ポートの内で、前記データ信号の第i番目(i=1〜n)の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相を、それぞれ前記データ信号の第i+1番目の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相と比較することにより、前記出力ポートの組合せのそれぞれにおける位相の不一致を検出する位相比較回路と、
前記位相比較回路による、前記出力ポートの組合せのそれぞれにおける位相不一致の検出回数をカウントするカウンタと、
前記カウンタによりカウントされた位相不一致の発生回数が、最大値を成す前記出力ポートの組合せを判定する最大判定回路と、
前記位相不一致の発生回数が最大値を成す出力ポートの組み合わせと、各出力ポートから出力されるパラレルデータの位相に基づいて、前記位相不一致の発生回数が最大値の出力ポートの組合せにおける出力ポートの位相から位相が最も大きく離れる出力ポートから出力されるパラレルデータの位相を前記中心位相と判定する回路を備えることを特徴とする中心位相判定回路。 n (n is an integer greater than or equal to 2) phase serial data In a center phase determination circuit that determines the center phase of a data signal input,
(N + 1) parallel data obtained by serial-parallel conversion of bits of each cycle of the data signal from each of (n + 1) output ports every n times the data signal. A serial-parallel conversion circuit for outputting the (n + 1) parallel data, wherein the parallel data is the same data different from the (n + 1) -th parallel data by one cycle;
Among the output ports, the phase of the parallel data output by the output port to which the i-th (i = 1 to n) period of the data signal is assigned is represented by the i + 1-th period of the data signal, respectively. A phase comparison circuit that detects a phase mismatch in each of the combinations of the output ports by comparing with the phase of the parallel data output by the assigned output port;
A counter that counts the number of phase mismatch detections in each of the output port combinations by the phase comparison circuit;
A maximum determination circuit for determining a combination of the output ports in which the number of occurrences of phase mismatch counted by the counter has a maximum value;
Based on the combination of output ports with the maximum number of occurrences of phase mismatch and the phase of parallel data output from each output port, the output ports in the combination of output ports with the maximum number of occurrences of phase mismatch A center phase determination circuit, comprising: a circuit that determines the phase of parallel data output from an output port whose phase is farthest from the phase as the center phase.
前記外部からの位相判定制御信号がオンの時に、前記最大判定回路が、位相不一致の発生回数が、最大値を成す前記出力ポートの組合せを判定することを特徴とする請求項1に記載の中心位相判定回路。 The counter counts the number of detections of the phase mismatch when the external phase determination control signal is off, and stops counting when the external phase determination control signal is on,
2. The center according to claim 1, wherein, when the external phase determination control signal is on, the maximum determination circuit determines the combination of the output ports in which the number of occurrences of phase mismatch is the maximum value. Phase determination circuit.
前記データ信号のn倍の周期毎に、(n+1)個の出力ポートのそれぞれから、前記データ信号の各周期のビットをシリアルパラレル変換した(n+1)個のパラレルデータであって、第1番目のパラレルデータが第(n+1)番目のパラレルデータと一周期相違する同一のデータである、前記(n+1)個のパラレルデータを出力するシリアルパラレル変換回路と、
前記出力ポートの内で、前記データ信号の第i番目(i=1〜n)の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相を、それぞれ前記データ信号の第i+1番目の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相と比較することにより、前記出力ポートの組合せのそれぞれにおける位相の不一致を検出する位相比較回路と、
前記位相比較回路による、前記出力ポートの組合せのそれぞれにおける位相不一致の検出回数をカウントするカウンタと、
前記カウンタによりカウントされた位相不一致の発生回数が、最大値を成す前記出力ポートの組合せを判定する最大判定回路と、
前記位相不一致の発生回数が最大値を成す出力ポートの組み合わせと、各出力ポートから出力されるパラレルデータの位相に基づいて、前記位相不一致の発生回数が最大値の出力ポートの組合せにおける出力ポートの位相から位相が最も大きく離れる出力ポートから出力されるパラレルデータの位相を前記中心位相と判定する回路と、
前記シリアルパラレル変換された前記データ信号を、判定された前記中心位相に基づく正確な周期のシリアルデータに変換して出力する回路
とを備えることを特徴とする位相補正回路。 n (n is an integer of 2 or more) phase serial data In a phase correction circuit that corrects the phase disturbance of a data signal input,
(N + 1) parallel data obtained by serial-parallel conversion of bits of each cycle of the data signal from each of (n + 1) output ports every n times the data signal. A serial-parallel conversion circuit for outputting the (n + 1) parallel data, wherein the parallel data is the same data different from the (n + 1) -th parallel data by one cycle;
Among the output ports, the phase of the parallel data output by the output port to which the i-th (i = 1 to n) period of the data signal is assigned is represented by the i + 1-th period of the data signal, respectively. A phase comparison circuit that detects a phase mismatch in each of the combinations of the output ports by comparing with the phase of the parallel data output by the assigned output port;
A counter that counts the number of phase mismatch detections in each of the output port combinations by the phase comparison circuit;
A maximum determination circuit for determining a combination of the output ports in which the number of occurrences of phase mismatch counted by the counter has a maximum value;
Based on the combination of output ports with the maximum number of occurrences of phase mismatch and the phase of parallel data output from each output port, the output ports in the combination of output ports with the maximum number of occurrences of phase mismatch A circuit that determines the phase of parallel data output from an output port whose phase is most distant from the phase as the center phase;
A phase correction circuit comprising: a circuit for converting the serial-parallel converted data signal into serial data having an accurate period based on the determined center phase and outputting the serial data.
前記外部からの位相判定制御信号がオンの時に、前記最大判定回路が、位相不一致の発生回数が、最大値を成す前記出力ポートの組合せを判定することを特徴とする請求項3に記載の位相補正回路。 The counter counts the number of detections of the phase mismatch when the external phase determination control signal is off, and stops counting when the external phase determination control signal is on,
4. The phase according to claim 3, wherein, when the external phase determination control signal is on, the maximum determination circuit determines the combination of the output ports in which the number of occurrences of phase mismatch is the maximum value. 5. Correction circuit.
前記データ信号のn倍の周期毎に、(n+1)個の出力ポートのそれぞれから、前記データ信号の各周期のビットをシリアルパラレル変換した(n+1)個のパラレルデータであって、第1番目のパラレルデータが第(n+1)番目のパラレルデータと一周期相違する同一のデータである、前記(n+1)個のパラレルデータを出力するシリアルパラレル変換ステップと、
前記出力ポートの内で、前記データ信号の第i番目(i=1〜n)の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相を、それぞれ前記データ信号の第i+1番目の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相と比較することにより、前記出力ポートの組合せのそれぞれにおける位相の不一致を検出する位相比較ステップと、
前記位相比較回路による、前記出力ポートの組合せのそれぞれにおける位相不一致の検出回数をカウントするカウントステップと、
前記カウントステップによりカウントされた位相不一致の発生回数が、最大値を成す前記出力ポートの組合せを判定する最大判定ステップと、
前記位相不一致の発生回数が最大値を成す出力ポートの組み合わせと、各出力ポートから出力されるパラレルデータの位相に基づいて、前記位相不一致の発生回数が最大値の出力ポートの組合せにおける出力ポートの位相から位相が最も大きく離れる出力ポートから出力されるパラレルデータの位相を前記中心位相と判定するステップを有することを特徴とする中心位相判定方法。 n (n is an integer greater than or equal to 2) phase serial data In the center phase determination method for determining the center phase of the input data signal,
(N + 1) parallel data obtained by serial-parallel conversion of bits of each cycle of the data signal from each of (n + 1) output ports every n times the data signal. A serial-parallel conversion step of outputting the (n + 1) parallel data, wherein the parallel data is the same data different from the (n + 1) -th parallel data by one cycle;
Among the output ports, the phase of the parallel data output by the output port to which the i-th (i = 1 to n) period of the data signal is assigned is represented by the i + 1-th period of the data signal, respectively. A phase comparison step of detecting a phase mismatch in each of the combinations of the output ports by comparing with the phase of the parallel data output by the assigned output port;
A counting step for counting the number of phase mismatch detections in each of the output port combinations by the phase comparison circuit;
A maximum determination step of determining a combination of the output ports in which the number of occurrences of phase mismatch counted by the counting step forms a maximum value;
Based on the combination of output ports with the maximum number of occurrences of phase mismatch and the phase of parallel data output from each output port, the output ports in the combination of output ports with the maximum number of occurrences of phase mismatch A center phase determination method comprising a step of determining the phase of parallel data output from an output port whose phase is most distant from the phase as the center phase.
前記外部からの位相判定制御信号がオンの時に、前記最大判定ステップで、位相不一致の発生回数が、最大値を成す前記出力ポートの組合せを判定することを特徴とする請求項5に記載の中心位相判定方法。 In the counting step, when the external phase determination control signal is off, the number of detection times of the phase mismatch is counted, and when the external phase determination control signal is on, the count is stopped,
6. The center according to claim 5, wherein when the external phase determination control signal is turned on, the maximum determination step determines the combination of the output ports in which the number of occurrences of phase mismatch is the maximum value. Phase determination method.
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