JP3730963B2 - Semiconductor integrated circuit - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は,異なる電源電圧によって動作するデジタル回路のインタフェースをとるための出力回路を用いた半導体集積回路に関する。
【0002】
【従来の技術】
MOSトランジスタの微細化が進むにつれて許容されるゲート酸化膜耐圧は下がってきており,0.35μm程度の微細プロセスでは3.3V程度の電源電圧で動作し,さらに最先端の0.18μm程度の微細プロセスでは1.8V程度の電源電圧が用いられる。従来,この0.18μmの微細プロセスでは3.3V動作の回路とインタフェースをするために1.8V程度の電源電圧が許容されるトランジスタと3.3V程度の電源電圧が許容されるトランジスタの両方を形成して1.8Vから3.3Vへの信号レベル変換を行い,それを用いて出力回路を構成していた。
【0003】
(第1の従来技術)
図13は第1の従来技術として,特開平6−216752号公報に開示されたレベル変換回路の構成を示す回路図である。このレベル変換回路はゲート酸化膜耐圧が高電圧(5V)よりも低いMOSトランジスタだけを用いて低電圧電源系から高電圧電源系へのレベル変換を行うものである。同図に示すように,このレベル変換回路はMOSトランジスタ300〜313からなるレベル変換部と,MOSトランジスタ314〜317からなる出力部とで構成されている。レベル変換部は低電圧(VCC:3V)電源系の信号INを入力してノードN21,N22にレベル変換用信号を出力する。出力部は前記レベル変換部からの制御信号を受けて高電圧(VDD:5V)電源系の信号として0V〜5Vの振幅を有する出力信号OUT1と,中間電位〜5Vの振幅を有する出力信号OUT2と,0V〜中間電位の振幅を有する出力信号OUT3とを出力するようになっている。
【0004】
出力イネーブル信号OE,およびその反転信号OEBには,各々Hレベル,Lレベルが入力されている場合について説明する。入力信号INがLレベルになるとPMOS306,307がオンし,NMOS305,312がオフする。その結果,ノードN23,N24はHレベルになり,NMOS304がオンし,NMOS302のソース電位が下がり,NMOS302,PMOS301の電流経路が形成される。ノードN25はプルダウンされ,PMOS308がオンする。PMOS308がオンするとノードN21がHレベルになるとともに,PMOS309はオンしNMOS310のドレイン電位を高電位VDDまでプルアップする。また,ノードN24がHレベルになると,NMOS311は出力イネーブル信号EBがHレベルであるから,オンしており,ノードN22はHレベルになり,出力信号OUT3は0Vになる。ノードN21がHレベルになるとPMOS314はオフして出力信号OUT2は中間電位となる。出力信号OUT1は,出力信号OUT3が0VなのでNMOS316がオンして,0Vになる。
【0005】
一方,入力信号INがHレベルになると,NMOS305,312がオンし,PMOS306,307がオフして,ノードN22,N23の電位はプルダウンされ,NMOS317がオフする。ノードN24はNMOS311がオンなのでプルダウンされ,PMOS309,NMOS310の電流経路が形成される。そうしてノードN21がプルダウンされるとPMOS314がオンするとともに,PMOS300がオンしてノードN25がプルアップされる。そうして出力信号OUT1には5V,出力信号OUT2には5V,出力信号OUT3には中間電位が出力される。
【0006】
(第2の従来技術)
図14は第2の従来技術として,特許第3258229号公報に開示されたレベル変換回路の構成を示す回路図である。このレベル変換回路もゲート酸化膜耐圧が高電圧(5V)よりも低いMOSトランジスタだけを用いて低電圧電源系から高電圧電源系へのレベル変換を行うものである。同図に示すように,高電圧が印加される高電圧電源(VDD:5V)と出力ノードN1の間に直列接続されたPMOS11,12,ならびに出力ノードN1とグランドの間に直列接続されたNMOS13,14を有し,プルアップ用として機能するPMOS11のゲートはノードN4に接続され,プルダウン用として機能するNMOS14のゲートに前記高電圧よりも低い低電圧(VCC:3V)とグランドとの間の振幅を有する入力信号INが印加され,PMOS12,およびNMOS13の各ゲートに低電圧が共通して印加されるCMOS回路10と,前記高電圧電源VDDと出力ノードN3の間に接続されゲートがノードN4に接続されたPMOS31,および出力ノードN3と低電源電圧VCCとの間に接続され,CMOS回路10の出力ノードN1にゲートが接続されるPMOS32を有する中間回路30と,前記高電圧電源VDDと出力ノードN4の間に接続されゲートがノードN3に接続されたPMOS41,および出力ノードN4と低電源電圧VCCとの間に接続され,出力信号OUT1がゲートに印加されるPMOS42を有する中間回路40と,前記高電圧電源VDDと出力ノードN2の間に直列接続されたPMOS21,22,ならびに出力ノードN2とグランドの間に直列接続されたNMOS23,24を有し,プルアップ用として機能するPMOS21のゲートはノードN3に接続され,プルダウン用として機能するNMOS24のゲートに前記入力信号INの反転信号が印加され,PMOS22,およびNMOS23の各ゲートに低電圧VCCが共通して印加されるCMOS回路20とを備えた回路である。
【0007】
この回路の動作を以下に説明する。入力信号INが低電圧レベル(VCCレベル)である場合は,NMOS14がオンし,これによって,PMOS32がオンする結果,PMOS41,21もオンする。一方,入力信号の反転信号によりNMOS24がオフし,これによってPMOS42もオフする。したがって,高電圧レベル(VDDレベル)の出力信号がOUT1に出力される。この状態では,PMOS11,31,42とNMOS24がオフ状態なので直流電流パスは存在しない。一方,入力信号INが低電圧レベル(VCC)からグランドレベル(0Vレベル)へ変化した場合は,NMOS24がオンし,これによってPMOS42がオンする結果,PMOS11,31もオンする。そして入力信号の反転信号によりNMOS14がオフし,これによってPMOS32もオフする。したがって,グランドレベル(0Vレベル)の出力信号がOUT1に出力される。この状態では,PMOS21,41,32とNMOS14がオフ状態なので直流電流パスは存在しない。
【0008】
図15は,上記レベル変換回路を用いた3ステート出力回路の構成を示す回路図である。低電圧電源系の論理回路は,データ端子51,およびイネーブル端子52を有し,NANDゲート53,インバータ54,55,およびNORゲート56で構成されている。さらに,前記レベル変換回路の出力側にはプリバッファ回路60を介してメインバッファ回路70が接続されている。プリバッファ回路60はPMOS61,62にて構成され,高電圧(VDD)と低電圧(VCC)の間の振幅の信号をPMOS71に供給し,メインバッファ回路70は,PMOS71,72,およびNMOS73,74で構成され,その出力に接続された出力パッド80から集積回路の外部へ出力信号OUTを出力するようになっている。
【0009】
イネーブル端子52にグランドレベル(0V)が入力されると,PMOS71のゲートには高電圧レベル(VDD)が印加され,また,NMOS74のゲートにはグランドレベル(0V)が印加され,出力信号OUTはハイインピーダンス状態になる。
【0010】
一方,イネーブル端子52に低電圧レベル(VCC)が印加され,かつデータ端子51に低電圧レベル(VCC)が印加されると,PMOS71のゲートには低電圧レベル(VCC)が印加され,NMOS74のゲートにはグランドレベル(0V)が印加され,出力信号OUTは高電圧レベル(VDD)となる。
【0011】
また,イネーブル端子52に低電圧レベル(VCC)が印加され,かつデータ端子51にグランドレベル(0V)が印加されると,PMOS71のゲートには高電圧レベル(VDD)が印加され,NMOS74のゲートには低電圧レベル(VCC)が印加され,出力信号OUTはグランドレベル(0V)となる。したがって,3ステートバッファ回路として機能する。
【0012】
【特許文献1】
特開平6−216752号公報
【特許文献2】
特許第3258229号公報
【0013】
【発明が解決しようとする課題】
しかしながら,上記従来の出力回路では次のような問題点があった。
つまり,低電圧電源で動作するトランジスタと高電圧電源の電圧レベルよりも高いゲート酸化膜耐圧を有するトランジスタを,共に形成する必要があった。このため,ゲート酸化膜を厚くして,ゲート長を長くして高電圧に耐えるMOSトランジスタを,出力回路に用いるために集積回路のチップ上に部分的に形成することになり,製造プロセスが複雑になるという問題点があった。
【0014】
また,第1の従来技術(図13)ではゲート酸化膜耐圧が高電圧電源レベルよりも低いトランジスタだけで出力回路を構成できる。しかし,PMOS314のゲート酸化膜耐圧を高電圧電源レベル(VDD)よりも低く抑えるためにPMOS309がオフしていく効果を利用してPMOS314のゲート電圧(ノードN21)の振幅を制限している。つまり,PMOS309のゲート電圧には電位VBが加えられているため,ノードN21の論理はLレベルであるが,電位は(VB+Vth)までしか下がらない。ただし,VthはPMOSのしきい値電圧の絶対値である。このPMOS309がオフしていきノードN21の電位が(VB+Vth)へ自然と安定する現象を用いているため高速な動作ができないという問題点がある。
【0015】
また,PMOS314のゲート電圧(ノードN21の電位)はVDD−(VB+Vth)となり,(VB+Vth)が3Vよりも高いとするとゲート電圧は低い値となる。したがって,出力部の負荷駆動能力が低下するという問題点もあった。また,出力信号OUT1が0Vから5Vに立ち上がる場合,つまり,NMOS317がオフし,PMOS314がオンしたとき,PMOS315のソース電位は急峻にプルアップされるため,PMOS315のゲート−ソース間電圧VgsはPMOS314に流れる電流に等しくなるような電圧になり,PMOS315のソース−ドレイン間には,VCC+Vgsの電圧がかかる。同様に,出力信号OUT1が5Vから0Vに立ち下がる場合,つまり,PMOS314がオフし,NMOS317がオンしたとき,NMOS316のソース電位は急峻にプルダウンされるため,NMOS316のゲート−ソース間電圧VgsはNMOS317に流れる電流に等しくなるような電圧になり,NMOS316のソース−ドレイン間には,VCC+Vgsの電圧がかかる。したがって,低電圧電源系において推奨される電圧を超える電圧が過渡的にソース−ドレイン間に印加されるので,ホットキャリアによるデバイス性能劣化につながり,信頼性に劣るという問題もあった。
【0016】
また,第2の従来技術(図14,15)でもゲート酸化膜耐圧が高電圧電源レベルよりも低いトランジスタだけで出力回路を構成できる。しかしながら,以下のような問題点がある。
【0017】
イネーブル端子52に低電圧レベル(VCC)が印加され,データ端子51が低電圧レベル(VCC)からグランドレベル(0V)になると,PMOS71のゲート電圧は低電圧レベル(VCC)から高電圧レベル(VDD)になり,NMOS74のゲート電圧はグランドレベル(0V)から低電圧レベル(VCC)になり,出力信号OUTは高電圧レベル(VDD)からグランドレベル(0V)になる。このとき,出力パッド80につながる負荷を駆動するため,NMOS73のソース−ドレイン間電圧は,NMOS74に流れる電流と等しい電流がNMOS73に流れるようなゲート−ソース電圧をVgsとして,(VDD−VCC+Vgs)となり,ソース−ドレイン間電圧は過渡的にVCC以上になることがある。同様にPMOS72のゲート−ソース間電圧は,PMOS71に流れる電流と等しい電流がPMOS72に流れるようなゲート−ソース電圧をVgsとして,(VCC+Vgs)程度となり,ソース−ドレイン間電圧は過渡的にVCC以上になる。したがって,低電圧電源系において推奨される電圧を超える電圧が過渡的にソース−ドレイン間に印加されるので,ホットキャリアによるデバイス性能劣化につながり,信頼性に劣るという問題があった。
【0018】
また,出力ノードN3が立ち下がることにより,PMOS21のオン電流でPMOS22を経由して出力ノードN2をプルアップするので,2つのPMOS61,62を高電圧電源VDDと低電圧電源VCCの間に直列に接続して高電圧電源VDDにソースが接続されるPMOS61のゲートを出力ノードN3に,低電圧電源VCCにドレインが接続されるPMOS62のゲートを出力ノードN2に接続して後続の出力段を駆動するバッファ回路を構成した場合,PMOS62がまだオン状態のときにPMOS61がオン状態に入るので貫通電流が高電圧電源VDDから低電圧電源VCCに流れ,無駄な消費電力が増加するという問題点があった。半導体集積回路の出力段を駆動する場合,出力段の各トランジスタは通常,数100μmのゲート幅を有しており,これを駆動するバッファ回路の各トランジスタのゲート幅を小さくして貫通電流を小さくすると高速性が損なわれるという問題点もあった。
【0019】
本発明は,従来の半導体集積回路が有する上記問題点に鑑みてなされたものであり,本発明の目的は,高速に動作し,加えて負荷駆動能力の低下も抑えることの可能な,新規かつ改良された半導体集積回路を提供することである。
【0020】
【課題を解決するための手段】
上記課題を解決するため,本発明の第1の観点によれば,半導体集積回路であって,第1の制御回路部(50)と,レベル変換回路(11a)と,第1のバッファ回路(20),第2のバッファ回路(40),過電圧保護回路(70)とを備えたことを特徴とする半導体集積回路が提供される。
【0021】
第1の制御回路部(50)は,低電圧が印加される低電圧電源とグランド電圧との間の振幅を有する入力信号が印加され,低電圧電源により動作し,入力信号によって生成される第1の制御信号とその反転信号から成る第1の制御信号対と,第1の制御信号から生成される第2の制御信号とを出力する。
【0022】
レベル変換回路(11a)は,第1の制御信号対が印加され,低電圧よりも高い高電圧と低電圧との間の振幅を有する第1の信号を出力する。
【0023】
第1のバッファ回路(20)は,第1の信号がゲートに印加され,高電圧電源と第1の出力ノードとの間に接続された第1のPチャネル型MOSトランジスタ(21)と,第1の信号がゲートに印加され,第1の出力ノードと低電圧電源との間に接続された第1のNチャネル型MOSトランジスタ(22)とを備え,第1の出力ノードに高電圧と低電圧との間の振幅を有する第2の信号を出力する。
【0024】
第2のバッファ回路(40)は,第2の制御信号がゲートに印加され,低電圧電源と第2の出力ノードとの間に接続された第2のPチャネル型MOSトランジスタ(41)と,第2の制御信号がゲートに印加され,第2の出力ノードとグランドとの間に接続された第2のNチャネル型MOSトランジスタ(42)とを備え,第2の出力ノードに低電圧とグランド電圧との間の振幅を有する第3の信号を出力する。
【0025】
過電圧保護回路(70)は,第2の信号がソースに印加され,第3の出力ノードにドレインが接続された第3のPチャネル型MOSトランジスタ(71)と,第3の信号がソースに印加され,第3の出力ノードにドレインが接続された第3のNチャネル型MOSトランジスタ(72)とを備え,第3のPチャネル型MOSトランジスタ,および第3のNチャネル型MOSトランジスタの各ゲートに低電圧が共通に印加され第3の出力ノードより高電圧とグランド電圧の振幅を有する信号を外部に出力する。
【0026】
かかる構成によれば,上記各トランジスタのゲート酸化膜には静的に低電圧レベルを超える電位が加わらないため,許容ゲート酸化膜耐圧が高電圧電源レベルよりも低いMOSトランジスタのみで構成できる。さらに,従来技術(図13,および図15)の出力段の構成に対して,第1のバッファ回路(20)の第1のNチャネル型MOSトランジスタ(22),および第2のバッファ回路(40)の第2のPチャネル型MOSトランジスタ(41)を付加したので,より高速に動作することが可能になり,さらに,出力信号OUTの変化時にかかる過電圧保護回路(70)の第3のPチャネル型MOSトランジスタ(71),および第3のNチャネル型MOSトランジスタ(72)のソース−ドレイン間電圧を小さくできる。
【0027】
また,レベル変換回路(11a)の出力側に接続され,高電圧が印加される高電圧電源と低電圧電源の間で動作する,高電圧と低電圧との間の振幅を有する第1の信号を第1のバッファ回路(20)に出力する前置バッファ回路(30)を含むように構成することも可能である。この前置バッファ回路(30)は,第1のバッファ回路(20)に第1の信号が入力されるタイミングを調整することができる。
【0028】
かかる構成によれば,前置バッファ回路(30)をCMOSインバータで構成したため,ゲート電圧の振幅の制限にソースフォロアトランジスタのオフする効果を利用した前述の第1の従来技術(図13)よりも高速に動作し,加えて負荷駆動能力の低下も抑えられる(図1,図2)。前置バッファ回路(30)を第1のバッファ回路(20)の前段に挿入した構成としたため,第2のバッファ回路(40)のオン・オフのタイミングに対して第1のバッファ回路(20)のオフ・オンのタイミングを設定できるので過電圧保護回路(70)を介して高電圧電源からグランドにパスをもつ貫通電流を小さくできる。
【0029】
上記課題を解決するため,本発明の第2の観点によれば,半導体集積回路であって,第1の制御回路部(50)と,第1のレベル変換回路(11)と,第2のレベル変換回路(12)と,第1のバッファ回路(20)と,第2のバッファ回路(40)と,過電圧保護回路(70)とを備えたことを特徴とする半導体集積回路が提供される。
【0030】
第1の制御回路部(50)は,低電圧が印加される低電圧電源とグランド電圧との間の振幅を有するデータ入力信号,およびイネーブル信号が印加され,低電圧電源により動作し,データ信号,およびイネーブル信号によって生成される第1の制御信号とその反転信号から成る第1の制御信号対と,データ信号,およびイネーブル信号によって生成される第2の制御信号とその反転信号から成る第2の制御信号対と,第1の制御信号から生成される第3の制御信号と,第2の制御信号から生成される第4の制御信号とを出力する。
【0031】
第1のレベル変換回路(11)は,第1の制御信号対が印加され,低電圧よりも高い高電圧と低電圧との間の振幅を有する第1の信号を出力する。
【0032】
第2のレベル変換回路(12)は,第2の制御信号対が印加され,低電圧よりも高い高電圧と低電圧との間の振幅を有する第2の信号を出力する。
【0033】
第1のバッファ回路(20)は,第1の信号がゲートに印加され,高電圧電源と第1の出力ノードとの間に接続された第1のPチャネル型MOSトランジスタ(21)と,第2の信号がゲートに印加され,第1の出力ノードと低電圧電源との間に接続された第1のNチャネル型MOSトランジスタ(22)とを備え,第1の出力ノードに高電圧と低電圧との間の振幅を有する第3の信号を出力する。
【0034】
第2のバッファ回路(40)は,第3の制御信号がゲートに印加され,低電圧電源と第2の出力ノードとの間に接続された第2のPチャネル型MOSトランジスタ(41)と,第4の制御信号がゲートに印加され,第2の出力ノードとグランドとの間に接続された第2のNチャネル型MOSトランジスタ(42)とを備え,第2の出力ノードに低電圧とグランド電圧との間の振幅を有する第4の信号を出力する。
【0035】
過電圧保護回路(70)は,第3の信号がソースに印加され,第3の出力ノードにドレインが接続された第3のPチャネル型MOSトランジスタ(71)と,第4の信号がソースに印加され,第3の出力ノードにドレインが接続された第3のNチャネル型MOSトランジスタ(72)とを備え,第3のPチャネル型MOSトランジスタ,および第3のNチャネル型MOSトランジスタの各ゲートに低電圧が共通に印加され第3の出力ノードより高電圧とグランド電圧の振幅を有する信号を外部に出力する。
【0036】
かかる構成によれば,上記第1の観点にかかる半導体集積回路と同様な効果を有する3ステート出力回路を実現できる。さらに,出力がハイインピーダンス状態のとき,出力に高電圧レベル,またはグランドレベルの電位を印加すると,過電圧保護回路(70)によってクランプされた電圧が(ノードN6に)現れるので,(ノードN6に)低電圧電源で動作する入力回路を付加して入出力共用回路を構成することもできる。
【0037】
さらに,第1のバッファ回路(20),および第2のバッファ回路(40)の各ゲートは各々,異なる信号によって駆動されるので,そのタイミングを調整することにより,貫通電流をより少なくするように設定できるので,より低消費電力な3ステート出力回路を実現できる。
【0038】
また,第1のレベル変換回路(11)の出力側に接続され,高電圧が印加される高電圧電源と低電圧電源の間で動作する,高電圧と低電圧との間の振幅を有する第1の信号を第1のバッファ回路(20)に出力する前置バッファ回路(30)を含むように構成することも可能である。この前置バッファ回路(30)は,第1のバッファ回路(20)に第1の信号が入力されるタイミングを調整することができる。
【0039】
かかる構成によれば,前置バッファ回路(30)をCMOSインバータで構成したため,ゲート電圧の振幅の制限にソースフォロアトランジスタのオフする効果を利用した前述の第1の従来技術(図13)よりも高速に動作し,加えて負荷駆動能力の低下も抑えられる(図1,図2)。前置バッファ回路(30)を第1のバッファ回路(20)の前段に挿入した構成としたため,第2のバッファ回路(40)のオン・オフのタイミングに対して第1のバッファ回路(20)のオフ・オンのタイミングを設定できるので過電圧保護回路(70)を介して高電圧電源からグランドにパスをもつ貫通電流を小さくできる。
【0040】
上記第1,第2の観点にかかる半導体集積回路において,以下の応用例が可能である。
【0041】
第1のバッファ回路(20)における第1のPチャネル型MOSトランジスタ(21)のオン抵抗は過電圧保護回路(70)における第3のPチャネル型MOSトランジスタ(71)のオン抵抗よりも大きく設定し,第2のバッファ回路(40)における第2のNチャネル型MOSトランジスタ(42)のオン抵抗は過電圧保護回路(70)における第3のNチャネル型MOSトランジスタ(72)のオン抵抗よりも大きく設定することも可能である。
【0042】
かかる構成によれば,各トランジスタのソース−ドレイン間に,過渡状態であってもソース−ドレイン間耐圧を超える電圧が加わらないため,許容ソース−ドレイン間耐圧が高電圧電源レベルよりも低いMOSトランジスタのみで構成できる。また,上記各トランジスタのゲート酸化膜には過渡状態であっても低電圧レベルを超える電圧が加わらないため,許容ゲート酸化膜耐圧が高電圧電源レベルよりも低いMOSトランジスタのみで,より信頼性の高い半導体集積回路が構成できる。
【0043】
また,第1のバッファ回路(20)の第1のNチャネル型MOSトランジスタ(22),および過電圧保護回路(70)の第3のNチャネル型MOSトランジスタ(72)のサブストレートをそれぞれのソース側に接続して,他のNチャネル型MOSトランジスタ(第2のNチャネル型MOSトランジスタ(42)など)のサブストレートと分離することも可能である。
【0044】
かかる構成によれば,第1のNチャネル型MOSトランジスタ(22),および第3のNチャネル型MOSトランジスタ(72)を基板から電気的に分離されたPウエル領域に形成し,他のNMOSのPウエルから分離して,各々のサブストレートをソースに接続したことによって,第1のNチャネル型MOSトランジスタ(22),および第3のNチャネル型MOSトランジスタ(72)のゲート酸化膜への負荷がさらに軽減されるという効果が得られる。また,第1のNチャネル型MOSトランジスタ(22),および第3のNチャネル型MOSトランジスタ(72)のドレインとサブストレートで形成されるpn接合にかかる逆バイアス電圧を軽減できる。また,第1のNチャネル型MOSトランジスタ(22)の基板バイアス効果の影響を無くしたので,より高速な回路動作が期待できる。
【0045】
また,過電圧保護回路(70)の第3のPチャネル型MOSトランジスタ(71)のサブストレートをソース側に接続して,他のPチャネル型MOSトランジスタ(第1,第2のPチャネル型MOSトランジスタ(21,41)など)のサブストレートと分離することも可能である。
【0046】
かかる構成によれば,第3のPチャネル型MOSトランジスタ(71)を他のPMOSのNウエルから分離して,各々のサブストレートをソースに接続したことによって,第3のPチャネル型MOSトランジスタ(71)のゲート酸化膜への負荷がさらに軽減されるという効果が得られる。また,第3のPチャネル型MOSトランジスタ(71)のドレインとサブストレートで形成されるpn接合にかかる逆バイアス電圧を軽減できる。
【0047】
また,各Pチャネル型MOSトランジスタ,および各Nチャネル型MOSトランジスタは絶縁膜により分離された素子領域に形成することも可能である。
【0048】
かかる構成によれば,SOI構造のMOSトランジスタを用いたことによって,ボディ(サブストレート)をフローティング状態で使用でき,各MOSトランジスタのゲートとボディ(サブストレート)との電圧,ドレインと基板間の耐圧を考慮しなくてよい。また,ボディと基板の間の耐圧は後に説明するように,高電圧レベルVDDに対し十分大きいので,最先端の微細プロセスにおいてもより信頼性が高い半導体集積回路を製造できる。また,素子領域を完全酸化膜分離としたので,各MOSトランジスタのソース,およびドレインの寄生容量が低減され,より高速な回路動作が期待できる。さらに本実施の形態に用いたSOI構造の素子分離により,基板ノイズの低減や接合リーク電流の低減などにも効果がある。
【0049】
なお上記において,括弧書きで記した構成要素は,理解を容易にするため,後述の実施形態における対応する構成要素を記したに過ぎず,本発明がこれに限定されるものではない。
【0050】
【発明の実施の形態】
以下に添付図面を参照しながら,本発明にかかる半導体集積回路の好適な実施の形態について詳細に説明する。なお,本明細書および図面において,実質的に同一の機能構成を有する構成要素については,同一の符号を付することにより重複説明を省略する。
【0051】
(第1の実施の形態)
図1は,第1の実施の形態にかかる出力回路の構成を示す回路図である。
この出力回路は,図1に示したように,論理回路50(本発明の第1の制御回路部の一例)と,レベル変換回路11a(本発明のレベル変換回路の一例)と,プリバッファ回路30(本発明の前置バッファ回路の一例)と,メインバッファ回路20(本発明の第1のバッファ回路の一例)と,メインバッファ回路40(本発明の第2のバッファ回路の一例)と,過電圧保護回路70(本発明の過電圧保護回路の一例)を備えて構成されている。以下,順に説明する。
【0052】
(論理回路50)
低電圧電源系の論理回路50はデータ端子51を有し,インバータ53,54,55で構成されている。この論理回路50の出力が図2に示す構成のレベル変換回路11aに接続されている。また,論理回路50の出力はメインバッファ回路40に供給されている。
【0053】
(レベル変換回路11a)
レベル変換回路11aは論理回路50の出力を入力し,高電圧(VDD)と低電圧(VCC)の間の振幅の信号に変換して出力する。さらに,前記レベル変換回路11aの出力側にはプリバッファ回路30を介してメインバッファ回路20が接続されている。
【0054】
(プリバッファ回路30)
プリバッファ回路30はPMOS31,NMOS32にて構成され,高電圧(VDD)と低電圧(VCC)の間の振幅の信号をメインバッファ回路20のPMOS21,NMOS22のゲートに供給する。
【0055】
(メインバッファ回路20)
メインバッファ回路20は,PMOS21およびNMOS22で構成され,高電圧(VDD)と低電圧(VCC)の間の振幅の出力信号を過電圧保護回路70に供給する。
【0056】
(メインバッファ回路40)
メインバッファ回路40は,PMOS41およびNMOS42で構成され,グランドレベル(0V)と低電圧(VCC)の間の振幅の出力信号を過電圧保護回路70の一方の端子に供給する。
【0057】
(過電圧保護回路70)
過電圧保護回路70の出力信号OUTは,出力パッド80を介して集積回路の外部へ出力するようになっており,ゲートに低電圧レベルが共通に印加され,ドレインが互いに接続されたPMOS71,およびNMOS72によって構成されている。
【0058】
上記構成において,プリバッファ回路30はインバータを形成し,PMOS31のサブストレート(N型ウエル領域)は高電圧電源VDDに接続され,NMOS32のサブストレートはグランドに接続される。同様にメインバッファ回路20はインバータを形成し,PMOS21のサブストレート(N型ウエル領域)は高電圧電源VDDに接続され,NMOS22のサブストレートはグランドに接続される。また,メインバッファ回路40はインバータを形成し,PMOS41のサブストレート(N型ウエル領域)は低電圧電源VCCに接続され,NMOS42のサブストレートはグランドに接続される。過電圧保護回路70のPMOS71のサブストレート(N型ウエル領域)は高電圧電源VDDに接続され,NMOS72のサブストレートはグランドに接続される。
【0059】
(レベル変換回路11a)
図2は,レベル変換回路11aの構成を示す回路図である。
レベル変換回路11aは,図2に示したように,インバータ150と,CMOS回路110と,中間回路インバータ130と,中間回路インバータ140と,CMOS回路120と,インバータ160と,PMOS51pと,PMOS52pを備えて構成されている。以下,順に説明する。
【0060】
(インバータ150)
インバータ150は,高電圧電源VDDと出力信号/OUTの間に接続されゲートがノードN104に接続されたPMOS151と,出力信号/OUTと低電圧電源VCCとの間に接続され,ゲートがノードN104に接続されたNMOS52を有する。
【0061】
(CMOS回路110)
CMOS回路110は,高電圧が印加される高電圧電源VDD(例えば3.3V)と出力ノードN101との間に直列接続されたPMOS111,112と,出力ノードN101とグランドの間に直列接続されたNMOS113,114を有する。プルアップ用として機能するPMOS111のゲートはノードN104に接続され,プルダウン用として機能するNMOS114のゲートに高電圧VDDよりも低い低電圧VCC(例えば1.8V)とグランドとの間の振幅を有する入力信号INが印加され,PMOS112およびNMOS113の各ゲートに低電圧VCCが共通して印加される。
【0062】
(中間回路インバータ130)
中間回路インバータ130は,高電圧電源VDDと出力ノードN103の間に接続されゲートがノードN104に接続されたPMOS131と,出力ノードN103と低電圧電源VCCとの間に接続され,ゲートがノードN104に接続されたNMOS132を有する。
【0063】
(中間回路インバータ140)
中間回路インバータ140は,高電圧電源VDDと出力ノードN104の間に接続されゲートがノードN103に接続されたPMOS141と,出力ノードN104と低電圧電源VCCとの間に接続され,ゲートがノードN104に接続されたNMOS142を有する。
【0064】
(CMOS回路120)
CMOS回路120は,高電圧電源VDDと出力ノードN102の間に直列接続されたPMOS121,122と,出力ノードN102とグランドの間に直列接続されたNMOS123,124を有する。プルアップ用として機能するPMOS121のゲートはノードN103に接続され,プルダウン用として機能するNMOS124のゲートに入力信号INの反転信号/INが印加され,PMOS122,およびNMOS123の各ゲートに低電圧VCCが共通して印加される。
【0065】
(インバータ160)
インバータ160は,高電圧電源VDDと出力信号OUTの間に接続されゲートがノードN103に接続されたPMOS161と,出力信号OUTと低電圧電源VCCとの間に接続され,ゲートがノードN103に接続されたNMOS162を有する。
【0066】
(PMOS151p)
PMOS151pは,CMOS回路110の出力ノードN101にゲートが接続されドレインがCMOS回路110のPMOS112のソースに接続されソースがノードN103に接続される。
【0067】
(PMOS152p)
PMOS152pは,ゲートがCMOS回路120のPMOS122のドレインに接続されドレインがCMOS回路120のPMOS122のソースに接続されソースがノードN104に接続される。
【0068】
上記構成において,中間回路インバータ130,140はラッチ回路を形成し,PMOS151p,152pを経由して書き込みが行われる。CMOS回路110のPMOS112およびNMOS113は,それぞれPMOS111およびNMOS114の過電圧保護用として設けられ,その各ゲートには低電圧電源が共通して印加される。PMOS111のサブストレート(N型ウエル領域)はPMOS112のサブストレートと共通して高電圧電源に接続され,NMOS113のサブストレートはNMOS114のサブストレートと共通してグランドに接続される。
【0069】
同様にCMOS回路120のPMOS122およびNMOS123は,それぞれPMOS121およびNMOS124の過電圧保護用として設けられ,その各ゲートには低電圧電源が共通して印加される。PMOS121のサブストレート(N型ウエル領域)はPMOS122のサブストレートと共通して高電圧電源に接続され,NMOS123のサブストレートはNMOS124のサブストレートと共通してグランドに接続される。
【0070】
中間回路インバータ130のPMOS131のサブストレートは高電圧電源に接続され,NMOS132のサブストレートはグランドに接続される。
【0071】
同様に,中間回路インバータ140のPMOS141のサブストレートは高電圧電源に接続され,NMOS142のサブストレートはグランドに接続される。
【0072】
PMOS151p,およびPMOS152pのサブストレートはそれぞれ高電圧電源に接続される。
【0073】
インバータ150のPMOS151のサブストレートは高電圧電源に接続され,NMOS152のサブストレートはグランドに接続される。
【0074】
同様に,インバータ160のPMOS161のサブストレートは高電圧電源に接続され,NMOS162のサブストレートはグランドに接続される。
【0075】
上記各PMOSトランジスタ,およびNMOSトランジスタのゲート酸化膜耐圧から制限される動作電圧は電圧VCC以上であり,かつ電圧(VDD−VCC)以上であり,電圧VDDよりも小さい値となっている。以下の説明では,VDD>VCC≧(VDD−VCC)の関係が成り立っているとして説明する。また,上記各PMOSトランジスタ,およびNMOSトランジスタを形成する拡散領域とサブストレート間のpn接合の逆バイアス耐圧は高電圧レベルVDDよりも大きく設定されている。
【0076】
(第1の実施の形態の動作)
データ端子51に低電圧レベル(VCC)が印加されると,インバータ53の出力ノードN11はグランドレベル(0V)になり,その信号を入力とするインバータ54は出力ノードN12に低電圧レベル(VCC)を供給する。レベル変換回路11aの入力IN,および/IN(INの反転信号)はそれぞれノードN12,およびノードN11に接続され,レベル変換回路11aの出力OUTには高電圧レベル(VDD)が供給される。プリバッファ回路30の出力ノードN1は低電圧レベル(VCC)になり,ノードN12に入力が接続されるインバータ55の出力ノードN3はグランドレベル(0V)になる。メインバッファ回路20のPMOS21はオンし,NMOS22はオフする。メインバッファ回路40のPMOS41はオンし,NMOS42はオフする。過電圧保護回路70のPMOS71はオンして,NMOS72はオフする。したがって,出力信号OUTは高電圧レベル(VDD)になる。
【0077】
一方,データ端子51にグランドレベル(0V)が印加されると,インバータ53の出力ノードN11は低電圧レベル(VCC)になり,その信号を入力とするインバータ54は出力ノードN12にグランドレベル(0V)を供給する。レベル変換回路11aの出力OUTには低電圧レベル(VCC)が供給される。プリバッファ回路30の出力ノードN1は高電圧レベル(VDD)になり,ノードN12に入力が接続されるインバータ55の出力ノードN3は低電圧レベル(VCC)になる。メインバッファ回路20のPMOS21はオフし,NMOS22はオンする。メインバッファ回路40のPMOS21はオフし,NMOS22はオンする。過電圧保護回路70のPMOS71はオフして,NMOS72はオンする。したがって,出力信号OUTはグランドレベル(0V)になる。
【0078】
したがって,グランドレベル(0V)と低電圧レベル(VCC)の間の振幅の信号をグランドレベル(0V)と高電圧レベル(VDD)の間の振幅の信号に変換して出力する出力回路として機能する。
【0079】
メインバッファ回路40のPMOS41は出力信号OUTがグランドレベル(0V)から高電圧レベル(VDD)に変化するとき,過電圧保護回路70のNMOS72を介して出力信号OUTの立ち上がりを加速するように働き,また,メインバッファ回路20のNMOS22は出力信号OUTが高電圧レベル(VDD)からグランドレベル(0V)に変化するとき,過電圧保護回路70のPMOS71を介して出力信号OUTの立ち下がりを加速するように働く。
【0080】
このような動作において,各MOSトランジスタのゲートとソースまたはドレインとの間に低電圧レベルVCC以上の電圧が印加されることはない。また,ゲートとサブストレートの間においても,上記NMOS22,32を除いて,低電圧レベルVCC以上の電圧が印加されることはない。MOSトランジスタがオンしてチャネルが形成されているときは,チャネルはソースと同電位になっているのでソース−サブストレート間電圧(VCC)によらずゲート酸化膜にはゲート−ソース間電圧しかかからない。一方,MOSトランジスタがオフしてチャネルが形成されていないときには,ゲート−ソース間電圧Vgsとソース−サブストレート間電圧Vsbの和,Vgs+Vsbの電圧がゲート酸化膜とゲート下の空乏層に分圧される。Vsbが増えると空乏層が広がり,ゲート酸化膜にかかる電圧はそれほど増加しない。以上の理由からVsbをかけてもゲート酸化膜にかかる最大電圧は従来と変わらずゲート酸化膜の信頼性は損なわれない。
【0081】
(第1の実施の形態の効果)
以上のように,第1の実施の形態によれば,上記各トランジスタのゲート酸化膜には静的に低電圧レベルを超える電位が加わらないため,許容ゲート酸化膜耐圧が高電圧電源レベルよりも低いMOSトランジスタのみで構成できる。さらにプリバッファ回路をCMOSインバータで構成したため,ゲート電圧の振幅の制限にソースフォロアトランジスタのオフする効果を利用した前述の第1の従来技術(図13)よりも高速に動作し,加えて負荷駆動能力の低下も抑えられる。
【0082】
さらに,従来技術(図13,および図15)の出力段の構成に対して,メインバッファ回路20のNMOS22,およびメインバッファ回路40のPMOS41を付加したので,より高速に動作することが可能になり,さらに,出力信号OUTの変化時にかかる過電圧保護回路70のPMOS71,およびNMOS72のソース−ドレイン間電圧を小さくできる。
【0083】
また,プリバッファ回路30をメインバッファ回路20の前段に挿入した構成としたため,メインバッファ回路40のオン・オフのタイミングに対してメインバッファ回路20のオフ・オンのタイミングを設定できるので過電圧保護回路70を介して高電圧電源からグランドにパスをもつ貫通電流を小さくできる。
【0084】
(第2の実施の形態)
第2の実施の形態は上記第1の実施の形態において,メインバッファ回路20のPMOS21のオン抵抗は過電圧保護回路70のPMOS71のオン抵抗よりも大きく設定し,同様にメインバッファ回路40のNMOS42のオン抵抗は過電圧保護回路70のNMOS72のオン抵抗よりも大きく設定した回路である。上記各PMOSトランジスタ,およびNMOSトランジスタのソース−ドレイン間耐圧から制限される動作電圧は,前記各MOSトランジスタのしきい値電圧の絶対値の最大値をVthとして,電圧(VCC+Vth)よりも十分大きく,かつ電圧(VDD−VCC+Vth)よりも十分大きく,電圧VDDよりも小さい値となっている。
【0085】
(第2の実施の形態の動作)
データ端子51がグランドレベル(0V)から低電圧レベル(VCC)に変化すると,インバータ53の出力ノードN11はグランドレベル(0V)になり,その信号を入力とするインバータ54は出力ノードN12に低電圧レベル(VCC)を供給する。レベル変換回路11aの入力IN,および/INはそれぞれノードN12,およびノードN11に接続され,レベル変換回路11aの出力OUTには高電圧レベル(VDD)が供給される。プリバッファ回路30の出力ノードN1は低電圧レベル(VCC)になり,ノードN12に入力が接続されるインバータ55の出力ノードN3はグランドレベル(0V)になる。メインバッファ回路20のPMOS21はオンし,NMOS22はオフする。
【0086】
メインバッファ回路40のPMOS41はオンし,NMOS42はオフする。過電圧保護回路70のPMOS71のソース電位が上がることによりPMOS71がオンし,過電圧保護回路70のNMOS72は,出力信号OUTの電位が低電圧レベル(VCC)より十分低い間はまだオンしており,出力信号OUTの電位はグランドレベル(0V)から立ち上がっていく。このとき,メインバッファ回路20のPMOS21のオン抵抗は過電圧保護回路70のPMOS71のオン抵抗よりも大きく設定したのでPMOS71のゲート−ソース間電圧はしきい値電圧Vthを少し超える程度であり,メインバッファ回路40のPMOS41からの電流で出力信号OUTがしきい値電圧Vthを少し超える程度のタイミングでメインバッファ回路20のPMOS21をオンするように設定すると過電圧保護回路70のPMOS71のソース−ドレイン間電圧は過渡的であっても低電圧レベル(VCC)程度に抑えることができる。このようにして,出力信号OUTは高電圧レベル(VDD)になる。
【0087】
一方,データ端子51が低電圧レベル(VCC)からグランドレベル(0V)に変化すると,インバータ53の出力ノードN11は低電圧レベル(VCC)になり,その信号を入力とするインバータ54は出力ノードN12にグランドレベル(0V)を供給する。レベル変換回路11aの入力IN,および/INはそれぞれノードN12,およびノードN11に接続され,レベル変換回路11aの出力OUTには低電圧レベル(VCC)が供給される。プリバッファ回路30の出力ノードN1は高電圧レベル(VDD)になり,ノードN12に入力が接続されるインバータ55の出力ノードN3は低電圧レベル(VCC)になる。メインバッファ回路20のPMOS21はオフし,NMOS22はオンする。メインバッファ回路40のPMOS41はオフし,NMOS42はオンする。過電圧保護回路70のNMOS72のソース電位が下がることによりNMOS72がオンし,過電圧保護回路70のPMOS71は,出力信号OUTの電位が低電圧レベル(VCC)より十分高い間はまだオンしており,出力信号OUTの電位は高電圧レベル(VDD)から立ち下がっていく。
【0088】
このとき,メインバッファ回路40のNMOS42のオン抵抗は過電圧保護回路70のNMOS72のオン抵抗よりも大きく設定したのでNMOS72のゲート−ソース間電圧はしきい値電圧Vthを少し超える程度であり,メインバッファ回路20のNMOS22からの電流で出力信号OUTが高電圧レベル(VDD)からしきい値電圧Vthを少し超える程度下がるタイミングでメインバッファ回路40のNMOS42をオンするように設定すると過電圧保護回路70のNMOS72のソース−ドレイン間電圧は過渡的であっても低電圧レベルを超えない(VDD−VCC)程度に抑えることができる。このようにして,出力信号OUTはグランドレベル(0V)になる。
【0089】
上記のように,過電圧保護回路70のPMOS71,およびNMOS72のソース−ドレイン間には,過渡状態であっても低電圧レベル(VCC)程度の電圧が印加されるように構成した。
【0090】
(第2の実施の形態の効果)
以上のように,第2の実施の形態によれば,上記各トランジスタのソース−ドレイン間に,過渡状態であっても低電圧レベル超える電圧が加わらないため,許容ソース−ドレイン間耐圧が高電圧電源レベルよりも低いMOSトランジスタのみで構成できる。また,上記各トランジスタのゲート酸化膜には過渡状態であっても低電圧レベルを超える電圧が加わらないため,許容ゲート酸化膜耐圧が高電圧電源レベルよりも低いMOSトランジスタのみで,より信頼性の高い出力回路が構成できる。
【0091】
(第3の実施の形態)
図3は第3の実施の形態を示す回路図であり,図1と共通の要素には同一の符号が付されている。第3の実施の形態は,上記第1の実施の形態,または第2の実施の形態において,プリバッファ回路30のNMOS32,メインバッファ20のNMOS22のサブストレートの接続構成をグランドから前記各NMOSのソースに換え,また,過電圧保護回路70のPMOS71のサブストレートの接続構成を高電圧電源VDDからそのソース(ノードN5)に接続を換え,過電圧保護回路70のNMOS72のサブストレートの接続構成をグランドからそのソース(ノードN6)に接続を換えた構成にしたものである。上記NMOS32,NMOS22,およびNMOS72は,P型基板上に形成されたディープNウエル領域に形成されたPウエル領域に形成され,電気的に基板と分離されたNMOSトランジスタとする。
【0092】
また,本実施の形態では,図2のレベル変換回路11aをレベル変換回路11bに置き換えて構成している。図4は,レベル変換回路11bの構成を示す回路図であり,図2のレベル変換回路11aと共通の要素には同一の符号が付されている。
【0093】
この図4に示したレベル変換回路11bは,図2に示したレベル変換回路11aにおいて,中間回路インバータ130のNMOS132,中間回路インバータ140のNMOS142,インバータ150のNMOS152,およびインバータ160のNMOS162のサブストレートの接続構成をグランドから各NMOSのソースに換え,PMOS151pのサブストレートの接続構成を高電圧電源VDDから出力ノードN103に接続を換え,PMOS152pのサブストレートの接続構成を高電圧電源VDDから出力ノードN104に接続を換えた構成にしたものである。上記NMOS132,NMOS142,NMOS152,およびNMOS162は,P型基板上に形成されたディープNウエル領域に形成されたPウエル領域に形成され,電気的に基板と分離されたNMOSトランジスタとする。
【0094】
(第3の実施の形態の動作)
回路動作は上記第1の実施の形態,および第2の実施の形態と同じである。
上記第1の実施の形態において,ゲート−サブストレートの電圧が高電圧レベルVDDであっても,ゲート酸化膜にかかる電圧は低電圧レベルVCC程度であることを説明した。
【0095】
(第3の実施の形態の効果)
第3の実施の形態においてはNMOS32,NMOS22,およびNMOS72を基板から電気的に分離されたPウエル領域に形成し,また,PMOS71を他のPMOSのNウエルから分離して,各々ソースに接続したことによって,NMOS32,NMOS22,NMOS72およびPMOS71のゲート酸化膜への負荷がさらに軽減されるという効果が得られる。また,NMOS32,NMOS22,NMOS72およびPMOS71のドレインとサブストレートで形成されるpn接合にかかる逆バイアス電圧を軽減できる。また,NMOS32,およびNMOS22の基板バイアス効果の影響を無くしたので,より高速な回路動作が期待できる。
【0096】
本実施の形態に用いた3重ウエル構造などの素子分離技術は,基板ノイズの低減やリーク電流の低減などを目的として,微細プロセスを用いたLSIに採用されるようになってきており,数%のコスト高になるが,今後プロセスの微細化が進むにつれてますます採用されると期待され,本実施の形態の構成のためだけにプロセスが複雑になるようなことはない。
【0097】
(第4の実施の形態)
図5は第4の実施の形態を示す回路図であり,図1と共通の要素には同一の符号が付されている。第4の実施の形態は,上記第1の実施の形態,第2の実施の形態,または第3の実施の形態において,各MOSトランジスタを酸化膜で完全に分離されたシリコン領域に形成したものであって,SOI(SilliconOn Insulator)構造のトランジスタを用いて構成される。
【0098】
図1におけるバルクCMOSでのウエル領域(サブストレート)は,SOI構造ではボディ領域と呼ばれ,完全空乏型SOIでは,通常ボディはフローティング状態にして,3端子トランジスタとして表現される。また,部分空乏型SOIではボディはフローティング状態にして用いる場合と,バルクCMOSと同様にボディをソースまたは電源レベルと接続する場合がある。バルクCMOSと同様にボディをソースまたは電源レベルと接続する場合は図1,3に示した第1,または第3の実施の形態と同一に構成できる。図5はボディをフローティング状態にして用いる場合を示す。
【0099】
また,本実施の形態では,図2のレベル変換回路11aをレベル変換回路11cに置き換えて構成している。図6は,レベル変換回路11cの構成を示す回路図であり,図2のレベル変換回路11aと共通の要素には同一の符号が付されている。
【0100】
この図6に示したレベル変換回路11cは,図2に示したレベル変換回路11aにおいて,各MOSトランジスタを酸化膜で完全に分離されたシリコン領域に形成したものであって,SOI(Sillicon On Insulator)構造のトランジスタを用いて構成される。図2におけるバルクCMOSでのウエル領域(サブストレート)は,SOI構造ではボディ領域と呼ばれ,完全空乏型SOIでは,通常ボディはフローティング状態にして,3端子トランジスタとして表現される。また,部分空乏型SOIではボディはフローティング状態にして用いる場合と,バルクCMOSと同様にボディをソースまたは電源レベルと接続する場合がある。バルクCMOSと同様にボディをソースまたは電源レベルと接続する場合は図2に示したレベル変換回路11a,または図4に示したレベル変換回路11bと同一に構成できる。図6はボディはフローティング状態にして用いる場合を示す。
【0101】
(第4の実施の形態の動作)
回路動作は上記第1の実施の形態,および第2の実施の形態と同じである。
上記第1の実施の形態の説明において,バルクCMOSの各PMOSトランジスタ,および各NMOSトランジスタを形成する拡散領域とサブストレート間のpn接合の逆バイアス耐圧は高電圧レベルVDDよりも大きく設定されていることを説明した。SOI構造のウエハは表面のシリコン層の下に100〜500nm程度の厚さの酸化膜が埋め込み酸化膜として形成されて,各トランジスタの形成領域は互いに同程度の平面寸法の酸化膜で分離されている。したがって,バルクCMOSの各PMOSトランジスタ,および各NMOSトランジスタを形成する拡散領域とサブストレート間のpn接合の逆バイアス耐圧に相当する分離酸化膜の耐圧は少なくとも10V以上の耐圧が確保されている。
【0102】
(第4の実施の形態の効果)
第4の実施の形態においてはSOI構造のMOSトランジスタを用いたことによって,ボディ(サブストレート)をフローティング状態で使用でき,各MOSトランジスタのゲートとボディ(サブストレート)との電圧,ドレインと基板間の耐圧を考慮しなくてよい。また,ボディと基板の間の耐圧は先に説明したように,高電圧レベルVDDに対し十分大きいので,最先端の微細プロセスにおいてもより信頼性が高い半導体集積回路を製造できる。
【0103】
また,素子領域を完全酸化膜分離としたので,各MOSトランジスタのソース,およびドレインの寄生容量が低減され,より高速な回路動作が期待できる。さらに本実施の形態に用いたSOI構造の素子分離により,基板ノイズの低減や接合リーク電流の低減などにも効果がある。
【0104】
(第5の実施の形態)
図7は第5の実施の形態を示す回路図であり,3ステート出力回路を構成する。
この出力回路は,図7に示したように,論理回路50(本発明の第1の制御回路部の一例)と,第1のレベル変換回路11(本発明の第1のレベル変換回路の一例)と,第2のレベル変換回路12(本発明の第2のレベル変換回路の一例)と,プリバッファ回路30(本発明の前置バッファ回路の一例)と,メインバッファ回路20(本発明の第1のバッファ回路の一例)と,メインバッファ回路40(本発明の第2のバッファ回路の一例)と,過電圧保護回路70(本発明の過電圧保護回路の一例)を備えて構成されている。以下,順に説明する。
【0105】
(論理回路50)
低電圧電源系の論理回路50はデータ端子51,イネーブル端子52を有し,2入力NANDゲート53,2入力NORゲート57,およびインバータ54,55,56,58,59で構成されている。2入力NANDゲート53はデータ端子51,およびイネーブル端子52を入力として,その出力信号はインバータ54の入力,およびレベル変換回路11の入力/INに供給され,インバータ54の出力信号はインバータ55の入力,およびレベル変換回路11の入力INに供給される。2入力NORゲート53はデータ端子51,およびイネーブル端子52の信号の反転信号を入力として,その出力信号はインバータ58の入力,およびレベル変換回路12の入力INに供給され,インバータ58の出力信号はインバータ59の入力,およびレベル変換回路12の入力/INに供給される。また,論理回路50の出力はメインバッファ回路40に供給されている。
【0106】
(レベル変換回路11)
レベル変換回路11は論理回路50の出力を入力し,高電圧(VDD)と低電圧(VCC)の間の振幅の信号に変換して出力する。さらに,前記レベル変換回路11aの出力側にはプリバッファ回路30を介してメインバッファ回路20が接続されている。
【0107】
(レベル変換回路12)
レベル変換回路12は論理回路50の出力を入力し,高電圧(VDD)と低電圧(VCC)の間の振幅の信号に変換して出力する。さらに,前記レベル変換回路12の出力側にはメインバッファ回路20が接続されている。
【0108】
(プリバッファ回路30)
プリバッファ回路30はPMOS31,NMOS32にて構成され,高電圧(VDD)と低電圧(VCC)の間の振幅の信号をメインバッファ回路20のPMOS21のゲートに供給する。
【0109】
(メインバッファ回路20)
メインバッファ回路20は,PMOS21およびNMOS22で構成され,高電圧(VDD)と低電圧(VCC)の間の振幅の出力信号を過電圧保護回路70に供給する。
【0110】
(メインバッファ回路40)
メインバッファ回路40は,PMOS41およびNMOS42で構成され,インバータ59の出力信号がメインバッファ回路40のNMOS42のゲートに供給され,メインバッファ回路40のPMOS41のゲートには,インバータ55の出力信号が供給され,グランドレベル(0V)と低電圧(VCC)の間の振幅の出力信号を過電圧保護回路70の一方の端子に供給する。
【0111】
(過電圧保護回路70)
過電圧保護回路70の出力信号OUTは,出力パッド80を介して集積回路の外部へ出力するようになっており,ゲートに低電圧レベルが共通に印加され,ドレインが互いに接続されたPMOS71,およびNMOS72によって構成されている。
【0112】
上記構成において,プリバッファ回路30はインバータを形成し,PMOS31のサブストレート(N型ウエル領域)は高電圧電源VDDに接続され,NMOS32のサブストレートはグランドに接続される。同様にメインバッファ回路20はインバータを形成し,PMOS21のサブストレート(N型ウエル領域)は高電圧電源VDDに接続され,NMOS22のサブストレートはグランドに接続される。また,メインバッファ回路40はインバータを形成し,PMOS41のサブストレート(N型ウエル領域)は低電圧電源VCCに接続され,NMOS42のサブストレートはグランドに接続される。過電圧保護回路70のPMOS71のサブストレート(N型ウエル領域)は高電圧電源VDDに接続され,NMOS72のサブストレートはグランドに接続される。
【0113】
本実施の形態のレベル変換回路11,12は,図2に示した回路構成からなるレベル変換回路11aを採用するものとする。
【0114】
上記各PMOSトランジスタ,およびNMOSトランジスタのゲート酸化膜耐圧から制限される動作電圧は電圧VCC以上であり,かつ電圧(VDD−VCC)以上であり,電圧VDDよりも小さい値となっている。以下の説明では,VDD>VCC≧(VDD−VCC)の関係が成り立っているとして説明する。
また,上記各PMOSトランジスタ,およびNMOSトランジスタを形成する拡散領域とサブストレート間のpn接合の逆バイアス耐圧は高電圧レベルVDDよりも大きく設定されている。
【0115】
(第5の実施の形態の動作)
イネーブル端子52にグランドレベル(0V)が入力されると,レベル変換回路11の出力OUTは低電圧レベル(VCC)になり,プリバッファ回路30の出力ノードN1は高電圧レベル(VDD)になり,メインバッファ回路20のPMOS21はオフする。また,レベル変換回路12の出力OUTは低電圧レベル(VCC)になり,メインバッファ回路20のNMOS22はオフする。メインバッファ回路40のPMOS41のゲートは低電圧レベル(VCC)になるので,PMOS41はオフし,メインバッファ回路40のNMOS42のゲートはグランドレベル(0V)になるので,NMOS42はオフし,出力信号OUTはハイインピーダンス状態になる。このとき,出力信号OUTに高電圧レベルが印加されると,過電圧保護回路70のPMOS71はオンして,ノードN5は高電圧レベル(VDD)になり,ノードN6はNMOS72のしきい値電圧をVtnとして(VCC−Vtn)になる。また,出力信号OUTにグランドレベル(0V)が印加されると,過電圧保護回路70のNMOS72はオンして,ノードN6はグランドレベル(0V)になり,ノードN5はPMOS71のしきい値電圧をVtpとして(VCC+Vtp)になる。
【0116】
また,イネーブル端子52に低電圧レベル(VCC)が印加され,かつデータ端子51に低電圧レベル(VCC)が印加されると,2入力NANDゲート53の出力ノードN11はグランドレベル(0V)になり,その信号を入力とするインバータ54は出力ノードN12に低電圧レベル(VCC)を供給する。レベル変換回路11の入力IN,および/INはそれぞれノードN12,およびノードN11に接続され,レベル変換回路11の出力OUTには高電圧レベル(VDD)が供給され,プリバッファ回路30の出力ノードN1は低電圧レベル(VCC)になる。2入力NORゲート57の出力ノードN13はグランドレベル(0V)になり,その信号を入力とするインバータ58は出力ノードN14に低電圧レベル(VCC)を供給する。メインバッファ回路20のPMOS21はオンし,NMOS22はオフする。ノードN12を入力とするインバータ55の出力ノードN3はグランドレベル(0V)になり,ノードN14を入力とするインバータ59の出力ノードN4はグランドレベル(0V)になり,メインバッファ回路40のPMOS41はオンし,NMOS42はオフする。過電圧保護回路70のPMOS71はオンして,NMOS72はオフしていく。したがって,出力信号OUTは高電圧レベル(VDD)になる。
【0117】
一方,イネーブル端子52に低電圧レベル(VCC)が印加され,かつデータ端子51にグランドレベル(0V)が印加されると,2入力NANDゲート53の出力ノードN11は低電圧レベル(VCC)になり,その信号を入力とするインバータ54は出力ノードN12にグランドレベル(0V)を供給する。レベル変換回路11の入力IN,および/INはそれぞれノードN12,およびノードN11に接続され,レベル変換回路11の出力OUTには低電圧レベル(VCC)が供給され,プリバッファ回路30の出力ノードN1は高電圧レベル(VDD)になる。2入力NORゲート57の出力ノードN13は低電圧レベル(VCC)になり,その信号を入力とするインバータ58は出力ノードN14にグランドレベル(0V)を供給する。メインバッファ回路20のPMOS21はオフし,NMOS22はオンする。ノードN12を入力とするインバータ55の出力ノードN3は低電圧レベル(VCC)になり,ノードN14を入力とするインバータ59の出力ノードN4は低電圧レベル(VCC)になり,メインバッファ回路40のPMOS41はオフし,NMOS42はオンする。過電圧保護回路70のNMOS72はオンして,PMOS71はオフしていく。したがって,出力信号OUTはグランドレベル(0V)になる。
【0118】
したがって,制御信号に応じてグランドレベル(0V)と低電圧レベル(VCC)の間の振幅の信号をグランドレベル(0V)と高電圧レベル(VDD)の間の振幅の信号に変換し,またハイインピーダンス状態を出力する3ステート出力回路として機能する。
【0119】
メインバッファ回路40のPMOS41は出力信号OUTがグランドレベル(0V)から高電圧レベル(VDD)に変化するとき,過電圧保護回路70のNMOS72を介して出力信号OUTの立ち上がりを加速するように働き,また,メインバッファ回路20のNMOS22は出力信号OUTが高電圧レベル(VDD)からグランドレベル(0V)に変化するとき,過電圧保護回路70のPMOS71を介して出力信号OUTの立ち下がりを加速するように働く。
【0120】
このような動作において,各MOSトランジスタのゲートとソースまたはドレインとの間に低電圧レベルVCC以上の電圧が印加されることはない。また,ゲートとサブストレートの間においても,上記NMOS22,32を除いて,低電圧レベルVCC以上の電圧が印加されることはない。MOSトランジスタがオンしてチャネルが形成されているときは,チャネルはソースと同電位になっているのでソース−サブストレート間電圧(VCC)によらずゲート酸化膜にはゲート−ソース間電圧しかかからない。一方,MOSトランジスタがオフしてチャネルが形成されていないときには,ゲート−ソース間電圧Vgsとソース−サブストレート間電圧Vsbの和,Vgs+Vsbの電圧がゲート酸化膜とゲート下の空乏層に分圧される。Vsbが増えると空乏層が広がり,ゲート酸化膜にかかる電圧はそれほど増加しない。以上の理由からVsbをかけてもゲート酸化膜にかかる最大電圧は従来と変わらずゲート酸化膜の信頼性は損なわれない。
【0121】
(第5の実施の形態の効果)
以上のように,第5の実施の形態によれば,上記第1の実施の形態と同様な効果を有する3ステート出力回路を実現できる。また,メインバッファ回路20,および40の各ゲートは各々,異なる信号によって駆動されるので,そのタイミングを調整することにより,貫通電流をより少なくするように設定できるので,より低消費電力な出力回路を実現できる。
【0122】
さらに,出力がハイインピーダンス状態のとき,出力に高電圧レベル,またはグランドレベルの電位を印加すると,過電圧保護回路70によってクランプされた電圧がノードN6に現れるので,ノードN6に低電圧電源で動作する入力回路を付加して入出力共用回路を構成することもできる。
【0123】
(第6の実施の形態)
第6の実施の形態は上記第5の実施の形態において,メインバッファ回路20のPMOS21のオン抵抗は過電圧保護回路70のPMOS71のオン抵抗よりも大きく設定し,同様にメインバッファ回路40のNMOS42のオン抵抗は過電圧保護回路70のNMOS72のオン抵抗よりも大きく設定した回路である。上記各PMOSトランジスタ,およびNMOSトランジスタのソース−ドレイン間耐圧から制限される動作電圧は,前記各MOSトランジスタのしきい値電圧の絶対値の最大値をVthとして,電圧(VCC+Vth)よりも十分大きく,かつ電圧(VDD−VCC+Vth)よりも十分大きく,電圧VDDよりも小さい値となっている。
【0124】
イネーブル端子52にグランドレベル(0V)が入力されると,レベル変換回路11の出力OUTは低電圧レベル(VCC)になり,プリバッファ回路30の出力ノードN1は高電圧レベル(VDD)になり,メインバッファ回路20のPMOS21はオフする。また,レベル変換回路12の出力OUTは低電圧レベル(VCC)になり,メインバッファ回路20のNMOS22はオフする。メインバッファ回路40のPMOS41のゲートは低電圧レベル(VCC)になるので,PMOS41はオフし,メインバッファ回路40のNMOS42のゲートはグランドレベル(0V)になるので,NMOS42はオフし,出力信号OUTはハイインピーダンス状態になる。
【0125】
また,イネーブル端子52に低電圧レベル(VCC)が印加され,かつデータ端子51に低電圧レベル(VCC)が印加されると,2入力NANDゲート53の出力ノードN11はグランドレベル(0V)になり,その信号を入力とするインバータ54は出力ノードN12に低電圧レベル(VCC)を供給する。レベル変換回路11の入力IN,および/INはそれぞれノードN12,およびN11に接続され,レベル変換回路11の出力OUTには高電圧レベル(VDD)が供給され,プリバッファ回路30の出力ノードN1は低電圧レベル(VCC)になる。2入力NORゲート57の出力ノードN13はグランドレベル(0V)になり,その信号を入力とするインバータ58は出力ノードN14に低電圧レベル(VCC)を供給する。メインバッファ回路20のPMOS21はオンし,NMOS22はオフする。ノードN12を入力とするインバータ55の出力ノードN3はグランドレベル(0V)になり,ノードN14を入力とするインバータ59の出力ノードN4はグランドレベル(0V)になり,メインバッファ回路40のPMOS41はオンし,NMOS42はオフする。過電圧保護回路70のPMOS71のソース電位が上がることによりPMOS71がオンし,過電圧保護回路70のNMOS72は,出力信号OUTの電位が低電圧レベル(VCC)より十分低い間はまだオンしており,出力信号OUTの電位はグランドレベル(0V)から立ち上がっていく。
【0126】
このとき,メインバッファ回路20のPMOS21のオン抵抗は過電圧保護回路70のPMOS71のオン抵抗よりも大きく設定したのでPMOS71のゲート−ソース間電圧はしきい値電圧Vthを少し超える程度であり,メインバッファ回路40のPMOS41からの電流で出力信号OUTがしきい値電圧Vthを少し超える程度のタイミングでメインバッファ回路20のPMOS21をオンするように設定すると過電圧保護回路70のPMOS71のソース−ドレイン間電圧は過渡的であっても低電圧レベル(VCC)程度に抑えることができる。このようにして,出力信号OUTは高電圧レベル(VDD)になる。
【0127】
一方,イネーブル端子52に低電圧レベル(VCC)が印加され,かつデータ端子51にグランドレベル(0V)が印加されると,2入力NANDゲート53の出力ノードN11は低電圧レベル(VCC)になり,その信号を入力とするインバータ54は出力ノードN12にグランドレベル(0V)を供給する。レベル変換回路11の入力IN,および/INはそれぞれノードN12,およびノードN11に接続され,レベル変換回路11の出力OUTには低電圧レベル,(VCC)が供給され,プリバッファ回路30の出力ノードN1は高電圧レベル(VDD)になる。2入力NORゲート57の出力ノードN13は低電圧レベル(VCC)になり,その信号を入力とするインバータ58は出力ノードN14にグランドレベル(0V)を供給する。メインバッファ回路20のPMOS21はオフし,NMOS22はオンする。ノードN12を入力とするインバータ55の出力ノードN3は低電圧レベル(VCC)になり,ノードN14を入力とするインバータ59の出力ノードN4は低電圧レベル(VCC)になり,メインバッファ回路40のPMOS41はオフし,NMOS42はオンする。過電圧保護回路70のNMOS72のソース電位が下がることによりNMOS72がオンし,過電圧保護回路70のPMOS71は,出力信号OUTの電位が低電圧レベル(VCC)より十分高い間はまだオンしており,出力信号OUTの電位は高電圧レベル(VDD)から立ち下がっていく。
【0128】
このとき,メインバッファ回路40のNMOS42のオン抵抗は過電圧保護回路70のNMOS72のオン抵抗よりも大きく設定したのでNMOS72のゲート−ソース間電圧はしきい値電圧Vthを少し超える程度であり,メインバッファ回路20のNMOS22からの電流で出力信号OUTが高電圧レベル(VDD)からしきい値電圧Vthを少し超える程度下がるタイミングでメインバッファ回路40のNMOS42をオンするように設定すると過電圧保護回路70のNMOS72のソース−ドレイン間電圧は過渡的であっても低電圧レベルを超えない(VDD−VCC)程度に抑えることができる。このようにして,出力信号OUTはグランドレベル(0V)になる。
【0129】
上記のように,過電圧保護回路70のPMOS71,およびNMOS72のソース−ドレイン間には,過渡状態であっても低電圧レベル(VCC)程度の電圧が印加されるように構成した。
【0130】
(第6の実施の形態の効果)
以上のように,第6の実施の形態によれば,第2の実施の形態と同様な効果を有する3ステート出力回路を構成できる。また,メインバッファ回路20,および40の各ゲートは各々,異なる信号によって駆動されるので,そのタイミングを調整することにより,貫通電流をより少なくするように設定できるので,より低消費電力な出力回路を実現できる。
【0131】
(第7の実施の形態)
図8は第7の実施の形態を示す回路図であり,図3と共通の要素には同一の符号が付されている。第7の実施の形態は,上記第5の実施の形態,または第6の実施の形態において,プリバッファ回路30のNMOS32,メインバッファ20のNMOS22のサブストレートの接続構成をグランドから前記各NMOSのソースに換え,また,過電圧保護回路70のPMOS71のサブストレートの接続構成を高電圧電源VDDからそのソース(ノードN5)に接続を換え,過電圧保護回路70のNMOS72のサブストレートの接続構成をグランドからそのソース(ノードN6)に接続を換えた構成にしたものである。上記NMOS32,NMOS22,およびNMOS72は,P型基板上に形成されたディープNウエル領域に形成されたPウエル領域に形成され,電気的に基板と分離されたNMOSトランジスタとする。
【0132】
本実施の形態のレベル変換回路11,12は,図4に示した回路構成からなるレベル変換回路11bを採用するものとする。
【0133】
(第7の実施の形態の動作)
回路動作は上記第5の実施の形態,および第6の実施の形態と同じである。
上記第1,または第5の実施の形態において,ゲート−サブストレートの電圧が高電圧レベルVDDであっても,ゲート酸化膜にかかる電圧は低電圧レベルVCC程度であることを説明した。
【0134】
(第7の実施の形態の効果)
第7の実施の形態においては第3の実施の形態と同様な効果を有する3ステート出力回路を構成できる。また,メインバッファ回路20,および40の各ゲートは各々,異なる信号によって駆動されるので,そのタイミングを調整することにより,貫通電流をより少なくするように設定できるので,より低消費電力な出力回路を実現できる。
【0135】
(第8の実施の形態)
図9は第8の実施の形態を示す回路図であり,図7と共通の要素には同一の符号が付されている。第8の実施の形態は,上記第5の実施の形態,第6の実施の形態,または第7の実施の形態において,各MOSトランジスタを酸化膜で完全に分離されたシリコン領域に形成したものであって,SOI構造(Sillicon On Insulator)のトランジスタを用いて構成される。
【0136】
本実施の形態のレベル変換回路11,12は,図6に示した回路構成からなるレベル変換回路11cを採用するものとする。
【0137】
図1,または図7におけるバルクCMOSでのウエル領域(サブストレート)は,SOI構造ではボディ領域と呼ばれ,完全空乏型SOIでは,通常ボディはフローティング状態にして,3端子トランジスタとして表現される。また,部分空乏型SOIではボディはフローティング状態にして用いる場合と,バルクCMOSと同様にボディをソースまたは電源レベルと接続する場合がある。バルクCMOSと同様にボディをソースまたは電源レベルと接続する場合は図8に示した第7の実施の形態と同一に構成できる。図9はボディをフローティング状態にして用いる場合を示す。
【0138】
(第8の実施の形態の動作)
回路動作は上記第5の実施の形態,および第6の実施の形態と同じである。
上記第1,または第5の実施の形態の説明において,バルクCMOSの各PMOSトランジスタ,および各NMOSトランジスタを形成する拡散領域とサブストレート間のpn接合の逆バイアス耐圧は高電圧レベル(VDD)よりも大きく設定されていることを説明した。SOI構造のウエハは表面のシリコン層の下に100〜500nm程度の厚さの酸化膜が埋め込み酸化膜として形成されて,各トランジスタの形成領域は互いに同程度の平面寸法の酸化膜で分離されている。したがって,バルクCMOSの各PMOSトランジスタ,および各NMOSトランジスタを形成する拡散領域とサブストレート間のpn接合の逆バイアス耐圧に相当する分離酸化膜の耐圧は少なくとも10V以上の耐圧が確保されている。
【0139】
(第8の実施の形態の効果)
第8の実施の形態においては第4の実施の形態と同様な効果を有する3ステート出力回路を構成できる。また,メインバッファ回路20,および40の各ゲートは各々,異なる信号によって駆動されるので,そのタイミングを調整することにより,貫通電流をより少なくするように設定できるので,より低消費電力な出力回路を実現できる。
【0140】
(第9の実施の形態)
図10〜図12は第9の実施の形態を示す回路図であり,図9と共通の要素には同一の符号が付されている。
第9の実施の形態は,上記第8の実施の形態において,メインバッファ回路20,および40の各トランジスタのオン,およびオフのタイミングを調整するために遅延調整回路を付加した構成とした。図12に示す第9の実施の形態は図9に対して,制御回路50のインバータ59の出力とメインバッファ回路40のNMOSトランジスタ42のゲートとの間に遅延調整回路(DLY1)110を挿入し,制御回路50のインバータ55の出力とメインバッファ回路40のPMOSトランジスタ41のゲートとの間に遅延調整回路(DLY1)111を挿入し,プリバッファ回路30の出力とメインバッファ回路20のPMOSトランジスタ21のゲートとの間に遅延調整回路(DLY2)121を挿入し,レベル変換器12の出力OUTとメインバッファ回路20のNMOSトランジスタ22のゲートとの間に遅延調整回路(DLY2)120を挿入した。
【0141】
遅延調整回路DLY1の構成を図10に示す。
入力INはインバータ81と2入力NOR回路85の第1の入力に接続される。インバータ81の出力は2入力NOR回路82の第1の入力に接続される。2入力NOR回路82の出力はインバータ83の入力および2入力NOR回路85の第2の入力に接続される。2入力NOR回路85の出力はインバータ86,87,およびNMOSトランジスタ88,89にて構成される遅延回路に入力され,その遅延回路の出力は2入力NOR回路82の第2の入力に接続される。インバータ83の出力はインバータ84の入力に接続され,インバータ84の出力は出力OUTに接続される。上記各インバータ,および2入力NOR回路は低電圧レベル(VCC)とグランドレベルの電源電圧によって動作する。NMOSトランジスタ88,89の各ソース,ドレインはグランドレベルに接続される。NMOSトランジスタ88はインバータ86の負荷容量として,NMOSトランジスタ89はインバータ89の負荷容量として付加され遅延時間を増加させる。
【0142】
遅延調整回路DLY2の構成を図11に示す。
入力INは高電圧レベル(VDD)と低電圧レベル(VCC)との間の振幅を有する信号であって,インバータ200と2入力NAND回路240の第1の入力に接続される。インバータ200の出力は2入力NAND回路210の第1の入力に接続される。2入力NAND回路210の出力はインバータ220の入力および2入力NAND回路240の第2の入力に接続される。2入力NOR回路240の出力はインバータ250,260,およびNMOSトランジスタ270,280にて構成される遅延回路に入力され,その遅延回路の出力は2入力NAND回路210の第2の入力に接続される。インバータ220の出力はインバータ230の入力に接続され,インバータ230の出力は出力OUTに接続される。上記各インバータ,および2入力NAND回路は高電圧レベル(VDD)と低電圧レベル(VCC)の電源電圧によって動作する。NMOSトランジスタ270,280の各ソース,ドレインは低電圧レベル(VCC)に接続される。NMOSトランジスタ270はインバータ250の負荷容量として,NMOSトランジスタ280はインバータ260の負荷容量として付加され遅延時間を増加させる。
【0143】
(第9の実施の形態の動作)
図10の遅延調整回路DLY1の回路動作について説明する。まず,入力INがグランドレベルのとき,インバータ81により2入力NOR回路82の出力はグランドレベルになる。2入力NOR回路85の出力は入力が共にグランドレベルであるので低電圧レベル(VCC)になる。したがって,インバータ86,87を介して2入力NOR回路82の入力は共に低電圧レベル(VCC)になり,入力INの信号がラッチされる。出力OUTはインバータ83,84を介してグランドレベルになる。
【0144】
次に,入力INがグランドレベルから低電圧レベル(VCC)になると,2入力NOR回路85の出力がグランドレベルになるとともにインバータ81の出力がグランドレベルになる。2入力NOR回路82はインバータ86,87を介して遅延された信号が入力されてから出力に低電圧レベル(VCC)を出力する。インバータ83,84を経由して出力OUTは低電圧レベル(VCC)になる。
【0145】
次に,入力INが低電圧レベル(VCC)からグランドレベルになると,インバータ81の出力が低電圧レベル(VCC)になり,2入力NOR回路82はグランドレベルになる。インバータ83,84を経由して出力OUTはグランドレベルになる。2入力NOR回路85は2入力NOR回路82の出力を受けて低電圧レベル(VCC)になる。したがって,立ち下がり遅延時間が速く,立ち上がり遅延時間が遅い遅延調整回路として動作する。
【0146】
図11の遅延調整回路DLY2の回路動作について説明する。
まず,入力INが低電圧レベル(VCC)のとき,インバータ200の出力は高電圧レベル(VDD)になり,2入力NAND回路240の出力は高電圧レベル(VDD)になる。インバータ250,260を介して2入力NAND回路210の入力は共に高電圧レベル(VDD)になり,2入力NAND回路210の出力は入力が共に高電圧レベル(VDD)であるので低電圧レベル(VCC)になる。したがって,2入力NAND回路240の入力は共に低電圧レベル(VCC)になって,入力INの信号がラッチされる。出力OUTはインバータ220,230を介して低電圧レベル(VCC)になる。
【0147】
次に,入力INが低電圧レベル(VCC)から高電圧レベル(VDD)になると,インバータ200の出力が低電圧レベル(VCC)になり,2入力NAND回路210の出力は高電圧レベル(VDD)になる。インバータ220,230を経由して出力OUTは高電圧レベル(VDD)になる。2入力NAND回路240は2入力NAND回路210の出力を受けて低電圧レベル(VCC)になる。
【0148】
次に,入力INが高電圧レベル(VDD)から低電圧レベル(VCC)になると,2入力NAND回路240の出力が高電圧レベル(VDD)になるとともにインバータ81の出力が高電圧レベル(VDD)になる。2入力NAND回路210はインバータ250,260を介して遅延された信号が入力されてから出力に低電圧レベル(VCC)を出力する。インバータ220,230を経由して出力OUTは低電圧レベル(VCC)になる。したがって,立ち下がり遅延時間が遅く,立ち上がり遅延時間が速い遅延調整回路として動作する。
【0149】
次に,図12の出力回路の回路動作について説明する。図9に示した回路と動作はほぼ同じであり,遅延調整回路を付加したことによる違いについて説明する。
【0150】
入力データ端子51がグランドレベル,イネーブル端子52が低電圧レベルであるとき,ノードN1,N2,N3,N4はそれぞれ高電圧レベル(VDD),高電圧レベル(VDD),低電圧レベル(VCC),低電圧レベル(VCC)になる。次に入力データ端子51がグランドレベルから低電圧レベル(VCC)になると,遅延調整回路DLY1の立ち下がり遅延時間は速く設定してあるので,遅延調整回路110の出力であるノードN4,および遅延調整回路111の出力であるノードN3がグランドレベルになる。その後,遅延調整回路DLY2の立ち下がり遅延時間は遅く設定してあるので,遅延調整回路120の出力であるノードN2,および遅延調整回路121の出力であるノードN1が低電圧レベル(VCC)になる。したがって,メインバッファ回路40のNMOSトランジスタ42がオフし,メインバッファ回路40のPMOSトランジスタ41がオンした後,メインバッファ回路20のNMOSトランジスタ22がオフしメインバッファ回路20のPMOSトランジスタ21がオンして出力OUTは高電圧レベル(VDD)になる。
【0151】
次に入力データ端子51が低電圧レベル(VCC)からグランドレベルになると,遅延調整回路DLY2の立ち上がり遅延時間は速く設定してあるので,遅延調整回路120の出力であるノードN2,および遅延調整回路121の出力であるノードN1がまず高電圧レベル(VDD)になる。その後,遅延調整回路DLY1の立ち上がり遅延時間は遅く設定してあるので,遅延調整回路110の出力であるノードN4,および遅延調整回路111の出力であるノードN3が低電圧レベル(VCC)になる。したがって,メインバッファ回路20のPMOSトランジスタ21がオフしメインバッファ回路20のNMOSトランジスタ22がオンしてした後,メインバッファ回路40のPMOSトランジスタ42がオフし,メインバッファ回路40のNMOSトランジスタ41がオンして出力OUTはグランドレベルになる。
【0152】
第9の実施の形態によれば出力段のトランジスタのオン,およびオフのタイミングを調整したので,トランジスタ21,71,72,42を経由して流れる貫通電流をより少なくでき,より低消費電力な出力回路を実現できる。
【0153】
以上,添付図面を参照しながら本発明にかかる半導体集積回路の好適な実施形態について説明したが,本発明はかかる例に限定されない。当業者であれば,特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり,それらについても当然に本発明の技術的範囲に属するものと了解される。
【0154】
例えば,上記実施の形態においては,CMOSインバータ回路によりメインバッファ回路20,40が各々構成されているが,本発明はこれに限定されない。例えば,図1のメインバッファ回路20を高電圧電源と低電圧電源間にて動作する2入力NAND回路20に,メインバッファ回路40を低電圧電源とグランド間にて動作する2入力NAND回路40に置換えて,出力レベルを固定する信号(以下,固定信号という。),およびそのレベル変換した信号をそれぞれ2入力NAND回路20,40に入力するように構成することが可能である。固定信号をグランドレベルにするとノードN5は高電圧レベルになり,ノードN6は低電圧レベルになり出力OUTは高電圧レベルに設定することができ,テスト時の出力レベルの設定が容易になる。なお,固定信号が低電圧レベルのときは第1の実施の形態と同様である。すなわち,メインバッファ回路20は,高電圧レベル(VDD)と低電圧レベル(VCC)との間の振幅を有する信号を出力する論理回路であって,メインバッファ回路40は,低電圧レベル(VCC)とグランドレベルの振幅を有する信号を出力する論理回路であって,過電圧保護回路70にそれぞれ出力信号を供給するように構成してもよい。
【0155】
また,プリバッファ回路30,および制御回路50のインバータ55,59はメインバッファ回路20,または40を駆動するための回路であって,省略しても追加してもよい。
【0156】
第5〜第9の実施の形態ではCMOS回路50の出力信号をレベル変換回路11,12に入力する構成について説明したが,データ信号,およびイネーブル信号をそれぞれレベル変換した後に制御信号を生成するプリバッファ回路を構成してメインバッファ回路20を駆動するようにしても動作が損なわれることはない。
【0157】
また,MOSトランジスタに接続される低電圧電源を個別に異なる低電圧電源,またはバイアス回路に接続することによりトランジスタのオン抵抗を調節することができ,ゲート幅,またはゲート長の設定に自由度を持たせることも可能となる。
【0158】
以上,3Vと1.8Vの2電源を前提に説明したが,0.1μm世代のデバイスでは,ゲート酸化膜耐圧が1.3V程度になることが予想され,高電圧が1.8V,低電圧が1.0Vというような組み合わせで本発明を適用することも可能である。
【0159】
【発明の効果】
以上説明したように,本発明によれば,上記各トランジスタのゲート酸化膜には静的に低電圧レベルを超える電位が加わらないため,許容ゲート酸化膜耐圧が高電圧電源レベルよりも低いMOSトランジスタのみで構成できる。さらに,従来技術(図13〜図15)の出力段の構成に対して,第1のバッファ回路の第1のNチャネル型MOSトランジスタ,および第2のバッファ回路の第2のPチャネル型MOSトランジスタを付加したので,より高速に動作することが可能になり,さらに,出力信号OUTの変化時にかかる過電圧保護回路の第3のPチャネル型MOSトランジスタ,および第3のNチャネル型MOSトランジスタのソース−ドレイン間電圧を小さくできる。
【0160】
さらに,本明細書で説明したさまざまな応用例を適用することにより,さらなる優れた効果を得ることが可能である。
【図面の簡単な説明】
【図1】第1,第2の実施の形態にかかる出力回路の説明図である。
【図2】図1の出力回路に用いられるレベル変換回路の説明図である。
【図3】第3の実施の形態にかかる出力回路の説明図である。
【図4】図3の出力回路に用いられるレベル変換回路の説明図である。
【図5】第4の実施の形態にかかる出力回路の説明図である。
【図6】図5の出力回路に用いられるレベル変換回路の説明図である。
【図7】第5,第6の実施の形態にかかる出力回路の説明図である。
【図8】第7の実施の形態にかかる出力回路の説明図である。
【図9】第8の実施の形態にかかる出力回路の説明図である。
【図10】遅延調整回路DLY1の構成を示す説明図である。
【図11】遅延調整回路DLY2の構成を示す説明図である。
【図12】第9の実施の形態にかかる出力回路の説明図である。
【図13】第1の従来技術にかかるレベル変換回路の説明図である。
【図14】第2の従来技術にかかるレベル変換回路の説明図である。
【図15】図14のレベル変換回路を用いた従来の出力回路の説明図である。
【符号の説明】
11(11a,11b,11c) レベル変換回路(第1のレベル変換回路)
12(11a,11b,11c) レベル変換回路(第2のレベル変換回路)
20 メインバッファ回路(第1のバッファ回路)
21 PMOS(第1のPチャネル型MOSトランジスタ)
22 NMOS(第1のNチャネル型MOSトランジスタ)
30 プリバッファ回路(前置バッファ回路)
31 PMOS
32 NMOS
40 メインバッファ回路(第2のバッファ回路)
41 PMOS(第2のPチャネル型MOSトランジスタ)
42 NMOS(第2のNチャネル型MOSトランジスタ)
50 論理回路(制御回路部)
51 データ端子
53,54,55 インバータ
70 過電圧保護回路
71 PMOS(第3のPチャネル型MOSトランジスタ)
72 NMOS(第3のNチャネル型MOSトランジスタ)[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor integrated circuit using an output circuit for interfacing digital circuits operating with different power supply voltages.
[0002]
[Prior art]
As the miniaturization of MOS transistors progresses, the allowable gate oxide breakdown voltage decreases, and in a micro process of about 0.35 μm, it operates at a power supply voltage of about 3.3 V, and further, the most advanced micro transistor of about 0.18 μm. In the process, a power supply voltage of about 1.8V is used. Conventionally, in this fine process of 0.18 μm, in order to interface with a circuit operating at 3.3 V, both a transistor that can accept a power supply voltage of about 1.8 V and a transistor that can accept a power supply voltage of about 3.3 V are used. Then, signal level conversion from 1.8V to 3.3V was performed, and an output circuit was configured using the signal level conversion.
[0003]
(First prior art)
FIG. 13 is a circuit diagram showing the configuration of a level conversion circuit disclosed in Japanese Patent Laid-Open No. 6-216752 as a first prior art. This level conversion circuit performs level conversion from a low-voltage power supply system to a high-voltage power supply system using only MOS transistors whose gate oxide film breakdown voltage is lower than a high voltage (5 V). As shown in the figure, the level conversion circuit is composed of a level conversion unit composed of
[0004]
The case where H level and L level are respectively input to the output enable signal OE and its inverted signal OEB will be described. When the input signal IN becomes L level, the
[0005]
On the other hand, when the input signal IN becomes H level, the
[0006]
(Second prior art)
FIG. 14 is a circuit diagram showing a configuration of a level conversion circuit disclosed in Japanese Patent No. 3258229 as a second prior art. This level conversion circuit also performs level conversion from the low-voltage power supply system to the high-voltage power supply system using only MOS transistors whose gate oxide film breakdown voltage is lower than the high voltage (5 V). As shown in the figure,
[0007]
The operation of this circuit will be described below. When the input signal IN is at a low voltage level (VCC level), the
[0008]
FIG. 15 is a circuit diagram showing a configuration of a three-state output circuit using the level conversion circuit. The logic circuit of the low voltage power supply system has a
[0009]
When a ground level (0V) is input to the enable
[0010]
On the other hand, when the low voltage level (VCC) is applied to the enable
[0011]
When a low voltage level (VCC) is applied to the enable
[0012]
[Patent Document 1]
Japanese Patent Laid-Open No. 6-216752
[Patent Document 2]
Japanese Patent No. 3258229
[0013]
[Problems to be solved by the invention]
However, the conventional output circuit has the following problems.
That is, it is necessary to form both a transistor that operates with a low-voltage power supply and a transistor that has a gate oxide breakdown voltage higher than the voltage level of the high-voltage power supply. For this reason, a MOS transistor that can withstand a high voltage by increasing the gate oxide thickness and the gate length is partially formed on an integrated circuit chip for use in an output circuit, and the manufacturing process is complicated. There was a problem of becoming.
[0014]
In the first prior art (FIG. 13), the output circuit can be configured with only transistors whose gate oxide breakdown voltage is lower than the high voltage power supply level. However, the amplitude of the gate voltage (node N21) of the
[0015]
Further, the gate voltage of the PMOS 314 (the potential of the node N21) is VDD− (VB + Vth), and if (VB + Vth) is higher than 3V, the gate voltage becomes a low value. Therefore, there is a problem that the load driving capability of the output unit is lowered. Further, when the output signal OUT1 rises from 0V to 5V, that is, when the
[0016]
Also in the second prior art (FIGS. 14 and 15), an output circuit can be configured with only transistors whose gate oxide breakdown voltage is lower than the high voltage power supply level. However, there are the following problems.
[0017]
When the low voltage level (VCC) is applied to the enable
[0018]
Also, when the output node N3 falls, the output node N2 is pulled up via the
[0019]
The present invention has been made in view of the above-described problems of conventional semiconductor integrated circuits, and an object of the present invention is a novel and capable of operating at high speed and also suppressing a decrease in load driving capability. An object is to provide an improved semiconductor integrated circuit.
[0020]
[Means for Solving the Problems]
In order to solve the above-described problem, according to a first aspect of the present invention, there is provided a semiconductor integrated circuit including a first control circuit unit (50), a level conversion circuit (11a), and a first buffer circuit ( 20), a second buffer circuit (40), and an overvoltage protection circuit (70), a semiconductor integrated circuit is provided.The
[0021]
The first control circuit unit (50) receives an input signal having an amplitude between a low voltage power source to which a low voltage is applied and a ground voltage, operates by the low voltage power source, and is generated by the input signal. A first control signal pair composed of one control signal and its inverted signal, and a second control signal generated from the first control signal are output.
[0022]
The level conversion circuit (11a) receives the first control signal pair and outputs a first signal having an amplitude between a high voltage and a low voltage higher than the low voltage.
[0023]
The first buffer circuit (20) includes a first P-channel MOS transistor (21) connected between the high-voltage power supply and the first output node, the first signal being applied to the gate, 1 is applied to the gate and includes a first N-channel MOS transistor (22) connected between the first output node and the low-voltage power supply. A second signal having an amplitude between the voltages is output.
[0024]
The second buffer circuit (40) has a second P-channel MOS transistor (41) connected between the low-voltage power supply and the second output node, with the second control signal applied to the gate, A second control signal is applied to the gate, and a second N-channel MOS transistor (42) connected between the second output node and the ground is provided. The second output node has a low voltage and a ground. A third signal having an amplitude between the voltages is output.
[0025]
The overvoltage protection circuit (70) includes a third P-channel MOS transistor (71) having a second signal applied to the source, a drain connected to the third output node, and a third signal applied to the source. And a third N-channel MOS transistor (72) having a drain connected to the third output node, each gate of the third P-channel MOS transistor and the third N-channel MOS transistor. A low voltage is commonly applied, and a signal having amplitudes of a high voltage and a ground voltage is output to the outside from the third output node.
[0026]
According to such a configuration, since the potential exceeding the low voltage level is not statically applied to the gate oxide film of each of the transistors, it can be configured by only a MOS transistor whose allowable gate oxide film withstand voltage is lower than the high voltage power supply level. Further, the first N-channel MOS transistor (22) of the first buffer circuit (20) and the second buffer circuit (40) are compared with the configuration of the output stage of the prior art (FIGS. 13 and 15). ) Second P-channel MOS transistor (41) is added, so that it is possible to operate at higher speed, and the third P-channel of the overvoltage protection circuit (70) applied when the output signal OUT changes. The source-drain voltage of the type MOS transistor (71) and the third N-channel type MOS transistor (72) can be reduced.
[0027]
A first signal connected to the output side of the level conversion circuit (11a) and operating between a high voltage power source to which a high voltage is applied and a low voltage power source and having an amplitude between the high voltage and the low voltage. Can be configured to include a pre-buffer circuit (30) that outputs to the first buffer circuit (20).TheThe pre-buffer circuit (30) can adjust the timing at which the first signal is input to the first buffer circuit (20).The
[0028]
According to such a configuration, since the pre-buffer circuit (30) is formed of a CMOS inverter, the first conventional technique (FIG. 13) using the effect of turning off the source follower transistor for limiting the amplitude of the gate voltage is used. It operates at high speed, and in addition, the load drive capacity can be prevented from decreasing (Figs. 1 and 2). Since the pre-buffer circuit (30) is inserted before the first buffer circuit (20), the first buffer circuit (20) with respect to the on / off timing of the second buffer circuit (40). Therefore, the through current having a path from the high voltage power supply to the ground can be reduced via the overvoltage protection circuit (70).
[0029]
In order to solve the above-described problem, according to a second aspect of the present invention, there is provided a semiconductor integrated circuit including a first control circuit unit (50), a first level conversion circuit (11), and a second There is provided a semiconductor integrated circuit comprising a level conversion circuit (12), a first buffer circuit (20), a second buffer circuit (40), and an overvoltage protection circuit (70).The
[0030]
The first control circuit unit (50) receives a data input signal having an amplitude between a low voltage power supply to which a low voltage is applied and a ground voltage, and an enable signal and is operated by the low voltage power supply. , And a first control signal pair consisting of a first control signal generated by the enable signal and its inverted signal, a second control signal generated by the data signal and the enable signal, and a second control signal consisting of its inverted signal Control signal pair, a third control signal generated from the first control signal, and a fourth control signal generated from the second control signal are output.
[0031]
The first level conversion circuit (11) is applied with the first control signal pair and outputs a first signal having an amplitude between a high voltage and a low voltage higher than the low voltage.
[0032]
The second level conversion circuit (12) is applied with the second control signal pair and outputs a second signal having an amplitude between a high voltage and a low voltage higher than the low voltage.
[0033]
The first buffer circuit (20) includes a first P-channel MOS transistor (21) connected between the high-voltage power supply and the first output node, the first signal being applied to the gate, 2 is applied to the gate, and includes a first N-channel MOS transistor (22) connected between the first output node and the low-voltage power supply. A third signal having an amplitude between the voltages is output.
[0034]
The second buffer circuit (40) includes a second P-channel MOS transistor (41) connected between the low-voltage power supply and the second output node, with a third control signal applied to the gate, A fourth control signal is applied to the gate and includes a second N-channel MOS transistor (42) connected between the second output node and the ground, and a low voltage and a ground are provided at the second output node. A fourth signal having an amplitude between the voltages is output.
[0035]
The overvoltage protection circuit (70) includes a third P-channel MOS transistor (71) having a third signal applied to the source, a drain connected to the third output node, and a fourth signal applied to the source. And a third N-channel MOS transistor (72) having a drain connected to the third output node, each gate of the third P-channel MOS transistor and the third N-channel MOS transistor. A low voltage is commonly applied, and a signal having amplitudes of a high voltage and a ground voltage is output to the outside from the third output node.
[0036]
According to such a configuration, it is possible to realize a three-state output circuit having the same effect as the semiconductor integrated circuit according to the first aspect. Further, when a high voltage level or ground level potential is applied to the output when the output is in a high impedance state, a voltage clamped by the overvoltage protection circuit (70) appears (at node N6). An input / output shared circuit can be configured by adding an input circuit operating with a low voltage power supply.
[0037]
Further, since the gates of the first buffer circuit (20) and the second buffer circuit (40) are driven by different signals, the through current can be reduced by adjusting the timing. Since it can be set, a 3-state output circuit with lower power consumption can be realized.
[0038]
The first level conversion circuit (11) is connected to the output side and operates between a high voltage power source to which a high voltage is applied and a low voltage power source, and has a first amplitude level between the high voltage and the low voltage. It is also possible to include a pre-buffer circuit (30) that outputs one signal to the first buffer circuit (20).TheThe pre-buffer circuit (30) can adjust the timing at which the first signal is input to the first buffer circuit (20).The
[0039]
According to such a configuration, since the pre-buffer circuit (30) is formed of a CMOS inverter, the first conventional technique (FIG. 13) using the effect of turning off the source follower transistor for limiting the amplitude of the gate voltage is used. It operates at high speed, and in addition, the load drive capacity can be prevented from decreasing (Figs. 1 and 2). Since the pre-buffer circuit (30) is inserted before the first buffer circuit (20), the first buffer circuit (20) with respect to the on / off timing of the second buffer circuit (40). Therefore, the through current having a path from the high voltage power supply to the ground can be reduced via the overvoltage protection circuit (70).
[0040]
In the semiconductor integrated circuit according to the first and second aspects, the following application examples are possible.
[0041]
The on-resistance of the first P-channel MOS transistor (21) in the first buffer circuit (20) is set larger than the on-resistance of the third P-channel MOS transistor (71) in the overvoltage protection circuit (70). The ON resistance of the second N-channel MOS transistor (42) in the second buffer circuit (40) is set larger than the ON resistance of the third N-channel MOS transistor (72) in the overvoltage protection circuit (70). It is also possible toThe
[0042]
According to such a configuration, since a voltage exceeding the source-drain breakdown voltage is not applied between the source and drain of each transistor even in a transient state, the MOS transistor whose allowable source-drain breakdown voltage is lower than the high voltage power supply level. It can consist only of. In addition, since a voltage exceeding a low voltage level is not applied to the gate oxide film of each transistor even in a transient state, only a MOS transistor whose allowable gate oxide film withstand voltage is lower than a high voltage power supply level is more reliable. A high semiconductor integrated circuit can be configured.
[0043]
The substrates of the first N-channel MOS transistor (22) of the first buffer circuit (20) and the third N-channel MOS transistor (72) of the overvoltage protection circuit (70) are connected to the respective source sides. It is also possible to separate from the substrate of another N channel type MOS transistor (such as the second N channel type MOS transistor (42)).The
[0044]
According to such a configuration, the first N-channel MOS transistor (22) and the third N-channel MOS transistor (72) are formed in the P-well region electrically isolated from the substrate, and other NMOS transistors are formed. The load on the gate oxide films of the first N-channel MOS transistor (22) and the third N-channel MOS transistor (72) is separated from the P-well and connected to the source of each substrate. Is further reduced. Further, the reverse bias voltage applied to the pn junction formed by the drain and the substrate of the first N-channel MOS transistor (22) and the third N-channel MOS transistor (72) can be reduced. Further, since the influence of the substrate bias effect of the first N-channel type MOS transistor (22) is eliminated, a higher speed circuit operation can be expected.
[0045]
Further, the substrate of the third P channel type MOS transistor (71) of the overvoltage protection circuit (70) is connected to the source side, and other P channel type MOS transistors (first and second P channel type MOS transistors) are connected. (21, 41) etc.)The
[0046]
According to such a configuration, the third P-channel MOS transistor (71) is separated from the other PMOS N-wells, and each substrate is connected to the source, so that the third P-channel MOS transistor ( 71) The load on the gate oxide film can be further reduced. Further, the reverse bias voltage applied to the pn junction formed by the drain and the substrate of the third P-channel MOS transistor (71) can be reduced.
[0047]
Each P-channel MOS transistor and each N-channel MOS transistor can be formed in an element region separated by an insulating film.The
[0048]
According to such a configuration, the use of the SOI structure MOS transistor enables the body (substrate) to be used in a floating state, the voltage between the gate and the body (substrate) of each MOS transistor, and the breakdown voltage between the drain and the substrate. Need not be considered. Further, as will be described later, since the breakdown voltage between the body and the substrate is sufficiently large with respect to the high voltage level VDD, a semiconductor integrated circuit with higher reliability can be manufactured even in the most advanced fine process. In addition, since the element region is completely separated by an oxide film, the parasitic capacitances of the source and drain of each MOS transistor are reduced, and higher-speed circuit operation can be expected. Furthermore, the isolation of the SOI structure used in this embodiment is effective in reducing substrate noise and junction leakage current.
[0049]
In addition, in the above, in order to facilitate understanding, the constituent elements described in parentheses are merely the corresponding constituent elements in the embodiments described later, and the present invention is not limited thereto.
[0050]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, preferred embodiments of a semiconductor integrated circuit according to the present invention will be described in detail with reference to the accompanying drawings. In the present specification and drawings, components having substantially the same functional configuration are denoted by the same reference numerals, and redundant description is omitted.
[0051]
(First embodiment)
FIG. 1 is a circuit diagram showing a configuration of an output circuit according to the first embodiment.
As shown in FIG. 1, the output circuit includes a logic circuit 50 (an example of the first control circuit unit of the present invention), a
[0052]
(Logic circuit 50)
The
[0053]
(
The
[0054]
(Pre-buffer circuit 30)
The
[0055]
(Main buffer circuit 20)
The
[0056]
(Main buffer circuit 40)
The
[0057]
(Overvoltage protection circuit 70)
The output signal OUT of the
[0058]
In the above configuration, the
[0059]
(
FIG. 2 is a circuit diagram showing a configuration of the
As shown in FIG. 2, the
[0060]
(Inverter 150)
The
[0061]
(CMOS circuit 110)
The
[0062]
(Intermediate circuit inverter 130)
The
[0063]
(Intermediate circuit inverter 140)
The
[0064]
(CMOS circuit 120)
The
[0065]
(Inverter 160)
The
[0066]
(
The
[0067]
(PMOS152p)
The
[0068]
In the above configuration, the
[0069]
Similarly, the
[0070]
The substrate of the
[0071]
Similarly, the substrate of the
[0072]
The substrates of
[0073]
The substrate of the
[0074]
Similarly, the substrate of the
[0075]
The operating voltage limited by the gate oxide breakdown voltage of each of the PMOS transistors and NMOS transistors is equal to or higher than the voltage VCC, equal to or higher than the voltage (VDD−VCC), and is smaller than the voltage VDD. In the following description, it is assumed that the relationship of VDD> VCC ≧ (VDD−VCC) is established. Further, the reverse bias withstand voltage of the pn junction between the diffusion region forming the PMOS transistor and the NMOS transistor and the substrate is set larger than the high voltage level VDD.
[0076]
(Operation of the first embodiment)
When the low voltage level (VCC) is applied to the
[0077]
On the other hand, when the ground level (0V) is applied to the
[0078]
Therefore, it functions as an output circuit that converts a signal having an amplitude between the ground level (0V) and the low voltage level (VCC) into a signal having an amplitude between the ground level (0V) and the high voltage level (VDD) and outputs the signal. .
[0079]
The
[0080]
In such an operation, a voltage higher than the low voltage level VCC is not applied between the gate and source or drain of each MOS transistor. Also, a voltage higher than the low voltage level VCC is not applied between the gate and the substrate except for the NMOSs 22 and 32. When the MOS transistor is turned on and the channel is formed, the channel is at the same potential as the source, so that only the gate-source voltage is applied to the gate oxide film regardless of the source-substrate voltage (VCC). . On the other hand, when the MOS transistor is turned off and no channel is formed, the sum of the gate-source voltage Vgs and the source-substrate voltage Vsb, the voltage Vgs + Vsb, is divided into the gate oxide film and the depletion layer under the gate. The As Vsb increases, the depletion layer spreads and the voltage applied to the gate oxide film does not increase so much. For the above reasons, even when Vsb is applied, the maximum voltage applied to the gate oxide film is the same as in the prior art, and the reliability of the gate oxide film is not impaired.
[0081]
(Effects of the first embodiment)
As described above, according to the first embodiment, since the potential exceeding the low voltage level is not statically applied to the gate oxide film of each transistor, the allowable gate oxide film breakdown voltage is higher than the high voltage power supply level. It can be composed only of low MOS transistors. Further, since the pre-buffer circuit is composed of a CMOS inverter, it operates at a higher speed than the first prior art (FIG. 13) using the effect of turning off the source follower transistor to limit the amplitude of the gate voltage, and additionally drives the load. The decline in ability is also suppressed.
[0082]
Furthermore, since the
[0083]
Further, since the
[0084]
(Second Embodiment)
In the second embodiment, the on-resistance of the
[0085]
(Operation of Second Embodiment)
When the
[0086]
The
[0087]
On the other hand, when the
[0088]
At this time, the on-resistance of the
[0089]
As described above, a voltage of about a low voltage level (VCC) is applied between the source and drain of the
[0090]
(Effect of the second embodiment)
As described above, according to the second embodiment, since a voltage exceeding a low voltage level is not applied between the source and drain of each transistor even in a transient state, the allowable source-drain breakdown voltage is high. It can be composed of only MOS transistors lower than the power supply level. In addition, since a voltage exceeding a low voltage level is not applied to the gate oxide film of each transistor even in a transient state, only a MOS transistor whose allowable gate oxide film withstand voltage is lower than a high voltage power supply level is more reliable. A high output circuit can be configured.
[0091]
(Third embodiment)
FIG. 3 is a circuit diagram showing a third embodiment. Elements common to those in FIG. In the third embodiment, the connection configuration of the
[0092]
In the present embodiment, the
[0093]
The
[0094]
(Operation of the third embodiment)
The circuit operation is the same as in the first embodiment and the second embodiment.
In the first embodiment, it has been described that the voltage applied to the gate oxide film is about the low voltage level VCC even when the gate-substrate voltage is the high voltage level VDD.
[0095]
(Effect of the third embodiment)
In the third embodiment,
[0096]
The element isolation technology such as the triple well structure used in this embodiment has been adopted in LSIs using a fine process for the purpose of reducing substrate noise and leakage current. However, the process is expected to be increasingly adopted as the process becomes finer in the future, and the process is not complicated only for the configuration of this embodiment.
[0097]
(Fourth embodiment)
FIG. 5 is a circuit diagram showing the fourth embodiment. Elements common to FIG. 1 are denoted by the same reference numerals. In the fourth embodiment, each MOS transistor is formed in a silicon region completely separated by an oxide film in the first embodiment, the second embodiment, or the third embodiment. In this case, a transistor having an SOI (Silicon On Insulator) structure is used.
[0098]
The well region (substrate) in the bulk CMOS in FIG. 1 is called a body region in the SOI structure, and in the fully depleted SOI, the body is usually in a floating state and expressed as a three-terminal transistor. In the partially depleted SOI, there are a case where the body is used in a floating state and a case where the body is connected to a source or a power supply level as in the case of bulk CMOS. Similar to the bulk CMOS, when the body is connected to the source or the power supply level, it can be configured in the same manner as the first or third embodiment shown in FIGS. FIG. 5 shows a case where the body is used in a floating state.
[0099]
In the present embodiment, the
[0100]
The
[0101]
(Operation of the fourth embodiment)
The circuit operation is the same as in the first embodiment and the second embodiment.
In the description of the first embodiment, the reverse bias breakdown voltage of the pn junction between the diffusion region and the substrate forming each PMOS transistor and each NMOS transistor of the bulk CMOS is set to be larger than the high voltage level VDD. I explained that. An SOI structure wafer has an oxide film with a thickness of about 100 to 500 nm formed as a buried oxide film under a silicon layer on the surface, and the formation regions of each transistor are separated by oxide films having the same plane dimensions. Yes. Therefore, the breakdown voltage of the isolation oxide film corresponding to the reverse bias breakdown voltage of the pn junction between the diffusion region and the substrate forming each PMOS transistor and each NMOS transistor of the bulk CMOS is ensured to be at least 10V or more.
[0102]
(Effect of the fourth embodiment)
In the fourth embodiment, by using the SOI structure MOS transistor, the body (substrate) can be used in a floating state, the voltage between the gate and the body (substrate) of each MOS transistor, and between the drain and the substrate. It is not necessary to consider the pressure resistance of Further, as described above, since the breakdown voltage between the body and the substrate is sufficiently large with respect to the high voltage level VDD, a semiconductor integrated circuit with higher reliability can be manufactured even in the most advanced fine process.
[0103]
In addition, since the element region is completely separated by an oxide film, the parasitic capacitances of the source and drain of each MOS transistor are reduced, and higher-speed circuit operation can be expected. Furthermore, the isolation of the SOI structure used in this embodiment is effective in reducing substrate noise and junction leakage current.
[0104]
(Fifth embodiment)
FIG. 7 is a circuit diagram showing a fifth embodiment, and constitutes a three-state output circuit.
As shown in FIG. 7, the output circuit includes a logic circuit 50 (an example of the first control circuit unit of the present invention) and a first level conversion circuit 11 (an example of the first level conversion circuit of the present invention). ), A second level conversion circuit 12 (an example of the second level conversion circuit of the present invention), a pre-buffer circuit 30 (an example of the pre-buffer circuit of the present invention), and a main buffer circuit 20 (of the present invention). An example of the first buffer circuit), a main buffer circuit 40 (an example of the second buffer circuit of the present invention), and an overvoltage protection circuit 70 (an example of the overvoltage protection circuit of the present invention) are configured. Hereinafter, it demonstrates in order.
[0105]
(Logic circuit 50)
The
[0106]
(Level conversion circuit 11)
The
[0107]
(Level conversion circuit 12)
The
[0108]
(Pre-buffer circuit 30)
The
[0109]
(Main buffer circuit 20)
The
[0110]
(Main buffer circuit 40)
The
[0111]
(Overvoltage protection circuit 70)
The output signal OUT of the
[0112]
In the above configuration, the
[0113]
The
[0114]
The operating voltage limited by the gate oxide breakdown voltage of each of the PMOS transistors and NMOS transistors is equal to or higher than the voltage VCC, equal to or higher than the voltage (VDD−VCC), and is smaller than the voltage VDD. In the following description, it is assumed that the relationship of VDD> VCC ≧ (VDD−VCC) is established.
Further, the reverse bias withstand voltage of the pn junction between the diffusion region forming the PMOS transistor and the NMOS transistor and the substrate is set larger than the high voltage level VDD.
[0115]
(Operation of the fifth embodiment)
When the ground level (0 V) is input to the enable
[0116]
When the low voltage level (VCC) is applied to the enable
[0117]
On the other hand, when the low voltage level (VCC) is applied to the enable
[0118]
Therefore, a signal having an amplitude between the ground level (0 V) and the low voltage level (VCC) is converted into a signal having an amplitude between the ground level (0 V) and the high voltage level (VDD) according to the control signal, It functions as a 3-state output circuit that outputs the impedance state.
[0119]
The
[0120]
In such an operation, a voltage higher than the low voltage level VCC is not applied between the gate and source or drain of each MOS transistor. Also, a voltage higher than the low voltage level VCC is not applied between the gate and the substrate except for the NMOSs 22 and 32. When the MOS transistor is turned on and the channel is formed, the channel is at the same potential as the source, so that only the gate-source voltage is applied to the gate oxide film regardless of the source-substrate voltage (VCC). . On the other hand, when the MOS transistor is turned off and no channel is formed, the sum of the gate-source voltage Vgs and the source-substrate voltage Vsb, the voltage Vgs + Vsb, is divided into the gate oxide film and the depletion layer under the gate. The As Vsb increases, the depletion layer spreads and the voltage applied to the gate oxide film does not increase so much. For the above reasons, even when Vsb is applied, the maximum voltage applied to the gate oxide film is the same as in the prior art, and the reliability of the gate oxide film is not impaired.
[0121]
(Effect of 5th Embodiment)
As described above, according to the fifth embodiment, a three-state output circuit having effects similar to those of the first embodiment can be realized. Further, since the gates of the
[0122]
Further, when a high voltage level or ground level potential is applied to the output when the output is in a high impedance state, the voltage clamped by the
[0123]
(Sixth embodiment)
In the sixth embodiment, the on-resistance of the
[0124]
When the ground level (0 V) is input to the enable
[0125]
When the low voltage level (VCC) is applied to the enable
[0126]
At this time, the on-resistance of the
[0127]
On the other hand, when the low voltage level (VCC) is applied to the enable
[0128]
At this time, the on-resistance of the
[0129]
As described above, a voltage of about a low voltage level (VCC) is applied between the source and drain of the
[0130]
(Effect of 6th Embodiment)
As described above, according to the sixth embodiment, a three-state output circuit having the same effect as that of the second embodiment can be configured. Further, since the gates of the
[0131]
(Seventh embodiment)
FIG. 8 is a circuit diagram showing the seventh embodiment. Elements common to FIG. 3 are given the same reference numerals. In the seventh embodiment, the connection configuration of the
[0132]
The
[0133]
(Operation of the seventh embodiment)
The circuit operation is the same as in the fifth and sixth embodiments.
In the first or fifth embodiment, it has been described that the voltage applied to the gate oxide film is about the low voltage level VCC even when the gate-substrate voltage is the high voltage level VDD.
[0134]
(Effect of 7th Embodiment)
In the seventh embodiment, a three-state output circuit having the same effect as that of the third embodiment can be configured. Further, since the gates of the
[0135]
(Eighth embodiment)
FIG. 9 is a circuit diagram showing the eighth embodiment. Elements common to FIG. 7 are given the same reference numerals. In the eighth embodiment, each MOS transistor is formed in a silicon region completely separated by an oxide film in the fifth embodiment, the sixth embodiment, or the seventh embodiment. In this case, a transistor having an SOI structure (Silicon On Insulator) is used.
[0136]
The
[0137]
The well region (substrate) in the bulk CMOS shown in FIG. 1 or FIG. 7 is called a body region in the SOI structure, and in the fully depleted SOI, the body is usually expressed as a three-terminal transistor in a floating state. In the partially depleted SOI, there are a case where the body is used in a floating state and a case where the body is connected to a source or a power supply level as in the case of bulk CMOS. Similar to the bulk CMOS, when the body is connected to the source or the power supply level, it can be configured in the same way as the seventh embodiment shown in FIG. FIG. 9 shows a case where the body is used in a floating state.
[0138]
(Operation of the eighth embodiment)
The circuit operation is the same as in the fifth and sixth embodiments.
In the description of the first or fifth embodiment, the reverse bias withstand voltage of the pn junction between the bulk CMOS PMOS transistors and the diffusion regions forming the NMOS transistors and the substrate is higher than the high voltage level (VDD). Explained that it was set too large. An SOI structure wafer has an oxide film with a thickness of about 100 to 500 nm formed as a buried oxide film under a silicon layer on the surface, and the formation regions of each transistor are separated by oxide films having the same plane dimensions. Yes. Therefore, the breakdown voltage of the isolation oxide film corresponding to the reverse bias breakdown voltage of the pn junction between the diffusion region and the substrate forming each PMOS transistor and each NMOS transistor of the bulk CMOS is ensured to be at least 10V or more.
[0139]
(Effect of 8th Embodiment)
In the eighth embodiment, a three-state output circuit having the same effect as that of the fourth embodiment can be configured. Further, since the gates of the
[0140]
(Ninth embodiment)
10 to 12 are circuit diagrams showing the ninth embodiment. Elements common to those in FIG. 9 are given the same reference numerals.
In the ninth embodiment, a delay adjustment circuit is added to adjust the on and off timings of the transistors of the
[0141]
The configuration of the delay adjustment circuit DLY1 is shown in FIG.
Input IN is connected to
[0142]
The configuration of the delay adjustment circuit DLY2 is shown in FIG.
The input IN is a signal having an amplitude between a high voltage level (VDD) and a low voltage level (VCC), and is connected to the first input of the
[0143]
(Operation of the ninth embodiment)
The circuit operation of the delay adjustment circuit DLY1 in FIG. 10 will be described. First, when the input IN is at the ground level, the output of the 2-input NOR
[0144]
Next, when the input IN changes from the ground level to the low voltage level (VCC), the output of the 2-input NOR
[0145]
Next, when the input IN changes from the low voltage level (VCC) to the ground level, the output of the
[0146]
The circuit operation of the delay adjustment circuit DLY2 in FIG. 11 will be described.
First, when the input IN is at a low voltage level (VCC), the output of the
[0147]
Next, when the input IN changes from the low voltage level (VCC) to the high voltage level (VDD), the output of the
[0148]
Next, when the input IN changes from the high voltage level (VDD) to the low voltage level (VCC), the output of the two-
[0149]
Next, the circuit operation of the output circuit of FIG. 12 will be described. The operation is almost the same as the circuit shown in FIG. 9, and the difference due to the addition of the delay adjustment circuit will be described.
[0150]
When the
[0151]
Next, when the
[0152]
According to the ninth embodiment, since the on and off timings of the transistors in the output stage are adjusted, the through current flowing through the
[0153]
The preferred embodiments of the semiconductor integrated circuit according to the present invention have been described above with reference to the accompanying drawings, but the present invention is not limited to such examples. It will be obvious to those skilled in the art that various changes or modifications can be conceived within the scope of the technical idea described in the claims, and these are naturally within the technical scope of the present invention. It is understood that it belongs.
[0154]
For example, in the above embodiment, the
[0155]
The
[0156]
In the fifth to ninth embodiments, the configuration in which the output signal of the
[0157]
In addition, by connecting the low-voltage power supply connected to the MOS transistor to a different low-voltage power supply or a bias circuit, the on-resistance of the transistor can be adjusted, and the gate width or gate length can be set freely. It is also possible to have it.
[0158]
The above description is based on the assumption of two power supplies of 3V and 1.8V. However, in the 0.1 μm generation device, the gate oxide film breakdown voltage is expected to be about 1.3V, the high voltage is 1.8V, and the low voltage It is also possible to apply the present invention in such a combination that is 1.0V.
[0159]
【The invention's effect】
As described above, according to the present invention, since the potential exceeding the low voltage level is not statically applied to the gate oxide film of each transistor, the MOS transistor whose allowable gate oxide film breakdown voltage is lower than the high voltage power supply level. It can consist only of. Furthermore, the first N-channel MOS transistor of the first buffer circuit and the second P-channel MOS transistor of the second buffer circuit are added to the configuration of the output stage of the prior art (FIGS. 13 to 15). Can be operated at higher speed, and the source of the third P-channel MOS transistor and the third N-channel MOS transistor in the overvoltage protection circuit applied when the output signal OUT changes. The drain-to-drain voltage can be reduced.
[0160]
Furthermore, by applying various application examples described in the present specification, it is possible to obtain further excellent effects.
[Brief description of the drawings]
FIG. 1 is an explanatory diagram of an output circuit according to first and second embodiments;
FIG. 2 is an explanatory diagram of a level conversion circuit used in the output circuit of FIG.
FIG. 3 is an explanatory diagram of an output circuit according to a third embodiment.
4 is an explanatory diagram of a level conversion circuit used in the output circuit of FIG. 3;
FIG. 5 is an explanatory diagram of an output circuit according to a fourth embodiment;
6 is an explanatory diagram of a level conversion circuit used in the output circuit of FIG. 5;
FIG. 7 is an explanatory diagram of an output circuit according to fifth and sixth embodiments;
FIG. 8 is an explanatory diagram of an output circuit according to a seventh embodiment.
FIG. 9 is an explanatory diagram of an output circuit according to an eighth embodiment.
FIG. 10 is an explanatory diagram showing a configuration of a delay adjustment circuit DLY1.
FIG. 11 is an explanatory diagram showing a configuration of a delay adjustment circuit DLY2.
FIG. 12 is an explanatory diagram of an output circuit according to a ninth embodiment.
FIG. 13 is an explanatory diagram of a level conversion circuit according to a first conventional technique.
FIG. 14 is an explanatory diagram of a level conversion circuit according to a second prior art.
15 is an explanatory diagram of a conventional output circuit using the level conversion circuit of FIG. 14;
[Explanation of symbols]
11 (11a, 11b, 11c) Level conversion circuit (first level conversion circuit)
12 (11a, 11b, 11c) Level conversion circuit (second level conversion circuit)
20 Main buffer circuit (first buffer circuit)
21 PMOS (first P-channel MOS transistor)
22 NMOS (first N-channel MOS transistor)
30 Pre-buffer circuit (Pre-buffer circuit)
31 PMOS
32 NMOS
40 Main buffer circuit (second buffer circuit)
41 PMOS (second P-channel MOS transistor)
42 NMOS (second N-channel MOS transistor)
50 logic circuit (control circuit)
51 Data terminal
53, 54, 55 Inverter
70 Overvoltage protection circuit
71 PMOS (third P-channel MOS transistor)
72 NMOS (third N-channel MOS transistor)
Claims (14)
低電圧が印加される低電圧電源とグランド電圧との間の振幅を有する入力信号が印加され,低電圧電源により動作し,前記入力信号によって生成される第1の制御信号とその反転信号から成る第1の制御信号対と,第1の制御信号から生成される第2の制御信号とを出力する第1の制御回路部と;
前記第1の制御信号対が印加され,前記低電圧よりも高い高電圧と前記低電圧との間の振幅を有する第1の信号を出力するレベル変換回路と;
前記第1の信号がゲートに印加され,前記高電圧電源と第1の出力ノードとの間に接続された第1のPチャネル型MOSトランジスタと,前記第1の信号がゲートに印加され,前記第1の出力ノードと前記低電圧電源との間に接続された第1のNチャネル型MOSトランジスタとを備え,前記第1の出力ノードに前記高電圧と前記低電圧との間の振幅を有する第2の信号を出力する第1のバッファ回路と;
前記第2の制御信号がゲートに印加され,前記低電圧電源と第2の出力ノードとの間に接続された第2のPチャネル型MOSトランジスタと,前記第2の制御信号がゲートに印加され,前記第2の出力ノードとグランドとの間に接続された第2のNチャネル型MOSトランジスタとを備え,前記第2の出力ノードに前記低電圧と前記グランド電圧との間の振幅を有する第3の信号を出力する第2のバッファ回路と;
前記第2の信号がソースに印加され,第3の出力ノードにドレインが接続された第3のPチャネル型MOSトランジスタと,前記第3の信号がソースに印加され,前記第3の出力ノードにドレインが接続された第3のNチャネル型MOSトランジスタとを備え,前記第3のPチャネル型MOSトランジスタ,および前記第3のNチャネル型MOSトランジスタの各ゲートに低電圧が共通に印加され前記第3の出力ノードより前記高電圧とグランド電圧の振幅を有する信号を外部に出力する過電圧保護回路と;
を備え,
前記第1のバッファ回路における前記第1のPチャネル型MOSトランジスタのオン抵抗は前記過電圧保護回路における前記第3のPチャネル型MOSトランジスタのオン抵抗よりも大きく設定し,
前記第2のバッファ回路における前記第2のNチャネル型MOSトランジスタのオン抵抗は前記過電圧保護回路における前記第3のNチャネル型MOSトランジスタのオン抵抗よりも大きく設定したことを特徴とする,半導体集積回路。A semiconductor integrated circuit:
An input signal having an amplitude between a low voltage power supply to which a low voltage is applied and a ground voltage is applied, and is operated by the low voltage power supply, and includes a first control signal generated by the input signal and its inverted signal A first control circuit unit that outputs a first control signal pair and a second control signal generated from the first control signal;
A level conversion circuit which is applied with the first control signal pair and outputs a first signal having an amplitude between a high voltage higher than the low voltage and the low voltage;
The first signal is applied to the gate, the first P-channel MOS transistor connected between the high-voltage power supply and the first output node, the first signal is applied to the gate, A first N-channel MOS transistor connected between a first output node and the low-voltage power supply, wherein the first output node has an amplitude between the high voltage and the low voltage. A first buffer circuit for outputting a second signal;
The second control signal is applied to the gate, the second P-channel MOS transistor connected between the low-voltage power supply and the second output node, and the second control signal is applied to the gate. , And a second N-channel MOS transistor connected between the second output node and the ground, and the second output node has a second amplitude having an amplitude between the low voltage and the ground voltage. A second buffer circuit for outputting a signal of 3;
The second signal is applied to the source, a third P-channel MOS transistor having a drain connected to a third output node, and the third signal is applied to the source and applied to the third output node. A third N-channel MOS transistor having a drain connected thereto, and a low voltage is commonly applied to the respective gates of the third P-channel MOS transistor and the third N-channel MOS transistor. An overvoltage protection circuit for outputting a signal having the amplitude of the high voltage and the ground voltage to the outside from three output nodes;
Equipped with a,
An on-resistance of the first P-channel MOS transistor in the first buffer circuit is set larger than an on-resistance of the third P-channel MOS transistor in the overvoltage protection circuit;
An on-resistance of the second N-channel MOS transistor in the second buffer circuit is set larger than an on-resistance of the third N-channel MOS transistor in the overvoltage protection circuit. circuit.
低電圧が印加される低電圧電源とグランド電圧との間の振幅を有する入力信号が印加され,低電圧電源により動作し,前記入力信号によって生成される第1の制御信号とその反転信号から成る第1の制御信号対と,第1の制御信号から生成される第2の制御信号とを出力する第1の制御回路部と; An input signal having an amplitude between a low voltage power supply to which a low voltage is applied and a ground voltage is applied, and is operated by the low voltage power supply, and includes a first control signal generated by the input signal and its inverted signal A first control circuit unit that outputs a first control signal pair and a second control signal generated from the first control signal;
前記第1の制御信号対が印加され,前記低電圧よりも高い高電圧と前記低電圧との間の振幅を有する第1の信号を出力するレベル変換回路と; A level conversion circuit that is applied with the first control signal pair and outputs a first signal having an amplitude between a high voltage higher than the low voltage and the low voltage;
前記第1の信号がゲートに印加され,前記高電圧電源と第1の出力ノードとの間に接続された第1のPチャネル型MOSトランジスタと,前記第1の信号がゲートに印加され,前記第1の出力ノードと前記低電圧電源との間に接続された第1のNチャネル型MOSトランジスタとを備え,前記第1の出力ノードに前記高電圧と前記低電圧との間の振幅を有する第2の信号を出力する第1のバッファ回路と; The first signal is applied to the gate, the first P-channel MOS transistor connected between the high-voltage power supply and the first output node, the first signal is applied to the gate, A first N-channel MOS transistor connected between a first output node and the low-voltage power supply, wherein the first output node has an amplitude between the high voltage and the low voltage. A first buffer circuit for outputting a second signal;
前記第2の制御信号がゲートに印加され,前記低電圧電源と第2の出力ノードとの間に接続された第2のPチャネル型MOSトランジスタと,前記第2の制御信号がゲートに印加され,前記第2の出力ノードとグランドとの間に接続された第2のNチャネル型MOS The second control signal is applied to the gate, the second P-channel MOS transistor connected between the low-voltage power supply and the second output node, and the second control signal is applied to the gate. , A second N-channel MOS connected between the second output node and the ground トランジスタとを備え,前記第2の出力ノードに前記低電圧と前記グランド電圧との間の振幅を有する第3の信号を出力する第2のバッファ回路と;A second buffer circuit including a transistor and outputting a third signal having an amplitude between the low voltage and the ground voltage to the second output node;
前記第2の信号がソースに印加され,第3の出力ノードにドレインが接続された第3のPチャネル型MOSトランジスタと,前記第3の信号がソースに印加され,前記第3の出力ノードにドレインが接続された第3のNチャネル型MOSトランジスタとを備え,前記第3のPチャネル型MOSトランジスタ,および前記第3のNチャネル型MOSトランジスタの各ゲートに低電圧が共通に印加され前記第3の出力ノードより前記高電圧とグランド電圧の振幅を有する信号を外部に出力する過電圧保護回路と; The second signal is applied to the source, a third P-channel MOS transistor having a drain connected to a third output node, and the third signal is applied to the source and applied to the third output node. A third N-channel MOS transistor having a drain connected thereto, and a low voltage is commonly applied to the respective gates of the third P-channel MOS transistor and the third N-channel MOS transistor. An overvoltage protection circuit for outputting a signal having the amplitude of the high voltage and the ground voltage from three output nodes;
を備え,With
前記第1のバッファ回路の前記第1のNチャネル型MOSトランジスタ,および前記過電圧保護回路の前記第3のNチャネル型MOSトランジスタのサブストレートをそれぞれのソース側に接続して,前記第2のNチャネル型MOSトランジスタのサブストレートと分離したことを特徴とする,記載の半導体集積回路。The first N-channel MOS transistor of the first buffer circuit and the substrate of the third N-channel MOS transistor of the overvoltage protection circuit are connected to the respective source sides, and the second N The semiconductor integrated circuit according to claim 1, wherein the semiconductor integrated circuit is separated from a substrate of a channel type MOS transistor.
低電圧が印加される低電圧電源とグランド電圧との間の振幅を有するデータ入力信号,およびイネーブル信号が印加され,前記低電圧電源により動作し,前記データ信号,および前記イネーブル信号によって生成される第1の制御信号とその反転信号から成る第1の制御信号対と,前記データ信号,および前記イネーブル信号によって生成される第2の制御信号とその反転信号から成る第2の制御信号対と,第1の制御信号から生成される第3の制御信号と,第2の制御信号から生成される第4の制御信号とを出力する第1の制御回路部と;
前記第1の制御信号対が印加され,前記低電圧よりも高い高電圧と前記低電圧との間の振幅を有する第1の信号を出力する第1のレベル変換回路と;
前記第2の制御信号対が印加され,前記低電圧よりも高い高電圧と前記低電圧との間の振幅を有する第2の信号を出力する第2のレベル変換回路と;
前記第1の信号がゲートに印加され,前記高電圧電源と第1の出力ノードとの間に接続された第1のPチャネル型MOSトランジスタと,前記第2の信号がゲートに印加され,前記第1の出力ノードと前記低電圧電源との間に接続された第1のNチャネル型MOSトランジスタとを備え,前記第1の出力ノードに前記高電圧と前記低電圧との間の振幅を有する第3の信号を出力する第1のバッファ回路と;
前記第3の制御信号がゲートに印加され,前記低電圧電源と第2の出力ノードとの間に接続された第2のPチャネル型MOSトランジスタと,前記第4の制御信号がゲートに印加され,前記第2の出力ノードとグランドとの間に接続された第2のNチャネル型MOSトランジスタとを備え,前記第2の出力ノードに前記低電圧と前記グランド電圧との間の振幅を有する第4の信号を出力する第2のバッファ回路と;
前記第3の信号がソースに印加され,第3の出力ノードにドレインが接続された第3のPチャネル型MOSトランジスタと,前記第4の信号がソースに印加され,前記第3の出力ノードにドレインが接続された第3のNチャネル型MOSトランジスタとを備え,前記第3のPチャネル型MOSトランジスタ,および前記第3のNチャネル型MOSトランジスタの各ゲートに低電圧が共通に印加され前記第3の出力ノードより前記高電圧とグランド電圧の振幅を有する信号を外部に出力する過電圧保護回路と;
を備えたことを特徴とする,半導体集積回路。A semiconductor integrated circuit:
A data input signal having an amplitude between a low voltage power supply to which a low voltage is applied and a ground voltage, and an enable signal are applied, and are operated by the low voltage power supply, and are generated by the data signal and the enable signal A first control signal pair consisting of a first control signal and its inverted signal; a second control signal pair consisting of a second control signal generated by the data signal and the enable signal and its inverted signal; A first control circuit unit that outputs a third control signal generated from the first control signal and a fourth control signal generated from the second control signal;
A first level conversion circuit to which the first control signal pair is applied and which outputs a first signal having an amplitude between a high voltage higher than the low voltage and the low voltage;
A second level conversion circuit for applying the second control signal pair and outputting a second signal having an amplitude between a high voltage higher than the low voltage and the low voltage;
The first signal is applied to the gate, the first P-channel MOS transistor connected between the high-voltage power supply and the first output node, the second signal is applied to the gate, A first N-channel MOS transistor connected between a first output node and the low-voltage power supply, wherein the first output node has an amplitude between the high voltage and the low voltage. A first buffer circuit for outputting a third signal;
The third control signal is applied to the gate, the second P-channel MOS transistor connected between the low voltage power supply and the second output node, and the fourth control signal is applied to the gate. , And a second N-channel MOS transistor connected between the second output node and the ground, and the second output node has a second amplitude having an amplitude between the low voltage and the ground voltage. A second buffer circuit for outputting a signal of 4;
The third signal is applied to the source, the third P-channel MOS transistor having the drain connected to the third output node, the fourth signal is applied to the source, and the third output node is connected to the third output node. A third N-channel MOS transistor having a drain connected thereto, and a low voltage is commonly applied to the respective gates of the third P-channel MOS transistor and the third N-channel MOS transistor. An overvoltage protection circuit for outputting a signal having the amplitude of the high voltage and the ground voltage to the outside from three output nodes;
A semiconductor integrated circuit comprising:
前記第2のバッファ回路における前記第2のNチャネル型MOSトランジスタのオン抵抗は前記過電圧保護回路における前記第3のNチャネル型MOSトランジスタのオン抵抗よりも大きく設定したことを特徴とする,請求項8〜10のいずれかに記載の半導体集積回路。An on-resistance of the first P-channel MOS transistor in the first buffer circuit is set larger than an on-resistance of the third P-channel MOS transistor in the overvoltage protection circuit;
The on-resistance of the second N-channel MOS transistor in the second buffer circuit is set larger than the on-resistance of the third N-channel MOS transistor in the overvoltage protection circuit. The semiconductor integrated circuit according to any one of 8 to 10.
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