JP3728317B2 - 半導体装置とその製造方法 - Google Patents

Description

本発明は、薄型のＩＣメモリカードモジュール等の薄型半導体装置として用いられ、配線板（Printed Wiring Board；以下、ＰＷＢという）に半導体素子を表面実装型で搭載した半導体装置とその製造方法に関するものである。

特開昭５５−５６６４７号公報

半導体集積回路のうちで腕時計、カメラ、ＩＣカード等に使用されるものには、厚さが０．５〜２mm程度の極めて薄型のパッケージ構造が要求される。従来の半導体装置は、リードフレームの所定位置に半導体素子を搭載して樹脂封止を行うか、または、上記特許文献１に示すように、ガラスエポキシ等からなるＰＷＢに半導体集積回路等の半導体素子を直接搭載し、その半導体素子をＰＷＢ上の金属配線にワイヤーで接続した後、エポキシ樹脂等で封止している。即ち、上記文献には、チップ・オン・ボードのパッケージが示されている。

ＰＷＢの表面には、外部端子となるパターンが形成されており、このパターンがＰＷＢの裏面に形成されたポンディング用パターンに、スルーホールを介して接続されている。半導体素子はＰＷＢの裏面に接着材を用いて固定され、その半導体素子の下面、つまり、ＰＷＢに接していない面に形成されたパッドが、ＰＷＢのポンディング用パターンにワイヤで接続される。半導体素子のパッドが周囲のポンディング用パタ一ンに接続された後、該半導体素子が樹脂によって封止成形され、半導体装置が完成する。

しかしながら、従来の半導体装置では、次のような課題があった。
リードフレームを用いた半導体装置では、半導体装置全体の厚さと面積が大きくなる。また、前記特許文献１に示された方法によれば、半導体素子の搭載されるＰＷＢの表裏２面にパターンを形成する必要があるので、銅箔を表裏に貼付した構造の両面基板を用いなければならず、スルーホールも所定数だけ形成する必要があった。さらに、半導体素子の搭載部分を薄型化するためには、ＰＷＢに座ぐり加工を施す必要もあった。即ち、加工面及びコスト面で大きな課題があり、技術的に満足できるものが得られなかった。

本発明は、片面基板を用いて構造が簡素化され、厚さが薄く、かつ小型の半導体装置とその製造方法を提供することを目的としている。

本発明は、半導体装置において、配線パターンが形成された第１面及び該第１面に対向する第２面を貫通する貫通孔が形成されたＰＷＢと、前記配線パターンの一部を絶縁被覆するソルダーレジストと、主面に設けたパッドが前記貫通孔から露出されるように、前記ＰＷＢの前記第２面上に配置される半導体素子と、前記ＰＷＢの前記第２面と前記半導体素子の前記主面との間に設けられ、前記半導体素子を前記ＰＷＢに固着するフイルム形状の接着材と、前記貫通孔を通じて、前記半導体素子の前記パッドと前記ＰＷＢの前記配線パターンとを電気的に接続するワイヤーと、前記貫通孔に充填される封止材と、前記ＰＷＢの前記第１面上に設けられ前記配線パターンと電気的に接続される導電体とを備え、前記導電体の先端は前記ＰＷＢの前記第１面を基準として前記封止材の上面よりも高いことを特徴としている。

本発明では、貫通孔が形成された片面ＰＷＢの裏面側（第２面）に、この貫通孔からパッドが露出するように半導体素子を搭載し、これらをフイルム形状の接着材で固着すると共に、このＰＷＢの表面（第１面）の配線パターンと半導体素子のパッドとをワイヤーで電気的に接続し、この貫通孔を封止材で充填して半導体装置を構成している。更に、ＰＷＢ表面の配線パターンに外部に電気的に接続するための導電体を設けている。これにより、片面基板を用いて構造が簡素化され、厚さが薄く、かつ小型の半導体装置を得ることができる。

ＰＷＢの表面の配線パターンの一部をソルダーレジストで被覆した後、裏面に薄いフイルム状の接着材で半導体素子を固定し、この半導体素子のパッドとＰＷＢの配線パターンの間を貫通孔を通してワイヤーで接続する。更に、貫通孔にエポキシ系樹脂による封止材を充填すると共に、配線パターンを被覆したソルダーレジストの上もこの封止材で覆う。そして、配線パターン上に先端が封止材よりも高くなるように、外部接続用の導電体を設ける。

図１は、参考例１の半導体装置の断面図である。
この半導体装置には、片面基板のＰＷＢ１０が用いられ、そのＰＷＢ１０の第１面である表面に配線パターン１１が形成されている。ＰＷＢ１０の第２面である裏面には、半導体素子２０が搭載されている。ＰＷＢ１０の中央には貫通孔１２が設けられ、半導体素子２０の端子と配線パターン１１とが、この貫通孔１２を通る導電材であるワイヤーで接続されている。そして、半導体素子２０の第１面の表面及び第２面の裏面と貫通孔１２とが、封止材であるエポキシ等の封止樹脂３０で封止されている。

図２（１）〜（３）は、図１の半導体装置の構成図である。同図（１）はＰＷＢの上面図、同図（２）は半導体素子の上面図、同図（３）が、そのＰＷＢに半導体素子を固着する接着材を示している。

ＰＷＢ１０は、ガラスエポキシ等の基材を用いて構成され、このＰＷＢ１０の表面には８個の端子となる配線パターン１１が形成されている。またＰＷＢ１０の中央部には半導体素子の端子を露出させるための貫通孔１２が設けられ、さらに、端部には後述する樹脂流通用の２つの貫通孔１３が設けられている。各配線パターン１１が、貫通孔１２の外周近辺に対してそれぞれ延長形成されている。

半導体素子２０の表面中央部には、ボンディング用の８個のパッド２１が形成されている。また、半導体素子２０をＰＷＢ１０に固定するための接着材２２は薄いフィルム状で、この半導体素子２０の上面の周囲をＰＷＢ１０に固着するために、図２（３）に示すような枠形に形成されている。

次に、図を参照しつつ、図１の半導体装置を製造する手順を説明する。
図３（１）、（２）は、図１（図２）の半導体装置の製造方法（その１）を示す図であり、同図（１）は上面図、同図（２）は断面図である。

まず、半導体素子２０を接着材２２を用いて、ＰＷＢ１０の裏面側に固着する。このとき、半導体素子２０の表面の各パッド２１は、ＰＷＢ１０の表面側から見て、貫通孔１２を通して露出するように配置され、図３（１）中の破線で示されるように、半導体素子２０の上部の周囲は枠形の接着材２２でＰＷＢ１０の裏面に接着される。続いて、各パッド２１は導電材であるワイヤー２３で各パターン１１にそれぞれ接続される。即ち、ＰＷＢ１０の裏側にある各パッド２１は、図３（２）のように、貫通孔１２の内側を通る８本のワイヤー２３を介して、ＰＷＢ１０の表面の対応するパターン１１に接続される。

図４（１）〜（３）は、図１（図２）の半導体装置の製造方法（その２）を示す図であり、同図（１）は上面図、同図（２）は断面面、及び同図（３）は裏面図である。

各パッド２１とＰＷＢ１０表面のパターン１１がそれぞれ接続された後、エポキシ樹脂等の封止樹脂３０による封止成形が行われる。封止成形によって、配線パダーン１１の延在部と貫通孔１２とワイヤー２３と半導体素子２０とが封止される。この封止成形の際、ＰＷＢ１０の表面側から射出された封止樹脂３０が、貫通孔１３を通る。そのため、ＰＷＢ１０の裏面に封止樹脂３０が回り込み、図４のように、１回の射出によって半導体素子２０が完全に被覆される。即ち、ＰＷＢ１０の表面側では、貫通孔１２，１３、ワイヤー２３及びパッド２１等が封止樹脂３０で被覆され、ＰＷＢ１０の裏面側では、半導体素子２０の外側がすべて封止樹脂３０で被覆される。

以上のように、この参考例１では、貫通孔１２を有したＰＷＢ１０を用いて半導体装置を構成し、貫通孔１２を介してパッド２１と配線パターン１１を接続しているので、ＰＷＢ１０に片面基板を使用することができる。これにより、パターン形成が容易となると共に、スルーホールが不要となって、ＰＷＢ１０の製造コストを低くすることができる。そして、半導体素子２０の機能増大に伴う素子サイズの拡大、あるいは半導体素子２０の形成技術の革新に伴うサイズの縮小に対しても追従性があり、多種の素子を共通のＰＷＢ１０の構造で対応させることができる。さらに、ＰＷＢ１０自体も薄く高精度に形成することが可能であるため、厚い基材の座ぐり加工を必要とせずに、半導体装置全体の厚さを十分薄くすることができる。

また、ＰＷＢ１０の必要面積は、複数のパッド２１の形成されている領域の面積と貫通孔１２の外形でほぼ決まる。即ち、半導体素子２０の外形から外側に向かってワイヤー２３を出す必要がないので、例えば、配線パターン１１の形成されているＰＷＢ１０の面積を半導体素子２０の面積よりも小さくすることも可能であり、半導体装置全体の面積が小さくなる。

図５（１）〜（３）は、本発明の実施例１を示す半導体装置の構成図である。同図（１）はＰＷＢの上面図、同図（２）は半導体素子の上面図、同図（３）はＰＷＢに半導体素子を固着する接着材を示している。

図５（１）に示されたＰＷＢ４０は、ガラスエポキシ等の基材を用いて構成され、このＰＷＢ４０の表面には複数の配線パターン４１が形成されている。各配線パターン４１は半導体装置の端子の一部を構成するもので、貫通孔４２の両側にほぼ均等に配列する形で形成されている。また、ＰＷＢ４０の中央部には直線状に縦断するように形成された長円形の露出用の貫通孔４２が設けられている。これらの配線パターン４１と貫通孔４２の間には、バスバー４３が形成されている。バスバー４３は、図示しないソルダーレジストによって、絶縁被覆されている。

ＰＷＢ４０に搭載される図５（２）の半導体素子５０の表面中央部には、ボンディング用の複数のパッド５１が１列に形成されている。この構造は、大容量のメモリ系素子で主流になっているものであり、ＬＯＣ（Lead on Chip）実装構造に準じたパッド配列仕様である。半導体素子５０をＰＷＢ４０に固着するための接着材５２は、薄いフィルム状で、この半導体素子５０の上部の周囲をＰＷＢ４０に固着できるように、枠形に形成されている。

図６（１）〜（３）は、図５の半導体装置の製造方法を示す図であり、この図６を参照しつつ、図５の半導体装置を製造する手順を説明する。

まず、半導体素子５０を接着材５２を用いてＰＷＢ４０の裏側に固着する。このとき、半導体素子５０表面の各パッド５１は、ＰＷＢ４０の表面側から見て、貫通孔４２を通して露出するように配置され、図６（１）中の破線で示されるように、半導体素子５０の上部の周囲は枠形状の接着材５２で、ＰＷＢ４０の裏面に固着される。

続いて、各パッド５１はワイヤー５３で、複数の配線パターン４１にそれぞれ接続される。即ち、図６（１）のように、ＰＷＢ４０の裏側にある各パッド５１は、貫通孔４２を通る複数のワイヤー５３を介して、各配線パターン４１にそれぞれ接続される。このとき、バスバー越えポンディングが行われるが、バスバー４３はソルダーレジストで被覆されているので、ワイヤー５３の垂れ下がりによる短絡等のトラブルが防止される。

次に、エポキシ等の封止樹脂６０による封止成形が行われる。樹脂による封止成形の際、ＰＷＢ４０の表面側から射出された封止樹脂６０により、ＰＷＢ４０の表面側では、貫通孔４２、ワイヤー５３、及びパッド５１等が、図６（２）のように被覆される。続いて、外部接続用の端子としての機能を果たす球状の半田等の導電体６１を、図６（３）に示すように、その先端がＰＷＭ４０の表面を基準として封止樹脂６０の上面よりも高くなるように、ソルダーペースト等でパターン４１に仮固定する。これにより、半導体装置が完成する。

図７は、図５の半導体装置の実装形態を示す図である。
完成した半導体装置において、球状の導電体６１の仮固定された側が、他の基板７０に対して対向して置かれ、ソルダーペーストを用いたリフロー実装等の手法で、この半導体装置が基板７０に実装される。

以上のように、この実施例１では、貫通孔４２を利用してパッド５１とパターン４１を接続しているので、ＬＯＣ実装構造に準じたパッド配列を有する半導体装置を、リードフレームを用いて形成する場合に比べ、遥かに小型で薄型の半導体装置とすることができる。ここで、ポリイミドコート等の手段を用いて表面被覆を完全に施した半導体素子を用いれば、ＰＷＢ４０と同等あるいはこのＰＷＢ４０よりも大きなサイズの半導体素子を実装することが可能である。即ち、チップサイズ、またはアンダーチップサイズパッケージも可能となる。

また、バスバー４３がソルダーレジストで被覆されているので、バスバー越えボンディングの際の短絡トラブルが防止される。一方、リードフレームを用いた場合と比較して、ＰＷＢ４０におけるパターニングの自由度が遥かに大きくなっている。つまり、リードフレームを用いずに、バスバー４３に対してそれぞれ独立した複数の導電体６１を用いて、基板７０に半導体装置が接続されるので、リードフレームの場合のように、あえてバスバーをワイヤーボンィング点近傍に設定する必要もなくなる。よって、例えば、パターン４１の外側を通してバスバー４３を設定することも可能となる。従って、ワイヤー５３の配線ルートに対するループコントロールに、注意を払う必要がなくなり、生産面で有利となる。

一方、パターン４１上に、球状の導電体６１を仮固定しているので、ＣＰＵやその周辺の論理回路等の多ピンのＬＳＩの実装形態であるＢＧＡ（Ba11 Grid Array)と共に同一基板７０に混載される場合に、半田リフロー条件を合わせることもできる。

図８は、本発明の実施例２を示す半導体装置の構造図であり、図５と共通する要素には、共通の符号が付されている。

本実施例に用いられるＰＷＢ８０は、実施例１で用いたＰＷＢ４０と同様の構成のＰＷＢに、新たに封止樹脂６０が流通する２つの貫通孔８１を設けたもので、配線パターン４１及び貫通孔４２はＰＷＢ４０と同じ構成となっている。また、ＰＷＢ８０に搭載される半導体素子５０も、実施例１と同様の構造である。

図８の半導体装置を製造する場合も、実施例１と同様に、半導体素子５０がＰＷＢ８０の裏面側の所定の位置に接着材５２で固定され、貫通孔４２で表面に露出したパッド５１とパターン４１とが、該貫通孔４２を通るワイヤー５３で接続される。パッド５１とパターン４１とが接続された後、例えば、ＰＷＢ８０の表面側から封止樹脂６０による樹脂封止を行う。樹脂封止によって、半導体素子５０の表裏面は、図８のように完全に被覆される。

つまり、樹脂封止の際、貫通孔４２は封止樹脂６０を流通させる。よって、貫通孔４２によって半導体素子５０のＰＷＢ８０の表面から見て露出している部分及びワイヤー５３は封止樹脂６０Ａで被覆され、半導体素子５０のＰＷＢ８０の裏面から見て露出している部分は、封止樹脂６０Ｂで被覆される。

以上のように、この実施例２では、貫通孔４２を設けたＰＷＢ８０で半導体装置を構成している。よって、半導体素子５０の露出している部分を一度にすべて封止樹脂６０で被覆することができ、実施例１の効果を有する半導体装置に、さらに、信頼性の高い耐湿性を持たせることができる。

図９は、参考例２の半導体装置の構造図であり、図５と共通する要素には共通の符号が付されている。

この半導体装置は、他の基板に実装される際に、この基板との間に所定のクリアランスを設けるための突起６２を、実施例１の半導体装置に付加したものである。

この半導体装置は、実施例１と同様のＰＷＢ４０に半導体素子５０を搭載している。複数の球状の導電体６１も実施例１と同様に配線パターン４１上に仮固定されている。半導体素子５０のＰＷＢ４０の表面に露出した部分とワイヤー５３は、図９のように封止樹脂６０で封止されている。封止樹脂６０上には、この封止樹脂６０と同じエポキシ樹脂による突起６２が設けられている。この半導体装置の製造方法は実施例１と同様であり、突起６２は樹脂封止の際に同時に形成される。

図１０は、他の基板に実装された図９の半導体装置を示す図である。
半導体装置が他の基板７０に実装された場合、突起６２が支えとなって、半導体装置と基板７０の間の距離が所望の値Ｈとなる。

以上のように、この参考例２では突起６２を設けているので、半導体装置の封止樹脂６０と基板７０との間に所望のクリアランスを設定することができる。そのため、実装寸法の精度が向上すると共に、実装後のフラックス洗浄等を行う上で有効な構造とすることができる。

なお、以上説明した実施例１，２は、あくまでも、この発明の技術内容を明らかにするためのものである。この発明は、上記実施例１，２にのみ限定して狭義に解釈されるものではなく、この発明の特許請求の範囲に述べる範囲内で、種々変更して実施することができる。その変形例としては、例えば、次のようなものがある。

（１） 上記実施例ではＰＷＢ４０，８０をガラスエポキシ、封止樹脂６０をエポキシ樹脂で構成しているが、これらの材質は絶縁性及び耐湿性に優れたものであればよく、他の材料で構成することも可能である。

（２） 導電体６１も、基板７０に対して接続が可能であればよい。半田に限定されず、導電性と加工性に優れた他の合金等も使用可能である。

参考例１の半導体装置の断面図である。 図１の半導体装置の構成図である。 図１の半導体装置の製造方法（その１）を示す図である。 図１の半導体装置の製造方法（その２）を示す図である。 本発明の実施例１を示す半導体装置の構成図である。 図５の半導体装置の製造方法を示す図である。 図５の半導体装置の実装形態を示す図である。 本発明の実施例２を示す半導体装置の構造図である。 参考例２の半導体装置の構造図である。 他の基板に実装された図９の半導体装置を示す図である。

符号の説明

１０，４０，８０ ＰＷＢ
１１，４１ 配線パターン
１２，４２ 貫通孔（露出用）
１３，８１ 貫通孔（樹脂流通用）
２０，５０ 半導体素子
２１，５１ パッド
２２，５２ 接着材
２３，５３ ワイヤー
３０，６０ 封止樹脂
６１ 導電体
６２ 突起

Claims (19)

1. 配線パターンが形成された第１面及び該第１面に対向する第２面を貫通する貫通孔が形成されたプリント配線板と、
   前記配線パターンの一部を絶縁被覆するソルダーレジストと、
   主面に設けたパッドが前記貫通孔から露出されるように、前記プリント配線板の前記第２面上に配置される半導体素子と、
   前記プリント配線板の前記第２面と前記半導体素子の前記主面との間に設けられ、前記半導体素子を前記プリント配線板に固着するフイルム形状の接着材と、
   前記貫通孔を通じて、前記半導体素子の前記パッドと前記プリント配線板の前記配線パターンとを電気的に接続するワイヤーと、
   前記貫通孔に充填される封止材と、
   前記プリント配線板の前記第１面上に設けられ前記配線パターンと電気的に接続される導電体とを備え、
   前記導電体の先端は前記プリント配線板の前記第１面を基準として前記封止材の上面よりも高いことを特徴とする半導体装置。
2. 前記封止材は、前記ソルダーレジストを覆うことを特徴とする請求項１記載の半導体装置。
3. 前記封止材は、エポキシ系樹脂であることを特徴とする請求項２記載の半導体装置。
4. 前記パッドは、前記半導体素子の前記主面の中央部に形成されていることを特徴とする請求項１記載の半導体装置。
5. 前記パッドは、前記プリント配線板の一辺と略平行に配置されることを特徴とする請求項４記載の半導体装置。
6. 前記パッドは、１列に配置されることを特徴とする請求項５記載の半導体装置。
7. 前記パッドは、少なくとも２列に配置されることを特徴とする請求項５記載の半導体装置。
8. 前記導電体は、外部の装置に接続するための端子であることを特徴とする請求項１記載の半導体装置。
9. 前記導電体は、前記貫通孔を挟んで一列にかつ対称的に配置されることを特徴とする請求項８記載の半導体装置。
10. 前記導電体は、半田により構成され、曲面を有することを特徴とする請求項９記載の半導体装置。
11. 前記接着材は、前記貫通孔の外周よりも大きい枠形状であることを特徴とする請求項１記載の半導体装置。
12. 前記封止材は、前記半導体素子の側面を覆うことを特徴とする請求項１記載の半導体装置。
13. 前記封止材は、前記半導体素子の前記主面に対向する裏面を覆うことを特徴とする請求項１記載の半導体装置。
14. 前記プリント配線板は、その第１面及び第２面を貫通し、前記導電材が通らない第２の貫通孔を有することを特徴とする請求項１記載の半導体装置。
15. 前記貫通孔を規定する前記プリント配線板の縁は、前記半導体素子の側面を規定する縁よりも内側に位置していることを特徴とする請求項１記載の半導体装置。
16. 配線パターンが形成された第１面及び該第１面に対向する第２面を貫通する貫通孔が形成されたプリント配線板を準備する工程と、
    前記配線パターンの一部をソルダーレジストで絶縁被覆する工程と、
    主面にパッドが設けられた半導体素子を準備する工程と、
    フイルム形状の接着材を準備する工程と、
    前記半導体素子の前記パッドが前記貫通孔から露出されるように、前記プリント配線板の前記第２面上に前記接着材を介して該半導体素子を固着する工程と、
    前記貫通孔を通じて、前記半導体素子の前記パッドと前記プリント配線板の前記配線パターンとをワイヤーによって電気的に接続する工程と、
    前記貫通孔に封止材を充填する工程と、
    前記配線パターンと電気的に接続され、前記プリント配線板の前記第１面を基準としてその先端が前記貫通孔を充填する前記封止材の上面よりも高くなるように、前記プリント配線板の前記第１面に導電体を設ける工程とを、
    有することを特徴とする半導体装置の製造方法。
17. 前記ソルダーレジストは、前記封止材で覆われることを特徴とする請求項１６記載の半導体装置の製造方法。
18. 前記封止材は、前記プリント配線板の前記第２面と前記半導体素子の側面とを覆うことを特徴とする請求項１７記載の半導体装置の製造方法。
19. 前記プリント配線板は前記第１面及び前記第２面を貫通し前記導電材が通らない第２の貫通孔を有し、前記封止材は該第２の貫通孔を介して前記半導体素子の前記側面を覆うことを特徴とする請求項１８記載の半導体装置の製造方法。

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