JP3724690B2

JP3724690B2 - スイッチング回路

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Publication number: JP3724690B2
Application number: JP02164199A
Authority: JP
Inventors: 良太郎工藤; 芳久三田
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1999-01-29
Filing date: 1999-01-29
Publication date: 2005-12-07
Anticipated expiration: 2019-01-29
Also published as: JP2000224018A

Description

【０００１】
【発明の属する技術分野】
この発明はスイッチング回路に関し、例えば、トランジスタ（本明細書では、バイポーラトランジスタのことをトランジスタと略称する）スイッチング回路を含むスイッチングレギュレータ用制御集積回路等ならびにその高速化及び低消費電力化に利用して特に有効な技術に関するものである。
【０００２】
【従来の技術】
トランジスタを基本素子とするトランジスタスイッチング回路がある。また、トランスの一次側に流されるパルス電流のデューティを変えることにより、二次側のパルス電流を整流して得られる直流電圧のレベルを制御するスイッチングレギュレータがある。さらに、トランジスタスイッチング回路を含み、スイッチングレギュレータのトランスの一次側におけるパルス電流の根源たるパワーＭＯＳ（ＭＯＳＦＥＴ：金属酸化物半導体型電界効果トランジスタ）を選択的にオン・オフさせるためのスイッチングレギュレータ用制御集積回路がある。
【０００３】
【発明が解決しようとする課題】
本願発明者等は、この発明に先立って、上記のようなスイッチングレギュレータ用制御集積回路の開発に従事し、次の問題点に気付いた。すなわち、このスイッチングレギュレータ用制御集積回路ＳＲＩＣは、例えば、図６に示されるように、トランジスタスイッチング回路を基本に構成され、電源電圧ＶＣＣから出力端子ＰＷＭＯＵＴつまりパワーＭＯＳ（ＰＷＭ）のゲートならびに接地電位の間にいわゆるトーテムポール形態に設けられる２個の出力トランジスタＱ９及びＱ１２と、これらの出力トランジスタＱ９及びＱ１２にそれぞれダーリントン形態に設けられるトランジスタＱ８及びＱ１０と、出力トランジスタＱ１２のベース及び接地電位間に設けられるトランジスタＱ１１とを含む。
【０００４】
このうち、トランジスタＱ１１は、内部信号ＢＦＩＮに従って選択的にオン状態となる。また、トランジスタＱ８及びＱ９は、それぞれトランジスタＱ６及びＱ７を中心とする２段のスイッチング回路を介して内部信号ＢＦＩＮが伝達されることで選択的にオン状態となり、トランジスタＱ１０及びＱ１２は、トランジスタＱ５を中心とする１段のスイッチング回路を介して内部信号ＢＦＩＮが伝達されることで選択的にかつトランジスタＱ８及びＱ９とは相補的条件でオン状態となる。なお、内部信号ＢＦＩＮは、トランスＴの二次側のパルス電流を整流して得られる直流電圧の電位に応じて選択的にそのパルスとしてのデューティが変化され、該直流電圧の実質的なレベル制御信号に相当する。
【０００５】
言うまでもなく、内部信号ＢＦＩＮが所定のハイレベルとされるとき、トランジスタＱ５，Ｑ６ならびにＱ１１はともにオン状態となり、そのコレクタ電圧はともに所定のロウレベルとされる。このため、トランジスタＱ７がオフ状態となってトランジスタＱ８及びＱ９がオン状態となり、トランジスタＱ１０及びＱ１２はオフ状態となる。この結果、出力端子ＰＷＭＯＵＴはハイレベルとなり、パワーＭＯＳ（ＰＷＭ）がオン状態となって、トランスＴの一次側には一次電源電圧ＶＢの電位及び抵抗Ｒ５の抵抗値に応じた直流電流が流される。
【０００６】
一方、内部信号ＢＦＩＮが所定のロウレベルとされると、トランジスタＱ５，Ｑ６ならびにＱ１１はオフ状態となり、そのコレクタ電圧は所定のハイレベルとされる。このため、トランジスタＱ７がオン状態となってトランジスタＱ８及びＱ９はオフ状態となり、代わってトランジスタＱ１０及びＱ１２がオン状態となる。この結果、出力端子ＰＷＭＯＵＴはロウレベルとなり、パワーＭＯＳ（ＰＷＭ）がオフ状態となって、トランスＴの一次側電流は遮断される。
【０００７】
ところが、出力端子ＰＷＭＯＵＴがハイレベルからロウレベルとなる過渡期に着目した場合、比較的大きなサイズで形成され負荷容量ＣＬを高速で引き抜く出力トランジスタＱ１２に比べて、比較的小さなサイズで形成されそのコレクタ容量Ｃｃを引き抜くトランジスタＱ７は、完全なオン状態に達するまでの所要時間が長くなる。このため、特にトランジスタＱ１２及びＱ７のサイズ比に対して負荷容量ＣＬの値が小さい場合、出力トランジスタＱ９がオフ状態となる前に出力トランジスタＱ１２がオン状態となり、出力トランジスタＱ９及びＱ１２が同時にオン状態となって、電源電圧ＶＣＣ及び接地電位間に比較的大きな貫通電流が流れ、スイッチングレギュレータ用制御集積回路ＳＲＩＣの消費電力化が大きくなる。また、これに対処しようとして出力トランジスタＱ１２のサイズを小さくすると今度はスイッチングレギュレータ用制御集積回路ＳＲＩＣの動作速度が遅くなり、スイッチングレギュレータとしての応答特性が劣化する。
【０００８】
この発明の目的は、トランジスタスイッチング回路を含むスイッチングレギュレータ用制御集積回路等の高速化及び低消費電力化を図ることにある。この発明の他の目的は、スイッチングレギュレータ用制御集積回路を含むスイッチングレギュレータ等の応答特性を高め、その消費電力を低減することにある。
【０００９】
この発明の前記ならびにその他の目的と新規な特徴は、この明細書の記述及び添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、トランジスタスイッチング回路を基本に構成され、トーテムポール形態に設けられる第１及び第２の出力トランジスタと、スイッチングレギュレータの出力信号たる直流電圧の実質的なレベル制御信号となる内部信号を受けて選択的にオン状態となる第１のトランジスタと、第１のトランジスタのコレクタ電圧を受けて選択的にオン状態となり、その実質的なコレクタ電圧を受けて第１の出力トランジスタが選択的にオン状態となる第２のトランジスタとを含むスイッチングレギュレータ用制御集積回路等において、例えば、第２のトランジスタのコレクタ電圧又は第１の出力トランジスタのエミッタ電圧を受けて選択的にオン状態となる第３のトランジスタを含み、第１のトランジスタがオン状態からオフ状態とされる直前を含む所定の期間、第１のトランジスタのコレクタ電流を選択的に大きくすべく作用する電流供給回路を設ける。
【００１１】
上記手段によれば、飽和領域でオン状態にある第１のトランジスタのコレクタ電流を選択的に大きくして、ベース蓄積キャリアによる伝搬遅延時間を短縮し、そのオン状態からオフ状態への状態変化を速めることができる。この結果、第１及び第２の出力トランジスタが同時にオン状態となり、比較的大きな貫通電流が流れるのを防止することができ、これによってスイッチングレギュレータ用制御集積回路等の高速化及び低消費電力化を図り、これを含むスイッチングレギュレータ等の応答特性を高め、その消費電力を低減することができる。
【００１２】
【発明の実施の形態】
図１には、この発明が適用されたスイッチングレギュレータ用制御集積回路ＳＲＩＣの出力バッファに関する第１の実施例の部分的な回路図が示されている。また、図２には、図１のスイッチングレギュレータ用制御集積回路ＳＲＩＣに含まれるスイッチング回路の一実施例の基本構成図が示され、図３には、その動作特性試験に用いられる試験回路の一実施例の回路図及び信号波形図が示されている。これらの図をもとに、この実施例のスイッチングレギュレータ用制御集積回路ＳＲＩＣの構成及び動作ならびにその特徴について説明する。
【００１３】
なお、この実施例のスイッチングレギュレータ用制御集積回路ＳＲＩＣは、所定のスイッチングレギュレータに含まれ、図１には、このスイッチングレギュレータの関連する一部が併記される。図１の回路素子は、スイッチングレギュレータ用制御集積回路ＳＲＩＣを構成する図示されない他の回路素子とともに、単結晶シリコンのような１個の半導体基板面上に形成される。
【００１４】
図１において、この実施例のスイッチングレギュレータ用制御集積回路ＳＲＩＣは、電源電圧ＶＣＣ（第１の電源電圧）及び接地電位（第２の電源電圧）間にトーテムポール形態に設けられるＮＰＮ型の出力トランジスタＱ９（第１の出力トランジスタ）及びＱ１２（第２の出力トランジスタ）と、そのベースに抵抗Ｒ１，Ｒ２あるいはＲ３を介して内部信号ＢＦＩＮを受けるＮＰＮ型のトランジスタＱ５，Ｑ６（第１のトランジスタ）ならびにＱ１１とを含む。
【００１５】
このうち、トランジスタＱ５及びＱ６のコレクタは、ＰＮＰ型のトランジスタＱ２又はＱ３を介して電源電圧ＶＣＣに結合され、そのエミッタは、ともに接地電位に結合される。また、トランジスタＱ１１のコレクタは、ＮＰＮ型のトランジスタＱ１０のエミッタ及び上記出力トランジスタＱ１２のベースに共通結合され、そのエミッタは接地電位に結合される。トランジスタＱ１０のベースは、トランジスタＱ５のコレクタに結合され、そのコレクタはスイッチングレギュレータ用制御集積回路ＳＲＩＣの出力端子ＰＷＭＯＵＴに結合される。
【００１６】
スイッチングレギュレータ用制御集積回路ＳＲＩＣの出力バッファは、さらにそのベースがトランジスタＱ６のコレクタに結合されるＮＰＮ型のトランジスタＱ７（第２のトランジスタ）を含む。このトランジスタＱ７のコレクタは、ＰＮＰ型のトランジスタＱ４を介して電源電圧ＶＣＣに結合されるとともに、トランジスタＱ８（第４のトランジスタ）のベースに結合され、そのエミッタは接地電位に結合される。トランジスタＱ７のコレクタとトランジスタＱ８のエミッタつまり出力トランジスタＱ９のベースとの間には、出力トランジスタＱ９のベース側をアノードとする形でダイオードＤ１が設けられる。このダイオードＤ１は、トランジスタＱ８のエミッタ・ベース間の逆方向耐圧破壊を防止すべく作用するとともに、出力トランジスタＱ９のベース電荷を引き抜き、そのオン状態からオフ状態への状態変化を高速化すべく作用する。
【００１７】
一方、トランジスタＱ５，Ｑ６ならびにＱ７のコレクタ側に設けられるトランジスタＱ２，Ｑ３ならびにＱ４のベースは、ＰＮＰ型のトランジスタＱ１のベースに共通結合される。このトランジスタＱ１のエミッタは電源電圧ＶＣＣに結合され、そのコレクタは、そのベースに共通結合されるとともに、所定の定電流源Ｓ１を介して接地電位に結合される。これにより、トランジスタＱ２，Ｑ３ならびにＱ４は、トランジスタＱ１に対してカレントミラー結合され、定電流源Ｓ１の電流値及びトランジスタＱ１とのサイズ比に応じた所定の定電流をトランジスタＱ５，Ｑ６ならびにＱ７のコレクタ電流として流すべく作用する。
【００１８】
次に、回路の出力端子つまりスイッチングレギュレータ用制御集積回路ＳＲＩＣの出力端子ＰＷＭＯＵＴは、スイッチングレギュレータのＮチャンネル型のパワーＭＯＳ（ＰＷＭ）のゲートに結合される。このパワーＭＯＳ（ＰＷＭ）は、通常サイズのＮチャンネルＭＯＳＦＥＴを多数並列結合したような構造とされ、相応して大きな駆動能力を持つ。パワーＭＯＳ（ＰＷＭ）のドレインは、トランスＴの一次側コイルを介して一次電源電圧ＶＢに結合され、そのソースは、所定の抵抗Ｒ５を介して接地電位に結合される。トランスＴの二次側には、例えば２個のダイオードからなる整流部とインダクタンス及び容量からなるＬＣフィルタが設けられ、このＬＣフィルタを経て得られる直流電圧は、スイッチングレギュレータの定電圧出力として図示されない負荷回路に供給される。
【００１９】
なお、スイッチングレギュレータは、さらに、その出力たる直流電圧の電位をモニタする図示されないレベル検出回路と、該レベル検出回路の出力信号を受ける図示されないレベル制御回路とを含み、上記内部信号ＢＦＩＮは、このレジスタ制御回路の出力信号として得られるレベル制御信号である。
【００２０】
内部信号ＢＦＩＮが所定のハイレベルとされるとき、スイッチングレギュレータ用制御集積回路ＳＲＩＣの出力バッファでは、トランジスタＱ５，Ｑ６ならびにＱ１１がオン状態となる。また、トランジスタＱ５がオン状態となりそのコレクタ電圧がほぼ接地電位のようなロウレベルとなったのを受けてトランジスタＱ１０がオフ状態となり、トランジスタＱ６がオン状態となりそのコレクタ電圧がロウレベルとなったのを受けてトランジスタＱ７がオフ状態となる。
【００２１】
これにより、トランジスタＱ７のコレクタ電圧が所定のハイレベルとなって、ダーリントン形態のトランジスタＱ８及び出力トランジスタＱ９が急速にオン状態となるとともに、トランジスタＱ１０のエミッタ電圧つまりトランジスタＱ１１のコレクタ電圧がロウレベルとなり、出力トランジスタＱ１２がオフ状態となる。この結果、スイッチングレギュレータ用制御集積回路ＳＲＩＣの出力端子ＰＷＭＯＵＴは所定のハイレベルとなり、スイッチングレギュレータのパワーＭＯＳ（ＰＷＭ）がオン状態となって、トランスＴの一次側には、その一次側抵抗値と抵抗Ｒ５の抵抗値とに応じた比較的大きな電流が流される。
【００２２】
一方、内部信号ＢＦＩＮが接地電位のようなロウレベルとされると、スイッチングレギュレータ用制御集積回路ＳＲＩＣの出力バッファでは、トランジスタＱ５，Ｑ６ならびにＱ１１がオフ状態に変化する。また、トランジスタＱ５がオフ状態となりそのコレクタ電圧がハイレベルとなったのを受けてトランジスタＱ１０がオン状態となり、トランジスタＱ６がオフ状態となりそのコレクタ電圧がハイレベルとなったのを受けてトランジスタＱ７がオン状態となる。
【００２３】
これにより、トランジスタＱ７のコレクタ電圧がロウレベルとなって、トランジスタＱ８及び出力トランジスタＱ９がオフ状態に変わり、トランジスタＱ１０のエミッタ電圧つまりトランジスタＱ１１のコレクタ電圧が所定のハイレベルとなって、出力トランジスタＱ１２が急速にオン状態に変わる。この結果、スイッチングレギュレータ用制御集積回路ＳＲＩＣの出力端子ＰＷＭＯＵＴはロウレベルとなり、スイッチングレギュレータのパワーＭＯＳ（ＰＷＭ）がオフ状態となって、トランスＴの一次側に対する電流が遮断される。
【００２４】
このように、スイッチングレギュレータのトランスＴの一次側コイルには、パワーＭＯＳ（ＰＷＭ）を介して内部信号ＢＦＩＮに従ったパルス電流が選択的に流される訳であって、このパルス電流のデューティをスイッチングレギュレータの出力たる直流電圧の電位に応じて選択的に切り換えることで、直流電圧の電位を制御し、所定の電位に設定することができるものである。
【００２５】
ところで、スイッチングレギュレータのパワーＭＯＳ（ＰＷＭ）は、前述のように、通常サイズのＮチャンネルＭＯＳＦＥＴを多数並列結合した構造とされ、そのゲートつまりスイッチングレギュレータ用制御集積回路ＳＲＩＣの出力端子ＰＷＭＯＵＴには、比較的大きな値の負荷容量ＣＬが結合される形となる。このため、出力トランジスタＱ９及びＱ１２は、通常サイズのトランジスタに比べて例えば１００倍程度の大きなサイズとされ、相応して大きな駆動能力を持つ。しかし、出力トランジスタＱ９を駆動するためのスイッチング回路を構成するトランジスタＱ７は、通常サイズとされ、その駆動能力は小さい。
【００２６】
したがって、特に出力端子ＰＷＭＯＵＴに結合される負荷容量ＣＬの値が、トランジスタＱ７のコレクタに結合されるコレクタ容量Ｃｃに出力トランジスタＱ１２及びトランジスタＱ７のサイズ比、つまり例えば１００を乗じた値より小さい場合等において、トランジスタＱ６がオフ状態となりトランジスタＱ７がオン状態となったのを受けてトランジスタＱ８及び出力トランジスタＱ９がオフ状態となるより先に、出力トランジスタＱ１２がオン状態となり、出力トランジスタＱ９及びＱ１２が一時的に同時にオン状態となって、電源電圧ＶＣＣ及び接地電位間に比較的大きな貫通電流が流れてしまう。
【００２７】
これに対処するため、この実施例のスイッチングレギュレータ用制御集積回路ＳＲＩＣでは、特に制限されないが、図２に整理して示されるように、トランジスタＱ６及びＱ７間に、トランジスタＱ１３（第３のトランジスタ）及び抵抗Ｒ６からなる電流供給回路が設けられ、トランジスタＱ６がオン状態からオフ状態に変化するまでの所要時間を選択的に小さくする方法がとられる。
【００２８】
すなわち、電流供給回路を構成するトランジスタＱ１３は、そのベースがトランジスタＱ７のコレクタに結合されることで、これと相補的に、言い換えるならばトランジスタＱ６とほぼ同時にオン状態となり、オン状態にあるトランジスタＱ６のコレクタ電流を抵抗Ｒ６の抵抗値に応じた分だけ大きくする。
【００２９】
図３（ａ）の動作試験回路において、トランジスタＱＡ（Ｑ６）がオン状態からオフ状態に変化するときの伝搬遅延時間ｔｓは、ベース蓄積キャリアの影響を受け、その値ｔｓは、キャリアの再結合時定数をωｓとし、入力信号Ｖｉｎ（内部信号ＢＦＩＮ）のハイレベルをＶ１とし、トランジスタＱＡのベース抵抗ＲＢ（Ｒ２）の抵抗値をＲＢとし、トランジスタＱＡのエミッタ接地時のベース電流増幅率をｈｆｅとし、そのオン状態時のコレクタ電流をＩｃとするとき、
ｔｓ≒１／ωｓＬｏｇ_n［（Ｖ１／ＲＢ）＊ｈｆｅ／Ｉｃ］……………（１）となり、コレクタ電流Ｉｃが大きくなるに従って小さくなる。
【００３０】
このため、トランジスタＱ６つまりＱＡのコレクタ側にトランジスタＱ１３及び抵抗Ｒ６からなる電流供給回路を設け、トランジスタＱ６のオン状態時のコレクタ電流Ｉｃを例えば２倍とすることで、トランジスタＱ６のオン状態からオフ状態への伝搬遅延時間ｔｓを約７０％程度に短縮することができる。この結果、相応してスイッチングレギュレータ用制御集積回路ＳＲＩＣの動作を高速化できるとともに、特に出力端子ＰＷＭＯＵＴに結合される負荷容量ＣＬの値が、トランジスタＱ７のコレクタに結合されるコレクタ容量Ｃｃに出力トランジスタＱ１２及びトランジスタＱ７のサイズ比を乗じた値より小さい場合等でも、トランジスタＱ７を高速にオン状態とし、出力トランジスタＱ１２がオン状態となる前に出力トランジスタＱ９をオフ状態として、出力トランジスタＱ９及びＱ１２が同時にオン状態となるのを防止し、電源電圧ＶＣＣ及び接地電位間に比較的大きな貫通電流が流れるのを防止して、スイッチングレギュレータ用制御集積回路ＳＲＩＣの低消費電力化を図ることができる。これにより、スイッチングレギュレータ用制御集積回路ＳＲＩＣを含むスイッチングレギュレータの応答特性を高め、その消費電力を低減することができるものとなる。
【００３１】
なお、トランジスタＱ６のコレクタ側に電流供給回路が設けられることで、トランジスタＱ６のコレクタ電流Ｉｃが大きくなり、スイッチングレギュレータ用制御集積回路ＳＲＩＣの消費電力はやや大きくなる。しかし、電流供給回路によるコレクタ電流Ｉｃの増分は、出力トランジスタＱ９及びＱ１２が同時にオン状態となることにともなう貫通電流の値よりは充分に小さい。また、電流供給回路を構成するトランジスタＱ１３は、トランジスタＱ６がオフ状態となり、トランジスタＱ７がオン状態となってそのコレクタ電圧がロウレベルとなった時点でオフ状態となり、トランジスタＱ６に対するコレクタ電流の追加を停止する。したがって、電流供給回路が設けられることによるスイッチングレギュレータ用制御集積回路ＳＲＩＣの消費電力の増分は無視できる程度のものとなり、貫通電流防止による低消費電力化の効果が充分に発揮されるものとなる。
【００３２】
図４には、この発明が適用されたスイッチングレギュレータ用制御集積回路ＳＲＩＣの出力バッファに関する第２の実施例の部分的な回路図が示されている。なお、この実施例は、前記図１の実施例を基本的に踏襲するものであるため、これと異なる部分についてのみ説明を追加する。
【００３３】
図４において、この実施例のスイッチングレギュレータ用制御集積回路ＳＲＩＣは、前記図１の実施例と同様、トランジスタＱ１３及び抵抗Ｒ６からなる電流供給回路を含む。しかし、この実施例の場合、トランジスタＱ１３のベースは、出力トランジスタＱ９のエミッタつまり出力端子ＰＷＭＯＵＴに結合され、トランジスタＱ１３は、出力端子ＰＷＭＯＵＴにおける出力信号ＰＷＭＯＵＴのハイレベルを受けて選択的にオン状態となる。
【００３４】
前記図１に関する説明から明らかなように、出力端子ＰＷＭＯＵＴにおける出力信号ＰＷＭＯＵＴのレベルは、出力トランジスタＱ９がオフ状態とされ出力トランジスタＱ１２がオン状態とされることによってロウレベルに変化し始め、出力トランジスタＱ９は、トランジスタＱ７がオン状態とされることによってオフ状態になり始める。つまり、電流供給回路を構成するトランジスタＱ１３のベースに供給される出力信号ＰＷＭＯＵＴは、トランジスタＱ７のコレクタ電圧のハイレベル変化に遅れてハイレベルに変化されるものであって、トランジスタＱ１３を介する電流は、トランジスタＱ６がオフ状態となった後も、しばらくの間、トランジスタＱ７のベースに流れ込む。この結果、相応してトランジスタＱ７の伝搬遅延時間が短縮されて、スイッチングレギュレータ用制御集積回路ＳＲＩＣの動作がさらに高速化され、スイッチングレギュレータ用制御集積回路ＳＲＩＣを含むスイッチングレギュレータの応答特性がさらに高められる。
【００３５】
図５には、この発明が適用されたスイッチング回路の第３の実施例として、多段スイッチング回路ＭＳＷＣの一実施例の回路図が示されている。なお、この実施例の多段スイッチング回路ＭＳＷＣは、本発明の別の用途を説明するための象徴的な回路であって、特にこれといった論理機能を持つものではない。
【００３６】
図５において、この実施例の多段スイッチング回路ＭＳＷＣは、そのベースに入力信号ＩＮあるいは前段のトランジスタのコレクタ電圧をそれぞれ受けるトランジスタＱ２１〜Ｑ２６を中心とする６段のスイッチング回路を備える。電源電圧ＶＣＣとトランジスタＱ２１〜Ｑ２６のコレクタとの間には、抵抗Ｒ２１及びダイオードＤ２１，抵抗Ｒ２２及びダイオードＤ２２，抵抗Ｒ２３及びダイオードＤ２３，抵抗Ｒ２４及びダイオードＤ２４，抵抗Ｒ２５及びダイオードＤ２５あるいは抵抗Ｒ２６及びダイオードＤ２６がそれぞれ直列形態に設けられ、トランジスタＱ２１〜Ｑ２６のエミッタは、ともに接地電位に結合される。
【００３７】
この実施例において、多段スイッチング回路ＭＳＷＣの第１段ないし第３段のトランジスタＱ２１〜Ｑ２３のコレクタ側には、トランジスタＱ２７及び抵抗Ｒ２７，トランジスタＱ２８及び抵抗Ｒ２８あるいはトランジスタＱ２９及び抵抗Ｒ２９からなる電流供給回路がそれぞれ設けられ、最終段のトランジスタＱ２６のコレクタは、多段スイッチング回路ＭＳＷＣの出力端子ＯＵＴに結合される。第１段の電流供給回路を構成するトランジスタＱ２７のベースは、第４段のスイッチング回路を構成するトランジスタＱ２４のコレクタに結合される。同様に、第２段の電流供給回路を構成するトランジスタＱ２８のベースは、第５段のスイッチング回路を構成するトランジスタＱ２５のコレクタに結合され、第３段の電流供給回路を構成するトランジスタＱ２９のベースは、第６段のスイッチング回路を構成するトランジスタＱ２６のコレクタに結合される。
【００３８】
これらのことから、第１段ないし第３段のスイッチング回路を構成するトランジスタＱ２１〜Ｑ２３は、前記図４の実施例と同様、対応するトランジスタＱ２７〜Ｑ２９を含む電流供給回路の作用によりオン状態時のコレクタ電流が大きくされることで、そのオン状態からオフ状態への伝搬遅延時間が短縮されるとともに、第２段ないし第４段のスイッチング回路を構成するトランジスタＱ２２〜Ｑ２４は、やはり対応する電流供給回路によりベース電流が大きくされることで、そのオフ状態からオン状態への伝搬遅延時間が短縮され、これによって多段スイッチング回路ＭＳＷＣ全体としての動作が高速化されるものとなる。
【００３９】
以上の実施例から得られる作用効果は、下記の通りである。すなわち、
（１）トランジスタスイッチング回路を基本に構成され、トーテムポール形態に設けられる第１及び第２の出力トランジスタと、スイッチングレギュレータの出力信号たる直流電圧の実質的なレベル制御信号となる内部信号を受けて選択的にオン状態となる第１のトランジスタと、第１のトランジスタのコレクタ電圧を受けて選択的にオン状態となり、その実質的なコレクタ電圧を受けて第１の出力トランジスタが選択的にオン状態となる第２のトランジスタとを含むスイッチングレギュレータ用制御集積回路等において、例えば、第２のトランジスタのコレクタ電圧又は第１の出力トランジスタのエミッタ電圧を受けて選択的にオン状態となる第３のトランジスタを含み、第１のトランジスタがオン状態からオフ状態とされる直前を含む所定の期間、第１のトランジスタのコレクタ電流を選択的に大きくすべく作用する電流供給回路を設けることで、飽和領域でオン状態にある第１のトランジスタのコレクタ電流を選択的に大きくして、そのベース蓄積キャリアによる伝搬遅延時間を短縮し、第１のトランジスタのオン状態からオフ状態への状態変化を高速化することができるという効果が得られる。
【００４０】
（２）上記（１）項により、第１及び第２の出力トランジスタが同時にオン状態となり、第１及び第２の電源電圧間に比較的大きな貫通電流が流れるのを防止することができるという効果が得られる。
（３）上記（１）項及び（２）項により、スイッチングレギュレータ用制御集積回路等の高速化及び低消費電力化を図ることができるという効果が得られる。
（４）上記（１）項ないし（３）項により、スイッチングレギュレータ用制御集積回路を含むスイッチングレギュレータ等の応答特性を高め、その消費電力を低減することができるという効果が得られる。
【００４１】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図１及び図４において、トランジスタＱ６のコレクタ側に設けられる電流供給回路の構成は、この発明による制約を受けることなく種々の実施形態をとりうる。また、この実施例では、電流供給回路を構成するトランジスタＱ１３がトランジスタＱ６とほぼ同時にオン状態となるものとしているが、トランジスタＱ１３は、トランジスタＱ６がオン状態からオフ状態に変化する直前を含む所定期間だけ選択的にオン状態とすればよい。スイッチングレギュレータ用制御集積回路ＳＲＩＣの具体的構成は、種々考えられようし、パワーＭＯＳ（ＰＷＭ）を含むスイッチングレギュレータの関連部分の具体的構成についても同様である。
【００４２】
図５において、多段スイッチング回路ＭＳＷＣは、任意段数のスイッチング回路を含むことができるし、各電流供給回路を構成するトランジスタＱ２７〜Ｑ２９のベースは、次段のトランジスタＱ２２〜Ｑ２４のコレクタに結合することもできる。各実施例において、電源電圧の極性ならびにトランジスタ及びＭＯＳＦＥＴの導電型等は、本発明による制約を受けない。
【００４３】
以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野であるスイッチングレギュレータ用制御集積回路及び多段スイッチング回路に適用した場合について説明したが、それに限定されるものではなく、例えば、同様なトランジスタスイッチング回路を基本に構成される各種の駆動回路や論理ゲートならびにこれを含むマイクロプロセッサ等にも適用できる。この発明は、少なくともバイポーラトランジスタを基本素子とするスイッチング回路ならびにこれを含む装置又はシステムに広く適用できる。
【００４４】
【発明の効果】
本願において開示される発明のうち代表的なものにより得られる効果を簡単に説明すれば、下記の通りである。すなわち、トランジスタスイッチング回路を基本に構成され、トーテムポール形態に設けられる第１及び第２の出力トランジスタと、スイッチングレギュレータの出力信号たる直流電圧の実質的なレベル制御信号となる内部信号を受けて選択的にオン状態となる第１のトランジスタと、第１のトランジスタのコレクタ電圧を受けて選択的にオン状態となり、その実質的なコレクタ電圧を受けて第１の出力トランジスタが選択的にオン状態となる第２のトランジスタとを含むスイッチングレギュレータ用制御集積回路等において、例えば、第２のトランジスタのコレクタ電圧又は第１の出力トランジスタのエミッタ電圧を受けて選択的にオン状態となる第３のトランジスタを含み、第１のトランジスタがオン状態からオフ状態とされる直前を含む所定の期間、第１のトランジスタのコレクタ電流を選択的に大きくすべく作用する電流供給回路を設けることで、飽和領域でオン状態にある第１のトランジスタのコレクタ電流を選択的に大きくして、ベース蓄積キャリアによる伝搬遅延時間を短縮し、そのオン状態からオフ状態への状態変化を高速化することができる。
【００４５】
この結果、第１及び第２の出力トランジスタが同時にオン状態となり、比較的大きな貫通電流が流れるのを防止でき、これによってスイッチングレギュレータ用制御集積回路等の高速化及び低消費電力化を図り、これを含むスイッチングレギュレータ等の応答特性を高め、その消費電力を低減できる。
【図面の簡単な説明】
【図１】この発明が適用されたスイッチングレギュレータ用制御集積回路の第１の実施例を示す部分的な回路図である。
【図２】図１のスイッチングレギュレータ用制御集積回路に含まれるスイッチング回路の一実施例を示す基本構成図である。
【図３】図２のスイッチング回路の動作特性試験に用いられる試験回路の一実施例を示す説明図である。
【図４】この発明が適用されたスイッチングレギュレータ用制御集積回路の第２の実施例を示す部分的な回路図である。
【図５】この発明が適用されたスイッチング回路の第３の実施例、つまりこの発明が適用された多段スイッチング回路の一実施例を示す回路図である。
【図６】この発明に先立って本願発明者等が開発したスイッチングレギュレータ用制御集積回路の一例を示す部分的な回路図である。
【符号の説明】
ＳＲＩＣ……スイッチングレギュレータ用制御集積回路、ＰＷＭ……パワーＭＯＳＦＥＴ、Ｔ……トランス、Ｃｃ……コレクタ容量、ＣＬ……負荷容量。
ＭＳＷＣ……多段スイッチング回路。
ＢＦＩＮ，Ｖｉｎ，ＩＮ……内部信号又は入力信号、ＰＷＭＯＵＴ，Ｑ７ｏｕｔ，Ｖｏｕｔ，ＯＵＴ……出力信号、Ｑ１〜Ｑ４……ＰＮＰ型バイポーラトランジスタ、Ｑ５〜Ｑ１３，ＱＡ〜ＱＢ，Ｑ２１〜Ｑ２６……ＮＰＮ型バイポーラトランジスタ、Ｄ１，Ｄ２１〜Ｄ２６……ダイオード、Ｒ１〜Ｒ６，ＲＢ，Ｒ２１〜Ｒ２６……抵抗、Ｓ１〜Ｓ３……定電流源。

Claims

そのベースに所定の内部信号を受け、該内部信号に従って選択的にオン状態とされる第１のトランジスタと、
そのベースに上記第１のトランジスタのコレクタ電圧を受け、該コレクタ電圧に従って選択的にオン状態とされる第２のトランジスタと、
上記第１のトランジスタがオン状態からオフ状態とされる直前を含む所定の期間、選択的にオン状態とされる第３のトランジスタと、
該第３のトランジスタのエミッタと上記第１のトランジスタのコレクタとの間に設けられる抵抗とを含むことを特徴とするスイッチング回路。
請求項１において、
上記第３のトランジスタは、そのベースに上記第２のトランジスタのコレクタ電圧を受け、該コレクタ電圧に従って選択的にオン状態とされるものであることを特徴とするスイッチング回路。
請求項１において、
上記スイッチング回路は、そのベースに上記第２のトランジスタの実質的なコレクタ電圧を受け、該コレクタ電圧に従って選択的にオン状態とされる第４のトランジスタを含むものであって、
上記第３のトランジスタは、そのベースに上記第４のトランジスタのコレクタ電圧又はエミッタ電圧を受け、該コレクタ電圧又はエミッタ電圧に従って選択的にオン状態とされるものであることを特徴とするスイッチング回路。
請求項１，請求項２又は請求項３において、
上記スイッチング回路は、スイッチングレギュレータのスイッチングレギュレータ用制御集積回路に含まれるものであり、
該スイッチングレギュレータ用制御集積回路は、
第１の電源電圧と回路の出力端子との間に設けられ、上記第４のトランジスタとともにダーリントン回路を構成する第１の出力トランジスタと、
回路の出力端子と第２の電源電圧との間に設けられる第２の出力トランジスタとを含むものであって、
上記第３のトランジスタのベースは、上記回路の出力端子に結合されるものであることを特徴とするスイッチング回路。