JP3705098B2 - マルチビットデルタシグマａｄ変換器 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、アナログデジタル変換回路に関し，特にオーバサンプリング方式とノイズシェーピング方式を組み合わせたデルタシグマ型ＡＤ変換器に関する。
【０００２】
【従来の技術】
オーバサンプリング型ＡＤ変換器は、サンプリング周波数を信号帯域の２倍の周波数であるナイキスト周波数より非常に高い周波数にすることで、信号帯域内の量子化雑音を小さくでき、高精度の変換を実現できる。つまり、信号電力対雑音電力（以下ＳＮ比と記す）が増加する。これは、以下による理由による。
【０００３】
アナログ信号をデジタル信号に変換する量子化器で発生した量子化雑音は、不規則に発生し、全ての周波数領域に分布する白色雑音である。オーバサンプリングＡＤ変換器のサンプリング周波数をｆｓとすると、ＤＣ〜ｆｓ／２に雑音電力は分布する。信号帯域に比べサンプリング周波数が非常に高ければそれだけ信号帯域内の雑音電力は小さくなる。また、信号帯域外に分布している雑音電力は、一般に後段に設けられるデシメーションフィルタにより除去することができる。
【０００４】
従って、サンプリング周波数ｆｓとナイキスト周波数ｆｎとの比（以下オーバサンプル比と記す）が大きければ大きいほどＳＮ比は増加する。
【０００５】
オーバサンプリング型ＡＤ変換器の一種であるデルタシグマＡＤ変換器は、ＤＣ〜ｆｓ／２に分布している雑音電力に対するハイパスフィルタの周波数特性を持ち、低域の雑音電力をさらに小さくする技術である。従って、信号帯域内の雑音電力はより一層低減する。一般に信号帯域内の雑音電力を信号帯域外へ追いやる技術はノイズシェーピング技術として知られている。
【０００６】
図１０に従来のデルタシグマＡＤ変換器の基本構成を示す。アナログ入力信号Ｘ（ｚ）と帰還部にある１ビットＤＡ変換器との差を求めるアナログ加算器１と、アナログ加算器１の出力を積分するアナログ積分器２と、アナログ積分器２の出力をデジタル値に変換する１ビット量子化器３と、１ビット量子化器３の出力を次のサンプリング時間まで保持する遅延器８と、遅延器８の１ビットデータを２値のアナログ信号に変換する１ビットＤＡ変換器６を備えている。１ビット量子化器３のデジタル出力がデルタシグマＡＤ変換器の出力Ｙ（ｚ）となる。また、アナログ積分器２は、低周波成分のみを通過させ高周波成分を遮断するローパスフィルタの特性を有する。この構成の伝達関数を求めると、次式１のようになる。
【０００７】
Ｙ（ｚ）＝Ｘ（ｚ）＋（１−ｚ^-1）Ｑ（ｚ） ………（１）
この場合、閉ループ内にあるアナログ積分器は１つであるため、１次のノイズシェーピングを実現する。例えば、閉ループ内に２つのアナログ積分器を有するデルタシグマＡＤ変換器は２次のノイズシェーピングを実現し、さらに信号帯域内の雑音抑圧力を高めることができる。
【０００８】
ナイキスト周波数でサンプリングするナイキストサンプリング型ＡＤ変換器では、電圧軸上の回路の精度で変換精度が決まってしまう。しかし、オーバサンプリング形デルタシグマＡＤ変換器では、オーバサンプル比を大きくしたり、ノイズシェーピングの次数を増やすことでＳＮ比を増加させることができる。つまり、時間軸上で変換精度を高くする技術であるため、電圧軸上での回路の精度は緩和できる。そのため，ナイキストサンプリング型ＡＤ変換器の変換精度は１２ビット程度が限界であるが、オーバサンプリング型ＡＤ変換器ではそれ以上の変換精度を実現できる。例えば、信号帯域が約２０ｋＨｚのオーディオ帯では３次ノイズシェーピングでオーバサンプル比を６４倍とすると、サンプリング周波数は約２．５ＭＨｚになる。この場合、変換精度は１６ビットを十分に実現できる。
【０００９】
しかし、変換精度を保ったまま変換可能な信号帯域がどこまで拡張できるか考えると、せいぜい数１００ｋＨｚが限界である。例えば、信号帯域１ＭＨｚで上記と同等の変換精度を実現しようとすると、３次ノイズシェーピングでサンプリング周波数は１２８ＭＨｚになってしまう。この時、積分器に用いられるオペアンプのユニティーゲイン周波数は５００ＭＨｚ程度が必要となる。このようなオペアンプを設計するのは非常に困難であり、また消費電力が著しく増加する。ノイズシェーピングの次数を４次、５次と高くすればオーバサンプル比をもっと低くできる。しかし、３次を超えると閉ループが不安定になってしまう。
【００１０】
これを安定な構成にするには、積分器に減衰係数（０＜ａｉ＜１）を設けて各積分器の出力振幅が大きくならないようにする必要がある。例えば、図１１は３次ノイズシェーピングを実現する安定性を考慮したデルタシグマＡＤ変換器の基本構成である。アナログ積分器を３と備え、各アナログ積分器の後段にアナログ乗算器９ａ、９ｂ、９ｃを設置する。この伝達関数は次式２で表される。
【００１１】

つまり、各積分器の減衰係数の積ａ₁ａ₂ａ₃ の分だけ信号成分が減衰してしまう。これより、次数を高くしても期待されるほどＳＮ比の向上は見込めない。
【００１２】
次に図１２に示すように、１ビット量子化器３と１ビットＤＡ変換器６の代わりに、多値でアナログ信号をデジタル信号に変換するｎビット量子化器４と、多値のデジタル信号を多値のアナログ信号に変換するｎビットＤＡ変換器７を用いたマルチビットデルタシグマＡＤ変換器が知られている。この変換器は、量子化器の分解能をあげることで量子化雑音Ｑ’（ｚ）は小さくなり、全ての周波数領域に分布する雑音電力は低減される。一般に、ｎビット量子化器４の分解能を１ビット上げるごとに６ｄＢづつのＳＮ比の向上がある。しかし、ｎビットＤＡ変換器７には非線形性誤差Ｅ（ｚ）がある。図１２のマルチビットデルタシグマＡＤ変換器の伝達関数は次式３のようになる。
【００１３】
Ｙ（ｚ）＝Ｘ（ｚ）＋Ｅ（ｚ）＋（１−ｚ^-1）Ｑ’（ｚ） ………（３）
ｎビットＤＡ変換器７の非線形誤差Ｅ（ｚ）はアナログ信号Ｘ（ｚ）にそのまま加算され、ノイズシェーピングされない。つまり、この非線形性によってＳＮ比は著しく劣化してしまい、ｎビットＤＡ変換器７にはＡＤ変換器の変換精度と同等の精度が必要になる。このようなｎビットＤＡ変換器７を実現するのは非常に困難を伴い、回路規模を著しく増大させる。例えば、ｎビットＤＡ変換器７を集積回路で実現する場合、多くのキャパシタで実現する。１６ビットのＤＡ変換器を２¹⁶個の５μｍ角の単位キャパシタを用いて構成した場合、製造プロセスで制御しなければならない寸法ばらつきは４．９ｎｍであり、これは実現困難な値である。また、このような小さい単位キャパシタを用いてもキャパシタ全体の寸法は１．３ｍｍ角の広い面積を使ってしまう。
【００１４】
この問題を解決する１つの技術が、「アン インプルーブド シグマ−デルタモジュレータ アキテクチャ」１９９０、ＩＥＥＥ、ＩＳＣＡＳ、ｐｐ３７２〜３７５及び米国特許４９８７４１６に開示されている。図１３に、上記技術のうち１次の基本構成を示す。アナログ加算器１は、アナログ信号Ｘ（ｚ）から１ビットＤＡ変換器６が提供する帰還信号を減じる。アナログ加算器１の出力はアナログ積分器２に送られ、その出力はｎビット量子化器４においてデジタル化される。ここで、量子化雑音Ｑａ（ｚ）が混入する。ｎビット量子化器４のｎビット出力は最上位ビット抽出器５で最上位ビットのみが検出される。ここで、デジタル的な量子化雑音Ｑｄ（ｚ）が混入する。この最上位ビットは遅延器８ａで次のサンプリング時間まで保持され、２値のアナログ値に変換する１ビットＤＡ変換器６に送られる。最上位ビット抽出器５で混入したＱｄ（ｚ）は遅延器８ｂで次のサンプリング時間まで保持され、次のサンプリング時間におけるｎビット量子化器４の出力とデジタル加算器１０で加算される。このデジタル加算器出力がＡＤ変換器の出力Ｙ（ｚ）となる。ここで、ｎビット量子化器４の出力信号をＹ’（ｚ）とすると、Ｙ’（ｚ）の伝達関数は次式４のようになる。
【００１５】
Ｙ’（ｚ）＝Ｘ（ｚ）＋（１−ｚ^-1）Ｑａ（ｚ）−ｚ^-1Ｑｄ（ｚ）…（４）
従って、ＡＤ変換器出力Ｙ（ｚ）の伝達関数は次式５のようになる。
【００１６】
Ｙ（ｚ）＝Ｘ（ｚ）＋（１−ｚ^-1）Ｑａ（ｚ） ………（５）
すなわち、Ｑａ（ｚ）よりもはるかに大きいＱｄ（ｚ）が除去される。この方式では、最上位ビットのみを帰還するため、１ビットＤＡ変換器６を用いることができる。１ビットＤＡ変換器６は２値のアナログ値を出力するため、非線形誤差Ｅ（ｚ）は本質的に混入しない。式１５は式１３でＥ（ｚ）＝０としたときの伝達関数と等しくなり、従来のマルチビットデルタシグマＡＤ変換器と同等のＳＮ比が期待できる。
【００１７】
図１４は図１３の同似形である。アナログ加算器１は、アナログ信号Ｘ（ｚ）から１ビットＤＡ変換器６が提供する帰還信号を減じる。アナログ加算器１の出力はアナログ積分器２に提供され、その出力はｎビット量子化器４においてデジタル化される。ここで、量子化雑音Ｑａ（ｚ）が混入する。ｎビット量子化器４のｎビット出力は最上位ビット抽出器５で最上位ビットのみが検出される。ここで、さらにデジタル的な量子化雑音Ｑｄ（ｚ）が混入する。この最上位ビットは遅延器８ａで次のサンプリング時間まで保持され、２値のアナログ値に変換する１ビットＤＡ変換器６に提供される。最上位ビット抽出器５で混入するＱｄ（ｚ）は微分器１２に送られ、１サンプリング時間前のＱｄ（ｚ）との差が出力される。最上位ビット抽出器５の出力と微分器１２の出力との差をデジタル加算器１０で求め、これがＡＤ変換器の出力Ｙ（ｚ）となる。最上位ビット抽出器５の出力をＹ”（ｚ）とすると、Ｙ”（ｚ）の伝達関数は次式６のようになる。
【００１８】

従って、このＡＤ変換器の出力Ｙ（Ｚ）の伝達関数は次式７のようになる。
【００１９】
Ｙ（ｚ）＝Ｘ（ｚ）＋（１−ｚ^-1）Ｑａ（ｚ） ………（７）
すなわち式１７は式１５と等しく、図１３に示す構成と同等の性能を有する。
【００２０】
同様に、上記文献で開示されている２次および３次ノイズシェーピングの構成をそれぞれ図１５、図１６に示す。また、これらの同似形をそれぞれ図１７、図１８に示す。図１５、図１７に示す構成の伝達関数は次式８で表される。
【００２１】
Ｙ（ｚ）＝Ｘ（ｚ）＋（１−ｚ^-1）²Ｑａ（ｚ） ………（８）
また、図１６、図１８に示す構成の伝達関数は次式９で表される。
【００２２】
Ｙ（ｚ）＝Ｘ（ｚ）＋（１−ｚ^-1）³Ｑａ（ｚ） ………（９）
【００２３】
【発明が解決しようとする課題】
しかし上記文献が開示した方式は以下のような問題点を有している。従来の１ビット量子化器を用いたデルタシグマＡＤ変換器では、積分器出力が量子化器の１つのしきい値レベルと大小を比較して量子化を行う。従って、積分器出力の振幅には制限はなく、いくら大きくなっても量子化器の出力結果は変わらない。しかし、マルチビット・デルタシグマＡＤ変換器の場合、量子化器は複数ビットの出力を行うので、複数のしきい値レベルを有している。従って、積分器の出力振幅は量子化器のフルスケールと同程度に抑えられなければならない。例えば、４ビット量子化器を用いた場合、出力されるデジタルデータは１６値である。このため、量子化器のしきい値レベルは１５レベル必要である。量子化器の入力電圧のフルスケールを−１Ｖ〜＋１Ｖとすると、１ＬＳＢに対応する電圧は１２５ｍＶとなる。積分器の出力電圧の振幅が、−１．０６２５Ｖ〜＋１．０６２５Ｖ以内であれば、量子化雑音は±６２．５ｍＶを最大値として一様に分布するが、それ以上であると入力電圧の最大値あるいは最小値付近で量子化雑音が局所的に大きく混入してしまう。これによりＳＮ比は劣化してしまう。
【００２４】
上記文献が開示した方式の機能シミュレーションを行った結果を図１９に示す。これは、図１３あるいは図１４に示す１次の構成で、４ビット量子化を行った場合の結果である。量子化器の入力のフルスケールは−１Ｖ〜＋１Ｖであるが、積分器の出力振幅はそれを超えている。よって、デジタル出力は入力電圧の最大値および最小値に対応する部分に歪みが生じている。これより、ＳＮ比は劣化してしまい、１次４ビット量子化４ビット帰還のマルチビットデルタシグマＡＤ変換器において同じ条件でシミュレーションして得られるＳＮ比である５９ｄＢよりも低い５３ｄＢというＳＮ比が得られる。
【００２５】
この問題を避けるには、ＡＤ変換器のアナログ入力の振幅に制限を設けるか、積分器にゲイン係数をａ（０＜ａ＜１）で減衰させるアナログ乗算器を追加して積分器出力の振幅を抑えなければならない。前者の方法では、量子化器の入力フルスケール内に積分器の振幅が抑えられたとしても、信号振幅を抑える分だけピークＳＮ比は低いものとなってしまう。後者の方法におけるアナログ乗算器を有した構成を図２０に示す。この構成における伝達関数は以下の式１０のようになる。
【００２６】

式１０から、ａの値が小さくなるほどＱｄ（ｚ）は漏洩してしまう。従って、ＳＮ比は著しく劣化してしまう。図２１は上記と同じ条件である１次４ビット量子化でアナログ乗算器９ａの係数がａ＝０．５の場合の機能シミュレーション結果である。積分器の振幅は量子化器の入力フルスケール以内に十分抑えられており、正常に量子化が行われているが、デジタル処理を行った後のデジタル出力にはＱｄ（ｚ）が漏洩してしまい、高周波ノイズが混入しているのが分かる。このときに得られたＳＮ比は４７．６ｄＢであった。
【００２７】
以上より、上記文献に開示されたの方式の問題点は以下の通りである。まず１ビット帰還であるため、アナログ入力信号との差信号が大きくなり、積分器の出力振幅が大きくなってしまう。積分器の出力振幅は量子化器の入力フルスケール以内に抑える必要があり、積分器にアナログ乗算器９ａが必要になる。その係数ａは１より小さい値にしなければならない。このとき、除去されるはずのデジタル的な量子化雑音Ｑｄ（ｚ）は漏洩してしまう。Ｑｄ（ｚ）は量子化器で混入する量子化雑音Ｑａよりも非常に大きい値なので著しくＳＮ比が劣化してしまう。
【００２８】
本発明の目的は以上の点を考慮してなされたものであり、多値のデジタル値を出力するｎビット量子化器を用い、２値のアナログ値を出力する１ビットＤＡ変換器を介して帰還され、そのときに生じるデジタル的な量子化雑音を積分器の減衰係数によらず除去することができるデジタル処理回路を備えた新規なマルチビットデルタシグマＡＤ変換器を提供することにある。
【００２９】
【課題を解決するための手段】
上記課題を解決する第１のデルタシグマＡＤ変換器は、アナログ入力信号とアナログ帰還信号との差を出力するアナログ加算手段と、該アナログ加算手段の出力信号を積分するアナログ積分手段と、該アナログ積分手段の出力を所定の係数ａで乗算するアナログ乗算手段と、該アナログ乗算手段の出力信号をｎビット（ｎは２以上の整数）で量子化して出力するｎビット量子化手段と、該ｎビット量子化手段の出力の最上位ビットのみを取り出す最上位ビット抽出手段と、該最上位ビット抽出手段の出力するデジタル出力信号を次のサンプリング時間まで保持する遅延手段と、該遅延手段の出力をアナログ信号に変換して次のサンプリング時間における前記アナログ帰還信号として出力するＤＡ変換手段とを備えるマルチビットデルタシグマＡＤ変換器であって、
前記ＤＡ変換手段は、１ビットＤＡ変換手段であり、最上位ビット抽出手段の出力信号を受け該出力を次のサンプリング時間まで保持する遅延手段と、該遅延手段の出力に係数ａ−１を乗じるデジタル乗算手段と、最上位ビット抽出手段の出力とデジタル乗算手段の出力との和を出力する第１のデジタル加算手段と、最上位ビット抽出手段に混入する量子化雑音を微分するデジタル微分手段と、第１のデジタル加算手段の出力とデジタル微分手段との差を出力する第２のデジタル加算手段を有する。
【００３０】
上記マルチビットデルタシグマＡＤ変換器では、アナログ入力信号をＸ（ｚ）、アナログ乗算手段で乗算する係数をａ、ｎビット量子化手段で混入する量子化雑音をＱ（ｚ）としたとき、該マルチビットデルタシグマＡＤ変換器の出力Ｙ（ｚ）は、Ｙ（ｚ）＝ａＸ（ｚ）＋（１−ｚ^-1）Ｑ（ｚ）である。
【００３２】
次に、第２のマルチビットデルタシグマＡＤ変換器は、アナログ信号とアナログ帰還信号とが入力しこれら信号の差を出力するアナログ加算手段と、該アナログ加算手段の出力信号を積分するアナログ積分手段と、該アナログ積分手段の出力を所定の係数で乗算するアナログ乗算手段を備える構成部分がｋ段（ｋは正の整数）縦続接続しており、ｋ段目のアナログ乗算手段の出力信号をｎビット（ｎは２以上の整数）で量子化して出力するｎビット量子化手段と、該ｎビット量子化手段の出力の最上位ビットのみを取り出す最上位ビット抽出手段と、該最上位ビット抽出手段の出力するデジタル出力信号を次のサンプリング時間まで保持する遅延手段と、該遅延手段の出力をアナログ信号に変換して次のサンプリング時間における前記アナログ帰還信号としてとして前記ｋ個のアナログ加算手段へ出力するＤＡ変換手段とを備えるマルチビットデルタシグマＡＤ変換器であって、前記ＤＡ変換手段は、１ビットＤＡ変換手段であり、最上位ビット抽出手段の出力信号を受け該出力を次のサンプリング時間まで保持する遅延手段と、該遅延手段の出力に所定の係数を乗じるデジタル乗算手段と、最上位ビット抽出手段の出力とデジタル乗算手段の出力との和を出力するデジタル加算手段を有する第１段目のデジタル演算部を備え、前段のデジタル演算部の遅延手段の出力を受け該出力を次のサンプリング時間まで保持する遅延手段と、該遅延手段の出力に所定の係数を乗じるデジタル乗算手段と、前段のデジタル演算部のデジタル加算手段の出力と該デジタル乗算手段の出力との和を出力するデジタル加算手段を有するデジタル演算部をｋ−１段縦続に接続した構成を備え、最上位ビット抽出手段に混入する量子化雑音を微分するデジタル微分手段と、前段のデジタル微分手段の出力を微分するデジタル微分手段をｋ−１段縦続に接続した構成を備え、ｋ段目のデジタル演算部のデジタル加算手段の出力とｋ段目のデジタル微分手段の出力との差を出力するデジタル加算手段を有する。
【００３３】
上記マルチビットデルタシグマＡＤ変換器では、アナログ入力信号をＸ（ｚ）、前記１番目からｋ番目のそれぞれのアナログ乗算手段において乗算する係数をａ１、ａ２、………ａｋ、ｎビット量子化手段で混入する量子化雑音をＱ（ｚ）としたとき、前記マルチビットデルタシグマＡＤ変換器の出力Ｙ（ｚ）は、Ｙ（ｚ）＝（ａ１ａ２………ａｋ）Ｘ（ｚ）＋（１−ｚ^-1）^kＱ（ｚ）である。
【００３６】
第３のマルチビットデルタシグマＡＤ変換器は、アナログ入力信号とアナログ帰還信号との差を出力するアナログ加算手段と、該アナログ加算手段の出力信号を積分するアナログ積分手段と、該アナログ積分手段の出力を所定の係数で乗算するアナログ乗算手段と、該アナログ乗算手段の出力信号を多ビットで量子化して出力するマルチビット量子化手段と、該マルチビット量子化手段の出力するデジタル出力信号をアナログ信号に変換して次のサンプリング時間における前記アナログ帰還信号として出力するＤＡ変換手段とを備えるマルチビットデルタシグマＡＤ変換器であって、前記マルチビット量子化手段は、ｎビット量子化器（ｎは２以上の整数）とその後段に接続する最上位ビット抽出器を備え、前記ｎビット量子化器（ｎは２以上の整数）の出力を受け、該出力を所定時間保持する第１の遅延手段と、該第１の遅延手段の出力に所定の係数を乗じる第１のデジタル乗算手段と、ｎビット量子化器の出力と第１のデジタル乗算手段の出力の和を出力する第１のデジタル加算手段と、最上位ビット抽出器に混入する量子化雑音を入力しこれを所定時間保持する第２の遅延手段と、該第２の遅延手段の出力に所定の係数を乗じる第２のデジタル乗算手段と、第１のデジタル加算手段の出力と第２のデジタル乗算手段の出力の和を該マルチビットデルタシグマＡＤ変換器の出力として出力する第２のデジタル加算手段を備えるデジタル演算手段を備える。
【００３７】
また該第３のＡＤ変換器では、アナログ入力信号をＸ（ｚ）、アナログ乗算手段で乗算する係数をａ、第１のデジタル乗算手段で乗算する係数をａ−１、第２のデジタル乗算手段で乗算する係数をａ、ｎビット量子化器で混入する量子化雑音をＱａ（ｚ）としたとき、該マルチビットデルタシグマＡＤ変換器の出力Ｙ（ｚ）は、
Ｙ（ｚ）＝ａＸ（ｚ）＋（１−ｚ^-1）Ｑａ（ｚ）である。
【００３８】
第４のマルチビットデルタシグマＡＤ変換器は、アナログ入力信号とアナログ帰還信号との差を出力するアナログ加算手段と、該アナログ加算手段の出力信号を積分するアナログ積分手段と、該アナログ積分手段の出力を所定の係数で乗算するアナログ乗算手段を備える構成部分が縦続して２段配置され、後段のアナログ乗算手段の出力信号を多ビットで量子化して出力するマルチビット量子化手段と、該マルチビット量子化手段の出力するデジタル出力信号をアナログ信号に変換して次のサンプリング時間における前記アナログ帰還信号として各アナログ加算手段へ出力するＤＡ変換手段とを備えるマルチビットデルタシグマＡＤ変換器であって、マルチビット量子化手段は、ｎビット量子化器（ｎは２以上の整数）とその後段に接続する最上位ビット抽出器を備え、
ｎビット量子化器（ｎは２以上の整数）の出力を受け、該出力を所定時間保持する第１の遅延手段と、該第１の遅延手段の出力に所定の係数を乗じる第１のデジタル乗算手段と、ｎビット量子化器の出力と第１のデジタル乗算手段の出力の和を出力する第１のデジタル加算手段と、第１の遅延手段の出力を所定時間保持する第２の遅延手段と、該第２の遅延手段の出力に所定の係数を乗じる第２のデジタル乗算手段と、第１のデジタル加算手段の出力と第２のデジタル乗算手段の出力の和を出力する第２のデジタル加算手段と、最上位ビット抽出器に混入する量子化雑音を入力しこれに所定の係数を乗じる第３のデジタル乗算手段と、該第３のデジタル乗算手段の出力を所定時間保持する第３の遅延手段と、第２のデジタル加算手段の出力と該第３の遅延手段の出力の和を出力する第３のデジタル加算手段と、第３の遅延手段の出力に所定の係数を乗じる第４のデジタル乗算手段と、第３のデジタル加算手段の出力と該第４のデジタル乗算手段の出力の和を出力する第４のデジタル加算手段と、第３の遅延手段の出力を所定時間保持する第４の遅延手段と、第４のデジタル加算手段の出力と該第４の遅延手段の出力の和を該マルチビットデルタシグマＡＤ変換器の出力として出力する第５のデジタル加算手段を備える。該マルチビットデルタシグマＡＤ変換器へのアナログ入力信号をＸ（ｚ）、１番目および２番目のアナログ乗算手段で乗算する係数をそれぞれａ１、ａ２、第１から第４のデジタル乗算手段で乗算する係数をそれぞれ、ａ１ａ２＋ａ２−２、１−ａ２、ａ２、ａ１、ｎビット量子化器で混入する量子化雑音をＱａ（ｚ）としたとき、前記マルチビットデルタシグマＡＤ変換器の出力Ｙ（ｚ）は、Ｙ（ｚ）＝ａ１ａ２Ｘ（ｚ）＋（１−ｚ^-1）^２Ｑａ（ｚ）である。
【００３９】
第５のマルチビットデルタシグマＡＤ変換器は、アナログ入力信号とアナログ帰還信号との差を出力するアナログ加算手段と、該アナログ加算手段の出力信号を積分するアナログ積分手段と、該アナログ積分手段の出力を所定の係数で乗算するアナログ乗算手段を備える構成部分が縦続して３段配置され、最後段のアナログ乗算手段の出力信号を多ビットで量子化して出力するマルチビット量子化手段と、該マルチビット量子化手段の出力するデジタル出力信号をアナログ信号に変換して次のサンプリング時間における前記アナログ帰還信号として各アナログ加算手段へ出力するＤＡ変換手段とを備えるマルチビットデルタシグマＡＤ変換器であって、マルチビット量子化手段は、ｎビット量子化器（ｎは２以上の整数）とその後段に接続する最上位ビット抽出器を備え、ｎビット量子化器（ｎは２以上の整数）の出力を受け、該出力を所定時間保持する第１の遅延手段と、該第１の遅延手段の出力に所定の係数を乗じる第１のデジタル乗算手段と、ｎビット量子化器の出力と第１のデジタル乗算手段の出力の和を出力する第１のデジタル加算手段と、第１の遅延手段の出力を所定時間保持する第２の遅延手段と、該第２の遅延手段の出力に所定の係数を乗じる第２のデジタル乗算手段と、第１のデジタル加算手段の出力と第２のデジタル乗算手段の出力の和を出力する第２のデジタル加算手段と、第２の遅延手段の出力を所定時間保持する第３の遅延手段と、該第３の遅延手段の出力に所定の係数を乗じる第３のデジタル乗算手段と、第２のデジタル加算手段の出力と第３のデジタル乗算手段の出力の和を出力する第３のデジタル加算手段と、最上位ビット抽出器に混入する量子化雑音を入力しこれに所定の係数を乗じる第４のデジタル乗算手段と、該第４のデジタル乗算手段の出力を所定時間保持する第４の遅延手段と、該第４の遅延手段の出力に所定の係数を乗じる第４のデジタル乗算手段と、第３のデジタル加算手段の出力と該第４のデジタル乗算手段の出力の和を出力する第４のデジタル加算手段と、第４の遅延手段の出力を所定時間保持する第５の遅延手段と、該第５の遅延手段の出力に所定の係数を乗じる第５のデジタル乗算手段と、第４のデジタル加算手段の出力と該第５のデジタル乗算手段の出力の和を出力する第５のデジタル加算手段と、第５の遅延手段の出力を所定時間保持する第６の遅延手段と、第５のデジタル加算手段の出力と該第６の遅延手段の出力の和を該マルチビットデルタシグマＡＤ変換器の出力として出力する第６のデジタル加算手段を備える。
【００４０】
該マルチビットデルタシグマＡＤ変換器へのアナログ入力信号をＸ（ｚ）、１番目から３番目のアナログ乗算手段で乗算する係数をそれぞれａ１、ａ２、ａ３、第１から第６のデジタル乗算手段で乗算する係数をそれぞれ、ａ１ａ２ａ３＋ａ２ａ３＋ａ３−３、３−ａ２ａ３−２ａ３、ａ３−１、ａ３、 ａ１ａ２＋ａ２＋１、ａ２＋２、ｎビット量子化器で混入する量子化雑音をＱａ（ｚ）としたとき、前記マルチビットデルタシグマＡＤ変換器の出力Ｙ（ｚ）は、Ｙ（ｚ）＝ａ１ａ２ａ３Ｘ（ｚ）＋（１−ｚ^-1）³Ｑａ（ｚ）である。
【００４１】
上記構成のマルチビットデルタシグマＡＤ変換器によって、信号帯域内の量子化雑音を小さくすることができ、低オーバサンプル比で高い変換精度を実現する。
【００４２】
【発明の実施の形態】
図面を参照して、この発明の実施の形態について説明する。
【００４３】
図１は、本発明の第１の実施形態であるマルチビットデルタシグマＡＤ変換器の構成を表すブロック図である。
【００４４】
このマルチビットデルタシグマＡＤ変換器では、アナログ入力信号がアナログ加算器１に入力し、アナログ加算器１はアナログ入力信号と１ビットＤＡ変換器６の出力との差を求める。アナログ加算器１にはアナログ積分器２が接続し、アナログ積分器２はアナログ加算器１の出力を積分する。アナログ積分器２にはアナログ乗算器９、ｎビット量子化器４（ｎは２以上の整数）、最上位ビット抽出器５がシリーズに接続する。アナログ乗算器９はアナログ積分器２の出力を任意の定数ａで乗算し、ｎビット量子化器４はアナログ乗算器９の出力をｎビットで量子化し、最上位ビット抽出器５はｎビット量子化器４の出力の最上位ビットのみを出力する。該出力は遅延器８ａ、８ｂ、及びデジタル加算器１０ａに送られる。遅延器８ａは、最上位ビット抽出器５の出力を次のサンプリング時間まで保持する。遅延器８ａの出力は１ビットＤＡ変換器６に送られる。遅延器８ｂ、デジタル加算器１０ａ、およびこれらの間に配置されるデジタル乗算器１１がデジタル演算部２０を構成する。遅延器８ｂは、最上位ビット抽出器５の出力を次のサンプリング時間まで保持する。デジタル乗算器１１は遅延器８ｂの出力信号を係数ｄ１（ｄ１＝ａ−１）で乗算する。デジタル加算器１０ａは、最上位ビット抽出器５の出力とデジタル乗算器１１の出力を加算する。デジタル演算部２０の出力はデジタル加算器１０ａの出力である。デジタル微分器１２は最上位ビット抽出器５の出力とｎビット量子化器４の出力との差（Ｑｄに相当する）を微分する。デジタル加算器１０ｂはデジタル演算部２０の出力とデジタル微分器１２の出力との差を求め、出力する。
【００４５】
次に、図１のマルチビットデルタシグマＡＤ変換器の動作を説明する。アナログ加算器１はアナログ入力信号Ｘ（ｚ）と１ビットＤＡ変換器６との差を求める。この差分信号は、アナログ積分器２で積分され、アナログ積分器２の出力振幅がｎビット量子化器４のフルスケール内に入るようにアナログ乗算器９が任意の定数ａで乗じる。ｎビット量子化器４はアナログ乗算器９のアナログ出力を２ⁿ値のデジタル信号に量子化し、最上位ビット抽出器５はその最上位ビットのみを出力する。この出力が帰還部にある１ビットＤＡ変換器６の入力信号となる。１ビットＤＡ変換器６は、最上位ビット抽出器５で出力した１ビットの最上位ビットデータを２値のアナログ値に変換する。ここで、ｎビット量子化器４に混入する量子化雑音をＱａ（ｚ）、最上位ビット抽出器５で混入する量子化雑音をＱｄ（ｚ）、最上位ビット抽出器５の出力信号をＹ１（ｚ）とすると、伝達関数は次式１１のようになる。
【００４６】

式１１の左辺をデジタル演算部２０で演算する。デジタル演算部２０では、最上位ビット抽出器５の出力信号Ｙ１（ｚ）と、１つ前のサンプリング時間で出力されたＹ１（ｚ）を（ａ−１）倍した値との和を求める。つまりデジタル演算部２０の出力をＹ２（ｚ）とすると、デジタル演算部２０の伝達関数は式１２のようになる。
【００４７】
Ｙ２（ｚ）＝｛１＋（ａ−１）ｚ^-1｝Ｙ１（ｚ） ………（１２）
式１１と式１２より、デジタル演算部２０の出力信号Ｙ２（ｚ）は、式１３のようになる。
【００４８】

ここで、最上位ビット抽出器５に混入する量子化雑音Ｑｄ（ｚ）を取り出し、デジタル微分器１２で微分を行う。デジタル微分器１２の出力をＹ３（ｚ）とすると、デジタル微分器１２の伝達関数は式１４のようになる。
【００４９】
Ｙ３（ｚ）＝（１−ｚ^-1）Ｑｄ（ｚ） ………（１４）
最後にデジタル加算器１０ｂにより、デジタル演算部２０の出力信号Ｙ２（ｚ）とデジタル微分器１２の出力信号Ｙ３（ｚ）との差を求めると、ＡＤ変換器の出力Ｙ（ｚ）は、式１５になる。
【００５０】

式１５より、ｎビット量子化器４で混入する量子化雑音Ｑａ（ｚ）は１次のノイズシェーピングを受ける。最上位ビット抽出器５に混入したデジタル的な量子化雑音Ｑｄ（ｚ）は、ａの値に関わらず完全に除去される。またＱａ（ｚ）は、Ｑｄ（ｚ）に比べてはるかに小さい値であり、Ｑｄ（ｚ）が完全に除去されることによる変換精度の向上効果は高い。さらにＱａ（ｚ）はｎビット量子化器４の分解能をあげるほど小さくなるので、より一層の変換精度の向上が可能である。
【００５１】
図２は、図１のブロック図を実現する回路構成例である。一般にデルタシグマＡＤ変換器はスィッチト・キャパシタ回路（以下ＳＣ回路と記す）により実現される。ＳＣ回路により、アナログ加算器１とアナログ積分器２とアナログ乗算器９と１ビットＤＡ変換器６を同時に実現することができる。アナログ加算器１はＣｉｎに充電される電荷とＣｄａに充電される電荷の極性を逆にすることで実現できる。この両キャパシタの電荷の和（差信号）をＣ０に充電することで積分する。またアナログ乗算器９の任意定数ａは以下の式１６で表される。
【００５２】
ａ＝Ｃｉｎ／Ｃ０ ………（１６）
ｎビット量子化器４は、比較器を複数並列に配置し、複数のリファレンス電圧と比較することでサーモメータ型の量子化器が構成される。また最上位ビット抽出器５は、最上位ビットのみを出力するか符号ビットのみを出力する。ここで、最上位ビットとｎビット量子化器４のｎビット出力との差（＝Ｑｄ）をデジタル加算器１０ａで求める。最上位ビットのデータにより、１ビットＤＡ変換器６の参照電圧を選択する。またデジタル演算部２０やデジタル微分器１２で用いられる遅延器はＤＦＦ回路により実現できる。デジタル乗算器１１は１ビットのデータを定数倍するだけであるから最上位ビットのデータにより係数値を出力するだけで良い。また、ａが２のべき乗で表される値であれば、シフトレジスタ等を用いてビットをずらすだけで実現できる。デジタル加算器１０ｂ、１０ｃは（ｎ＋２）ビット分の加算器であれば十分である。
【００５３】
図３は、図１に示す本発明の構成例における機能シミュレーションによって得られた各部の波形図である。シミュレーションは、オーバサンプル比が３２倍で４ビット量子化、ａ＝０．５によるものである。図３のＡＤ変換器出力の波形には、図１９や図２１で見られた歪みやＱｄの漏洩はない。
【００５４】
図４は、図１に示す本発明の構成例における機能シミュレーションによって得られたＳＮ特性図である。横軸は量子化器の分解能を示し、縦軸はＳＮ比を示す。シミュレーションは、オーバサンプル比が３２で、ａ＝０．５である。上記文献が開示した構成よりも高い変換精度が得られており、理想的なマルチビットＤＡ変換器を用いたと仮定する従来のマルチビットデルタシグマＡＤ変換器と同等のＳＮ比を得ていることが示される。
【００５５】
図５は本発明の第２の実施形態であるマルチビットデルタシグマＡＤ変換器の構成を表すブロック図である。
【００５６】
これは、ｎビット量子化器で混入する量子化雑音Ｑａ（ｚ）に対して２次のノイズシェーピングを実現する。このマルチビットデルタシグマＡＤ変換器は、図５に示すように、入力信号Ｘ（ｚ）が入力するアナログ加算器１ａ、アナログ積分器２ａ、アナログ乗算器９ａがシリーズで接続し、その後段には同じようにアナログ加算器１ｂ、アナログ積分器２ｂ、アナログ乗算器９ｂが接続している。この後にさらにｎビット量子化器４と、最上位ビット抽出器５とが縦続する。ここでも遅延器８ａが最上位ビット抽出器５の出力を次のサンプリング時間まで保持し、その出力は１ビットＤＡ変換器６を介してアナログ加算器１ａ、１ｂに送られる。最上位ビット抽出器５の後段にはデジタル演算部２０が配置される。デジタル演算部２０では、最上位ビット抽出器５の出力を受ける遅延器８ｂおよびデジタル加算器１０ａとその間にデジタル乗算器１１ａが配置され、その後段にこれと同じ配置で遅延器８ｃ、デジタル乗算器１１ｂ、デジタル加算器１０ｂを備える。またデジタル演算部２０の出力とデジタル微分器１２ａ、１２ｂの出力の差を出力するデジタル加算器１０ｃを備える。
【００５７】
ｎビット量子化器４において量子化雑音Ｑａ（ｚ）が混入し、最上位ビット抽出器５において量子化雑音Ｑｄ（ｚ）が混入する。この２つの量子化雑音は２つの積分器の作用により２次のノイズシェーピングを受け、最上位ビット抽出器５の出力をＹ１（ｚ）とすると、伝達関数は以下の式１７のようになる。
【００５８】

式１７は、ｄ２＝ａ₁ａ₂＋ａ₂−２、ｄ３＝１−ａ₂とすると、以下の式１８のように表すことができる。
【００５９】

式１８の左辺にある演算をデジタル演算部２０で行う。つまり、デジタル演算部２０は、最上位ビット抽出器５の出力信号Ｙ１（ｚ）と、１つ前のサンプリング時間に出力されたＹ１（ｚ）をｄ２倍した値と、２つ前のサンプリング時間に出力されたＹ１（ｚ）をｄ３倍した値の総和を出力する。このデジタル演算部２０の出力をＹ２（ｚ）とすると、伝達関数は以下の式１９のようになる。
【００６０】

最上位ビット抽出器５で混入したＱｄ（ｚ）を２つのデジタル微分器１２ａ、１２ｂにより２次の微分を行うと、その出力Ｙ３（ｚ）は以下の式２０のようになる。
【００６１】
Ｙ３（ｚ）＝（１−ｚ^-1）²Ｑｄ（ｚ） ………（２０）
最後に、デジタル加算器１０ｃによりＹ２（ｚ）とＹ３（ｚ）との差を求めることにより、デジタル出力Ｙ（ｚ）が求まる。式１９と式２０より、Ｙ（ｚ）における伝達関数は以下の式２１のようになる。
【００６２】
Ｙ（ｚ）＝ａ₁ａ₂Ｘ（ｚ）＋（１−ｚ^-1）²Ｑａ（ｚ） ………（２１）
式２１から判るように、量子化雑音Ｑｄ（ｚ）は、付加したデジタル演算部２０とデジタル微分器１２ａ、１２ｂの作用により完全に除去される。Ｑｄ（ｚ）よりもはるかに小さいＱａ（ｚ）は２次のノイズシェーピングを実現し、図１の構成よりも高い変換精度を実現できる。
【００６３】
図６は本発明の第３の実施形態であるマルチビットデルタシグマＡＤ変換器の構成を表すブロック図である。このＡＤ変換器は、ｎビット量子化器に混入する量子化雑音Ｑａ（ｚ）に対して３次のノイズシェーピングを実現する。具体的な構成は、図５のＡＤ変換器において、アナログ加算器１ｂ、アナログ積分器２ｂおよびアナログ乗算器９ｂが接続している後段に、さらにアナログ加算器１ｃ、アナログ積分器２ｃおよびアナログ乗算器９ｃを縦続した構成であり、１ビットＤＡ変換器６の出力がアナログ加算器１ｃにも送られる。同様に、デジタル微分器１２ａ、１２ｂの後段にデジタル微分器１２ｃがさらに配置され、またデジタル演算部２０には遅延器８ｄ、デジタル乗算器１１ｃ、デジタル加算器１０ｃがさらに同様の構成で配置されている。
【００６４】
ｎビット量子化器４に量子化雑音Ｑａ（ｚ）が混入し、最上位ビット抽出器５に量子化雑音Ｑｄ（ｚ）が混入する。この２つの量子化雑音は３つの積分器の作用により３次のノイズシェーピングを受け、最上位ビット抽出器５の出力をＹ１（ｚ）とすると伝達関数は以下の式２２のようになる。
【００６５】

式２２は、ｄ４＝ａ₁ａ₂ａ₃＋ａ₂ａ₃＋ａ₃−３、ｄ５＝３−ａ₂ａ₃−２ａ₃ 、ｄ６＝ａ₃−１とすると、以下の式２３のように表すことができる。
【００６６】

式２３の左辺にある演算をデジタル演算部２０で行う。つまり、デジタル演算部２０は最上位ビット抽出器５の出力信号Ｙ１（ｚ）と、１つ前のサンプリング時間に出力されたＹ１（ｚ）をｄ４倍した値と、２つ前のサンプリング時間に出力されたＹ１（ｚ）をｄ５倍した値と、３つ前のサンプリング時簡に出力されたＹ１（ｚ）をｄ６倍した値との総和を出力する。このデジタル演算部２０の出力をＹ２（ｚ）とすると伝達関数は以下の式２４のようになる。
【００６７】

最上位ビット抽出器５で混入したＱｄ（ｚ）を３つのデジタル微分器により３次の微分を行うと、その出力Ｙ３（ｚ）は以下の式２５のようになる。
【００６８】
Ｙ３（ｚ）＝（１−ｚ^-1）³Ｑｄ（ｚ） ………（２５）
最後にデジタル加算器１０ｄによりＹ２（ｚ）とＹ３（ｚ）との差を求め、デジタル出力Ｙ（ｚ）が求まる。式２４と式２５より、Ｙ（ｚ）における伝達関数は以下の式２６のようになる。
【００６９】
Ｙ（ｚ）＝ａ₁ａ₂ａ₃Ｘ（ｚ）＋（１−ｚ^-1）³Ｑａ（ｚ） ………（２６）
式２６から判るように、量子化雑音Ｑｄ（ｚ）は、付加したデジタル演算部２０とデジタル微分器の作用により完全に除去される。またＱｄ（ｚ）よりもはるかに小さいＱａ（ｚ）は３次のノイズシェーピングを実現し、上述の第２の実施形態よりもさらに高い変換精度を実現できる。
【００７０】
以上の図１、図５、図６に関する記述から判るように、それぞれｋ個のアナログ加算手段、アナログ積分手段、アナログ乗算手段を縦続し、またデジタル演算部も図１の基本構成をｋ段縦続する構成にて、ｋ次のノイズシェーピングを行うと、デジタル出力Ｙ（ｚ）は式２７のようになることが判る。
【００７１】

図７は本発明の第４の実施形態であるマルチビットデルタシグマＡＤ変換器の構成を表すブロック図である。このＡＤ変換器は、図１の構成と同様に、アナログ入力信号がアナログ加算器１に入力し、アナログ加算器１はアナログ入力信号と１ビットＤＡ変換器６の出力との差を求める。アナログ加算器１にはアナログ積分器２が接続し、アナログ積分器２はアナログ加算器１の出力を積分する。アナログ積分器２にはアナログ乗算器９、ｎビット量子化器４、最上位ビット抽出器５がシリーズに接続する。アナログ乗算器９はアナログ積分器２の出力を任意の定数ａで乗算し、ｎビット量子化器４はアナログ乗算器９の出力をｎビットで量子化し、最上位ビット抽出器５はｎビット量子化器４の出力の最上位ビットのみを出力する。この実施形態では、ｎビット量子化器４の出力Ｙ１（ｚ）を入力とするデジタル演算部２０を備える。デジタル演算部２０では、Ｙ１（ｚ）を遅延器８ｂにより次のサンプリング時間まで保持し，デジタル乗算器１１ａにより、係数ｄ１（ｄ１＝ａ−１）を乗ずる。またデジタル加算器１０ａはＹ１（ｚ）とデジタル乗算器１１ａの出力との和を出力する。さらに最上位ビット抽出器５に混入する量子化雑音Ｑｄ（ｚ）を取り出し、遅延器８ｃにより次のサンプリング時間まで保持し、これをデジタル乗算器１１ｂによりａ倍する。デジタル加算器１０ｂは、デジタル加算器１０ａの出力とデジタル乗算器１１ｂの出力の和を出力し、これがデジタル演算部２０およびこのＡＤ変換器の出力となる。
【００７２】
ここでＹ１（ｚ）における伝達関数を求めると次式２８のようになる。
【００７３】

デジタル演算部の伝達関数は次式２９で表される。
【００７４】
Ｙ（ｚ）＝（１＋ｄ１ｚ^-1）Ｙ１（ｚ）＋ａｚ^-1Ｑｄ（ｚ） ………（２９）
式２８と式２９よりＡＤ変換器の出力Ｙ（ｚ）は式３０のようになる。
【００７５】
Ｙ（ｚ）＝ａＸ（ｚ）＋（１−ｚ^-1）Ｑａ（ｚ） ………（３０）
式３０は式１５と全く同じになり、図７に示す構成は第１の実施形態の同似形となる。
【００７６】
図８は本発明の第５の実施形態であるマルチビットデルタシグマＡＤ変換器の構成を表すブロック図である。このＡＤ変換器は、図５に示す構成と同様に、入力信号Ｘ（ｚ）が入力するアナログ加算器１ａ、アナログ積分器２ａ、アナログ乗算器９ａがシリーズで接続し、その後段には同じようにアナログ加算器１ｂ、アナログ積分器２ｂ、アナログ乗算器９ｂが接続している。この後にさらにｎビット量子化器４と、最上位ビット抽出器５とが縦続する。遅延器８ａが最上位ビット抽出器５の出力を次のサンプリング時間まで保持し、その出力は１ビットＤＡ変換器６を介してアナログ加算器１ａ、１ｂに送られる。図８の構成ではｎビット量子化器４の後段にはデジタル演算部２０が配置される。
【００７７】
デジタル演算部２０の構成は次のとおりである。遅延器８ｂはｎビット量子化器４の出力Ｙ１（ｚ）を次のサンプリング時間まで保持する。遅延器８ｂの出力はデジタル乗算器１１ａにより係数ｄ２（ｄ２＝ａ₁ａ₂＋ａ₂ −２）が乗じられる。同様に遅延器８ｃはさらに次のサンプリング時間まで値を保持し、その出力はデジタル乗算器１１ｂにより係数ｄ３（ｄ３＝１−ａ₂ ）が乗じられる。デジタル加算器１０ａはＹ１（ｚ）とデジタル乗算器１１ａの出力との和を出力する。同様にデジタル加算器１０ｂはデジタル加算器１０ａの出力とデジタル乗算器１１ｂの出力との和を出力する。また最上位ビット抽出器５に混入する量子化雑音Ｑｄ（ｚ）を取り出され、デジタル乗算器１１ｃが、Ｑｄ（ｚ）を第２のアナログ乗算器９ｂが有する係数ａ₂ で乗じる。遅延器８ｄは、デジタル乗算器１１ｃの出力を次のサンプリング時間まで保持する。デジタル加算器１０ｃは、遅延器８ｄの出力とデジタル加算器１０ｂの出力の和を出力する。デジタル加算器１０ｄは、デジタル加算器１０ｃの出力と、遅延器８ｄの出力をアナログ乗算器９ａが有する係数ａ₁ で乗じた値との和を出力する。遅延器８ｅは、遅延器８ｄの出力をさらに次のサンプリング時間まで保持し、デジタル加算器１０ｅはデジタル加算器１０ｄの出力と遅延器８ｅの出力との差を出力する。デジタル加算器１０ｅの出力はデジタル演算部２０の出力となり、ＡＤ変換器の出力となる。
【００７８】
ここで、Ｙ１（ｚ）における伝達関数を求めると次式３１のようになる。
【００７９】

デジタル演算部の伝達関数は次式３２で表される。
【００８０】

式３１と式３２より、ＡＤ変換器の出力Ｙ（ｚ）は、次式３３のようになる。
【００８１】
Ｙ（ｚ）＝ａ₁ａ₂Ｘ（ｚ）＋（１−ｚ^-1）²Ｑａ（ｚ） ………（３３）
式３３は式２１と全く同じになり、図８に示す構成は第２の実施態様の同似形となる。
【００８２】
図９は本発明の第５の実施形態であるマルチビットデルタシグマＡＤ変換器の構成を表すブロック図である。このＡＤ変換器は、図８の構成のアナログ加算器１ｂ、アナログ積分器２ｂ、アナログ乗算器９ｂに対して、さらにアナログ加算器１ｃ、アナログ積分器２ｃ、アナログ乗算器９ｃが縦続している。さらにｎビット量子化器４と、最上位ビット抽出器５とが縦続する。遅延器８ａが最上位ビット抽出器５の出力を次のサンプリング時間まで保持し、その出力は１ビットＤＡ変換器６を介してアナログ加算器１ａ、１ｂ、１ｃに送られる。ｎビット量子化器４の出力Ｙ１（ｚ）はデジタル演算部２０入力する。
【００８３】
デジタル演算部２０は以下の構成である。遅延器８ｂはＹ１（ｚ）を次のサンプリング時間まで保持する。デジタル乗算器１１ａは遅延器８ｂの出力を係数ｄ４（ｄ４＝ａ₁ａ₂ａ₃＋ａ₂ａ₃＋ａ₃−３）で乗ずる。遅延器８ｃは遅延器８ｂの出力をさらに次のサンプリング時間まで値を保持する。デジタル乗算器１１ｂは，延器８ｃの出力を係数ｄ５（ｄ５＝３−ａ₂ａ₃−２ａ₃ ）で乗じる。遅延器８ｄは遅延器８ｃの出力を，さらに次のサンプリング時間まで値を保持する。デジタル乗算器１１ｃは遅延器８ｄの出力を係数ｄ６（ｄ６＝ａ₃−１ ）で乗じる。デジタル加算器１０ａはデジタル演算部２０の入力Ｙ１（ｚ）とデジタル乗算器１１ａの和を出力する。デジタル加算器１０ｂはデジタル加算器１０ａの出力とデジタル乗算器１１ｂの出力の和を出力する。同様にデジタル加算器１０ｃはデジタル加算器１０ｂの出力とデジタル乗算器１１ｃの出力との和を出力する。最上位ビット抽出器５で混入した量子化雑音Ｑｄ（ｚ）はデジタル乗算器１１ｄにより、第３アナログ乗算器９ｃが有する係数ａ₃ で乗じられる。遅延器８ｅはデジタル乗算器１１ｄの出力を次のサンプリング時間まで保持し、その保持されたデータはデジタル乗算器１１ｅにより次式に表す係数ｄ７（ｄ７＝ ａ₁ａ₂＋ａ₂＋１）で乗じられる。また遅延器８ｆは、遅延器８ｅの出力をさらに次のサンプリング時間まで保持し、その保持されたデータはデジタル乗算器１１ｆにより、係数ｄ８（ｄ８＝ａ₂＋２）で乗じられる。
【００８４】
またデジタル加算器１０ｄはデジタル加算器１０ｃとデジタル乗算器１１ｅとの和を出力する。同様にデジタル加算器１０ｅはデジタル加算器１０ｄの出力とデジタル乗算器１１ｆとの差を出力する。最後にデジタル加算器１０ｆはデジタル加算器１０ｅの出力と遅延器８ｆの出力との和を出力する。デジタル加算器１０ｆの出力はデジタル演算部２０の出力となり、ＡＤ変換器の出力となる。
【００８５】
ここでＹ１（ｚ）における伝達関数を求めると次式３４のようになる。
【００８６】

デジタル演算部２０の伝達関数は次式３５で表される。
【００８７】

式３４と式３５より、ＡＤ変換器の出力Ｙ（ｚ）は式３６のようになる。
【００８８】
Ｙ（ｚ）＝ａ₁ａ₂ａ₃Ｘ（ｚ）＋（１−ｚ^-1）³Ｑａ（ｚ）………（３５）
式３５は式２６と全く同じになり、図９に示す構成は第３の実施形態の同似形である。
【００８９】
以上のように、本発明では、マルチビットデルタシグマＡＤ変換器において、マルチビット量子化手段のフルスケールにアナログ積分器の出力振幅を抑えるため、アナログ積分手段の出力信号を任意の定数倍で出力するアナログ乗算手段を設け、マルチビット量子化手段の出力を入力とし、アナログ乗算手段における任意の定数を用いたデジタル演算手段を備え、完全なノイズシェーピングを実現する。また、上述の文献等が開示した構成に前記アナログ乗算手段における任意の定数を用いたデジタル処理手段を備え、最上位ビット抽出手段で混入したデジタル的な量子化雑音Ｑｄ（ｚ）を取り出し、アナログ積分手段と同じ次数で微分した信号との差を出力することで完全にＱｄ（ｚ）を除去することができる。これにより、上記文献が開示した構成よりも高精度な変換が可能になる。また、サンプリング周波数を上げたり、アナログ積分器の次数を高くすることなく、高精度化および広帯域化が可能になるとともに、アナログ素子数の少ないマルチビットデルタシグマＡＤ変換器を実現することができる。
【００９０】
【発明の効果】
以上説明したように、この発明のマルチビットデルタシグマＡＤ変換器によれば、ｎビット量子化器を用いることによって信号帯域内の量子化雑音を小さくすることができ、低オーバサンプル比で高い変換精度を実現することができる。またアナログ積分器のゲイン係数によるノイズシェーピングの周波数特性の劣化を防ぐことができる。
【００９１】
また，実施の形態で示した構成では、ｎビット量子化器によってデジタル化されたデータを最上位ビット抽出器により，最上位ビットのみを帰還している。従って入力への帰還を本質的に非線形誤差のない１ビットＤＡ変換器を用いて行うので、プロセス変動による影響を受けず、これに基づく精度劣化を生じない。また線形性を補償する回路も不要である。また１ビットＤＡ変換器は単位キャパシタのみで実現できるので、アナログ回路面積が大きくならない。また最上位ビット抽出器で混入する大きな量子化雑音Ｑｄ（ｚ）は後段に設けられるデジタル微分器、あるいはデジタル演算部により除去でき、高い変換精度を実現できる。さらに後段に設けられたデジタル演算部でｎビット量子化器のフルスケール内に信号を減衰させる目的で設けられたアナログ積分器のゲイン係数を考慮した演算を行うことでＱｄ（ｚ）を完全に除去することができ、より一層高い変換精度を実現できる。
【図面の簡単な説明】
【図１】本発明のマルチビットデルタシグマＡＤ変換器の第１の実施態様を示す図。
【図２】第１の実施態様を実現する回路図。
【図３】第１の実施例における機能シミュレーションで得られた各部分の波形図。
【図４】第１の実施例における機能シミュレーションで得られたＳＮ特性図。
【図５】本発明のマルチビットデルタシグマＡＤ変換器の第２の実施態様を示す図。
【図６】本発明のマルチビットデルタシグマＡＤ変換器の第３の実施態様を示す図。
【図７】本発明のマルチビットデルタシグマＡＤ変換器の第４の実施態様を示す図。
【図８】本発明のマルチビットデルタシグマＡＤ変換器の第５の実施態様を示す図。
【図９】本発明のマルチビットデルタシグマＡＤ変換器の第６の実施態様を示す図。
【図１０】従来の１ビット量子化１次マルチビットデルタシグマＡＤ変換器の構成図。
【図１１】従来の１ビット量子化３次マルチビットデルタシグマＡＤ変換器の構成図。
【図１２】従来の１ビット量子化１次マルチビットデルタシグマＡＤ変換器の構成図。
【図１３】従来の１次マルチビットデルタシグマＡＤ変換器の構成図。
【図１４】図１３の構成の同似形を示す構成図。
【図１５】従来の２次マルチビットデルタシグマＡＤ変換器の構成図。
【図１６】従来の３次マルチビットデルタシグマＡＤ変換器の構成図。
【図１７】図１５の構成の同似形を示す構成図。
【図１８】図１６の構成の同似形を示す構成図。
【図１９】図１３に示す構成で４ビット量子化した場合における機能シミュレーションで得られた各部分の波形図。
【図２０】図１４に示す構成にアナログ積分器出力を減衰するためにアナログ乗算器挿入した構成を示すブロック図。
【図２１】図２０に示す構成で４ビット量子化した場合における機能シミュレーションで得られた各部分の波形図。
【符号の説明】
１ａ〜１ｃ アナログ加算器
２ａ〜２ｃ アナログ積分器
３ １ビット量子化器
４ ｎビット量子化器
５ 最上位ビット抽出器
６ １ビットＤＡ変換器
７ ｎビットＤＡ変換器
８ａ〜８ｇ 遅延器
９、９ａ〜９ｃ アナログ乗算器
１０、１０ａ〜１０ｆ デジタル加算器
１１、１１ａ〜１１ｆ デジタル乗算器
１２、１２ａ〜１１ｃ デジタル微分器
２０ デジタル演算部

Claims (13)

1. アナログ入力信号とアナログ帰還信号との差を出力するアナログ加算手段と、該アナログ加算手段の出力信号を積分するアナログ積分手段と、該アナログ積分手段の出力を所定の係数ａで乗算するアナログ乗算手段と、該アナログ乗算手段の出力信号をｎビット（ｎは２以上の整数）で量子化して出力するｎビット量子化手段と、該ｎビット量子化手段の出力の最上位ビットのみを取り出す最上位ビット抽出手段と、該最上位ビット抽出手段の出力するデジタル出力信号を次のサンプリング時間まで保持する遅延手段と、該遅延手段の出力をアナログ信号に変換して次のサンプリング時間における前記アナログ帰還信号として出力するＤＡ変換手段とを備えるマルチビットデルタシグマＡＤ変換器であって、
   前記ＤＡ変換手段は、１ビットＤＡ変換手段であり、
   最上位ビット抽出手段の出力信号を受け該出力を次のサンプリング時間まで保持する遅延手段と、該遅延手段の出力に係数ａ−１を乗じるデジタル乗算手段と、最上位ビット抽出手段の出力とデジタル乗算手段の出力との和を出力する第１のデジタル加算手段と、最上位ビット抽出手段に混入する量子化雑音を微分するデジタル微分手段と、第１のデジタル加算手段の出力とデジタル微分手段との差を出力する第２のデジタル加算手段を有することを特徴とするマルチビットデルタシグマＡＤ変換器。
2. 前記マルチビットデルタシグマＡＤ変換器へのアナログ入力信号をＸ（ｚ）、アナログ乗算手段で乗算する係数をａ、ｎビット量子化手段で混入する量子化雑音をＱ（ｚ）としたとき、前記マルチビットデルタシグマＡＤ変換器の出力Ｙ（ｚ）は、
   Ｙ（ｚ）＝ａＸ（ｚ）＋（１−ｚ^-1）Ｑ（ｚ）
   である請求項１記載のマルチビットデルタシグマＡＤ変換器。
3. 前記第２のデジタル加算手段の出力が前記デルタシグマＡＤ変換器の出力である請求項１または２記載のマルチビットデルタシグマＡＤ変換器。
4. アナログ信号とアナログ帰還信号とが入力しこれら信号の差を出力するアナログ加算手段と、該アナログ加算手段の出力信号を積分するアナログ積分手段と、該アナログ積分手段の出力を所定の係数で乗算するアナログ乗算手段を備える構成部分がｋ段（ｋは正の整数）縦続接続しており、ｋ段目のアナログ乗算手段の出力信号をｎビット（ｎは２以上の整数）で量子化して出力するｎビット量子化手段と、該ｎビット量子化手段の出力の最上位ビットのみを取り出す最上位ビット抽出手段と、該最上位ビット抽出手段の出力するデジタル出力信号を次のサンプリング時間まで保持する遅延手段と、該遅延手段の出力をアナログ信号に変換して次のサンプリング時間における前記アナログ帰還信号としてとして前記ｋ個のアナログ加算手段へ出力するＤＡ変換手段とを備えるマルチビットデルタシグマＡＤ変換器であって、
   前記ＤＡ変換手段は、１ビットＤＡ変換手段であり、
   最上位ビット抽出手段の出力信号を受け該出力を次のサンプリング時間まで保持する遅延手段と、該遅延手段の出力に所定の係数を乗じるデジタル乗算手段と、最上位ビット抽出手段の出力とデジタル乗算手段の出力との和を出力するデジタル加算手段を有する第１段目のデジタル演算部を備え、
   前段のデジタル演算部の遅延手段の出力を受け該出力を次のサンプリング時間まで保持する遅延手段と、該遅延手段の出力に所定の係数を乗じるデジタル乗算手段と、前段のデジタル演算部のデジタル加算手段の出力と該デジタル乗算手段の出力との和を出力するデジタル加算手段を有するデジタル演算部をｋ−１段縦続に接続した構成を備え、
   最上位ビット抽出手段に混入する量子化雑音を微分するデジタル微分手段と、前段のデジタル微分手段の出力を微分するデジタル微分手段をｋ−１段縦続に接続した構成を備え、ｋ段目のデジタル演算部のデジタル加算手段の出力とｋ段目のデジタル微分手段の出力との差を出力するデジタル加算手段を有することを特徴とするマルチビットデルタシグマＡＤ変換器。
5. 前記マルチビットデルタシグマＡＤ変換器への、アナログ入力信号をＸ（ｚ）、前記１番目からｋ番目のそれぞれのアナログ乗算手段において乗算する係数を ａ１、ａ２、………ａｋ、ｎビット量子化手段で混入する量子化雑音をＱ（ｚ）としたとき、前記マルチビットデルタシグマＡＤ変換器の出力Ｙ（ｚ）は、
   Ｙ（ｚ）＝（ａ１ａ２………ａｋ）Ｘ（ｚ）＋（１−ｚ ^-1 ） ^k Ｑ（ｚ）である請求項４記載のマルチビットデルタシグマＡＤ変換器。
6. ｋ＝２のとき、第１段目のデジタル演算部においてデジタル乗算手段は遅延手段の出力に係数（ａ１ａ２＋ａ２−２） を乗じ、第２段目のデジタル演算部においてデジタル乗算手段は遅延手段の出力に係数（１−ａ２）を乗じる請求項４記載のマルチビットデルタシグマＡＤ変換器。
7. ｋ＝３のとき、第１段目のデジタル演算部においてデジタル乗算手段は遅延手段の出力に係数（ａ１ａ２ａ３＋ａ２ａ３＋ａ３−３）を乗じ、第２段目のデジタル演算部においてデジタル乗算手段は遅延手段の出力に係数（３−ａ２ａ３−２ａ３ ）を乗じ、第３段目のデジタル演算部においてデジタル乗算手段は遅延手段の出力に係数（ａ３−１）を乗じる請求項４記載のマルチビットデルタシグマＤＡ変換器。
8. アナログ入力信号とアナログ帰還信号との差を出力するアナログ加算手段と、該アナログ加算手段の出力信号を積分するアナログ積分手段と、該アナログ積分手段の出力を所定の係数で乗算するアナログ乗算手段と、該アナログ乗算手段の出力信号を多ビットで量子化して出力するマルチビット量子化手段と、該マルチビット量子化手段の出力するデジタル出力信号をアナログ信号に変換して次のサンプリング時間における前記アナログ帰還信号として出力するＤＡ変換手段とを備えるマルチビットデルタシグマＡＤ変換器であって、
   前記マルチビット量子化手段は、ｎビット量子化器（ｎは２以上の整数）とその後段に接続する最上位ビット抽出器を備え、
   ｎビット量子化器（ｎは２以上の整数）の出力を受け、該出力を所定時間保持する第１の遅延手段と、該第１の遅延手段の出力に所定の係数を乗じる第１のデジタル乗算手段と、ｎビット量子化器の出力と第１のデジタル乗算手段の出力の和を出力する第１のデジタル加算手段と、最上位ビット抽出器に混入する量子化雑音を入力しこれを所定時間保持する第２の遅延手段と、該第２の遅延手段の出力に所定の係数を乗じる第２のデジタル乗算手段と、第１のデジタル加算手段の出力と第２のデジタル乗算手段の出力の和を該マルチビットデルタシグマＡＤ変換器の出力として出力する第２のデジタル加算手段を備えるデジタル演算手段、
   を備えることを特徴とするマルチビットデルタシグマＡＤ変換器。
9. 前記マルチビットデルタシグマＡＤ変換器へのアナログ入力信号をＸ（ｚ）、アナログ乗算手段で乗算する係数をａ、第１のデジタル乗算手段で乗算する係数をａ−１、第２のデジタル乗算手段で乗算する係数をａ、ｎビット量子化器で混入する量子化雑音をＱａ（ｚ）としたとき、前記マルチビットデルタシグマＡＤ変換器の出力Ｙ（ｚ）は、
   Ｙ（ｚ）＝ａＸ（ｚ）＋（１−ｚ ^-1 ）Ｑａ（ｚ）
   である請求項８記載のマルチビットデルタシグマＡＤ変換器。
10. アナログ入力信号とアナログ帰還信号との差を出力するアナログ加算手段と、該アナログ加算手段の出力信号を積分するアナログ積分手段と、該アナログ積分手段の出力を所定の係数で乗算するアナログ乗算手段を備える構成部分が縦続して２段配置され、後段のアナログ乗算手段の出力信号を多ビットで量子化して出力するマルチビット量子化手段と、該マルチビット量子化手段の出力するデジタル出力信号をアナログ信号に変換して次のサンプリング時間における前記アナログ帰還信号として各アナログ加算手段へ出力するＤＡ変換手段とを備えるマルチビットデルタシグマＡＤ変換器であって、マルチビット量子化手段は、ｎビット量子化器（ｎは２以上の整数）とその後段に接続する最上位ビット抽出器を備え、
    ｎビット量子化器（ｎは２以上の整数）の出力を受け、該出力を所定時間保持する第１の遅延手段と、該第１の遅延手段の出力に所定の係数を乗じる第１のデジタル乗算手段と、ｎビット量子化器の出力と第１のデジタル乗算手段の出力の和を出力する第１のデジタル 加算手段と、第１の遅延手段の出力を所定時間保持する第２の遅延手段と、該第２の遅延手段の出力に所定の係数を乗じる第２のデジタル乗算手段と、第１のデジタル加算手段の出力と第２のデジタル乗算手段の出力の和を出力する第２のデジタル加算手段と、最上位ビット抽出器に混入する量子化雑音を入力しこれに所定の係数を乗じる第３のデジタル乗算手段と、該第３のデジタル乗算手段の出力を所定時間保持する第３の遅延手段と、第２のデジタル加算手段の出力と該第３の遅延手段の出力の和を出力する第３のデジタル加算手段と、第３の遅延手段の出力に所定の係数を乗じる第４のデジタル乗算手段と、第３のデジタル加算手段の出力と該第４のデジタル乗算手段の出力の和を出力する第４のデジタル加算手段と、第３の遅延手段の出力を所定時間保持する第４の遅延手段と、第４のデジタル加算手段の出力と該第４の遅延手段の出力の和を該マルチビットデルタシグマＡＤ変換器の出力として出力する第５のデジタル加算手段を備えるデジタル演算手段、
    を備えることを特徴とするマルチビットデルタシグマＡＤ変換器。
11. 前記マルチビットデルタシグマＡＤ変換器へのアナログ入力信号をＸ（ｚ）、１番目および２番目のアナログ乗算手段で乗算する係数をそれぞれａ１、ａ２、第１から第４のデジタル乗算手段で乗算する係数をそれぞれ、ａ１ａ２＋ａ２−２、１−ａ２、ａ２、ａ１、ｎビット量子化器で混入する量子化雑音をＱａ（ｚ）としたとき、前記マルチビットデルタシグマＡＤ変換器の出力Ｙ（ｚ）は、
    Ｙ（ｚ）＝ａ１ａ２Ｘ（ｚ）＋（１−ｚ ^-1 ） ^２ Ｑａ（ｚ）
    である請求項１０記載のマルチビットデルタシグマＡＤ変換器。
12. アナログ入力信号とアナログ帰還信号との差を出力するアナログ加算手段と、該アナログ加算手段の出力信号を積分するアナログ積分手段と、該アナログ積分手段の出力を所定の係数で乗算するアナログ乗算手段を備える構成部分が縦続して３段配置され、最後段のアナログ乗算手段の出力信号を多ビットで量子化して出力するマルチビット量子化手段と、該マルチビット量子化手段の出力するデジタル出力信号をアナログ信号に変換して次のサンプリング時間における前記アナログ帰還信号として各アナログ加算手段へ出力するＤＡ変換手段とを備えるマルチビットデルタシグマＡＤ変換器であって、
    マルチビット量子化手段は、ｎビット量子化器（ｎは２以上の整数）とその後段に接続する最上位ビット抽出器を備え、
    ｎビット量子化器（ｎは２以上の整数）の出力を受け、該出力を所定時間保持する第１の遅延手段と、該第１の遅延手段の出力に所定の係数を乗じる第１のデジタル乗算手段と、ｎビット量子化器の出力と第１のデジタル乗算手段の出力の和を出力する第１のデジタル加算手段と、第１の遅延手段の出力を所定時間保持する第２の遅延手段と、該第２の遅延手段の出力に所定の係数を乗じる第２のデジタル乗算手段と、第１のデジタル加算手段の出力と第２のデジタル乗算手段の出力の和を出力する第２のデジタル加算手段と、第２の遅延手段の出力を所定時間保持する第３の遅延手段と、該第３の遅延手段の出力に所定の係数を乗じる第３のデジタル乗算手段と、第２のデジタル加算手段の出力と第３のデジタル乗算手段の出力の和を出力する第３のデジタル加算手段と、最上位ビット抽出器に混入する量子化雑音を入力しこれに所定の係数を乗じる第４のデジタル乗算手段と、該第４のデジタル乗算手段の出力を所定時間保持する第４の遅延手段と、該第４の遅延手段の出力に所定の係数を乗じる第４のデジタル乗算手段と、第３のデジタル加算手段の出力と該第４のデジタル乗算手段の出力の和を出力する第４のデジタル加算手段と、第４の遅延手段の出力を所定時間保持する第５の遅延手段と、該第５の遅延手段の出力に所定の係数を乗じる第５のデジタル乗算手段と、第４のデジタル加算手段の出力と該第５のデジタル乗算手段の出力の和を出力する第５のデジタル加算手段と、第５の遅延手段の出力を所定時間保持する第６の遅延手段と、第５のデジタル加算手段の出力と該第６の遅延手段の出力の和を該マルチビットデルタシグマＡＤ変換器の出力として出力する第６のデジタル加算手段を備えるデジタル演算部、
    を備えることを特徴とするマルチビットデルタシグマＡＤ変換器。
13. 前記マルチビットデルタシグマＡＤ変換器へのアナログ入力信号を Ｘ（ｚ）、１番目から３番目のアナログ乗算手段で乗算する係数をそれぞれａ１、ａ２、ａ３、第１から第６のデジタル乗算手段で乗算する係数をそれぞれ、ａ１ａ２ａ３＋ａ２ａ３＋ａ３−３、３−ａ２ａ３−２ａ３、ａ３−１、ａ３、 ａ１ａ２＋ａ２＋１、ａ２＋２、ｎビット量子化器で混入する量子化雑音をＱａ（ｚ）としたとき、前記マルチビットデルタシグマＡＤ変換器の出力Ｙ（ｚ）は、
    Ｙ（ｚ）＝ａ１ａ２ａ３Ｘ（ｚ）＋（１−ｚ ^-1 ） ³ Ｑａ（ｚ）
    である請求項１２記載のマルチビットデルタシグマＡＤ変換器。

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