JP3696208B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3696208B2 JP3696208B2 JP2003013919A JP2003013919A JP3696208B2 JP 3696208 B2 JP3696208 B2 JP 3696208B2 JP 2003013919 A JP2003013919 A JP 2003013919A JP 2003013919 A JP2003013919 A JP 2003013919A JP 3696208 B2 JP3696208 B2 JP 3696208B2
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- plug
- insulating film
- semiconductor substrate
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 87
- 238000009792 diffusion process Methods 0.000 claims abstract description 79
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 239000010410 layer Substances 0.000 claims description 82
- 239000010949 copper Substances 0.000 claims description 17
- 229910052751 metal Inorganic materials 0.000 claims description 16
- 239000002184 metal Substances 0.000 claims description 16
- 239000010936 titanium Substances 0.000 claims description 14
- 239000011229 interlayer Substances 0.000 claims description 13
- 239000000463 material Substances 0.000 claims description 12
- 229910052782 aluminium Inorganic materials 0.000 claims description 9
- 229910052802 copper Inorganic materials 0.000 claims description 9
- 150000002739 metals Chemical class 0.000 claims description 8
- 229910052721 tungsten Inorganic materials 0.000 claims description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 7
- 150000001875 compounds Chemical class 0.000 claims description 7
- 229910052715 tantalum Inorganic materials 0.000 claims description 7
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 7
- 229910052719 titanium Inorganic materials 0.000 claims description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 7
- 239000010937 tungsten Substances 0.000 claims description 7
- 230000035515 penetration Effects 0.000 claims 2
- 238000009413 insulation Methods 0.000 abstract description 6
- 238000005530 etching Methods 0.000 description 62
- 238000000034 method Methods 0.000 description 16
- 230000015572 biosynthetic process Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 6
- 230000001681 protective effect Effects 0.000 description 6
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- 239000011810 insulating material Substances 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 3
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000012670 alkaline solution Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, the devices being individual devices of subclass H10D or integrated devices of class H10
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
- H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
- H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
- H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、貫通プラグを有する半導体装置に係り、特に、生産性高く高信頼性の貫通プラグを形成するのに適する半導体装置に関する。
【０００２】
【従来の技術】
携帯機器やモバイル機器等の電子機器の小型軽量化に伴って、電子機器を構成する電子部品についても、小型化および高集積化が求められている。このような電子部品のひとつとして、半導体集積回路チップ（ＬＳＩチップ）を３次元的に積層した積層型半導体デバイス（マルチチップデバイス）が用いられる。
【０００３】
マルチチップデバイスの中で最も集積度が高く小型化が可能な構造は、デバイスが形成された半導体基板に貫通プラグを形成して、三次元に積層するタイプのマルチチップデバイスである。このタイプのデバイスでは、半導体基板の素子が形成された面と裏面側とを電気的に結ぶ貫通プラグが形成される。貫通プラグの構造は、貫通孔の側壁を覆う絶縁材料と、絶縁材料に囲まれて位置する導電部材としての電気抵抗が低い柱状の金属材料（例えば、ＡｌやＣｕ等）とからなる。導電部材の低抵抗性によりシステムとしての動作性能を確保する。
【０００４】
ここで、貫通プラグを形成する工程は、比較的高温での工程が必要なフロントエンドと呼ばれるトランジスタ形成工程が完了した後、すなわちバックエンドである多層配線形成工程中に行う方がプロセス上の利点がある。貫通プラグを形成するための貫通孔を加工する方法としては、異方性エッチングである、プラズマを用いたリアクティブイオンエッチング（ＲＩＥ）や、アルカリ液のエッチャントを用いたウエットエッチングを用いることができる。
【０００５】
貫通孔を形成する工程を含む半導体装置の製造方法には、例えば下記特許文献１に記載されたものがある。
【０００６】
【特許文献１】
特開平１０−２２３８３３号公報
【０００７】
【発明が解決しようとする課題】
上記文献では、貫通孔と半導体基板上に形成された種々のパターンとの関係については、詳しい開示がなされていない。そのため、貫通孔を形成する基板上に、多種多様の絶縁材料や、下層の金属配線、拡散層などのパターンが形成されている場合に生産性や信頼性を考慮してどのような対処が必要かが明らかではない。
【０００８】
例えば、半導体基板部分をエッチングして貫通孔を形成する前に、それらの多種材料にそれぞれ個別のエッチングを要すると、スループットの低下、形状制御の困難さを招く。
【０００９】
本発明は、このような事情を考慮してなされたもので、貫通プラグを有する半導体装置において、生産性高く高信頼性の貫通プラグを形成することが可能な半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記の課題を解決するため、本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成された複数の拡散層パターンと、前記半導体基板上の前記複数の拡散層パターン間に形成された絶縁膜と、前記拡散層パターン上および／または前記絶縁膜上に層間絶縁膜を介して形成され、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、銅（Ｃｕ）、タンタル（Ｔａ）、およびこれらの金属の少なくともいずれかを組成とする化合物からなる群から選択された一種を材料とするパターン部位と、その貫通方向の一部で前記複数の拡散層パターンに接することなしに前記絶縁膜に包囲されるように、前記絶縁膜および前記半導体基板を貫通して形成され、かつ前記拡散層パターン上および／または前記絶縁膜上で前記パターン部位に包囲され、かつ該パターン部位とは非導通の貫通プラグとを具備することを特徴とする。
【００１１】
また、本発明の別の態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成された複数の拡散層パターンと、前記半導体基板上の前記複数の拡散層パターン間に形成された絶縁膜と、その貫通方向の一部で前記絶縁膜に接することなしに前記拡散層パターンに包囲されるように、前記拡散層パターンおよび前記半導体基板を貫通して形成された貫通プラグとを具備することを特徴とする。
【００１２】
【発明の実施の形態】
本発明者は、種々のパターンを有する半導体基板をエッチングして、貫通プラグ（半導体基板の厚み方向に貫通形成された導電部材を含む部位）を形成するための貫通孔を加工したところ、半導体基板上の例えばパターンやドーパントの濃度によって、エッチング速度やエッチング形状が変化し、所望の貫通孔形状を実現できない場合があるという知見を得た。
【００１３】
図８（ａ）は、バックエンドのプロセス中の半導体デバイスに貫通プラグを形成する直前の状態を示す上面図である。この状態では、半導体基板上に、複数のダミー拡散層６２を分断するようにＳＴＩ（shallow trench isolation）絶縁膜６１が形成され、さらにその上層には配線パターン６４やパッド６３が導電材料により形成されている。ダミー拡散層６２は、図示する領域の近辺では単なるダミーであるが、別の領域では半導体集積デバイスのエレメントであるトランジスタなどの一部になる。なお、ＳＴＩ絶縁膜６１およびダミー拡散層６２と、配線パターン６４およびパッド６３との間には層間絶縁膜が介在しているが図示省略している。またダミー拡散層６２上には、図示しない金属シリサイドが形成されている。
【００１４】
図８（ａ）において、貫通プラグを形成するための穴を、例えばＳＴＩ絶縁膜６１とダミー拡散層６２とが存在する場所２００ａにＲＩＥにより形成すると、形成後の状態は図８（ｂ）に示すようになる。
【００１５】
図９（ａ）は、図８（ｂ）中に示す形成穴のＸ−Ｘａ断面の例を矢視方向で示す図である。図９（ａ）に示す場合は、穴を形成するためのエッチングを強い異方性を保つ条件で行なったときのものである。このようなエッチング中には側壁に保護膜が形成されるようにエッチングが進行しサイドエッチングは生じにくい。
【００１６】
しかしながら、このような場合にはエッチング速度が穴内で一定とはならず、図９（ａ）に示すように形成された穴の底面に残渣が発生する形状となる。これは、例えば、穴位置内のＳＴＩ絶縁膜６１とダミー拡散層６２との境界に由来する段差や、ダミー拡散層６２のドーパントやコンタクト形成時に必要な金属シリサイドの残留が要因である。
【００１７】
このような穴の形状では、そのあと側壁を絶縁材料で覆いさらにその中を導電部材で埋め込み半導体基板を裏面側から切削して貫通プラグを形成しても、貫通プラグとしての形状性が劣り半導体デバイスを積層するための上下の電気的接合に信頼性上の難が生じる。一方、これを避けるため、エッチング中の側壁に保護膜が形成されることの少ない条件でエッチングすると、図９（ｂ）に示すように、エッチング速度のより速いダミー拡散層領域にサイドエッチング６２ａが入ってしまい形状の制御性を保てない。
【００１８】
これに対し本発明の実施態様では、貫通プラグは、半導体基板上に形成された拡散層パターンおよび絶縁膜のうち絶縁膜には囲まれているが拡散層パターンには接していない。これにより、貫通プラグを形成するためのエッチング穴の形成において、拡散層パターンへのサイドエッチングの発生を考慮することなくエッチング条件を決定できる。よって、エッチング速度を穴内でより一定にすることが可能になり、形状制御性の高い加工ができる。また、エッチング穴を形成する位置にもともと拡散層パターンを配することのないようにして、エッチング速度を穴内でより一定にし、形状制御性の高い加工を行なうこともできる。したがって、生産性高く高信頼性の貫通プラグが形成された半導体装置を提供できる。
【００１９】
または、本発明の実施態様では、貫通プラグは、半導体基板上に形成された拡散層パターンおよび絶縁膜のうち拡散層パターンには囲まれているが絶縁膜には接していない。これは、貫通プラグを形成するためのエッチング穴の形成において、多種ではなく一定の膜が形成された場所がエッチングされ得ることを意味する。よって、エッチング速度を穴内でより一定にすることが可能であり、形状制御性の高い加工ができる。したがって、生産性高く高信頼性の貫通プラグが形成された半導体装置を提供できる。
【００２０】
本発明の実施態様としての半導体装置は、前記拡散層パターン上および／または前記絶縁膜上に形成され、前記貫通プラグとは接することのないパターン部位であって、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、銅（Ｃｕ）、タンタル（Ｔａ）、およびこれらの金属の少なくともいずれかを組成とする化合物からなる群から選択された一種を材料とするパターン部位をさらに具備してもよい。
【００２１】
これらのパターン部位を有する半導体装置において、そのパターン部位の形成される位置を避けて貫通プラグが形成されているということである。これらのパターン部位はよりエッチングされにくく貫通プラグ用の穴形成のためにエッチングすると生産性の点で不利だからである。
【００２２】
また、別の実施態様として、前記拡散層パターン上および／または前記絶縁膜上に形成され、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、銅（Ｃｕ）、タンタル（Ｔａ）、およびこれらの金属の少なくともいずれかを組成とする化合物からなる群から選択された一種を材料とするパターン部位をさらに具備し、前記貫通プラグは、前記拡散層パターン上および／または前記絶縁膜上で前記パターン部位に包囲されてもよい。
【００２３】
この場合には、これらのパターン部位を有する半導体装置において、そのパターン部位の形成された一定の状態の場所が、貫通プラグを形成するためのエッチング穴の形成時にエッチングされ得る。よって、エッチング速度を穴内でより一定にすることが可能であり、形状制御性の高い加工ができる。
【００２４】
また、本発明の実施態様の半導体装置を製造するには、半導体基板上にＳＴＩを形成してＳＴＩが形成されていない部位に拡散層パターンとなる領域を画定し、前記ＳＴＩの領域内に内包される外形線を有する貫通プラグ形成用穴を前記半導体基板に加工し、前記貫通プラグ形成用穴に貫通プラグを形成すればよい。
【００２５】
または、半導体基板上にＳＴＩを形成してＳＴＩが形成されていない部位に拡散層パターンとなる領域を画定し、前記拡散層パターンの領域内に内包される外形線を有する貫通プラグ形成用穴を前記半導体基板に加工し、前記貫通プラグ形成用穴に貫通プラグを形成すればよい。
【００２６】
いずれの方法も貫通プラグ形成用穴の外形線は、ＳＴＩ絶縁膜（または拡散層パターン）のようなひとつの状態の領域に内包されている。これにより、エッチング前の外形線内の状態を一定にすることや、一定でなくてもほぼ一定速度でエッチングできるようにエッチング条件を設定することが可能になる。よって、エッチング速度を穴内でより一定にすることが可能になり、形状制御性の高い加工ができる。
【００２７】
以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明する。図１は、本発明の一実施形態に係る半導体装置の構造を模式的に示す図である。図１（ａ）は上面図、図１（ｂ）は図１（ａ）のＡ−Ａａ断面を矢視方向で示す図である。なお、図１（ａ）においては、ストッパ膜１６および層間絶縁膜１９ａから１９ｇの図示を省略している。
【００２８】
通常、集積された半導体デバイス、例えばＭＯＳ型ＦＥＴトランジスタの集積デバイスにおいては、半導体（Ｓｉ）基板上に、フィールド酸化膜としてＳＴＩと、拡散層領域を含むアクティブエリアとがあり、アクティブエリアにはトランジスタのゲート構造が形成され、さらにそれらの上層に多層配線が形成されている。図１は、このような半導体デバイスにおけるバックエンドプロセスで貫通プラグが形成された状態を示すものである。
【００２９】
図１に示すように、半導体基板１０上に、複数のダミー拡散層１２を分断するようにＳＴＩ絶縁膜１１が形成され、さらにその上層に配線パターン１４やパッド１３が導電材料により形成されている。ＳＴＩ絶縁膜１１およびダミー拡散層１２と、配線パターン１４およびパッド１３との間は、ストッパ膜１６および層間絶縁膜１９ａ、１９ｂ、…が介在している。
【００３０】
アクティブエリアに形成されたトランジスタＴｒの拡散層領域や電極は、コンタクトプラグ１７や層間ビアプラグ１８により下層配線パターン１４ａやパッド１３、上層の配線パターン１４などと電気的に接続されている。なお、このトランジスタＴｒの拡散層領域や電極、およびダミー拡散層１２上には、必要に応じ金属シリサイドが形成され得る。上層および下層の配線パターン１４、１４ａ、パッド１３は、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、銅（Ｃｕ）、タンタル（Ｔａ）、あるいはこれらの金属の少なくともいずれかを組成とする化合物（例えばシリサイドなど）を形成材料とすることができる。
【００３１】
貫通プラグ１５は、半導体基板１０の表面付近でＳＴＩ絶縁膜１１に包囲されるように位置しており、半導体基板１０、ＳＴＩ絶縁膜１１、ストッパ膜１６、層間絶縁膜１９ａから１９ｆを縦方向に貫いている。また、貫通プラグ１５は、柱状の導電膜１５ａ（材料としては例えばＣｕ）とこれを取り囲む絶縁膜１５ｂ（材料としては例えば酸化シリコンや窒化シリコン）とからなっている。実際に導電部材として貫通プラグ１５を機能させるためには、この後、半導体基板１０を裏面側から切削して導電膜１５ａの底部を露出させ、上面側については層間絶縁膜１９ｇの一部をエッチング除去して導電膜１５ａを露出させる。そしてこれらの露出面に必要な電気的接続を行なう。
【００３２】
図１（ｂ）において、実際の寸法は、例えば、半導体基板１０の厚さが数百μｍ、ＳＴＩ絶縁膜１１が形成された位置から最上面までが２μｍないし３μｍ、貫通プラグ１５の高さが５０μｍないし１００μｍで径（一辺）が２０μｍ程度である。また、図１（ａ）において、貫通プラグ１５を包囲しているＳＴＩ絶縁膜１１の水平方向の幅は、最も狭いところで名目２μｍ程度以上である。この程度あれば貫通プラグ１５に形成位置ずれが発生しても十分にダミー拡散層１２との接触を防止できる。
【００３３】
上記の半導体装置において貫通プラグ１５用の穴をエッチング加工するときには、例えばフッ素系のガスを用いたＲＩＥ法を用いることができる。フッ素系のガスでは、ＡｌやＷ、Ｃｕ等の金属はエッチングレートが遅い。そこで、この実施形態では、金属の配線パターン１４、１４ａやパッド１３が形成されていない場所に、エッチング穴を形成する。これにより、金属のエッチング、絶縁膜のエッチング、Ｓｉのエッチングと、各層ごとにエッチング装置、条件を変えなければならないというデメリットは大きく回避できる。また、このようにすればスループットが落ちるという生産性の問題や形状の制御が困難となる問題の解決に効果がある。
【００３４】
図２（ａ）は、図１に示した半導体装置における、貫通プラグ１５を形成する前の状態の例を模式的に示す上面図である。図２（ａ）において、図１と同一相当の部位には同一符号を付してある。
【００３５】
この場合には、図２（ａ）に示すように、貫通プラグ１５を形成しようとする場所１５０（外形線１５０ａの内側）に、金属配線だけではなくダミー拡散層１２のパターンを配置せず、ＳＴＩ絶縁膜１１であるフィールド酸化膜の領域のみ配置する。この場合の外形線１５０ａの内側をエッチングして形成した穴の断面の例を、模式的に図２（ｂ）に示す。
【００３６】
図２（ｂ）に示すように、エッチングマスクとの選択性やエッチング形状の制御のために側壁に保護膜形成が多くなされる条件でエッチングした場合であっても、穴の形成される場所の材料が一定で、しかもダミー拡散層１２に由来するドーパントや金属シリサイドは存在しないので、底面には残渣等の発生がない。したがって、この穴に貫通プラグ１５を形成すれば、形状が整った信頼性の高い貫通プラグ１５を得ることができる。
【００３７】
次に、図１に示した半導体装置における、貫通プラグ１５を形成する前の状態の別の例を図３を参照して説明する。図３は、貫通プラグ１５を形成する前の状態の別の例を模式的に示す上面図である。図３において、図２（ａ）と同一相当の部位には同一符号を付してある。
【００３８】
この例では、図３に示すように、エッチング穴の位置を、ダミー拡散層１２が規則的に配置された領域に、エッチング穴の外形線１５０ａがＳＴＩ絶縁膜１１の領域内に内包されるように選ぶ。一般に、ダミー拡散層１２は、ＳＴＩ絶縁膜１１の形成の際に、一旦堆積させた酸化膜の上面側一部をＣＭＰ（chemical mechanical polishing）法で除去するときの処理面内での研磨均一性を確保するために設けられているものである。そのためこの場合には、すでに説明した図２（ａ）に示すようなＳＴＩ絶縁膜１１とダミー拡散層１２のパターンに比べ、ＳＴＩ絶縁膜１１形成の際の面内均一性を向上させることができる。
【００３９】
なお、このようにすると、エッチング穴の底部にダミー拡散層１２とＳＴＩ絶縁膜１１との境界に由来する段差などが形成されて、従来例のように底部に残渣が形成されてしまう可能性も考えられるが、エッチング条件を側壁保護膜形成の少ない条件にすればこの問題は取り除くことができる。
【００４０】
この図３に示す例では、側壁保護膜形成の少ない条件でエッチングしても、図９（ｂ）に示したようなダミー拡散層１２に沿ったアンダーカットが入るという問題は生じない。これは、エッチング穴の外形線１５０ａがＳＴＩ絶縁膜１１の領域内に内包されるように選ばれているので、ダミー拡散層１２がどのような方向からもエッチャントにさらされないからである。よって、この例の場合も、形状の整った貫通プラグ１５を形成することが可能であり、貫通プラグ１５による接続の信頼性を向上することができる。
【００４１】
次に、図１に示した半導体装置における、貫通プラグ１５を形成する前の状態のさらに別の例を図４を参照して説明する。図４は、貫通プラグ１５を形成する前の状態のさらに別の例を模式的に示す上面図である。図４において、図２（ａ）と同一相当の部位には同一符号を付してある。
【００４２】
この例では、図４に示すように、エッチング穴の位置を、エッチング穴の外形線１５０ａが、まわりのダミー拡散層１２より大きな面積のダミー拡散層１２を取り囲むように、かつ、ＳＴＩ絶縁膜１１の領域内に内包されるように選ぶ。このようにすれば、ＳＴＩ絶縁膜１１による段差が生じたとしてもエッチング穴内の周縁近くにおける一定なものであるため、底部に残渣が形成されにくくなる。よって、この例の場合も、形状の整った貫通プラグ１５を形成することが可能であり、貫通プラグによる接続の信頼性を向上することができる。
【００４３】
次に、貫通プラグ１５を形成する前の状態のさらに別の例を図５を参照して説明する。図５は、貫通プラグ１５を形成する前の状態のさらに別の例を模式的に示す上面図である。図５において、図２（ａ）と同一相当の部位には同一符号を付してある。
【００４４】
この例では、図５に示すように、エッチング穴の位置を、エッチング穴の外形線１５０ａが、まわりのダミー拡散層１２により大きな面積のダミー拡散層１２の領域内に内包されるように選ぶ。この場合には、仮に、側壁保護膜形成の少ない条件でエッチングすると、ダミー拡散層１２（大きな面積のダミー拡散層１２）へのアンダーカットが入ってしまう。しかし、そのダミー拡散層１２はＳＴＩ絶縁膜１１であるフィールド酸化膜で囲まれているので、この大きなダミー拡散層１２とエッチング穴の外形線１５０ａとの位置関係を制御するようにすれば、このアンダーカットの量は制御されたものになり不測の形状の乱れとはならない。
【００４５】
アンダーカットの量を制御できれば、例えば、エッチング穴の形成後、アンダーカット上面に位置する膜をエッチング除去することにより形状の制御は可能である。また、穴の形成される場所の材料が一定なので、ＳＴＩ絶縁膜１１による段差に起因するエッチング穴底面での残渣の形成は抑えることができる。このような事情は、図６に示すように、ダミー拡散層１２の領域を枠状に形成し、この枠状のダミー拡散層１２の領域に内包されるようにエッチング穴の外形線１５０ａを選んだ場合も同様である。図６は、貫通プラグ１５を形成する前の状態のさらに別の例を模式的に示す上面図であり、図２（ａ）と同一相当の部位には同一符号を付してある。
【００４６】
次に、本発明の別の実施形態に係る半導体装置を図７を参照して説明する。図７は、本発明の他の実施形態に係る半導体装置の構造を模式的に示す図である。図７（ａ）は上面図、図７（ｂ）は図７（ａ）のＡ−Ａａ断面を矢視方向で示す図である。図７においてすでに図１において説明した部位と同一相当の部位には同一符号を付してあり、それら部位同士の関係も同様である。
【００４７】
この実施形態では、形成された貫通プラグ１５が層間絶縁膜１９ａから１９ｇの内部で、配線パターン（この例では下層の配線パターン）２０にも包囲されているところが、図１に示した実施形態と異なる点である。配線パターン２０はダミー配線パターンでありこのパターンを含む層の形成処理が均一化するように設けられているものである。
【００４８】
このような配線パターン２０に包囲されている貫通プラグ１５の形成では、エッチング穴を形成する前の配線パターン２０の形状として、図５に示した大きなダミー拡散層１２や図６に示した枠状のダミー拡散層１２と同様な形状のものを考えることができる。したがって、この配線パターン２０をエッチングするために特別の条件を要することがあっても、エッチング穴底部に残渣が発生することは効果的に抑制することができる。エッチング穴底部の材料が層ごとにほぼ揃っているからである。
【００４９】
よって、やはり、この例の場合も、形状の整った貫通プラグ１５を形成することが可能であり、貫通プラグによる接続の信頼性を向上することができる。なお、この図７に示す実施形態は、貫通プラグ１５が、半導体基板１０の表面付近ではＳＴＩ絶縁膜１１に包囲されている例を示しているが、図５や図６に示したようなダミー拡散層１２のパターンを用いることにより、半導体基板１０の表面付近でダミー拡散層１２に包囲される構造とすることもできる。
【００５０】
【発明の効果】
以上詳述したように、本発明によれば、生産性高く高信頼性の貫通プラグが形成された半導体装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の構造を模式的に示す図。
【図２】図１に示した半導体装置における、貫通プラグ１５を形成する前の状態の例を模式的に示す上面図（図２（ａ））、および図２（ａ）中に示す外形線１５０ａの内側をエッチングして形成した穴の断面の例を模式的に示す図（図２（ｂ））。
【図３】図１に示した半導体装置における、貫通プラグ１５を形成する前の状態の別の例を模式的に示す上面図。
【図４】図１に示した半導体装置における、貫通プラグ１５を形成する前の状態のさらに別の例を模式的に示す上面図。
【図５】貫通プラグ１５を形成する前の状態のさらに別の例を模式的に示す上面図。
【図６】貫通プラグ１５を形成する前の状態のさらに別の例を模式的に示す上面図。
【図７】本発明の他の実施形態に係る半導体装置の構造を模式的に示す図。
【図８】バックエンドのプロセス中の半導体デバイスに貫通プラグを形成する直前および直後の状態を示す上面図（参考図）。
【図９】図８（ｂ）中に示した形成穴のＸ−Ｘａ断面の例を矢視方向で示す図（参考図）。
【符号の説明】
１０…半導体基板 １１…ＳＴＩ絶縁膜 １２…ダミー拡散層 １３…パッド１４、１４ａ…配線パターン １５…貫通プラグ １５ａ…導電膜 １５ｂ…絶縁膜 １６…ストッパ膜 １７…コンタクトプラグ １８…層間ビアプラグ １９ａ、１９ｂ、１９ｃ、１９ｄ、１９ｅ、１９ｆ、１９ｇ…層間絶縁膜 ２０…ダミー配線パターン １５０…エッチング穴が形成される場所 １５０ａ…エッチング穴の外形線
【発明の属する技術分野】
本発明は、貫通プラグを有する半導体装置に係り、特に、生産性高く高信頼性の貫通プラグを形成するのに適する半導体装置に関する。
【０００２】
【従来の技術】
携帯機器やモバイル機器等の電子機器の小型軽量化に伴って、電子機器を構成する電子部品についても、小型化および高集積化が求められている。このような電子部品のひとつとして、半導体集積回路チップ（ＬＳＩチップ）を３次元的に積層した積層型半導体デバイス（マルチチップデバイス）が用いられる。
【０００３】
マルチチップデバイスの中で最も集積度が高く小型化が可能な構造は、デバイスが形成された半導体基板に貫通プラグを形成して、三次元に積層するタイプのマルチチップデバイスである。このタイプのデバイスでは、半導体基板の素子が形成された面と裏面側とを電気的に結ぶ貫通プラグが形成される。貫通プラグの構造は、貫通孔の側壁を覆う絶縁材料と、絶縁材料に囲まれて位置する導電部材としての電気抵抗が低い柱状の金属材料（例えば、ＡｌやＣｕ等）とからなる。導電部材の低抵抗性によりシステムとしての動作性能を確保する。
【０００４】
ここで、貫通プラグを形成する工程は、比較的高温での工程が必要なフロントエンドと呼ばれるトランジスタ形成工程が完了した後、すなわちバックエンドである多層配線形成工程中に行う方がプロセス上の利点がある。貫通プラグを形成するための貫通孔を加工する方法としては、異方性エッチングである、プラズマを用いたリアクティブイオンエッチング（ＲＩＥ）や、アルカリ液のエッチャントを用いたウエットエッチングを用いることができる。
【０００５】
貫通孔を形成する工程を含む半導体装置の製造方法には、例えば下記特許文献１に記載されたものがある。
【０００６】
【特許文献１】
特開平１０−２２３８３３号公報
【０００７】
【発明が解決しようとする課題】
上記文献では、貫通孔と半導体基板上に形成された種々のパターンとの関係については、詳しい開示がなされていない。そのため、貫通孔を形成する基板上に、多種多様の絶縁材料や、下層の金属配線、拡散層などのパターンが形成されている場合に生産性や信頼性を考慮してどのような対処が必要かが明らかではない。
【０００８】
例えば、半導体基板部分をエッチングして貫通孔を形成する前に、それらの多種材料にそれぞれ個別のエッチングを要すると、スループットの低下、形状制御の困難さを招く。
【０００９】
本発明は、このような事情を考慮してなされたもので、貫通プラグを有する半導体装置において、生産性高く高信頼性の貫通プラグを形成することが可能な半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記の課題を解決するため、本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成された複数の拡散層パターンと、前記半導体基板上の前記複数の拡散層パターン間に形成された絶縁膜と、前記拡散層パターン上および／または前記絶縁膜上に層間絶縁膜を介して形成され、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、銅（Ｃｕ）、タンタル（Ｔａ）、およびこれらの金属の少なくともいずれかを組成とする化合物からなる群から選択された一種を材料とするパターン部位と、その貫通方向の一部で前記複数の拡散層パターンに接することなしに前記絶縁膜に包囲されるように、前記絶縁膜および前記半導体基板を貫通して形成され、かつ前記拡散層パターン上および／または前記絶縁膜上で前記パターン部位に包囲され、かつ該パターン部位とは非導通の貫通プラグとを具備することを特徴とする。
【００１１】
また、本発明の別の態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成された複数の拡散層パターンと、前記半導体基板上の前記複数の拡散層パターン間に形成された絶縁膜と、その貫通方向の一部で前記絶縁膜に接することなしに前記拡散層パターンに包囲されるように、前記拡散層パターンおよび前記半導体基板を貫通して形成された貫通プラグとを具備することを特徴とする。
【００１２】
【発明の実施の形態】
本発明者は、種々のパターンを有する半導体基板をエッチングして、貫通プラグ（半導体基板の厚み方向に貫通形成された導電部材を含む部位）を形成するための貫通孔を加工したところ、半導体基板上の例えばパターンやドーパントの濃度によって、エッチング速度やエッチング形状が変化し、所望の貫通孔形状を実現できない場合があるという知見を得た。
【００１３】
図８（ａ）は、バックエンドのプロセス中の半導体デバイスに貫通プラグを形成する直前の状態を示す上面図である。この状態では、半導体基板上に、複数のダミー拡散層６２を分断するようにＳＴＩ（shallow trench isolation）絶縁膜６１が形成され、さらにその上層には配線パターン６４やパッド６３が導電材料により形成されている。ダミー拡散層６２は、図示する領域の近辺では単なるダミーであるが、別の領域では半導体集積デバイスのエレメントであるトランジスタなどの一部になる。なお、ＳＴＩ絶縁膜６１およびダミー拡散層６２と、配線パターン６４およびパッド６３との間には層間絶縁膜が介在しているが図示省略している。またダミー拡散層６２上には、図示しない金属シリサイドが形成されている。
【００１４】
図８（ａ）において、貫通プラグを形成するための穴を、例えばＳＴＩ絶縁膜６１とダミー拡散層６２とが存在する場所２００ａにＲＩＥにより形成すると、形成後の状態は図８（ｂ）に示すようになる。
【００１５】
図９（ａ）は、図８（ｂ）中に示す形成穴のＸ−Ｘａ断面の例を矢視方向で示す図である。図９（ａ）に示す場合は、穴を形成するためのエッチングを強い異方性を保つ条件で行なったときのものである。このようなエッチング中には側壁に保護膜が形成されるようにエッチングが進行しサイドエッチングは生じにくい。
【００１６】
しかしながら、このような場合にはエッチング速度が穴内で一定とはならず、図９（ａ）に示すように形成された穴の底面に残渣が発生する形状となる。これは、例えば、穴位置内のＳＴＩ絶縁膜６１とダミー拡散層６２との境界に由来する段差や、ダミー拡散層６２のドーパントやコンタクト形成時に必要な金属シリサイドの残留が要因である。
【００１７】
このような穴の形状では、そのあと側壁を絶縁材料で覆いさらにその中を導電部材で埋め込み半導体基板を裏面側から切削して貫通プラグを形成しても、貫通プラグとしての形状性が劣り半導体デバイスを積層するための上下の電気的接合に信頼性上の難が生じる。一方、これを避けるため、エッチング中の側壁に保護膜が形成されることの少ない条件でエッチングすると、図９（ｂ）に示すように、エッチング速度のより速いダミー拡散層領域にサイドエッチング６２ａが入ってしまい形状の制御性を保てない。
【００１８】
これに対し本発明の実施態様では、貫通プラグは、半導体基板上に形成された拡散層パターンおよび絶縁膜のうち絶縁膜には囲まれているが拡散層パターンには接していない。これにより、貫通プラグを形成するためのエッチング穴の形成において、拡散層パターンへのサイドエッチングの発生を考慮することなくエッチング条件を決定できる。よって、エッチング速度を穴内でより一定にすることが可能になり、形状制御性の高い加工ができる。また、エッチング穴を形成する位置にもともと拡散層パターンを配することのないようにして、エッチング速度を穴内でより一定にし、形状制御性の高い加工を行なうこともできる。したがって、生産性高く高信頼性の貫通プラグが形成された半導体装置を提供できる。
【００１９】
または、本発明の実施態様では、貫通プラグは、半導体基板上に形成された拡散層パターンおよび絶縁膜のうち拡散層パターンには囲まれているが絶縁膜には接していない。これは、貫通プラグを形成するためのエッチング穴の形成において、多種ではなく一定の膜が形成された場所がエッチングされ得ることを意味する。よって、エッチング速度を穴内でより一定にすることが可能であり、形状制御性の高い加工ができる。したがって、生産性高く高信頼性の貫通プラグが形成された半導体装置を提供できる。
【００２０】
本発明の実施態様としての半導体装置は、前記拡散層パターン上および／または前記絶縁膜上に形成され、前記貫通プラグとは接することのないパターン部位であって、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、銅（Ｃｕ）、タンタル（Ｔａ）、およびこれらの金属の少なくともいずれかを組成とする化合物からなる群から選択された一種を材料とするパターン部位をさらに具備してもよい。
【００２１】
これらのパターン部位を有する半導体装置において、そのパターン部位の形成される位置を避けて貫通プラグが形成されているということである。これらのパターン部位はよりエッチングされにくく貫通プラグ用の穴形成のためにエッチングすると生産性の点で不利だからである。
【００２２】
また、別の実施態様として、前記拡散層パターン上および／または前記絶縁膜上に形成され、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、銅（Ｃｕ）、タンタル（Ｔａ）、およびこれらの金属の少なくともいずれかを組成とする化合物からなる群から選択された一種を材料とするパターン部位をさらに具備し、前記貫通プラグは、前記拡散層パターン上および／または前記絶縁膜上で前記パターン部位に包囲されてもよい。
【００２３】
この場合には、これらのパターン部位を有する半導体装置において、そのパターン部位の形成された一定の状態の場所が、貫通プラグを形成するためのエッチング穴の形成時にエッチングされ得る。よって、エッチング速度を穴内でより一定にすることが可能であり、形状制御性の高い加工ができる。
【００２４】
また、本発明の実施態様の半導体装置を製造するには、半導体基板上にＳＴＩを形成してＳＴＩが形成されていない部位に拡散層パターンとなる領域を画定し、前記ＳＴＩの領域内に内包される外形線を有する貫通プラグ形成用穴を前記半導体基板に加工し、前記貫通プラグ形成用穴に貫通プラグを形成すればよい。
【００２５】
または、半導体基板上にＳＴＩを形成してＳＴＩが形成されていない部位に拡散層パターンとなる領域を画定し、前記拡散層パターンの領域内に内包される外形線を有する貫通プラグ形成用穴を前記半導体基板に加工し、前記貫通プラグ形成用穴に貫通プラグを形成すればよい。
【００２６】
いずれの方法も貫通プラグ形成用穴の外形線は、ＳＴＩ絶縁膜（または拡散層パターン）のようなひとつの状態の領域に内包されている。これにより、エッチング前の外形線内の状態を一定にすることや、一定でなくてもほぼ一定速度でエッチングできるようにエッチング条件を設定することが可能になる。よって、エッチング速度を穴内でより一定にすることが可能になり、形状制御性の高い加工ができる。
【００２７】
以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明する。図１は、本発明の一実施形態に係る半導体装置の構造を模式的に示す図である。図１（ａ）は上面図、図１（ｂ）は図１（ａ）のＡ−Ａａ断面を矢視方向で示す図である。なお、図１（ａ）においては、ストッパ膜１６および層間絶縁膜１９ａから１９ｇの図示を省略している。
【００２８】
通常、集積された半導体デバイス、例えばＭＯＳ型ＦＥＴトランジスタの集積デバイスにおいては、半導体（Ｓｉ）基板上に、フィールド酸化膜としてＳＴＩと、拡散層領域を含むアクティブエリアとがあり、アクティブエリアにはトランジスタのゲート構造が形成され、さらにそれらの上層に多層配線が形成されている。図１は、このような半導体デバイスにおけるバックエンドプロセスで貫通プラグが形成された状態を示すものである。
【００２９】
図１に示すように、半導体基板１０上に、複数のダミー拡散層１２を分断するようにＳＴＩ絶縁膜１１が形成され、さらにその上層に配線パターン１４やパッド１３が導電材料により形成されている。ＳＴＩ絶縁膜１１およびダミー拡散層１２と、配線パターン１４およびパッド１３との間は、ストッパ膜１６および層間絶縁膜１９ａ、１９ｂ、…が介在している。
【００３０】
アクティブエリアに形成されたトランジスタＴｒの拡散層領域や電極は、コンタクトプラグ１７や層間ビアプラグ１８により下層配線パターン１４ａやパッド１３、上層の配線パターン１４などと電気的に接続されている。なお、このトランジスタＴｒの拡散層領域や電極、およびダミー拡散層１２上には、必要に応じ金属シリサイドが形成され得る。上層および下層の配線パターン１４、１４ａ、パッド１３は、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、銅（Ｃｕ）、タンタル（Ｔａ）、あるいはこれらの金属の少なくともいずれかを組成とする化合物（例えばシリサイドなど）を形成材料とすることができる。
【００３１】
貫通プラグ１５は、半導体基板１０の表面付近でＳＴＩ絶縁膜１１に包囲されるように位置しており、半導体基板１０、ＳＴＩ絶縁膜１１、ストッパ膜１６、層間絶縁膜１９ａから１９ｆを縦方向に貫いている。また、貫通プラグ１５は、柱状の導電膜１５ａ（材料としては例えばＣｕ）とこれを取り囲む絶縁膜１５ｂ（材料としては例えば酸化シリコンや窒化シリコン）とからなっている。実際に導電部材として貫通プラグ１５を機能させるためには、この後、半導体基板１０を裏面側から切削して導電膜１５ａの底部を露出させ、上面側については層間絶縁膜１９ｇの一部をエッチング除去して導電膜１５ａを露出させる。そしてこれらの露出面に必要な電気的接続を行なう。
【００３２】
図１（ｂ）において、実際の寸法は、例えば、半導体基板１０の厚さが数百μｍ、ＳＴＩ絶縁膜１１が形成された位置から最上面までが２μｍないし３μｍ、貫通プラグ１５の高さが５０μｍないし１００μｍで径（一辺）が２０μｍ程度である。また、図１（ａ）において、貫通プラグ１５を包囲しているＳＴＩ絶縁膜１１の水平方向の幅は、最も狭いところで名目２μｍ程度以上である。この程度あれば貫通プラグ１５に形成位置ずれが発生しても十分にダミー拡散層１２との接触を防止できる。
【００３３】
上記の半導体装置において貫通プラグ１５用の穴をエッチング加工するときには、例えばフッ素系のガスを用いたＲＩＥ法を用いることができる。フッ素系のガスでは、ＡｌやＷ、Ｃｕ等の金属はエッチングレートが遅い。そこで、この実施形態では、金属の配線パターン１４、１４ａやパッド１３が形成されていない場所に、エッチング穴を形成する。これにより、金属のエッチング、絶縁膜のエッチング、Ｓｉのエッチングと、各層ごとにエッチング装置、条件を変えなければならないというデメリットは大きく回避できる。また、このようにすればスループットが落ちるという生産性の問題や形状の制御が困難となる問題の解決に効果がある。
【００３４】
図２（ａ）は、図１に示した半導体装置における、貫通プラグ１５を形成する前の状態の例を模式的に示す上面図である。図２（ａ）において、図１と同一相当の部位には同一符号を付してある。
【００３５】
この場合には、図２（ａ）に示すように、貫通プラグ１５を形成しようとする場所１５０（外形線１５０ａの内側）に、金属配線だけではなくダミー拡散層１２のパターンを配置せず、ＳＴＩ絶縁膜１１であるフィールド酸化膜の領域のみ配置する。この場合の外形線１５０ａの内側をエッチングして形成した穴の断面の例を、模式的に図２（ｂ）に示す。
【００３６】
図２（ｂ）に示すように、エッチングマスクとの選択性やエッチング形状の制御のために側壁に保護膜形成が多くなされる条件でエッチングした場合であっても、穴の形成される場所の材料が一定で、しかもダミー拡散層１２に由来するドーパントや金属シリサイドは存在しないので、底面には残渣等の発生がない。したがって、この穴に貫通プラグ１５を形成すれば、形状が整った信頼性の高い貫通プラグ１５を得ることができる。
【００３７】
次に、図１に示した半導体装置における、貫通プラグ１５を形成する前の状態の別の例を図３を参照して説明する。図３は、貫通プラグ１５を形成する前の状態の別の例を模式的に示す上面図である。図３において、図２（ａ）と同一相当の部位には同一符号を付してある。
【００３８】
この例では、図３に示すように、エッチング穴の位置を、ダミー拡散層１２が規則的に配置された領域に、エッチング穴の外形線１５０ａがＳＴＩ絶縁膜１１の領域内に内包されるように選ぶ。一般に、ダミー拡散層１２は、ＳＴＩ絶縁膜１１の形成の際に、一旦堆積させた酸化膜の上面側一部をＣＭＰ（chemical mechanical polishing）法で除去するときの処理面内での研磨均一性を確保するために設けられているものである。そのためこの場合には、すでに説明した図２（ａ）に示すようなＳＴＩ絶縁膜１１とダミー拡散層１２のパターンに比べ、ＳＴＩ絶縁膜１１形成の際の面内均一性を向上させることができる。
【００３９】
なお、このようにすると、エッチング穴の底部にダミー拡散層１２とＳＴＩ絶縁膜１１との境界に由来する段差などが形成されて、従来例のように底部に残渣が形成されてしまう可能性も考えられるが、エッチング条件を側壁保護膜形成の少ない条件にすればこの問題は取り除くことができる。
【００４０】
この図３に示す例では、側壁保護膜形成の少ない条件でエッチングしても、図９（ｂ）に示したようなダミー拡散層１２に沿ったアンダーカットが入るという問題は生じない。これは、エッチング穴の外形線１５０ａがＳＴＩ絶縁膜１１の領域内に内包されるように選ばれているので、ダミー拡散層１２がどのような方向からもエッチャントにさらされないからである。よって、この例の場合も、形状の整った貫通プラグ１５を形成することが可能であり、貫通プラグ１５による接続の信頼性を向上することができる。
【００４１】
次に、図１に示した半導体装置における、貫通プラグ１５を形成する前の状態のさらに別の例を図４を参照して説明する。図４は、貫通プラグ１５を形成する前の状態のさらに別の例を模式的に示す上面図である。図４において、図２（ａ）と同一相当の部位には同一符号を付してある。
【００４２】
この例では、図４に示すように、エッチング穴の位置を、エッチング穴の外形線１５０ａが、まわりのダミー拡散層１２より大きな面積のダミー拡散層１２を取り囲むように、かつ、ＳＴＩ絶縁膜１１の領域内に内包されるように選ぶ。このようにすれば、ＳＴＩ絶縁膜１１による段差が生じたとしてもエッチング穴内の周縁近くにおける一定なものであるため、底部に残渣が形成されにくくなる。よって、この例の場合も、形状の整った貫通プラグ１５を形成することが可能であり、貫通プラグによる接続の信頼性を向上することができる。
【００４３】
次に、貫通プラグ１５を形成する前の状態のさらに別の例を図５を参照して説明する。図５は、貫通プラグ１５を形成する前の状態のさらに別の例を模式的に示す上面図である。図５において、図２（ａ）と同一相当の部位には同一符号を付してある。
【００４４】
この例では、図５に示すように、エッチング穴の位置を、エッチング穴の外形線１５０ａが、まわりのダミー拡散層１２により大きな面積のダミー拡散層１２の領域内に内包されるように選ぶ。この場合には、仮に、側壁保護膜形成の少ない条件でエッチングすると、ダミー拡散層１２（大きな面積のダミー拡散層１２）へのアンダーカットが入ってしまう。しかし、そのダミー拡散層１２はＳＴＩ絶縁膜１１であるフィールド酸化膜で囲まれているので、この大きなダミー拡散層１２とエッチング穴の外形線１５０ａとの位置関係を制御するようにすれば、このアンダーカットの量は制御されたものになり不測の形状の乱れとはならない。
【００４５】
アンダーカットの量を制御できれば、例えば、エッチング穴の形成後、アンダーカット上面に位置する膜をエッチング除去することにより形状の制御は可能である。また、穴の形成される場所の材料が一定なので、ＳＴＩ絶縁膜１１による段差に起因するエッチング穴底面での残渣の形成は抑えることができる。このような事情は、図６に示すように、ダミー拡散層１２の領域を枠状に形成し、この枠状のダミー拡散層１２の領域に内包されるようにエッチング穴の外形線１５０ａを選んだ場合も同様である。図６は、貫通プラグ１５を形成する前の状態のさらに別の例を模式的に示す上面図であり、図２（ａ）と同一相当の部位には同一符号を付してある。
【００４６】
次に、本発明の別の実施形態に係る半導体装置を図７を参照して説明する。図７は、本発明の他の実施形態に係る半導体装置の構造を模式的に示す図である。図７（ａ）は上面図、図７（ｂ）は図７（ａ）のＡ−Ａａ断面を矢視方向で示す図である。図７においてすでに図１において説明した部位と同一相当の部位には同一符号を付してあり、それら部位同士の関係も同様である。
【００４７】
この実施形態では、形成された貫通プラグ１５が層間絶縁膜１９ａから１９ｇの内部で、配線パターン（この例では下層の配線パターン）２０にも包囲されているところが、図１に示した実施形態と異なる点である。配線パターン２０はダミー配線パターンでありこのパターンを含む層の形成処理が均一化するように設けられているものである。
【００４８】
このような配線パターン２０に包囲されている貫通プラグ１５の形成では、エッチング穴を形成する前の配線パターン２０の形状として、図５に示した大きなダミー拡散層１２や図６に示した枠状のダミー拡散層１２と同様な形状のものを考えることができる。したがって、この配線パターン２０をエッチングするために特別の条件を要することがあっても、エッチング穴底部に残渣が発生することは効果的に抑制することができる。エッチング穴底部の材料が層ごとにほぼ揃っているからである。
【００４９】
よって、やはり、この例の場合も、形状の整った貫通プラグ１５を形成することが可能であり、貫通プラグによる接続の信頼性を向上することができる。なお、この図７に示す実施形態は、貫通プラグ１５が、半導体基板１０の表面付近ではＳＴＩ絶縁膜１１に包囲されている例を示しているが、図５や図６に示したようなダミー拡散層１２のパターンを用いることにより、半導体基板１０の表面付近でダミー拡散層１２に包囲される構造とすることもできる。
【００５０】
【発明の効果】
以上詳述したように、本発明によれば、生産性高く高信頼性の貫通プラグが形成された半導体装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の構造を模式的に示す図。
【図２】図１に示した半導体装置における、貫通プラグ１５を形成する前の状態の例を模式的に示す上面図（図２（ａ））、および図２（ａ）中に示す外形線１５０ａの内側をエッチングして形成した穴の断面の例を模式的に示す図（図２（ｂ））。
【図３】図１に示した半導体装置における、貫通プラグ１５を形成する前の状態の別の例を模式的に示す上面図。
【図４】図１に示した半導体装置における、貫通プラグ１５を形成する前の状態のさらに別の例を模式的に示す上面図。
【図５】貫通プラグ１５を形成する前の状態のさらに別の例を模式的に示す上面図。
【図６】貫通プラグ１５を形成する前の状態のさらに別の例を模式的に示す上面図。
【図７】本発明の他の実施形態に係る半導体装置の構造を模式的に示す図。
【図８】バックエンドのプロセス中の半導体デバイスに貫通プラグを形成する直前および直後の状態を示す上面図（参考図）。
【図９】図８（ｂ）中に示した形成穴のＸ−Ｘａ断面の例を矢視方向で示す図（参考図）。
【符号の説明】
１０…半導体基板 １１…ＳＴＩ絶縁膜 １２…ダミー拡散層 １３…パッド１４、１４ａ…配線パターン １５…貫通プラグ １５ａ…導電膜 １５ｂ…絶縁膜 １６…ストッパ膜 １７…コンタクトプラグ １８…層間ビアプラグ １９ａ、１９ｂ、１９ｃ、１９ｄ、１９ｅ、１９ｆ、１９ｇ…層間絶縁膜 ２０…ダミー配線パターン １５０…エッチング穴が形成される場所 １５０ａ…エッチング穴の外形線
Claims (4)
- 半導体基板と、
前記半導体基板上に形成された複数の拡散層パターンと、
前記半導体基板上の前記複数の拡散層パターン間に形成された絶縁膜と、
前記拡散層パターン上および／または前記絶縁膜上に層間絶縁膜を介して形成され、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、銅（Ｃｕ）、タンタル（Ｔａ）、およびこれらの金属の少なくともいずれかを組成とする化合物からなる群から選択された一種を材料とするパターン部位と、
その貫通方向の一部で前記複数の拡散層パターンに接することなしに前記絶縁膜に包囲されるように、前記絶縁膜および前記半導体基板を貫通して形成され、かつ前記拡散層パターン上および／または前記絶縁膜上で前記パターン部位に包囲され、かつ該パターン部位とは非導通の貫通プラグと
を具備することを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板上に形成された複数の拡散層パターンと、
前記半導体基板上の前記複数の拡散層パターン間に形成された絶縁膜と、
その貫通方向の一部で前記絶縁膜に接することなしに前記拡散層パターンに包囲されるように、前記拡散層パターンおよび前記半導体基板を貫通して形成された貫通プラグと
を具備することを特徴とする半導体装置。 - 前記拡散層パターン上および／または前記絶縁膜上に層間絶縁膜を介して形成され、前記貫通プラグとは接することのないパターン部位であって、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、銅（Ｃｕ）、タンタル（Ｔａ）、およびこれらの金属の少なくともいずれかを組成とする化合物からなる群から選択された一種を材料とするパターン部位をさらに具備することを特徴とする請求項１または２記載の半導体装置。
- 前記拡散層パターン上および／または前記絶縁膜上に層間絶縁膜を介して形成され、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、銅（Ｃｕ）、タンタル（Ｔａ）、およびこれらの金属の少なくともいずれかを組成とする化合物からなる群から選択された一種を材料とするパターン部位をさらに具備し、
前記貫通プラグは、前記拡散層パターン上および／または前記絶縁膜上で前記パターン部位にも包囲されていることを特徴とする請求項２記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003013919A JP3696208B2 (ja) | 2003-01-22 | 2003-01-22 | 半導体装置 |
| US10/759,183 US7402903B2 (en) | 2003-01-22 | 2004-01-20 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003013919A JP3696208B2 (ja) | 2003-01-22 | 2003-01-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004228320A JP2004228320A (ja) | 2004-08-12 |
| JP3696208B2 true JP3696208B2 (ja) | 2005-09-14 |
Family
ID=32902122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003013919A Expired - Lifetime JP3696208B2 (ja) | 2003-01-22 | 2003-01-22 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7402903B2 (ja) |
| JP (1) | JP3696208B2 (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4795677B2 (ja) * | 2004-12-02 | 2011-10-19 | ルネサスエレクトロニクス株式会社 | 半導体装置およびそれを用いた半導体モジュール、ならびに半導体装置の製造方法 |
| DE102005010272A1 (de) * | 2005-03-03 | 2006-09-14 | Infineon Technologies Ag | Halbleiterbauelement sowie Verfahren zum Herstellen eines Halbleiterbauelements |
| US7863188B2 (en) * | 2005-07-29 | 2011-01-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| TWI416663B (zh) * | 2005-08-26 | 2013-11-21 | Hitachi Ltd | Semiconductor device manufacturing method and semiconductor device |
| US7723842B2 (en) * | 2005-09-02 | 2010-05-25 | Semiconductor Energy Laboratory Co., Ltd | Integrated circuit device |
| US7563714B2 (en) * | 2006-01-13 | 2009-07-21 | International Business Machines Corporation | Low resistance and inductance backside through vias and methods of fabricating same |
| US7919868B2 (en) * | 2007-08-15 | 2011-04-05 | Qimonda Ag | Carrier substrate and integrated circuit |
| US7973413B2 (en) | 2007-08-24 | 2011-07-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Through-substrate via for semiconductor device |
| JP5356742B2 (ja) | 2008-07-10 | 2013-12-04 | ラピスセミコンダクタ株式会社 | 半導体装置、半導体装置の製造方法および半導体パッケージの製造方法 |
| US7859114B2 (en) * | 2008-07-29 | 2010-12-28 | International Business Machines Corporation | IC chip and design structure with through wafer vias dishing correction |
| US8166651B2 (en) * | 2008-07-29 | 2012-05-01 | International Business Machines Corporation | Through wafer vias with dishing correction methods |
| KR20100048610A (ko) * | 2008-10-31 | 2010-05-11 | 삼성전자주식회사 | 반도체 패키지 및 그 형성 방법 |
| US7825024B2 (en) * | 2008-11-25 | 2010-11-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming through-silicon vias |
| JP5438980B2 (ja) * | 2009-01-23 | 2014-03-12 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法 |
| EP2259307B1 (en) * | 2009-06-02 | 2019-07-03 | Napra Co., Ltd. | Electronic device |
| JP2011258687A (ja) * | 2010-06-08 | 2011-12-22 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| US8975751B2 (en) | 2011-04-22 | 2015-03-10 | Tessera, Inc. | Vias in porous substrates |
| US8587127B2 (en) * | 2011-06-15 | 2013-11-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structures and methods of forming the same |
| JP5861346B2 (ja) * | 2011-09-15 | 2016-02-16 | 株式会社ソシオネクスト | 半導体装置の製造方法 |
| US9059263B2 (en) * | 2011-11-09 | 2015-06-16 | QUALCOMM Incorpated | Low-K dielectric protection spacer for patterning through substrate vias through a low-K wiring layer |
| JP5606479B2 (ja) | 2012-03-22 | 2014-10-15 | 株式会社東芝 | 半導体記憶装置 |
| US10269863B2 (en) * | 2012-04-18 | 2019-04-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and apparatus for via last through-vias |
| US9070698B2 (en) * | 2012-11-01 | 2015-06-30 | International Business Machines Corporation | Through-substrate via shielding |
| US8952500B2 (en) * | 2013-03-15 | 2015-02-10 | IPEnval Consultant Inc. | Semiconductor device |
| JP5588553B2 (ja) * | 2013-08-29 | 2014-09-10 | ラピスセミコンダクタ株式会社 | 半導体装置および半導体装置の製造方法 |
| JP5764191B2 (ja) * | 2013-12-16 | 2015-08-12 | ラピスセミコンダクタ株式会社 | 半導体装置 |
| JP6138859B2 (ja) * | 2015-06-12 | 2017-05-31 | ラピスセミコンダクタ株式会社 | 半導体装置 |
| KR20220010852A (ko) | 2020-07-20 | 2022-01-27 | 삼성전자주식회사 | 반도체 장치 및 반도체 장치의 제조 방법 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5424245A (en) | 1994-01-04 | 1995-06-13 | Motorola, Inc. | Method of forming vias through two-sided substrate |
| US6882030B2 (en) * | 1996-10-29 | 2005-04-19 | Tru-Si Technologies, Inc. | Integrated circuit structures with a conductor formed in a through hole in a semiconductor substrate and protruding from a surface of the substrate |
| JP4011695B2 (ja) | 1996-12-02 | 2007-11-21 | 株式会社東芝 | マルチチップ半導体装置用チップおよびその形成方法 |
| JP3070534B2 (ja) * | 1997-07-16 | 2000-07-31 | 日本電気株式会社 | 半導体装置 |
| JP3389075B2 (ja) * | 1997-10-01 | 2003-03-24 | 株式会社東芝 | 半導体装置の製造方法 |
| JP3447941B2 (ja) | 1998-01-05 | 2003-09-16 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2002151686A (ja) * | 2000-11-15 | 2002-05-24 | Nec Corp | 半導体装置およびその製造方法 |
| JP2002198443A (ja) * | 2000-12-26 | 2002-07-12 | Nec Corp | 半導体装置及びその製造方法 |
| JP3853163B2 (ja) * | 2001-02-20 | 2006-12-06 | 松下電器産業株式会社 | 強誘電体メモリ装置及びその製造方法 |
| JP2002373957A (ja) * | 2001-06-14 | 2002-12-26 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP3567377B2 (ja) | 2002-01-09 | 2004-09-22 | 独立行政法人 科学技術振興機構 | 半導体集積回路装置の製造方法 |
| US6848177B2 (en) * | 2002-03-28 | 2005-02-01 | Intel Corporation | Integrated circuit die and an electronic assembly having a three-dimensional interconnection scheme |
-
2003
- 2003-01-22 JP JP2003013919A patent/JP3696208B2/ja not_active Expired - Lifetime
-
2004
- 2004-01-20 US US10/759,183 patent/US7402903B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20040262767A1 (en) | 2004-12-30 |
| US7402903B2 (en) | 2008-07-22 |
| JP2004228320A (ja) | 2004-08-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3696208B2 (ja) | 半導体装置 | |
| TWI692013B (zh) | 具有無金接觸的氮化物結構及形成此結構的方法 | |
| TWI416663B (zh) | Semiconductor device manufacturing method and semiconductor device | |
| KR910006370B1 (ko) | 반도체소자의 접속구멍형성방법 | |
| JP3219909B2 (ja) | 半導体装置の製造方法 | |
| US8415750B2 (en) | Semiconductor device and method of fabricating the same | |
| EP1796176A2 (en) | Field-effect transistor with via electrode and manufacturing method of the same | |
| WO2004073014A2 (en) | Metal reduction in wafer scribe area | |
| US7148113B2 (en) | Semiconductor device and fabricating method thereof | |
| JP2010010324A (ja) | 半導体装置及び半導体装置の製造方法 | |
| US6440839B1 (en) | Selective air gap insulation | |
| US20230369104A1 (en) | Method for manufacturing semiconductor device | |
| US20070018276A1 (en) | Semiconductor device and method of manufacturing the same | |
| KR101303413B1 (ko) | 마이크로전자 어셈블리 및 그 형성 방법 | |
| JP2010114352A (ja) | 半導体装置の製造方法および半導体装置 | |
| US12211739B2 (en) | Method for manufacturing semiconductor device comprising contact void surrounding bit line | |
| US7005388B1 (en) | Method of forming through-the-wafer metal interconnect structures | |
| US11127675B2 (en) | Interconnection structure and manufacturing method thereof | |
| KR100652231B1 (ko) | 반도체 장치 및 그 제조방법 | |
| US4884120A (en) | Semiconductor device and method for making the same | |
| JP2008147300A (ja) | 半導体装置およびその製造方法 | |
| CN113421850A (zh) | 电路 | |
| CN117136648A (zh) | 金属-绝缘体-金属（mim）电容器模块 | |
| JP2008503073A (ja) | 層構造の製造方法 | |
| CN109887880B (zh) | 一种半导体连接结构及其制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050128 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050201 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050404 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050426 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050526 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050621 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050628 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 3696208 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090708 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090708 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100708 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110708 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120708 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130708 Year of fee payment: 8 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |