JP3694639B2

JP3694639B2 - Digital PLL circuit and phase synchronization method

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Publication number: JP3694639B2
Application number: JP2000224846A
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Inventors: 光生久保
Original assignee: Hitachi Kokusai Electric Inc
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Filing date: 2000-07-26
Publication date: 2005-09-14
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Description

【０００１】
【発明の属する技術分野】
本発明は、テレビジョン受像機及び中継放送装置に用いられるキャリア同期回路及び直交復調回路及び混信波除去装置に係り、特に安定して精度の高い再生キャリア信号を生成し、混信波を的確に除去できるキャリア同期回路及び直交復調回路及び混信波除去装置に関する。
【０００２】
【従来の技術】
日本国内では、テレビ放送信号が超短波帯（ＶＨＦ）のうち、９０ＭＨｚ〜１０８ＭＨｚ及び１７０ＭＨｚ〜２２２ＭＨｚで送信されている。
一方、高度１００ｋｍ付近に発生する電離層（Ｅ層）と略同じ高度付近に突発的に現れる電離層として、スポラディックＥ層（以下、「Ｅスポ」と略称する）と呼ばれるものがあり、日本周辺では４月〜８月にかけてよく発生し、ＶＨＦ波の電波の異常伝搬を発生させ、国内のテレビ放送信号に外国のＦＭ音声放送波を混信させる原因となることが知られている。
【０００３】
そこで、従来から一部のテレビジョン放送中継装置には、Ｅスポに起因する混信波の影響を除去するため、種々の装置（混信波除去装置）が組み込まれている。近年、特にデジタル信号処理技術の発展により、例えば、特開平１０−２９４８８４号の「デジタル化Ｅスポ混信妨害除去回路」、特開平１０−２９４９０１号の「テレビジョン信号のデジタル処理方式」等に記載されているようなデジタル処理を用いて、回路をＬＳＩ化することでテレビジョン受像機に内蔵することが可能な混信波除去装置が考案されている。
【０００４】
これらＥスポに起因する混信波を除去するための従来のデジタル処理を用いた混信波除去装置に用いられる直交復調回路について、図３を参照しつつ説明する。図３は、従来の直交復調回路の一例を表す構成ブロック図である。
【０００５】
従来の直交復調回路は、図３に示すように、一般に、受信したテレビ放送信号をアナログ回路により、後段のデジタル回路におけるサンプリング周波数の１／４の周波数の中間周波信号（ＩＦ信号）に変換するＩＦ信号変換手段１と、当該ＩＦ信号を直接Ａ／Ｄ変換するＡ／Ｄ変換手段２と、局部発振信号（以下、「局発信号」と略称する）を生成する手段としての局発信号生成手段３と、局発信号を用いてＡ／Ｄ変換した信号を準同期検波し、複素ベースバンド信号を生成する準同期検波手段４と、複素ベースバンド信号から複素リミッタ及び狭帯域ローパスフィルタ（ＬＰＦ）を用いて複素キャリア信号を抽出する複素キャリア信号抽出手段５と、複素キャリア信号を用いて、複素ベースバンド信号の周波数と位相とを補正し、完全直交同期検波された複素ベースバンド信号を出力する補正手段６とから構成されている。
【０００６】
また、局発信号生成手段３は、π／２ラジアンごとの余弦の符号に従って、一定時間ごとに「１，０，−１，０，１…」のように変化するデータ系列である同相局部発振信号（以下、「ＣＯＳ信号」と称する）を出力するＣＯＳ信号生成手段と、π／２ラジアンごとの正弦の符号を反転したものに従って、一定時間ごとに「０，−１，０，１，０，…」のように変化するデータ系列である直交局部発振信号（以下、「−ＳＩＮ信号」と称する）を出力する−ＳＩＮ信号生成手段とから構成されている。
【０００７】
次に、図３に示した従来の混信波除去装置の直交復調回路の動作について説明すると、まず、ＩＦ信号変換手段１が受信信号をサンプリング周波数の１／４の周波数のＩＦ信号に変換して出力し、Ａ／Ｄ変換手段２が、当該ＩＦ信号をＡ／Ｄ変換して出力する。
【０００８】
一方、局発信号生成手段３のＣＯＳ信号生成手段と、−ＳＩＮ信号生成手段とがそれぞれ、ＣＯＳ信号と−ＳＩＮ信号とを局発信号として出力し、準同期検波手段４が、当該局発信号を用いてＡ／Ｄ変換手段２が出力する信号を準同期検波して、複素ベースバンド信号を生成して出力する。
【０００９】
そして、複素キャリア信号抽出手段５が、複素リミッタ及び狭帯域ＬＰＦを用いて複素キャリア信号を抽出して出力し、補正手段６が、複素キャリア信号抽出手段５から入力される複素キャリア信号を用いて、準同期検波手段４から入力される複素ベースバンド信号の周波数と位相とを補正し、完全直交同期検波された複素ベースバンド信号を出力するようになっている。
【００１０】
【発明が解決しようとする課題】
しかしながら、上記従来の直交復調回路では、ＩＦ信号変換手段が、アナログ回路であり、混信波の影響により、ＩＦ信号の周波数に揺らぎが発生したり、ＩＦ信号の周波数がずれたりする場合がある。
したがって、複素キャリア信号抽出手段の精度を高めるために狭帯域ＬＰＦの帯域幅を狭めようとすると、本来通過すべき周波数の信号が本来の位置から揺らぎ等によりずれているために、通過させるべき映像キャリア信号が通過せずに減衰して、復調映像信号に歪みが発生するため、狭帯域ＬＰＦの帯域幅を狭めることができない。
また、極端に通過帯域幅の狭いＬＰＦを用いると、狭帯域ＬＰＦのハードウエアの規模が大きくなり、デジタル処理による混信波除去装置の利点である回路規模の縮小を図ることができなくなるため、いずれにしろ、狭帯域ＬＰＦの帯域幅を極端に狭めることは困難である。
【００１１】
従って、映像キャリア周波数に近接した周波数の混信波が到来すると、再生キャリア信号に混信波が混入することになり、精度の高いキャリア信号を再生できないという問題点があった。
【００１２】
さらに、面積の大きい白色部分を含む絵柄の映像信号によって変調された変調波が受信された場合、過変調やマルチパス歪み等により、キャリア成分が消失したり、キャリア成分の強度が低下する等、再生キャリア信号の精度が劣化するという問題点があった。
【００１３】
このように従来の直交復調回路を用いた混信波除去装置では、再生キャリア信号の精度を高めることができず、劣化した再生キャリア信号に基づいて生成された完全同期検波信号から混信波を検出して除去するので、混信波を的確に除去できないと同時に、出力される映像信号に歪みを与えるという問題点があった。
【００１４】
そこで、これら従来の直交復調回路及びそれを用いた混信波除去装置における再生キャリア信号の精度を高めることができないという問題点を解説する方法として、特願平10-342843に「キャリア同期回路及び直交復調回路及び混信波除去装置」の提案が為されている。
特願平10-342843で提案されているキャリア同期回路及び直交復調回路及び混信波除去装置は、同相成分と直交成分とを有する複素キャリア信号（以下、「キャリア信号」と略称する）を再生するにあたり、準同期検波して得た複素ベースバンド信号を複素リミッタ回路によりその振幅を一定にし、狭帯域ローパスフィルタ回路によりキャリア信号の成分を抽出し、さらにデジタルＰＬＬ回路によって、キャリア信号の位相にロックしたキャリア信号を再生することで、キャリア信号の精度を高め、かつ、抽出したキャリア信号のレベルが減衰し、又は消失してもＰＬＬ回路の特性によりキャリア信号を持続的に安定して出力でき、更に安定的に得られるキャリア信号に基づいて安定した複素ベースバンド信号を出力でき、更に安定した複素ベースバンド信号に基づいて混信波を検出し、除去するので、混信波を的確に除去できると共に歪みの少ない復調信号を得ることができるものである。
【００１５】
しかしながら、上記提案されている技術を用いたデジタルＰＬＬ回路では、混信波が映像キャリア周波数（以下、Ｆｖと略称する）から離れている周波数、例えば、Ｆｖ＋１００ＫＨｚ以上に発生した場合には、ＬＰＦ回路において混信波成分が完全に除去されるため、ＰＬＬ回路に混信波成分が入力されることはなく、問題は生じないが、混信波が映像キャリア周波数Ｆｖの近傍、例えば、Ｆｖ＋５０ＫＨｚ等に発生した場合には、ＬＰＦ回路で混信波成分が完全に除去されず、ＰＬＬ回路に混信波成分が入力されて、混信波成分に誤って追従することによって正確な再生キャリア信号が得られず、位相回転回路での位相補正が正しく行われないという問題が発生する。
【００１６】
混信波成分への誤った追従が大きいほど混信波除去後の映像品質の劣化も大きくなるので、該混信波成分への追従を低減する方法として、混信妨害除去装置では、固定値乗算回路が有する保持時の直接項係数および保持時の積分項係数（以下、これら２つの係数を保持係数数と略称する）の値を小さくする方法が考えられる。
しかし、保持係数を小さくすると、やむを得ず入力された該混信波成分への追従を低減できる代わりに、受信信号成分と再生キャリア信号成分との位相誤差である引算器出力の変動が大きくなる。この時、該混信波成分の電力レベルが大きいほど引算器の変動も同様に大きくなって引き込み係数に切り替わる可能性があり、入力信号に対する追従が速くなるため、引算器の出力の変動は再び小さくなり、再度保持係数に切り替わることになる。
即ち、該混信波成分の電力レベルが大きい状態が継続した場合には、引き込み係数と保持係数とが頻繁に切り替えるため、混信波除去後の映像品質が良い状態と悪い状態とが頻繁に切り替わる映像となって主観的な映像品質低下の原因となるわけである。
【００１７】
また、別の方法として、Ｆｖ近傍に混信波を検出した際には強制的に保持係数へ切り替え、当該する混信波が無くなるまで保持係数を選択し続ける方法も考えられるが、発局切り替え（映像信号の送出元が切り替わることであり、中央局から地方局へ切り替わる際等に放送信号の瞬断やキャリア信号の不連続が生じる場合がある）等によってＦｖが不連続になった場合や、デジタルＰＬＬ回路が何らかの問題で位相はずれを生じた場合には、速やかに引き込み係数に切り替わる必要があるので、この方法は好ましくない。
つまり、上記提案のデジタルＰＬＬ回路では、引き込み係数と保持係数との２つの係数を有しているものの、特定の混信波が発生する場合に限り、それらを有効に切り替えることが出来ないという問題点があった。
【００１８】
本発明は、上記実情に鑑みてなされたもので、劣悪な混信環境のもとでも高い精度の再生キャリア信号を得ることのできるキャリア同期回路及び直交復調回路さらに、混信波除去装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
上記従来例の問題点を解決するための本発明は、デジタルＰＬＬ回路において、抽出された複素キャリア信号と再生した複素キャリア信号との位相誤差を求め、抽出された複素キャリア信号の周波数近傍に混信波が存在する場合に、位相誤差に引き込み時の直接項係数又は保持時の直接項係数を乗算した信号の一定期間の平均値を算出すると共に平均値の絶対値を求め、当該絶対値、若しくは位相誤差に引き込み時の積分項係数又は保持時の積分項係数を乗算した一定期間の変動値を算出し、当該変動値、或いはその両方の値からロック状態が完了しているか否かを判断し、ロック状態が完了している場合には位相誤差に保持係数を乗算して出力し、ロック状態が完了していない場合には位相誤差に引き込み係数を乗算して出力するよう切り替え、出力される係数乗算後の位相誤差から、複素キャリア信号を再生して出力するものなので、混信波が含まれて劣化した抽出複素キャリア信号に基づいて保持と引き込みを切り替えるのではなく、位相誤差に引き込み時の直接項係数又は保持時の直接項係数を乗算した信号の一定期間における平均値の絶対値、若しくは位相誤差に引き込み時の積分項係数又は保持時の積分項係数を乗算した一定期間の変動値、或いはその両方に基づく、ロック状態が完了しているか否かに従って保持と引き込みを切り替えることにより、安定して精度の高い再生キャリア信号を生成できる。
【００２０】
上記従来例の問題点を解決するための本発明は、デジタルＰＬＬ回路において、位相誤差から周波数誤差信号と再生キャリア信号を生成するための制御信号とを出力する積分手段が、
位相誤差信号に、引き込み時の直接項係数と、保持時の直接項係数と、引き込み時の積分項係数と、保持時の積分項係数とを各々乗算する第１〜第４の固定値乗算回路と、
位相誤差信号に引き込み時の直接項係数又は保持時の直接項係数を乗算した信号の一定期間の平均値を算出すると共に平均値の絶対値を求め、絶対値からロック状態が完了しているか否かを判定する平均値判定回路と、
位相誤差信号に引き込み時の積分項係数又は保持時の積分項係数を乗算した信号の積分信号に関する一定期間の変動値を算出し、変動値からロック状態が完了しているか否かを判定する変動値判定回路と、
外部から入力される検出信号が映像キャリア周波数の近傍に混信波が検出されていることを意味する場合に、平均値判定回路の判定結果又は変動値判定回路の判定結果、或いはその両方に従い、ロック状態が完了している場合には、保持動作として第２の固定値乗算回路からの信号を選択して出力し、ロック状態が完了していない場合には、引き込み動作として第１の固定値乗算回路からの信号を選択して出力する第１のセレクタ回路と、
外部から入力される検出信号が映像キャリア周波数の近傍に混信波が検出されていることを意味する場合に、平均値判定回路の判定結果又は変動値判定回路の判定結果、或いはその両方に従い、ロック状態が完了している場合には、保持動作として第４の固定値乗算回路からの信号を選択して出力し、ロック状態が完了していない場合には、引き込み動作として第２の固定値乗算回路からの信号を選択して出力する第２のセレクタ回路と、
第２のセレクタ回路が出力する信号を積分する積分回路と、
第１のセレクタ回路が出力する信号と前記積分回路により積分された信号とを加算し、制御信号として出力する第２の加算器とを有するものなので、
混信波が含まれて劣化した抽出複素キャリア信号に基づいて保持と引き込みを切り替えるのではなく、平均値判定回路の判定結果又は変動値判定回路の判定結果、或いはその両方に基づく、ロック状態が完了したか否かに従って保持と引き込みを切り替えることにより、安定して精度の高い再生キャリア信号を生成できる。
【００２１】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら説明する。
尚、以下で説明する機能実現手段は、当該機能を実現できる手段であれば、どのような回路又は装置であっても構わず、また機能の一部又は全部をソフトウェアで実現することも可能である。更に、機能実現手段を複数の回路によって実現してもよく、複数の機能実現手段を単一の回路で実現してもよい。
【００２２】
上位概念的に説明すれば、本発明に係るデジタルＰＬＬ回路及び位相同期方法は、抽出された複素キャリア信号と再生した複素キャリア信号との位相誤差を求め、抽出された複素キャリア信号の周波数近傍に混信波が存在する場合に、ロック状態が完了しているか否かを判断し、ロック状態が完了している場合には位相誤差に保持係数を乗算して出力し、ロック状態が完了していない場合には位相誤差に引き込み係数を乗算して出力するよう切り替え、出力される係数乗算後の位相誤差から、複素キャリア信号を再生して出力するものなので、混信波が含まれて劣化した抽出複素キャリア信号に基づいて保持と引き込みを切り替えるのではなく、ロック状態が完了したか否かに従って保持と引き込みを切り替えることにより、安定して精度の高い再生キャリア信号を生成できるものである。
【００２３】
機能実現手段で説明すれば、本発明に係るデジタルＰＬＬ回路は、
入力される複素キャリア信号と、再生した複素キャリア信号との位相誤差を演算して検出位相誤差信号として出力すると共に、入力される複素キャリア信号の振幅が予め定めた一定の値より小さくなったときには、前記検出位相誤差信号を強制的に位相差がないことを表すゼロデータとして位相誤差信号を出力する位相比較手段と、
積分手段が、抽出された複素キャリア信号の周波数近傍に混信波が存在する場合に、ロック状態が完了しているか否かを判定し、ロック状態が完了している場合には位相誤差に保持係数を乗算して出力する保持動作を行い、ロック状態が完了していない場合には位相誤差に引き込み係数を乗算して出力する引き込み動作を行うよう切り替え、出力される係数乗算後の位相誤差から、周波数誤差信号と再生キャリア信号を生成するための制御信号とを出力する積分手段と、積分手段が出力する制御信号に基づいて複素キャリア信号の位相を生成し、当該位相から複素キャリア信号を再生して出力するとともに、当該再生した複素キャリア信号の位相を位相比較手段に帰還して出力する発振手段とを有し、混信波が含まれて劣化した抽出複素キャリア信号に基づいて保持と引き込みを切り替えるのではなく、ロック状態が完了したか否かに従って保持と引き込みを切り替えることにより、安定して精度の高い再生キャリア信号を生成できるものである。
【００２４】
尚、本発明の実施の形態における各手段と図２の各部との対応を示すと、位相比較手段は、位相比較手段７１に相当し、積分手段は、積分手段７２に相当し、発振手段は、ＮＣＯ回路７３に相当している。
【００２５】
まず、本発明の実施の形態に係る直交復調回路を図１を使って説明する。図１は、本発明の実施の形態に係る直交復調回路の構成ブロック図である。
本発明の実施の形態に係る直交復調回路は、図１に示すように、局発信号とＴＶチューナ等から入力されるＲＦ信号とを乗算して周波数変換を行う手段としての乗算器１１と、周波数変換で生じたイメージ信号等不要成分を除去する手段としてのＢＰＦ回路１２と、アナログのＩＦ信号をデジタルのＩＦ信号に変換する手段としてのＡ／Ｄ変換回路１３と、ステップナイキストフィルタ回路１４と、ＣＯＳ信号及び−ＳＩＮ信号を局発信号として準同期検波を行い、同相成分と直交成分との各成分にわけて、複素ベースバンド信号を出力する手段としての準同期検波回路１５と、複素ベースバンド信号の同相成分と直交成分とに対応して設けられ、各々対応する成分の複素ベースバンド信号から準同期検波に伴って発生したイメージ成分を除去する手段としての２つの第１のＬＰＦ回路１６ａ，１６ｂと、第１のＬＰＦ回路１６ａ，１６ｂの各々に対応して設けられ、各信号のサンプリング周波数を変換する手段としての第１のダウンサンプル回路１７ａ，１７ｂと、第１のダウンサンプル回路１７ａ，１７ｂに対応して設けられ、各信号を一定の時間遅延する手段としての遅延回路１８ａ，１８ｂと、各信号の入力を受けて、周波数位相誤差を補正し、完全同期検波した信号を出力する手段としての位相回転回路１９と、キャリア信号の再生を行い、再生したキャリア信号を同相成分と直交成分とにわけて出力するとともに、ＩＦ信号を生成するための局発信号を出力する手段としてのキャリア同期回路２０とから基本的に構成されている。
【００２６】
また、キャリア同期回路２０は、図１に示したように、後にサンプリング周波数を変換する際に、同相成分と直交成分の各信号に対応して設けられ、各対応する信号に折り返し歪みが生じないよう、帯域制限を行う手段としての第２のＬＰＦ回路２１ａ，２１ｂと、第２のＬＰＦ回路２１ａ，２１ｂに対応して設けられ、サンプリング周波数をＮＴＳＣ信号の色副搬送波周波数に変換する手段としての第２のダウンサンプル回路２２ａ，２２ｂと、第２のダウンサンプル回路２２ａ，２２ｂが出力する複素ベースバンド信号の振幅すなわち絶対値が一定になるように処理する手段としての複素リミッタ回路２３と、複素リミッタ回路２３が出力する同相成分と直交成分の各信号に対応して設けられ、対応する各信号の映像キャリア成分以外の成分を除去する手段としての第３のＬＰＦ回路（狭帯域ローパスフィルタ回路）２４ａ，２４ｂと、第３のＬＰＦ回路２４ａ，２４ｂが出力する信号（複素キャリア信号）の位相にロックし、当該位相で、持続的に複素キャリア信号を再生して出力することで、当該キャリア信号の精度を高め、複素キャリア信号の振幅が小さい場合でも安定した複素キャリア信号を自走して再生し、出力するとともに、ＩＦ信号の映像キャリア周波数と、ＮＴＳＣ信号の色副搬送波周波数の２倍の周波数との差をあらわす信号を周波数誤差信号として出力する手段としてのデジタルＰＬＬ回路２５と、デジタルＰＬＬ回路２５から入力される同相成分と直交成分の各信号に「０」の信号を内挿して、サンプリング周波数を高めるアップサンプル回路２６ａ，２６ｂと、内挿によりサンプリング周波数が高められた各信号に対応して設けられ、各信号を補間して再生したキャリア信号として出力する手段としての第４のＬＰＦ回路２７ａ，２７ｂと、デジタルＰＬＬ回路２５が出力する周波数誤差信号から高周波成分を除去する手段としてのループフィルタ回路２８と、ループフィルタ回路２８が出力する信号に基づいて、乗算器１１がＩＦ信号を生成するために用いる局発信号を出力する手段としてのＶＣＯ２９とから構成されている。
【００２７】
尚、本発明の実施の形態に係るデジタル直交復調回路の後段に、当該デジタル直交復調回路が出力する完全同期検波信号の同相成分と直交成分との各成分の信号を複素ＦＦＴ処理し、混信波の周波数とレベルとを検出し、ヒルベルト変換／アダプティブフィルタ回路等によって、混信波成分を適応的にキャンセルするキャンセル回路１０（図１では破線表示）を設ければ、混信波除去装置とすることもできる。
本発明の特徴部分として、このキャンセル回路１０で映像キャリア周波数（以下、単にＦｖと略称する）の近傍に混信波を検出しているか否かを示す検出信号を出力して、デジタルＰＬＬ回路２５に供給している。
【００２８】
以下、各部を具体的に説明する。
乗算器１１は、キャリア同期回路２０から入力される局発信号とＴＶチューナ等から入力されるＲＦ信号（アンテナから入力された、混信波を含む信号を所定のレベルに増幅した信号）とを乗算してＲＦ信号の周波数変換を行い、例えば、理想的には、ＲＦ信号をサンプリング周波数２８．６３６３６ＭＨｚの１／４の周波数である７．１５８０９ＭＨｚのＩＦ信号に変換して出力するものである。
ここで、２８．６３６３６ＭＨｚとは、ＮＴＳＣ信号の色副搬送波周波数の８倍の周波数であり、従って、７．１５８０９ＭＨｚは、ＮＴＳＣ信号の色副搬送波周波数の２倍の周波数である。
【００２９】
ＢＰＦ回路１２は、乗算器１１から入力されるＩＦ信号から周波数変換に伴って生じるイメージ成分と不要な帯域の成分とを除去して出力するものである。
Ａ／Ｄ変換回路１３は、ＢＰＦ回路１２から入力される信号を例えば２８．６３６３６ＭＨｚ（ＮＴＳＣ信号の色副搬送波周波数の８倍の周波数）のクロック周波数でデジタル信号に変換し、デジタルのＩＦ信号として出力するものである。
【００３０】
ステップナイキストフィルタ回路１４は、ＮＴＳＣ信号が残留側波帯信号であることから、そのまま検波すると、映像信号に歪みが生じることを考慮して、映像キャリア周波数の近傍の周波数（±１．２５ＭＨｚ）、すなわち両側波帯（ＤＳＢ；Double Side Band）領域の信号をＳＳＢ（Single Side Band）領域の信号成分に比べて約６ｄＢ程度、減衰させるものである。
【００３１】
準同期検波回路１５は、ＣＯＳ信号及び−ＳＩＮ信号を局発信号として用いて、ステップナイキストフィルタ１４が出力する信号を準同期検波し、同相成分と直交成分との各成分を有する複素ベースバンド信号を出力するものである。
【００３２】
第１のＬＰＦ回路１６ａは、準同期検波回路１５が出力する複素ベースバンド信号の同相成分から準同期検波に伴って発生したイメージ成分を除去するものであり、第１のＬＰＦ回路１６ｂは、準同期検波回路１５が出力する複素ベースバンド信号の直交成分から準同期検波に伴って発生したイメージ成分を除去するものである。
【００３３】
第１のダウンサンプル回路１７ａと、第１のダウンサンプル回路１７ｂとは、それぞれ第１のＬＰＦ回路１６ａから入力された信号と第１のＬＰＦ回路１６ｂから入力された信号とを２：１の割合で間引いて、サンプリング周波数を２８．６３６３６ＭＨｚから、その半分の１４．３１８１８ＭＨｚ（ＮＴＳＣ信号の色副搬送波周波数の４倍の周波数）に変換するものである。
【００３４】
遅延回路１８ａ及び遅延回路１８ｂは、それぞれ第１のダウンサンプル回路１７ａと、第１のダウンサンプル回路１７ｂとから入力された信号を一定時間遅延させて、後に説明する、キャリア同期回路２０がキャリア信号を再生して位相回転回路１９に出力するタイミングと一致するようにして、位相回転回路１９に出力するものである。
【００３５】
位相回転回路１９は、キャリア同期回路２０が再生して出力する同相成分と直交成分とを有する複素キャリア信号に基づいて、遅延回路１８ａ，ｂから入力される同相成分と直交成分とを有する複素ベースバンド信号の周波数位相誤差を補正し、完全同期検波出力の同相成分及び直交成分として出力するものである。
【００３６】
また、キャリア同期回路２０の第２のＬＰＦ回路２１ａと、第２のＬＰＦ回路２１ｂとは、それぞれ第１のダウンサンプル回路１７ａと、第１のダウンサンプル回路１７ｂとから入力された信号から映像キャリア周波数の近傍の成分のみを取り出して、後にダウンサンプル回路２２にて折り返し歪みが生じないように帯域制限を行って、出力するものである。
【００３７】
第２のダウンサンプル回路２２ａと、第２のダウンサンプル回路２２ｂとは、それぞれ、第２のＬＰＦ回路２１ａと、第２のＬＰＦ回路２１ｂとが出力する信号を例えば４：１に間引いて、サンプリング周波数を３．５７９５４ＭＨｚ（ＮＴＳＣ信号の色副搬送波周波数）に変換して出力するものである。
【００３８】
複素リミッタ回路２３は、第２のダウンサンプル回路２２ａ，２２ｂが出力する複素信号の振幅すなわち絶対値が一定になるように処理して、一定振幅の複素ベースバンド信号を出力するものである。
複素リミッタ回路２３の具体的な構成としては、特開平１０−３０３９９９号の「複素搬送波リミッタ回路」に示すようなものが考えられる。
【００３９】
第３のＬＰＦ回路２４ａと第３のＬＰＦ回路２４ｂとは、狭帯域ローパスフィルタ回路であり、それぞれ複素リミッタ回路２３が出力する同相成分と直交成分の各成分の信号に対応して設けられ、対応する各信号の映像キャリア成分以外の成分を除去して出力するものである。
【００４０】
デジタルＰＬＬ回路２５は、第３のＬＰＦ回路２４ａと第３のＬＰＦ回路２４ｂとが出力する同相成分と直交成分の各成分の信号（複素キャリア信号）の精度を高めるとともに、複素キャリア信号の振幅が小さい場合でも安定したキャリア信号を再生して出力するとともに、ＩＦ信号の映像キャリア周波数と、ＮＴＳＣ信号の色副搬送波周波数の２倍の周波数との差をあらわす信号を周波数誤差信号として出力するものである。
【００４１】
つまり、デジタルＰＬＬ回路２５は、第３のＬＰＦ回路２４の通過帯域を狭める代わりに、ＰＬＬ回路の特性により、第３のＬＰＦ回路２４が出力する複素キャリア信号の精度を高め、また、同様にＰＬＬ回路の特性として、信号の入力がなくても一定の期間は自走動作する、いわゆる、フライホイール効果があるため、複素キャリア信号が過変調やマルチパス歪み等によって消失してしまったり、減衰してしまっていても、安定したキャリア信号を再生するものである。
デジタルＰＬＬ回路２５の具体的な構成については、後述する。
【００４２】
アップサンプル回路２６ａとアップサンプル回路２６ｂとは、それぞれ、デジタルＰＬＬ回路２５から入力される同相成分と直交成分の各信号に「０」の信号を内挿して、サンプリング周波数を高め、例えば、４倍の１４．３１８１８ＭＨｚの周波数に変換するものである。
第４のＬＰＦ回路２７ａと第４のＬＰＦ回路２７ｂとは、それぞれアップサンプル回路２６ａとアップサンプル回路２６ｂとから入力される信号を補間して、再生したキャリア信号として出力するものである。
【００４３】
ループフィルタ回路２８は、デジタルＰＬＬ回路２５が出力する周波数誤差信号から高周波成分を除去するものである。
ＶＣＯ２９は、電圧制御発振器であり、ループフィルタ２８から入力される信号に基づいて、ＩＦ信号を生成するために用いる局発信号を出力するものである。
尚、ＶＣＯ２９の制御は、デジタルＰＬＬ回路２５の応答速度に比べ、十分遅いものとして、互いのフィードバック制御が競合しないようにしておくことが好適である。そうでないと、デジタルＰＬＬ回路２５が応答しないうちに、ＶＣＯ２９が制御され、的確な制御ができなくなるからである。
【００４４】
ここで、デジタルＰＬＬ回路２５の構成について、図２を参照しつつ説明する。図２は、デジタルＰＬＬ回路２５の一例を表す構成ブロック図である。ＰＬＬ回路は、一般に、位相比較手段と、積分手段と、発振手段とから構成されているものであるが、ここでは、図２を用いて、発振手段として、ＮＣＯ（数値制御発振器）を用いたデジタル信号処理型の２次Ｔａｎ−ＤＰＬＬ回路について説明する。
デジタルＰＬＬ回路２５は、他の回路構成であっても構わない。
【００４５】
図２に示すデジタルＰＬＬ回路は、入力される複素キャリア信号と、再生した複素キャリア信号の位相誤差を位相誤差信号として出力するとともに、入力される複素キャリア信号の振幅が一定の値より小さくなったときに、位相誤差信号を強制的にゼロとして出力する手段としての位相比較手段７１と、入力される複素キャリア信号に基づいて、当該位相誤差信号からＩＦ信号の映像キャリア周波数とＮＴＳＣ信号の色副搬送波周波数の２倍の周波数との差をあらわす周波数誤差信号と、キャリア信号を再生するために必要なＮＣＯの発振周波数を制御する信号としてのＮＣＯ制御信号とを生成する積分手段７２と、積分手段７２が出力するＮＣＯ制御信号に基づいてキャリア信号の位相の値を再生し、当該値から再生したキャリア信号として、同相成分と直交成分とにわけて出力するとともに、当該再生したキャリア信号の位相の値を位相比較手段７１に帰還して出力するＮＣＯ回路（数値制御発振器回路）７３とから構成されている。
【００４６】
位相比較手段７１は、図２に示すように、入力された同相成分と直交成分との各成分の複素キャリア信号から、当該複素キャリア信号の位相を演算する手段としての逆正接回路４１と、ＮＣＯ回路７３が再生した複素キャリア信号の位相と、当該演算した位相との差（位相誤差信号）を演算する手段としての引算器４２と、位相誤差信号θをθ＝θ0 ＋２πｎ（ここでｎは、整数）となるようなθ0 （−π＜θ0 ＜π）の値に変換する手段としての第１の±π化回路４３と、「０」の値を表す信号としてのゼロデータを出力する手段としてのゼロデータ回路４４と、入力された同相成分と直交成分とを有する複素キャリア信号の絶対値を演算して出力する手段としての絶対値回路４５と、絶対値回路４５が出力する絶対値が、予めキャリア信号が消失しているか否かを区別するレベルとして設定されているしきい値を超えているか否かを判断して、キャリア信号のレベルが十分なレベルになっているか否かを判断する手段としての第１のスレショルド回路４６と、第１のスレショルド回路４６が、キャリア信号が十分なレベルになっていると判断する場合には、第１の±π化回路４３が出力する位相誤差信号θ0 を積分手段７２に出力し、そうでない場合には、ゼロデータ回路４４が出力する「０」を表す信号を積分手段７２に選択的に出力する手段としての第１のセレクタ回路４７とから構成されている。
【００４７】
また、積分手段７２は、位相比較手段７１が出力する信号に、引き込み時の直接項係数α１と、保持時の直接項係数α２と、引き込み時の積分項係数β１と、保持時の積分項係数β２とを各々乗算する手段としての第１〜第４の固定値乗算回路４８ａ〜４８ｄと、位相比較手段７１の第１の±π化回路４３が出力する位相誤差信号θ0 が、予め引き込みが完了して、保持の動作を行うべき誤差として設定されているしきい値を超えているか否かを判定することによって、引き込みを完了したか否かを判断する手段としての第２のスレショルド回路４９と、映像キャリア周波数の近傍に混信波を検出しているか否かを示すキャリア回路からの検出信号に従って、第２のスレショルド回路４９における判断結果又は平均値判定回路６２での判定結果および変動値判定回路６３での判定結果に対応して、第２の固定値乗算回路４８ｂが出力する信号又は第１の固定値乗算回路４８ａが出力する信号を選択的に出力する手段としての４入力セレクタ回路６１ａ（請求項において、「第１のセレクタ回路」と称する）と、キャリア回路からの検出信号に従って、第２のスレショルド回路４９における判断結果又は平均値判定回路６２での判定結果および変動値判定回路６３での判定結果に対応して、第４の固定値乗算回路４８ｄが出力する信号又は第３の固定値乗算回路４８ｃが出力する信号を選択的に出力する手段としての４入力セレクタ回路６１ｂ（請求項において、「第２のセレクタ回路」と称する）と、当該４入力セレクタ回路６１ｂが出力する信号を積分する手段としての第１の加算器５１とクリップ回路５２とラッチ回路５３（請求項において、第１の加算器５１とクリップ回路５２とラッチ回路５３とをまとめて、「積分回路」と称する）と、４入力セレクタ回路６１ａが出力する信号とラッチ回路５３が出力する信号とを加算し、キャリア信号を再生するために必要な信号（ＮＣＯ制御信号）として出力する手段としての第２の加算器５４と、ラッチ回路５３が出力する信号をアナログ信号に変換して、周波数誤差信号として出力するＤ／Ａ変換回路５５とから構成されている。
【００４８】
さらに、ＮＣＯ回路７３は、積分手段７２の第２の加算器５４が出力する信号（ＮＣＯ制御信号）を−π〜πの範囲に維持しつつ積分を行い、キャリア信号の位相に相当する信号を出力する手段としての第３の加算器５６と第２の±π化回路５７と第２のラッチ回路５８と、ラッチ回路５８が出力する、キャリア信号の位相に相当する信号から、キャリア信号の同相成分を再生して出力するＣＯＳ回路５９と、同様に、キャリア信号の位相に相当する信号から、キャリア信号の直交成分を再生して出力するＳＩＮ回路６０とから構成されている。
【００４９】
以下、各部を具体的に説明すると、位相比較手段７１の逆正接回路４１は、入力された同相成分と直交成分とを有する複素キャリア信号から、当該複素キャリア信号の逆正接を演算し、位相信号として出力するものである。
逆正接回路４１は、例えば、複素キャリア信号の各成分に対応する逆正接の値を予め格納したＲＯＭ（読み出し専用メモリ）を用いれば実現することができる。
【００５０】
引算器４２は、逆正接回路４１が出力する位相信号とＮＣＯ回路７３から入力される、再生したキャリア信号の位相を表す信号との差を演算して、位相誤差信号として出力するものである。
【００５１】
第１の±π化回路４３は、引算器４２が出力する位相誤差信号θをθ＝θ0 ＋２πｎ（ここでｎは整数）となるようなθ0 （−π＜θ0 ＜π）に変換するものである。例えば正接の値は、−π〜πまでに対応する値を周期的に繰り返すものであるので、このような性質を利用したものである。
【００５２】
ゼロデータ回路４４は、θ0 ＝０である場合に第１の±π化回路４３が出力すべき値（ゼロデータ）を出力しているものである。
つまり、ゼロデータとは、位相誤差が「０」であることを表す位相誤差信号である。
【００５３】
絶対値回路４５は、入力される複素キャリア信号の同相成分と直交成分との各成分の信号から、キャリア信号の振幅絶対値、すなわち当該キャリア信号に、その複素共役を乗算し、さらに平方根を求めた結果を表す信号を出力するものである。
【００５４】
第１のスレショルド回路４６は、キャリア信号が十分な振幅を有しているか否かを判定するため為のしきい値を予め保持しており、絶対値回路４５が演算した振幅絶対値が、保持しているしきい値を超えているかを判断し、判断の結果を表す信号を出力するものである。
【００５５】
第１のセレクタ回路４７は、第１のスレショルド回路４６から入力される信号に従って、キャリア信号が十分な振幅を有していると判断された場合には、第１の±π化回路４３が出力する信号を選択的に積分手段７２に出力し、そうでなければ、ゼロデータ回路４４が出力する信号を選択的に積分手段７２に出力するものである。
【００５６】
つまり、位相比較手段７１は、入力される複素キャリア信号の同相成分と直交成分とを逆正接回路４１と絶対値回路４５とに分配して入力し、逆正接回路４１が位相信号を生成して出力し、絶対値回路４５が複素キャリア信号の振幅絶対値を表す信号を出力し、引算器４２が逆正接回路４１が出力する位相信号と、ＮＣＯ回路７３が出力する再生したキャリア信号の位相信号との差を位相誤差信号として演算し、第１の±π化回路４３が当該位相誤差信号（請求項において、「検出位相誤差信号」と称する）を−π〜πまでの値として出力する。
【００５７】
一方、絶対値回路４５が出力する振幅絶対値を表す信号に従って、第１のスレショルド回路４６が、入力された複素キャリア信号の振幅が十分であるか否かを判断し、十分であると判断した場合には、第１のセレクタ回路４７が、第１の±π化回路４３から入力される位相誤差信号を選択的に出力し、第１のスレショルド回路４６が、入力された複素キャリア信号の振幅が十分でないと判断した場合には、第１のセレクタ回路４７が、ゼロデータ回路４４が出力している、ゼロデータ（位相誤差が「０」であるとする位相誤差信号）を出力するようになる。
【００５８】
入力される複素キャリア信号の振幅絶対値が極端に小さくなると、かかる複素キャリア信号から得られる位相信号の精度が悪くなって、再生される複素キャリア信号の精度が悪化することが考えられ、また、過変調などで、ある程度の時間、入力される複素キャリア信号が消失した場合に、正常な複素キャリア信号が持続的に再生できなくなることが考えられるが、このような位相比較手段７１によれば、入力される複素キャリア信号の振幅絶対値が、予め設定された値より小さくなると、位相誤差信号を強制的にゼロとして、デジタルＰＬＬ回路の状態を保持し、ＮＣＯを持続発振させることができる効果がある。
【００５９】
また、積分手段７２の各部について説明すると、第１〜第４の固定値乗算回路４８ａ〜４８ｄは、それぞれ、位相比較手段７１のセレクタ回路４７が出力する位相誤差に、引き込み時の直接項係数α１と、保持時の直接項係数α２と、引き込み時の積分項係数β１と、保持時の積分項係数β２とを乗算するものである。
【００６０】
これにより、γi ＝αｘi ＋βΣｘi のような数式（ここでｘは、セレクタ回路４７が出力する信号）を演算して、周波数誤差信号（βΣｘi の部分）と再生キャリア信号を生成するために必要なＮＣＯ制御信号γとを得るようになっている。尚、Σはi についての加算である。
【００６１】
第２のスレショルド回路４９は、第１の±π化回路４３が出力する位相誤差信号から引き込みの動作を完了したか否かを判断して、判断結果を第１の係数選択信号として出力するものである。
具体的に、第２のスレショルド回路４９は、引き込みの動作を完了したか否かを判断するためのしきい値を予め保持しており、第１の±π化回路４３が出力する位相誤差信号としきい値とを比較し、位相誤差信号がしきい値を超えている時には、引き込みの動作を完了していないと判断し、位相誤差信号がしきい値を超えていない時には、引き込みの動作を完了したと判断して、引き込みの動作を完了したか否かを示す信号（第１の係数選択信号）を４入力セレクタ回路６１ａと、４入力セレクタ回路６１ｂとに出力するものである。
尚、ここで、第１の係数選択信号は、そのオン／オフで引き込みの動作を完了しているか否かを表すようにすればよい。
【００６２】
ここで、第２のスレショルド回路４９は、持続的に電気的な振動を出力してしまう、いわゆるハンチングを防止するため、入力信号の絶対値を一定期間平均して得られた値で比較・判定するのが好適である。
またハンチングを防止するための別の方法として、しきい値ａとしきい値ｂという２つのしきい値を用いてヒステリシス特性を持たせることにより、しきい値ａを超えている状態からしきい値ａを超えていない状態へ遷移して保持動作となってからは、しきい値ａよりも大きな値を有するしきい値ｂを超えた場合に引き込み動作に遷移するのが好適である。
【００６３】
４入力セレクタ回路６１ａ（請求項において、「第１のセレクタ回路」と称する）及び４入力セレクタ回路６１ｂ（請求項において、「第２のセレクタ回路」と称する）は、図１に示したキャンセル回路１０からの検出信号、及び第２のスレショルド回路４９からの第１の係数選択信号又は後述する平均値判定回路６２からの第２の係数選択信号又は後述する変動値判定回路６３からの第３の係数選択信号の４つの信号の状態に従って、２つの固定値乗算回路出力の何れかを選択的に出力するセレクタ回路である。
【００６４】
具体的に４入力セレクタ回路６１ａ及び４入力セレクタ回路６１ｂは、キャンセル回路１０からの検出信号が示している映像キャリア周波数（以下、単にＦｖと略称する）の近傍に混信波を検出しているかどうかに従い、Ｆｖ近傍に混信波を検出していない場合は、上記提案されている技術と同様の動作を行い、Ｆｖ近傍に混信波を検出している場合は、本発明の特徴的動作を行うものである。
【００６５】
まず、Ｆｖ近傍に混信波を検出していない場合の具体的動作を説明する。
キャリア回路１０からの検出信号がＦｖの近傍に混信波を検出していないことを意味する場合、提案されている技術の動作で不都合が生じないため、第２のスレショルド回路４９からの第１の係数選択信号に従って、固定値乗算回路の選択を行う。
つまり、４入力セレクタ回路６１ａでは、第２のスレショルド回路４９からの第１の係数選択信号が引き込み動作の完了を示している場合は、第２の固定値乗算回路４８ｂが出力する信号を選択的に加算器５４に出力し、第１の係数選択信号が引き込み動作の完了を示していない場合は、第１の固定値乗算回路４８ａが出力する信号を選択的に加算器５４に出力するものである。
一方、４入力セレクタ回路６１ｂでは、第２のスレショルド回路４９からの第１の係数選択信号が引き込み動作の完了を示している場合は、第４の固定値乗算回路４８ｄが出力する信号を選択的に加算器５１に出力し、第１の係数選択信号が引き込み動作の完了を示していない場合は、第３の固定値乗算回路４８ｃが出力する信号を選択的に加算器５１に出力するものである。
【００６６】
次に、Ｆｖ近傍に混信波を検出していない場合の具体的動作を説明する。
キャリア回路１０からの検出信号がＦｖの近傍に混信波を検出していることを意味する場合、提案されている技術の構成では第２のスレショルド回路４９が誤動作するため不都合が生じる。そのため、本発明の特徴として、第２のスレショルド回路４９からの第１の係数選択信号に関わらず、後述する平均値判定回路６２からの第２の係数選択信号、及び後述する変動値判定回路６３からの第３の係数選択信号に従って、固定値乗算回路の選択を行う。
【００６７】
つまり、４入力セレクタ回路６１ａでは、該平均値判定回路６２からの第２の係数選択信号、および、該変動値判定回路６３からの第３の係数選択信号が、共に引き込み動作（ロック状態）の完了を意味している場合には、保持係数を有する第２の固定値乗算回路４８ｂからの信号を選択するものであり、どちらか一方もしくは両方が共に引き込み動作（ロック状態）の完了ではないことを意味している場合には、引き込み係数を有する第１の固定値乗算回路４８ａからの信号を選択するものである。
【００６８】
一方、４入力セレクタ回路６１ｂでは、該平均値判定回路６２からの第２の係数選択信号、および、該変動値判定回路６３からの第３の係数選択信号が、共に引き込み動作（ロック状態）の完了を意味している場合には、保持係数を有する第４の固定値乗算回路４８ｄからの信号を選択するものであり、どちらか一方もしくは両方が共に引き込み動作（ロック状態）の完了ではないことを意味している場合には、引き込み係数を有する第３の固定値乗算回路４８ｃからの信号を選択するものである。
【００６９】
平均値判定回路６２は、４入力セレクタ回路６１ａから出力される信号を入力し、一定期間の平均値を算出すると共に、平均値の絶対値を求め、予め保持している引き込み動作（ロック状態）を完了したかを判断するためのしきい値と算出された平均値の絶対値とを比較して、比較結果から引き込み動作（ロック状態）を完了したか否かを示す第２の係数選択信号を出力するものである。
【００７０】
位相の引き込み動作（ロック状態）が完了している場合の平均値判定回路６２への入力は、基準信号側に一時的にかつ瞬間的に生じるランダムな外来ノイズにゆるやかに追従している状態であるので、平均値を計算すると０に近い値となる。これは、本来の周波数誤差信号は積分回路に蓄積されているため、セレクタ回路４７からの位相進み（例えば正の値を持つ信号）と位相遅れ（例えば負の値を持つ信号）とがほぼ均等に出力される可能性が高いからである。
また、引き込み（ロック状態）が完了していない場合は、積分回路に正しい周波数誤差信号が蓄積されていないため、平均値判定回路６２への入力の平均値は、不定である。従って、平均値判定回路６２によって一定期間の平均値を求め、その絶対値と所定のしきい値とを比較することで、引き込み動作が完了しているか否かを判定することが出来る。上記、一定期間については、期間を短くしすぎると適切な平均値が得られない可能性があり、また、期間を長くしすぎると、引き込み動作が完了するまでの遅延時間が大きくなるので、デジタルＰＬＬ回路を用いるシステムの仕様や運用形態を考慮し、適切な値とすることが望ましい。しきい値に関しては、引き込み動作が完了している状態と引き込み動作が完了していない状態とを、区別できるような値であればよい。
【００７１】
第１の加算器５１は、４入力セレクタ回路６１ｂから入力される信号と、ラッチ回路５３から帰還して入力される信号とを加算して、クリップ回路５２に出力するものである。
クリップ回路５２は、第１の加算器５１から入力される信号が第１のラッチ回路５３が保持できるとする大きさを超えてしまわないように、いわゆるオーバーフロー処理、及びアンダーフロー処置を行うものである。
【００７２】
第１のラッチ回路５３は、クリップ回路５２から入力される信号を一時的に記憶（ラッチ）して、第１の加算器５１に帰還して出力するとともに、第２の加算器５４に出力し、さらに、Ｄ／Ａ変換回路５５にも出力するものである。
従って、第１の加算器５１とクリップ回路５２と第１のラッチ回路５３とは、全体として巡回的に加算を行って、積分を実行するものであり、本明細書ではこれらをまとめて積分回路と称している。
【００７３】
変動値判定回路６３は、ラッチ回路５３から出力される信号、すなわち４入力セレクタ回路６１ｂから出力される信号の積分結果の一定期間の変動値を算出すると共に、予め保持している引き込み動作（ロック状態）を完了したかを判断するためのしきい値と算出された変動値とを比較して、比較結果から引き込み動作（ロック状態）を完了したか否かを示す第３の係数選択信号を出力するものである。
ここでの変動値とは、一定期間における最大値と最小値との差（最大値−最小値）で得られる値である。
【００７４】
ここで、引き込み動作（ロック状態）が完了している場合の積分回路からは、上述したように周波数誤差信号に相当する信号が出力されている。周波数誤差信号とは、基準信号（受信信号）ｆ１と再生信号ｆ２との周波数の差△ｆ（△ｆ＝ｆ１−ｆ２）であるから、△ｆが±０の場合は積分回路から±０が得られる。同様にｆ１＞ｆ２の場合（ｆ１＝ｆ２＋△ｆ）は積分回路から＋△ｆに対応する正または負の直流値、ｆ１＜ｆ２の場合（ｆ１＝ｆ２−△ｆ）は積分回路から−△ｆに対応する負または正の直流値が得られる。
この時、これら２つの直流値は、△ｆが時間変動しない場合には一定値となる。当然、△ｆがゆっくりと変動する場合には積分回路出力もゆっくりと変動するので、ｆ１とｆ２の周波数安定度に対して長期的には大きな変動となり得るが、短期的な一定期間においては、ほぼ一定値が得られるはずである。
【００７５】
また、引き込み動作が完了していない場合には、積分回路に正しい周波数誤差が蓄積していないので、積分回路から出力される信号も不定となり、一定期間にわたって一定値が得られる可能性は低くなる。
以上により、積分回路の出力を一定期間にわたって監視し、変動が小さければ引き込み動作が完了している状態、変動が大きければ引き込み動作が完了していない状態とそれぞれ判断することが可能となる。
変動を求める手段としては、一定期間における積分回路の最大値と最小値との差（最大値−最小値によって得られる値）を計算する方法等でよい。
【００７６】
第２の加算器５４は、４入力セレクタ回路６１ａから入力された信号とラッチ回路５３から入力された信号とを加算して、ＮＣＯ制御信号としてＮＣＯ回路７３に出力するものである。
また、デジタルＰＬＬ回路が十分に同期している状態（引き込みを完了した状態）では、第１のラッチ回路５３が保持し、出力する値は、デジタルＰＬＬ回路に入力された複素キャリア信号の基となるＩＦ信号の周波数誤差に比例している。
そこで、Ｄ／Ａ変換回路５５は、当該第１のラッチ回路５３が出力する信号をアナログ信号に変換して、周波数誤差信号として出力するものである。
【００７７】
次に、積分手段７２の動作を説明する。
積分手段７２では、位相比較手段７１の第１のセレクタ回路４７が出力する位相誤差信号に、第１〜第４の固定値乗算回路４８ａ〜４８ｄによって、それぞれ引き込み時の直接項係数α１と、保持時の直接項係数α２と、引き込み時の積分項係数β１と、保持時の積分項係数β２とが乗算されて、第１の固定値乗算回路４８ａの出力と第２の固定値乗算回路４８ｂの出力が４入力セレクタ回路６１ａに入力され、第３の固定値乗算回路４８ｃの出力と第４の固定値乗算回路４８ｄの出力が４入力セレクタ回路６１ｂに入力される。
【００７８】
一方、位相比較手段７１の第１の±π化回路４３から入力される位相誤差信号に基づいて、第２のスレショルド回路４９で引き込みの動作を完了したか否かの判断が為され、判断結果を示す第１の係数選択信号が４入力セレクタ回路６１ａ，４入力セレクタ回路６１ｂに入力される。
【００７９】
この時、４入力セレクタ回路６１ａでは、映像キャリア周波数Ｆｖの近傍に混信波を検出しているかどうかを示すキャンセル回路１０からの検出信号を入力し、検出信号からＦｖ近傍に混信波を検出していないと判断されると、第２のスレショルド回路４９からの第１の係数選択信号によって引き込み動作が完了しているか否かが判断され、引き込み動作が完了している場合は、第２の固定値乗算回路４８ｂの出力する信号が選択されて第２の加算器５４に出力され、逆に第１の係数選択信号が引き込み動作の完了を示していない場合には、第１の固定値乗算回路４８ａの出力する信号が選択されて第２の加算器５４に出力されるようになっている。
【００８０】
一方、検出信号からＦｖ近傍に混信波を検出していると判断されると、平均値判定回路６２からの第２の係数選択信号、及び変動値判定回路６３からの第３の係数選択信号によって引き込み動作が完了しているか否かが判断され、引き込み動作が完了している場合は、第２の固定値乗算回路４８ｂの出力する信号が選択されて第２の加算器５４に出力され、引き込み動作の完了を示していない場合には、第１の固定値乗算回路４８ａの出力する信号が選択されて第２の加算器５４に出力されるようになっている。
【００８１】
同様に、４入力セレクタ回路６１ｂでは、映像キャリア周波数Ｆｖの近傍に混信波を検出しているかどうかを示すキャンセル回路１０からの検出信号を入力し、検出信号からＦｖ近傍に混信波を検出していないと判断されると、第２のスレショルド回路４９からの第１の係数選択信号によって引き込み動作が完了しているか否かが判断され、引き込み動作が完了している場合は、第４の固定値乗算回路４８ｄの出力する信号が選択されて第１の加算器５１に出力され、逆に第１の係数選択信号が引き込み動作の完了を示していない場合には、第３の固定値乗算回路４８ｃの出力する信号が選択されて第１の加算器５１に出力されるようになっている。
【００８２】
一方、検出信号からＦｖ近傍に混信波を検出していると判断されると、平均値判定回路６２からの第２の係数選択信号、及び変動値判定回路６３からの第３の係数選択信号によって引き込み動作が完了しているか否かが判断され、引き込み動作が完了している場合は、第４の固定値乗算回路４８ｄの出力する信号が選択されて第１の加算器５１に出力され、引き込み動作の完了を示していない場合には、第３の固定値乗算回路４８ｃの出力する信号が選択されて第１の加算器５１に出力されるようになっている。
【００８３】
そして、４入力セレクタ回路６１ｂで選択された信号は、第１の加算器５１とクリップ回路５２と第１のラッチ回路５３とによって積分され、Ｄ／Ａ変換回路５５でアナログ信号に変換されて、周波数誤差信号として出力される。
このとき、第１のラッチ回路５３から出力され積分結果の周波数誤差信号は、変動値判定回路６３に入力されて、引き込み動作を完了したか否かが判断されて、判断結果を示す第３の係数選択信号が４入力セレクタ回路６１ａ及び４入力セレクタ回路６１ｂに出力されて、係数選択の基準に用いられる。
【００８４】
一方、４入力セレクタ回路６１ａから出力される信号は、第２の加算器５４で第１のラッチ回路５３から出力される積分結果の周波数誤差信号と加算され、ＮＣＯ制御信号としてＮＣＯ回路７３に出力される。
このとき、４入力セレクタ回路６１ａから出力される信号は、平均値判定回路６２に入力されて、引き込み動作を完了したか否かが判断されて、判断結果を示す第２の係数選択信号が４入力セレクタ回路６１ａ及び４入力セレクタ回路６１ｂに出力されて、係数選択の基準に用いられる。
【００８５】
このような積分手段７２によれば、ＲＦ信号をＩＦ信号に周波数変換する際に使用する局発信号の周波数を制御する信号としてＤ／Ａ変換回路５５が出力する信号を使用することで、ＩＦ信号の映像キャリア周波数をサンプリング周波数の整数分の１に正確に同期させることができ、量子化に伴う高周波成分の折り返しを映像キャリア周波数に一致させて、フリッカやビートの発生を防止できる効果がある。
【００８６】
そして、映像キャリア周波数Ｆｖの近傍に混信波が発生していない場合には、第２のスレショルド回路４９において位相誤差信号で引き込み完了か否かを判断した結果である第１の係数選択信号に従って、引き込みか保持かを判断して固定値乗算回路を選択するので、精度の高い位相誤差信号に従って安定的に周波数誤差信号及びＮＣＯ制御信号を供給できる効果がある。
【００８７】
一方、Ｆｖの近傍に混信波が発生している場合には、第２のスレショルド回路４９からの第１の係数選択信号には従わず、平均値判定回路６２において引き込み完了か否かを判断した結果である第２の係数選択信号、および、変動値判定回路６３において引き込み完了か否かを判断した結果である第３の係数選択信号に従って、両係数選択信号が共に引き込み動作を完了している場合には、保持係数を有する固定乗算器４８ｂ４８ｄからの信号を選択し、どちらか一方もしくは両方が引き込み動作を完了していないと意味している場合には、引き込み係数を有する固定値乗算回路４８ａ，４８ｃからの信号を選択するので、Ｆｖの近傍に混信波が発生して位相誤差信号の精度が落ちているときには、当該位相誤差信号による判定は行わず、これまでの位相誤差信号の平均値や位相誤差信号の積分値の変動によって引き込み（ロック状態）完了か否かを判断し切り替えるので、安定的に周波数誤差信号及びＮＣＯ制御信号を供給できる効果がある。
【００８８】
保持係数から引き込み係数への切り換えは、デジタルＰＬＬ回路が位相はずれを起こした際の復旧措置として必ず設ける必要がある。
Ｆｖの近傍に混信波が検出されていない場合は、第２のスレショルド回路４９によって引き込み動作が完了しているか判断できるので、第２のスレショルド回路４９からの第１の係数選択信号で保持係数から引き込み係数へ係数を切り替えることで不都合は生じないが、Ｆｖの近傍で混信波を検出している場合はスレショルド回路４９が誤動作するので、これを用いずに２つの係数を切り換える手段が必要である。
平均値判定回路６２及び変動値判定回路６３の２つの判定回路は、Ｆｖの近傍に混信波を検出して保持係数で動作している場合であっても、位相はずれを起こした場合には速やかに引き込み係数に切り替えるために設けるものである。
【００８９】
尚、図２には、４入力セレクタ回路６１ａ、６１ｂ、および、平均値判定回路６２、変動値判定回路６３を設けた構成を示したが、４入力セレクタ回路６１ａ、６１ｂと、平均値判定回路６２だけの組み合わせ、もしくは、４入力セレクタ回路６１ａ、６１ｂと、変動値判定回路６３だけの組み合わせとして構成することも可能である。
この場合、４入力セレクタ回路６１ａ、６１ｂ、は固定値乗算回路からの信号を選択する際に、引き込み動作が完了したか否かを示す第２のスレショルド回路４９からの第１の係数選択信号と、Ｆｖの近傍で混信波を検出したか否かを示すキャリア回路１０からの検出信号と、平均値判定回路６２もしくは変動値判定回路６３から出力される第２又は第３の係数選択信号の３つの信号を入力して選択動作を行う３入力セレクタ回路となる。
【００９０】
また、図２に示したように、４入力セレクタ回路６１ａ、６１ｂ、および、平均値判定回路６２、変動値判定回路６３を設けた構成において、４入力セレクタ回路６１ａ、６１ｂが、平均値判定回路６２又は変動値判定回路６３の何れか一方の出力を持って選択動作を行うようにしても構わない。
【００９１】
次に、ＮＣＯ回路７３の各部について説明すると、６第３の加算器５６は、第２の加算器５４が出力するＮＣＯ制御信号と、第２のラッチ回路５８が出力する信号とを加算して出力するものである。
第２の±π化回路５７は、第３の加算器５６が出力する信号φを、φ＝φ0 ＋２πｎ（ここで、ｎは整数）となるようなφ0 （−π＜φ0 ＜π）に変換して出力するものである。
【００９２】
第２のラッチ回路５８は、第２の±π化回路５７が出力する信号をラッチするとともに、第３の加算器５６に帰還して出力し、かつ、位相比較手段７１の引算器４２にも出力するものである。
さらに、第２のラッチ回路５８は、当該ラッチした信号を位相値として、ＣＯＳ回路５９と、ＳＩＮ回路６０とに出力するものである。
【００９３】
ＣＯＳ回路５９は、第２のラッチ回路５８から入力される位相値の余弦に相当する信号を生成して、再生キャリア信号の同相成分として出力するものである。また、ＳＩＮ回路６０は、第２のラッチ回路５８から入力される位相値の正弦に相当する信号を生成して、再生キャリア信号の直交成分として出力するものである。
尚、ＣＯＳ回路５９と、ＳＩＮ回路６０とは、逆正接回路４１と同様に、ＲＯＭ等により実現できるものである。
【００９４】
つまり、ＮＣＯ回路７３は、積分手段７２の第２の加算器５４が出力するＮＣＯ制御信号を第３の加算器５６と第２の±π化回路５８と第２のラッチ回路５８とによって積分し、位相比較手段７１が出力する位相誤差信号がゼロに収束するようにフィードバック動作する。
また、当該積分の結果を基にしてＣＯＳ回路５９とＳＩＮ回路６０とが再生キャリア信号の同相成分と直交成分とを各々出力するようになっている。
【００９５】
このようなＮＣＯ回路７３のフィードバック動作により、再生キャリア信号を安定して生成できるようになる効果がある。
【００９６】
全体として、図２に示したようなデジタルＰＬＬ回路によれば、再生するキャリア信号の精度を高めることができ、入力されるキャリア信号の振幅が低下していたり、消滅してしまっても、再生キャリア信号を持続的に出力できる効果がある。
また、映像キャリア周波数Ｆｖの近傍に混信波を検出したか否かを示す検出信号に従って、Ｆｖの近傍に混信波を検出した場合には、混信波に追従することなく、それ以前の信号の状況により引き込みか保持かを判断するので、再生キャリア信号を安定的に出力できる効果がある。
従って、図１に示す、このようなデジタルＰＬＬ回路を有するキャリア同期回路２０によれば、精度の高い再生キャリア信号を持続的に出力できる効果がある。
【００９７】
次に、図１に示した、デジタル直交復調回路の動作について説明する。
アンテナから入力された、混信波を含む受信信号は、適当なレベルに増幅され、ＲＦ信号として乗算器１１に入力される。
すると、乗算器１１がキャリア同期回路２０のＶＣＯ２９から入力される局発信号と当該ＲＦ信号とを乗算して出力し、ＢＰＦ回路１２が乗算器１１における周波数変換に伴って生じるイメージ成分と不要な帯域の成分とを除去して、ＩＦ信号として出力する。
【００９８】
ここで、例えばＩＦ信号のサンプリング周波数を２８．６３６３６ＭＨｚ（ＮＴＳＣ信号の色副搬送波周波数の８倍）とすると、映像キャリア周波数がサンプリング周波数の１／４の周波数である７．１５８０９ＭＨｚ（ＮＴＳＣ信号の色副搬送波周波数の２倍）のＩＦ信号を得るようにする。
【００９９】
そして、Ａ／Ｄ変換回路１３が、例えば２８．６３６３６ＭＨｚのクロック周波数で、アナログ信号としてのＩＦ信号をデジタルＩＦ信号に変換し、ステップナイキストフィルタ回路１４が、ＮＴＳＣ変調波の両側波帯信号に相当する映像キャリア周波数±１．２５ＭＨｚの周波数領域の信号成分をＳＳＢ領域の信号成分に比べて６ｄＢ低下させる。
【０１００】
そして、準同期検波回路１５が、ステップナイキストフィルタ回路１４から入力された信号をＣＯＳ信号と、−ＳＩＮ信号とを局発信号として直交復調し、複素ベースバンド信号を生成して、その同相成分と直交成分とにわけてそれぞれ出力する。
そして、複素ベースバンド信号の各成分は、それぞれ対応する第１のＬＰＦ回路１６により直交復調に伴って発生したイメージ成分が除去され、対応する第１のダウンサンプル回路１７により、サンプリング周波数を例えば、１４．３１８１８ＭＨｚ（ＮＴＳＣ信号の色副搬送波周波数の４倍）に変換して落とされ、さらに対応する遅延回路１８により、キャリア同期回路２０で再生キャリア信号を生成するのに生じる遅延分だけ遅延させられて、位相回転回路１９に出力される。
【０１０１】
一方、ダウンサンプル回路１７が出力した信号の各成分はそれぞれ、対応する第２のＬＰＦ回路２１によって、映像キャリア周波数近傍の成分のみを取り出されると共に、次のダウンサンプル処理で折り返し歪みが生じないように帯域制限され、複素リミッタ回路２３によって、一定振幅の複素ベースバンド信号に変換される。
【０１０２】
そして、一定振幅に変換された複素ベースバンド信号の各成分の信号は、さらにそれぞれ対応する第３のＬＰＦ回路２４によって映像キャリア成分以外の成分を除去され、キャリア信号として出力される。
そして、当該キャリア信号は、デジタルＰＬＬ回路２５の働きによって、持続的な安定した再生キャリア信号として出力され、当該再生キャリア信号の同相成分と直交成分との各成分の信号は、それぞれ対応するアップサンプル回路２６により、「０」の信号を内挿されて、例えば、４倍の１４．３１８１８ＭＨｚのサンプリング周波数に変換されて出力され、さらに、対応する第４のＬＰＦ回路２７によって、補間されて、再生キャリア信号として位相回転回路１９に出力される。
【０１０３】
そして、位相回転回路１９が、遅延回路１８が出力する複素ベースバンド信号の同相成分と直交成分との各成分の周波数位相誤差を当該再生キャリア信号の同相成分と直交成分との各成分の信号を用いて補正し、完全同期検波信号された複素ベースバンド信号の同相成分と直交成分とを出力するようになる。
【０１０４】
一方、デジタルＰＬＬ回路２５が出力する周波数誤差信号（ＩＦ信号の映像キャリア周波数と、７．１５８０９ＭＨｚ（ＮＴＳＣ信号の色副搬送波周波数の２倍）との差の周波数に関する情報）をループフィルタ回路２８により、高周波を除去した後、ＶＣＯ２９に制御の信号として出力し、ＶＣＯ２９が出力する局発信号を調整して、ＩＦ信号の周波数が正確に７．１５８０９ＭＨｚ（ＮＴＳＣ信号の色副搬送波周波数の２倍）になるようにする。
【０１０５】
本発明の実施の形態に係るデジタルＰＬＬ回路２５をデジタル直交復調回路に用いれば、ＲＦ信号に混信波等が混入し、ＲＦ信号から抽出されるキャリア信号が劣化し、又は消失しても、デジタルＰＬＬ回路２５及び、それを用いたキャリア同期回路２０の働きにより、持続的に高精度かつ安定した再生キャリア信号を得て、準同期検波した信号の周波数位相誤差を補正することができ、安定した完全同期検波信号を出力できる効果がある。
【０１０６】
さらに、図１に破線で示したように、本発明の実施の形態に係るデジタルＰＬＬ回路２５を用いたデジタル直交復調回路の後段に、当該デジタル直交復調回路が出力する完全同期検波信号の同相成分と直交成分との各成分の信号を複素ＦＦＴ処理し、混信波の周波数とレベルとを検出し、ヒルベルト変換／アダプティブフィルタ回路等によって、混信波成分を適応的にキャンセルするキャンセル回路を設ければ、混信波除去装置とすることもできる。
このような混信波除去装置によれば、精度の高い再生キャリア信号に基づいて生成された完全同期検波信号に基づいて混信波を検出して除去するので、混信波を的確に除去できるとともに画質劣化の少ない出力映像信号を得ることができる効果がある。
【０１０７】
尚、上記本発明の実施の形態に係るデジタル直交復調回路では、キャリア信号として、同相成分と直交成分とを有する複素キャリア信号の場合について説明したが、通常の実数キャリア信号の場合についても同様にすることができる。
【０１０８】
特に本発明のデジタルＰＬＬ回路２５によると、ＬＰＦ回路２４ａ、２４ｂで除去しきれずに通過した混信波成分がデジタルＰＬＬ回路２５にやむを得ず入力される場合、即ち、映像キャリア周波数Ｆｖの近傍に混信波が発生している場合には、保持係数を選択するので混信波成分への追従を低減することが可能となる。また、本発明においては、発局切り替え等によってＦｖが不連続になった場合や、デジタルＰＬＬ回路が何らかの問題で位相はずれを生じた場合においても、自動的に速やかに引き込み係数に切り替わるので、安定した再生キャリア信号を位相回転回路１９へ入力することが可能となり、映像品質の劣化を防止する効果がある。
【０１０９】
【発明の効果】
本発明によれば、抽出された複素キャリア信号と再生した複素キャリア信号との位相誤差を求め、抽出された複素キャリア信号の周波数近傍に混信波が存在する場合に、位相誤差に引き込み時の直接項係数又は保持時の直接項係数を乗算した信号の一定期間の平均値を算出すると共に平均値の絶対値を求め、当該絶対値、若しくは位相誤差に引き込み時の積分項係数又は保持時の積分項係数を乗算した一定期間の変動値を算出し、当該変動値、或いはその両方の値からロック状態が完了しているか否かを判断し、ロック状態が完了している場合には位相誤差に保持係数を乗算して出力し、ロック状態が完了していない場合には位相誤差に引き込み係数を乗算して出力するよう切り替え、出力される係数乗算後の位相誤差から、複素キャリア信号を再生して出力するデジタルＰＬＬ回路及び位相同期方法としているので、混信波が含まれて劣化した抽出複素キャリア信号に基づいて保持と引き込みを切り替えるのではなく、位相誤差に引き込み時の直接項係数又は保持時の直接項係数を乗算した信号の一定期間における平均値の絶対値、若しくは位相誤差に引き込み時の積分項係数又は保持時の積分項係数を乗算した一定期間の変動値、或いはその両方に基づく、ロック状態が完了しているか否かに従って保持と引き込みを切り替えることにより、安定して精度の高い再生キャリア信号を生成できる効果がある。
【０１１０】
本発明によれば、複素ベースバンド信号から抽出された複素キャリア信号の位相にロックし、当該ロックした位相で、持続的に複素キャリア信号を再生して出力するデジタルＰＬＬ回路であって、
入力される複素キャリア信号と、再生した複素キャリア信号との位相誤差を出力する位相比較手段と、位相誤差から、周波数誤差信号と再生キャリア信号を生成するための制御信号とを出力する積分手段と、積分手段が出力する制御信号に基づいて複素キャリア信号の位相を生成し、当該位相から複素キャリア信号を再生して出力するとともに、当該再生した複素キャリア信号の位相を位相比較手段に帰還して出力する発振手段とを具備し、
位相比較手段が、入力される複素キャリア信号と、再生した複素キャリア信号との位相誤差を演算して検出位相誤差信号として出力する位相比較手段であり、
積分手段は、第１〜第４の固定値乗算回路で位相誤差信号に、引き込み時の直接項係数と、保持時の直接項係数と、引き込み時の積分項係数と、保持時の積分項係数とを各々乗算し、
平均値判定回が、位相誤差信号に引き込み時の直接項係数又は保持時の直接項係数を乗算した信号の一定期間の平均値を算出すると共に平均値の絶対値を求め、絶対値からロック状態が完了しているか否かを判定し、
変動値判定回路で、位相誤差信号に引き込み時の積分項係数又は保持時の積分項係数を乗算した信号の積分信号に関する一定期間の変動値を算出し、変動値からロック状態が完了しているか否かを判定し、
第１のセレクタ回路で、外部から入力される検出信号が映像キャリア周波数の近傍に混信波が検出されていることを意味する場合に、平均値判定回路の判定結果又は変動値判定回路の判定結果、或いはその両方に従い、ロック状態が完了している場合には、保持動作として第２の固定値乗算回路からの信号を選択して出力し、ロック状態が完了していない場合には、引き込み動作として第１の固定値乗算回路からの信号を選択して出力し、
第２のセレクタ回路で外部から入力される検出信号が映像キャリア周波数の近傍に混信波が検出されていることを意味する場合に、平均値判定回路の判定結果又は変動値判定回路の判定結果、或いはその両方に従い、ロック状態が完了している場合には、保持動作として第４の固定値乗算回路からの信号を選択して出力し、ロック状態が完了していない場合には、引き込み動作として第２の固定値乗算回路からの信号を選択して出力し、
積分回路で第２のセレクタ回路が出力する信号を積分し、
第２の加算器で第１のセレクタ回路が出力する信号と積分回路により積分された信号とを加算し、制御信号として出力するデジタルＰＬＬ回路としているので、
混信波が含まれて劣化した抽出複素キャリア信号に基づいて保持と引き込みを切り替えるのではなく、平均値判定回路の判定結果又は変動値判定回路の判定結果、或いはその両方に基づく、ロック状態が完了したか否かに従って保持と引き込みを切り替えることにより、安定して精度の高い再生キャリア信号を生成できる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る直交復調回路の構成ブロック図である。
【図２】デジタルＰＬＬ回路の一例を表す構成ブロック図である。
【図３】従来の直交復調回路の一例を表す構成ブロック図である。
【符号の説明】
１…ＩＦ信号変換手段、２…Ａ／Ｄ変換手段、３…局発信号生成手段、４…準同期検波手段、５…複素キャリア信号抽出手段、６…補正手段、１１…乗算器、１２…ＢＰＦ回路、１３…Ａ／Ｄ変換回路、１４…ステップナイキストフィルタ回路、１５…準同期検波回路、１６…第１のＬＰＦ回路、１７…第１のダウンサンプル回路、１８…遅延回路、１９…位相回転回路、２０…キャリア同期回路、２１…第２のＬＰＦ回路、２２…第２のダウンサンプル回路、２３…複素リミッタ回路、２４…第３のＬＰＦ回路、２５…デジタルＰＬＬ回路、２６…アップサンプル回路、２７…第４のＬＰＦ回路、２８…ループフィルタ回路、２９…ＶＣＯ回路、４１…逆正接回路、４２…引算器、４３…第１の±π化回路、４４…ゼロデータ回路、４５…絶対値回路、４６…第１のスレショルド回路、４７…第１のセレクタ回路、４８…固定値乗算回路、４９…第２のスレショルド回路、５１…第１の加算器、５２…クリップ回路、５３…第１のラッチ回路、５４…第２の加算器、５５…Ｄ／Ａ変換回路、５６…第３の加算器、５７…第２の±π化回路、５８…第２のラッチ回路、５９…ＣＯＳ回路、６０…ＳＩＮ回路、６１ａ…４入力セレクタ回路、６１ｂ…４入力セレクタ回路、６２…平均値判定回路、６３…変動値判定回路、７１…位相比較手段、７２…積分手段、７３…ＮＣＯ回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a carrier synchronization circuit, a quadrature demodulation circuit, and an interference wave canceling device used in a television receiver and a relay broadcasting device, and in particular, generates a stable and highly accurate reproduced carrier signal and accurately removes the interference wave. The present invention relates to a carrier synchronizing circuit, a quadrature demodulating circuit, and an interference wave canceling apparatus.
[0002]
[Prior art]
In Japan, television broadcast signals are transmitted at 90 MHz to 108 MHz and 170 MHz to 222 MHz in the very high frequency band (VHF).
On the other hand, as an ionosphere suddenly appearing near the same altitude as the ionosphere (E layer) generated at an altitude of 100 km, there is a so-called sporadic E layer (hereinafter referred to as “E-spo”). It is known that it frequently occurs from April to August, causing abnormal propagation of radio waves of VHF waves and causing foreign FM audio broadcast waves to interfere with domestic television broadcast signals.
[0003]
Therefore, various devices (interference wave removing devices) have been incorporated in some television broadcast relay devices in order to remove the influence of interference waves caused by E-spo. In recent years, especially due to the development of digital signal processing technology, it has been described in, for example, “Digitalized E-Spo Interference Rejection Circuit” of Japanese Patent Laid-Open No. 10-294848, “Digital Processing Method of Television Signal” of Japanese Patent Laid-Open No. 10-294901, etc. An interference wave canceling device that can be incorporated in a television receiver by converting the circuit into an LSI using digital processing as described above has been devised.
[0004]
An orthogonal demodulation circuit used in an interference wave canceling apparatus using conventional digital processing for removing the interference wave caused by these E spots will be described with reference to FIG. FIG. 3 is a configuration block diagram showing an example of a conventional quadrature demodulation circuit.
[0005]
As shown in FIG. 3, a conventional quadrature demodulation circuit generally converts a received television broadcast signal into an intermediate frequency signal (IF signal) having a frequency that is ¼ of a sampling frequency in a subsequent digital circuit by an analog circuit. IF signal conversion means 1, A / D conversion means 2 for directly A / D converting the IF signal, and local signal generation as means for generating a local oscillation signal (hereinafter abbreviated as "local signal") Means 3, quasi-synchronous detection means 4 for generating a complex baseband signal by performing quasi-synchronous detection on the A / D converted signal using the local oscillation signal, a complex limiter and a narrowband low-pass filter (LPF) from the complex baseband signal ) To extract the complex carrier signal, and the complex carrier signal is used to correct the frequency and phase of the complex baseband signal so as to be completely orthogonal. And a correcting means 6 for outputting a period detection complex baseband signal.
[0006]
Further, the local oscillation signal generating means 3 is a common-mode local oscillation which is a data series that changes like “1, 0, −1, 0, 1...” At regular intervals according to the sign of cosine for every π / 2 radians. According to the COS signal generating means for outputting a signal (hereinafter referred to as “COS signal”) and the inverted sign of the sine for each π / 2 radians, “0, −1, 0, 1, 0” ,..., -SIN signal generating means for outputting an orthogonal local oscillation signal (hereinafter referred to as "-SIN signal") which is a data sequence that changes.
[0007]
Next, the operation of the quadrature demodulation circuit of the conventional interference wave canceller shown in FIG. 3 will be described. First, the IF signal conversion means 1 converts the received signal into an IF signal having a frequency that is 1/4 of the sampling frequency. The A / D converter 2 outputs the IF signal after A / D conversion.
[0008]
On the other hand, the COS signal generation means and the -SIN signal generation means of the local oscillation signal generation means 3 respectively output the COS signal and -SIN signal as local oscillation signals, and the quasi-synchronous detection means 4 Is used to quasi-synchronously detect the signal output from the A / D conversion means 2 to generate and output a complex baseband signal.
[0009]
The complex carrier signal extraction means 5 extracts and outputs a complex carrier signal using the complex limiter and the narrowband LPF, and the correction means 6 uses the complex carrier signal input from the complex carrier signal extraction means 5. The frequency and phase of the complex baseband signal input from the quasi-synchronous detection means 4 are corrected, and a complex baseband signal that has been completely orthogonally detected is output.
[0010]
[Problems to be solved by the invention]
However, in the above conventional quadrature demodulation circuit, the IF signal conversion means is an analog circuit, and the frequency of the IF signal may fluctuate or the frequency of the IF signal may shift due to the influence of interference waves.
Therefore, when trying to narrow the bandwidth of the narrowband LPF in order to increase the accuracy of the complex carrier signal extracting means, the signal to be passed is shifted because the signal of the frequency that should be passed is deviated from the original position due to fluctuation or the like. Since the carrier signal is attenuated without passing through and the demodulated video signal is distorted, the bandwidth of the narrowband LPF cannot be reduced.
If an LPF having an extremely narrow passband width is used, the hardware scale of the narrowband LPF increases, and it becomes impossible to reduce the circuit scale, which is an advantage of the digital interference processing apparatus. In any case, it is difficult to extremely narrow the bandwidth of the narrowband LPF.
[0011]
Accordingly, when an interference wave with a frequency close to the video carrier frequency arrives, the interference wave is mixed into the reproduced carrier signal, and there is a problem that a highly accurate carrier signal cannot be reproduced.
[0012]
Furthermore, when a modulated wave modulated by a picture image signal including a white area with a large area is received, the carrier component disappears due to overmodulation, multipath distortion, etc., the strength of the carrier component decreases, etc. There was a problem that the accuracy of the reproduced carrier signal deteriorated.
[0013]
As described above, the interference wave canceller using the conventional quadrature demodulation circuit cannot improve the accuracy of the reproduced carrier signal, and detects the interference wave from the completely synchronous detection signal generated based on the deteriorated reproduced carrier signal. Therefore, there is a problem that the interference wave cannot be removed accurately and at the same time, the output video signal is distorted.
[0014]
Therefore, as a method for explaining the problem that the accuracy of the reproduced carrier signal in these conventional quadrature demodulation circuits and the interference wave canceller using the conventional quadrature demodulation circuit cannot be improved, Japanese Patent Application No. 10-342843 states “Carrier Synchronization Circuit and Quadrature There have been proposals for a "demodulation circuit and interference wave canceller".
The carrier synchronization circuit, quadrature demodulation circuit, and interference wave canceller proposed in Japanese Patent Application No. 10-342843 reproduces a complex carrier signal (hereinafter abbreviated as “carrier signal”) having an in-phase component and a quadrature component. At the time, the amplitude of the complex baseband signal obtained by quasi-synchronous detection is made constant by the complex limiter circuit, the carrier signal component is extracted by the narrow-band low-pass filter circuit, and the phase of the carrier signal is locked by the digital PLL circuit. By reproducing the carrier signal, the accuracy of the carrier signal can be improved, and even if the level of the extracted carrier signal is attenuated or lost, the carrier signal can be output stably and stably due to the characteristics of the PLL circuit, Furthermore, a stable complex baseband signal can be output based on a stable carrier signal, and a more stable complex baseband signal can be output. Detecting the interference wave based on band signals, so removed are those that can be obtained with less demodulated signal distortion is possible accurately remove interference waves.
[0015]
However, in the digital PLL circuit using the proposed technique, when the interference wave occurs at a frequency away from the video carrier frequency (hereinafter abbreviated as Fv), for example, Fv + 100 KHz or more, the LPF circuit Since the interference wave component is completely removed, the interference wave component is not input to the PLL circuit and no problem occurs. However, when the interference wave is generated in the vicinity of the video carrier frequency Fv, for example, Fv + 50 KHz. The interference wave component is not completely removed by the LPF circuit, the interference wave component is input to the PLL circuit, and an accurate reproduced carrier signal cannot be obtained by erroneously following the interference wave component. This causes a problem that phase correction is not performed correctly.
[0016]
The greater the false tracking of the interference wave component, the greater the degradation of the video quality after the interference wave is removed. Therefore, as a method for reducing the tracking of the interference wave component, the interference interference canceling device has a fixed value multiplication circuit. A method of reducing the values of the direct term coefficient at the time of holding and the integral term coefficient at the time of holding (hereinafter, these two coefficients are abbreviated as the number of holding coefficients) can be considered.
However, if the holding coefficient is reduced, the follow-up to the inputted interference wave component cannot be reduced, but the fluctuation of the subtractor output, which is a phase error between the received signal component and the reproduced carrier signal component, increases. At this time, as the power level of the interference wave component increases, the fluctuation of the subtractor increases in the same way, and there is a possibility of switching to the pull-in coefficient.Following the input signal becomes faster, so the fluctuation of the output of the subtractor is It becomes smaller again and switches to the holding coefficient again.
That is, when the power level of the interference wave component continues to be high, the pull-in coefficient and the retention coefficient are frequently switched, so that the video where the video quality after the interference wave removal is frequently switched between a good state and a bad state This is a cause of subjective video quality degradation.
[0017]
As another method, when an interference wave is detected in the vicinity of Fv, it is possible to forcibly switch to the holding coefficient and continue to select the holding coefficient until there is no such interference wave. The signal source is switched, and when the Fv becomes discontinuous due to the broadcast signal being instantaneously interrupted or the carrier signal being discontinuous when the central station is switched to the local station, etc. If the PLL circuit is out of phase due to some problem, this method is not preferable because it is necessary to quickly switch to the pull-in coefficient.
That is, although the proposed digital PLL circuit has two coefficients, a pull-in coefficient and a holding coefficient, it cannot be effectively switched only when a specific interference wave is generated. was there.
[0018]
The present invention has been made in view of the above circumstances, and provides a carrier synchronization circuit and a quadrature demodulation circuit that can obtain a reproduced carrier signal with high accuracy even in a poor interference environment, and further provide an interference wave elimination device. With the goal.
[0019]
[Means for Solving the Problems]
  The present invention for solving the problems of the conventional example described above obtains a phase error between an extracted complex carrier signal and a reproduced complex carrier signal in a digital PLL circuit, and causes interference in the vicinity of the frequency of the extracted complex carrier signal. If there is a wave,Calculate the average value for a certain period of the signal obtained by multiplying the phase error by the direct term coefficient at the time of pulling in or the direct term coefficient at the time of holding and obtain the absolute value of the average value, and integrate the absolute value or the integration at the time of pulling in the phase error Calculate the fluctuation value for a certain period by multiplying the term coefficient or the integral term coefficient at the time of holding, and from the fluctuation value or both valuesIt is determined whether or not the locked state is completed. When the locked state is completed, the phase error is multiplied by a holding coefficient and output. When the locked state is not completed, the phase error is drawn into the phase error. Since the complex carrier signal is reproduced and output from the phase error after multiplying the output coefficient, the retention and pull-in are performed based on the extracted complex carrier signal that has deteriorated due to interference. Instead of switchingMultiplying the phase error by the direct term coefficient at the time of pulling or the direct term coefficient at the time of holding, the absolute value of the average value over a certain period, or multiplying the phase error by the integral term coefficient at the time of pulling or the integral term coefficient at the time of holding Based on variable values over a period of time, or both,By switching between holding and pulling in according to whether or not the locked state is completed, it is possible to generate a reproduction carrier signal with high accuracy and stability.
[0020]
The present invention for solving the problems of the above-described conventional example is an integration means for outputting a frequency error signal and a control signal for generating a reproduction carrier signal from a phase error in a digital PLL circuit,
First to fourth fixed value multiplication circuits for multiplying the phase error signal by the direct term coefficient at the time of pulling, the direct term coefficient at the time of holding, the integral term coefficient at the time of pulling, and the integral term coefficient at the time of holding, respectively. When,
Whether the phase error signal is multiplied by the direct term coefficient at the time of pulling in or the direct term coefficient at the time of holding is calculated for a certain period of time, and the absolute value of the average value is obtained, and whether the lock state is completed from the absolute value An average value determination circuit for determining whether or not
Fluctuation that determines whether or not the lock state is completed from the fluctuation value by calculating the fluctuation value for a certain period related to the integral signal of the signal obtained by multiplying the phase error signal by the integral term coefficient at the time of pulling in or the integral term coefficient at the time of holding. A value determination circuit;
When the detection signal input from the outside means that an interference wave is detected in the vicinity of the video carrier frequency, the lock is performed according to the determination result of the average value determination circuit, the determination result of the fluctuation value determination circuit, or both. When the state is completed, the signal from the second fixed value multiplication circuit is selected and output as the holding operation, and when the locked state is not completed, the first fixed value multiplication is performed as the pulling operation. A first selector circuit for selecting and outputting a signal from the circuit;
When the detection signal input from the outside means that an interference wave is detected in the vicinity of the video carrier frequency, the lock is performed according to the determination result of the average value determination circuit, the determination result of the fluctuation value determination circuit, or both. When the state is completed, the signal from the fourth fixed value multiplication circuit is selected and output as the holding operation. When the locked state is not completed, the second fixed value multiplication is performed as the pulling operation. A second selector circuit for selecting and outputting a signal from the circuit;
An integrating circuit for integrating the signal output from the second selector circuit;
Since it has the 2nd adder which adds the signal which a 1st selector circuit outputs, and the signal integrated by the said integration circuit, and outputs as a control signal,
The lock state is completed based on the determination result of the average value determination circuit, the determination result of the fluctuation value determination circuit, or both, instead of switching between holding and pulling in based on the extracted complex carrier signal that is deteriorated by including interference waves. By switching between holding and pulling in according to whether or not it has been performed, it is possible to stably generate a highly accurate reproduced carrier signal.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described with reference to the drawings.
The function realizing means described below may be any circuit or device as long as it can realize the function, and part or all of the function can be realized by software. is there. Furthermore, the function realizing means may be realized by a plurality of circuits, and the plurality of function realizing means may be realized by a single circuit.
[0022]
Explaining the concept conceptually, the digital PLL circuit and the phase synchronization method according to the present invention obtain a phase error between the extracted complex carrier signal and the reconstructed complex carrier signal, and near the frequency of the extracted complex carrier signal. When there is an interference wave, it is determined whether or not the lock state has been completed. If the lock state has been completed, the phase error is multiplied by the holding coefficient and output, and the lock state has not been completed. In some cases, the phase error is multiplied to be output after being multiplied by the pull-in coefficient, and the complex carrier signal is reproduced and output from the phase error after multiplication of the output coefficient. Rather than switching between holding and retracting based on the carrier signal, switching between holding and retracting according to whether the locked state is complete or not ensures stable accuracy. In which it has can generate a reproduced carrier signal.
[0023]
In terms of function realization means, the digital PLL circuit according to the present invention is
When the phase error between the input complex carrier signal and the reproduced complex carrier signal is calculated and output as a detected phase error signal, and when the amplitude of the input complex carrier signal becomes smaller than a predetermined value Phase comparison means for forcibly outputting the phase error signal as zero data indicating that the detected phase error signal has no phase difference;
The integration means determines whether or not the locked state is complete when there is interference in the vicinity of the frequency of the extracted complex carrier signal. When the lock state is not completed, the phase error is multiplied by the pull-in coefficient and switched to perform the pull-in operation to be output. An integration unit that outputs a frequency error signal and a control signal for generating a reproduction carrier signal, and a phase of the complex carrier signal based on the control signal output by the integration unit are generated, and the complex carrier signal is reproduced from the phase. And an oscillating means for feeding back the phase of the reconstructed complex carrier signal to the phase comparing means and outputting it, and the extracted complex carrier signal deteriorated by including interference waves Instead of switching the pull and holding on the basis of the A signal, by switching the pull and holding according to whether the locked state has been completed, stable and those capable of generating a high reproduction carrier signal accuracy.
[0024]
2, the phase comparison means corresponds to the phase comparison means 71, the integration means corresponds to the integration means 72, and the oscillation means corresponds to the respective sections in the embodiment of the present invention. , Corresponding to the NCO circuit 73.
[0025]
First, an orthogonal demodulation circuit according to an embodiment of the present invention will be described with reference to FIG. FIG. 1 is a block diagram showing a configuration of an orthogonal demodulation circuit according to an embodiment of the present invention.
As shown in FIG. 1, a quadrature demodulation circuit according to an embodiment of the present invention includes a multiplier 11 as means for performing frequency conversion by multiplying a local oscillation signal and an RF signal input from a TV tuner, A BPF circuit 12 as means for removing unnecessary components such as an image signal generated by frequency conversion, an A / D conversion circuit 13 as means for converting an analog IF signal into a digital IF signal, and a step Nyquist filter circuit 14 , A quasi-synchronous detection circuit 15 as means for outputting a complex baseband signal by performing quasi-synchronous detection using the COS signal and the −SIN signal as local oscillation signals and dividing the in-phase component and the quadrature component, It is provided corresponding to the in-phase component and quadrature component of the band signal, and the image component generated by quasi-synchronous detection is removed from the complex baseband signal of each corresponding component. Two first LPF circuits 16a and 16b as means for performing the first downsampling circuit provided corresponding to each of the first LPF circuits 16a and 16b and converting the sampling frequency of each signal 17a, 17b and delay circuits 18a, 18b provided as means for delaying each signal for a predetermined time provided corresponding to the first down-sampling circuits 17a, 17b; The phase rotation circuit 19 as a means for outputting a signal that is completely synchronously detected and the carrier signal is reproduced, and the reproduced carrier signal is divided into an in-phase component and a quadrature component, and an IF signal is generated. This is basically composed of a carrier synchronization circuit 20 as means for outputting a local oscillation signal.
[0026]
Further, as shown in FIG. 1, the carrier synchronization circuit 20 is provided corresponding to each signal of the in-phase component and the quadrature component when the sampling frequency is converted later, and no aliasing distortion occurs in each corresponding signal. As described above, the second LPF circuits 21a and 21b serving as band limiting means and the second LPF circuits 21a and 21b are provided corresponding to the sampling frequency converted into the color subcarrier frequency of the NTSC signal. A second down-sampling circuit 22a, 22b, a complex limiter circuit 23 as means for processing so that the amplitude, that is, the absolute value, of the complex baseband signal output from the second down-sampling circuit 22a, 22b is constant; Provided for each signal of the in-phase component and the quadrature component output by the limiter circuit 23, and other than the video carrier component of each corresponding signal The third LPF circuit (narrow band low-pass filter circuit) 24a, 24b as a means for removing the component is locked to the phase of the signal (complex carrier signal) output from the third LPF circuit 24a, 24b. By continuously reproducing and outputting the complex carrier signal, the accuracy of the carrier signal is increased, and even when the amplitude of the complex carrier signal is small, the stable complex carrier signal is self-running to reproduce and output, A digital PLL circuit 25 serving as means for outputting a signal representing a difference between a video carrier frequency of the IF signal and a frequency twice the color subcarrier frequency of the NTSC signal as a frequency error signal, and the digital PLL circuit 25 An up-sampling circuit 26a that interpolates a signal of “0” into each signal of the in-phase component and the quadrature component to increase the sampling frequency 6b, fourth LPF circuits 27a and 27b, which are provided corresponding to each signal whose sampling frequency is increased by interpolation, and output as a carrier signal reproduced by interpolating each signal, and a digital PLL circuit A loop filter circuit 28 serving as means for removing a high frequency component from the frequency error signal output from 25, and a local oscillation signal used by the multiplier 11 to generate an IF signal based on the signal output from the loop filter circuit 28. It comprises a VCO 29 as a means for outputting.
[0027]
Note that, after the digital quadrature demodulation circuit according to the embodiment of the present invention, the signal of each component of the in-phase component and the quadrature component of the completely synchronous detection signal output by the digital quadrature demodulation circuit is subjected to complex FFT processing to generate an interference wave. If a cancel circuit 10 (indicated by a broken line in FIG. 1) that adaptively cancels the interference wave component by a Hilbert transform / adaptive filter circuit or the like is provided, the interference wave elimination device may be obtained. it can.
As a feature of the present invention, the cancel circuit 10 outputs a detection signal indicating whether or not an interference wave is detected in the vicinity of the video carrier frequency (hereinafter simply referred to as “Fv”), and outputs it to the digital PLL circuit 25. Supply.
[0028]
Hereinafter, each part is demonstrated concretely.
The multiplier 11 multiplies the local oscillation signal input from the carrier synchronization circuit 20 and an RF signal (a signal obtained by amplifying a signal including an interference wave input from an antenna to a predetermined level) input from a TV tuner or the like. Then, the frequency conversion of the RF signal is performed. For example, ideally, the RF signal is converted into an IF signal of 7.15809 MHz, which is a quarter of the sampling frequency 28.63636 MHz, and is output.
Here, 28.63636 MHz is a frequency that is eight times the color subcarrier frequency of the NTSC signal, and therefore 7.15809 MHz is a frequency that is twice the color subcarrier frequency of the NTSC signal.
[0029]
The BPF circuit 12 removes an image component generated due to frequency conversion and an unnecessary band component from the IF signal input from the multiplier 11 and outputs the result.
The A / D conversion circuit 13 converts the signal input from the BPF circuit 12 into a digital signal at a clock frequency of, for example, 28.63636 MHz (a frequency that is eight times the color subcarrier frequency of the NTSC signal), and converts the signal into a digital IF signal. Output.
[0030]
Since the NTSC signal is a residual sideband signal, the step Nyquist filter circuit 14 takes into account that the video signal is distorted when detected as it is, so that the frequency near the video carrier frequency (± 1.25 MHz), That is, the signal in the double side band (DSB) region is attenuated by about 6 dB compared to the signal component in the single side band (SSB) region.
[0031]
The quasi-synchronous detection circuit 15 quasi-synchronously detects a signal output from the step Nyquist filter 14 using the COS signal and the −SIN signal as local oscillation signals, and a complex baseband signal having components of an in-phase component and a quadrature component. Is output.
[0032]
The first LPF circuit 16a removes an image component generated by quasi-synchronous detection from the in-phase component of the complex baseband signal output from the quasi-synchronous detection circuit 15, and the first LPF circuit 16b The image component generated by the quasi-synchronous detection is removed from the orthogonal component of the complex baseband signal output by the synchronous detection circuit 15.
[0033]
The first down-sampling circuit 17a and the first down-sampling circuit 17b have a ratio of 2: 1 between the signal input from the first LPF circuit 16a and the signal input from the first LPF circuit 16b, respectively. In this case, the sampling frequency is converted from 28.63636 MHz to 14.31818 MHz (a frequency four times the color subcarrier frequency of the NTSC signal).
[0034]
The delay circuit 18a and the delay circuit 18b delay the signals input from the first down-sample circuit 17a and the first down-sample circuit 17b by a certain time, respectively. Is output to the phase rotation circuit 19 so as to coincide with the timing to output to the phase rotation circuit 19.
[0035]
The phase rotation circuit 19 is based on a complex carrier signal having an in-phase component and a quadrature component reproduced and output by the carrier synchronization circuit 20, and a complex base having an in-phase component and a quadrature component input from the delay circuits 18a and 18b. The frequency phase error of the band signal is corrected and output as an in-phase component and a quadrature component of the complete synchronous detection output.
[0036]
In addition, the second LPF circuit 21a and the second LPF circuit 21b of the carrier synchronization circuit 20 are video carriers based on signals input from the first down-sample circuit 17a and the first down-sample circuit 17b, respectively. Only the component in the vicinity of the frequency is taken out, and the band is limited and outputted so as not to cause aliasing distortion later in the down-sampling circuit 22.
[0037]
The second down-sampling circuit 22a and the second down-sampling circuit 22b respectively sample the signals output by the second LPF circuit 21a and the second LPF circuit 21b by thinning them out to 4: 1, for example. The frequency is converted to 3.57954 MHz (color subcarrier frequency of NTSC signal) and output.
[0038]
The complex limiter circuit 23 performs processing so that the amplitude, that is, the absolute value, of the complex signal output from the second down-sampling circuits 22a and 22b is constant, and outputs a complex baseband signal having a constant amplitude.
As a specific configuration of the complex limiter circuit 23, one shown in “complex carrier limiter circuit” of Japanese Patent Laid-Open No. 10-303999 is conceivable.
[0039]
The third LPF circuit 24a and the third LPF circuit 24b are narrow-band low-pass filter circuits, which are provided corresponding to the signals of the in-phase component and the quadrature component output from the complex limiter circuit 23, respectively. The components other than the video carrier component of each signal are removed and output.
[0040]
The digital PLL circuit 25 increases the accuracy of the signals (complex carrier signals) of the in-phase component and the quadrature component output by the third LPF circuit 24a and the third LPF circuit 24b, and the amplitude of the complex carrier signal is increased. Even if it is small, it reproduces and outputs a stable carrier signal, and outputs a signal representing the difference between the video carrier frequency of the IF signal and twice the color subcarrier frequency of the NTSC signal as a frequency error signal. is there.
[0041]
That is, instead of narrowing the pass band of the third LPF circuit 24, the digital PLL circuit 25 increases the accuracy of the complex carrier signal output from the third LPF circuit 24 by the characteristics of the PLL circuit. As a characteristic of the circuit, there is a so-called flywheel effect that runs for a certain period of time even if no signal is input, so the complex carrier signal disappears or attenuates due to overmodulation, multipath distortion, etc. Even if it is not, it is possible to reproduce a stable carrier signal.
A specific configuration of the digital PLL circuit 25 will be described later.
[0042]
The up-sampling circuit 26a and the up-sampling circuit 26b interpolate a signal of “0” in each of the in-phase component and quadrature component signals input from the digital PLL circuit 25 to increase the sampling frequency. Is converted to a frequency of 14.31818 MHz.
The fourth LPF circuit 27a and the fourth LPF circuit 27b interpolate signals input from the upsampling circuit 26a and the upsampling circuit 26b, respectively, and output them as reproduced carrier signals.
[0043]
The loop filter circuit 28 removes a high frequency component from the frequency error signal output from the digital PLL circuit 25.
The VCO 29 is a voltage-controlled oscillator, and outputs a local oscillation signal used for generating an IF signal based on a signal input from the loop filter 28.
Note that it is preferable that the control of the VCO 29 is sufficiently slow compared with the response speed of the digital PLL circuit 25 so that the mutual feedback control does not compete. Otherwise, the VCO 29 is controlled before the digital PLL circuit 25 responds, and accurate control cannot be performed.
[0044]
Here, the configuration of the digital PLL circuit 25 will be described with reference to FIG. FIG. 2 is a configuration block diagram illustrating an example of the digital PLL circuit 25. The PLL circuit is generally composed of a phase comparison means, an integration means, and an oscillation means. Here, an NCO (numerically controlled oscillator) is used as the oscillation means with reference to FIG. A digital signal processing type second-order Tan-DPLL circuit will be described.
The digital PLL circuit 25 may have another circuit configuration.
[0045]
The digital PLL circuit shown in FIG. 2 outputs the phase error between the input complex carrier signal and the reproduced complex carrier signal as a phase error signal, and the amplitude of the input complex carrier signal is smaller than a certain value. Sometimes, the phase comparison means 71 as a means for forcibly outputting the phase error signal as zero, and the video carrier frequency of the IF signal and the color subcarrier of the NTSC signal from the phase error signal based on the input complex carrier signal. Integrating means 72 for generating a frequency error signal representing a difference from a frequency twice the carrier frequency, and an NCO control signal as a signal for controlling the oscillation frequency of the NCO necessary for reproducing the carrier signal; and integrating means 72 is used to reproduce the phase value of the carrier signal based on the NCO control signal output from the carrier signal 72 and to obtain a carrier signal reproduced from the value. , Together with the divided and outputs the in-phase and quadrature components, and a NCO circuit (numerically controlled oscillator circuit) 73 for outputting a phase value of the reproduced carrier signal fed back to the phase comparator 71.
[0046]
As shown in FIG. 2, the phase comparison unit 71 includes an arctangent circuit 41 as a unit for calculating the phase of the complex carrier signal from the input complex carrier signal of the in-phase component and the quadrature component, The subtractor 42 as means for calculating the difference (phase error signal) between the phase of the complex carrier signal reproduced by the circuit 73 and the calculated phase, and the phase error signal θ is set to θ = θ0 + 2πn (where n is , An integer), a first ± π circuit 43 as means for converting to a value of θ0 (−π <θ0 <π), and means for outputting zero data as a signal representing a value of “0” As an absolute value circuit 45 as a means for calculating and outputting the absolute value of a complex carrier signal having an in-phase component and a quadrature component, and an absolute value output from the absolute value circuit 45 , Carrier signal disappears in advance First as a means for determining whether or not the threshold value set as a level for discriminating whether or not the signal exceeds a threshold and determining whether or not the level of the carrier signal is sufficient When the threshold circuit 46 and the first threshold circuit 46 determine that the carrier signal is at a sufficient level, the phase error signal θ 0 output from the first ± π circuit 43 is supplied to the integrating means 72. Otherwise, it is composed of a first selector circuit 47 as means for selectively outputting a signal representing “0” output from the zero data circuit 44 to the integrating means 72.
[0047]
Further, the integration means 72 outputs, to the signal output from the phase comparison means 71, a direct term coefficient α1 at the time of pulling, a direct term coefficient α2 at the time of holding, an integral term coefficient β1 at the time of pulling, and an integral term coefficient at the time of holding. The phase error signal .theta.0 output from the first to fourth fixed value multiplying circuits 48a to 48d as means for multiplying .beta.2 and the first. ± ..pi. A second threshold circuit 49 as means for determining whether or not the pull-in is completed by determining whether or not a threshold value set as an error for performing the holding operation is exceeded. The determination result in the second threshold circuit 49 or the determination result in the average value determination circuit 62 according to the detection signal from the carrier circuit indicating whether or not an interference wave is detected in the vicinity of the video carrier frequency. And 4 as means for selectively outputting the signal output from the second fixed value multiplication circuit 48b or the signal output from the first fixed value multiplication circuit 48a in accordance with the determination result in the fluctuation value determination circuit 63. The input selector circuit 61a (referred to as “first selector circuit” in the claims) and the determination result in the second threshold circuit 49 or the determination result and fluctuation in the average value determination circuit 62 according to the detection signal from the carrier circuit A 4-input selector as means for selectively outputting a signal output from the fourth fixed value multiplier circuit 48d or a signal output from the third fixed value multiplier circuit 48c in accordance with the determination result in the value determination circuit 63 The circuit 61b (referred to as “second selector circuit” in the claims) and the first adder 5 as means for integrating the signal output from the 4-input selector circuit 61b And the clip circuit 52 and the latch circuit 53 (in the claims, the first adder 51, the clip circuit 52 and the latch circuit 53 are collectively referred to as an “integrator circuit”), and a signal output from the four-input selector circuit 61a And a signal output from the latch circuit 53, and a second adder 54 as a means for outputting the signal (NCO control signal) necessary for reproducing the carrier signal, and a signal output from the latch circuit 53. It comprises a D / A conversion circuit 55 that converts it into an analog signal and outputs it as a frequency error signal.
[0048]
Further, the NCO circuit 73 performs integration while maintaining the signal (NCO control signal) output from the second adder 54 of the integrating means 72 in the range of −π to π, and outputs a signal corresponding to the phase of the carrier signal. From the signal corresponding to the phase of the carrier signal output from the third adder 56, the second ± π circuit 57, the second latch circuit 58, and the latch circuit 58 as means for outputting, Similarly, a COS circuit 59 that reproduces and outputs a component and a SIN circuit 60 that reproduces and outputs an orthogonal component of the carrier signal from a signal corresponding to the phase of the carrier signal are similarly formed.
[0049]
Hereinafter, each part will be described in detail. The arc tangent circuit 41 of the phase comparison means 71 calculates the arc tangent of the complex carrier signal from the input complex carrier signal having the in-phase component and the quadrature component, and outputs the phase signal. Is output as
The arc tangent circuit 41 can be realized, for example, by using a ROM (read only memory) that stores in advance arc tangent values corresponding to the components of the complex carrier signal.
[0050]
The subtractor 42 calculates the difference between the phase signal output from the arctangent circuit 41 and the signal representing the phase of the reproduced carrier signal input from the NCO circuit 73 and outputs the difference as a phase error signal. .
[0051]
The first ± π converting circuit 43 converts the phase error signal θ output from the subtractor 42 into θ 0 (−π <θ 0 <π) such that θ = θ 0 + 2πn (where n is an integer). It is. For example, the value of the tangent is one that periodically repeats the values corresponding to −π to π, and therefore uses such a property.
[0052]
The zero data circuit 44 outputs a value (zero data) to be output by the first ± π circuit 43 when θ 0 = 0.
That is, zero data is a phase error signal indicating that the phase error is “0”.
[0053]
The absolute value circuit 45 multiplies the amplitude of the carrier signal, that is, the carrier signal by the complex conjugate, from the signals of the in-phase component and the quadrature component of the input complex carrier signal, and further obtains the square root. A signal representing the result is output.
[0054]
The first threshold circuit 46 holds in advance a threshold value for determining whether or not the carrier signal has sufficient amplitude, and the amplitude absolute value calculated by the absolute value circuit 45 is held. It is determined whether or not the threshold value is exceeded, and a signal indicating the result of the determination is output.
[0055]
When the first selector circuit 47 determines that the carrier signal has a sufficient amplitude according to the signal input from the first threshold circuit 46, the first ± π circuit 43 outputs The signal to be output is selectively output to the integrating means 72, otherwise the signal output from the zero data circuit 44 is selectively output to the integrating means 72.
[0056]
That is, the phase comparison means 71 distributes and inputs the in-phase component and the quadrature component of the input complex carrier signal to the arc tangent circuit 41 and the absolute value circuit 45, and the arc tangent circuit 41 generates the phase signal. The absolute value circuit 45 outputs a signal representing the amplitude absolute value of the complex carrier signal, the subtractor 42 outputs the phase signal output from the arctangent circuit 41, and the phase of the reproduced carrier signal output from the NCO circuit 73. The difference from the signal is calculated as a phase error signal, and the first ± π converting circuit 43 outputs the phase error signal (referred to as “detected phase error signal” in the claims) as a value from −π to π. .
[0057]
On the other hand, the first threshold circuit 46 determines whether or not the amplitude of the input complex carrier signal is sufficient in accordance with the signal representing the absolute value of the amplitude output from the absolute value circuit 45, and determines that it is sufficient. In this case, the first selector circuit 47 selectively outputs the phase error signal input from the first ± π conversion circuit 43, and the first threshold circuit 46 detects the amplitude of the input complex carrier signal. Is determined to be not sufficient, the first selector circuit 47 outputs the zero data (the phase error signal that the phase error is “0”) output from the zero data circuit 44. Become.
[0058]
If the absolute value of the amplitude of the input complex carrier signal is extremely small, the accuracy of the phase signal obtained from the complex carrier signal may be deteriorated, and the accuracy of the reproduced complex carrier signal may be deteriorated. It is considered that a normal complex carrier signal cannot be reproduced continuously when the input complex carrier signal disappears for a certain period of time due to overmodulation or the like. When the absolute value of the amplitude of the input complex carrier signal is smaller than a preset value, the phase error signal is forcibly set to zero, the state of the digital PLL circuit can be maintained, and the NCO can be continuously oscillated. is there.
[0059]
Further, each part of the integrating means 72 will be described. The first to fourth fixed value multiplying circuits 48a to 48d are directly connected to the phase error output from the selector circuit 47 of the phase comparing means 71, respectively. And the direct term coefficient α2 at the time of holding, the integral term coefficient β1 at the time of drawing, and the integral term coefficient β2 at the time of holding.
[0060]
As a result, an NCO necessary for calculating a mathematical expression such as γi = αxi + βΣxi (where x is a signal output from the selector circuit 47) and generating a frequency error signal (part of βΣxi) and a reproduced carrier signal. A control signal γ is obtained. Note that Σ is an addition for i.
[0061]
The second threshold circuit 49 determines whether or not the pull-in operation has been completed from the phase error signal output from the first ± π circuit 43, and outputs the determination result as the first coefficient selection signal. It is.
Specifically, the second threshold circuit 49 holds in advance a threshold value for determining whether or not the pull-in operation has been completed, and the phase error signal output from the first ± π circuit 43. When the phase error signal exceeds the threshold value, it is determined that the pull-in operation has not been completed.When the phase error signal does not exceed the threshold value, the pull-in operation is It is determined that the operation has been completed, and a signal (first coefficient selection signal) indicating whether or not the pull-in operation has been completed is output to the 4-input selector circuit 61a and the 4-input selector circuit 61b.
Here, the first coefficient selection signal may indicate whether or not the pull-in operation is completed by turning on / off the first coefficient selection signal.
[0062]
Here, the second threshold circuit 49 performs comparison / determination using a value obtained by averaging the absolute values of the input signals for a certain period in order to prevent so-called hunting that continuously outputs electrical vibration. It is preferable to do this.
As another method for preventing hunting, the threshold value a and the threshold value b are used to provide hysteresis characteristics by using two threshold values, ie, the threshold value a and the threshold value b. After transitioning to a state in which the value does not exceed a and becoming a holding operation, it is preferable to make a transition to a pull-in operation when the threshold value b having a value larger than the threshold value a is exceeded.
[0063]
The 4-input selector circuit 61a (referred to as “first selector circuit” in the claims) and the 4-input selector circuit 61b (referred to as “second selector circuits” in the claims) are the cancel circuit shown in FIG. 10, and a first coefficient selection signal from the second threshold circuit 49, a second coefficient selection signal from the average value determination circuit 62 described later, or a third coefficient from the fluctuation value determination circuit 63 described later. It is a selector circuit that selectively outputs one of two fixed value multiplication circuit outputs according to the state of the four signals of the coefficient selection signal.
[0064]
Specifically, whether the 4-input selector circuit 61a and the 4-input selector circuit 61b detect an interference wave in the vicinity of the video carrier frequency (hereinafter simply referred to as Fv) indicated by the detection signal from the cancel circuit 10. If the interference wave is not detected in the vicinity of Fv, the same operation as that of the proposed technique is performed. If the interference wave is detected in the vicinity of Fv, the characteristic operation of the present invention is performed. It is.
[0065]
First, a specific operation when no interference wave is detected in the vicinity of Fv will be described.
When the detection signal from the carrier circuit 10 means that no interference wave is detected in the vicinity of Fv, there is no inconvenience in the operation of the proposed technique, so the first threshold from the second threshold circuit 49 is not generated. A fixed value multiplication circuit is selected according to the coefficient selection signal.
That is, in the 4-input selector circuit 61a, when the first coefficient selection signal from the second threshold circuit 49 indicates completion of the pull-in operation, the signal output from the second fixed value multiplication circuit 48b is selectively selected. When the first coefficient selection signal does not indicate completion of the pull-in operation, the signal output from the first fixed value multiplication circuit 48a is selectively output to the adder 54. is there.
On the other hand, in the 4-input selector circuit 61b, when the first coefficient selection signal from the second threshold circuit 49 indicates the completion of the pull-in operation, the signal output from the fourth fixed value multiplication circuit 48d is selectively selected. When the first coefficient selection signal does not indicate completion of the pull-in operation, the signal output from the third fixed value multiplication circuit 48c is selectively output to the adder 51. is there.
[0066]
Next, a specific operation when no interference wave is detected in the vicinity of Fv will be described.
When the detection signal from the carrier circuit 10 means that an interference wave is detected in the vicinity of Fv, the configuration of the proposed technique causes a problem because the second threshold circuit 49 malfunctions. Therefore, as a feature of the present invention, regardless of the first coefficient selection signal from the second threshold circuit 49, the second coefficient selection signal from the average value determination circuit 62 described later and the fluctuation value determination circuit 63 described later. The fixed value multiplication circuit is selected in accordance with the third coefficient selection signal from.
[0067]
That is, in the 4-input selector circuit 61a, the second coefficient selection signal from the average value determination circuit 62 and the third coefficient selection signal from the variation value determination circuit 63 are both pulled in (locked). In the case of completion, the signal from the second fixed value multiplication circuit 48b having the holding coefficient is selected, and either one or both of them are not completion of the pull-in operation (lock state). Is selected, the signal from the first fixed value multiplication circuit 48a having a pull-in coefficient is selected.
[0068]
On the other hand, in the 4-input selector circuit 61b, both the second coefficient selection signal from the average value determination circuit 62 and the third coefficient selection signal from the fluctuation value determination circuit 63 perform the pull-in operation (lock state). When it means completion, the signal from the fourth fixed value multiplication circuit 48d having the holding coefficient is selected, and either or both of them are not the completion of the pull-in operation (lock state). Is selected, the signal from the third fixed value multiplication circuit 48c having a pull-in coefficient is selected.
[0069]
The average value determination circuit 62 receives a signal output from the four-input selector circuit 61a, calculates an average value for a certain period, calculates an absolute value of the average value, and holds a pull-in operation (locked state) held in advance. A second coefficient selection signal indicating whether or not the pull-in operation (lock state) is completed based on the comparison result by comparing a threshold value for determining whether or not the operation has been completed and the absolute value of the calculated average value Is output.
[0070]
When the phase pull-in operation (locked state) is completed, the input to the average value determination circuit 62 is in a state where it gently follows random external noise that occurs temporarily and instantaneously on the reference signal side. Therefore, when the average value is calculated, the value is close to zero. This is because the original frequency error signal is accumulated in the integration circuit, so that the phase advance (for example, a signal having a positive value) and the phase delay (for example, a signal having a negative value) from the selector circuit 47 are substantially equal. This is because there is a high possibility that it will be output.
When the pull-in (locked state) is not completed, the correct frequency error signal is not accumulated in the integration circuit, so the average value of the input to the average value determination circuit 62 is indefinite. Therefore, it is possible to determine whether or not the pull-in operation is completed by obtaining an average value for a certain period by the average value determination circuit 62 and comparing the absolute value with a predetermined threshold value. For the above-mentioned fixed period, if the period is too short, an appropriate average value may not be obtained.If the period is too long, the delay time until the pull-in operation is completed increases. It is desirable to set an appropriate value in consideration of the specification and operation mode of the system using the PLL circuit. The threshold value may be a value that can distinguish between a state in which the drawing operation is completed and a state in which the drawing operation is not completed.
[0071]
The first adder 51 adds the signal input from the 4-input selector circuit 61 b and the signal input after feedback from the latch circuit 53 and outputs the result to the clip circuit 52.
The clip circuit 52 performs so-called overflow processing and underflow processing so that the signal input from the first adder 51 does not exceed the magnitude that the first latch circuit 53 can hold. is there.
[0072]
The first latch circuit 53 temporarily stores (latches) the signal input from the clip circuit 52, feeds it back to the first adder 51, and outputs it to the second adder 54. Further, it is also outputted to the D / A conversion circuit 55.
Therefore, the first adder 51, the clip circuit 52, and the first latch circuit 53 perform the addition by cyclically adding them as a whole, and integrating them in this specification. It is called.
[0073]
The fluctuation value determination circuit 63 calculates a fluctuation value of the integration result of the signal output from the latch circuit 53, that is, the signal output from the four-input selector circuit 61b, for a certain period, and also holds a pull-in operation (lock A third coefficient selection signal indicating whether or not the pull-in operation (lock state) has been completed from the comparison result by comparing the threshold value for determining whether or not the state has been completed and the calculated fluctuation value. Output.
The fluctuation value here is a value obtained by a difference (maximum value−minimum value) between the maximum value and the minimum value in a certain period.
[0074]
Here, as described above, a signal corresponding to the frequency error signal is output from the integration circuit when the pull-in operation (lock state) is completed. Since the frequency error signal is a frequency difference Δf (Δf = f1−f2) between the reference signal (received signal) f1 and the reproduction signal f2, when Δf is ± 0, ± 0 is obtained from the integrating circuit. can get. Similarly, when f1> f2 (f1 = f2 + Δf), a positive or negative DC value corresponding to + Δf from the integrating circuit, and when f1 <f2 (f1 = f2-Δf), −Δ from the integrating circuit. A negative or positive DC value corresponding to f is obtained.
At this time, these two DC values are constant values when Δf does not fluctuate over time. Naturally, when Δf changes slowly, the output of the integration circuit also changes slowly, so it can be a large fluctuation in the long term with respect to the frequency stability of f1 and f2, but in a short period of time, An almost constant value should be obtained.
[0075]
In addition, when the pull-in operation is not completed, the correct frequency error is not accumulated in the integration circuit, so that the signal output from the integration circuit is also indefinite, and the possibility that a constant value is obtained over a certain period is low. .
As described above, it is possible to monitor the output of the integration circuit over a certain period, and determine that the pull-in operation is complete when the fluctuation is small and that the pull-in operation is not complete when the fluctuation is large.
As a means for obtaining the fluctuation, a method of calculating a difference between the maximum value and the minimum value of the integration circuit in a certain period (a value obtained by the maximum value−minimum value) may be used.
[0076]
The second adder 54 adds the signal input from the 4-input selector circuit 61a and the signal input from the latch circuit 53, and outputs the result to the NCO circuit 73 as an NCO control signal.
In the state where the digital PLL circuit is sufficiently synchronized (the state where the pull-in is completed), the first latch circuit 53 holds and the output value is based on the complex carrier signal input to the digital PLL circuit. Is proportional to the frequency error of the IF signal.
Therefore, the D / A conversion circuit 55 converts the signal output from the first latch circuit 53 into an analog signal and outputs it as a frequency error signal.
[0077]
Next, the operation of the integrating means 72 will be described.
In the integrating means 72, the phase error signal output from the first selector circuit 47 of the phase comparing means 71 is stored in the direct term coefficient α1 at the time of drawing by the first to fourth fixed value multiplying circuits 48a to 48d, respectively. The direct term coefficient α2 at the time, the integral term coefficient β1 at the time of pull-in, and the integral term coefficient β2 at the time of holding are multiplied, and the output of the first fixed value multiplier 48a and the second fixed value multiplier 48b The output is input to the 4-input selector circuit 61a, and the output of the third fixed value multiplier circuit 48c and the output of the fourth fixed value multiplier circuit 48d are input to the 4-input selector circuit 61b.
[0078]
On the other hand, based on the phase error signal input from the first ± π circuit 43 of the phase comparison means 71, it is determined whether or not the pull-in operation is completed in the second threshold circuit 49, and the determination result Is input to the 4-input selector circuit 61a and the 4-input selector circuit 61b.
[0079]
At this time, the 4-input selector circuit 61a inputs a detection signal from the cancel circuit 10 indicating whether or not an interference wave is detected in the vicinity of the video carrier frequency Fv, and detects the interference wave in the vicinity of Fv from the detection signal. If it is determined that the pull-in operation has been completed by the first coefficient selection signal from the second threshold circuit 49, and if the pull-in operation has been completed, the second fixed value is determined. If the signal output from the multiplier circuit 48b is selected and output to the second adder 54, and conversely the first coefficient selection signal does not indicate the completion of the pull-in operation, the first fixed value multiplier circuit 48a. The signal to be output is selected and output to the second adder 54.
[0080]
On the other hand, if it is determined from the detection signal that an interference wave is detected in the vicinity of Fv, the second coefficient selection signal from the average value determination circuit 62 and the third coefficient selection signal from the fluctuation value determination circuit 63 are used. It is determined whether or not the pull-in operation has been completed. If the pull-in operation has been completed, the signal output from the second fixed value multiplication circuit 48b is selected and output to the second adder 54, and the pull-in operation is performed. When the completion of the operation is not indicated, the signal output from the first fixed value multiplication circuit 48 a is selected and output to the second adder 54.
[0081]
Similarly, the 4-input selector circuit 61b receives a detection signal from the cancel circuit 10 indicating whether or not an interference wave is detected in the vicinity of the video carrier frequency Fv, and detects the interference wave in the vicinity of Fv from the detection signal. If it is determined that there is no pull-in operation, the first coefficient selection signal from the second threshold circuit 49 determines whether or not the pull-in operation is complete. When the signal output from the multiplier circuit 48d is selected and output to the first adder 51, and the first coefficient selection signal does not indicate completion of the pull-in operation, the third fixed value multiplier circuit 48c is selected. Are selected and output to the first adder 51.
[0082]
On the other hand, if it is determined from the detection signal that an interference wave is detected in the vicinity of Fv, the second coefficient selection signal from the average value determination circuit 62 and the third coefficient selection signal from the fluctuation value determination circuit 63 are used. It is determined whether or not the pull-in operation has been completed. If the pull-in operation has been completed, the signal output from the fourth fixed value multiplication circuit 48d is selected and output to the first adder 51 for pull-in. When the completion of the operation is not indicated, the signal output from the third fixed value multiplication circuit 48 c is selected and output to the first adder 51.
[0083]
The signal selected by the 4-input selector circuit 61b is integrated by the first adder 51, the clip circuit 52, and the first latch circuit 53, converted to an analog signal by the D / A conversion circuit 55, and It is output as a frequency error signal.
At this time, the frequency error signal of the integration result output from the first latch circuit 53 is input to the fluctuation value determination circuit 63 to determine whether or not the pull-in operation has been completed, and a third result indicating the determination result is obtained. A coefficient selection signal is output to the 4-input selector circuit 61a and the 4-input selector circuit 61b and used as a reference for coefficient selection.
[0084]
On the other hand, the signal output from the 4-input selector circuit 61a is added to the frequency error signal of the integration result output from the first latch circuit 53 by the second adder 54 and output to the NCO circuit 73 as the NCO control signal. Is done.
At this time, the signal output from the 4-input selector circuit 61a is input to the average value determination circuit 62 to determine whether or not the pull-in operation has been completed, and the second coefficient selection signal indicating the determination result is 4 It is output to the input selector circuit 61a and the 4-input selector circuit 61b and used as a reference for coefficient selection.
[0085]
According to such an integration means 72, the signal output from the D / A conversion circuit 55 is used as a signal for controlling the frequency of the local oscillation signal used when the RF signal is converted into the IF signal. It is possible to accurately synchronize the video carrier frequency of the signal with a fraction of an integer of the sampling frequency, and to prevent the occurrence of flicker and beat by matching the high-frequency component aliasing accompanying the quantization to the video carrier frequency. .
[0086]
Then, when no interference wave is generated in the vicinity of the video carrier frequency Fv, the second threshold circuit 49 determines whether or not the phase error signal is used to determine whether or not the pull-in is completed, according to the first coefficient selection signal. Since the fixed value multiplication circuit is selected by determining whether it is pulled or held, there is an effect that the frequency error signal and the NCO control signal can be stably supplied in accordance with a highly accurate phase error signal.
[0087]
On the other hand, when an interference wave is generated in the vicinity of Fv, the average value determination circuit 62 determines whether or not the pull-in is completed without following the first coefficient selection signal from the second threshold circuit 49. Both the coefficient selection signals have completed the pull-in operation in accordance with the second coefficient selection signal that is the result and the third coefficient selection signal that is the result of determining whether or not the pull-in is completed in the fluctuation value determination circuit 63. In this case, a signal from the fixed multiplier 48b48d having a holding coefficient is selected, and when one or both of them mean that the pulling operation has not been completed, the fixed value multiplication circuit 48a having a pulling coefficient is selected. , 48c are selected, and therefore, when an interference wave is generated in the vicinity of Fv and the accuracy of the phase error signal is reduced, the determination based on the phase error signal is not performed. Because until retraction by variations in the integral value of the average value and the phase error signal of the phase error signal (locked) to determine completion or not switch, there is an effect of stably supplying a frequency error signal and NCO control signal.
[0088]
Switching from the retention coefficient to the pull-in coefficient must be provided as a recovery measure when the digital PLL circuit is out of phase.
If no interference wave is detected in the vicinity of Fv, the second threshold circuit 49 can determine whether or not the pull-in operation has been completed, so the first coefficient selection signal from the second threshold circuit 49 can detect the holding coefficient. Switching the coefficient to the pull-in coefficient does not cause any inconvenience, but the threshold circuit 49 malfunctions when an interference wave is detected in the vicinity of Fv, and means for switching between the two coefficients without using this is necessary. .
Even if the two determination circuits of the average value determination circuit 62 and the fluctuation value determination circuit 63 operate with a holding coefficient by detecting an interference wave in the vicinity of Fv, if the phase shift occurs, Are provided for switching to the pull-in coefficient.
[0089]
2 shows a configuration in which the 4-input selector circuits 61a and 61b, the average value determination circuit 62, and the fluctuation value determination circuit 63 are provided. However, the 4-input selector circuits 61a and 61b and the average value determination circuit are provided. A combination of only 62, or a combination of only the 4-input selector circuits 61a and 61b and the fluctuation value determination circuit 63 may be possible.
In this case, when the four-input selector circuits 61a and 61b select a signal from the fixed value multiplication circuit, the first coefficient selection signal from the second threshold circuit 49 indicating whether or not the pull-in operation has been completed. 3 of the detection signal from the carrier circuit 10 indicating whether or not an interference wave is detected in the vicinity of Fv, and the second or third coefficient selection signal output from the average value determination circuit 62 or the fluctuation value determination circuit 63. It becomes a three-input selector circuit that inputs one signal and performs a selection operation.
[0090]
As shown in FIG. 2, in the configuration in which the 4-input selector circuits 61a and 61b, the average value determination circuit 62, and the fluctuation value determination circuit 63 are provided, the 4-input selector circuits 61a and 61b are replaced with the average value determination circuit. The selection operation may be performed with the output of either one of 62 or the fluctuation value determination circuit 63.
[0091]
Next, each part of the NCO circuit 73 will be described. 6 The third adder 56 adds the NCO control signal output from the second adder 54 and the signal output from the second latch circuit 58. Output.
The second ± π converting circuit 57 converts the signal φ output from the third adder 56 into φ0 (−π <φ0 <π) such that φ = φ0 + 2πn (where n is an integer). Output.
[0092]
The second latch circuit 58 latches the signal output from the second ± π converting circuit 57, feeds it back to the third adder 56, and outputs it to the subtractor 42 of the phase comparison means 71. Is also output.
Further, the second latch circuit 58 outputs the latched signal as a phase value to the COS circuit 59 and the SIN circuit 60.
[0093]
The COS circuit 59 generates a signal corresponding to the cosine of the phase value input from the second latch circuit 58 and outputs it as an in-phase component of the reproduced carrier signal. The SIN circuit 60 generates a signal corresponding to the sine of the phase value input from the second latch circuit 58 and outputs it as an orthogonal component of the reproduced carrier signal.
The COS circuit 59 and the SIN circuit 60 can be realized by a ROM or the like, similarly to the arc tangent circuit 41.
[0094]
That is, the NCO circuit 73 integrates the NCO control signal output from the second adder 54 of the integrating means 72 by the third adder 56, the second ± π converting circuit 58, and the second latch circuit 58. The feedback operation is performed so that the phase error signal output from the phase comparator 71 converges to zero.
Further, based on the result of the integration, the COS circuit 59 and the SIN circuit 60 output the in-phase component and the quadrature component of the reproduced carrier signal, respectively.
[0095]
By such a feedback operation of the NCO circuit 73, there is an effect that a reproduced carrier signal can be stably generated.
[0096]
Overall, according to the digital PLL circuit as shown in FIG. 2, the accuracy of the carrier signal to be reproduced can be increased, and even if the amplitude of the input carrier signal is reduced or disappears, the reproduction is possible. There is an effect that the carrier signal can be output continuously.
In addition, when an interference wave is detected in the vicinity of Fv in accordance with a detection signal indicating whether or not an interference wave is detected in the vicinity of the video carrier frequency Fv, the state of the previous signal without following the interference wave Therefore, it is possible to stably output the reproduced carrier signal.
Therefore, according to the carrier synchronization circuit 20 having such a digital PLL circuit shown in FIG. 1, there is an effect that a reproduced carrier signal with high accuracy can be output continuously.
[0097]
Next, the operation of the digital quadrature demodulation circuit shown in FIG. 1 will be described.
A received signal including an interference wave input from the antenna is amplified to an appropriate level and input to the multiplier 11 as an RF signal.
Then, the multiplier 11 multiplies the local oscillation signal input from the VCO 29 of the carrier synchronization circuit 20 and the RF signal and outputs the result, and the BPF circuit 12 eliminates unnecessary image components generated by frequency conversion in the multiplier 11. The band components are removed and output as an IF signal.
[0098]
Here, for example, if the sampling frequency of the IF signal is 28.63636 MHz (8 times the color subcarrier frequency of the NTSC signal), the video carrier frequency is 7.15809 MHz (the color of the NTSC signal) that is a quarter of the sampling frequency. An IF signal having twice the subcarrier frequency is obtained.
[0099]
Then, the A / D conversion circuit 13 converts the IF signal as an analog signal into a digital IF signal at a clock frequency of, for example, 28.63636 MHz, and the step Nyquist filter circuit 14 corresponds to both sideband signals of the NTSC modulation wave The signal component in the frequency region of the video carrier frequency ± 1.25 MHz to be reduced is 6 dB lower than the signal component in the SSB region.
[0100]
Then, the quasi-synchronous detection circuit 15 performs quadrature demodulation on the signal input from the step Nyquist filter circuit 14 using the COS signal and the −SIN signal as local oscillation signals, generates a complex baseband signal, Separately output in orthogonal components.
Each component of the complex baseband signal is removed from the image component generated by the orthogonal demodulation by the corresponding first LPF circuit 16, and the sampling frequency is set by the corresponding first down-sampling circuit 17, for example. 14.31818 MHz (4 times the color subcarrier frequency of the NTSC signal) is dropped and further delayed by the corresponding delay circuit 18 by the delay generated in generating the reproduced carrier signal in the carrier synchronization circuit 20 And output to the phase rotation circuit 19.
[0101]
On the other hand, each component of the signal output from the down-sampling circuit 17 is extracted by the corresponding second LPF circuit 21 only in the vicinity of the video carrier frequency, and aliasing distortion does not occur in the next down-sampling process. And is converted by the complex limiter circuit 23 into a complex baseband signal having a constant amplitude.
[0102]
Then, each component signal of the complex baseband signal converted to a constant amplitude is further removed by the corresponding third LPF circuit 24 to remove components other than the video carrier component and output as a carrier signal.
Then, the carrier signal is output as a continuous and stable reproduction carrier signal by the operation of the digital PLL circuit 25, and the signals of the in-phase component and the quadrature component of the reproduction carrier signal correspond to the corresponding upsamples. The signal “0” is interpolated by the circuit 26, converted to a sampling frequency of 14.31818 MHz, for example, four times, and output, and further interpolated by the corresponding fourth LPF circuit 27 to be reproduced. The carrier signal is output to the phase rotation circuit 19.
[0103]
Then, the phase rotation circuit 19 converts the frequency phase error of each component of the in-phase component and the quadrature component of the complex baseband signal output from the delay circuit 18 into the signal of each component of the in-phase component and the quadrature component of the reproduced carrier signal. The in-phase component and the quadrature component of the complex baseband signal that has been corrected by using the signal and output as a completely synchronous detection signal are output.
[0104]
On the other hand, the frequency error signal output from the digital PLL circuit 25 (information on the difference between the video carrier frequency of the IF signal and 7.15809 MHz (twice the color subcarrier frequency of the NTSC signal)) is output by the loop filter circuit 28. After removing the high frequency, the signal is output to the VCO 29 as a control signal, and the local signal output from the VCO 29 is adjusted so that the frequency of the IF signal is exactly 7.15809 MHz (twice the color subcarrier frequency of the NTSC signal). To be.
[0105]
If the digital PLL circuit 25 according to the embodiment of the present invention is used in a digital quadrature demodulation circuit, even if an interference signal or the like is mixed into the RF signal and the carrier signal extracted from the RF signal is deteriorated or lost, the digital PLL circuit 25 By the operation of the PLL circuit 25 and the carrier synchronization circuit 20 using the PLL circuit 25, it is possible to obtain a highly accurate and stable reproduced carrier signal continuously, and to correct the frequency phase error of the quasi-synchronized detection signal. There is an effect that a completely synchronous detection signal can be output.
[0106]
Further, as indicated by a broken line in FIG. 1, the in-phase component of the completely synchronous detection signal output by the digital quadrature demodulation circuit is provided at the subsequent stage of the digital quadrature demodulation circuit using the digital PLL circuit 25 according to the embodiment of the present invention. If a cancellation circuit that adaptively cancels the interference wave component by a Hilbert transform / adaptive filter circuit or the like is provided by performing complex FFT processing on the signal of each component of the waveform and the orthogonal component, detecting the frequency and level of the interference wave Alternatively, an interference wave removing device can be used.
According to such an interference wave removing device, since the interference wave is detected and removed based on the completely synchronous detection signal generated based on the highly accurate reproduced carrier signal, the interference wave can be accurately removed and the image quality is deteriorated. There is an effect that it is possible to obtain an output video signal with less.
[0107]
In the digital quadrature demodulation circuit according to the above-described embodiment of the present invention, the case of a complex carrier signal having an in-phase component and a quadrature component as a carrier signal has been described, but the same applies to a case of a normal real carrier signal. can do.
[0108]
In particular, according to the digital PLL circuit 25 of the present invention, when an interference wave component that cannot be removed by the LPF circuits 24a and 24b is unavoidably input to the digital PLL circuit 25, that is, an interference wave is generated in the vicinity of the video carrier frequency Fv. If it occurs, the retention coefficient is selected, so that it is possible to reduce the tracking of the interference wave component. Further, in the present invention, even when Fv becomes discontinuous due to station switching or the like, or when the phase of the digital PLL circuit is shifted due to some problem, it automatically switches to the pull-in coefficient quickly, so that the stable It is possible to input the reproduced carrier signal to the phase rotation circuit 19, and there is an effect of preventing deterioration of video quality.
[0109]
【The invention's effect】
  According to the present invention, the phase error between the extracted complex carrier signal and the recovered complex carrier signal is obtained, and when there is an interference wave in the vicinity of the frequency of the extracted complex carrier signal,Calculate the average value for a certain period of the signal obtained by multiplying the phase error by the direct term coefficient at the time of pulling in or the direct term coefficient at the time of holding and obtain the absolute value of the average value, and integrate the absolute value or the integration at the time of pulling in the phase error Calculate the fluctuation value for a certain period by multiplying the term coefficient or the integral term coefficient at the time of holding, and from the fluctuation value or both valuesIt is determined whether or not the locked state is completed. When the locked state is completed, the phase error is multiplied by a holding coefficient and output. When the locked state is not completed, the phase error is drawn into the phase error. Since the digital PLL circuit and the phase synchronization method for reproducing and outputting the complex carrier signal from the phase error after multiplication by the coefficient are output, the extracted complex that has been deteriorated by including the interference wave is switched. Instead of switching between holding and pulling based on the carrier signal,Multiplying the phase error by the direct term coefficient at the time of pulling or the direct term coefficient at the time of holding, the absolute value of the average value over a certain period, or multiplying the phase error by the integral term coefficient at the time of pulling or the integral term coefficient at the time of holding Based on variable values over a period of time, or both,By switching between holding and pulling in according to whether the locked state is completed, there is an effect that a reproduced carrier signal can be stably generated with high accuracy.
[0110]
  According to the present invention, there is provided a digital PLL circuit that locks to a phase of a complex carrier signal extracted from a complex baseband signal, and continuously reproduces and outputs the complex carrier signal with the locked phase.
  Phase comparison means for outputting a phase error between the input complex carrier signal and the reproduced complex carrier signal; and an integration means for outputting a frequency error signal and a control signal for generating a reproduction carrier signal from the phase error; The phase of the complex carrier signal is generated based on the control signal output from the integrating means, the complex carrier signal is reproduced from the phase and output, and the phase of the reproduced complex carrier signal is fed back to the phase comparing means. An oscillation means for outputting,
  The phase comparison means is a phase comparison means for calculating a phase error between the input complex carrier signal and the reproduced complex carrier signal and outputting it as a detected phase error signal.
  The integration means isThe first to fourth fixed value multiplication circuits multiply the phase error signal by the direct term coefficient at the time of pulling, the direct term coefficient at the time of holding, the integral term coefficient at the time of pulling, and the integral term coefficient at the time of holding, respectively. And
  The average value judgment time calculates the average value for a certain period of the signal obtained by multiplying the phase error signal by the direct term coefficient at the time of pulling in or the direct term coefficient at the time of holding, calculates the absolute value of the average value, and locks from the absolute value Determines whether or not
  The fluctuation value judgment circuit calculates the fluctuation value for a certain period of time for the integrated signal of the signal obtained by multiplying the phase error signal by the integral term coefficient at the time of pulling in or the integral term coefficient at the time of holding, and is the lock state completed from the fluctuation value? Determine whether or not
  In the first selector circuit, when the detection signal input from the outside means that an interference wave is detected in the vicinity of the video carrier frequency, the determination result of the average value determination circuit or the determination result of the fluctuation value determination circuit If the lock state is completed in accordance with both, the signal from the second fixed value multiplication circuit is selected and output as the holding operation, and if the lock state is not completed, the pull-in operation is performed. Select and output the signal from the first fixed value multiplication circuit as
  When the detection signal input from the outside by the second selector circuit means that an interference wave is detected in the vicinity of the video carrier frequency, the determination result of the average value determination circuit or the determination result of the fluctuation value determination circuit, Alternatively, in accordance with both, when the lock state is completed, a signal from the fourth fixed value multiplication circuit is selected and output as the holding operation, and when the lock state is not completed, the pull-in operation is performed. Select and output the signal from the second fixed value multiplication circuit,
  Integrating the signal output from the second selector circuit in the integrating circuit;
  The signal output from the first selector circuit by the second adder and the signal integrated by the integration circuit are added and output as a control signal.Digital PLL circuitSo
  The lock state is completed based on the determination result of the average value determination circuit, the determination result of the fluctuation value determination circuit, or both, instead of switching between holding and pulling in based on the extracted complex carrier signal that is deteriorated by including interference waves. By switching between holding and pulling in according to whether or not it has been performed, it is possible to stably generate a highly accurate reproduced carrier signal.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of an orthogonal demodulation circuit according to an embodiment of the present invention.
FIG. 2 is a configuration block diagram illustrating an example of a digital PLL circuit.
FIG. 3 is a block diagram illustrating an example of a conventional quadrature demodulation circuit.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... IF signal conversion means, 2 ... A / D conversion means, 3 ... Local oscillation signal generation means, 4 ... Quasi-synchronous detection means, 5 ... Complex carrier signal extraction means, 6 ... Correction means, 11 ... Multiplier, 12 ... BPF circuit, 13 ... A / D conversion circuit, 14 ... step Nyquist filter circuit, 15 ... quasi-synchronous detection circuit, 16 ... first LPF circuit, 17 ... first down-sample circuit, 18 ... delay circuit, 19 ... phase Rotation circuit 20 ... carrier synchronization circuit 21 ... second LPF circuit 22 ... second down-sampling circuit 23 ... complex limiter circuit 24 ... third LPF circuit 25 ... digital PLL circuit 26 ... up-sampling Circuit: 27: Fourth LPF circuit, 28: Loop filter circuit, 29: VCO circuit, 41: Inverse tangent circuit, 42: Subtractor, 43: First ± π conversion Circuit 44 ... zero data circuit 45 ... absolute value circuit 46 ... first threshold circuit 47 ... first selector circuit 48 ... fixed value multiplication circuit 49 ... second threshold circuit 51 ... first Adder, 52 ... Clip circuit, 53 ... First latch circuit, 54 ... Second adder, 55 ... D / A conversion circuit, 56 ... Third adder, 57 ... Second ± π circuit, 58 ... second latch circuit, 59 ... COS circuit, 60 ... SIN circuit, 61a ... 4-input selector circuit, 61b ... 4-input selector circuit, 62 ... average value determination circuit, 63 ... variable value determination circuit, 71 ... phase comparison Means 72 ... Integration means 73 ... NCO circuit

Claims

A digital PLL circuit that locks to the phase of the complex carrier signal extracted from the complex baseband signal, and continuously reproduces and outputs the complex carrier signal in the locked phase;
Phase comparison means for outputting a phase error between the input complex carrier signal and the reproduced complex carrier signal, and an integration means for outputting a frequency error signal and a control signal for generating a reproduction carrier signal from the phase error. And generating a phase of the complex carrier signal based on the control signal output from the integrating means, reproducing and outputting the complex carrier signal from the phase, and supplying the phase of the reproduced complex carrier signal to the phase comparing means. An oscillation means for feeding back and outputting,
When the integration means has an interference wave in the vicinity of the frequency of the extracted complex carrier signal, the average value over a certain period of the signal obtained by multiplying the phase error by the direct term coefficient at the time of pulling in or the direct term coefficient at the time of holding. the absolute value of the average value to calculate the said determined whether the absolute value locked been completed, if the locked state is completed by multiplying the held coefficient to the phase error output When the lock state is not completed, the phase error is multiplied by a pull-in coefficient and switched to perform a pull-in operation , and the frequency error signal is calculated from the output phase error after the coefficient multiplication. And a digital PLL circuit that outputs a control signal for generating a reproduction carrier signal .

A digital PLL circuit that locks to the phase of the complex carrier signal extracted from the complex baseband signal, and continuously reproduces and outputs the complex carrier signal in the locked phase;
Phase comparison means for outputting a phase error between the input complex carrier signal and the reproduced complex carrier signal, and an integration means for outputting a frequency error signal and a control signal for generating a reproduction carrier signal from the phase error. And generating a phase of the complex carrier signal based on the control signal output from the integrating means, reproducing and outputting the complex carrier signal from the phase, and supplying the phase of the reproduced complex carrier signal to the phase comparing means. An oscillation means for feeding back and outputting,
When the integration means has an interference wave in the vicinity of the frequency of the extracted complex carrier signal, it calculates a fluctuation value over a certain period by multiplying the phase error by the integral term coefficient at the time of pulling in or the integral term coefficient at the time of holding. Then, it is determined whether or not the locked state is completed from the fluctuation value , and when the locked state is completed, a holding operation for multiplying the phase error by a holding coefficient and outputting is performed, and the locked state is completed. If not, switch to perform pull-in operation to output the phase error multiplied by a pull-in coefficient, and control to generate a frequency error signal and a regenerative carrier signal from the output phase error after multiplying the coefficient A digital PLL circuit which is an integration means for outputting a signal.

The phase comparison means is a phase comparison means for calculating a phase error between the input complex carrier signal and the reproduced complex carrier signal and outputting it as a detected phase error signal.
The integration means is
The phase error signal output by the phase comparison means is multiplied by a direct term coefficient at the time of pulling, a direct term coefficient at the time of holding, an integral term coefficient at the time of pulling, and an integral term coefficient at the time of holding, respectively. A fourth fixed value multiplication circuit;
Calculate an average value of a certain period of a signal obtained by multiplying the phase error signal by a direct term coefficient at the time of pulling in or a direct term coefficient at the time of holding and obtain an absolute value of the average value, and the locked state is completed from the absolute value. An average value determination circuit for determining whether or not,
If the detection signal input from the outside means that an interference wave is detected in the vicinity of the video carrier frequency, hold if the lock state is complete according to the determination result of the average value determination circuit. A signal from the second fixed value multiplication circuit is selected and output as an operation, and if the lock state is not completed, a signal from the first fixed value multiplication circuit is selected and output as a pull-in operation. 1 selector circuit;
If the detection signal input from the outside means that an interference wave is detected in the vicinity of the video carrier frequency, hold if the lock state is complete according to the determination result of the average value determination circuit. The signal from the fourth fixed value multiplication circuit is selected and output as the operation, and when the lock state is not completed, the signal from the second fixed value multiplication circuit is selected and output as the pull-in operation. Two selector circuits;
An integrating circuit for integrating the signal output from the second selector circuit;
Said first selector circuit adds the integrated signal by the signal and the integrating circuit for outputting, according to claim 1, characterized in that the integrating means and a second adder for outputting a control signal Digital PLL circuit.

The phase comparison means is a phase comparison means for calculating a phase error between the input complex carrier signal and the reproduced complex carrier signal and outputting it as a detected phase error signal.
The integration means is
The phase error signal output by the phase comparison means is multiplied by a direct term coefficient at the time of pulling, a direct term coefficient at the time of holding, an integral term coefficient at the time of pulling, and an integral term coefficient at the time of holding, respectively. A fourth fixed value multiplication circuit;
Calculate a fluctuation value for a certain period related to the integral signal of a signal obtained by multiplying the phase error signal by the integral term coefficient at the time of pulling in or the integral term coefficient at the time of holding, and determine whether the lock state is completed from the fluctuation value Fluctuation value determination circuit to
When the detection signal input from the outside means that an interference wave is detected in the vicinity of the video carrier frequency, it is retained when the lock state is completed according to the determination result of the fluctuation value determination circuit. A signal from the second fixed value multiplication circuit is selected and output as an operation, and when the lock state is not completed, a signal from the first fixed value multiplication circuit is selected and output as a pull-in operation. 1 selector circuit;
When the detection signal input from the outside means that an interference wave is detected in the vicinity of the video carrier frequency, it is retained when the lock state is completed according to the determination result of the fluctuation value determination circuit. The signal from the fourth fixed value multiplication circuit is selected and output as the operation, and when the lock state is not completed, the signal from the second fixed value multiplication circuit is selected and output as the pull-in operation. Two selector circuits;
An integrating circuit for integrating the signal output from the second selector circuit;
3. An integrating means comprising: a second adder for adding a signal output from the first selector circuit and a signal integrated by the integrating circuit and outputting as a control signal. Digital PLL circuit.

A digital PLL circuit that locks to the phase of the complex carrier signal extracted from the complex baseband signal, and continuously reproduces and outputs the complex carrier signal in the locked phase;
Phase comparison means for outputting a phase error between the input complex carrier signal and the reproduced complex carrier signal, and an integration means for outputting a frequency error signal and a control signal for generating a reproduction carrier signal from the phase error. And generating a phase of the complex carrier signal based on the control signal output from the integrating means, reproducing and outputting the complex carrier signal from the phase, and supplying the phase of the reproduced complex carrier signal to the phase comparing means. An oscillation means for feeding back and outputting,
The phase comparison means is a phase comparison means for calculating a phase error between the input complex carrier signal and the reproduced complex carrier signal and outputting it as a detected phase error signal.
The integration means includes
The phase error signal output by the phase comparison means is multiplied by a direct term coefficient at the time of pulling, a direct term coefficient at the time of holding, an integral term coefficient at the time of pulling, and an integral term coefficient at the time of holding, respectively. A fourth fixed value multiplication circuit;
Calculate an average value of a certain period of a signal obtained by multiplying the phase error signal by a direct term coefficient at the time of pulling in or a direct term coefficient at the time of holding and obtain an absolute value of the average value, and the locked state is completed from the absolute value. An average value determination circuit for determining whether or not,
Calculate a fluctuation value for a certain period related to the integral signal of a signal obtained by multiplying the phase error signal by the integral term coefficient at the time of pulling in or the integral term coefficient at the time of holding, and determine whether the lock state is completed from the fluctuation value Fluctuation value determination circuit to
When the detection signal input from the outside means that an interference wave is detected in the vicinity of the video carrier frequency, according to the determination result of the average value determination circuit or the determination result of the variation value determination circuit, or both When the lock state is completed, the signal from the second fixed value multiplication circuit is selected and output as the holding operation, and when the lock state is not completed, the first fixed operation is performed as the pull-in operation. A first selector circuit for selecting and outputting a signal from the value multiplication circuit;
When the detection signal input from the outside means that an interference wave is detected in the vicinity of the video carrier frequency, according to the determination result of the average value determination circuit or the determination result of the variation value determination circuit, or both When the locked state is completed, a signal from the fourth fixed value multiplication circuit is selected and output as the holding operation, and when the locked state is not completed, the second fixed value is used as the pulling operation. A second selector circuit for selecting and outputting a signal from the value multiplication circuit;
An integrating circuit for integrating the signal output from the second selector circuit;
Said first selector circuit adds the signal integrated by the signal and the integrating circuit for outputting, features and to Lud digital PLL that the integrating means and a second adder for outputting a control signal circuit.

When the phase error between the extracted complex carrier signal and the reconstructed complex carrier signal is obtained, and there is no interference wave in the vicinity of the frequency of the extracted complex carrier signal, the direct term coefficient at the time of pulling in the phase error or holding time The absolute value of the average value of the signal for a certain period multiplied by the direct term coefficient of the signal, or the fluctuation value for a certain period of the integral value of the signal multiplied by the integration coefficient at the time of pulling in or the integration coefficient at the time of holding, or by both, it determines whether the locked state has been completed, when said determination result is locked state is completed, performs a holding operation and outputting the multiplied retention coefficient to the phase error, lock If the state is not completed, the phase error is switched to perform a pull-in operation to be multiplied by a pull-in coefficient and output, and the phase error after multiplying the output coefficient is continuously Phase synchronization method characterized by reproducing the original carrier signal.