JP3686109B2

JP3686109B2 - メモリ装置

Info

Publication number: JP3686109B2
Application number: JP27029794A
Authority: JP
Inventors: 光親斉藤; 幼文易
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1994-10-07
Filing date: 1994-10-07
Publication date: 2005-08-24
Anticipated expiration: 2020-08-24
Also published as: DE69525637D1; EP0784847A2; JPH08115600A; WO1996011472A3; WO1996011472A2; CN1091925C; CN1171855A; EP0784847B1; DE69525637T2

Description

【０００１】
【産業上の利用分野】
本発明は、複数の微小なプローブにより情報の読出し書込みを行うメモリ装置に関し、プローブと読出し書込み回路（以下、「Ｗ／Ｒ回路」と言う）との間の配線のストレー容量が小さく、またノイズの影響を受けにくく、製造コストが低く、しかも記録密度が高い上記メモリ装置に関する。
【０００２】
【技術背景】
複数の微小なプローブにより情報の読出し書込みを行うメモリ装置として、従来、スリワによる装置（特開平４−２８９５８０号公報、米国特許５，２１６，６３１号）が知られている。上記のスリワによる装置は、ＳＴＭ（走査トンネル顕微鏡）やノンコンタクトモード動作のＡＦＭ（原子間力顕微鏡）に用いられる針と被検物表面との間隔制御技術を、メモリ装置の針とメモリ媒体との間隔制御に応用したものである。このメモリ装置での情報の読出し書込みは、メモリ媒体表面と針先端との間の距離を調整しつつ行われる。この距離調整はメモリ媒体表面と針先端との距離を検出することにより行われる。
【０００３】
また、スリワのメモリ装置では、上述したメモリ媒体表面と針先端との距離を、トンネル電流または力により検出している。このため、上記メモリ装置ではＷ／Ｒ回路の他、距離検出や距離制御に伴う検出回路，信号処理回路等を、プローブ毎に設ける必要がある。これらの回路（Ｗ／Ｒ回路，検出回路，信号処理回路等）は、全体で専有面積が大きくなるため、プローブと上記回路とを同一基板に設けようとすると、プローブの高密度化が上記回路によって更に困難となる。
【０００４】
以上のような理由から、スリワのメモリ装置ではＷ／Ｒ回路，検出回路，信号処理回路等はプローブが形成されている基板とは異なる基板に設けざるを得ない。この結果、当然、針が設けられている部材と、上記各種回路とは別々の製造工程により離れた場所に配置形成されることになる。
【０００５】
スリワの装置では、各プローブはハイブリッド半導体プロセスにより製造される。すなわち、スリワの装置では、各プローブと、該プローブに関連する各種回路（Ｗ／Ｒ回路、検出回路、信号処理回路等）とは同一基板上には設けられず（すなわち、離れた場所にあり）、該プローブと上記各種回路とは比較的長い配線で接続される。このため、プローブと該プローブに対応する上記各種回路との距離がプローブ毎で異なり、各プローブ間にスキューが生じるなどが原因して「高い並列性」が得られず、プローブと該プローブに対応する上記各種回路との間の電気的特性が異なる等の不都合が生じる。この結果、データ転送速度、冗長性の確保や誤り訂正機能のようなメモリー装置としての重要な性能が損なわれる。また、プローブとＷ／Ｒ回路との間のストレー容量やノイズの増大により、メモリ媒体のビットサイズの拡大を余儀無くされると言った問題も生じる。
【０００６】
この種のメモリ装置では、当然、プローブの密度が高い程、１回のアクセスにおけるデータの読出し書込み量が多い。この読出し書込み信号の転送に用いられる配線が、各プローブにつき１本必要となる。このため、この多数の配線がプローブの高密度化を阻害する原因となっている。
【０００７】
【発明の目的】
本発明の目的は、プローブとＷ／Ｒ回路との間の配線のストレー容量が小さく、ノイズの影響を受けにくく、各プローブについての「高い並列性」が保障され、しかも製造コストが低く、記録密度が高いメモリ装置を提供することにある。
【０００８】
【発明の概要】
本発明者等は、
（１）各プローブと、プローブにそれぞれ対応するＷ／Ｒ回路、プローブ駆動回路等の種々の回路とを一連の成形プロセスにより同一基板上に成形するようにすれば、プローブおよび上記回路を近接配置することができるので、上記各プローブについての「高い並列性」は損なわれない、
（２）１本のバスで、複数のＷ／Ｒ回路等と周辺回路との間の信号のやり取りを行うようにすれば、プローブの高密度化は損なわれない、
（３）プローブの動作機構として適切なものを選定することで、プローブに近接して設けるべき回路（たとえば、検出回路を省略できるＷ／Ｒ回路、プローブ駆動回路等）を簡素化でき、更にプローブの高密度化を図ることができる、
等の知見に基づき本発明をなすに至った。
【０００９】
すなわち、本発明のメモリ装置は、
表面にメモリ媒体が形成されたメモリ基板と、
以下の（ａ）〜（ｄ）の構成要素、
（ａ）前記メモリ媒体に対して情報の読出し書込みを行うための複数の導電性針を持つプローブ、
（ｂ）前記各導電性針を、前記メモリ媒体表面上のそれぞれの所定位置に一斉に位置決めするための位置決め装置、
（ｃ）前記各導電性針を介して前記メモリ媒体に対して情報の読出し書込みを行うためのＷ／Ｒ回路、
（ｄ）前記メモリ媒体表面と前記導電性針の先端とを接触状態に置くための、該各導電性針ごとに設けられたプローブ駆動回路、
を含むプローブ装置と、
を備えてなり、
前記プローブと前記Ｗ／Ｒ回路と前記プローブ駆動回路とが、モノリシック半導体プロセスにより、前記プローブ装置上に近接配置して形成されてなることを特徴とする。なお、このようにして、近接配置された、プローブとＷ／Ｒ回路とプローブ駆動回路との組みを、以下「プローブセル」とも言う。
【００１０】
本発明では、プローブセルは一つのメモリ装置につき複数、好ましくは多数（たとえば、一つのメモリ装置あたり１０万個）設けられる。プローブセルを多数とすることで、単位時間あたりの情報の読出し書込み量が飛躍的に増大する。プローブセルの配置は一次元配列であってもよいし、二次元配列であってもよいが、通常、高記録密度化等の観点から二次元配列とされる。
【００１１】
本発明では、プローブセルは、モノリシック半導体プロセスおよびマイクロマシーニングによる一連の工程により製造される。したがって、各プローブおよびこれに付随する回路の製造工程が、従来のものと比較して飛躍的に簡素化され、メモリ装置全体としての低コスト化が図れる。
また、特にＷ／Ｒ回路と各プローブとは近接しているので、各プローブについての「高い並列性」が保障される。しかも、Ｗ／Ｒ回路と各プローブとの距離は全てのプローブについて同一とすることもできるので、配線のストレー容量が従来に比較して極めて小さくなり、ノイズの影響を飛躍的に低減できる。加えて、本発明では、プローブセルが上述したようにモノリシック半導体プロセスおよびマイクロマシーニングによる一連の工程により製造されるので、プローブセルおよび該セルを構成する回路の構成上のバラツキが少なくなる。
【００１２】
Ｗ／Ｒ回路と周辺回路との間の信号伝達には、通常バスライン方式が採用される。情報の読出し書込み速度は、通常のバスラインのデータ転送速度と比較するとかなり低速である。したがって、１本のバスラインを、１００以上のプローブセルで共用できる。したがって、バスラインによりプローブの高密度化が阻害がされると言った問題は生じない。
【００１３】
本発明において、プローブとして、静電気力により動作するもの、および圧電力（バイモルフ型）により動作するものが用いられる。
【００１４】
静電気力により動作するプローブは、バイモルフにより動作するプローブよりも構造が単純である。静電気力により動作するプローブでは、メモリ基板をプローブ駆動用の電極とし、該電極とプローブとの間に静電気力を発生させ、これによりプローブを動作させることができる。静電気力により動作するプローブは、マイクロアクチュエータ機構を有しており、基本的にはカンチレバーである。カンチレバーでは、斥力制御するよりは引力制御する方が、導電性針の制御を効率良く行うことができる。
【００１５】
本発明におけるプローブ装置を製造する場合、種々の層構造のウェーハが使用される。
通常は、この種のウェーハとして、ウェーハ製造メーカから容易に入手できる、シリコン（Ｓｉ）表面層，酸化シリコン（ＳｉＯ_２）中間層，シリコン裏面層からなるウェーハが用いられる。このウェーハを用いることにより、シリコン表面層を用いてプローブの本体部分（梁部分）を形成することができる。
また、本発明におけるプローブ装置を、バルクシリコンウェーハを用いて製造することもできる。この場合、プローブ本体部分は、通常、シリコン層上に形成した酸化シリコン層上に積層したポリシリコンを用いて形成される。
【００１６】
また、本発明のメモリ装置では、メモリ基板に対して平行な羽根を持つ補助電極（本発明においては、「電極フィン」とも言う）を設けることができる。このプローブでは、通常、電極フィンはメモリ基板側に向けて所定高さで形成する。これにより、プローブ装置に形成された回路の凹凸にかかわらず、プローブの駆動を容易ならしめることができる。
【００１７】
ところで、同一基板上に、プローブと種々の回路（Ｗ／Ｒ回路等）を形成する場合、トランジスタ等の回路要素は、プローブ装置の基板面上（たとえば、ウェーハの元々の表面層上）に厚みを持って形成される。
このため、前記シリコン表面層やポリシリコンを用いてプローブを形成する場合、メモリ媒体とプローブとの間の距離を大きく取らざるを得ない。この結果、プローブとメモリ基板との間に静電気力を発生させて、該プローブを引力制御する場合には、駆動力が小さくなり、良好な制御を行うことができないと言った不都合も生じ得る。
本発明においては、上記のような不都合は、プローブに羽根を持つ補助電極、すなわち電極フィンを形成し、この電極フィンとメモリ基板との間に電圧を与えてプローブを駆動することで解決される。
【００１８】
プローブの先端には、メモリ媒体に情報を書き込み、またメモリ媒体に記録された情報を読み取るための導電性針がメモリ媒体に向けて設けられる。本発明においては、この導電性針の先端を、均一な横断面を持つ柱状体とすることができる。この場合には、導電性針が仮に擦り減ったとしても、記録媒体に接触する導電性針先端の面積が変化しない。したがって、読出し書込み時にエラーが生じる可能性は極めて小さくなる。
【００１９】
本発明のメモリ装置において、メモリ基板は、たとえば、基材層，メモリ媒体層等との積層体により構成される。ここで、基材層としてとたえばシリコンが用いられる。メモリ媒体層としては、導電性針からの電気的な刺激により書込みが可能であり、また書き込まれた情報を電気的に検出できる種々の材料が用いられる。たとえば、メモリ媒体として、導電性針によりメモリ媒体表面に電子を与えたときに前記メモリ媒体表面に電子がトラップされるような材料を用いてもよいし、導電性針に与えられた電位によりメモリ媒体が分極するような材料を用いてもよい。具体的には、メモリ媒体として、誘電体、強誘電体等の材料が使用される。
【００２０】
ところで、メモリ基板は、製造工程等において熱膨張，熱収縮等に伴う反りが生じる場合がある。メモリ基板にこのような反りが生じると、メモリ媒体と針先端との間隔がプローブにより異なってしまう。このような場合には、プローブの制御が複雑となり、たとえばメモリ媒体の反りの度合いに応じて、メモリ媒体と針の先端との距離制御や接触圧制御を行う必要が生じる。また、このような反りはメモリ基板にとっては致命的となることも多い。
メモリ基板の上記の反りを防止ないし低減させるためには、メモリ基板を厚くすればよいが、この場合にはメモリ基板が重くなる。この結果、メモリ媒体を移動してプローブの位置決めを行う機構を持つメモリ装置では、情報の読出し書込みを高速に行うことができなくなると言った問題も生じる。
【００２１】
本発明のメモリ装置においては、前記メモリ基板に複数の格子状の分離溝を形成することで、メモリ基板の反りを大幅に低減することができる。このメモリ媒体の表面には複数の記録領域（一つの導電性針がアクセスする範囲が一つの記録領域に対応する）が複数形成されるが、通常、分離溝はこの記録領域の境界に位置するように形成される。分離溝を形成した本発明におけるメモリ基板では、メモリ基板を厚くする必要はない。これにより、メモリ基板の軽量化を図ることができる。たとえば、メモリ媒体を移動させることによりプローブの位置決めを行う場合においても、高速な情報の読出し書込みが可能となる。
【００２２】
導電性針は、前述したように、メモリ媒体表面の所定の記録領域に電気的な刺激を与えて情報の書込みを行い、また該記録領域に書き込まれた情報を通常電気的に検出する役割をなす。メモリ媒体が強誘電体である場合には、導電性針は強誘電体のメモリ媒体表面に接触して該表面の分極の極性を検出し（通常、破壊読出しにより記録情報を取得し）、あるいは該メモリ媒体表面を所望の極性で分極させる（すなわち、情報を記録する）。
【００２３】
情報の読出し書込みに際し、プローブ装置を構成する各プローブの導電性針は、位置決め装置によりメモリ媒体表面の所定の位置に一斉に位置決めされる。この位置決め装置には、Ｘ−Ｙ方向（メモリ媒体表面に平行な面における方向）への制御機構（以下、「Ｘ−Ｙ制御機構」と言う）が含まれる。Ｘ−Ｙ制御機構により、メモリ媒体表面に沿ったプローブの移動が行われる。
【００２４】
ここで、位置決め装置は、プローブの導電性針を、メモリ基板に対して相対的にＸ，Ｙ方向に移動できればよい。たとえば、メモリ基板を静止させておきプローブを移動させてもよいし、逆にプローブを静止させておきメモリ基板を移動させてもよい。また、たとえばメモリ基板をＸ方向に移動させ、プローブをＹ方向に移動させることもできる。前記プローブのＸ−Ｙ制御（または前記位置決め等に伴うＺ制御）は、たとえば圧電材（ピエゾ素子）を用いた周知の制御技術を用いて達成できる。
【００２５】
プローブの導電性針が、メモリ媒体に接触した状態で、情報の読出し書込みを行う場合には、メモリ媒体表面と導電性針先端との距離検出や距離制御は必要ない。この場合には、プローブ駆動回路は、前記導電性針先端に加わる斥力が前記導電性針の先端原子の結合力を超えないように、プローブを制御することができる。これにより、導電性針の摩耗や損傷が防止される。また、この場合には、読出しや書込みに際して、導電性針に加わる斥力を上記結合力よりも小さくすることで、導電性針の摩耗や損傷を防ぐことができる。
なお、導電性針の先端を、均一な横断面をもつ柱状体とすることで、仮に導電性針が摩耗したとしても、メモリ媒体との接触面積が変化しないので、読出しエラー等の支障が生じることはない。
【００２６】
たとえば、メモリ媒体が強誘電体である場合には分極の極性を検出する。具体的には、通常、導電性針に正または負の適宜の電圧を印加し、該電圧印加に対応する電流応答（たとえば、電流値の変化や電流の積分値等）をセンスアンプ等の適宜の手段により検出する。これにより、前記電流応答が前記電圧印加による分極反転を伴うものなのか、あるいは伴わないものなのかを識別することができる。このような破壊読出しを行う場合には、読出し後に破壊されたデータの再書込みが行われる。
【００２７】
導電性針に加わる斥力は、導電性針先端の一つ以上の原子に分散しているので、導電性針先端の原子間結合力が上記斥力よりも仮に小さい場合であっても、導電性針の摩耗や損傷が生じるとは限らない。
たとえば、導電性針先端の材料が、ＳｉＣである場合には、上記斥力をたとえば約６ｎＮ以下にすれば、導電性針の摩耗や損傷の発生率を飛躍的に低減することができる。上記斥力の値をたとえば約１ｎＮ以下とした場合には、上記摩耗や損傷の発生を、導電性針先端の材料によらず、実用的レベルにまで低減することができる。
【００２８】
なお、導電性針を、メモリ媒体表面と導電性針との接触が連続的である（すなわち、位置決めのために移動することきも接触している）ように制御することができる。換言すると、導電性針がメモリ媒体表面に接触した状態で、プローブをＸ−Ｙ方向に移動させ、導電性針が記録領域の所定点に位置したときにＷ／Ｒ回路により情報の読出し書込みを行うようにすることができる。また、メモリ媒体表面と前記導電性針との接触が間欠的となるようにメモリ媒体または導電性針を制御することもできる。なお、メモリ装置以外の走査型プローブ顕微鏡等の、導電性針を有する装置にも上記のプローブを適用することができる。
【００２９】
【実施例】
図１は、プローブ装置の一例を示す図である。図１において、プローブ装置１には、プローブ２がアレイ状に形成され、該プローブ２に対応する、Ｗ／Ｒ回路３１とプローブ駆動回路３２とが、それぞれプローブ２に近接して設けられている。ここで、プローブ２、Ｗ／Ｒ回路３１およびプローブ駆動回路３２とがプローブセル４を構成している。また、プローブ装置１の表面には、バスライン５が形成されている。Ｗ／Ｒ回路３１およびプローブ駆動回路３２は、このバスライン５とプローブ装置１に形成された図示しない端子とを介して、プローブ装置１の周辺に設けられた回路と信号のやり取りを行う。本発明のメモリ装置では、プローブ２，Ｗ／Ｒ回路３１，プローブ駆動回路３２，バスライン５等は、後述するように、モノリシック半導体プロセスにより形成される。
【００３０】
図２には、図１に示したプローブ１の一つが詳細に示されている。図２のプローブ装置１は、たとえば半導体表面層１Ａ、絶縁体中間層１Ｂおよび半導体裏面層１Ｃからなるウェーハにより製造することができる。
本実施例では、プローブ２の本体２１は、カンチレバー（平板状長手梁）により構成され、プローブ本体２１は基板面Ｓ（本実施例では、絶縁体中間層１Ｂ表面）から張り出して形成されている。プローブ本体２１の先端には、導電性針２２が形成され、該導電性針２２の先端２２ａは均一な横断面を持つ柱状体となっている。また、プローブ本体２１は、プローブ駆動回路３２（図１参照）に接続されている半導体層ａ（前記半導体表面層１Ａにより形成される）と、この半導体層ａの上面に形成された絶縁体層ｂとを有し、この絶縁体層ｂの上面には、メタル配線層ｃが形成されている。このメタル配線層ｃにより、導電性針２２とＷ／Ｒ回路３１（図１，図２参照）とが電気接続される。
【００３１】
プローブ本体２１は、溝２３上に張り出して形成されており、溝２３の底部には、半導体裏面層１Ｃが露出している。この半導体裏面層１Ｃと半導体電極層ａとは絶縁体中間層１Ｂにより絶縁されている。半導体層ａは駆動用電極Ｐ１を形成し、溝２３の底面（半導体裏面層１Ｃの露出面）は駆動用電極Ｐ２を形成している。
【００３２】
また、溝２３の長手部分に沿った基板面には、一対の補助電極Ｐ３，Ｐ３（前記半導体裏面層１Ａにより作られる）が形成されている。図３（Ａ）に示すように、電極Ｐ１，Ｐ２，Ｐ３は、プローブ駆動回路３２に電気接続される。同図（Ａ）では、プローブ駆動回路３２は、電極Ｐ１，Ｐ２が「−」極に、補助電極Ｐ３が「＋」極となるように結線され、Ｐ１，Ｐ２と、Ｐ３との間に適宜の電圧Ｖを与えて、所望の制御を行うことができる。
【００３３】
図４は、本発明のメモリ装置の説明図である。図４には、前述のあるいは後述するプローブ装置１（および該基板１に形成されたプローブセル４）、ならびにメモリ基板７が示されている（メモリ基板７については一部切り欠いて示す）。図４において、プローブ（たとえば、図１，図２等の符号２参照）の各導電性針（図１，図２等の符号２２参照）は、位置決め装置９１を用いてメモリ基板７の表面層をなすメモリ媒体７１の所望位置に一斉に位置決めされる。プローブ装置１とメモリ基板７の相対移動距離は、最大で前記導電性針２２の間隔分あれば足りる。
【００３４】
上記位置決めに際して、図４では位置決め装置９１を用いてメモリ基板７をＸ−Ｙ制御する場合を示しているが、プローブ装置１をＸ−Ｙ制御するようにしてもよい。また、たとえば、メモリ基板７をＸ制御し、プローブ装置１をＹ制御するようにしてもよい。なお、図４では位置決め装置９１は概念的に示されており、現実のものとは異なる。
【００３５】
本発明のメモリ装置においては、上記メモリ基板７を、静電気力によりプローブと相互作用する電極とすることができる。この場合には、プローブは、メモリ基板７との間の静電気力により引力制御される。通常は、プローブを制御する場合には、斥力制御するより、引力制御した方がプローブを小さな電圧で制御することができる。
【００３６】
ところで、図１および図２に示したプローブ本体２１の場合には、通常、Ｗ／Ｒ回路３１およびプローブ駆動回路３２が、プローブ装置１の基板面Ｓ（図２参照）よりも上方に突出して形成される。このため、プローブ本体２１とメモリ基板７との距離が大きくなり、上記引力制御によりプローブ２１を駆動しようとしても、プローブ２を良好に制御できない場合がある。
【００３７】
このような場合には、図５に示すように、プローブ本体２１先端のメモリ基板７側に、該メモリ基板７に対して平行な羽根を持つ補助電極（電極フィンＰＦ）を、所定高さで形成することができる。なお、この場合には、図２に示した補助電極Ｐ３は設けられず、電極フィンＰＦとメモリ基板７に形成される電極ＰＭ（図４参照）との間で引力制御が行われる。上記のような電極フィンＰＦを設けることにより、プローブ２を小さな電圧で制御することが可能となる。図５では、プローブ本体２１は、図２と同様、半導体層ａと、絶縁体層ｂと、絶縁体層ｂの上面に形成されたメタル配線層ｃとからなる。半導体層ａは、電極フィンＰＦとプローブ駆動回路３２とを電気接続する。また、メタル配線層ｃが導電性針２２とＷ／Ｒ回路３１とを電気接続する。
【００３８】
プローブ２を引力制御する場合の電極フィンＰＦ，電極ＰＭの極性を図３（Ｂ）に示す。ＰＦ、ＰＭは、プローブ駆動回路３２に電気接続される。同図（Ｂ）では、プローブ駆動回路３２は、ＰＭが「−」極に、ＰＦが「＋」極となるように結線され、ＰＭとＰＦとの間に適宜の電圧Ｖを与えて、所望の制御を行うことができる。
【００３９】
図１に示したように、本発明のメモリ装置では、Ｗ／Ｒ回路３１およびはプローブ駆動回路３２がプローブ２に近接して設けられている。したがって、これら回路（特に、Ｗ／Ｒ回路９）とプローブとの間の配線長さは極めて短いので、ストレー容量やノイズの影響は殆ど無視できる。
【００４０】
ところで、図１，図２および図５に示した平板状長手梁型のプローブ２は、一点支持によりプローブ装置１の基板面Ｓ（図２，図５参照）から張り出しているため、該プローブ２が該基板面Ｓに平行な方向に撓み、導電性針２２の位置が、該プローブ２の支点を中心にずれることがある。
【００４１】
このような不都合を解消するために、図６に示すようなＬ字形梁をプローブとするプローブ装置１が用いられる。図６におけるプローブ装置１は、プローブ２がＬ字形状をなしている以外、Ｗ／Ｒ回路３１、プローブ駆動回路３２、プローブセル４、バスライン５等は、図１のプローブ装置１と同様であり、またこれらがモノリシック半導体プロセスにより形成されることも、図１のプローブ装置１と同様である。
【００４２】
図７には、図６に示したプローブ２の一例が詳細に示されている。プローブ２の本体２１はプローブ装置１から張り出した第１，第２の腕２１Ａ，２１ＢからなるＬ字形梁により構成されている。なお、図１７では、プローブ本体２１の支点部分の図示は省略してある。
【００４３】
プローブ本体２１は、溝２３上に張り出して形成されており、溝２３の底部には、半導体裏面層１Ｃが露出している。上記二つの腕２１Ａ，２１Ｂは半導体表面層１Ａにより形成されている。ここでは、第１，第２の腕２１Ａ，２１Ｂは共にＮ形半導体である。第１，第２の腕２１Ａ，２１Ｂの境界部にはＰ形領域２１０が形成され、第１，第２の腕２１Ａ，２１Ｂは、Ｐ形領域２１０を介して絶縁状態で当接している。
【００４４】
第１の腕２１Ａの裏面が、プローブ２の駆動用電極Ｐ１となる。第２の腕２１Ｂの頂部側端には、導電性針２２が形成されている。該導電性針２２の先端２２ａは均一な横断面を持つ柱状体に形成され、この先端２２ａがメモリ媒体７１（図４参照）との接触を行う。
【００４５】
図７では、半導体裏面層１Ｃが露出した面のうち、第１の腕２１Ａに対応する部分が、第２の電極Ｐ２を形成している。また、第１の腕２１Ａがある側の溝２３に沿った基板面Ｓ上には、一対の補助電極Ｐ３，Ｐ３（前記半導体表面層１Ａにより形成される）が形成されている。電極Ｐ１，Ｐ２，Ｐ３は、図２のプローブ２に関して既に示した図３（Ａ）のような結線によりプローブ駆動回路３２（図６参照）に接続されている。
【００４６】
また、導電性針２２は、第２の腕２１Ｂ（これ自体が配線の役割をなす）および図示しない配線を介してＷ／Ｒ回路３１（図６参照）に接続されている。プローブ本体を、図２や図５に示したような積層構造とすると、製造時に該プローブ本体に反りが生じ実用的な使用ができない場合があるが、図７に示した構造のプローブ本体２１は、単層構造をなすので実用上問題となる反りが生じることはない。
【００４７】
図６および図７に示したプローブ２は、図４に示したような位置決め装置９１により所定位置に位置決めされ、プローブ駆動回路３２により斥力制御される。また、図６および図７に示したプローブ２は、Ｌ字形梁の頂部が、二つの腕３１Ａ，３１Ｂの支持部を支点として動作する。すなわち、導電性針２２がメモリ媒体６１の表面に対して垂直に動作はするが、該表面に対して水平に動作することはない。したがって、プローブ本体２１が基板面Ｓに平行な方向に撓み導電性針２２の位置がずれると言った問題は生じないので、導電性針２２の位置決めが正確に行われる。
【００４８】
図６および図７に示したプローブ２についても、図５で述べた電極フィンＰＦを用いて、メモリ基板７（図４参照）との間で引力制御を行わせることができる。この場合には、図８に示すように、電極フィンＰＦは第１の腕２１Ａに設けられる。なお、この場合には、図７に示した補助電極Ｐ３は設けられず、図３（Ｂ）に示したと同様の結線により、電極フィンＰＦと上記メモリ基板７に形成された電極ＰＭとの間で引力制御が行われる。
【００４９】
図７および図８に示すプローブ２を用いたメモリ装置も、図２，図５に示したプローブ２を用いたメモリ装置と同様、Ｗ／Ｒ回路３１およびプローブ駆動回路３２がプローブ２に近接して設けられている。したがって、ストレー容量やノイズの影響は殆ど無視できる。
【００５０】
しかも、図７および図８に示したプローブ２を用いたメモリ装置では、第２の腕２１Ｂは、第１の腕２１Ａから空間的に離れている。したがって、配線として機能する第２の腕２１Ｂに生ずるストレー容量は殆ど無視できる。
【００５１】
図８に示すプローブ２の製造工程の一例を図９〜図１８により説明する。
（１−１）半導体表面層１Ａ、絶縁体中間層１Ｂ、半導体裏面層１ＣからなるＳＯＩウェーハを用意する。このＳＩＯウェーハは、たとえばウェーハはり合わせ技術等の周知のＳＩＯ技術により製造されるもので、特殊なものではない。
【００５２】
（１−２）図９に示すように、半導体表面層１Ａのパターニングにより、プローブ本体２１の第１，第２の腕２１Ａ，２１Ｂとなる第１，第２の部分２１Ａ′，２１Ｂ′、該第１，第２の部分２１Ａ′，２１Ｂ′に接続される端子ＴｐＡ，ＴｐＢとなる部分，第１の部分２１Ａ′と端子ＴｐＡとを接続する配線ＬＡ，第２の部分２１Ｂ′と端子ＴｐＢとを接続する配線ＬＢ、ならびにプローブ駆動回路（後述するように、本実施例ではＣＭＯＳＦＥＴである）のシリコン基板Ｍと端子Ｔｄ，Ｔｓとなる部分を形成する。
【００５３】
（１−３）第１，第２の部分２１Ａ′，２１Ｂ′に、イオン注入を行いＮ形領域とＰ形領域（図１０のＰ形領域２１０部分）とを形成する。なお、同図では、プローブ駆動回路の図示は省略する。Ｎ形領域のイオン注入量は、配線として必要な導電性が確保できるだけ行えばよく、通常１０^１７〜１０^１８ｃｍ^−３程度でよい。Ｐ形領域のイオン注入量は、ＰＮＰ接合による電気的絶縁が充分に得られる量とする。通常、１０^１８ｃｍ^−３程度でよい。各領域のドーピング濃度を余り高くすると、プローブ本体に反りが生じる場合があるが、ドーピング濃度を上記の値程度とすることで、プローブ本体の反りは充分に抑制される。このイオン注入後の状態を図１０に示す。
（１−４）上記ＣＭＯＳＦＥＴのゲート酸化膜を形成する。
【００５４】
（１−５）たとえば、ＬＰＣＶでポリシリコン層の堆積を行い、ＣＭＯＳＦＥＴのシリン基板Ｍ部分にドーピングを行う。
【００５５】
（１−６）ポリシリコン層のパターニングを行う。このパターニングにより、ＣＭＯＳＦＥＴのゲート電極Ｇ、該電極Ｇのゲート端子Ｔｇを形成する（これら電極Ｇ、端子Ｔｇ以外のポリシリコン層は全て除去される）。
なお、ＭＯＳＦＥＴのＮ^＋拡散領域を形成するに際して、配線ＬＡ，ＬＢ部分もＮ^＋拡散領域としておく。これにより、プローブ本体２１と後述するメタル配線（（１−２０）参照）との良好なコンタクトを得ることができる。Ｎ^＋拡散後のプローブ本体２１部分のドーピングの状態を図１１（Ａ）に示し、同図（Ｂ）は同図（Ａ）のＡ−Ａ′線の断面図を示し、同図（Ｃ）は同図（Ａ）のＢ−Ｂ′線の断面図を示していた。
【００５６】
（１−７）ＳｉＯ_２層ｄを、たとえば０．４μｍ程度堆積する。
【００５７】
（１−８）電極フィンＰＦを形成する部分に、幅がたとえば０．４４μｍ程度の孔Ｈｆを開孔する。電極フィンＰＦ形成用の孔Ｈｆを開けた後の状態における、断面図（図１１（Ａ）のＡ−Ａ′線に相当する線の断面図）を図１２に示す。
【００５８】
（１−９）Ｎ形ポリシリコン層ｅをたとえば０．１μｍ程度堆積する。
【００５９】
（１−１０）Ｎ形ポリシリコン層ｅのパターニングにより、電極フィンＰＦを形成する。電極フィンＰＦのパターニング後の前記Ａ−Ａ′線に相当する線の断面図を図１３に示す。
【００６０】
（１−１１）ＳｉＯ_２層ｆをたとえば０．２μｍ程度堆積する。
【００６１】
（１−１２）導電性針２２を形成する部分に、径がたとえば０．２μｍ程度の孔Ｈｎを開孔する。孔Ｈｎを開孔した後の前記Ａ−Ａ′線に相当する線の断面図を図１４に示す。
【００６２】
（１−１３）Ｎ形ポリシリコン層をたとえば０．１５μｍ程度堆積する。
【００６３】
（１−１４）このＮ形ポリシリコン層を、たとえば０．１５μｍよりやや大きい厚さ程度分エッチング除去する。これにより、導電性針２２の本体部分が形成される。
【００６４】
（１−１５）レジスト層ｇを、たとえば０．１μｍ程度形成する。
【００６５】
（１−１６）レジスト層ｇの導電性針２２の先端部２２ａを形成する部分に、たとえば、電子ビームリソグラフィー，イオンビームリソグラフィー，Ｘ線リソグラフィー等による所定径（本実施例では３０ｎｍ程度）の孔Ｈｔを開ける。これと共に、該孔の他に慣用のリフトオフプロセスを容易にするために、ウェーハの所望の部分にダミー用の孔Ｈｄｕｍを少なくとも１つ適切に配置する。これらの孔Ｈｔ，Ｈｄｕｍを開孔した後の状態を示す断面図を図１５に示す。
【００６６】
（１−１７）導電性針２２の先端部２２ａの材料からなる層（（１−２１）の工程におけるＳｉＯ_２のエッチングの際に侵されない材料からなる層、本実施例ではＩｒ層ｈ）を５０ｎｍ程度形成する。このＩｒ層ｈの形成は、異方性膜堆積により行われる。これにより、導電性針２２が形成される。
【００６７】
（１−１８）リフトオフプロセスによりレジスト層ｇの剥離を行う。図１６（Ａ）〜（Ｄ）はリフトオフのプロセスを示す説明図である。図１６（Ａ）は、レジスト層ｇに開けられたダミー用の孔Ｈｄｕｍ（上記（１−１６）参照）の近傍を示し、図１６（Ｂ）はＩｒ層ｈが堆積した状態（上記（１−１７）参照）を示している。図１６（Ｂ）のＩｒ層ｈに対して、図１６（Ｃ）に示すような等方性エッチングを施す。これにより、レジスト層ｇが溶け出し、図１６（Ｄ）に示すようにレジスト層ｇ上に形成されていたＩｒ膜ｈが剥離する。上記リフトオフプロセス後の状態を図１７に示す。
【００６８】
（１−１９）ＳｉＯ_２層をたとえば０．１μｍ程度堆積する。
【００６９】
（１−２０）通常のメタライゼーションプロセスにより、必要な部分にメタル配線を施す。
【００７０】
（１−２１）等方性エッチングにより、レジスト層ｇおよびプローブ２の下面の絶縁体中間層１Ｂ（ＳｉＯ_２）を除去する。これにより、図８に示したプローブ２が製造される。
【００７１】
図９〜図１７で説明した製法では、Ｌ字形梁を持つプローブ２を、半導体表面層１Ａ、絶縁体中間層１Ｂ、半導体裏面層１ＣからなるＳＯＩウェーハにより製造したが、以下に示すように、Ｌ字形梁を持つプローブ２をバルクウェーハを使用して製造することもできる。
【００７２】
（２−１）Ｗ／Ｒ回路，プローブ駆動回路のＭＯＳＦＥＴのゲート電極の形成までを、通常のＣＭＯＳプロセスにより行う。ここで、プローブ領域は、素子間分離領域としておく。
【００７３】
（２−２）プローブ本体２１として使用される第２ポリ膜を堆積する。
【００７４】
（２−３）（１−３）〜（１−６）と同様の工程を、第２ポリ膜に対して施す。このとき、プローブ本体２１の第１，第２の腕２１Ａ，２１Ｂとなる第１，第２の部分とＷ／Ｒ回路３１，プローブ駆動回路３２との接続は周知の方法により適宜行う。たとえば、第２ポリ膜と、ＭＯＳＦＥＴのゲート電極配線またはＮ^＋拡散層とを直接コンタクトホールで接続してもよいし、後の工程においてメタルを介して配線してもよい。
【００７５】
（２−４）（１−７）以降と同様の工程を行う。これにより、Ｌ字形梁を持つプローブ２が製造される。
【００７６】
上記の（１−１）〜（１−２１）、あるいは（２−１）〜（２−４）では、プローブとプローブ駆動回路の形成方法を中心に説明し、Ｗ／Ｒ回路、バス等についての形成方法については説明を省略した。また、チャンネルイオン注入等のいくつかの工程を省略した。しかし、当業者であれば、上記の製造工程を理解することにより上記工程中に、Ｗ／Ｒ回路、バス等の形成工程、イオン注入等の工程を付加することができることは自明である。さらに当業者であれば、以上の説明に基づき、適当なモノリシック半導体プロセスおよびマイクロマシーニング技術により、本発明のメモリ装置のプローブ装置１を製造することができることも自明である。
【００７７】
ところで、図２，図５、図７，図８に示したプローブ２では、該プローブ２が動作したときに、図１８（ｉ）および（ｉｉ）に示すように、プローブ装置１の基板面Ｓに対して平行な方向に、導電性針先端２１ａの位置にずれが生じる場合がある。なお、図１８（ｉ）は図２または図７に示すプローブ２が駆動される前の状態を、（ｉｉ）は該プローブ２が駆動された後の状態を表している。
この位置ずれが問題となる場合には、図１９に示すように、プローブ本体２１を、腕２１１，２１２からなる折り返し梁により構成することができる。
【００７８】
図１９では、腕２１１の終端部は、プローブ装置１の基板に固定されている。また、導電性針２２が折り返し梁の他方の終端部の頂部に、メモリ基板７（図４参照）に向けて取り付けられている。電極Ｐ１は、腕２１１，２１２の裏面に設けられる。図１９に示すプローブ２は、プローブ２が折り返された形状となっている以外は、図２に示したプローブ２と略同様の構成となっている。
【００７９】
図２０は、図１９に示すプローブ本体２１の腕２１２に電極フィンＰＦを設けた場合を示している。図２０に示すプローブ２は、プローブ２が折り返された形状となっている以外は、図５に示したプローブ２と略同様の構成となっている。
【００８０】
図２１は、図２０に示した折り返し梁を１対（左右対称のもの）使用して、それぞれの腕の先端を結合した形状をなすプローブ２を示している。プローブ本体２１は、プローブ装置１の基板面Ｓに平行に張り出した、腕２１１、２１２、２１３、２１４とからなる。腕２１１と腕２１２とは平行であり、腕２１３と腕２１４とは平行であり、これら各腕２１１〜２１４によりプローブ本体２１が構成される。そして、腕２１１，２１３のＬ字形梁の頂部側がプローブ装置１の基板に固定されている。
【００８１】
また、導電性針２２が、腕２１２，２１４のＬ字形梁の頂部に、取り付けられている。電極Ｐ１は各腕２１１〜２１４の下面に形成されている。また、各腕２１１〜２１４には、導電性針２２とＷ／Ｒ回路とを接続するためのメタル配線層ｃが設けられている。
【００８２】
図２２は、図２１に示した折り返し構造のプローブに、図８のプローブのＮＰＮ絶縁構造を応用した電極フィン付のプローブ２を示している。この電極フィンＰＦは、メモリ基板７（図４参照）との間で静電気力による引力制御を行う。図２０や図２１に示したような積層構造のプローブ本体を用いるた場合には、図２や図５の場合と同様、製造時に反りが生じ実用的な使用ができない場合がある。しかし、図２２に示した構造のプローブ本体２１は単層構造をなすので、図８のプローブと同様、実用上問題となる反りが生じることはない。
【００８３】
図１９〜図２２のようにプローブを折り返し梁形状とすることで、図２３（ｉ）および（ｉｉ）に示すように、プローブ本体２１の動作の大小によらず、導電性針２２ａの前記した位置ずれが殆ど生じないようにできる。なお、図２３（ｉ）は図１９に示すプローブ２が駆動される前の状態を、（ｉｉ）は該プローブ２が駆動された後の状態を表している。
【００８４】
本発明のメモリ装置に適用されるメモリ基板２としては、メモリ媒体２１が表面に形成された平板状のもの、該平板状のメモリ媒体に格子溝が形成されたもの等、種々の構成のものが用いられる。
【００８５】
図２４（Ａ）および（Ｂ）は、本発明のメモリ装置に適用される表面に格子溝が形成されたメモリ基板７の一例を示す断面模式図および平面模式図である。
メモリ基板７（Ｓｉ基板）は厚さ１０〜１００μｍ程度、１辺１ｃｍ程度の方形タイル状をなしている。メモリ基板７は、基材７２とメモリ媒体７１が積層して形成されている。メモリ基板７には全面にわたり分離溝７３が形成されている。
【００８６】
一般に、メモリ基板は、薄すぎると、その製造の際の熱膨張や熱収縮による歪が生じやすいが、図２４（Ａ），（Ｂ）に示したメモリ基板７は、その表面に分離溝７３が形成されているので、該メモリ基板７が薄くても実際上問題となる程の反りが生じることはない。これにより、位置決め装置９１（図４参照）がメモリ基板７を移動させる構成をとる場合には、軽量化によるメモリ基板７の高速な移動が可能となる。なお、分離溝７３はフォトリソグラフィー，エッチング等により形成できる。
【００８７】
上記分離溝７３は、通常はメモリ媒体７１の記録領域（一つのプローブがアクセスする範囲）とこれに隣接する記録領域との境界に位置するように形成することが好ましい。分離溝７３の間隔は、大きすぎると反りを所望程度にまで低減できない。また、分離溝７３は、通常すべての記録領域の上記境界に形成される。分離溝７３の間隔が小さすぎると、該分離溝７３が隣接する記録領域の境界に位置することが不可能となる等の不都合が生じる。
製造の際の熱膨張や熱収縮による反りが問題となる場合、上記分離溝７３の深さは、メモリ基板７の厚さの半分程度あるいはそれ以上の深さに形成することもできる。
【００８８】
以上述べたように、本発明のメモリ装置は、〔１〕表面にメモリ媒体が形成されたメモリ基板と、
以下の（ａ）〜（ｄ）の構成要素、
（ａ）前記メモリ媒体に対して情報の読出し書込みを行うための導電性針を持つプローブ、
（ｂ）前記各導電性針を、前記メモリ媒体表面上のそれぞれの所定位置に一斉に位置決めするための位置決め装置、
（ｃ）前記各導電性針を介して前記メモリ媒体に対して情報の読出し書込みを行うためのＷ／Ｒ回路、
（ｄ）前記メモリ媒体表面と前記導電性針の先端とを接触状態に置くための、該各導電性針ごとに設けられたプローブ駆動回路、
を含むプローブ装置と、
を備えたメモリ装置において、
前記プローブと前記Ｗ／Ｒ回路と前記プローブ駆動回路とが、モノリシック半導体プロセスにより、前記プローブ装置上に近接配置して形成されてなることを特徴とするものであり、以下のような好適な実施態様を有している。
【００８９】
〔２〕前記プローブは、静電気力により動作するものであることを特徴とする〔１〕に記載のメモリ装置。
【００９０】
〔３〕前記メモリ基板が、静電気力により前記プローブと相互作用する電極であることを特徴とする〔２〕に記載のメモリ装置。
【００９１】
〔４〕前記メモリ基板に対して平行な羽根を持つ補助電極（電極フィン）が、前記プローブの前記メモリ基板側に所定高さで形成されてなることを特徴とする〔３〕に記載のメモリ装置。
【００９２】
〔５〕プローブ装置が、シリコン表面層，酸化シリコン中間層，シリコン裏面層からなるウェーハから製造され、前記プローブが前記ウェーハのシリコン表面層により形成されてなることを特徴とする〔１〕〜〔４〕の何れかに記載のメモリ装置。
【００９３】
〔６〕前記プローブは、圧電力（具体的にはバイモルフの発生する力）により動作するものであることを特徴とする〔１〕または〔５〕に記載のメモリ装置。
【００９４】
〔７〕前記導電性針の先端が、均一な横断面を持つ柱状体であることを特徴とする、〔１〕〜〔６〕の何れかに記載のメモリ装置。
【００９５】
〔８〕前記Ｗ／Ｒ回路は、前記メモリ媒体表面と前記各導電性針先端とが接触しているときにのみ前記記録領域に対して情報の読出し書込みを行うことを特徴とする〔１〕〜〔７〕の何れかに記載のメモリ装置。
【００９６】
〔９〕前記メモリ基板が複数の格子状の分離溝を有することを特徴とする〔１〕〜〔８〕の何れかに記載のメモリ装置。
【００９７】
〔１０〕前記メモリ媒体が誘電体または強誘電体であることを特徴とする〔１〕〜〔９〕の何れかに記載のメモリ装置。
【００９８】
〔１１〕前記プローブ駆動回路は、前記メモリ媒体表面と前記各導電性針の先端とが接触状態にあるときには、前記各導電性針先端に加わる斥力が前記導電性針の材料の原子間結合力を超えないように制御することを特徴とする〔１〕〜〔１０〕の何れかに記載のメモリ装置。
【００９９】
【発明の効果】
本発明は、上記のように構成したので、以下の効果を奏することができる。
（１）プローブとＷ／Ｒ回路とプローブ駆動回路とが、モノリシック半導体プロセスにより製造されるので、プローブの低製造コスト化が可能となる。また、プローブ装置上に近接配置されているので、各プローブについての「高い並列性」が保障される。
また、プローブとＷ／Ｒ回路とプローブ駆動回路とが、プローブ装置上に近接配置されているので、各プローブについての「高い並列性」を得ることができる。これにより、並列性を保障するための回路が不要となる等、周辺回路が簡素化される。
また、プローブとＷ／Ｒ回路やプローブ駆動回路を近接させることで、バスラインを複数のプローブセルで共用できるので、プローブの高密度化を図ることができると共に、１本バスラインを複数のプローブセルで共用することができる。
【０１００】
（２）プローブとして、静電気力により動作するもの、または圧電力により動作するものの何れを使用することができるので、プローブ装置の設計の自由度が広がる。
【０１０１】
（３）プローブが静電気により動作するものである場合において、メモリ基板との間の静電気力により、該プローブを動作させることができるので、プローブ駆動力を大きくすることができる。特に、電極フィンをプローブに設けることで、Ｗ／Ｒ回路、プローブ駆動回路がプローブ装置の基板面よりも突出している場合であっても、十分な駆動力を確保することができる。
【０１０２】
（４）導電性針３３の先端を、均一な横断面を持つ柱状体に構成したので、該導電性針の先端が、メモリ媒体との接触に際して、擦り減ったとしても、メモリ媒体との接触部の形状は変わらない。
【０１０３】
（５）誘電体や強誘電体等のメモリ媒体に複数の分離溝を備えたので、熱膨張によるメモリ基板の反りがなくなる。このため、材料コストが低減され、また従来のメモリ基板に比べて軽量化される。したがって、メモリ基板を移動させることによりプローブの位置決めを行う場合においても、高速な情報の読出し書込みが可能となる。
【０１０４】
（６）第１，第２の腕からなるＬ字形梁をプローブとして使用した場合、情報の伝送を行う配線（第２の腕）と、駆動用の電極を有する第１の腕とは空間的に離れるように構成できる。この場合には、情報の書込み読出し用用の配線に生ずる前記電極との間のストレー容量を極小にできる。
【０１０５】
（７）プローブと記録領域とが接触しているときの、導電性針先端原子に加わる斥力が、前記導電性針の先端原子の結合力を超えないようにできる。したがって、導電性針の摩耗や損傷が殆ど生じないようにでき、プローブの耐久性が従来に比較して飛躍的に向上させることができる。
【図面の簡単な説明】
【図１】プローブが平板状長手梁をなすカンチレバーである本発明のメモリ装置の一実施例を示す説明図である。
【図２】図１のプローブの一つを拡大して示す図である。
【図３】（Ａ）はプローブを斥力制御する場合の電極とプローブ駆動回路との結線図、（Ｂ）はプローブを引力制御する場合の電極フィンＰＦと電極ＰＭとの結線図である。
【図４】本発明のメモリ装置の概略を示す図である。
【図５】図２に示すプローブに電極フィンを設けた実施例を示す図である。
【図６】Ｌ字形梁をプローブとする本発明におけるプローブ装置を示す図である。
【図７】図６のプローブの一つを拡大して示す図である。
【図８】図７に示すプローブに電極フィンを設けた実施例を示す図である。
【図９】本発明におけるプローブの製造工程例（１−１），（１−２）後の様子を示す図である。
【図１０】本発明におけるプローブの製造工程例（１−３）後の様子を示す図である。
【図１１】本発明におけるプローブの製造工程例（１−５），（１−６）後の様子を示す図である。
【図１２】本発明におけるプローブの製造工程例（１−７），（１−８）後の様子を示す図である。
【図１３】本発明におけるプローブの製造工程例（１−９），（１−１０）後の様子を示す図である。
【図１４】本発明におけるプローブの製造工程例（１−１１），（１−１２）後の様子を示す図である。
【図１５】本発明におけるプローブの製造工程例（１−１３）〜（１−１６）後の様子を示す図である。
【図１６】（Ａ）〜（Ｄ）は工程（１−１８）におけるリフトオフプロセスの説明図である。
【図１７】本発明におけるプローブの製造工程例（１−１７），（１−１８）後の様子を示す図である。
【図１８】従来のプローブの不都合を説明するための図である。
【図１９】折り返し梁の形状を持つ本発明におけるプローブを示す図である。
【図２０】図１９に示すプローブの腕に電極フィンＰＦを設けた場合を示す図である。
【図２１】図１８のプローブの折り返し梁を１対使用して、それぞれの腕の先端を結合した形状をなすプローブを示す図である。
【図２２】図２１に示した折り返し構造のプローブに、図８のプローブのＮＰＮ絶縁構造を応用した電極フィン付のプローブを示す図である。
【図２３】折り返し梁の形状を持つプローブを用いた場合の、該プローブの動作を説明するための図である。
【図２４】本発明のメモリ装置に適用される表面に格子溝が形成されたメモリ基板の一例を示す図であり、（Ａ）は断面模式図および（Ｂ）は平面模式図である。
【符号の説明】
１プローブ装置
１Ａ半導体表面層
１Ｂ絶縁体中間層
１Ｃ半導体裏面層
２プローブ
２１プローブ本体
ａ半導体層
ｂ絶縁体層
ｃメタル配線層
２１ＡＬ字形梁の第１の腕
２１ＢＬ字形梁の第２の腕
２１１〜２１４折り返し梁の腕
２３溝
２２導電性針
２２ａ導電性針の先端
３１Ｗ／Ｒ回路
３２プローブ駆動回路
４プローブセル
５バスライン
７メモリ基板
７１メモリ媒体
７２メモリ基材
７３分離溝
９１位置決め装置
Ｐ１，Ｐ２プローブ駆動用電極
Ｐ３プローブ駆動用補助電極
ＰＦ電極フィン
ＰＭメモリ基板に形成される電極
Ｓプローブ装置の基板面

Claims

表面にメモリ媒体が形成された基板と、
均一な横断面を備える柱状の先端を有し、前記メモリ媒体に対して情報の読出し書込みを行うための導電性針を有する複数のプローブを含むプローブ装置と、
前記各導電性針を、前記メモリ媒体表面上の所定位置に同時に位置決めするための位置決め装置と、
前記各導電性針を介して前記メモリ媒体に対して情報の読出し書込みを行うための少なくとも１つの読出し書込み回路と、
前記メモリ媒体表面と前記導電性針の先端とを接触状態に置くための、該各導電性針ごとに設けられたプローブ駆動回路と、
を備えて成り、
前記プローブと、前記読出し書込み回路と、前記プローブ駆動回路とが、モノリシック半導体プロセスにより、前記プローブ装置上に互いに近接配置して形成されて成ることを特徴とするメモリ装置。
前記プローブが静電気力により動作する、請求項１に記載のメモリ装置。
前記メモリ基板が、静電気力により前記プローブと相互作用する電極であることを特徴とする、請求項２に記載のメモリ装置。
前記プローブ装置が、シリコン表面層，酸化シリコン中間層，シリコン裏面層からなるウェーハから製造され、前記プローブが該ウェーハのシリコン表面層により形成されてなることを特徴とする、請求項１に記載のメモリ装置。
前記読出し書込み回路は、前記メモリ媒体表面と前記各導電性針先端とが接触状態にあるときにのみ前記メモリ媒体に対して情報の読出し書込みを行うことを特徴とする、請求項１に記載のメモリ装置。
前記プローブ駆動回路は、前記メモリ媒体表面と前記各導電性針の先端とが接触しているときには、前記各導電性針先端に加わる斥力が前記導電性針の材料の原子間結合力を超えないように制御することを特徴とする、請求項５に記載のメモリ装置。