JP3684062B2

JP3684062B2 - Nonvolatile memory security circuit

Info

Publication number: JP3684062B2
Application number: JP00873498A
Authority: JP
Inventors: 昭浩山崎; 卓也藤本; 央倫葛西
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-01-20
Filing date: 1998-01-20
Publication date: 2005-08-17
Anticipated expiration: 2018-01-20
Also published as: JPH11203206A

Description

【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリのデータ保護（第３者によるデータ解読防止）に関するもので、特にフラッシュＥＥＰＲＯＭなどの不揮発性メモリに使用されるセキュリティ回路に関するものである。
【０００２】
【従来の技術】
近年、不揮発性メモリにおいてはボードに実装した状態で書き換えを行いたいという市場からの要求により、フラッシュメモリを搭載したフラッシュ混載マイコンの開発が盛んに行われている。このような不揮発性メモリを内蔵したマイコンでは、データの書き換え時に不揮発性メモリに正しくデータが書かれたか否かをベリファイするためのベリファイモードが存在する。なお、フラッシュＥＥＰＲＯＭでは、消去状態のチェックを行うためのベリファイモードも必要である。
【０００３】
当然、前記ベリファイモードはユーザが使用するために公開されたモードであり、第３者であっても容易に知り得るものとなっている。したがって、第３者によって、プログラムの解読が行われてしまうという問題がある。
【０００４】
これを防止するために、不揮発性メモリ内のメモリセルにて構成されたセキュリティビットなるフラグを作り、これにデータを書き込むことにより、前記ベリファイ機能を禁止するなどの手段を取っている。すなわち、プログラムをフラッシュＥＥＰＲＯＭなどの不揮発性メモリに書き込んだ後（書き込み終了後）に、さらにセキュリティビットにデータを書き込むことにより、以降の本体の不揮発性メモリに対するベリファイ動作は禁止され、不揮発性メモリに書き込まれたプログラムはベリファイされることなく、保護されるものとなる。これは、従来のＥＰＲＯＭで採用している手法と同じである。
【０００５】
以下、図面を参照してこの従来の手法について説明する。
図２は、従来の不揮発性メモリにおけるセキュリティ回路の構成を示す図である。
【０００６】
メモリセルアレイ５０に記憶されたデータは、読み出し回路５２によって読み出される。これら読み出されたデータは出力バッファ５４に入力され、出力イネーブル信号によってその出力の許可／不許可が制御される。また、セキュリティセル５６に記録されたセキュリティ用のデータは読み出し回路５８によって読み出され、ＮＡＮＤ回路６０の第１端子に入力される。このＮＡＮＤ回路６０の第２端子には、ＯＥバー端子が接続されている。このＯＥバー端子からは、出力を許可するときにローレベル信号（以下“０”）が入力され、出力を許可しないときにハイレベル信号（以下“１”）が入力される。
【０００７】
ここで、ＯＥバー端子からの入力が“１”の場合、セキュリティ用のデータに関わらず、ＮＡＮＤ回路６０の出力は“１”となる。よって、メモリセルアレイ５０に記憶されているデータは、出力バッファ５４から出力されない。
【０００８】
一方、ＯＥバー端子からの入力が出力許可を示す“０”の場合、セキュリティ用のデータがセキュリティの解除を示す“１”であれば、ＮＡＮＤ回路６０の出力は“０”となる。よって、メモリセルアレイ５０に記憶されているデータは、出力バッファ５４からＤ０端子〜Ｄｎ端子に出力される。また、ＯＥバー端子からの出力が出力許可を示す“０”で、セキュリティ用のデータがセキュリティのロック状態を示す“０”であれば、ＮＡＮＤ回路６０の出力は“１”となる。よって、メモリセルアレイ５０に記憶されているデータは、出力バッファ５４から出力されない。以上が従来のセキュリティ回路の概要である。
【０００９】
【発明が解決しようとする課題】
しかしながら、前記従来のセキュリティ回路をフラッシュＥＥＰＲＯＭなどの市場における書き換えの用途として考えた場合、一度プログラムを書き込み、前記セキュリティの手法でベリファイを禁止しても、市場での書き換えが生じた際には、セキュリティ機能を解除してベリファイができなければならない。したがって、セキュリティのフラグのデータを書き換えるモードも用意しておき、これもユーザに公開せざるをえない。結局、従来のセキュリティ回路ではセキュリティをかけても解除する方法が公開されており、このセキュリティ回路は第３者によるデータ解読を禁止してデータを保護するものとはなっていない。
【００１０】
そこで本発明は、上記課題に鑑みてなされたものであり、セキュリティのロック状態でもプログラムベリファイ時に全てのデータが“０”であるとき、また消去ベリファイ時に全てのデータが“１”であるときにのみ外部へのデータ読み出しを可能とすることにより、第３者によるデータ解読を禁止してデータを保護するとともに、データの書き換えも可能な不揮発性メモリのセキュリティ回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
前記目的を達成するために、本発明の第１態様の不揮発性メモリのセキュリティ回路は、メモリセルに記憶されたデータの読み出しを禁止する不揮発性メモリのセキュリティ回路であって、前記メモリセルから読み出された前記データが全て“０”か否かを検知する第１の検知手段と、前記メモリセルから読み出された前記データが全て“１”か否かを検知する第２の検知手段と、前記第１の検知手段によって前記データが全て“０”であると検知されたとき、あるいは前記第２の検知手段によって前記データが全て“１”であると検知されたときに前記データを外部に出力する出力制御手段とを具備することを特徴とする。
【００１２】
また、本発明の第２態様の不揮発性メモリのセキュリティ回路は、メモリセルに記憶されたデータの読み出しを禁止する不揮発性メモリのセキュリティ回路であって、前記メモリセルから読み出された前記データが全て“０”か否かを検知する第１の検知手段と、前記メモリセルから読み出された前記データが全て“１”か否かを検知する第２の検知手段と、プログラムベリファイの動作時に前記第１の検知手段によって前記データが全て“０”であると検知されたとき、あるいは消去ベリファイの動作時に前記第２の検知手段によって前記データが全て“１”であると検知されたときに、前記データを外部に出力する出力制御手段とを具備することを特徴とする。
【００１３】
また、本発明の第３態様の不揮発性メモリのセキュリティ回路は、データを格納するメモリセルがアレイ状に配置されたメモリセルアレイと、前記メモリセルアレイから前記データを読み出す第１の読み出し手段と、前記第１の読み出し手段により読み出されたデータが全て“０”、あるいは全て“１”か否かを検知する検知手段と、前記検知手段が、前記第１の読み出し手段により読み出されたデータが全て“０”、あるいは全て“１”であることを検知したとき、セキュリティのロック解除を示す情報を格納し、前記読み出されたデータが全て“０”、あるいは全て“１”でないことを検知したとき、セキュリティのロック状態を示す情報を格納するセキュリティセルと、前記セキュリティセルから前記情報を読み出す第２の読み出し手段と、前記第２の読み出し手段により、前記ロック解除を示す情報が読み出されたとき、前記データの外部への出力を許可し、前記ロック状態を示す情報が読み出されたとき、前記データの外部への出力を非許可にする出力制御手段とを具備することを特徴とする。
【００１４】
また、本発明の第４態様の不揮発性メモリのセキュリティ回路は、データを格納するメモリセルがアレイ状に配置されたメモリセルアレイと、前記メモリセルアレイから前記データを読み出す第１の読み出し手段と、前記第１の読み出し手段により読み出されたデータが全て“０”、あるいは全て“１”か否かを検知する検知手段と、前記検知手段が、前記第１の読み出し手段により読み出されたデータが全て“０”、あるいは全て“１”であることを検知したとき、セキュリティのロック解除を示す情報を格納し、前記読み出されたデータが全て“０”、あるいは全て“１”でないことを検知したとき、セキュリティのロック状態を示す情報を格納するセキュリティセルと、前記セキュリティセルから前記情報を読み出す第２の読み出し手段と、前記第２の読み出し手段により、前記ロック解除を示す情報が読み出されたとき、前記データの外部への出力を許可し、前記ロック状態を示す情報が読み出されたときには、プログラムベリファイの動作時に前記検知手段によって前記データが全て“０”であると検知されたとき、あるいは消去ベリファイの動作時に前記検知手段によって前記データが全て“１”であると検知されたときにのみ、前記データの外部への出力を許可する出力制御手段とを具備することを特徴とする。
【００１７】
すなわち、この発明の不揮発性メモリのセキュリティ回路では、セキュリティのロック状態でもプログラムベリファイ時に全てのデータが“０”であるとき、また消去ベリファイ時に全てのデータが“１”であるときのみ、外部からのデータ読み出しを可能とすることにより、セキュリティのロック状態でも、メモリセルアレイに記憶されたデータの消去（Erase ）を可能にしている。
【００１８】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。
図１は、この発明の実施の形態の不揮発性メモリのセキュリティ回路の構成を示す図である。
【００１９】
データが記憶されたメモリセルアレイ２には、前記データの読み出しを行う読み出し回路４が接続される。さらに、前記読み出し回路４には、読み出した読み出し単位ごと、例えば１バイトまたは１ワードの前記データが全て“０”か否かを検知する第１検知回路６と、同様に全て“１”か否かを検知する第２検知回路８が接続される。前記第１検知回路６はデータが全て“０”のとき“１”を出力し、それ以外のとき“０”を出力する。同様に、前記第２検知回路８はデータが全て“１”のとき“１”を出力し、それ以外のとき“０”を出力する。
【００２０】
前記第１検知回路６の出力部はＡＮＤ回路１０の第１端子に接続され、このＡＮＤ回路１０の第２端子にはＰＶ信号が入力される。一方、前記第２検知回路８の出力部はＡＮＤ回路１２の第１端子に接続され、このＡＮＤ回路１２の第２端子にはＥＶ信号が入力される。なお、前記ＰＶ信号はプログラムベリファイの動作時に“１”となり、それ以外のときに“０”となる。また、前記ＥＶ信号は消去ベリファイの動作時に“１”となり、それ以外のときに“０”となる。さらに、前記ＡＮＤ回路１０の出力部はＯＲ回路１４の第１端子に接続され、前記ＡＮＤ回路１２の出力部はＯＲ回路１４の第２端子に接続される。
【００２１】
また、セキュリティのロック状態“０”または解除状態“１”を記憶したセキュリティセル１６には、そのデータの読み出しを行う読み出し回路１８が接続され、この読み出し回路１８の出力部は前記ＯＲ回路１４の第３端子に接続される。さらに、前記ＯＲ回路１４の出力部がＮＡＮＤ回路２０の第１端子に入力され、ＯＥバー端子が前記ＮＡＮＤ回路２０の第２端子に入力される。前記ＯＥバー端子からは、出力を許可するときに“０”が出力され、出力を許可しないときに“１”が出力される。
【００２２】
また、前記読み出し回路４の出力部は、出力バッファ２２を介してＤ０端子〜Ｄｎ端子に接続される。前記出力バッファ２２の制御端子には、前記ＮＡＮＤ回路２０の出力部が接続される。
【００２３】
次に、この発明の実施の形態のセキュリティ回路の動作について説明する。
セキュリティセル１６に記憶されたデータが読み出し回路１８によって読み出され、読み出し結果がセキュリティの解除を示す“１”である場合、この不揮発性メモリは通常動作を行い、ＯＥバー端子の入力が出力許可を示す“０”のとき、入力アドレスに従って読み出し回路４によって読み出されたメモリセルアレイ２のデータが出力される。
【００２４】
動作を詳述すると、読み出し回路１８によってセキュリティセル１６のデータが読み出され、そのデータがセキュリティの解除を示す“１”の場合、ＯＲ回路１４の第３端子に“１”が入力される。
【００２５】
“１”が入力された前記ＯＲ回路１４の出力部からは、その他の第２、第３端子に入力される信号に関わらず、ＮＡＮＤ回路２０の第１端子に“１”が出力される。さらに、ＯＥバー端子から“０”が出力されると、反転され、前記ＮＡＮＤ回路２０の第２端子に“１”が入力される。
【００２６】
このようにＮＡＮＤ回路２０の第１、第２端子には“１”が入力されるため、このＮＡＮＤ回路２０の出力部からは“０”が出力され、出力バッファ２２の制御端子に入力される。ここで、前記出力バッファ２２は、その制御端子に“０”が入力されると、入力されたデータをそのまま出力部から出力し、その制御端子に“１”が入力されると、入力されたデータを出力しない回路である。
【００２７】
したがって、読み出し回路４によってメモリセルアレイ２のデータが読み出され、そのデータが出力バッファ２２に入力されると、この出力バッファ２２の制御端子には“０”が入力されているため、入力された前記データはＤ０〜Ｄｎ端子に出力される。
【００２８】
次に、セキュリティセル１６に記憶されたデータが読み出し回路１８によって読み出され、読み出し結果がセキュリティのロック状態を示す“０”である場合、ＯＲ回路１４の第３端子に“０”が入力され、その動作は次のようになる。
【００２９】
プログラムベリファイ及び消去ベリファイの動作以外では、ＰＶ信号、ＥＶ信号ともに“０”となるため、ＯＲ回路１４の第１、第２端子にはともに“０”が入力される。このように、前記ＯＲ回路１４の第１、第２、第３端子にはすべて“０”が入力されるため、ＯＲ回路１４の出力部からＮＡＮＤ回路２０の第１端子に“０”が出力される。
【００３０】
“０”が入力された前記ＮＡＮＤ回路２０の出力部からは、その第２端子に入力される信号に関わらず、“１”が出力され、出力バッファ２２の制御端子に入力される。
【００３１】
したがって、読み出し回路４によってメモリセルアレイ２のデータが読み出され、そのデータが出力バッファ２２に入力されると、この出力バッファ２２の制御端子には“１”が入力されているため、入力された前記データは出力されない。
【００３２】
また、プログラムベリファイ及び消去ベリファイの動作時では、読み出されたデータがそれぞれ全て“０”及び全て“１”でないときは、入力アドレスに従って読み出し回路４によって読み出されたメモリセルアレイ２の前記データは出力されない。
【００３３】
ただし、プログラムベリファイの動作時では、読み出されたデータが全て“０”で、かつ、ＯＥバー端子の出力が出力許可を示す“０”のとき、読み出されたメモリセルアレイ２の前記データが出力される。また、消去ベリファイの動作時では、読み出されたデータが全て“１”で、かつ、ＯＥバー端子の出力が出力許可を示す“０”のとき、読み出されたメモリセルアレイ２の前記データが出力される。
【００３４】
動作を詳述すると、読み出し回路１８によってセキュリティセル１６のデータが読み出され、そのデータがセキュリティのロック状態を示す“０”の場合、ＯＲ回路１４の第３端子に“０”が入力される。
【００３５】
プログラムベリファイの動作時では、入力アドレスに従って読み出し回路４によって読み出されたメモリセルアレイ２のデータは第１検知回路６に入力され、前記データが全て“０”か否かが検知される。ここで、データが全て“０”でないときは次のようになる。
【００３６】
前記データが全て“０”でないとき、第１検知回路６からＡＮＤ回路１０の第１端子に“０”が出力される。前記ＡＮＤ回路１０の第２端子には、プログラムベリファイの動作時であるため、ＰＶ信号である“１”が入力される。よって、前記ＡＮＤ回路１０の出力部からＯＲ回路１４の第１端子に“０”が出力される。
【００３７】
また、ＡＮＤ回路１２の第２端子には、消去ベリファイの動作時でないため、ＥＶ信号である“０”が入力される。よって、前記ＡＮＤ回路１２の出力部からＯＲ回路１４の第２端子に“０”が出力される。このように、前記ＯＲ回路１４の第１、第２、第３端子にはすべて“０”が入力されるため、ＯＲ回路１４の出力部からＮＡＮＤ回路２０の第１端子に“０”が出力される。
【００３８】
“０”が入力された前記ＮＡＮＤ回路２０の出力部からは、その第２端子に入力される信号に関わらず、“１”が出力され、出力バッファ２２の制御端子に入力される。
【００３９】
したがって、読み出し回路４によってメモリセルアレイ２のデータが読み出され、そのデータが出力バッファ２２に入力されると、この出力バッファ２２の制御端子には“１”が入力されているため、入力された前記データは出力されない。
【００４０】
また、セキュリティセル１６のデータがセキュリティのロック状態を示す“０”の場合で、プログラムベリファイの動作時で、さらに読み出されたメモリセルアレイ２のデータが全て“０”であるときは次のようになる。
【００４１】
前記データが全て“０”であるとき、第１検知回路６からＡＮＤ回路１０の第１端子に“１”が出力される。前記ＡＮＤ回路１０の第２端子には、プログラムベリファイの動作時であるため、ＰＶ信号である“１”が入力される。よって、前記ＡＮＤ回路１０の出力部からＯＲ回路１４の第１端子に“１”が出力される。
【００４２】
よって、前記ＯＲ回路１４の第２、第３端子に入力される信号に関わらず、ＯＲ回路１４の出力部からＮＡＮＤ回路２０の第１端子に“１”が出力される。ＯＥバー端子から“０”が入力されると、反転され、前記ＮＡＮＤ回路２０の第２端子には“１”が入力される。このようにＮＡＮＤ回路２０の第１、第２端子には“１”が入力されるため、このＮＡＮＤ回路２０の出力部からは“０”が出力され、出力バッファ２２の制御端子に入力される。
【００４３】
したがって、読み出し回路４によってメモリセルアレイ２のデータが読み出され、そのデータが出力バッファ２２に入力されると、この出力バッファ２２の制御端子には“０”が入力されているため、入力された前記データはＤ０〜Ｄｎ端子に出力される。
【００４４】
また、セキュリティセル１６のデータがセキュリティのロック状態を示す“０”の場合で、消去ベリファイの動作時では、入力アドレスに従って読み出し回路４によって読み出されたメモリセルアレイ２のデータは第２検知回路８に入力され、前記データが全て“１”か否かが検知される。ここで、データが全て“１”でないときは次のようになる。
【００４５】
前記データが全て“１”でないとき、第２検知回路８からＡＮＤ回路１２の第１端子に“０”が出力される。前記ＡＮＤ回路１２の第２端子には、消去ベリファイの動作時であるため、ＥＶ信号である“１”が入力される。よって、前記ＡＮＤ回路１２の出力部からＯＲ回路１４の第２端子に“０”が出力される。
【００４６】
また、ＡＮＤ回路１０の第２端子には、プログラムベリファイの動作時でないため、ＰＶ信号である“０”が入力される。よって、前記ＡＮＤ回路１０の出力部からＯＲ回路１４の第１端子に“０”が出力される。なお、前記ＯＲ回路１４の第３端子には、セキュリティのロック状態を示す“０”が入力される。このように、ＯＲ回路１４の第１、第２、第３端子にはすべて“０”が入力されるため、ＯＲ回路１４の出力部からＮＡＮＤ回路２０の第１端子に“０”が出力される。
【００４７】
“０”が入力された前記ＮＡＮＤ回路２０の出力部からは、その第２端子に入力される信号に関わらず、“１”が出力され、出力バッファ２２の制御端子に入力される。
【００４８】
したがって、読み出し回路４によってメモリセルアレイ２のデータが読み出され、そのデータが出力バッファ２２に入力されると、この出力バッファ２２の制御端子には“１”が入力されているため、入力された前記データは出力されない。
【００４９】
また、セキュリティセル１６のデータがセキュリティのロック状態を示す“０”の場合で、消去ベリファイの動作時で、さらに読み出されたメモリセルアレイ２のデータが全て“１”であるときは次のようになる。
【００５０】
前記データが全て“１”であるとき、第２検知回路８からＡＮＤ回路１２の第１端子に“１”が出力される。前記ＡＮＤ回路１０の第２端子には、消去ベリファイの動作時であるため、ＥＶ信号である“１”が入力される。よって、前記ＡＮＤ回路１２の出力部からＯＲ回路１４の第２端子に“１”が出力される。
【００５１】
よって、前記ＯＲ回路１４の第１、第３端子に入力される信号に関わらず、ＯＲ回路１４の出力部からＮＡＮＤ回路２０の第１端子に“１”が出力される。ＯＥバー端子から“０”が出力されると、反転され、前記ＮＡＮＤ回路２０の第２端子には“１”が入力される。このようにＮＡＮＤ回路２０の第１、第２端子には“１”が入力されるため、このＮＡＮＤ回路２０の出力部からは“０”が出力され、出力バッファ２２の制御端子に入力される。
【００５２】
したがって、読み出し回路４によってメモリセルアレイ２のデータが読み出され、そのデータが出力バッファ２２に入力されると、この出力バッファ２２の制御端子には“０”が入力されているため、入力された前記データはＤ０〜Ｄｎ端子に出力される。
【００５３】
このように動作させることにより、セキュリティのロック状態でもａｌｌ“０”ベリファイとａｌｌ“１”ベリファイは可能となる。このように、ａｌｌ“０”ベリファイとａｌｌ“１”ベリファイを可能とすることにより、セキュリティのロック状態でも、メモリセルアレイの消去（Erase ）動作ができるようになる。
なお、消去を行うためには、ａｌｌ“０”ベリファイとａｌｌ“１”ベリファイができることを必要とする。そして、セキュリティのロック状態でも消去を可能とすることにより、結果として、メモリセルアレイのデータを消去しない限りセキュリティを解除できないというような回路的な保護手段をチップ内へ容易に形成することができる。
【００５４】
すなわち、従来のセキュリティのロック状態では、どんなデータも読み出すことができなかった、つまりベリファイすることができなかった。これに対して、この発明ではセキュリティのロック状態でも消去シーケンスを実行できるように、プログラムベリファイ時のａｌｌ“０”ベリファイと消去ベリファイ時のａｌｌ“１”ベリファイを可能にした。
【００５５】
これにより、前述したように、メモリセルアレイの消去を行わない限りセキュリティのロック状態の解除はできないというような回路的な保護手段を実現することができる。なお、このようなメモリセルアレイのデータを消去しなければセキュリティを解除できないという制御は、半導体チップ内に簡単にロジックで形成することができる。
【００５６】
以上説明したようにこの実施の形態によれば、セキュリティのロック状態でもプログラムベリファイ時のａｌｌ“０”ベリファイと消去ベリファイ時のａｌｌ“１”ベリファイは可能となる。したがって、セキュリティをロックしたままの状態で、すなわちロックを解除することなく、メモリセルアレイのデータを消去することができる。
【００５７】
さらに、この機能を用いて、メモリセルアレイのデータを消去しない限りセキュリティを解除できないというような回路的な保護手段を半導体チップ内に形成しておけば、メモリセルアレイのデータを消去した後でなければセキュリティのロック状態を解除できないようにすることができる。
【００５８】
よって、セキュリティのロック状態を解除後に、メモリセルアレイのデータをベリファイしても、このときはメモリセルアレイのデータはすでに消去されているため、読み出しデータはａｌｌ“１”となり、プログラムデータの解読は防止できる。すなわち、第３者が違法にメモリセルアレイのデータを解読しようとした場合、セキュリティのロック状態が解除できたときはすでにメモリセルアレイのデータは消去されており、データを解読することはできない。
【００５９】
なお、正規ユーザであれば、セキュリティのロック状態を解除するときはプログラムデータを書き換えたいときであり、セキュリティのロック状態が解除できたときに、メモリセルアレイのデータが消去された状態であってもなんら問題はなく、その後に新しいプログラムを書き込み、セキュリティをロックすればよい。
【００６０】
【発明の効果】
以上述べたように本発明によれば、セキュリティのロック状態でもプログラムベリファイ時に全てのデータが“０”であるとき、また消去ベリファイ時に全てのデータが“１”であるときに外部へのデータ読み出しを可能とすることにより、第３者によるデータ解読を禁止してデータを保護するとともに、データの書き換えも可能な不揮発性メモリのセキュリティ回路を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態の不揮発性メモリのセキュリティ回路の構成を示す図である。
【図２】従来の不揮発性メモリにおけるセキュリティ回路の構成を示す図である。
【符号の説明】
２…メモリセルアレイ
４…読み出し回路
６…第１検知回路
８…第２検知回路
１０、１２…ＡＮＤ回路
１４…ＯＲ回路
１６…セキュリティセル
１８…読み出し回路
２０…ＮＡＮＤ回路
２２…出力バッファ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to data protection of a nonvolatile memory (preventing data decryption by a third party), and more particularly to a security circuit used for a nonvolatile memory such as a flash EEPROM.
[0002]
[Prior art]
In recent years, a flash embedded microcomputer equipped with a flash memory has been actively developed in response to a demand from the market to rewrite the nonvolatile memory in a state where it is mounted on a board. In a microcomputer incorporating such a nonvolatile memory, there is a verify mode for verifying whether or not data is correctly written in the nonvolatile memory when data is rewritten. Note that the flash EEPROM also requires a verify mode for checking the erase state.
[0003]
Of course, the verify mode is a mode opened for use by the user, and even a third party can easily know it. Therefore, there is a problem that the program is decrypted by a third party.
[0004]
In order to prevent this, a means such as prohibiting the verify function is created by creating a flag, which is a security bit composed of memory cells in the nonvolatile memory, and writing data in this flag. That is, after the program is written to a nonvolatile memory such as a flash EEPROM (after the writing is finished), further data is written to the security bit, so that the subsequent verify operation to the nonvolatile memory of the main body is prohibited. The written program is protected without being verified. This is the same method used in the conventional EPROM.
[0005]
Hereinafter, this conventional method will be described with reference to the drawings.
FIG. 2 is a diagram showing a configuration of a security circuit in a conventional nonvolatile memory.
[0006]
Data stored in the memory cell array 50 is read by the read circuit 52. The read data is input to the output buffer 54, and permission / non-permission of the output is controlled by the output enable signal. The security data recorded in the security cell 56 is read by the read circuit 58 and input to the first terminal of the NAND circuit 60. An OE bar terminal is connected to the second terminal of the NAND circuit 60. From the OE bar terminal, a low level signal (hereinafter “0”) is input when output is permitted, and a high level signal (hereinafter “1”) is input when output is not permitted.
[0007]
When the input from the OE bar terminal is “1”, the output of the NAND circuit 60 is “1” regardless of the security data. Therefore, data stored in the memory cell array 50 is not output from the output buffer 54.
[0008]
On the other hand, when the input from the OE bar terminal is “0” indicating output permission, if the security data is “1” indicating release of security, the output of the NAND circuit 60 is “0”. Therefore, the data stored in the memory cell array 50 is output from the output buffer 54 to the D0 terminal to Dn terminal. If the output from the OE bar terminal is “0” indicating permission of output and the security data is “0” indicating the security lock state, the output of the NAND circuit 60 is “1”. Therefore, data stored in the memory cell array 50 is not output from the output buffer 54. The above is the outline of the conventional security circuit.
[0009]
[Problems to be solved by the invention]
However, when the conventional security circuit is considered to be used for rewriting in the market such as flash EEPROM, even if the program is written once and verification is prohibited by the security method, when rewriting in the market occurs, The security function must be released and verification must be possible. Therefore, a mode for rewriting the data of the security flag is prepared and must be disclosed to the user. After all, the conventional security circuit discloses a method of releasing even if security is applied, and this security circuit does not protect data by prohibiting data decryption by a third party.
[0010]
Therefore, the present invention has been made in view of the above problems, and when all data is “0” at the time of program verify even when the security is locked, and when all data is “1” at the time of erase verify. It is an object of the present invention to provide a non-volatile memory security circuit capable of protecting data by prohibiting data decoding by a third party by enabling data reading only to the outside.
[0011]
[Means for Solving the Problems]
In order to achieve the above object, a nonvolatile memory security circuit according to a first aspect of the present invention is a nonvolatile memory security circuit that prohibits reading of data stored in a memory cell. First detection means for detecting whether or not all the output data is “0”; and second detection means for detecting whether or not all the data read from the memory cell is “1”. When the first detecting means detects that all the data is “0”, or when the second detecting means detects that all the data is “1”, Output control means for outputting to the output.
[0012]
The nonvolatile memory security circuit according to the second aspect of the present invention is a nonvolatile memory security circuit that prohibits reading of data stored in a memory cell, and the data read from the memory cell is stored in the nonvolatile memory security circuit. First detection means for detecting whether or not all data is “0”, second detection means for detecting whether or not all the data read from the memory cells are “1”, and a program verify operation When the first detection means detects that all the data is “0”, or when the second detection means detects that all the data is “1” during the erase verify operation. And output control means for outputting the data to the outside .
[0013]
According to a third aspect of the present invention, there is provided a nonvolatile memory security circuit comprising: a memory cell array in which memory cells for storing data are arranged in an array; first reading means for reading the data from the memory cell array; Detection means for detecting whether or not all the data read by the first reading means is “0” or all “1”, and the detection means determines whether the data read by the first reading means is When it is detected that all are “0” or all “1”, information indicating security unlock is stored, and it is detected that the read data is not all “0” or all “1”. A security cell for storing information indicating a security lock state, and a second reading method for reading the information from the security cell. When the information indicating the unlocking is read by the second reading means, the output of the data is permitted to the outside, and when the information indicating the locked state is read, Output control means for disabling output to the outside .
[0014]
The security circuit of the nonvolatile memory of the fourth aspect of the present invention includes a first read means for reading a memory cell array having memory cells for storing data are arranged in an array, the data from the memory cell array, said Detection means for detecting whether or not all the data read by the first reading means is “0” or all “1”, and the detection means determines whether the data read by the first reading means is When it is detected that all are “0” or all “1”, information indicating security unlock is stored, and it is detected that the read data is not all “0” or all “1”. A security cell for storing information indicating a security lock state, and a second reading method for reading the information from the security cell. When the information indicating the unlocking is read by the second reading means, the data is allowed to be output to the outside, and when the information indicating the locked state is read, the program verify The data is detected only when the detection means detects that all the data is “0” during operation or when the detection means detects that all the data is “1” during the erase verify operation. Output control means for permitting output to the outside .
[0017]
That is, in the security circuit of the nonvolatile memory according to the present invention, only when all data is “0” at the time of program verify even when the security is locked, and only when all data is “1” at the time of erase verify. Thus, even if the security is locked, the data stored in the memory cell array can be erased (Erase).
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 is a diagram showing a configuration of a security circuit of a nonvolatile memory according to an embodiment of the present invention.
[0019]
A read circuit 4 for reading the data is connected to the memory cell array 2 in which data is stored. Further, the reading circuit 4 has a first detection circuit 6 for detecting whether or not all the data of one byte or one word is “0” for each read unit, and similarly, whether or not all are “1”. The 2nd detection circuit 8 which detects this is connected. The first detection circuit 6 outputs “1” when all the data is “0”, and outputs “0” otherwise. Similarly, the second detection circuit 8 outputs “1” when all the data is “1”, and outputs “0” otherwise.
[0020]
The output of the first detection circuit 6 is connected to the first terminal of the AND circuit 10, and the PV signal is input to the second terminal of the AND circuit 10. On the other hand, the output section of the second detection circuit 8 is connected to the first terminal of the AND circuit 12, and the EV signal is input to the second terminal of the AND circuit 12. The PV signal becomes “1” during the program verify operation, and becomes “0” otherwise. The EV signal becomes “1” during the erase verify operation, and becomes “0” otherwise. Further, the output part of the AND circuit 10 is connected to the first terminal of the OR circuit 14, and the output part of the AND circuit 12 is connected to the second terminal of the OR circuit 14.
[0021]
The security cell 16 storing the security lock state “0” or the release state “1” is connected to a read circuit 18 for reading the data, and the output portion of the read circuit 18 is connected to the OR circuit 14. Connected to the third terminal. Further, the output part of the OR circuit 14 is input to the first terminal of the NAND circuit 20, and the OE bar terminal is input to the second terminal of the NAND circuit 20. From the OE bar terminal, “0” is output when output is permitted, and “1” is output when output is not permitted.
[0022]
The output section of the readout circuit 4 is connected to the D0 terminal to Dn terminal via the output buffer 22. The output terminal of the NAND circuit 20 is connected to the control terminal of the output buffer 22.
[0023]
Next, the operation of the security circuit according to the embodiment of the present invention will be described.
When the data stored in the security cell 16 is read by the read circuit 18 and the read result is “1” indicating the release of security, this nonvolatile memory performs normal operation, and the input to the OE bar terminal is permitted to output. In the case of “0” indicating the data, the data of the memory cell array 2 read by the read circuit 4 according to the input address is output.
[0024]
More specifically, when the data of the security cell 16 is read by the read circuit 18 and the data is “1” indicating the release of security, “1” is input to the third terminal of the OR circuit 14.
[0025]
From the output section of the OR circuit 14 to which “1” is input, “1” is output to the first terminal of the NAND circuit 20 regardless of other signals input to the second and third terminals. Further, when “0” is output from the OE bar terminal, it is inverted and “1” is input to the second terminal of the NAND circuit 20.
[0026]
Since “1” is input to the first and second terminals of the NAND circuit 20 as described above, “0” is output from the output section of the NAND circuit 20 and input to the control terminal of the output buffer 22. . Here, when “0” is input to the control terminal, the output buffer 22 outputs the input data as it is from the output unit, and when “1” is input to the control terminal, the output buffer 22 is input. This circuit does not output data.
[0027]
Therefore, when the data in the memory cell array 2 is read by the read circuit 4 and is input to the output buffer 22, “0” is input to the control terminal of the output buffer 22. The data is output to the D0 to Dn terminals.
[0028]
Next, when the data stored in the security cell 16 is read by the read circuit 18 and the read result is “0” indicating the security lock state, “0” is input to the third terminal of the OR circuit 14. The operation is as follows.
[0029]
Other than the program verify and erase verify operations, both the PV signal and the EV signal are “0”, and therefore, “0” is input to the first and second terminals of the OR circuit 14. Thus, since “0” is input to the first, second, and third terminals of the OR circuit 14, “0” is output from the output section of the OR circuit 14 to the first terminal of the NAND circuit 20. Is done.
[0030]
Regardless of the signal input to the second terminal, “1” is output from the output section of the NAND circuit 20 to which “0” is input, and is input to the control terminal of the output buffer 22.
[0031]
Therefore, when the data in the memory cell array 2 is read by the read circuit 4 and the data is input to the output buffer 22, since “1” is input to the control terminal of the output buffer 22, the data is input. The data is not output.
[0032]
In the program verify and erase verify operations, if the read data are not all “0” and all “1”, respectively, the data of the memory cell array 2 read by the read circuit 4 according to the input address is Not output.
[0033]
However, during the program verify operation, when all the read data is “0” and the output of the OE bar terminal is “0” indicating output permission, the read data in the memory cell array 2 is Is output. In the erase verify operation, when the read data is all “1” and the output of the OE bar terminal is “0” indicating output permission, the read data in the memory cell array 2 is Is output.
[0034]
The operation will be described in detail. When the data in the security cell 16 is read out by the reading circuit 18 and the data is “0” indicating the security lock state, “0” is input to the third terminal of the OR circuit 14. .
[0035]
During the program verify operation, the data of the memory cell array 2 read by the read circuit 4 according to the input address is input to the first detection circuit 6 to detect whether or not all the data are “0”. Here, when all the data is not “0”, the following occurs.
[0036]
When all the data is not “0”, “0” is output from the first detection circuit 6 to the first terminal of the AND circuit 10. Since the second terminal of the AND circuit 10 is in the program verify operation, the PV signal “1” is input. Therefore, “0” is output from the output section of the AND circuit 10 to the first terminal of the OR circuit 14.
[0037]
Further, since the second terminal of the AND circuit 12 is not in the erase verify operation, the EV signal “0” is input. Therefore, “0” is output from the output section of the AND circuit 12 to the second terminal of the OR circuit 14. Thus, since “0” is input to the first, second, and third terminals of the OR circuit 14, “0” is output from the output section of the OR circuit 14 to the first terminal of the NAND circuit 20. Is done.
[0038]
Regardless of the signal input to the second terminal, “1” is output from the output section of the NAND circuit 20 to which “0” is input, and is input to the control terminal of the output buffer 22.
[0039]
Therefore, when the data in the memory cell array 2 is read by the read circuit 4 and the data is input to the output buffer 22, since “1” is input to the control terminal of the output buffer 22, the data is input. The data is not output.
[0040]
Further, when the data in the security cell 16 is “0” indicating the security lock state, and when all the data in the read memory cell array 2 is “0” during the program verify operation, the following is performed. become.
[0041]
When all the data is “0”, “1” is output from the first detection circuit 6 to the first terminal of the AND circuit 10. Since the second terminal of the AND circuit 10 is in the program verify operation, the PV signal “1” is input. Therefore, “1” is output from the output section of the AND circuit 10 to the first terminal of the OR circuit 14.
[0042]
Therefore, “1” is output from the output section of the OR circuit 14 to the first terminal of the NAND circuit 20 regardless of the signals input to the second and third terminals of the OR circuit 14. When “0” is input from the OE bar terminal, it is inverted, and “1” is input to the second terminal of the NAND circuit 20. Since “1” is input to the first and second terminals of the NAND circuit 20 as described above, “0” is output from the output section of the NAND circuit 20 and input to the control terminal of the output buffer 22. .
[0043]
Therefore, when the data in the memory cell array 2 is read by the read circuit 4 and is input to the output buffer 22, “0” is input to the control terminal of the output buffer 22. The data is output to the D0 to Dn terminals.
[0044]
When the data in the security cell 16 is “0” indicating the security lock state, the data in the memory cell array 2 read by the read circuit 4 according to the input address is the second detection circuit 8 during the erase verify operation. And whether or not all the data are “1” is detected. Here, when all the data is not “1”, the following occurs.
[0045]
When all the data are not “1”, “0” is output from the second detection circuit 8 to the first terminal of the AND circuit 12. Since the erase verify operation is being performed, “1” that is an EV signal is input to the second terminal of the AND circuit 12. Therefore, “0” is output from the output section of the AND circuit 12 to the second terminal of the OR circuit 14.
[0046]
Further, since the second terminal of the AND circuit 10 is not in a program verify operation, “0” which is a PV signal is input. Therefore, “0” is output from the output section of the AND circuit 10 to the first terminal of the OR circuit 14. The third terminal of the OR circuit 14 is inputted with “0” indicating the security lock state. As described above, since “0” is input to the first, second, and third terminals of the OR circuit 14, “0” is output from the output section of the OR circuit 14 to the first terminal of the NAND circuit 20. The
[0047]
Regardless of the signal input to the second terminal, “1” is output from the output section of the NAND circuit 20 to which “0” is input, and is input to the control terminal of the output buffer 22.
[0048]
Therefore, when the data in the memory cell array 2 is read by the read circuit 4 and the data is input to the output buffer 22, since “1” is input to the control terminal of the output buffer 22, the data is input. The data is not output.
[0049]
Further, when the data in the security cell 16 is “0” indicating the security lock state, and the read data in the memory cell array 2 is all “1” during the erase verify operation, the following is performed. become.
[0050]
When all the data are “1”, “1” is output from the second detection circuit 8 to the first terminal of the AND circuit 12. Since the erase verify operation is being performed, “1” that is an EV signal is input to the second terminal of the AND circuit 10. Therefore, “1” is output from the output section of the AND circuit 12 to the second terminal of the OR circuit 14.
[0051]
Therefore, “1” is output from the output section of the OR circuit 14 to the first terminal of the NAND circuit 20 regardless of the signals input to the first and third terminals of the OR circuit 14. When “0” is output from the OE bar terminal, it is inverted and “1” is input to the second terminal of the NAND circuit 20. Since “1” is input to the first and second terminals of the NAND circuit 20 as described above, “0” is output from the output section of the NAND circuit 20 and input to the control terminal of the output buffer 22. .
[0052]
Therefore, when the data in the memory cell array 2 is read by the read circuit 4 and is input to the output buffer 22, “0” is input to the control terminal of the output buffer 22. The data is output to the D0 to Dn terminals.
[0053]
By operating in this manner, all “0” verification and all “1” verification can be performed even in the security locked state. Thus, by enabling all “0” verification and all “1” verification, the memory cell array can be erased even in a locked state of security.
In order to perform erasing, all “0” verification and all “1” verification must be performed. Since erasing is possible even in a security locked state, as a result, it is possible to easily form a circuit protection means in the chip such that security cannot be canceled unless data in the memory cell array is erased.
[0054]
In other words, in the conventional security lock state, any data could not be read, that is, could not be verified. On the other hand, in the present invention, all “0” verify at the time of program verify and all “1” verify at the time of erase verify are enabled so that the erase sequence can be executed even in the security locked state.
[0055]
Thereby, as described above, it is possible to realize a circuit protection means that the security lock state cannot be released unless the memory cell array is erased. Such control that the security cannot be canceled without erasing data in the memory cell array can be easily formed in the semiconductor chip by logic.
[0056]
As described above, according to this embodiment, all “0” verification at the time of program verification and all “1” verification at the time of erase verification can be performed even in the security locked state. Therefore, data in the memory cell array can be erased while security is locked, that is, without releasing the lock.
[0057]
Furthermore, if this function is used to form a circuit protection means in the semiconductor chip that security cannot be canceled unless data in the memory cell array is erased, it is only after data in the memory cell array is erased. Security lock status can not be released.
[0058]
Therefore, even if the data in the memory cell array is verified after the security lock state is released, the data in the memory cell array has already been erased at this time, so the read data becomes all “1” and the decryption of the program data is prevented. it can. That is, if a third party illegally tries to decrypt the data in the memory cell array, the data in the memory cell array is already erased when the security lock state can be released, and the data cannot be decrypted.
[0059]
If the user is an authorized user, the security lock state is released when the program data is rewritten, and even when the security lock state is released, the memory cell array data is erased. There is no problem, just write a new program and lock the security.
[0060]
【The invention's effect】
As described above, according to the present invention, when all data is “0” at the time of program verify even in the security locked state, and when all data is “1” at the time of erase verify, data is read out to the outside. Therefore, it is possible to provide a security circuit for a nonvolatile memory that can protect data by prohibiting data decryption by a third party and can also rewrite data.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of a security circuit of a nonvolatile memory according to an embodiment of the present invention.
FIG. 2 is a diagram showing a configuration of a security circuit in a conventional nonvolatile memory.
[Explanation of symbols]
2 ... Memory cell array 4 ... Read circuit 6 ... First detection circuit 8 ... Second detection circuit 10, 12 ... AND circuit 14 ... OR circuit 16 ... Security cell 18 ... Read circuit 20 ... NAND circuit 22 ... Output buffer

Claims

In a security circuit of a nonvolatile memory that prohibits reading of data stored in a memory cell,
First detection means for detecting whether or not all of the data read from the memory cell is “0”;
Second detection means for detecting whether or not all of the data read from the memory cell is “1” ;
When the first detection means detects that all the data is “0”, or when the second detection means detects that all the data is “1”, the data is sent to the outside. Output control means for outputting;
A non-volatile memory security circuit comprising:

In a security circuit of a nonvolatile memory that prohibits reading of data stored in a memory cell,
First detection means for detecting whether or not all of the data read from the memory cell is “0”;
Second detection means for detecting whether or not all of the data read from the memory cell is “1” ;
When is detected that the program verifying the data by said first detecting means during the operation of all "0", or the data is all by the second detecting means during the operation of the erase verify is "1" Output control means for outputting the data to the outside when it is detected,
A non-volatile memory security circuit comprising:

A memory cell array in which memory cells for storing data are arranged in an array;
First reading means for reading the data from the memory cell array;
Detecting means for detecting whether all the data read by the first reading means are “0” or all “1”;
When the detection means detects that the data read by the first reading means is all “0” or all “1”, it stores information indicating security unlock and reads the data A security cell that stores information indicating a security lock state when it is detected that all of the received data is not "0" or all "1"
Second reading means for reading the information from the security cell;
When the information indicating the unlocking is read by the second reading means, the output of the data is permitted to the outside, and when the information indicating the locked state is read, the data is output to the outside. Output control means for disabling the output of
A non-volatile memory security circuit comprising:

A memory cell array in which memory cells for storing data are arranged in an array;
First reading means for reading the data from the memory cell array;
Detecting means for detecting whether all the data read by the first reading means are “0” or all “1”;
When the detection means detects that the data read by the first reading means is all “0” or all “1”, it stores information indicating security unlock and reads the data A security cell that stores information indicating a security lock state when it is detected that all of the received data is not "0" or all "1"
Second reading means for reading the information from the security cell;
When the information indicating the unlocking is read by the second reading means, the data is allowed to be output to the outside, and when the information indicating the locked state is read, the program verify operation is performed. wherein when said data is detected to be all "0" by detecting means, or said data by said detecting means during the operation of the erase verify only when it is detected that the full hand "1", the data Output control means for permitting output to the outside;
A non-volatile memory security circuit comprising: