JP3681794B2 - Manufacturing method of semiconductor device - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り, 特に, 同一基板上に２種類の耐圧が異なるMOS FET を形成する方法に関する。
【０００２】
この場合，２種類の耐圧が異なるMOS FET はゲート絶縁膜（以下ゲート酸化膜と記す）厚が異なり，特に高耐圧のMOS FET はオフセットドレイン構造を有する場合が多い。
【０００３】
【従来の技術】
第２のMOS FET （低耐圧MOS FET と記す）とオフセットドレイン構造の第１のMOS FET （高耐圧のMOS FET と記す）とを有する半導体装置の製造方法の従来例を図２，３を用いて説明する。
【０００４】
図２(A) 〜(E) は従来例１の説明図である。
図で左側に低耐圧MOS FET を, 右側に高耐圧MOS FET を形成する。
図２(A) において，シリコン基板11上にフィールド酸化膜 1を選択成長し，高耐圧用の厚い第１のゲート酸化膜 2を成長し，低耐圧側を開口したレジストパターンαを形成する。
【０００５】
図２(B) において，レジストパターンαをマスクにして, 低耐圧側の第１のゲート酸化膜 2をフッ酸系溶液でエッチング除去し，マスクを除去, 第１のゲート酸化膜 2より薄い第２のゲート酸化膜 3を形成する。
【０００６】
次いで, 低耐圧側及び高耐圧側にゲート電極 4を形成する。
ここで，ソースドレイン形成用のイオン注入を低耐圧側及び高耐圧側で同時に行うと, 厚い方の酸化膜に合わせると薄い方には深く入り過ぎ, 浅い方に合わせると, 厚い方はシリコン基板に届かなくなる。そこで，レジストパターンβ, γを用いて低耐圧側及び高耐圧側で別々にイオン注入を行う。
【０００７】
図２(C) において，高耐圧側を開口したレジストパターンβを形成し，ドーズ量が12〜13乗オーダのイオン注入 5により低濃度拡散層 6を形成する。
図２(D) において，低耐圧側を開口したレジストパターンγを形成し，ドーズ量が15乗オーダのイオン注入 7により高濃度拡散層 8を形成する。
【０００８】
図２(E) において，低耐圧側を覆い且つ高耐圧側のオフセット部を除いた領域を開口したレジストパターンδを形成し，ドーズ量が15乗オーダのイオン注入7'により高濃度拡散層8'を形成する。
【０００９】
図３(A) 〜(E) は従来例２の説明図である。
図で左側に低耐圧MOS FET を, 右側に高耐圧MOS FET を形成する。
この例は，低耐圧部と高耐圧部のソースドレインを一度のイオン注入で形成可能にするため，ゲート電極形成後にフッ酸系溶液を用いて全素子領域の酸化膜を除去してしまう方法である。
【００１０】
図３(A) において，シリコン基板11上にフィールド酸化膜 1を選択成長し，高耐圧用の厚い第１のゲート酸化膜 2を成長し，低耐圧側を開口したレジストパターンαを形成する。
【００１１】
図３(B) において，レジストパターンαをマスクにして, 低耐圧側の第１のゲート酸化膜 2をフッ酸系溶液でエッチング除去し，マスクを除去, 第１のゲート酸化膜 2より薄い第２のゲート酸化膜 3を形成する。
【００１２】
次いで, 低耐圧側及び高耐圧側にゲート電極 4を形成する。
図３(C) において，フッ酸系溶液を用いて，素子領域の酸化膜を除去する。
図３(D) において，イオン注入時のダメージ緩和用の酸化膜を形成し，高耐圧側を開口したレジストパターンβを形成し，ドーズ量が12〜13乗オーダのイオン注入 5により低濃度拡散層 6を形成する。
低耐圧側を開口したレジストパターンγを形成し，ドーズ量が15乗オーダのイオン注入 7により高濃度拡散層 8を形成する。
【００１３】
図３(E) において，低耐圧側を開口し且つ高耐圧側のオフセット部を除いた領域を開口したレジストパターンεを形成し，ドーズ量が15乗オーダのイオン注入 7により低耐圧及び高耐圧側のソースドレイン領域の拡散層 8を形成する。
【００１４】
【発明が解決しようとする課題】
従来例１では工程数が多く，特にCMOSプロセスの場合は両方のチャネルのMOS FET についてこの方法を行うことになり, 冗長なプロセスとなる。
【００１５】
一方, 従来例２では，この問題を回避できるが，ゲート電極をマスクにしてソースドレイン上の酸化膜をフッ酸系溶液で除去するため，ゲート電極端からゲート酸化膜の浸食が発生する。これは後の熱酸化工程等で埋まりはするが，ホットキャリアによる劣化を加速したり，ゲート酸化膜の絶縁破壊耐性を弱める結果となる。
【００１６】
本発明は高低両耐圧MOS FET のソースドレイン形成を１回のイオン注入で行い，且つ高信頼度化を図ることを目的とする。
【００１７】
【課題を解決するための手段】
上記課題の解決は，
１）同一シリコン基板上に第１のMOS FET と第２のMOS FET を形成する際に, シリコン基板上に第１のゲート絶縁膜を成長し，第２のMOS FET 領域を開口し且つ第１のMOS FET のゲート絶縁膜として使用する領域と第１のMOS FET のドレイン側低濃度拡散層を形成する領域とを除いた領域を開口した第１のレジストパターンを形成する第１工程と，該第１のレジストパターンをマスクにして, 第１のゲート絶縁膜をエッチング除去し，該第１のレジストパターンを除去する第２工程と，該シリコン基板上に該第１のゲート絶縁膜より薄い第２のゲート絶縁膜を形成し, 次いで, 第２のMOS FET の第２のゲート絶縁膜上に第２のゲート電極を，第１のMOS FET のドレイン側低濃度拡散層を形成する領域以外の第１のゲート絶縁膜上に第１のゲート電極を，それぞれ形成する第３工程と，該シリコン基板上に第１のMOS FET 領域を開口した第２のレジストパターンを形成し，イオン注入により該第１の MOS FET 領域の該第１のゲート電極を注入マスクにして該第１のゲート電極が形成されていない領域に低濃度拡散層を形成し，該第２のレジストパターンを除去する第４工程と, イオン注入により第２の MOS FET 領域の該第２のゲート電極を注入マスクにして第２のMOS FET のソース・ドレイン領域を形成すると同時に，第１の MOS FET 領域の該第１のゲート電極及び該第１のゲート絶縁膜を注入マスクにして該第１のゲート絶縁膜の下を除く第１のMOS FET のソース・ドレイン領域に高濃度拡散層を形成する第５工程とを有する半導体装置の製造方法，あるいは
２）同一シリコン基板上に第１の MOS FET と第２の MOS FET を形成する際に , シリコン基板上に第１のゲート絶縁膜を成長し，第２の MOS FET 領域を開口し且つ第１の MOS FET のゲート絶縁膜として使用する領域の一部と第１の MOS FET のドレイン側低濃度拡散層を形成する領域とを除いた領域を開口した第１のレジストパターンを形成する第１工程と，該第１のレジストパターンをマスクにして , 第１のゲート絶縁膜をエッチング除去し，該第１のレジストパターンを除去する第２工程と，該シリコン基板上に該第１のゲート絶縁膜より薄い第２のゲート絶縁膜を形成し , 次いで , 第２の MOS FET の第２のゲート絶縁膜上に第２のゲート電極を，第１の MOS FET のドレイン側低濃度拡散層を形成する領域以外の第１のゲート絶縁膜上とソース側の第２のゲート絶縁膜上にまたがって第１のゲート電極を，それぞれ形成する第３工程と，該シリコン基板上に第１の MOS FET 領域を開口した第２のレジストパターンを形成し，イオン注入により該第１の MOS FET 領域の該第１のゲート電極を注入マスクにして該第１のゲート電極が形成されていない領域に低濃度拡散層を形成し，該第２のレジストパターンを除去する第４工程と , イオン注入により第２の MOS FET 領域の該第２のゲート電極を注入マスクにして第２の MOS FET のソース・ドレイン領域を形成すると同時に，第１の MOS FET 領域の該第１のゲート電極及び該第１のゲート絶縁膜を注入マスクにして該第１のゲート絶縁膜の下及び該第１のゲート電極の下を除く第１の MOS FET のソース・ドレイン領域に高濃度拡散層を形成する第５工程とを有することを特徴とする半導体装置の製造方法によって達成される。
【００１８】
本発明によると，高低両耐圧MOS FET のソースドレイン形成を１回のイオン注入で行い，且つゲート電極形成後にフッ酸系溶液による酸化膜除去工程がないため，ゲート酸化膜の浸食現象を防ぐことができるため，デバイスの信頼性が向上する。また，低濃度拡散領域上に残した厚い第１のゲート酸化膜はゲート電極とドレイン上の薄い酸化膜の領域との位置合わせ余裕を提供している。
【００１９】
更に，ゲート電極の形成位置により，高耐圧MOS FET のソース側のゲート酸化膜厚をドレイン側のそれとを同じにもできるし〔図１(C) 参照〕，また薄くする〔図１(D) 参照〕ことができる。後者の場合は耐圧と特性の両面において有利である。従って，デバイス構造の選択の自由度が増す。
【００２０】
【発明の実施の形態】
図１(A) 〜(F) は実施例の説明図である。
図で左側に低耐圧MOS FET を, 右側に高耐圧MOS FET を形成する。
【００２１】
図１(A) において，ｐ型シリコン（p-Si) 基板11上に厚さ 500〜800 nmのフィールド酸化膜 1を選択成長し，厚さ50〜80 nm の高耐圧用の厚い第１のゲート酸化膜 2を成長し，低耐圧側を開口し且つ高耐圧側のゲート酸化膜として使用する領域と低濃度拡散層を形成する領域を除いた領域を開口したレジストパターンα（第１のレジストパターン）を形成する。このレジストパターンαのソース側開口部はゲート電極を形成する領域まで達してもよいし〔図１(C) 〕，また達しなくてもよい〔図１(D) 〕。
【００２２】
図１(B) において，レジストパターンαをマスクにして, 第１のゲート酸化膜 2をフッ酸系溶液でエッチング除去し，マスクを除去する。
図１(C) において，第１のゲート酸化膜 2より薄い厚さ10〜25 nm の第２のゲート酸化膜 3を形成する。
【００２３】
次いで, 低耐圧側及び高耐圧側にゲート電極 4を形成する。
図１(D) は図１(C) と同じ工程で，ゲート電極 4がソース側にずれて形成されたデバイス構造を示す。
【００２４】
図１(E) において，高耐圧側を開口したレジストパターンβ（第２のレジストパターン）を形成し，イオン種；りんイオン(P+ ),エネルギー；50〜100 KeV,ドーズ量；1012〜1013cm-2のイオン注入 5により低濃度拡散層 6を形成する。
【００２５】
図１(F) において，レジストパターンβを除去し，イオン種；砒素イオン (As+ ) , エネルギー；30〜70 KeV, ドーズ量；〜1015cm-2のイオン注入 7により低耐圧及び高耐圧側のソースドレイン領域の拡散層 8を形成する。
【００２６】
ここで，低濃度拡散層 6上の厚い第１のゲート酸化膜は注入マスクの役目をしている。
このとき，実施例のようにｐチャネルMOS FET かｎチャネルMOS FET のみのデバイスでは, オフセット構造を設ける必要がないので, マスクレス化が可能となる。CMOSプロセスの場合は反対チャネル側を開口しないレジストパターンを通常の場合と同様に形成すればよい。
【００２７】
実施例では, ｎチャネルMOS FET について説明したが，ｐチャネルMOS FET でも同様に本発明は適用可能である。CMOSデバイスではｎチャネルMOS FET の一括ソースドレイン形成マスクと, ｐチャネルMOS FET の一括ソースドレインマスクを用意すればよい。
【００２８】
【発明の効果】
本発明によれば, 高耐圧及び低耐圧MOS FET のソースドレインを１回のイオン注入で行って製造工程数を低減し，且つエッチングによるゲート酸化膜の浸食を防いで高信頼度化を図ることができる。
【図面の簡単な説明】
【図１】 実施例の説明図
【図２】 従来例１の説明図
【図３】 従来例２の説明図
【符号の説明】
1 フィールド酸化膜
2 第１のゲート酸化膜
3 第２のゲート酸化膜
4 ゲート電極
5 低濃度イオン注入
6 低濃度拡散層
7 高濃度イオン注入
8 高濃度拡散層
11 シリコン基板
α〜ε レジストパターン[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of forming two types of MOS FETs having different breakdown voltages on the same substrate.
[0002]
In this case, two types of MOS FETs having different breakdown voltages have different gate insulating film (hereinafter referred to as gate oxide film) thicknesses, and high breakdown voltage MOS FETs often have an offset drain structure.
[0003]
[Prior art]
2 and 3 show a conventional example of a method for manufacturing a semiconductor device having a second MOS FET (denoted as a low breakdown voltage MOS FET) and a first MOS FET (denoted as a high breakdown voltage MOS FET) having an offset drain structure. I will explain.
[0004]
2A to 2E are explanatory diagrams of the first conventional example.
In the figure, a low voltage MOS FET is formed on the left side and a high voltage MOS FET is formed on the right side.
In FIG. 2A, a
[0005]
In FIG. 2B, using the resist pattern α as a mask, the first
[0006]
Next,
Here, if ion implantation for forming the source and drain is performed simultaneously on the low withstand voltage side and the high withstand voltage side, it will be too deep in the thinner one when matched with the thicker oxide film, and the silicon substrate will be thicker when matched with the shallower one. Will not reach. Therefore, ion implantation is separately performed on the low breakdown voltage side and the high breakdown voltage side using the resist patterns β and γ.
[0007]
In FIG. 2C, a resist pattern β having an opening on the high breakdown voltage side is formed, and a low-concentration diffusion layer 6 is formed by
In FIG. 2D, a resist pattern γ having an opening on the low breakdown voltage side is formed, and a high
[0008]
In FIG. 2 (E), a resist pattern δ covering the low breakdown voltage side and opening the area excluding the offset portion on the high breakdown voltage side is formed, and the high
[0009]
3 (A) to 3 (E) are explanatory views of the second conventional example.
In the figure, a low voltage MOS FET is formed on the left side and a high voltage MOS FET is formed on the right side.
In this example, the source and drain of the low breakdown voltage portion and the high breakdown voltage portion can be formed by a single ion implantation, so that the oxide film in the entire element region is removed using a hydrofluoric acid solution after the gate electrode is formed. is there.
[0010]
In FIG. 3A, a
[0011]
In FIG. 3B, using the resist pattern α as a mask, the first
[0012]
Next,
In FIG. 3C, the oxide film in the element region is removed using a hydrofluoric acid solution.
In FIG. 3D, an oxide film for mitigating damage at the time of ion implantation is formed, a resist pattern β having an opening on the high breakdown voltage side is formed, and low concentration diffusion is achieved by
A resist pattern γ having an opening on the low withstand voltage side is formed, and a high
[0013]
In FIG. 3 (E), a resist pattern ε having an opening on the low withstand voltage side and an opening excluding the offset portion on the high withstand voltage side is formed, and
[0014]
[Problems to be solved by the invention]
In the conventional example 1, the number of processes is large. In the case of the CMOS process in particular, this method is performed for the MOS FETs of both channels, which is a redundant process.
[0015]
On the other hand, in the conventional example 2, this problem can be avoided, but the oxide film on the source / drain is removed with a hydrofluoric acid solution using the gate electrode as a mask, so that the gate oxide film erodes from the end of the gate electrode. This will be buried in the subsequent thermal oxidation process, but will accelerate the deterioration due to hot carriers and weaken the dielectric breakdown resistance of the gate oxide film.
[0016]
An object of the present invention is to form a source / drain of a high and low breakdown voltage MOS FET by one ion implantation and to achieve high reliability.
[0017]
[Means for Solving the Problems]
The solution to the above problem is
1) When forming the first MOS FET and the second MOS FET on the same silicon substrate, a first gate insulating film is grown on the silicon substrate, the second MOS FET region is opened and the first MOS FET is opened. A first step of forming a first resist pattern opening an area excluding a region used as a gate insulating film of the MOS FET and a region for forming a drain side low concentration diffusion layer of the first MOS FET; Using the first resist pattern as a mask, the first gate insulating film is removed by etching to remove the first resist pattern, and a second step thinner than the first gate insulating film is formed on the silicon substrate. 2 is formed, and then the second gate electrode is formed on the second gate insulating film of the second MOS FET, and the region other than the region where the drain-side low-concentration diffusion layer of the first MOS FET is formed. a first gate electrode on the first gate insulating film, respectively Injecting a third step, the first MOS FET region to form a second resist pattern having an opening in the silicon substrate, the first MOS FET gate electrode region of the first Ri by the ion implantation for A fourth step of forming a low-concentration diffusion layer in a region where the first gate electrode is not formed using a mask and removing the second resist pattern; and the second step of the second MOS FET region by ion implantation . The source and drain regions of the second MOS FET are formed using the second gate electrode as an implantation mask, and at the same time, the first gate electrode and the first gate insulating film in the first MOS FET region are used as the implantation mask. A semiconductor device manufacturing method including a fifth step of forming a high-concentration diffusion layer in the source / drain region of the first MOS FET except under the first gate insulating film, or 2) on the same silicon substrate. When forming 1 MOS FET and 2nd MOS FET , The first gate insulating film is grown on a silicon substrate, a part the drain side of the first MOS FET of the region using the second MOS FET region as a gate insulating film of the open and first MOS FET A first step of forming a first resist pattern having an opening except for a region where the low-concentration diffusion layer is to be formed, and using the first resist pattern as a mask , the first gate insulating film is removed by etching. a second step of removing the resist pattern of the first, on the silicon substrate to form a thin second gate insulating film than the first gate insulating film, then the second of the second MOS FET The second gate electrode is straddled over the gate insulating film over the first gate insulating film and the source-side second gate insulating film other than the region where the drain-side low-concentration diffusion layer of the first MOS FET is formed. A third step of forming the first gate electrodes respectively, and A first MOS FET region to form a second resist pattern having an opening in con substrate, a gate electrode of the first and the first gate electrode of the first MOS FET region implantation mask by ion implantation the low-concentration diffusion layer is formed in a region but not formed, and a fourth step of removing the resist pattern of the second, and the second gate electrode of the second MOS FET region implantation mask by ion implantation At the same time when the source / drain regions of the second MOS FET are formed, the first gate electrode and the first gate insulating film in the first MOS FET region are used as an implantation mask to form a layer under the first gate insulating film. and is achieved by a method for manufacturing a semi-conductor device you; and a fifth step of forming a high-concentration diffusion layer in the source and drain regions of the first MOS FET, except under the first gate electrode The
[0018]
According to the present invention, the source and drain of the high and low breakdown voltage MOS FET are formed by one ion implantation, and there is no oxide film removal step with a hydrofluoric acid solution after the gate electrode is formed, thereby preventing the erosion phenomenon of the gate oxide film. This improves device reliability. Further, the thick first gate oxide film left on the low-concentration diffusion region provides an alignment margin between the gate electrode and the thin oxide film region on the drain.
[0019]
Furthermore, depending on the formation position of the gate electrode, the gate oxide film thickness on the source side of the high breakdown voltage MOS FET can be made the same as that on the drain side (see FIG. 1 (C)) or made thinner (FIG. 1 (D) See]. The latter case is advantageous in terms of both breakdown voltage and characteristics. Therefore, the degree of freedom in selecting the device structure is increased.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
1A to 1F are explanatory views of the embodiment.
In the figure, a low voltage MOS FET is formed on the left side and a high voltage MOS FET is formed on the right side.
[0021]
In FIG. 1 (A), a
[0022]
In FIG. 1B, using the resist pattern α as a mask, the first
In FIG. 1C, a second
[0023]
Next,
FIG. 1 (D) shows a device structure in which the
[0024]
In FIG. 1 (E), a resist pattern β (second resist pattern) having an opening on the high withstand voltage side is formed, and the ion species; phosphorus ion (P + ), energy; 50 to 100 KeV, dose amount: 10 12 to A low concentration diffusion layer 6 is formed by
[0025]
In FIG. 1 (F), the resist pattern β is removed, and the ion species: arsenic ion (As + ), energy: 30 to 70 KeV, dose amount: ˜10 15 cm −2 ion implantation 7 enables low breakdown voltage and high breakdown voltage The
[0026]
Here, the thick first gate oxide film on the low-concentration diffusion layer 6 serves as an implantation mask.
At this time, in the case of a device having only a p-channel MOS FET or an n-channel MOS FET as in the embodiment, it is not necessary to provide an offset structure, so that maskless can be achieved. In the case of the CMOS process, a resist pattern that does not open the opposite channel side may be formed in the same manner as in the normal case.
[0027]
In the embodiment, the n-channel MOS FET has been described. However, the present invention can also be applied to a p-channel MOS FET. For CMOS devices, an n-channel MOS FET collective source / drain formation mask and a p-channel MOS FET collective source / drain mask may be prepared.
[0028]
【The invention's effect】
According to the present invention, the source and drain of a high breakdown voltage and low breakdown voltage MOS FET are performed by a single ion implantation to reduce the number of manufacturing processes and to prevent the gate oxide film from being eroded by etching, thereby achieving high reliability. Can do.
[Brief description of the drawings]
FIG. 1 is an explanatory diagram of an embodiment. FIG. 2 is an explanatory diagram of a conventional example 1. FIG. 3 is an explanatory diagram of a conventional example 2.
1 Field oxide film
2 First gate oxide film
3 Second gate oxide film
4 Gate electrode
5 Low concentration ion implantation
6 Low concentration diffusion layer
7 High concentration ion implantation
8 High concentration diffusion layer
11 Silicon substrate α ~ ε Resist pattern
Claims (2)
シリコン基板上に第１のゲート絶縁膜を成長し，第２のMOS FET 領域を開口し且つ第１のMOS FET のゲート絶縁膜として使用する領域と第１のMOS FET のドレイン側低濃度拡散層を形成する領域とを除いた領域を開口した第１のレジストパターンを形成する第１工程と，
該第１のレジストパターンをマスクにして, 第１のゲート絶縁膜をエッチング除去し，該第１のレジストパターンを除去する第２工程と，
該シリコン基板上に該第１のゲート絶縁膜より薄い第２のゲート絶縁膜を形成し, 次いで, 第２のMOS FET の第２のゲート絶縁膜上に第２のゲート電極を，第１のMOS FET のドレイン側低濃度拡散層を形成する領域以外の第１のゲート絶縁膜上に第１のゲート電極を，それぞれ形成する第３工程と，
該シリコン基板上に第１のMOS FET 領域を開口した第２のレジストパターンを形成し，イオン注入により該第１の MOS FET 領域の該第１のゲート電極を注入マスクにして該第１のゲート電極が形成されていない領域に低濃度拡散層を形成し，該第２のレジストパターンを除去する第４工程と,
イオン注入により第２の MOS FET 領域の該第２のゲート電極を注入マスクにして第２のMOS FET のソース・ドレイン領域を形成すると同時に，第１の MOS FET 領域の該第１のゲート電極及び該第１のゲート絶縁膜を注入マスクにして該第１のゲート絶縁膜の下を除く第１のMOS FET のソース・ドレイン領域に高濃度拡散層を形成する第５工程と
を有することを特徴とする半導体装置の製造方法。When forming the first MOS FET and the second MOS FET on the same silicon substrate,
The first gate insulating film is grown on the silicon substrate, the second MOS FET region is opened and the region used as the gate insulating film of the first MOS FET and the drain side low-concentration diffusion layer of the first MOS FET A first step of forming a first resist pattern having an opening in a region excluding the region for forming
A second step of etching away the first gate insulating film using the first resist pattern as a mask and removing the first resist pattern;
A second gate insulating film thinner than the first gate insulating film is formed on the silicon substrate, and then a second gate electrode is formed on the second gate insulating film of the second MOS FET. a first gate electrode on the first gate insulating film other than the region for forming the drain-side low-concentration diffusion layer of MOS FET, and a third step of forming respectively,
A first MOS FET region to form a second resist pattern having an opening in the silicon substrate, the first and the first MOS FET gate electrode region of the first Ri by the ion implantation implantation mask Forming a low-concentration diffusion layer in a region where the gate electrode is not formed, and removing the second resist pattern;
The source / drain regions of the second MOS FET are formed by ion implantation using the second gate electrode of the second MOS FET region as an implantation mask, and at the same time, the first gate electrode of the first MOS FET region and And a fifth step of forming a high concentration diffusion layer in the source / drain region of the first MOS FET except under the first gate insulating film using the first gate insulating film as an implantation mask . A method for manufacturing a semiconductor device.
シリコン基板上に第１のゲート絶縁膜を成長し，第２の MOS FET 領域を開口し且つ第１の MOS FET のゲート絶縁膜として使用する領域の一部と第１の MOS FET のドレイン側低濃度拡散層を形成する領域とを除いた領域を開口した第１のレジストパターンを形成する第１工程と，
該第１のレジストパターンをマスクにして , 第１のゲート絶縁膜をエッチング除去し，該第１のレジストパターンを除去する第２工程と，
該シリコン基板上に該第１のゲート絶縁膜より薄い第２のゲート絶縁膜を形成し , 次いで , 第２の MOS FET の第２のゲート絶縁膜上に第２のゲート電極を，第１の MOS FET のドレイン側低濃度拡散層を形成する領域以外の第１のゲート絶縁膜上とソース側の第２のゲート絶縁膜上にまたがって第１のゲート電極を，それぞれ形成する第３工程と，
該シリコン基板上に第１の MOS FET 領域を開口した第２のレジストパターンを形成し，イオン注入により該第１の MOS FET 領域の該第１のゲート電極を注入マスクにして該第１のゲート電極が形成されていない領域に低濃度拡散層を形成し，該第２のレジストパターンを除去する第４工程と ,
イオン注入により第２の MOS FET 領域の該第２のゲート電極を注入マスクにして第２の MOS FET のソース・ドレイン領域を形成すると同時に，第１の MOS FET 領域の該第１のゲート電極及び該第１のゲート絶縁膜を注入マスクにして該第１のゲート絶縁膜の下及び該第１のゲート電極の下を除く第１の MOS FET のソース・ドレイン領域に高濃度拡散層を形成する第５工程と
を有することを特徴とする半導体装置の製造方法。 In forming the first MOS FET and the second MOS FET on the same silicon substrate,
A first gate insulating film is grown on a silicon substrate, a part the drain side of the first MOS FET of the region using the second MOS FET region as a gate insulating film of the opened and the first MOS FET Low A first step of forming a first resist pattern in which a region excluding a region for forming a concentration diffusion layer is opened;
Using the resist pattern of the first mask, the first gate insulating film is removed by etching, and a second step of removing the resist pattern of the first,
A thin second gate insulating film than the first gate insulating film formed on the silicon substrate, then a second gate electrode on the second gate insulating film of the second MOS FET, the first the third step of the drain-side low-concentration diffusion layer and the first gate insulating film and the source-side second first gate electrode wish was on-gate insulating film Nima in other than the region for forming the MOS FET, to form respectively When,
A second resist pattern having an opening in the first MOS FET region is formed on the silicon substrate, and the first gate is formed by ion implantation using the first gate electrode in the first MOS FET region as an implantation mask. A fourth step of forming a low-concentration diffusion layer in a region where no electrode is formed and removing the second resist pattern ;
A source / drain region of the second MOS FET is formed by ion implantation using the second gate electrode of the second MOS FET region as an implantation mask, and at the same time, the first gate electrode of the first MOS FET region and Using the first gate insulating film as an implantation mask, a high-concentration diffusion layer is formed in the source / drain region of the first MOS FET except under the first gate insulating film and under the first gate electrode. The fifth step and
A method for manufacturing a semiconductor device, comprising:
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