[go: up one dir, main page]

JP3666495B2 - 半導体装置及びその製造方法、回路基板並びに電子機器 - Google Patents

半導体装置及びその製造方法、回路基板並びに電子機器 Download PDF

Info

Publication number
JP3666495B2
JP3666495B2 JP2003184568A JP2003184568A JP3666495B2 JP 3666495 B2 JP3666495 B2 JP 3666495B2 JP 2003184568 A JP2003184568 A JP 2003184568A JP 2003184568 A JP2003184568 A JP 2003184568A JP 3666495 B2 JP3666495 B2 JP 3666495B2
Authority
JP
Japan
Prior art keywords
semiconductor device
resin
resin portion
manufacturing
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2003184568A
Other languages
English (en)
Other versions
JP2005019810A (ja
Inventor
輝直 花岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2003184568A priority Critical patent/JP3666495B2/ja
Priority to US10/853,252 priority patent/US7009306B2/en
Priority to CNB2004100600844A priority patent/CN1309014C/zh
Publication of JP2005019810A publication Critical patent/JP2005019810A/ja
Application granted granted Critical
Publication of JP3666495B2 publication Critical patent/JP3666495B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05024—Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法、回路基板並びに電子機器に関する。
【０００２】
【従来の技術】
【０００３】
【特許文献１】
国際公開００／５５８９８号パンフレット
【０００４】
【発明の背景】
半導体装置のパッケージとして、ＣＳＰ（チップスケール／サイズパッケージ）の普及率が高まってきている。また、パッケージをウエハレベルで製造する技術（ウエハレベルパッケージ）が開発されている。この方法で製造されたパッケージ（例えばウエハレベルＣＳＰ）は、外部寸法が半導体チップ寸法になっているため、従来のパッケージとは構造が異なっているが、従来のパッケージと同等又はそれ以上の信頼性が要求される。
【０００５】
本発明の目的は、信頼性の高い半導体装置及びその製造方法、回路基板並びに電子機器を提供することにある。
【０００６】
【課題を解決するための手段】
（１）本発明に係る半導体装置は、内部に電気的に接続された電極を有する、集積回路が形成された半導体基板と、
前記半導体基板の前記電極が形成された面の中央部に形成された第１の樹脂部と、
前記半導体基板の前記電極が形成された面の前記第１の樹脂部よりも端部に近い領域に形成された複数の第２の樹脂部と、
前記電極上から前記第１の樹脂部上に形成された配線と、
前記配線を覆うように、前記第１の樹脂部上から前記第２の樹脂部の外側に至るように形成された樹脂層と、
を有する。本発明によれば、半導体装置は、第１の樹脂部よりも半導体基板の端部に近い領域に形成された第２の樹脂部を有する。そして、樹脂層は、第２の樹脂部の外側に至るように形成されてなる。これによると、樹脂層が収縮することにより発生する力は、第２の樹脂部に吸収される。そのため、樹脂層の収縮による影響を受けにくい、信頼性の高い半導体装置を提供することができる。
（２）この半導体装置において、
前記第２の樹脂部は、前記半導体基板のすべての辺のそれぞれに沿って形成されていてもよい。
（３）この半導体装置において、
前記第２の樹脂部は、前記半導体基板の互いに向かい合う一組の対辺のそれぞれのみに沿って形成されていてもよい。
（４）この半導体装置において、
前記第２の樹脂部は、前記電極を避けて形成されていてもよい。これによれば、電気的な信頼性の高い半導体装置を提供することができる。
（５）この半導体装置において、
前記樹脂層は、前記第２の樹脂部を覆うように形成されていてもよい。
（６）この半導体装置において、
前記樹脂層は、前記第２の樹脂部の少なくとも上端部が露出するように形成されていてもよい。
（７）この半導体装置において、
前記第２の樹脂部は、前記電極の間を通り前記電極の外側の領域から前記電極の内側の領域に至る仕切り部を有してもよい。これによれば、電極間のマイグレーションの発生を防止することが可能な、信頼性の高い半導体装置を提供することができる。
（８）本発明に係る回路基板には、上記半導体装置が実装されてなる。
（９）本発明に係る電子機器は、上記半導体装置を有する。
（１０）本発明に係る半導体装置の製造方法は、内部に電気的に接続された電極を有する、集積回路が形成された半導体基板を用意すること、
前記半導体基板の前記電極が形成された面の中央部に、第１の樹脂部を形成すること、
前記半導体基板の前記電極が形成された面の前記第１の樹脂部よりも端部に近い領域に、複数の第２の樹脂部を形成すること、
前記電極上から、前記第１の樹脂部上に配線を形成すること、及び、
前記配線を覆う樹脂層を、前記第１の樹脂部上から前記第２の樹脂部の外側に至るように形成することを含む。本発明によれば、半導体装置の製造方法は、半導体基板の第１の樹脂部よりも端部に近い領域に第２の樹脂部が形成することをふくむ。そして、樹脂層は、第２の樹脂部の外側に至るように形成される。これによると、樹脂層が収縮することにより発生する力を、第２の樹脂部に吸収させることが可能な、信頼性の高い半導体装置を製造することができる。
（１１）この半導体装置の製造方法において、
前記第２の樹脂部を、前記半導体基板のすべての辺のそれぞれに沿って形成してもよい。
（１２）この半導体装置の製造方法において、
前記第２の樹脂部を、前記半導体基板の互いに向かい合う一組の対辺のそれぞれのみに沿って形成してもよい。
（１３）この半導体装置の製造方法において、
前記第２の樹脂部を、前記電極を避けて形成してもよい。これによれば、電気的な信頼性の高い半導体装置を製造することができる。
（１４）この半導体装置の製造方法において、
前記第１の樹脂部と前記第２の樹脂部とを、一括して形成してもよい。これによれば、半導体装置の製造効率を高めることができる。
（１５）この半導体装置の製造方法において、
前記樹脂層を、前記第２の樹脂部を覆うように形成してもよい。
（１６）この半導体装置の製造方法において、
前記樹脂層を、前記第２の樹脂部の少なくとも上端部が露出するように形成してもよい。
（１７）この半導体装置の製造方法において、
前記第２の樹脂部を、前記電極の間を通り前記電極の外側の領域から前記電極の内側の領域に至る仕切り部を有するように形成してもよい。これによれば、電極間のマイグレーションを防止することが可能な、信頼性の高い半導体装置を製造することができる。
【０００７】
【発明の実施の形態】
以下、本発明を適用した実施の形態について図面を参照して説明する。ただし、本発明は、以下の実施の形態に限定されるものではない。図１及び図２は、本発明を適用した実施の形態に係る半導体装置を説明するための図である。ここで、図１は、本発明を適用した実施の形態に係る半導体装置１の断面の一部拡大図である。また、図２は、説明のために配線３０、樹脂層４０及び外部端子５０を取り除いた半導体装置の平面図である。
【０００８】
本実施の形態に係る半導体装置は、半導体基板１０を有する。半導体基板１０の材料は特に限定されないが、例えばシリコンであってもよい。半導体基板１０は、半導体チップであってもよい（図２参照）。半導体チップの平面形状は、矩形であることが一般的であるが、これに限られるものではない。ただし、半導体基板は、半導体ウエハであってもよい。
【０００９】
図１に示すように、半導体基板１０には、１つ又は複数の（半導体チップには１つの、半導体ウエハには複数の）集積回路１２が形成されている。集積回路１２は、半導体基板１０の一方の面側に形成されていてもよい。
【００１０】
半導体基板１０は、電極１４を有する。電極１４は、半導体基板１０の内部に電気的に接続されていてもよい。電極１４は、集積回路１２に電気的に接続されていてもよい。あるいは、集積回路１２に電気的に接続されていない電極を、電極１４としてもよい。電極１４は、半導体基板１０の平行な２辺に沿って配列されていてもよいし（図３参照）、４辺に沿って配列されていてもよい。電極１４は、半導体基板１０の端部付近に配置されていてもよく、中央部付近に配置されていてもよい。なお、半導体基板１０には、１つの集積回路１２に対して、複数の電極１４が形成されていてもよい。電極１４の材料は特に限定されないが、例えばＡｌであってもよい。
【００１１】
半導体基板１０は、囲繞部材１６を有してもよい。ここで、囲繞部材１６は、半導体基板１０と後述するパッシベーション膜１８との間に浸入する水分が、半導体基板１０の素子領域に到達することを防止する役割を果たすものである。囲繞部材１６によって、半導体装置の信頼性を高めることができる。囲繞部材１６は、半導体基板１０の電極１４が形成された面の電極１４よりも外側の領域に形成されていてもよい（図１及び図２参照）。囲繞部材１６は、すべての電極１４を囲むように形成されていてもよい。詳しくは、囲繞部材１６は、１つの集積回路１２に対応して形成された一群の電極１４のすべてを囲むように形成されていてもよい（図２参照）。半導体基板として、内部に複数の集積回路を有する半導体ウエハを用意する場合、半導体基板は、各集積回路に対応した複数の囲繞部材１６を有することになる。囲繞部材１６は、一体的に形成されていることが一般的である。囲繞部材１６の材料は特に限定されず、例えばＡｌであってもよい。囲繞部材１６は、電極１４を形成する工程で、これと同時に形成してもよく、このとき、電極１４と同じ材料で形成してもよい。
【００１２】
半導体基板１０は、パッシベーション膜１８を有してもよい。パッシベーション膜１８は、半導体基板１０の表面（電極１４が形成された面）を保護するための絶縁保護膜である。パッシベーション膜１８は、半導体基板１０の表面（電極１４が形成された面）に形成されていてもよい。パッシベーション膜１８は、それぞれの電極１４の少なくとも一部を露出させるように、電極１４及び囲繞部材１６を覆っていてもよい。パッシベーション膜１８は、例えば、ＳｉＮ、ＳｉＯ２、ポリイミド樹脂等で形成されていてもよい。
【００１３】
本実施の形態に係る半導体装置は、第１の樹脂部２０を有する。第１の樹脂部２０は、半導体基板１０の電極１４が形成された面の中央部に形成されてなる。第１の樹脂部２０は、電極１４を避けて形成されていてもよい。第１の樹脂部２０は、図１に示すように、パッシベーション膜１８上に形成されていてもよい。第１の樹脂部２０の材料は特に限定されないが、例えば、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、ベンゾシクロブテン（ＢＣＢ；benzocyclobutene）、ポリベンゾオキサゾール（ＰＢＯ；polybenzoxazole）等の樹脂であってもよい。
【００１４】
本実施の形態に係る半導体装置は、複数の第２の樹脂部２５を有する。第２の樹脂部２５は、半導体基板１０の電極１４が形成された面の第１の樹脂部２０よりも端部に近い領域に形成されてなる。言い換えると、第２の樹脂部２５は、半導体基板１０の第１の樹脂部２０よりも外側の領域に形成されてなる。図１及び図２に示すように、第２の樹脂部２５は、電極１４よりも外側の領域に形成されていてもよい。第２の樹脂部２５は、電極１４を避けて形成されていてもよい。詳しくは、第２の樹脂部２５は、電極１４におけるパッシベーション膜１８から露出した部分と接触しないように形成されていてもよい。これにより、電極１４上に水分が入り込みにくい、信頼性の高い半導体装置を提供することができる。第２の樹脂部２５は、図２に示すように、半導体基板１０の、すべての辺のそれぞれに沿って形成されていてもよい。第２の樹脂部２５は、第１の樹脂部２０と同じ高さであってもよい。なお、ここでいう「高さ」とは、半導体基板１０の表面（電極１４が形成された面）からの高さを指す。第２の樹脂部２５の材料は特に限定されるものではなく、第１の樹脂部２０の説明で挙げた材料のいずれかを適用してもよい。このとき、第１の樹脂部２０と第２の樹脂部２５とは、同じ材料で形成されていてもよい。
【００１５】
図１に示すように、本実施の形態に係る半導体装置は、配線３０を有する。配線３０は、複数本形成されることが一般的である。配線３０は、一層又は複数層で形成されていてもよい。配線３０の材料は特に限定されないが、例えばCuで形成された層を有してもよい。配線３０は、電極１４上から第１の樹脂部２０上に形成されてなる。配線３０は、電極１４におけるパッシベーション膜１８から露出した部分の全てを覆っていてもよい。配線３０は、電極１４から第１の樹脂部２０の上面（パッシベーション膜１８とは反対側の面）に至るように形成されてなる。配線３０は、第１の樹脂部２０上にランド３２を有していてもよい。ランド３２は、配線３０の一部である。すなわち、配線３０は、ランド３２と、ランド３２と電極１４とを電気的に接続するラインとを含む。ランド３２は、配線３０のラインよりも幅が広くなっていてもよい。ランド３２の平面形状は特に限定されないが、例えば円形であってもよい。第１の樹脂部２０の上面には、複数のランド３２が形成されていてもよい。配線３０は、ラインの少なくとも一部が第１の樹脂部２０の上面に至るように形成されていてもよい。
【００１６】
図１に示すように、本実施の形態に係る半導体装置は、樹脂層４０を有する。樹脂層４０を、ソルダーレジストと称してもよい。樹脂層４０は、配線３０を覆うように形成されてなる。また、樹脂層４０は、第１の樹脂部２０上から第２の樹脂部２５の外側に至るように形成されてなる。図１に示すように、樹脂層４０は、第２の樹脂部２５を覆うように形成してもよい。樹脂層４０は、パッシベーション膜１８の形成領域内に形成されていてもよい。あるいは、樹脂層４０は、パッシベーション膜１８の外側に至るように形成されていてもよい。
【００１７】
樹脂層４０は、開口４２を有してもよい。開口４２は、それぞれのランド３２の少なくとも一部を露出させる。開口４２からランド３２を露出させることで、後述する外部端子５０とランド３２との電気的な接続を図ることができる。例えば、ランド３２の中央部を開口４２から露出させ、ランド３２の周縁部を覆うように、樹脂層４０を形成してもよい。
【００１８】
図１に示すように、本実施の形態に係る半導体装置は、外部端子５０を有してもよい。外部端子５０は、ランド３２に設けられてなる。外部端子５０は、樹脂層４０の開口４２の内側を通るように形成される。このとき、外部端子５０における開口４２内に配置される部分を、根元部５２と称してもよい。外部端子５０は、導電性を有する金属（例えば合金）であって、溶融させて電気的な接続を図るもの（例えばハンダ）である。外部端子５０は、軟ろう（soft solder）又は硬ろう（hard solder）のいずれで形成されてもよい。外部端子５０は、球状をなしてもよく、例えばハンダボールであってもよい。
【００１９】
本発明を適用した実施の形態に係る半導体装置１は、以上のように構成されてなる。通常、半導体装置の製造工程や、半導体装置をマザーボード等に実装する工程において、半導体装置には熱が加えられる。この影響で、樹脂層（ソルダーレジスト）が収縮し、パッシベーション膜や、半導体基板に力がかかることがあった。ところで、本発明を適用した実施の形態に係る半導体装置１は、第２の樹脂部２５を有する。そして、樹脂層４０（ソルダーレジスト）は、第２の樹脂部２５の外側に至るように形成されてなる。これにより、樹脂層４０の収縮により発生する応力を、第２の樹脂部２５によって吸収させることが可能となる。そのため、樹脂層４０の収縮応力の影響を受けにくい、信頼性の高い半導体装置を提供することができる。なお、図３には、本発明を適用した実施の形態に係る半導体装置１が実装された回路基板１０００を示す。また、本発明を適用した実施の形態に係る半導体装置を有する電子機器として、図４にはノート型パーソナルコンピュータが、図５には、携帯電話が、それぞれ示されている。
【００２０】
以下、本発明を適用した実施の形態に係る半導体装置１の製造方法を説明する。半導体装置１の製造方法は、半導体基板１０を用意することを含む。半導体基板１０は、既に説明した内容のいずれかを適用してもよい。例えば、半導体基板１０は、電極１４を有し、集積回路１２が形成されてなる。半導体基板１０は、囲繞部材１６とパッシベーション膜１８とを有してもよい。
【００２１】
半導体装置１の製造方法は、半導体基板１０の電極１４が形成された面の中央部に、第１の樹脂部２０を形成することを含む。半導体装置１の製造方法は、半導体基板１０の電極１４が形成された面の第１の樹脂部２０よりも端部に近い領域に、第２の樹脂部２５を形成することを含む。ここで、第１の樹脂部２０及び第２の樹脂部２５は、既に公知となっているいずれかの方法によって形成してもよい。これらは、異なる工程で形成してもよく、あるいは、一括して形成してもよい。第１の樹脂部２０及び第２の樹脂部２５を一括して形成することで、半導体基板の製造効率を高めることができる。第１の樹脂部２０及び第２の樹脂部２５は、例えば、半導体基板１０の表面（電極１４が形成された面）の全面に樹脂の層を形成し、その後、露光及び現像する工程を経て形成してもよい。マスクのパターンを調整することで、第１の樹脂部２０と第２の樹脂部２５とを一括して形成してもよい。ただし、これとは別に、例えばスクリーン印刷法を用いて、第１の樹脂部２０及び第２の樹脂部２５を形成してもよい。
【００２２】
半導体装置１の製造方法は、電極１４上から、第１の樹脂部２０上に配線３０を形成することを含む。配線３０は、既に公知となっているいずれかの方法を適用して形成してもよい。
【００２３】
半導体装置１の製造方法は、配線３０を覆う樹脂層４０を、第１の樹脂部２０上から第２の樹脂部２５の外側に至るように形成することを含む。
【００２４】
半導体装置１の製造方法は、外部端子５０を形成することを含んでもよい。そして、図示しない根元補強材を形成する工程や、半導体基板を半導体ウエハで用意した場合には、これを個片に切り出す工程を経て、半導体装置１を製造してもよい。なお、半導体装置の製造方法として、半導体装置１の構成の説明で記載した内容から導き出せるいずれかの事項を適用してもよい。
【００２５】
（変形例）
本発明は以上の実施の形態に限られず、種々の変形例が可能である。図６に示す例では、第２の樹脂部２５は、電極１４の半導体基板１０の周縁側の端部１５よりも内側の領域に形成されている。本実施の形態に係る半導体装置では、樹脂層（ソルダーレジスト）は、配線３０を覆うように形成される。そのため、第２の樹脂部２５が電極１４の端部１５よりも内側の領域に形成されている場合、配線３０を覆うように樹脂層を形成することによって、樹脂層は第２の樹脂部２５の外側に至るように形成される。すなわち、配線３０を覆う領域に樹脂層を形成することで発明の効果を発揮することができる。そのため、樹脂層の形成領域を小さくすることができ、樹脂層を半導体基板１０の端部から離して形成することが可能となる。これにより、樹脂層の収縮応力が半導体基板１０の端面にかからないようにすることができ、半導体装置の信頼性を高めることができる。また、第２の樹脂部２５を集積回路１２に近い位置に形成することによって、集積回路１２に応力がかかる事を防止することができる。特に、第２の樹脂部２５を、集積回路１２を構成する特定の素子の近傍に形成すれば、特定の素子を応力から保護することが可能となり、さらに信頼性の高い半導体装置を提供することができる。なお、図６に示すように、第２の樹脂部２５を、電極１４よりも内側の領域に形成してもよい。このとき、図６に示すように、配線３０を形成する領域を避けて、第２の樹脂部２５を形成してもよい。
【００２６】
図７に示す例では、第２の樹脂部２５は、半導体基板１０の、互いに向かい合う一組の対辺のそれぞれのみに沿って形成されている。例えば、図７に示すように、半導体基板１０の、互いに向かい合う一組の対辺のそれぞれのみに沿って電極１４が形成されている場合、該対辺のそれぞれのみに沿って、第２の樹脂部２５が形成されていてもよい。これによっても、上記実施の形態と同様の効果を達成することができる。ただしこれとは別に、電極１４が形成されていない辺のみに沿って、第２の樹脂部が形成されてもよい（図示せず）。
【００２７】
図８及び図９に示す例では、樹脂層４０は、第２の樹脂部２５の少なくとも上端部が露出するように形成されてなる。本発明を適用した実施の形態では、樹脂層４０（ソルダーレジスト）は、第２の樹脂部２５よりも外側に至るように形成される。そのため、第２の樹脂部２５の上端部が露出するように樹脂層４０が形成されていても、第２の樹脂部２５によって樹脂層４０の収縮応力を吸収することができ、上記実施の形態と同様の効果を達成することができる。なお、図９は、図８のIX−IX線断面の一部拡大図である。
【００２８】
図１０に示す例では、半導体装置は、第２の樹脂部２７を有する。第２の樹脂部２７は、電極１４の間を通り電極１４の外側の領域から電極１４の内側の領域に至る仕切り部２８を有する。すなわち、電極１４の間には仕切り部２８が形成される。本変形例では、仕切り部２８が障壁の役割を果たすため、電極１４間のマイグレーションを防止することが可能となり、さらに信頼性の高い半導体装置を提供することができる。なお、すべての電極１４の間に仕切り部２８が配置されるように、樹脂部２７を形成してもよい。あるいは、特定の電極１４間のみに仕切り部２８が配置されるように、選択的に樹脂部２７を形成してもよい。選択的に樹脂部２７を形成する場合、例えば、高電圧を印加する電極１４の両側に仕切り部２８が配置されるように、樹脂部２７を形成してもよい。あるいは、距離が近い位置に配置された２つの電極１４の間に仕切り部２８が配置されるように、樹脂部２７を形成してもよい。本変形例では、樹脂層（ソルダーレジスト）は、第２の樹脂部２７を覆うように形成されていてもよい（図示せず）。これによれば、半導体装置内に水分が浸入しにくくなるため、半導体装置の信頼性をさらに高めることができる。
【００２９】
これらの変形例では、特に説明した事項以外の構成及び製造方法については、上記実施の形態で説明した内容を適用することができる。また、本発明を適用した実施の形態に係る半導体装置の構成は、以上に挙げたいずれかの内容を組み合わせたものであってもよい。
【００３０】
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【図１】 図１は、本発明を適用した実施の形態に係る半導体装置を説明するための図である。
【図２】 図２は、本発明を適用した実施の形態に係る半導体装置を説明するためのである。
【図３】 図３は、本発明を適用した実施の形態に係る半導体装置が実装された回路基板を示す図である。
【図４】 図４は、本発明を適用した実施の形態に係る半導体装置を有する電子機器を示す図である。
【図５】 図５は、本発明を適用した実施の形態に係る半導体装置を有する電子機器を示す図である。
【図６】 図６は、本発明を適用した実施の形態に係る半導体装置の変形例を説明するための図である。
【図７】 図７は、本発明を適用した実施の形態に係る半導体装置の変形例を説明するための図である。
【図８】 図８は、本発明を適用した実施の形態に係る半導体装置の変形例を説明するための図である。
【図９】 図９は、本発明を適用した実施の形態に係る半導体装置の変形例を説明するための図である。
【図１０】 図１０は、本発明を適用した実施の形態に係る半導体装置の変形例を説明するための図である。
【符号の説明】
１０ 半導体基板、 １２ 集積回路、 １４ 電極、 １６ 囲繞部材、１８ パッシベーション膜、 ２０ 第１の樹脂部、 ２５ 第２の樹脂部、３０ 配線、 ３２ ランド、 ４０ 樹脂層、 ５０ 外部端子

Claims (17)

  1. 内部に電気的に接続された電極を有する、集積回路が形成された半導体基板と、
    前記半導体基板の前記電極が形成された面の中央部に形成された第１の樹脂部と、
    前記半導体基板の前記電極が形成された面の前記第１の樹脂部よりも端部に近い領域に形成された複数の第２の樹脂部と、
    前記第２の樹脂部を避けて、前記電極上から前記第１の樹脂部上に形成された配線と、
    前記配線を覆うように、前記第１の樹脂部上から前記第２の樹脂部の外側に至るように形成された樹脂層と、
    を有する半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第２の樹脂部は、前記半導体基板のすべての辺のそれぞれに沿って形成されてなる半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第２の樹脂部は、前記半導体基板の互いに向かい合う一組の対辺のそれぞれのみに沿って形成されてなる半導体装置。
  4. 請求項１から請求項３のいずれかに記載の半導体装置において、
    前記第２の樹脂部は、前記電極を避けて形成されてなる半導体装置。
  5. 請求項１から請求項４のいずれかに記載の半導体装置において、
    前記樹脂層は、前記第２の樹脂部を覆うように形成されてなる半導体装置。
  6. 請求項１から請求項４のいずれかに記載の半導体装置において、
    前記樹脂層は、前記第２の樹脂部の少なくとも上端部が露出するように形成されてなる半導体装置。
  7. 請求項１から請求項６のいずれかに記載の半導体装置において、
    前記第２の樹脂部は、前記電極の間を通り前記電極の外側の領域から前記電極の内側の領域に至る仕切り部を有する半導体装置。
  8. 請求項１から請求項７のいずれかに記載の半導体装置が実装された回路基板。
  9. 請求項１から請求項７のいずれかに記載の半導体装置を有する電子機器。
  10. 内部に電気的に接続された電極を有する、集積回路が形成された半導体基板を用意すること、
    前記半導体基板の前記電極が形成された面の中央部に、第１の樹脂部を形成すること、
    前記半導体基板の前記電極が形成された面の前記第１の樹脂部よりも端部に近い領域に、複数の第２の樹脂部を形成すること、
    前記第２の樹脂部を避けて、前記電極上から前記第１の樹脂部上に配線を形成すること、及び、
    前記配線を覆う樹脂層を、前記第１の樹脂部上から前記第２の樹脂部の外側に至るように形成することを含む半導体装置の製造方法。
  11. 請求項１０記載の半導体装置の製造方法において、
    前記第２の樹脂部を、前記半導体基板のすべての辺のそれぞれに沿って形成する半導体装置の製造方法。
  12. 請求項１０記載の半導体装置の製造方法において、
    前記第２の樹脂部を、前記半導体基板の互いに向かい合う一組の対辺のそれぞれのみに沿って形成する半導体装置の製造方法。
  13. 請求項１０から請求項１２のいずれかに記載の半導体装置の製造方法において、
    前記第２の樹脂部を、前記電極を避けて形成する半導体装置の製造方法。
  14. 請求項１０から請求項１３のいずれかに記載の半導体装置の製造方法において、
    前記第１の樹脂部と前記第２の樹脂部とを、一括して形成する半導体装置の製造方法。
  15. 請求項１０から請求項１４のいずれかに記載の半導体装置の製造方法において、
    前記樹脂層を、前記第２の樹脂部を覆うように形成する半導体装置の製造方法。
  16. 請求項１０から請求項１４のいずれかに記載の半導体装置の製造方法において、
    前記樹脂層を、前記第２の樹脂部の少なくとも上端部が露出するように形成する半導体装置の製造方法。
  17. 請求項１０から請求項１６のいずれかに記載の半導体装置の製造方法において、
    前記第２の樹脂部を、前記電極の間を通り前記電極の外側の領域から前記電極の内側の領域に至る仕切り部を有するように形成する半導体装置の製造方法。
JP2003184568A 2003-06-27 2003-06-27 半導体装置及びその製造方法、回路基板並びに電子機器 Expired - Lifetime JP3666495B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2003184568A JP3666495B2 (ja) 2003-06-27 2003-06-27 半導体装置及びその製造方法、回路基板並びに電子機器
US10/853,252 US7009306B2 (en) 2003-06-27 2004-05-26 Semiconductor device and method of manufacturing the same, circuit board, together with electronic instrument
CNB2004100600844A CN1309014C (zh) 2003-06-27 2004-06-28 半导体装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003184568A JP3666495B2 (ja) 2003-06-27 2003-06-27 半導体装置及びその製造方法、回路基板並びに電子機器

Related Child Applications (3)

Application Number Title Priority Date Filing Date
JP2005042340A Division JP4240226B2 (ja) 2005-02-18 2005-02-18 半導体装置及びその製造方法、回路基板並びに電子機器
JP2005042341A Division JP4038692B2 (ja) 2005-02-18 2005-02-18 半導体装置及びその製造方法、回路基板並びに電子機器
JP2005042339A Division JP4038691B2 (ja) 2005-02-18 2005-02-18 半導体装置及びその製造方法、回路基板並びに電子機器

Publications (2)

Publication Number Publication Date
JP2005019810A JP2005019810A (ja) 2005-01-20
JP3666495B2 true JP3666495B2 (ja) 2005-06-29

Family

ID=33562258

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003184568A Expired - Lifetime JP3666495B2 (ja) 2003-06-27 2003-06-27 半導体装置及びその製造方法、回路基板並びに電子機器

Country Status (3)

Country Link
US (1) US7009306B2 (ja)
JP (1) JP3666495B2 (ja)
CN (1) CN1309014C (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1905361B (zh) * 2005-07-27 2012-06-13 精工爱普生株式会社 半导体装置及振荡器
JP4273356B2 (ja) * 2007-02-21 2009-06-03 セイコーエプソン株式会社 半導体装置の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2593965B2 (ja) * 1991-01-29 1997-03-26 三菱電機株式会社 半導体装置
JP2830903B2 (ja) * 1995-07-21 1998-12-02 日本電気株式会社 半導体デバイスの製造方法
JPH10135270A (ja) * 1996-10-31 1998-05-22 Casio Comput Co Ltd 半導体装置及びその製造方法
TW480636B (en) * 1996-12-04 2002-03-21 Seiko Epson Corp Electronic component and semiconductor device, method for manufacturing and mounting thereof, and circuit board and electronic equipment
TW459323B (en) * 1996-12-04 2001-10-11 Seiko Epson Corp Manufacturing method for semiconductor device
US6333565B1 (en) * 1998-03-23 2001-12-25 Seiko Epson Corporation Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument
JP2001144217A (ja) * 1999-11-17 2001-05-25 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
KR100440507B1 (ko) * 2000-03-23 2004-07-15 세이코 엡슨 가부시키가이샤 반도체장치 및 그 제조방법, 회로기판 및 전자기기
JP2003023009A (ja) * 2001-07-10 2003-01-24 Toppan Printing Co Ltd 半導体装置及びその製造方法
JP4068838B2 (ja) * 2001-12-07 2008-03-26 株式会社日立製作所 半導体装置の製造方法

Also Published As

Publication number Publication date
US7009306B2 (en) 2006-03-07
CN1309014C (zh) 2007-04-04
JP2005019810A (ja) 2005-01-20
US20050006753A1 (en) 2005-01-13
CN1577724A (zh) 2005-02-09

Similar Documents

Publication Publication Date Title
US20060017161A1 (en) Semiconductor package having protective layer for re-routing lines and method of manufacturing the same
JP5249080B2 (ja) 半導体装置
JP2004104102A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2001110831A (ja) 外部接続突起およびその形成方法、半導体チップ、回路基板ならびに電子機器
JP2004104103A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
TW200845326A (en) Semiconductor device with magnetic powder mixed therein and manufacturing method thereof
JPH08340002A (ja) 半導体装置の製造方法
JP3804797B2 (ja) 半導体装置及びその製造方法
JP2008047732A (ja) 半導体装置及びその製造方法
JP2004281898A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP3666495B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP4084737B2 (ja) 半導体装置
JP4240226B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP4038691B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP4038692B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP4247611B2 (ja) 半導体装置
JP4058630B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP4016276B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP3726906B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2004022653A (ja) 半導体装置
JP2004140116A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2004172163A (ja) 半導体装置及びその製造方法
JP4987683B2 (ja) 半導体装置およびその製造方法
CN100382284C (zh) 半导体装置
JP3526529B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20041125

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20041201

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041221

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050218

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050315

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050328

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080415

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090415

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090415

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100415

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110415

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110415

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120415

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130415

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130415

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140415

Year of fee payment: 9

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350