JP3663978B2

JP3663978B2 - Manufacturing method of semiconductor device

Info

Publication number: JP3663978B2
Application number: JP15226699A
Authority: JP
Inventors: 幸哉平林; 英徳河田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1999-05-31
Filing date: 1999-05-31
Publication date: 2005-06-22
Anticipated expiration: 2019-05-31
Also published as: JP2000340567A

Description

【０００１】
【発明の属する技術分野】
本発明は、例えば反射型液晶パネル用基板やＴＦＴアレイ基板等の電気光学装置用基板或いは半導体基板を平坦化処理する際の基板平坦化方法、かかる技術を適用した電気光学装置の製造方法及び半導体装置の製造方法並びにウェハ平坦化方法の技術分野に関し、特に、研磨面の所定位置に予め凹部を刻設して研磨を行う基板平坦化方法、かかる技術を適用した電気光学装置の製造方法及び半導体装置の製造方法に関する。
【０００２】
【従来の技術】
電気光学装置や半導体装置の配線パターン等の微細化や多層配線化に伴い、電気光学装置用基板や半導体基板を平坦化処理する技術が重要になってきている。
【０００３】
例えば電気光学装置の一つであり、液晶プロジェクタのライトバルブとして用いられる反射型液晶パネルおける反射型液晶パネル基板では、画素電極の形成に先立ち画素電極等の直下に形成される絶縁膜をＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）法で平坦化処理している。87
ここで、図１５は反射型液晶パネル基板３１の平面レイアウト、図１４は図１５を縦方向に切断した場合の概略断面図である。
【０００４】
図１５に示すように、反射型液晶パネル基板３１は、多数の画素電極１４（図１４参照）がマトリクス状に配置された矩形の画素領域（表示領域）２０と、画素領域２０の左右辺の外側に位置し、ゲート線（走査電極、行電極）を走査するゲート線駆動回路（Ｙドライバ）２２Ｒ、２２Ｌと、画素電極１４の上辺に位置し、データ線（信号電極、列電極）についてのプリチャージ／テスト回路２３と、画素電極１４の下辺の外側に位置し、データ線に画素データに応じた画素信号を供給する画素信号サンプリング回路２４、及び画素信号サンプリング回路２４の外側にはシール３６が位置決めされる枠形状のシール領域２７と、下側端に沿って配列されており、異方性導電膜（ＡＣＦ）３８を介してフレキシブルテープ配線３９に固着接続される複数の端子パッド２６と、この端子パッド２６の列とシール領域２７との間に位置し、データ線に対し画素データに応じた画素信号を供給するデータ線駆動回路（Ｘドライバ）２１と、そのデータ線駆動回路２１の両脇に位置し、ガラス基板３５の対向電極３３に給電するための中継端子パッド（いわゆる銀点）２９Ｒ、２９Ｌとから構成されている。
【０００５】
なお、シール領域２７の内側に位置する周辺回路（ゲート線駆動回路２２Ｒ、２２Ｌ、プリチャージ／テスト回路２３、及び画素信号サンプリング回路２４）にも、光が入射するのを防止するため、最上層の画素電極１４と同層の遮光膜２５（図１４参照）が設けられている。
【０００６】
図１４に示すように、反射型液晶パネル３０は、ガラス又はセラミック等からなる支持基板３２上に接着剤で固着された反射型液晶パネル用基板３１と、この反射型液晶パネル用基板３１上をシール材３６で枠形状に囲み、間隔をおいて対向配置した透明材料（ＩＴＯ）からなる対向電極（共通電極）３３を持つ光入射側のガラス基板３５と、反射型液晶パネル用基板３１とガラス基板３５との間のシール材３６で封止された隙間内において充填された周知のＴＮ（Twisted Nematic）型液晶又は電圧無印加状態で液晶分子が略垂直配向するＳＨ（Super Homeotropic）型液晶３７とを有している。
【０００７】
図１６は反射型液晶パネル用基板３１の画素領域２０の一部を拡大して示す平面図で、図１７は図１６中のＡ−Ａ′に沿って切断した状態を示す切断図である。１は単結晶シリコンのP^--型半導体基板（N^--型半導体基板でも良い）で、２０mm角の大形サイズである。２はこの半導体基板１のうち素子（ＭＯＳＦＥＴなど）形成領域の表面（主面）側に形成されたP型ウェル領域、３は半導体基板１の素子非形成領域における素子分離用に形成されたフィールド酸化膜（いわゆるＬＯＣＯＳ）である。P型ウェル領域２は、例えば画素数７６８ラ１０２４というような画素がマトリクス状に配置された画素領域２０の共通ウェル領域として形成されており、周辺回路（ゲート線駆動回路２２Ｒ、２２Ｌ、プリチャージ／テスト回路２３、画像信号サンプリング回路２４、及びデータ駆動回路２１）を構成する素子を作り込む部分のＰ型ウェル領域２′（図１８参照）とは分離されている。
【０００８】
フィールド酸化膜３には１画素毎の区画領域に2つの開口部が形成されている。一方の開口部の内側中央にゲート絶縁膜３４を介して形成されたポリシリコン又はメタルシリサイド等からなるゲート電極４ａと、このゲート電極４ａの両側のＰ型ウェル領域２の表面に形成されたN⁺型ソース領域５ａ、N⁺型ドレイン領域５ｂとは画素選択用のNチャネル型ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）を構成している。行方向に隣接する複数の画素の各ゲート電極４ａは走査線方向（画素行方向）に延在して走査線４を構成している。
【０００９】
また、他方の開口部の内側のＰ型ウェル領域２の表面に形成された行方向共通のＰ型容量電極領域８と、このＰ型容量電極領域８の上に絶縁膜（誘電膜）９ｂを介して形成されたポリシリコン又はメタルシリサイド等からなる容量電極９ａとは画素選択用ＭＯＳＦＥＴで選択された信号を保持するための保持容量Ｃを構成している。
【００１０】
ゲート電極４ａ及び容量電極９ａの上には第１の層間絶縁膜６が形成され、この絶縁膜６上にはアルミニウムを主体とする第１のメタル層が形成されている。
【００１１】
第１のメタル層には、列方向に延在するデータ線７（図１６参照）、データ線７から櫛歯状に突出してコンタクトホール６ａを介してソース領域５ａに導電接触するソース電極権配線７ａ、コンタクトホール６ｂを介してドレイン領域５ｂに導電接触すると共にコンタクトホール６ｃを介して容量電極９ａに導電接触する中継配線１０とが含まれる。
【００１２】
データ線７、ソース電極配線７ａ及び中継配線１０を構成する第１のメタル層の上には第２の層間絶縁膜１１が形成され、この第２の層間絶縁膜１１上にはアルミニウムを主体とする第２のメタル層が形成されている。この第２のメタル層は画素領域２０の一面を覆う遮光膜１２が含まれる。なお、この遮光膜１２を構成する第２のメタル層は、画素領域２０の周囲に形成される周辺回路（ゲート線駆動回路２２Ｒ、２２Ｌ、プリチャージ／テスト回路２３，画像信号サンプリング回路２４、及びデータ駆動回路２１）において素子間の接続用配線１２ｂ（図１８参照）を構成する。
【００１３】
遮光膜１２の中継配線１０に対応する位置にはプラグ貫通用開口部１２ａが開けられている。遮光膜１２の上には第３の層間絶縁膜１３が形成され、この第３の層間絶縁膜１３の上に略１画素分に対応した矩形状の反射電極としての画素電極１４が形成されている。遮光膜１２の開口部１２ａに対応してその内側に位置するように、第３、第２の層間絶縁膜１３、１１を貫通するコンタクトホール１６が設けられている。このコンタクトホール１６は、ＣＭＰ法で第３の層間絶縁膜１３を平坦化した後、開口され、その中にタングステン等の高融点金属が埋め込まれる。次いで、この高融点金属層の表面側をエッチバック法により除去し、コンタクトホール内にプラグを形成する。さらに、例えば低温スパッタ法によりアルミニウム層を成膜し、パターニングにより一辺が１５〜２０μｍ程度の矩形状の画素電極１４を形成する。中継配線１０と画素電極１４とは柱状の接続プラグ（層間導電部）１５で電気的に接続されている。そして、画素電極１４の上にはパッシベーション膜１７が全面的に形成されている。
【００１４】
なお、接続プラグ１５の形成方法としては、この高融点金属層を埋め込んだ後にＣＭＰ（化学的機械研磨）法で削り込んでコンタクトホール以外に堆積した金属層を除去する方法もある。
【００１５】
このような第３の層間絶縁膜１３に対するＣＭＰ法による平坦化処理は、その上に成膜される反射電極としての表面鏡面用の画素電極１４を画素毎に成膜するための必須プロセスである。また、画素電極１４の上に保護膜を介して誘電体ミラー膜を形成する場合でも必要となる。このＣＭＰ法は、スクライブ前のウェハを化学的なエッチングと機械的な研磨とを併せて進行せしめる成分からなるスラリー（砥液）を用いて研磨する手法である。
【００１６】
【発明が解決しようとする課題】
しかしながら、画素領域２０やシール領域では、第３の層間絶縁膜１３よりも下層の第２のメタル層がこれらの領域のほぼ全面を覆う遮光膜１２を構成していることから、図１８の点線で示すように研磨前の第３の層間絶縁膜１３の表面が比較的平坦で高原上に高くなっているのに対して、周辺回路領域（ゲート線駆動回路２２Ｒ、２２Ｌ、プリチャージ／テスト回路２３、画像信号サンプリング回路２４、及びデータ駆動回路２１）や端子パッド２６の領域では、第３の層間絶縁膜１３よりも下層の第２のメタル層が素子相互間の配線１２ｂ、２６ｂを構成していることから、図１８の点線で示すように研磨前の第３の層間絶縁膜１３の表面に凹凸が表れる。このためＣＭＰ法によって第３の層間絶縁膜１３の表面を研磨した場合には、スラリーが凹凸の表れた第３の層間絶縁膜１３の表面の方に集まり、従って周辺回路領域や端子パッド領域と比べ画素領域やシール領域に対応する位置の第３の層間絶縁膜１３の表面は研磨レートが低くなり、第３の層間絶縁膜１３の表面に段差が生じてしまう、という課題がある。
【００１７】
本発明はかかる事情に基づきなされたもので、より平坦な研磨面を得ることができる基板平坦化方法、電気光学装置の製造方法、半導体装置の製造方法及びウェハ平坦化方法を提供することを課題とする。
【００１８】
かかる課題を解決するため、本発明の半導体装置の製造方法は、前記半導体ウェハ表面に表れた凹凸に応じて、前記半導体ウェハ表面にチップ単位で凹部を刻設する工程と、前記凹部を刻設した後に、前記半導体ウェハ表面を研磨して平坦化する工程と、しかる後に、前記半導体ウェハをダイシングする工程とを具備し、
前記凹部を刻設する工程では、前記半導体ウェハの中心部にいくほど凹部の密度が高くなり、中心部から離れるに従って凹部の密度が段階的に低くなるように刻設することを特徴とする。
本発明の一の態様として、本発明の基板平坦化方法は、下層のパターンに応じた凹凸が表れた基板表面を平坦化する方法であって、（ａ）前記基板表面に表れた凹凸に応じて、前記基板表面に凹部を刻設する工程と、（ｂ）前記凹部を刻設した後に、前記基板表面を研磨して平坦化する工程とを具備することを特徴とする。
【００１９】
本発明のかかる構成によれば、基板表面を研磨して平坦化する工程に先立ち、基板表面に表れた凹凸に応じて、例えば凸部の頂部の面積が大きい位置の基板表面に凹部を刻設しているので、基板表面を研磨する際に例えばＣＭＰ（化学的機械研磨）法を用いた場合にスラリーが刻設した凹部に入り込み、見かけ上の研磨レートを上げることができる。従って、凸部の頂部の面積が大きい位置と他の位置との研磨レートを等しくすることが可能となり、この結果基板表面の凹凸にばらつきがある場合であっても研磨後の基板表面は凹凸がなく平坦化する。また、本発明によれば、基板表面に凹部を刻設してから研磨を行っているので、実質的な研磨量が低減する。従って、研磨時間を短縮し、またスラリーの使用量を低減することができる。
【００２０】
本発明の一の態様として、前記工程（ａ）において、前記基板表面に表れた凹凸の密度が均一になるように前記基板表面に前記凹部を刻設することを特徴とする。
【００２１】
かかる構成によれば、基板表面全体の研磨レートが等しくなるので、研磨後の基板表面全体は均一に平坦化する。
【００２２】
本発明の一の態様として、前記工程（ａ）において、前記基板表面を研磨すべき深さに応じた深さの前記凹部を前記基板表面に刻設することを特徴とする。
【００２３】
かかる構成によれば、基板表面に刻設した凹部の深さに応じて研磨深さが決定されるので、最終残膜厚を制御することができる。
【００２４】
本発明の一の態様として、前記工程（ａ）は、前記基板表面に前記下層のパターンの形成時とは逆型のレジストを塗布する工程と、前記下層のパターンの形成時のマスクを用いて前記基板表面のレジストを露光する工程と、前記露光されたレジストを現像する工程と、前記現像されたレジストパターンを用いて前記基板表面をエッチングする工程とを含むことを特徴とする。
【００２５】
かかる構成によれば、研磨前の基板表面には下層のパターンに対応した凹凸が表れるので、この下層のパターンに対応するように基板表面をエッチングすることで、基板表面の凹凸の密度はほぼ均一となる。そして、このような基板表面に研磨を施すことにより、基板表面を均一に平坦化することができる。また、かかる構成によれば、下層のパターンの形成時のマスクを用いることができるので、凹部を刻設するための特別なマスクは不要となる。
【００２６】
本発明の電気光学装置の製造方法は、基板上に、複数の走査線と、複数のデータ線と、前記各走査線とデータ線に接続された薄膜トランジスタと、前記薄膜トランジスタに接続された画素電極とを有する画素領域と、前記基板上に設けられ、前記画素領域を駆動するための駆動回路を有する駆動回路領域と、前記基板上に設けられ、前記複数の走査線及びデータ線に給電するための端子パッドを有する端子パッド領域とを有する電気光学装置の製造方法であって、前記基板上に前記薄膜トランジスタ、走査線、データ線、駆動回路及び端子パッドを形成する工程と、前記薄膜トランジスタ、走査線、データ線、駆動回路及び端子パッドが形成された基板上に第１の絶縁膜を形成する工程と、前記画素領域に対応する前記第１の絶縁膜をほぼ覆うように遮光膜を形成する工程と、前記遮光膜を含む前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、前記画素領域に対応する前記第２の絶縁膜に凹部を刻設する工程と、前記凹部を刻設した後に、前記第２の絶縁膜表面を研磨して平坦化する工程と、前記平坦化された第２の絶縁膜上に前記画素電極を形成する工程とを具備することを特徴とする。
【００２７】
本発明のかかる構成によれば、画素電極の下層である絶縁膜を研磨して平坦化する工程に先立ち、絶縁膜表面全体において凹凸の少ない、いわゆる研磨レートの低い領域である画素領域の絶縁膜表面に予め凹部を刻設するので、凹部にスラリーが入り込んで見かけ上の研磨レートをあげることができる。これにより、絶縁膜表面全体の研磨レートを均一化することができ、研磨時間を短縮することができる。
【００２８】
本発明の電気光学装置の製造方法は、基板に、複数の走査線と、複数のデータ線と、前記各走査線とデータ線に接続されたトランジスタと、前記トランジスタに接続された画素電極とを有する電気光学装置の製造方法において、前記基板上に前記トランジスタとしての半導体層を形成する工程と、前記半導体層上に絶縁薄膜を形成する工程と、前記絶縁薄膜上に前記走査線及びゲート電極を形成する工程と、前記走査線及びゲート電極上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に前記データ線を形成する工程と、前記データ線上に第２絶縁膜を形成する工程と、前記データ線上に形成された第２絶縁膜の表面に表れる凹凸に応じて、該第２絶縁膜表面に凹部を刻設する工程と、前記凹部を刻設した後に、前記データ線上に形成された第２絶縁膜表面を研磨して平坦化する工程と、前記平坦化された第２絶縁膜上に画素電極を形成する工程とを具備することを特徴とする。
【００２９】
本発明のかかる構成によれば、第２絶縁膜を研磨して平坦化する工程に先立って、画素電極の下層となる第２絶縁膜表面の凹凸に対応するように予め第２絶縁膜表面をエッチングすることにより、第２絶縁膜表面の凹凸の密度はほぼ均一となる。そして、このような第２絶縁膜表面に研磨を施すことにより第２絶縁膜表面全体を均一に平坦化することができる。
【００３０】
本発明の一の態様として、前記第２絶縁膜表面に凹部を刻設する工程は、前記第２絶縁膜表面に前記走査線及び前記データ線の形成時とは逆型のレジストを塗布する工程と、少なくとも前記走査線及び前記データ線の形成時のマスクをそれぞれ用いて前記第２絶縁膜表面のレジストをそれぞれ露光する工程と、前記露光されたレジストを現像する工程と、前記現像されたレジストパターンを用いて前記絶縁膜表面をエッチングする工程とを含むことを特徴とする。
【００３１】
かかる構成によれば、研磨前の第２絶縁膜はほぼ下層である走査線及びデータ線に対応した凹凸が現れるので、この凹凸に対応してエッチングすることで、絶縁膜表面の凹凸の密度はほぼ均一となる。そして、このような基板表面に研磨を施すことにより、基板表面を均一に平坦化することができる。また、かかる構成によれば、走査線及びデータ線の形成時のマスクを用いることができるので、凹部を刻設するための特別なマスクは不要となる。
【００３２】
本発明の半導体装置の製造方法は、基板上に、少なくともセルアレーが形成されたセルアレー領域と周辺回路が形成された周辺回路領域とを有する半導体装置の製造方法において、前記基板上の同一の層に形成された前記セルアレー領域及び前記周辺回路領域上に絶縁膜を形成する工程と、前記セルアレー領域に対応する前記絶縁膜の表面に凹部を刻設する工程と、前記凹部を刻設した後に、前記絶縁膜表面を研磨して平坦化する工程とを具備することを特徴とする。
【００３３】
本発明のかかる構成によれば、絶縁膜を研磨して平坦化する工程に先立ち、周辺回路領域よりも研磨レートの低いセルアレー領域に予め凹部を刻設しているので、絶縁膜表面を研磨する際に例えばＣＭＰ（化学的機械研磨）法を用いた場合にスラリーが刻設した凹部に入り込み、見かけ上の研磨レートを上げることができる。従って、周辺回路領域とセルアレー領域との研磨レートをほぼ等しくすることが可能となり、研磨後の絶縁膜表面は凹凸がなく平坦化する。また、本発明によれば、絶縁膜表面に凹部を刻設してから研磨を行っているので、実質的な研磨量が低減する。従って、研磨時間を短縮し、またスラリーの使用量を低減することができる。
【００３４】
本発明の半導体装置の製造方法は、前記半導体ウェハ表面に表れた凹凸に応じて、前記半導体ウェハ表面に凹部を刻設する工程と、前記凹部を刻設した後に、前記半導体ウェハ表面を研磨して平坦化する工程と、しかる後に前記半導体ウェハをダイシングする工程とを具備することを特徴とする。
【００３５】
本発明のかかる構成によれば、半導体ウェハ表面を研磨して平坦化する工程に先立ち、半導体ウェハ表面内の研磨レートの低い領域に凹部を刻設しているので、スラリーが刻設した凹部に入り込み、見かけ上の研磨レートを上げることができる。従って、半導体ウェハ表面内での研磨レートを均一にすることが可能となり、この結果半導体ウェハ表面の凹凸にばらつきがある場合であっても研磨後の基板表面は凹凸がなく平坦化する。また、本発明によれば、基板表面に凹部を刻設してから研磨を行っているので、実質的な研磨量が低減する。従って、研磨時間を短縮し、またスラリーの使用量を低減することができる。
【００３６】
本発明の一の態様として、前記半導体ウェハ表面に凹部を刻設する工程では、チップ単位で凹部を刻設することを特徴とする。
【００３７】
かかる構成によれば、チップ単位の絶縁膜表面の研磨レートを均一にすることができる。
【００３８】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００３９】
（実施形態１）
図１〜図４は本発明の実施形態１に係る反射型液晶パネルにおける反射型液晶パネル用基板の製造方法を説明するための図である。
【００４０】
本実施形態における反射型液晶パネル用基板は、従来の技術の図１４〜図１８に示した構成と同様であるので、以下では同一の要素には同一の符号を付してそれらの構成の説明は省略し、その製造方法を説明する。
【００４１】
ここで、図１は画素電極形成に先立ち第３の層間絶縁膜１３の表面を平坦化処理する直前の状態を示している。第３の層間絶縁膜１３の表面では、図１に示されるように、画素領域やシール領域に対応する位置は平坦であるのに対して周辺回路領域や端子パッド領域に対応する位置は凹凸が生じている。この状態でそのまま第３の層間絶縁膜１３の表面をＣＭＰ（化学的機械研磨）法により研磨すると、周辺回路領域や端子パッド領域と比べ画素領域やシール領域に対応する位置の第３の層間絶縁膜１３の表面は研磨レートが低くなり、第３の層間絶縁膜１３の表面に段差が生じてしまう。そこで、本実施形態では、第３の層間絶縁膜１３の表面の研磨に先立ち、研磨レートの低い画素領域やシール領域に対応する位置の第３の層間絶縁膜１３の表面に凹部を刻設し、研磨レートを均一化している。
【００４２】
これは、まず図２に示すように、レジスト塗布、露光処理及び現像処理を経て第３の層間絶縁膜１３の表面の凹部を刻設すべき位置が露出するフォトレジスト５０１を形成する。
【００４３】
次に図３に示すようにフォトレジスト５０１における露出部を介して第３の層間絶縁膜１３の表面をエッチング処理し、画素領域やシール領域に対応する位置の第３の層間絶縁膜１３の表面に凹部５０２を刻設し、その後フォトレジスト５０１を除去する。
【００４４】
なお凹部５０２の刻設後に第３の層間絶縁膜１３の表面に表れる凹凸の密度が均一になるように、第３の層間絶縁膜１３表面に凹部５０２を刻設するのが好ましい。これにより、研磨後の第３の層間絶縁膜１３表面全体がうねりもなく均一に平坦化するからである。また第３の層間絶縁膜１３表面を研磨すべき深さに応じて、凹部５０２の深さを制御するのが好ましい。これにより研磨量を制御できるからである。本実施形態では、特に凹部５０２の深さを周辺回路領域や端子パッド領域における第３の層間絶縁膜１３の表面の凹部と同程度の深さとするのが好ましい。これにより、周辺回路領域や端子パッド領域に対応する位置の第３の層間絶縁膜１３の表面と画素領域やシール領域に対応する位置の第３の層間絶縁膜１３の表面とを同程度に深さに研磨することができるからである。
【００４５】
次に図４に示すように第３の層間絶縁膜１３の表面全体をＣＭＰ法により研磨して平坦化する。ここで、図４の点線で示す第３の層間絶縁膜１３の表面はかかる研磨により実線で示す位置まで削られる。
【００４６】
このように本実施形態によれば、第３の層間絶縁膜１３の表面を研磨して平坦化する工程に先立ち、図３に示したように凹凸の少ない画素領域やシール領域に対応する位置の第３の層間絶縁膜１３の表面に、他の部分と同程度の凹凸を持つように凹部５０２を刻設しているので、第３の層間絶縁膜１３の表面を研磨する際にスラリーが刻設したこの凹部５０２に入り込み、見かけ上の研磨レートを上げることができる。従って、第３の層間絶縁膜１３の表面全体の研磨レートを等しくすることが可能となり、この結果第３の層間絶縁膜１３の表面の凹凸にばらつきがある場合であっても研磨後の第３の層間絶縁膜１３の表面表面は凹凸がなく平坦化する。また、本実施形態によれば、第３の層間絶縁膜１３の表面に凹部５０２を刻設してから研磨を行っているので、実質的な研磨量が低減する。従って、研磨時間を短縮し、またスラリーの使用量を低減することができる。
【００４７】
（実施形態２）
図５〜図９は本発明の実施形態２に係る透過型液晶パネルにおける透過型液晶パネル基板の平面図、透過型液晶パネルの縦断面図及び透過型液晶パネル基板の製造方法を説明するための図である。図６はそれぞれ図５の線Ｂ−Ｂ’で切断したときの液晶パネルの縦断面図であり、図７〜図９は図６のＴＦＴアレイ基板の工程断面図である。
【００４８】
本実施形態における透過型液晶パネル５９では、スイッチング素子とし薄膜トランジスタが設けられている点が上述の前記反射型液晶パネルと異なる。その他の駆動回路、端子パッド等の構造は従来の技術の図１４〜図１８に示した構成と同様であるので、以下では同一の要素には同一の符号を付して、透過型液晶パネルの構成及びその製造方法を説明する。
【００４９】
本実施形態における液晶パネル５９は、図５、図６に示すように、例えばＴＦＴアレイ基板６１とガラスからなる対向基板３５との間に電気光学物質として液晶３７が充填されている
ＴＦＴアレイ基板６１上には、複数の走査線４及び複数のデータ線７が交差するように配置され、これら交差部毎にデータ線７及び走査線４に接続して薄膜トランジスタ６２が配置され、更に薄膜トランジスタ６２に接続した画素電極１４が配置されて構成されている。そして、走査線４に沿ってほぼ平行に直線状に走査線４と同層で形成された容量線４ｂが配置されている。
【００５０】
図６において、ＴＦＴアレイ基板６１上に、後に形成される半導体膜５１を含む薄膜トランジスタ６２に対応して配置された遮光膜４０と、この遮光膜４０上に形成された下地層間絶縁膜４１と、下地層間絶縁膜４１上に形成されたポリシリコン等の半導体膜５１が配置されている。半導体膜５１上には絶縁薄膜４２を介して走査線４、走査線と同層で形成された容量線４ｂとが配置され、走査線４の一部は半導体層５１のチャネル領域５１aに対向するように配置され、ゲート電極４ａとして機能する。容量線４ｂは遮光膜４０と下地層間絶縁膜４１に形成されたコンタクトホール４６を介して遮光膜と電気的に接続していても良い。走査線４ａ及び容量線４ｂ上には、これらを覆うように第１の層間絶縁膜４７が形成され、更に第１の層間絶縁膜４７上にはデータ線７が配置されている。データ線７は、絶縁薄膜及び第１の層間絶縁膜に形成されるコンタクトホール４５を介して半導体膜５１のソース領域５１ｄに電気的に接続している。データ線７上にはこれを覆うように第２の層間絶縁膜４３が配置され、更に第２の層間絶縁膜４３上にはＩＴＯ（Indium Tin Oxide）からなる透明電極である画素電極１４が配置されている。この画素電極１４は、絶縁薄膜４２、第１の層間絶縁膜４７、第２の層間絶縁膜４３に形成されるコンタクトホール４８を介して半導体膜５１のドレイン領域５１ｅと電気的に接続している。そして、画素電極を含む基板全面に配向膜４４が配置されている。また、半導体膜５１は、ＬＤＤ（Lightly Doped Drain）領域１ｂ及び１ｃを有しており、半導体膜５１の一部は第１蓄積容量電極５１ｆとして機能し、絶縁薄膜４２を介して容量線４ｂと蓄積容量７０を形成している。
【００５１】
一方、ＴＦＴアレイ基板６１に対向する対向基板には、薄膜トランジスタ６２に入射する光を遮光するための遮光膜５０が配置され、遮光膜５０を覆って基板全面にＩＴＯからなる透明な対向電極３３、配向膜４４が順次形成され構成されている。
【００５２】
次に製造方法について説明する。
【００５３】
ここで、図７(a)は画素電極形成に先立ち、第２の層間絶縁膜４３の表面を平坦化処理する直前の状態を示している。尚、走査線４及び容量線４ｂ、データ線７の形成方法は、それぞれ電極層を形成した後、電極層上にネガ型のフォトレジストを塗布し、所定の形状のマスクパターンを使用してフォトレジストを露光、現像し、フォトレジストにより覆われていない電極層をエッチングすることにより走査線４及び容量線４ｂ、またはデータ線７を形成している。
【００５４】
図７（ａ）に示すように、第２の層間絶縁膜４３の表面では、走査線４、容量線４ｂ、データ線７などのパターンに対応して凹凸が生じている。この状態でそのまま第１の層間絶縁膜１３の表面をＣＭＰ（化学的機械研磨）法により研磨すると、第１の層間絶縁膜表面内での凹凸が均一化されておらず、面内での研磨レートが不均一となる。そこで、本実施形態では、第２の層間絶縁膜４３の表面の研磨に先立ち、走査線４及び容量線４ｂ、データ線７の形成時に用いたマスクそれぞれを利用して第２の層間絶縁膜４３表面に凹部を刻設し、面内での研磨レートを均一化している。
【００５５】
これは、まず図７（ａ）に示すように、第２の層間絶縁膜４３上に、走査線４及び容量線４ｂの形成時に用いたレジストと逆型であるポジ型のフォトレジスト８０を塗布する。そして、走査線４及び容量線４ｂを形成する時に用いたマスク９０を用いて、露光処理及び現像処理を行う。これにより図７（ｂ）に示すように走査線及び容量線のパターンとは逆のパターン形状のフォトレジストパターン８０ａが形成される。
【００５６】
次に、このフォトレジストパターン８０ａをマスクとして、フォトレジストに覆われていない第２の層間絶縁膜４３をエッチングした後、フォトレジストパターン８０ａを除去して、図７（ｃ）に示すように、走査線４及び容量線４ｂに対応した位置に凹部が形成された第２の層間絶縁膜４３を得る。
【００５７】
次に、図８（ａ）に示すように、第２の層間絶縁膜４３上に、データ線７の形成時に用いたレジストと逆型であるポジ型のフォトレジスト８１を塗布する。そして、データ線７を形成する時に用いたマスク９１を用いて、露光処理及び現像処理を行う。これにより図８（ｂ）に示すようにデータ線７のパターンとは逆のパターン形状のフォトレジストパターン８１ａが形成される。
【００５８】
次に、このフォトレジストパターン８１ａをマスクとして、フォトレジストに覆われていない第２の層間絶縁膜４３をエッチングし、フォトレジストパターン８１ａを除去して、図８（ｃ）に示すように、データ線に対応した位置に凹部が形成された第２の層間絶縁膜４３を得る。
【００５９】
次に第２の層間絶縁膜４３の表面全体をＣＭＰ法により研磨して平坦化し、図９（ａ）に示すような平坦化された第２の層間絶縁膜４３を形成し、更に後工程で形成される画素電極と半導体層とを接続するためのコンタクトホールをフォトエッチングなどにより形成する。
【００６０】
次に図９（ｂ）に示すように、ＩＴＯからなる画素電極を形成する。
【００６１】
このように本実施形態によれば、第２の層間絶縁膜４３の表面を研磨して平坦化する工程に先立ち、第２の層間絶縁膜表面の凹凸の原因となる走査線４、容量線４ｂ、データ線７に対応した位置に凹部を刻設しているので、研磨時における絶縁膜表面の凹凸を面内で均一化することができる。この結果、研磨時間を短縮し、またスラリーの使用量を低減することができる。
【００６２】
更に、本実施形態によれば、走査線及び容量線、データ線の形成時に用いたレジストは逆型のレジストを用いて、第２の層間絶縁膜４３の表面をエッチングするので、走査線４ａ及び容量線４ｂ、データ線7で用いるマスクを第２絶縁膜表面のエッチングの際にそのまま使用できる。これにより、第２絶縁膜表面のエッチングのためのマスクを別に用意する必要がなくなる。尚、本実施形態においては、走査線４ａ及び容量線４ｂ、データ線７の形成時にネガ型レジストを用い、第２絶縁膜表面のエッチングの際にポジ型レジストを用いたが、逆でもよい。また、第２絶縁膜表面のエッチングに用いるマスクを別に用意すれば、同型のレジストを用いることも可能である。37
さらに本実施形態においては、絶縁膜表面のエッチングの際に、走査線４ａ、容量線４ｂのマスクとデータ線７のマスクを２回に分けて別々にパターニング、エッチングし、凹凸を形成したが、この他にもレジストを塗布した後に、２枚あるいはそれ以上のマスクを用いて多重露光を行い、レジストをパターニングし、エッチングを行って良い。これによりレジスト塗布の回数を削減しつつ奥か的な凹凸を形成することができる。
【００６３】
（実施形態３）
図１０〜図１１は本発明の実施形態３に係る半導体装置、例えばＤＲＡＭの構造を示す図及びその製造方法を説明するための図である。
【００６４】
本実施形態における半導体装置１００は、図１０に示すように、ｐ型基板である半導体基板１０１上に、周辺回路領域とセルアレー領域とを有している。
【００６５】
セルアレー領域には、ＭＯＳトランジスタ１０２が形成され、ＭＯＳトランジスタ１０２を覆うようにＢＰＳＧ（ボロンリンシリケートガラス）酸化膜からなる第１の層間絶縁膜１０３が形成され、この第１の層間絶縁膜１０３上には、ＡｌまたはＷからなる第１の金属膜１０４が配置されている。更に、第１の金属膜１０４上には酸化膜からなる第２の層間絶縁膜１０５が配置され、第２の層間絶縁膜１０５上にはＡｌまたはＣuからなる第２の金属膜１０６が配置されている。
【００６６】
一方、周辺回路領域は、半導体基板１０１上に形成されたＬＯＣＯＳ（フィールド酸化膜）上に、ゲート１０８が配置され、このゲート１０８を覆うようにセルアレー領域の第１の層間絶縁膜１０２と同層の絶縁膜が配置されている。そして、第１の層間絶縁膜１０２上には、セルアレー領域の第１の金属膜と同層の金属膜１０４が配置され、第１の層間絶縁膜１０２に形成されるコンタクトホール１０９を介して半導体基板１０１と電気的に接続している。第１の金属膜１０４を含む第１の層間絶縁膜１０３上には、第２の層間絶縁膜１０５が配置され、第２の層間絶縁膜１０５上には、セルアレー領域の第２の金属膜１０６と同層の金属膜１０６が配置されている。
【００６７】
ここで、図１１（ａ）は第１の金属膜１０４の形成に先立ち第１の層間絶縁膜１０３の表面を平坦化処理する直前の状態を示している。図１１（ａ）に示される実線１２０は、第１の層間絶縁膜形成後の膜の形状を示し、点線１２１は平坦化処理後の膜の目標とする形状を示す。セルアレー領域と周辺回路領域とでは、第１の層間絶縁膜１０３の下層に形成されるパターンが異なるため、半導体基板１０１から見たときの相対的な厚みが異なる。このため、平坦化処理による所望の厚みになるまでに、周辺回路領域ではａの厚み分を研磨すれば良いのに対し、セルアレー領域ではａの厚みよりも厚いｂの厚み分を研磨する必要がある。このため、基板面内全面における所望の厚みとなるまでの研磨時間が異なってしまい、研磨時間をセルアレー領域に合わせる必要がある。そこで、本実施形態では、第１の層間絶縁膜１０３の表面の研磨に先立ち、予めセルアレー領域の第１の層間絶縁膜１０３の表面に凹部を刻設し、基板面内における研磨時間を均一化している。
【００６８】
これは、まず図１１（ｂ）に示すように、既知の方法で、セルアレー領域の第１の層間絶縁膜１０３の表面に凹部１２２を設ける。
【００６９】
次に図１１（ｃ）に示すように第１の層間絶縁膜１０３の表面全体をＣＭＰ法により研磨して平坦化する。ここで、図１１の点線で示す第１の層間絶縁膜１０３の表面はかかる研磨により実線で示す位置まで削られる。
【００７０】
このように本実施形態によれば、第１の層間絶縁膜１０３の表面を研磨して平坦化する工程に先立ち、セルアレー領域に対応する第１の層間絶縁膜１０３の表面に、凹部１２２を刻設しているので、第１の層間絶縁膜１０３の表面を研磨する際にスラリーが刻設したこの凹部１２２に入り込み、見かけ上の研磨レートを上げることができる。従って、第１の層間絶縁膜１０３の表面全体の研磨時間を等しくすることが可能とる。従って、研磨時間を従来における周辺回路領域で要する時間に短縮することがき、またスラリーの使用量を低減することができる。
【００７１】
（実施形態４）
図１２〜図１３は本発明の実施形態４に係る半導体ウェハの構造及び本実施形態の効果を示す図である。
【００７２】
図１２は、本実施形態における半導体ウェハ１４０の平面図であり、半導体ウェハ１４０は実施形態３に記載する半導体装置１００が複数集合した形状となっており、半導体ウェハ１４０をダイシングすることにより、個々の半導体装置１００に分離することができる。
【００７３】
本実施形態は、ダイシング前の半導体ウェハ１４０の表面を平坦化するもので、半導体ウェハ表面に現れた凹凸に応じて凹部を刻設した後、研磨により平坦化する。ここでは、凹部の密度を基板面内で異なるように、凹部を刻設した。具体的には、図１２に示すように、半導体ウェハの中心部にいくほど凹部の密度を高くしていき、中心から離れるに従って、凹部の密度を段階的に低くした。
【００７４】
このような凹部を設けた半導体ウェハは、研磨工程において、凹部を設けずに研磨工程を行った従来法（図１３（ａ））と比較して、図１３（ｂ）に示すように研磨レートを基板面内で均一化することができた。尚、図１３は、半導体ウェハとして直径２００ｍｍのものを使用し、半導体ウェハの中心部を０として、ｘ軸、ｙ軸方向それぞれにおける中心部から距離による研磨レートを測定したものである。
【００７５】
本実施形態においては、平坦化処理に先立って、研磨レートの低い領域に予め凹部を設けることにより、基板全面における研磨レートを均一化することができる。
【００７６】
また、基板面内における凹部のパターン密度は本実施形態に限られるものではなく、下層のパターンに応じて生じる絶縁膜表面の凹凸に応じて、凹部のパターン密度、深さなどを調整すればよい。
【図面の簡単な説明】
【図１】第１実施形態の液晶装置の製造プロセスを順を追って示す工程図（その１）である。
【図２】第１実施形態の液晶装置の製造プロセスを順を追って示す工程図（その２）である。
【図３】第１実施形態の液晶装置の製造プロセスを順を追って示す工程図（その３）である。
【図４】第１実施形態の液晶装置の製造プロセスを順を追って示す工程図（その４）である。
【図５】第２実施形態の液晶装置の画素領域を示す平面図である。
【図６】図５の線Ｂ−Ｂ′で切断した場合の液晶装置の縦断面図である。
【図７】第２実施形態の液晶装置の製造プロセスを順を追って示す工程図（その１）である。
【図８】第２実施形態の液晶装置の製造プロセスを順を追って示す工程図（その２）である。
【図９】第２実施形態の液晶装置の製造プロセスを順を追って示す工程図（その３）である。
【図１０】第３実施形態の半導体装置を示す縦断面図である。
【図１１】第３実施形態の半導体装置の製造プロセスを順を追って示す工程図である。
【図１２】第４実施形態の半導体ウェハを示す平面図である。
【図１３】従来方法と第４実施形態における研磨レートの効果の比較図である。
【図１４】液晶装置の縦断面図である。
【図１５】液晶装置の平面図である。
【図１６】液晶装置の表示領域を示す平面図である。
【図１７】図１６の線Ａ−Ａ’で切断した場合の縦断面図であある。
【図１８】液晶装置の平坦化処理工程を説明する図である。
【符号の説明】
１…半導体基板
４…走査線97
６、４７、１０３…第１の層間絶縁膜
７…データ線97
１１、４３、１０５…第２の層間絶縁膜
１３…第３の層間絶縁膜99
１４…画素電極
２０…画素領域
２１…データ線駆動回路
２２…ゲート線駆動回路
２６…端子パッド
３１…反射型液晶パネル用基板
３２、３５、６１…基板
４１…下地絶縁膜
４２…絶縁薄膜
５１…半導体層
５９…透過型液晶パネル
６１…ＴＦＴアレイ基板
６２…薄膜トランジスタ
８０、８１…フォトレジスト
８０ａ、８１ａ…フォトレジストパターン
９０、９１…マスク
１００…半導体装置
１０１、１４１…半導体基板
１２２、５０２…凹部
１４０…半導体ウェハ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for flattening a substrate for an electro-optical device such as a reflective liquid crystal panel substrate or a TFT array substrate or a semiconductor substrate, a method for manufacturing an electro-optical device and a semiconductor to which such a technique is applied. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an apparatus manufacturing method and a wafer flattening method, and in particular, a substrate flattening method in which a concave portion is previously engraved at a predetermined position on a polishing surface and polishing is performed, The present invention relates to a device manufacturing method.
[0002]
[Prior art]
With miniaturization of wiring patterns and the like of electro-optical devices and semiconductor devices and multilayer wiring, techniques for planarizing electro-optical device substrates and semiconductor substrates have become important.
[0003]
For example, in a reflection type liquid crystal panel substrate in a reflection type liquid crystal panel which is one of electro-optical devices and used as a light valve of a liquid crystal projector, an insulating film formed immediately below the pixel electrode or the like is formed by CMP (CMP) prior to the formation of the pixel electrode. The surface is flattened by a chemical mechanical polishing method. 87
Here, FIG. 15 is a plan layout of the reflective liquid crystal panel substrate 31, and FIG. 14 is a schematic cross-sectional view of FIG. 15 taken in the vertical direction.
[0004]
As shown in FIG. 15, the reflective liquid crystal panel substrate 31 includes a rectangular pixel area (display area) 20 in which a large number of pixel electrodes 14 (see FIG. 14) are arranged in a matrix, and left and right sides of the pixel area 20. Gate line drive circuits (Y drivers) 22R and 22L that scan the gate lines (scanning electrodes and row electrodes) located outside, and the data lines (signal electrodes and column electrodes) that are located on the upper sides of the pixel electrodes 14 A precharge / test circuit 23, a pixel signal sampling circuit 24 that is positioned outside the lower side of the pixel electrode 14 and supplies a pixel signal corresponding to the pixel data to the data line, and a seal 36 outside the pixel signal sampling circuit 24 Are arranged along the lower end and fixedly connected to the flexible tape wiring 39 via an anisotropic conductive film (ACF) 38. A plurality of terminal pads 26, a data line driving circuit (X driver) 21 that is located between the row of terminal pads 26 and the seal region 27 and supplies pixel signals corresponding to pixel data to the data lines; It is located on both sides of the data line driving circuit 21 and is composed of relay terminal pads (so-called silver dots) 29R and 29L for supplying power to the counter electrode 33 of the glass substrate 35.
[0005]
In order to prevent light from entering the peripheral circuits (gate line drive circuits 22R, 22L, precharge / test circuit 23, and pixel signal sampling circuit 24) located inside the seal region 27, the uppermost layer is used. A light shielding film 25 (see FIG. 14) in the same layer as the pixel electrode 14 is provided.
[0006]
As shown in FIG. 14, the reflective liquid crystal panel 30 includes a reflective liquid crystal panel substrate 31 fixed on a support substrate 32 made of glass or ceramic with an adhesive, and the reflective liquid crystal panel substrate 31. A light incident side glass substrate 35 having a counter electrode (common electrode) 33 made of a transparent material (ITO) surrounded by a seal material 36 in a frame shape and arranged to face each other at intervals, a reflective liquid crystal panel substrate 31 and glass A well-known TN (Twisted Nematic) type liquid crystal filled in a gap sealed with a sealing material 36 between the substrate 35 or an SH (Super Homeotropic) type liquid crystal 37 in which liquid crystal molecules are substantially vertically aligned in a state where no voltage is applied. And have.
[0007]
16 is an enlarged plan view showing a part of the pixel region 20 of the reflective liquid crystal panel substrate 31, and FIG. 17 is a sectional view showing a state cut along AA 'in FIG. 1 is single crystal silicon P ^- Type semiconductor substrate (N ^- It may be a type semiconductor substrate) and is a large size of 20 mm square. 2 is a P-type well region formed on the surface (main surface) side of an element (MOSFET or the like) formation region of the semiconductor substrate 1, and 3 is a field formed for element isolation in an element non-formation region of the semiconductor substrate 1. It is an oxide film (so-called LOCOS). The P-type well region 2 is formed as a common well region of the pixel region 20 in which pixels having, for example, a pixel number of 768 and 1024 are arranged in a matrix, and peripheral circuits (gate line driving circuits 22R and 22L, precharge) / The test circuit 23, the image signal sampling circuit 24, and the P-type well region 2 '(see FIG. 18), which is a part for forming the elements constituting the data driving circuit 21), are separated.
[0008]
In the field oxide film 3, two openings are formed in a partition region for each pixel. A gate electrode 4a made of polysilicon, metal silicide or the like formed in the center of one opening via a gate insulating film 34, and N formed on the surface of the P-type well region 2 on both sides of the gate electrode 4a. ⁺ Type source region 5a, N ⁺ The type drain region 5b constitutes an N channel type MOSFET (insulated gate type field effect transistor) for pixel selection. Each gate electrode 4a of a plurality of pixels adjacent in the row direction extends in the scanning line direction (pixel row direction) to form the scanning line 4.
[0009]
A common P-type capacitive electrode region 8 formed on the surface of the P-type well region 2 inside the other opening, and an insulating film (dielectric film) 9b is formed on the P-type capacitive electrode region 8. The capacitor electrode 9a made of polysilicon, metal silicide, or the like formed therebetween constitutes a storage capacitor C for holding the signal selected by the pixel selection MOSFET.
[0010]
A first interlayer insulating film 6 is formed on the gate electrode 4a and the capacitor electrode 9a, and a first metal layer mainly composed of aluminum is formed on the insulating film 6.
[0011]
The first metal layer includes a data line 7 extending in the column direction (see FIG. 16), a source electrode right wiring protruding from the data line 7 in a comb shape and in conductive contact with the source region 5a through the contact hole 6a. 7a, and the relay wiring 10 in conductive contact with the drain region 5b through the contact hole 6b and conductive contact with the capacitor electrode 9a through the contact hole 6c.
[0012]
A second interlayer insulating film 11 is formed on the first metal layer constituting the data line 7, the source electrode wiring 7 a and the relay wiring 10, and aluminum is mainly formed on the second interlayer insulating film 11. A second metal layer is formed. The second metal layer includes a light shielding film 12 that covers one surface of the pixel region 20. The second metal layer constituting the light shielding film 12 is formed of peripheral circuits (gate line driving circuits 22R and 22L, precharge / test circuit 23, image signal sampling circuit 24, and the like) formed around the pixel region 20. In the data drive circuit 21), a connection wiring 12b (see FIG. 18) between the elements is formed.
[0013]
A plug penetration opening 12 a is opened at a position corresponding to the relay wiring 10 of the light shielding film 12. A third interlayer insulating film 13 is formed on the light shielding film 12, and a pixel electrode 14 as a rectangular reflective electrode corresponding to approximately one pixel is formed on the third interlayer insulating film 13. Yes. A contact hole 16 penetrating through the third and second interlayer insulating films 13 and 11 is provided so as to be located inside corresponding to the opening 12 a of the light shielding film 12. The contact hole 16 is opened after the third interlayer insulating film 13 is planarized by CMP, and a refractory metal such as tungsten is embedded therein. Next, the surface side of the refractory metal layer is removed by an etch back method to form a plug in the contact hole. Further, for example, an aluminum layer is formed by a low-temperature sputtering method, and a rectangular pixel electrode 14 having a side of about 15 to 20 μm is formed by patterning. The relay wiring 10 and the pixel electrode 14 are electrically connected by a columnar connection plug (interlayer conductive portion) 15. A passivation film 17 is formed on the entire surface of the pixel electrode 14.
[0014]
As a method for forming the connection plug 15, there is a method of removing the metal layer deposited other than the contact hole by embedding the refractory metal layer and then cutting it by a CMP (Chemical Mechanical Polishing) method.
[0015]
Such planarization processing by CMP method for the third interlayer insulating film 13 is an indispensable process for forming the pixel electrode 14 for the surface mirror surface as a reflective electrode formed thereon for each pixel. . Further, it is necessary even when a dielectric mirror film is formed on the pixel electrode 14 via a protective film. This CMP method is a method in which a wafer before scribing is polished using a slurry (abrasive liquid) composed of components that advance both chemical etching and mechanical polishing.
[0016]
[Problems to be solved by the invention]
However, in the pixel region 20 and the seal region, the second metal layer below the third interlayer insulating film 13 constitutes the light shielding film 12 covering almost the entire surface of these regions. As shown in FIG. 4, the surface of the third interlayer insulating film 13 before polishing is relatively flat and is high on the plateau, whereas the peripheral circuit region (gate line drive circuits 22R and 22L, precharge / test circuit) 23, the image signal sampling circuit 24, the data driving circuit 21) and the terminal pad 26, the second metal layer below the third interlayer insulating film 13 constitutes the interconnections 12b and 26b between the elements. Therefore, as shown by the dotted line in FIG. 18, irregularities appear on the surface of the third interlayer insulating film 13 before polishing. For this reason, when the surface of the third interlayer insulating film 13 is polished by the CMP method, the slurry gathers toward the surface of the third interlayer insulating film 13 where the irregularities appear, and accordingly, the peripheral circuit region and the terminal pad region In comparison, the surface of the third interlayer insulating film 13 at a position corresponding to the pixel region or the seal region has a problem that the polishing rate is low and a step is generated on the surface of the third interlayer insulating film 13.
[0017]
The present invention has been made based on such circumstances, and it is an object of the present invention to provide a substrate flattening method, a method for manufacturing an electro-optical device, a method for manufacturing a semiconductor device, and a method for flattening a wafer that can obtain a flatter polished surface. And
[0018]
In order to solve such a problem, a method of manufacturing a semiconductor device according to the present invention includes a step of engraving a recess in a chip unit on the surface of the semiconductor wafer according to the unevenness appearing on the surface of the semiconductor wafer, and engraving the recess. And then polishing and flattening the surface of the semiconductor wafer, and then dicing the semiconductor wafer,
The step of forming the recesses is characterized in that the density of the recesses increases toward the center of the semiconductor wafer, and the density of the recesses decreases stepwise as the distance from the center increases.
As one aspect of the present invention, the substrate flattening method of the present invention is a method of flattening a substrate surface on which irregularities corresponding to a lower layer pattern appear, and (a) according to the irregularities appearing on the substrate surface. And (b) a step of polishing and flattening the surface of the substrate after the recess has been formed.
[0019]
According to this configuration of the present invention, prior to the step of polishing and flattening the substrate surface, according to the unevenness appearing on the substrate surface, for example, the concave portion is engraved on the substrate surface at a position where the top area of the convex portion is large. Therefore, when polishing the substrate surface, for example, when using CMP (Chemical Mechanical Polishing) method, the slurry enters the recessed portion engraved, and the apparent polishing rate can be increased. Therefore, it is possible to equalize the polishing rate at the position where the top area of the convex part is large and other positions, and as a result, even if the unevenness of the substrate surface is uneven, the substrate surface after polishing is uneven. Flatten without. Further, according to the present invention, since the polishing is performed after the recess is formed on the substrate surface, the substantial polishing amount is reduced. Therefore, the polishing time can be shortened and the amount of slurry used can be reduced.
[0020]
As one aspect of the present invention, in the step (a), the concave portions are formed on the substrate surface so that the density of the irregularities appearing on the substrate surface is uniform.
[0021]
According to such a configuration, since the polishing rate of the entire substrate surface becomes equal, the entire substrate surface after polishing is uniformly flattened.
[0022]
As one aspect of the present invention, in the step (a), the concave portion having a depth corresponding to a depth at which the substrate surface is to be polished is formed on the substrate surface.
[0023]
According to such a configuration, since the polishing depth is determined according to the depth of the recesses formed on the substrate surface, the final remaining film thickness can be controlled.
[0024]
As one aspect of the present invention, the step (a) uses a step of applying a resist reverse to the formation of the lower layer pattern on the substrate surface and a mask at the time of forming the lower layer pattern. The method includes exposing the resist on the substrate surface, developing the exposed resist, and etching the substrate surface using the developed resist pattern.
[0025]
According to such a configuration, unevenness corresponding to the pattern of the lower layer appears on the substrate surface before polishing. Therefore, by etching the substrate surface so as to correspond to the pattern of the lower layer, the density of unevenness on the substrate surface is almost uniform. It becomes. Then, by polishing the surface of such a substrate, the substrate surface can be uniformly planarized. In addition, according to such a configuration, a mask for forming a lower layer pattern can be used, so that a special mask for engraving the concave portion is not necessary.
[0026]
An electro-optical device manufacturing method according to the present invention includes a plurality of scanning lines, a plurality of data lines, a thin film transistor connected to each scanning line and the data line, and a pixel electrode connected to the thin film transistor on a substrate. A pixel region having a driving circuit region provided on the substrate and having a driving circuit for driving the pixel region, and provided on the substrate for supplying power to the plurality of scanning lines and data lines. A method of manufacturing an electro-optical device having a terminal pad region having a terminal pad, the step of forming the thin film transistor, a scanning line, a data line, a driving circuit, and a terminal pad on the substrate, the thin film transistor, the scanning line, Forming a first insulating film on the substrate on which the data line, the driving circuit, and the terminal pad are formed; and substantially covering the first insulating film corresponding to the pixel region. Forming a light shielding film, forming a second insulating film on the first insulating film including the light shielding film, and forming a recess in the second insulating film corresponding to the pixel region. And a step of polishing and flattening the surface of the second insulating film after forming the recess, and a step of forming the pixel electrode on the flattened second insulating film. It is characterized by comprising.
[0027]
According to this configuration of the present invention, prior to the step of polishing and planarizing the insulating film, which is the lower layer of the pixel electrode, the insulating film in the pixel region, which is a region having a low unevenness on the entire insulating film surface, that is, a so-called low polishing rate region Since the concave portion is engraved on the surface in advance, the slurry can enter the concave portion to increase the apparent polishing rate. Thereby, the polishing rate of the whole surface of the insulating film can be made uniform, and the polishing time can be shortened.
[0028]
According to another aspect of the invention, there is provided a method for manufacturing an electro-optical device, comprising: a substrate; a plurality of scanning lines; a plurality of data lines; a transistor connected to each scanning line and the data line; and a pixel electrode connected to the transistor. And a step of forming a semiconductor layer as the transistor on the substrate; a step of forming an insulating thin film on the semiconductor layer; and the scanning line and the gate electrode on the insulating thin film. Forming a first insulating film on the scanning line and the gate electrode; forming a data line on the first insulating film; and forming a second insulating film on the data line. A step of forming a recess in the surface of the second insulating film according to the unevenness appearing on the surface of the second insulating film formed on the data line; and after forming the recess, on the data line Formed Planarizing by polishing the second insulating film surface, characterized by comprising the step of forming the planarized pixel electrode on the second insulating film.
[0029]
According to such a configuration of the present invention, prior to the step of polishing and planarizing the second insulating film, the surface of the second insulating film is previously formed so as to correspond to the unevenness of the surface of the second insulating film that is the lower layer of the pixel electrode. By etching, the density of the unevenness on the surface of the second insulating film becomes substantially uniform. By polishing the surface of the second insulating film, the entire surface of the second insulating film can be uniformly planarized.
[0030]
As one aspect of the present invention, the step of forming a recess on the surface of the second insulating film is a step of applying a reverse type resist to the surface of the second insulating film when forming the scanning lines and the data lines. And exposing each of the resists on the surface of the second insulating film using at least the masks for forming the scanning lines and the data lines, developing the exposed resist, and developing the developed resist And a step of etching the surface of the insulating film using a pattern.
[0031]
According to such a configuration, since the unevenness corresponding to the scanning line and the data line that are substantially lower layers appears in the second insulating film before polishing, the density of the unevenness on the surface of the insulating film is reduced by etching corresponding to the unevenness. Almost uniform. Then, by polishing the surface of such a substrate, the substrate surface can be uniformly planarized. Further, according to this configuration, a mask for forming the scanning lines and the data lines can be used, so that a special mask for engraving the concave portion is not necessary.
[0032]
According to another aspect of the present invention, there is provided a method for manufacturing a semiconductor device, comprising: a substrate having at least a cell array region in which a cell array is formed and a peripheral circuit region in which a peripheral circuit is formed; A step of forming an insulating film on the formed cell array region and the peripheral circuit region, a step of forming a recess in a surface of the insulating film corresponding to the cell array region, and after forming the recess, And a step of polishing and planarizing the surface of the insulating film.
[0033]
According to such a configuration of the present invention, since the concave portion is previously engraved in the cell array region having a polishing rate lower than that of the peripheral circuit region prior to the step of polishing and planarizing the insulating film, the surface of the insulating film is polished. At this time, for example, when a CMP (Chemical Mechanical Polishing) method is used, the slurry enters the recessed portion formed by engraving, and the apparent polishing rate can be increased. Therefore, the polishing rates of the peripheral circuit region and the cell array region can be made substantially equal, and the surface of the insulating film after polishing is flattened without any unevenness. In addition, according to the present invention, since the polishing is performed after the recess is formed on the surface of the insulating film, the substantial polishing amount is reduced. Therefore, the polishing time can be shortened and the amount of slurry used can be reduced.
[0034]
According to the method for manufacturing a semiconductor device of the present invention, a step of forming a recess in the surface of the semiconductor wafer according to the unevenness appearing on the surface of the semiconductor wafer, and a step of polishing the surface of the semiconductor wafer after forming the recess. And flattening, and then dicing the semiconductor wafer.
[0035]
According to this configuration of the present invention, since the recess is engraved in the low polishing rate region in the semiconductor wafer surface prior to the step of polishing and planarizing the semiconductor wafer surface, the recess is engraved in the slurry engraved area. Intrusion and apparent polishing rate can be increased. Therefore, it is possible to make the polishing rate uniform within the surface of the semiconductor wafer. As a result, even if the unevenness on the surface of the semiconductor wafer varies, the polished substrate surface is flat without any unevenness. Further, according to the present invention, since the polishing is performed after the recess is formed on the substrate surface, the substantial polishing amount is reduced. Therefore, the polishing time can be shortened and the amount of slurry used can be reduced.
[0036]
As one aspect of the present invention, in the step of forming the recesses on the surface of the semiconductor wafer, the recesses are formed in units of chips.
[0037]
According to this configuration, the polishing rate of the insulating film surface in units of chips can be made uniform.
[0038]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0039]
(Embodiment 1)
1-4 is a figure for demonstrating the manufacturing method of the board | substrate for reflective liquid crystal panels in the reflective liquid crystal panel which concerns on Embodiment 1 of this invention.
[0040]
The reflection type liquid crystal panel substrate in the present embodiment is the same as the configuration shown in FIGS. 14 to 18 of the prior art, and therefore, the same components are denoted by the same reference numerals and the description of those configurations will be given below. Is omitted, and its manufacturing method will be described.
[0041]
Here, FIG. 1 shows a state immediately before the surface of the third interlayer insulating film 13 is planarized before the pixel electrode is formed. On the surface of the third interlayer insulating film 13, as shown in FIG. 1, the positions corresponding to the pixel area and the seal area are flat, whereas the positions corresponding to the peripheral circuit area and the terminal pad area are uneven. Has occurred. If the surface of the third interlayer insulating film 13 is polished as it is in this state by CMP (chemical mechanical polishing), the third interlayer insulating film at a position corresponding to the pixel region and the seal region as compared with the peripheral circuit region and the terminal pad region. The surface of the film 13 has a low polishing rate, and a step is generated on the surface of the third interlayer insulating film 13. Therefore, in this embodiment, prior to polishing the surface of the third interlayer insulating film 13, a recess is formed on the surface of the third interlayer insulating film 13 at a position corresponding to a pixel region or a seal region with a low polishing rate. The polishing rate is made uniform.
[0042]
First, as shown in FIG. 2, a photoresist 501 is formed through a resist coating process, an exposure process, and a development process to expose a position where a concave portion on the surface of the third interlayer insulating film 13 is to be engraved.
[0043]
Next, as shown in FIG. 3, the surface of the third interlayer insulating film 13 is etched through the exposed portion of the photoresist 501, and the surface of the third interlayer insulating film 13 at a position corresponding to the pixel region or the seal region. A recess 502 is formed in the substrate, and then the photoresist 501 is removed.
[0044]
It is preferable that the recesses 502 are formed on the surface of the third interlayer insulating film 13 so that the density of the unevenness appearing on the surface of the third interlayer insulating film 13 becomes uniform after the recesses 502 are formed. This is because the entire surface of the third interlayer insulating film 13 after polishing is evenly flattened without undulations. Further, it is preferable to control the depth of the recess 502 in accordance with the depth at which the surface of the third interlayer insulating film 13 is to be polished. This is because the polishing amount can be controlled. In the present embodiment, it is preferable that the depth of the concave portion 502 is set to be substantially the same as that of the concave portion on the surface of the third interlayer insulating film 13 in the peripheral circuit region and the terminal pad region. As a result, the surface of the third interlayer insulating film 13 at the position corresponding to the peripheral circuit region and the terminal pad region and the surface of the third interlayer insulating film 13 at the position corresponding to the pixel region and the seal region are made to have the same depth. This is because it can be polished.
[0045]
Next, as shown in FIG. 4, the entire surface of the third interlayer insulating film 13 is polished and planarized by the CMP method. Here, the surface of the third interlayer insulating film 13 indicated by the dotted line in FIG. 4 is scraped to the position indicated by the solid line by such polishing.
[0046]
As described above, according to the present embodiment, prior to the step of polishing and planarizing the surface of the third interlayer insulating film 13, as shown in FIG. Since the concave portion 502 is engraved on the surface of the third interlayer insulating film 13 so as to have the same level of irregularities as the other portions, the slurry is engraved when the surface of the third interlayer insulating film 13 is polished. It is possible to increase the apparent polishing rate by entering the recessed portion 502 provided. Therefore, it is possible to make the polishing rate of the entire surface of the third interlayer insulating film 13 equal, and as a result, even if the unevenness of the surface of the third interlayer insulating film 13 is uneven, the third after polishing. The surface of the interlayer insulating film 13 is flattened without unevenness. Further, according to the present embodiment, the polishing is performed after the recess 502 is formed on the surface of the third interlayer insulating film 13, so that the substantial polishing amount is reduced. Therefore, the polishing time can be shortened and the amount of slurry used can be reduced.
[0047]
(Embodiment 2)
5 to 9 are plan views of a transmissive liquid crystal panel substrate in a transmissive liquid crystal panel according to Embodiment 2 of the present invention, a longitudinal sectional view of the transmissive liquid crystal panel, and a method for manufacturing the transmissive liquid crystal panel substrate. FIG. FIG. 6 is a longitudinal sectional view of the liquid crystal panel taken along the line BB ′ in FIG. 5, and FIGS. 7 to 9 are process sectional views of the TFT array substrate in FIG.
[0048]
The transmissive liquid crystal panel 59 in this embodiment is different from the above-described reflective liquid crystal panel in that a thin film transistor is provided as a switching element. Since other drive circuits, terminal pads, and the like have the same structure as that shown in FIGS. 14 to 18 of the prior art, the same reference numerals are given to the same elements in the following description of the transmissive liquid crystal panel. The configuration and the manufacturing method thereof will be described.
[0049]
As shown in FIGS. 5 and 6, the liquid crystal panel 59 in the present embodiment is filled with liquid crystal 37 as an electro-optical material between a TFT array substrate 61 and a counter substrate 35 made of glass, for example.
A plurality of scanning lines 4 and a plurality of data lines 7 are arranged on the TFT array substrate 61 so as to intersect with each other, and thin film transistors 62 are arranged at the intersections so as to be connected to the data lines 7 and the scanning lines 4. The pixel electrode 14 connected to the thin film transistor 62 is arranged. A capacitor line 4 b formed in the same layer as the scanning line 4 is arranged in a straight line substantially parallel to the scanning line 4.
[0050]
In FIG. 6, on the TFT array substrate 61, a light shielding film 40 disposed corresponding to a thin film transistor 62 including a semiconductor film 51 to be formed later, a base interlayer insulating film 41 formed on the light shielding film 40, A semiconductor film 51 such as polysilicon formed on the underlying interlayer insulating film 41 is disposed. On the semiconductor film 51, the scanning line 4 and the capacitor line 4 b formed in the same layer as the scanning line are arranged via the insulating thin film 42, and a part of the scanning line 4 faces the channel region 51 a of the semiconductor layer 51. And function as the gate electrode 4a. The capacitor line 4 b may be electrically connected to the light shielding film through a contact hole 46 formed in the light shielding film 40 and the base interlayer insulating film 41. A first interlayer insulating film 47 is formed on the scanning line 4 a and the capacitor line 4 b so as to cover them, and a data line 7 is further disposed on the first interlayer insulating film 47. The data line 7 is electrically connected to the source region 51d of the semiconductor film 51 through a contact hole 45 formed in the insulating thin film and the first interlayer insulating film. A second interlayer insulating film 43 is disposed on the data line 7 so as to cover it, and a pixel electrode 14 which is a transparent electrode made of ITO (Indium Tin Oxide) is further disposed on the second interlayer insulating film 43. Has been. The pixel electrode 14 is electrically connected to the drain region 51 e of the semiconductor film 51 through a contact hole 48 formed in the insulating thin film 42, the first interlayer insulating film 47, and the second interlayer insulating film 43. . An alignment film 44 is disposed on the entire surface of the substrate including the pixel electrodes. Further, the semiconductor film 51 has LDD (Lightly Doped Drain) regions 1b and 1c, and a part of the semiconductor film 51 functions as the first storage capacitor electrode 51f, and is connected to the capacitor line 4b via the insulating thin film 42. A storage capacitor 70 is formed.
[0051]
On the other hand, a light-shielding film 50 for shielding light incident on the thin film transistor 62 is disposed on the counter substrate facing the TFT array substrate 61, and a transparent counter electrode 33 made of ITO is formed on the entire surface of the substrate so as to cover the light-shielding film 50. An alignment film 44 is sequentially formed and configured.
[0052]
Next, a manufacturing method will be described.
[0053]
Here, FIG. 7A shows a state immediately before the surface of the second interlayer insulating film 43 is planarized before the pixel electrode is formed. The scanning lines 4, the capacitor lines 4b, and the data lines 7 are formed by forming an electrode layer, applying a negative photoresist on the electrode layer, and then using a mask pattern having a predetermined shape. The scanning line 4 and the capacitor line 4b or the data line 7 are formed by exposing and developing the resist and etching the electrode layer not covered with the photoresist.
[0054]
As shown in FIG. 7A, the surface of the second interlayer insulating film 43 has irregularities corresponding to the patterns of the scanning lines 4, the capacitor lines 4b, the data lines 7, and the like. If the surface of the first interlayer insulating film 13 is polished as it is in this state by the CMP (chemical mechanical polishing) method, the unevenness in the surface of the first interlayer insulating film is not uniformed and the in-plane polishing is performed. The rate is uneven. Therefore, in the present embodiment, prior to polishing the surface of the second interlayer insulating film 43, the second interlayer insulating film 43 is utilized by using the masks used when the scanning lines 4, the capacitor lines 4b, and the data lines 7 are formed. A concave portion is formed on the surface to make the polishing rate in the surface uniform.
[0055]
First, as shown in FIG. 7A, on the second interlayer insulating film 43, a positive type photoresist 80 which is the reverse type of the resist used when forming the scanning lines 4 and the capacitor lines 4b is applied. To do. Then, exposure processing and development processing are performed using the mask 90 used when forming the scanning lines 4 and the capacitor lines 4b. As a result, as shown in FIG. 7B, a photoresist pattern 80a having a pattern shape opposite to the pattern of the scanning lines and the capacitance lines is formed.
[0056]
Next, using the photoresist pattern 80a as a mask, the second interlayer insulating film 43 not covered with the photoresist is etched, and then the photoresist pattern 80a is removed, as shown in FIG. A second interlayer insulating film 43 having a recess formed at a position corresponding to the scanning line 4 and the capacitance line 4b is obtained.
[0057]
Next, as shown in FIG. 8A, a positive photoresist 81, which is the reverse type of the resist used when forming the data line 7, is applied on the second interlayer insulating film 43. Then, exposure processing and development processing are performed using the mask 91 used when forming the data lines 7. As a result, as shown in FIG. 8B, a photoresist pattern 81a having a pattern shape opposite to the pattern of the data line 7 is formed.
[0058]
Next, using the photoresist pattern 81a as a mask, the second interlayer insulating film 43 not covered with the photoresist is etched, the photoresist pattern 81a is removed, and as shown in FIG. A second interlayer insulating film 43 having a recess formed at a position corresponding to the line is obtained.
[0059]
Next, the entire surface of the second interlayer insulating film 43 is polished and planarized by CMP to form a planarized second interlayer insulating film 43 as shown in FIG. A contact hole for connecting the pixel electrode to be formed and the semiconductor layer is formed by photoetching or the like.
[0060]
Next, as shown in FIG. 9B, a pixel electrode made of ITO is formed.
[0061]
As described above, according to the present embodiment, prior to the step of polishing and planarizing the surface of the second interlayer insulating film 43, the scanning lines 4 and the capacitor lines 4b that cause irregularities on the surface of the second interlayer insulating film. Since the concave portion is formed at the position corresponding to the data line 7, the unevenness on the surface of the insulating film at the time of polishing can be made uniform in the surface. As a result, the polishing time can be shortened and the amount of slurry used can be reduced.
[0062]
Furthermore, according to the present embodiment, the resist used when forming the scanning line, the capacitor line, and the data line is etched using the reverse type resist, so that the surface of the second interlayer insulating film 43 is etched. The mask used for the capacitor line 4b and the data line 7 can be used as it is when etching the surface of the second insulating film. This eliminates the need for a separate mask for etching the surface of the second insulating film. In this embodiment, a negative resist is used when forming the scanning line 4a, the capacitor line 4b, and the data line 7, and a positive resist is used when etching the surface of the second insulating film. In addition, if a mask used for etching the surface of the second insulating film is prepared separately, the same type of resist can be used. 37
Furthermore, in this embodiment, when etching the surface of the insulating film, the mask of the scanning line 4a, the capacitor line 4b and the mask of the data line 7 were separately patterned and etched in two steps to form irregularities. In addition, after applying a resist, multiple exposure may be performed using two or more masks, the resist may be patterned, and etching may be performed. As a result, it is possible to form deep irregularities while reducing the number of times of resist application.
[0063]
(Embodiment 3)
10 to 11 are views showing the structure of a semiconductor device, for example, a DRAM according to the third embodiment of the present invention, and a diagram for explaining a manufacturing method thereof.
[0064]
As shown in FIG. 10, the semiconductor device 100 according to the present embodiment includes a peripheral circuit region and a cell array region on a semiconductor substrate 101 that is a p-type substrate.
[0065]
In the cell array region, a MOS transistor 102 is formed, and a first interlayer insulating film 103 made of a BPSG (boron phosphorus silicate glass) oxide film is formed so as to cover the MOS transistor 102. On the first interlayer insulating film 103 The first metal film 104 made of Al or W is disposed on the substrate. Further, a second interlayer insulating film 105 made of an oxide film is disposed on the first metal film 104, and a second metal film 106 made of Al or Cu is disposed on the second interlayer insulating film 105. ing.
[0066]
On the other hand, in the peripheral circuit region, a gate 108 is disposed on a LOCOS (field oxide film) formed on the semiconductor substrate 101, and the same layer as the first interlayer insulating film 102 in the cell array region so as to cover the gate 108. The insulating film is arranged. A metal film 104 in the same layer as the first metal film in the cell array region is disposed on the first interlayer insulating film 102, and a semiconductor is formed through a contact hole 109 formed in the first interlayer insulating film 102. It is electrically connected to the substrate 101. A second interlayer insulating film 105 is disposed on the first interlayer insulating film 103 including the first metal film 104, and the second metal film 106 in the cell array region is formed on the second interlayer insulating film 105. The metal film 106 in the same layer as that of the first and second layers is disposed.
[0067]
Here, FIG. 11A shows a state immediately before the surface of the first interlayer insulating film 103 is planarized before the formation of the first metal film 104. The solid line 120 shown in FIG. 11A indicates the shape of the film after the first interlayer insulating film is formed, and the dotted line 121 indicates the target shape of the film after the planarization process. Since the cell array region and the peripheral circuit region have different patterns formed in the lower layer of the first interlayer insulating film 103, the relative thicknesses when viewed from the semiconductor substrate 101 are different. For this reason, it is sufficient to polish the thickness of a in the peripheral circuit region until the desired thickness is obtained by the planarization process, whereas in the cell array region, it is necessary to polish the thickness of b that is thicker than the thickness of a. is there. For this reason, the polishing time until the desired thickness is reached over the entire surface of the substrate is different, and it is necessary to match the polishing time with the cell array region. Therefore, in this embodiment, prior to polishing the surface of the first interlayer insulating film 103, a recess is formed in advance on the surface of the first interlayer insulating film 103 in the cell array region, so that the polishing time in the substrate surface is made uniform. ing.
[0068]
First, as shown in FIG. 11B, a recess 122 is provided on the surface of the first interlayer insulating film 103 in the cell array region by a known method.
[0069]
Next, as shown in FIG. 11C, the entire surface of the first interlayer insulating film 103 is polished and planarized by the CMP method. Here, the surface of the first interlayer insulating film 103 indicated by the dotted line in FIG. 11 is scraped to the position indicated by the solid line by such polishing.
[0070]
As described above, according to the present embodiment, prior to the step of polishing and planarizing the surface of the first interlayer insulating film 103, the recess 122 is etched on the surface of the first interlayer insulating film 103 corresponding to the cell array region. Therefore, when the surface of the first interlayer insulating film 103 is polished, the slurry enters the recess 122 formed by engraving, and the apparent polishing rate can be increased. Therefore, it is possible to make the polishing time for the entire surface of the first interlayer insulating film 103 equal. Therefore, the polishing time can be shortened to the time required in the conventional peripheral circuit region, and the amount of slurry used can be reduced.
[0071]
(Embodiment 4)
12 to 13 are views showing the structure of a semiconductor wafer according to Embodiment 4 of the present invention and the effects of this embodiment.
[0072]
FIG. 12 is a plan view of the semiconductor wafer 140 in the present embodiment. The semiconductor wafer 140 has a shape in which a plurality of semiconductor devices 100 described in the third embodiment are assembled. The semiconductor device 100 can be separated.
[0073]
In the present embodiment, the surface of the semiconductor wafer 140 before dicing is flattened. A concave portion is formed according to the concave and convex portions appearing on the surface of the semiconductor wafer, and then flattened by polishing. Here, the concave portions were engraved so that the density of the concave portions was different in the substrate plane. Specifically, as shown in FIG. 12, the density of the recesses was increased toward the center of the semiconductor wafer, and the density of the recesses was decreased stepwise as the distance from the center increased.
[0074]
A semiconductor wafer provided with such a recess has a polishing rate as shown in FIG. 13 (b) as compared to the conventional method (FIG. 13 (a)) in which the polishing step is performed without providing the recess in the polishing step. Can be made uniform in the substrate plane. In FIG. 13, a semiconductor wafer having a diameter of 200 mm is used, the central portion of the semiconductor wafer is set to 0, and the polishing rate according to the distance from the central portion in each of the x-axis and y-axis directions is measured.
[0075]
In the present embodiment, prior to the flattening process, a recess is provided in advance in a region having a low polishing rate, whereby the polishing rate on the entire surface of the substrate can be made uniform.
[0076]
The pattern density of the recesses in the substrate surface is not limited to this embodiment, and the pattern density, depth, etc. of the recesses may be adjusted according to the unevenness of the insulating film surface generated according to the lower layer pattern. .
[Brief description of the drawings]
FIG. 1 is a process diagram (part 1) illustrating a manufacturing process of a liquid crystal device according to a first embodiment in order.
FIG. 2 is a process diagram (part 2) illustrating the manufacturing process of the liquid crystal device according to the first embodiment in order.
FIG. 3 is a process diagram (part 3) illustrating the manufacturing process of the liquid crystal device according to the first embodiment in order.
FIG. 4 is a process diagram (part 4) illustrating the manufacturing process of the liquid crystal device according to the first embodiment in order.
FIG. 5 is a plan view showing a pixel region of a liquid crystal device according to a second embodiment.
6 is a longitudinal sectional view of the liquid crystal device taken along line BB ′ in FIG. 5. FIG.
FIG. 7 is a process diagram (part 1) illustrating a manufacturing process of the liquid crystal device according to the second embodiment in order.
FIG. 8 is a process diagram (part 2) illustrating the manufacturing process of the liquid crystal device according to the second embodiment in order.
FIG. 9 is a process diagram (part 3) illustrating the manufacturing process of the liquid crystal device according to the second embodiment in order.
FIG. 10 is a longitudinal sectional view showing a semiconductor device according to a third embodiment.
FIG. 11 is a process chart sequentially showing the manufacturing process of the semiconductor device of the third embodiment.
FIG. 12 is a plan view showing a semiconductor wafer according to a fourth embodiment.
FIG. 13 is a comparative view of the effect of the polishing rate in the conventional method and the fourth embodiment.
FIG. 14 is a longitudinal sectional view of a liquid crystal device.
FIG. 15 is a plan view of a liquid crystal device.
FIG. 16 is a plan view showing a display area of the liquid crystal device.
17 is a longitudinal sectional view taken along line AA ′ in FIG. 16;
FIG. 18 is a diagram illustrating a planarization process of a liquid crystal device.
[Explanation of symbols]
1 ... Semiconductor substrate
4 ... Scan line 97
6, 47, 103... First interlayer insulating film
7 ... Data line 97
11, 43, 105 ... second interlayer insulating film
13 ... Third interlayer insulating film 99
14: Pixel electrode
20 ... pixel region
21: Data line driving circuit
22: Gate line driving circuit
26 ... Terminal pad
31 ... Substrate for reflective liquid crystal panel
32, 35, 61 ... substrate
41. Base insulating film
42. Insulating thin film
51 ... Semiconductor layer
59 ... Transmission type liquid crystal panel
61 ... TFT array substrate
62 ... Thin film transistor
80, 81 ... Photoresist
80a, 81a ... Photoresist pattern
90, 91 ... Mask
100: Semiconductor device
101, 141 ... Semiconductor substrate
122, 502 ... concave portion
140 ... Semiconductor wafer

Claims

A method for manufacturing a semiconductor device, comprising:
In accordance with the irregularities appearing on the surface of the semiconductor wafer, a step of engraving concave portions in units of chips on the surface of the semiconductor wafer;
Polishing and flattening the semiconductor wafer surface after engraving the recess; and
And thereafter, dicing the semiconductor wafer,
In the step of engraving the recess, the density of the recess increases toward the center of the semiconductor wafer, and the density of the recess gradually decreases as the distance from the center increases. Device manufacturing method.