JP3657350B2

JP3657350B2 - Function generator

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Publication number: JP3657350B2
Application number: JP13070896A
Authority: JP
Inventors: 聡幸広井
Original assignee: Sony Computer Entertainment Inc
Current assignee: Sony Interactive Entertainment Inc
Priority date: 1996-04-26
Filing date: 1996-04-26
Publication date: 2005-06-08
Anticipated expiration: 2016-04-26
Also published as: JPH09292927A

Description

【０００１】
【発明の属する技術分野】
この発明は、例えば、３次元コンピュータグラフィックスに適用される画像生成装置における曲面分割を行うためのスプライト関数の演算を行うのに好適な関数発生器に関する。
【０００２】
【従来の技術】
３次元コンピュータグラフィックスでは、多数のポリゴン（例えば三角形や四角形などの多角形）の集合として物体を表示している。このため、３次元コンピュータグラフィックスに適用される画像生成装置において、曲面を含む画像の当該曲面部分を、より自然に表現しようとする場合には、細かい多くのポリゴンを生成して画像を描画画像を生成するようにする必要がある。
【０００３】
しかし、この多数のポリゴンの頂点座標のデータを格納するためには、大容量のメモリが必要であり、ゲーム機などのようにメモリ容量に制限がある場合には、ポリゴンの大きさが大きくなり、きめの細かい曲面を表現することが困難である。
【０００４】
そこで、従来から曲面などの形状をスプライン関数等を合成して表現し、ポリゴンの頂点座標の代わりに曲面を決定するコントロールポイントのデータのみをメモリに格納して、メモリを節約する手法が用いられている。
【０００５】
この方法は、例えば３次元等の多次元関数であるスプライン関数を高速に生成しなければならなず、多数個の積和演算器が必要になる。このため、ハードウエア構成が複雑になり、ＬＳＩ化したときに、チップ面積が大きくなり、また、高価格になってしまう。
【０００６】
【発明が解決しようとする課題】
ところで、後述するように、微分解析器を組み合わせることにより、スプライン関数を逐次計算することができる。しかし、スプライン関数を専用に計算するための微分解析器を命令実行型演算処理装置（以下、マイクロプロセッサという）の演算処理部分に内蔵するには、専用の回路をマイクロプロセッサ内に設ける必要があり、チップ面積の増大を伴い、製造コストの上昇を招くという問題がある。このため、従来は、このような計算機能を専用化したマイクロプロセッサは存在せず、その結果、スプライン関数は、通常の加算命令等を組み合わせてソフトウエアで作成する必要があり、計算速度が遅いという問題があった。
【０００７】
この発明は、以上のような欠点の生じない関数発生器を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、この発明による関数発生器は、マイクロプロセッサ内部の算術演算回路における加算器に変更を加えて、機能を拡張したものであり、
ｍ個（ｍは自然数）の加算器と、少なくとも一つのレジスタとを備えると共に、
前記マイクロプロセッサ内の一つのレジスタのうちの全部もしくは一部が、それぞれ所定ビット数のワードをストアする０番からｍ番までの（ｍ＋１）個のレジスタ部分に分割され、
前記ｍ個の加算器のうちのｉ（ｉ≦ｍ）番目の加算器における２個の入力端の一方がｉ番目の前記レジスタ部分に、他方が（ｉ−１）番目の前記レジスタ部分に、それぞれ接続され、当該ｉ番目の加算器の出力端が、前記ｉ番目のレジスタ部分に接続されて構成されることを特徴とする。
【０００９】
そして、一つの命令により、前記ｍ個の加算器の加算が同時に実行させられることにより、高速に関数演算が実行される。
【００１０】
【発明の実施の形態】
以下、この発明による関数発生器の一実施の形態を、ゲーム機内に設けられ、曲面描画のときの曲面分割処理に用いられる命令実行型演算処理部に適用した場合について、図を参照しながら説明する。
【００１１】
図３は、この発明の一実施の形態の画像生成装置の構成例を示すもので、この例は３Ｄグラフィックス機能と、動画再生機能とを備えるゲーム機の場合の例である。
【００１２】
図４は、この例のゲーム機の外観を示すもので、この例のゲーム機は、ゲーム機本体１と、ユーザの操作入力部を構成するコントロールパッド２とからなる。コントロールパッド２は、このコントロールパッド２に接続されているケーブル３の先端に取り付けられているコネクタプラグ４を、ゲーム機本体１のコネクタジャック５Ａに結合させることにより、ゲーム機本体１に接続される。この例では、いわゆる対戦ゲーム等のために、２個のコントロールパッド２がゲーム機本体１に対して接続することができるように、２個のコネクタジャック５Ａ，５Ｂがゲーム機本体１に設けられている。
【００１３】
この例のゲーム機は、ゲームプログラムや画像データが書き込まれたＣＤ−ＲＯＭディスク６をゲーム機本体１に装填することにより、ゲームを楽しむことができる。
【００１４】
次に、図３を参照しながら、この例の画像生成装置の構成について説明する。この例の画像生成装置としてのゲーム機は、メインバス１０と、サブバス２０とからなる２つのシステムバスを備える構成を有している。これらメインバス１と、サブバス２との間のデータのやり取りは、バスコントローラ３０により制御される。
【００１５】
そして、メインバス１０には、メインＣＰＵ１１と、メインメモリ１２と、画像伸長部１３と、前処理部１４と、描画処理部１５と、メインのＤＭＡコントローラ１６（以下、メインＤＭＡＣという）が接続されている。描画処理部１５には、処理用メモリ１７が接続されていると共に、この描画処理部１５は表示データ用のいわゆるフレームメモリと、Ｄ／Ａ変換回路を含み、この描画処理部１５からのアナログビデオ信号がビデオ出力端子１８に出力される。図示しないが、このビデオ出力端子１８は、表示装置としての例えばＣＲＴディスプレイに接続される。
【００１６】
サブバス２０には、サブＣＰＵ２１と、サブメモリ２２と、ブートＲＯＭ２３と、サブのＤＭＡコントローラ２４と、音声処理用プロセッサ２５と、入力部２６と、ＣＤ−ＲＯＭデコーダ２７と、拡張用の通信インターフェース部２８とが接続される。ブートＲＯＭ２３には、ゲーム機としての立ち上げを行うためのプログラムが格納されている。また、音声処理用プロセッサ２５に対しては、音声処理用メモリ２５Ｍが接続されている。そして、この音声処理用プロセッサ２５はＤ／Ａ変換回路を備え、これよりはアナログ音声信号を音声出力端子２９に出力する。
【００１７】
そして、ＣＤ−ＲＯＭデコーダ２７は、ＣＤ−ＲＯＭドライバ４０に接続されており、ＣＤ−ＲＯＭドライバ４０に装填されたＣＤ−ＲＯＭディスク６に記録されているアプリケーションプログラム（例えばゲームのプログラム）やデータをデコードする。ＣＤ−ＲＯＭディスク６には、例えば離散コサイン変換（ＤＣＴ）により画像圧縮された動画や静止画の画像データや、ポリゴンを修飾するためのテクスチャー画像の画像データも記録されている。
【００１８】
ＣＤ−ＲＯＭディスク６のアプリケーションプログラムには、ポリゴン描画命令が含まれており、曲面の場合には、使用するスプライン関数を特定するデータと、曲面を決定するコントロールポイントのデータが、このＣＤ−ＲＯＭ３１に記憶されている。後述するように、コントロールポイントのデータの代わりに、微分解析器からなるスプライン関数発生器に与える初期化データに適するデータを記憶しておくようにしてもよい。
【００１９】
入力部２６は、前述した操作入力手段としてのコントロールパッド２と、ビデオ信号の入力端子と、音声信号の入力端子を備えるものである。
【００２０】
メインＣＰＵ１１は、メインバス１０側の各部の管理および制御を行なう。また、このメインＣＰＵ１１は、物体を多数のポリゴンの集まりとして描画する場合の処理の一部を行う。メインＣＰＵ１１は、後述もするように、１画面分の描画画像を生成するための描画命令例をメインメモリ１２上に作成する。
【００２１】
また、このメインＣＰＵ１１は、キャッシュメモリ１１Ｍを有し、ＣＰＵインストラクションの一部は、メインバス１０からフェッチすることなく実行できる。さらに、メインＣＰＵ１１には、描画命令を作成する際にポリゴンについての座標変換演算を行なうための座標演算部１１Ｇが、ＣＰＵ内部コプロセッサとして設けられている。座標演算部１１Ｇは、３次元座標変換及び３次元から表示画面上の２次元への変換の演算を行なう。
【００２２】
このように、メインＣＰＵ１１は、内部に命令キャッシュ１１Ｍと座標演算部１１Ｇを有しているため、その処理をメインバス１０を使用しなくても、ある程度行うことができるため、メインバス１０を開放しやすい。
【００２３】
メインメモリ１２は、動画や静止画の画像データに対しては、圧縮された画像データのメモリ領域と、伸長デコード処理された伸長画像データのメモリ領域とを備えている。また、メインメモリ１２は、描画命令列などのグラフィックスデータのメモリ領域（これをパケットバッファという）を備える。このパケットバッファは、メインＣＰＵ１１による描画命令列の設定と、描画命令列の描画処理部への転送とに使用される。
【００２４】
画像伸長部１３は、ＣＤ−ＲＯＭディスク６から再生された圧縮画像データの伸長処理を行なうもので、ハフマン符号のデコーダと、逆量子化回路と、逆離散コサイン変換回路のハードウエアを備える。ハフマン符号のデコーダの部分は、メインＣＰＵ１１がソフトウエアとしてその処理を行うようにしてもよい。
【００２５】
描画処理部１５は、メインメモリ１２から転送されてくる描画命令を実行して、その結果をフレームメモリに書き込む。フレームメモリから読み出された画像データは、Ｄ／Ａ変換器を介してビデオ出力端子１８に出力され、画像モニター装置の画面に表示される。
【００２６】
前処理部１４は、ＣＰＵを備えるプロセッサの構成とされるもので、メインＣＰＵ１１の処理の一部を分担することができるようにするものである。この例の場合には、後述するように、この前処理部１４において、曲面についての画像生成処理を行うようにする。その場合には、曲面分割処理と、分割処理により得られた多数個のポリゴンデータを、表示のための２次元座標データに変換する処理も、この前処理部１４が行う。
【００２７】
このゲーム機の基本的な処理について以下に説明する。
【００２８】
［ＣＤ−ＲＯＭディスク６からのデータの取り込み］
図３の例のゲーム機に電源が投入され、ゲーム機本体１にＣＤ−ＲＯＭディスク６が装填されると、ブートＲＯＭ２３の、ゲームを実行するためのいわゆる初期化処理をするためのプログラムが、サブＣＰＵ２１により実行される。すると、ＣＤ−ＲＯＭディスク６の記録データが次のようにして取り込まれる。
【００２９】
すなわち、ＣＤ−ＲＯＭディスク６から、圧縮画像データ、描画命令及びメインＣＰＵ１１が実行するプログラムが、ＣＤ−ＲＯＭドライバ４０、ＣＤ−ＲＯＭデコーダ２７を介して読み出され、サブＤＭＡＣ２４によってサブメモリ２２に一旦ロードされる。
【００３０】
そして、このサブメモリ２２に取り込まれたデータは、サブＤＭＡＣおよびバスコントローラ３０、さらにはメインＤＭＡＣ１６によってメインメモリ１２に転送される。なお、サブＣＰＵ２１は、描画処理部１５のフレームに対して直接的にアクセスできるように構成されており、このサブＣＰＵ２１によっても表示画像内容の変更が、描画処理部１５の制御とは離れて可能とされている。
【００３１】
［圧縮画像データの伸長及び転送］
メインメモリ１２の入力データのうち、圧縮画像データは、この例では、メインＣＰＵ１１がハフマン符号のデコード処理を行った後、再びメインＣＰＵ１１によりメインメモリ１２に書き込まれる。そして、メインＤＭＡＣ１６は、このハフマン符号のデコード処理後の画像データをメインメモリ１２から画像伸長部１３に転送する。画像伸長部１３は、逆量子化の処理と、逆ＤＣＴの処理を行って画像データの伸長デコード処理を行う。伸長された画像データは、メインＤＭＡＣ１６が、メインメモリ１２に転送する。
【００３２】
メインＣＰＵ１１は、伸長された画像データのマクロブロックと呼ばれる単位データが一定量、メインメモリ１２に蓄積された時点で、当該伸長データを描画処理部１５のフレームメモリに転送する。この際に、伸長画像データがフレームメモリの画像メモリ領域に転送されれば、そのまま背景動画像として画像モニター装置で表示されることになる。また、フレームメモリのテクスチャー領域に転送される場合もある。このテクスチャー領域の画像データは、テクスチャー画像として、ポリゴンの修飾に使用される。
【００３３】
［描画命令列についての処理と転送］
物体の面を構成するポリゴンは、３次元的な奥行きの情報であるＺデータに従って奥行き方向の深い位置にあるポリゴンから順に描画することにより、２次元画像表示面に立体的に画像を表示することができる。メインＣＰＵ１１は、このように奥行き方向の深い位置にあるポリゴンから順に、描画処理部１５で描画が行われるようにするための描画命令列をメインメモリ１２上に作成する。
【００３４】
メインＣＰＵ１１は、入力部２６のコントロールパッドからのユーザーの操作入力に基づいて、物体や視点の動きを計算し、メインメモリ１２上にポリゴン描画命令列を作成する。
【００３５】
この描画命令列が完成すると、メインＤＭＡＣ１６は、前処理部１４を通じて、描画命令毎に、メインメモリ１２から描画処理部１５に転送する。この際に、前処理部１４において、曲面のデータについては後述のような曲面分割演算およびポリゴン生成処理が施される。
【００３６】
描画処理部１５では、送られてきたデータを順次実行して、その結果を、フレームメモリの描画領域に格納する。このポリゴン描画の際、データは、描画処理部１５の勾配計算ユニットに送られ、勾配計算が行なわれる。勾配計算は、ポリゴン描画で多角形の内側をマッピングデータで埋めていく際、マッピングデータの平面の傾きを求める計算である。テクスチャーの場合はテクスチャー画像データでポリゴンが埋められ、また、グーローシェーディングの場合は輝度値でポリゴンが埋められる。
【００３７】
更に、動画のテクスチャーが可能である。つまり、動画テクスチャーの場合には、前述したように、ＣＤ−ＲＯＭディスクからの圧縮された動画データは、一旦、メインメモリ１２に読み込まれる。そして、この圧縮画像データは、画像伸長部１３に送られる。画像伸長部１３で、画像データが伸長される。このとき、前述したように、伸長処理の一部は、メインＣＰＵ１１が負担する。
【００３８】
そして、伸長された動画データは描画処理部１５のフレームメモリ上のテクスチャー領域に送られる。テクスチャー領域は、この描画処理部１５のフレームメモリ内に設けられているので、テクスチャーパターン自身も、フレーム毎に書き換えることが可能である。このように、テクスチャー領域に動画を送ると、テクスチャーが１フレーム毎に動的に書き換えられて変化する。このテクスチャー領域の動画により、ポリゴンへのテクスチャーマッピングを行えば、動画のテクスチャーが実現される。
【００３９】
［曲面描画処理の説明］
図５は、曲面描画処理についての、前処理部１４と、描画処理部１５の要部の構成を示す図である。
【００４０】
この図５に示すように、前処理部１４は、ポリゴン分割手段１４１と、スプライン関数発生器１４２と、座標変換手段１４３とを備える。ポリゴン分割手段１４１と、座標変換手段１４３とは曲線描画処理の場合の前処理部出の機能をブロックとして示したものである。スプライン関数発生器１４２は、この発明による関数発生器の一実施例であり、後述するように、複数の加算器からなる微分解析器で構成される。
【００４１】
そして、描画処理部１５は、機能手段としての描画手段１５１と、フレームメモリ１５２とからなる。
【００４２】
曲面描画処理の場合には、前処理部１４には、この例の場合には、曲面のコントローラポイントのデータがメインメモリ１２から転送される。ポリゴン分割手段１４１は、このコントローラポイントのデータを加工して、スプライン関数発生器１４２に供給する初期化データを生成する。また、ポリゴン分割手段１４１は、予め、描画しようとする曲面を分割したときの分割ステップの大きさを定めておく。そして、生成した初期化データと、分割ステップの大きさの情報とを、スプライン関数発生器１４２に与え、このスプライン関数発生器１４２を初期化する。
【００４３】
スプライン関数発生器１４２は、初期化データを起算点として関数演算処理を行う。そして、各分割ステップごとのスプライン関数値を生成する。生成されたスプライン関数値は、ポリゴン分割手段１４１により、読み出される。
【００４４】
ポリゴン分割手段１４１は、スプライン関数発生器１４２から読み出したスプライン関数値を元に、描画しようとする曲面を前記の分割ステップで分割したときに生じる分割平面の、例えば４角形ポリゴンのポリゴンデータを生成する。この各分割平面のポリゴンデータは、座標変換手段１４３に送られる。座標変換手段１４３は、このポリゴンデータを、表示装置としてのＣＲＴディスプレイに適合するスクリーン座標系の２次元頂点データに変換し、描画手段１５１に送る。
【００４５】
描画手段１５１は、受け取った２次元頂点データに基づいて平面の塗り潰し、必要に応じてテクスチャーや光源計算から得られた輝度値を元にしたシェーディングを施すような処理をした画像データをフレームメモリ１５２に書き込む。フレームメモリ１５２のデータは、適宜、読み出されて、Ｄ／Ａ変換され、ビデオ出力端子１８より画像モニター装置としてのＣＲＴディスプレイに供給されて曲面を含む画像が表示される。
【００４６】
次に、以上の曲面描画処理について、さらに説明する。
【００４７】
図６は、描画しようとする一つの曲面の例を示すものである。この図６において、ｕ，ｖは、曲面に関するパラメータ座標であり、図６のように、曲面に沿ってそれぞれ矢印の方向に増加するものとする。Ｑ（ｕ，ｖ）は、この曲面上の点であり、３次元ベクトルである。今、３次のスプライン関数を用いた曲面を考え、この曲面のコントロールポイントを３次元ベクトルＰｉｊとすると、ｕ，ｖ曲面上の点Ｑ（ｕ，ｖ）は、図７の式（ｅｑ１）で表される。
【００４８】
この式（ｅｑ１）で、Ｂｉ（ｕ），Ｂｊ（ｖ）は３次のスプライン関数であり、Ｂｉ（ｕ）は図７の式（ｅｑ２）のように表され、Ｂｊ（ｖ）は図７の式（ｅｑ３）のように表される。
【００４９】
そして、図７の式（ｅｑ１）を変形すると、図７の式（ｅｑ４）のようになる。ただし、この式（ｅｑ４）のＳｋ（ｖ）は、図７の式（ｅｑ５）のように表されるスプライン関数であり、３次元ベクトルである。また、式（ｅｑ５）におけるｖの各次数の項の係数Ｒｋｌは、図７の式（ｅｑ６）であり、これも３次元ベクトルである。
【００５０】
以上のことから、式（ｅｑ６）で表される３次元ベクトルＲｋｌが求まると、式（ｅｑ５）で表される３次元ベクトルＳｋ（ｖ）が求まり、これにより点Ｑ（ｕ，ｖ）が求められることになる。式（ｅｑ６）において、ａｋｊおよびａｌｊは、スプライン関数が決まれば決まる値であり、ＣＤ−ＲＯＭディスク６には、曲面のデータとしてのコントロールポイントのデータのほかに、曲面を決定するスプライン関数を特定するための情報として記憶されている。
【００５１】
したがって、今、曲面をｕ方向にＧ個、ｖ方向にＨ個に、等分割すれば、各々の分割により得られる分割平面の頂点は、以下に説明するアルゴリズムにより求めることができる。このアルゴリズムを図８および図９のフローチャートを参照しながら説明する。
【００５２】
まず、ステップＳ１において、式（ｅｑ６）より、ｋ，ｌ∈｛０，１，２，３｝に対して、コントロールポイントの３次元ベクトルＰｉｊから、前記３次元ベクトルＲｋｌを求める。なお、このようにして、演算により３次元ベクトルＲｋｌを求めるのではなく、予め曲面データとして、コントロールポイントのデータの代わりに、この３次元ベクトルＲｋｌをＣＤ−ＲＯＭディスク６に記憶しておき、このＣＤ−ＲＯＭディスク６から直接的に読み出すようにしてもよい。
【００５３】
ステップＳ１が終了すると、ステップＳ２に進み、この例では、曲面をｕ方向にＧ個、ｖ方向にＨ個に、等分割するときの、ｕ方向およびｖ方向の分割ステップ幅ΔｕおよびΔｖを、Δｕ＝１／Ｇ、Δｖ＝１／Ｈとして設定する。
【００５４】
次に、ステップＳ３に進み、ｋ∈｛０，１，２，３｝に対する各々の３次のスプライン関数Ｓｋ（ｖ）の関数発生器に、ｖ方向の分割ステップ幅Δｖと、前記３次元ベクトルＲｋｌを渡して、前記スプライン関数発生器を初期化する。すなわち、このときには、スプライン関数発生器１１２は、スプライン関数Ｓｋ（ｖ）の関数発生器として働くものである。
【００５５】
そして、次のステップＳ４において、ｖの値を０、ｖ方向の繰り返しのステップ回数ｒ_ｖを０として初期設定をした後、ｖ方向の以下の処理をｒ_ｖ＝Ｈ回だけ、繰り返す。すなわち、ステップＳ５においては、ｒ_ｖ＝Ｈ回のｖ方向の処理が終了したか否か判断し、未だ、終了していなければ、ステップＳ６に進む。
【００５６】
このステップＳ６では、関数発生器１１２において、現在の３次元ベクトルＳｋ（ｖ）を求め、この求めたＳｋ（ｖ）と、ｕ方向の分割ステップ幅Δｕとを、スプライン関数Ｑ（ｕ，ｖ）の関数発生器の初期化データとして渡して、このスプライン関数発生器を初期化する。すなわち、このときには、スプライン関数発生器１１２は、スプライン関数Ｑ（ｕ，ｖ）の関数発生器として働くことになる。
【００５７】
そして、次のステップＳ７において、ｕの値を０、ｕ方向の繰り返しのステップ回数ｒ_ｕを０として初期設定をした後、ｕ方向の以下の処理をｒ_ｕ＝Ｇ回だけ、繰り返す。すなわち、ステップ８５においては、ｒ_ｕ＝Ｇ回のｕ方向の処理が終了したか否か判断し、未だ、終了していなければ、ステップＳ９に進む。
【００５８】
ステップＳ９では、現在のスプライン関数Ｑ（ｕ，ｖ）の値を求めて、その値をポリゴン分割手段１４１に出力する。そして、ステップＳ１０に進み、ｕの値を分割ステップ幅Δｕだけ大きくすると共に、ｕ方向の繰り返しステップ回数ｒ_ｕを１だけ、インクリメントする。そして、ステップＳ８〜ステップＳ１０の処理を繰り返し、ｕ方向の次の分割ステップのところでの、スプライン関数Ｑ（ｕ，ｖ）の値を求めて、その値をポリゴン分割手段１４１に出力する。
【００５９】
ステップＳ８〜ステップＳ１０の処理を、ｒ_ｕ＝Ｇ回だけ繰り返して、ｖ方向の１つの分割ステップのところでの、ｕ方向のすべての分割ステップについての、スプライン関数Ｑ（ｕ，ｖ）の値が求まると、ステップＳ８からステップＳ１１に進み、ｖの値を分割ステップΔｖだけ大きくすると共に、ｖ方向の繰り返しステップ回数ｒ_ｖを１だけ、インクリメントする。そして、ステップＳ５以降の処理を繰り返す。これにより、ｖ方向の各分割ステップ点ごとの、ｕ方向のすべての分割ステップ点についての、スプライン関数Ｑ（ｕ，ｖ）の値が求まり、その値がポリゴン分割手段１４１に送られる。
【００６０】
以上のようにして繰り返し処理が行われて、ステップＳ５において、ｖ方向の繰り返しステップ回数ｒ_ｖ＝Ｈとなったことが判別されると、このステップＳ５からステップＳ１２に進み、ポリゴン分割手段１４１は、蓄えていた各分割ステップ点ごとのスプライン関数Ｑ（ｕ，ｖ）の値を元にして、Ｇ×Ｈ個の４角形ポリゴンを作成し、これを座標変換手段１４３に送る。
【００６１】
座標変換手段１４３は、前述したように、４角形ポリゴンのデータをＣＲＴディスプレイに表示するための２次元頂点データに変換して、描画処理部１５に送る。描画処理部１５は、これに基づいて、前述したような描画処理を実行し、ＣＲＴディスプレイの画面には、曲面の画像が表示される。
【００６２】
なお、上記のアルゴリズムにおいては３次元ベクトルを扱ったが、同時座標系の４次元ベクトル系にも同様な手法で拡張可能である。また、上述のアルゴリズムでは、分割ステップ幅Δｕ、Δｖごとのスプライン関数Ｑ（ｕ，ｖ）の値を、すべて得た後に、Ｇ×Ｈ個の４角形ポリゴンを作成し、これを座標変換手段１４３に送るようにしたが、ステップＳ９において、スプライン関数Ｑ（ｕ，ｖ）が得られた時点で、ポリゴン分割手段１４１が対応する４角形ポリゴンを作成して、座標変換手段１４３に出力するようにしてもよい。
【００６３】
また、上述したように、曲面のスプライン関数を特定する情報と、曲面のコントロールポイントのデータとを、ＣＤ−ＲＯＭディスク６に記憶しておくのではなく、コントロールポイントのデータに代えて、スプライン関数発生器の初期化データに適した情報、例えば上記の例で言えば、３次元ベクトルＲｋｌを、ＣＤ−ＲＯＭディスク６に保存しておくようにすれば、上述した計算アルゴリズムの計算時間の短縮化が図れるものである。
【００６４】
［関数発生器の一実施例］
この例の関数発生器の構成を説明する前に、前処理部１４を構成するマイクロプロセッサの内部の要部のハードウエア構成について説明する。図１０は、この例のマイクロプロセッサのＡＬＵ（論理演算装置）の部分の要部構成例を示すもので、加算部５１、減算部５２、掛算部５３、割算部５４の四則演算部に加えて微分解析部５５を備える。
【００６５】
これら加算部５１、減算部５２、掛算部５３、割算部５４、微分解析部５５には、図示しないレジスタからの入力データＩＮ１，ＩＮ２がそれぞれ供給される。また、これら加算部５１、減算部５２、掛算部５３、割算部５４、微分解析部５５の出力は、スイッチ回路５６にそれぞれ供給される。スイッチ回路５６は、切換制御命令ＣＮＴにより切り換えられ、図示しないレジスタに出力が送られるものである。
【００６６】
微分解析器５５は、複数個の加算器により構成されるもので、上述したアルゴリズムの場合のように、３次元ベクトル値（３次元関数値）を計算するものである場合には、３個の加算器を用いて構成できる。
【００６７】
図１は、このように３次元ベクトル値を計算する場合の微分解析器５５の構成の一例を、レジスタとの関連も併せて示した図である。この例の場合の微分解析器５５は、スプライン関数発生器１４２を構成するものである。
【００６８】
すなわち、この例の微分解析器５５は、３個の加算器Ａ１，Ａ２，Ａ３を備える。そして、この例の場合、マイクロプロセッサには、複数個のレジスタが設けられるが、各レジスタのビット数は、例えば６４ビット分とされている。つまり、このマイクロプロセッサは、６４ビットを１ワードとして扱うことができるものである。
【００６９】
微分解析器５５では、図１にも示すように、一つのレジスタＲＧの、この例では、全容量を、加算器の数ｍとしたとき、（ｍ＋１）個のレジスタ部分に分割して、その各レジスタ部分のデータを１ワードとして扱うようにする。すなわち、図１の例では、ｍ＝３であるので、６４ビットの容量のレジスタＲＧを、１６ビットを１ワードとする４個のレジスタ部分ＲＡ０，ＲＡ１，ＲＡ２，ＲＡ３に分割したものと見做して使用する。
【００７０】
そして、説明を一般化するために、レジスタ部分ＲＡ０，ＲＡ１，ＲＡ２，ＲＡ３と、３個の加算器Ａ１，Ａ２，Ａ３を、図１のように、図の右側から、そのサフィックスの数値の小さいものから順に並べたと仮定した場合、ｉ（ｉ≦３）番目の加算器Ａｉの２個の入力端は、ｉ番目および（ｉ−１）番目のレジスタ部分ＲＡｉおよびＲＡ（ｉ−１）に、それぞれ接続される。また、当該ｉ番目の加算器Ａｉの出力端は、前記ｉ番目のレジスタ部分ＲＡｉに接続される。
【００７１】
そして、一つの命令により、この微分解析器５５の３個の加算器Ａ１〜Ａ３は、加算演算を同時に実行する。すなわち、３個の加算器Ａｉ（ｉ＝１，２，３）は、レジスタＲＡ（ｉ−１）とレジスタＲＡｉからデータを読み出し、加算した結果をレジスタＲＡｉに書き込むという動作を、同時に行うものである。
【００７２】
ここで、前述した分割ステップ幅Δｕごとの、ｕに関する３次のスプライン関数の値は、次のようにして、この図１の構成の微分解析器５５からなるスプライン関数発生器１４２から得られる。
【００７３】
この場合、スプライン関数演算に当たって、まず、レジスタ部分ＲＡ０，ＲＡ１，ＲＡ２，ＲＡ３のそれぞれには、図１１Ａに示すような初期値が書き込まれる。この図１１Ａから分かるように、この初期値には、分割ステップ幅Δｕが含まれる。なお、このΔｕの大きさは、前述したように、等分割の場合には、その分割数によって定まるものであり、分割数がユーザの入力や、ＣＤ−ＲＯＭディスク６に記憶されている情報に基づいて設定されることにより、定まるものであり、一定ではない。もっとも、曲面分割が等分割でない場合であっても勿論良い。
【００７４】
このようにレジスタ部分ＲＡ０〜ＲＡ３に初期値が設定された後、加算器Ａ１，Ａ２，Ａ３による加算を同時に実行すると、レジスタ部分ＲＡ０〜ＲＡ３の内容は、その実行回数により、図１１Ｂに示すように変わる。この図１１Ｂから分かるように、加算器Ａ１，Ａ２，Ａ３による加算を、この例では、３回、同時に実行すると、レジスタ部分ＲＡ３には、３次のスプライン関数の値が得られるものである。
【００７５】
このように、所定回数ｒだけ、加算器Ａ１，Ａ２，Ａ３による加算を同時に実行すると、レジスタＲＡ３には、
ａ・（ｒ・Δｕ）³＋ｂ・（ｒ・Δｕ）²＋ｃ・（ｒ・Δｕ）＋ｄ
が格納されるものである。すなわち、分割ステップ幅Δｕごとの、ｕに関する３次のスプライン関数がレジスタ部分ＲＡ３に得られる。したがって、各分割ステップ幅Δｕごとのｒ回の加算器Ａ１，Ａ２，Ａ３による加算の同時実行後のレジスタ部分ＲＡ３の値を、スプライン関数発生器１４２の出力とすることで、上述したアルゴリズム中の各分割ステップごとのスプライン関数の値がポリゴン分割手段１４１に与えられるものである。
【００７６】
なお、３次以上のｎ次のスプライン関数を発生する関数発生器は、ｎ個の加算器を用いた微分解析器により関数発生器を構成して、上述と同様の手法で求めることができる。
【００７７】
従来のマルチメディア命令においては、図２に示すように、４個の加算器Ａ０〜Ａ３のｊ番目（ｊ＝０，１，２，３）の加算器Ａｊの２つの入力の一方には、レジスタＲＧ１の各分割レジスタ部分ＲＡｊの値を、他方にはレジスタＲＧ２の各分割レジスタ部分ＲＢｊの値を、それぞれ供給する構成として、それぞれのレジスタ部分の内容を書き換えながら、それぞれの加算器Ａｊにそれぞれ加算命令を加えるようにしなければならない。
【００７８】
これに対して、図１に示した、この実施の形態による微分解析器の構成によれば、レジスタは一つでよく、また、加算器Ａｉを同時に実行させる命令を設けることにより、高速にスプライン関数の値を、レジスタ部分ＲＡ３に得ることができる。
【００７９】
図１２は、この発明による関数発生器の他の実施の形態を示すものである。
【００８０】
この実施の形態は、４個の加算器Ａ０，Ａ１，Ａ２，Ａ３を備える場合である。この例の場合も、レジスタ部分ＲＡ０，ＲＡ１，ＲＡ２，ＲＡ３と、４個の加算器Ａ０，Ａ１，Ａ２，Ａ３を、図１のように図の右側から、そのサフィックスの数値の小さいものから順に並べたと仮定した場合、加算器Ａ１〜Ａ３については、図１の例とまったく同様に接続構成される。そして、この例の場合には、加算器Ａ０の一方の入力端には、定数、例えば「０」が供給され、他方の入力端には、レジスタ部分ＲＡ０の値が供給される。
【００８１】
この図１２の例は、機能的には、図１の実施の形態の場合と同じ機能を有するが、この構成は、図２に示した構成と近い構成になり、より現実的な構成例となる。
【００８２】
図１３は、この発明による関数発生器のさらに他の実施の形態を示すものである。この例は、図１１の構成と同様に、４個の加算器Ａ０〜Ａ３を用いる場合の例であるが、加算器Ａ０の一方の入力端には、定数に代えて、他のレジスタの分割レジスタ部分からのデータを取り入れるようにしたものである。
【００８３】
すなわち、この図１３の実施の形態の場合には、２個のレジスタＲＧｋとレジスタＲＧ（ｋ＋１）（ｋは整数）を想定すると共に、これらのレジスタＲＧｋとレジスタＲＧ（ｋ＋１）を、前述の実施の形態と同様に１６ビット単位で分割して、それぞれ４個のレジスタ部分ＲＡ０〜ＲＡ３、ＲＢ０〜ＲＢ３を備えるものとする。そして、レジスタＲＧｋのレジスタ部分ＲＢ３からの１６ビットワードを、加算器Ａ０の他方の入力とする。
【００８４】
なお、この場合、レジスタＲＧｋ，ＲＧ（ｋ＋１）は、加算器Ａ０〜Ａ３に対して固定的なものではなく、命令により切り換えられる任意のものである。
【００８５】
この図１３の実施の形態によれば、スプライン関数の次数が微分解析器を構成する加算器の個数よりも多い場合にも、以下に説明するような手法により、その高次のスプライン関数の値を、効率よく求めることができる。
【００８６】
例えば７次のスプライン関数を計算する場合について、この図１３の実施の形態の動作について説明する。
【００８７】
（１）まず、予め適切な初期値をレジスタＲＧ（ｋ＋１）の各レジスタ部分ＲＡ３，ＲＡ２，ＲＡ１，ＲＡ０に設定し、また、レジスタＲＧｋのレジスタ部分ＲＢ３に「０」を設定しておく。
【００８８】
（２）次に、一つの命令により、それぞれの加算器Ａ１，Ａ２，Ａ３は、以下のような計算を同時に行い、その計算結果を、矢印で示すように、対応するレジスタに格納する。この場合、計算上は、３つのレジスタを使用することになるので、それらのレジスタをＲ０，Ｒ１，Ｒ２とする。そして、それぞれのレジスタ部分に格納される１６ビットワードを、Ｒ０（Ｗ０）〜Ｒ０（Ｗ３）、Ｒ１（Ｗ１）〜Ｒ１（Ｗ３）、Ｒ２（Ｗ２）〜Ｒ２（Ｗ３）とする。つまり、Ｒｋ（Ｗｉ）は、レジスタＲＧｋにおけるレジスタ部分ＲＡｉのワードを示している。
【００８９】
Ｒ２（Ｗ３）←Ｒ２（Ｗ３）＋Ｒ２（Ｗ２）
Ｒ２（Ｗ２）←Ｒ２（Ｗ２）＋Ｒ２（Ｗ１）
Ｒ２（Ｗ１）←Ｒ２（Ｗ１）＋Ｒ２（Ｗ０）
Ｒ２（Ｗ０）←Ｒ２（Ｗ０）＋Ｒ１（Ｗ３）。
【００９０】
（３）次に、一つの命令により、それぞれの加算器Ａ１，Ａ２，Ａ３は、以下のような計算を同時に行い、その計算結果を、矢印で示すように、対応するレジスタに格納する。
Ｒ１（Ｗ３）←Ｒ１（Ｗ３）＋Ｒ１（Ｗ２）
Ｒ１（Ｗ２）←Ｒ１（Ｗ２）＋Ｒ１（Ｗ１）
Ｒ１（Ｗ１）←Ｒ１（Ｗ１）＋Ｒ１（Ｗ０）
Ｒ１（Ｗ０）←Ｒ１（Ｗ０）＋Ｒ０（Ｗ３）。
【００９１】
（４）前記（３）で求めたワードＲ１（Ｗ３）を得る。
【００９２】
（５）そして、前記（２）に戻り、以上をｒ回繰り返す。
【００９３】
以上のアルゴリズムにより、前記（４）では、ｒ回目の繰り返し計算の結果のワードＲ１（Ｗ３）として、

で表される７次のスプライン関数の値を得ることができる。
【００９４】
図１４は、この発明による関数発生器の、さらに他の実施の形態である。この例では、図１３の実施の形態において、加算器Ａ０の一方の入力端側にスイッチ回路ＳＷを設け、このスイッチ回路ＳＷを、命令により切り換えるようにすることによって、この加算器Ａ０の一方の入力として、定数「０」と、他のレジスタＲＧｋのレジスタ部分ＲＢ３のデータとのいずれかを、選択的に選べるように構成している。
【００９５】
この図１４の実施の形態によれば、前記の計算のアルゴリズムの（１）において、レジスタＲＧｋのレジスタ部分ＲＢ３に「０」を設定する代わりに、スイッチ回路ＳＷを切換制御して、定数「０」を選択して入力する状態にすることができ、レジスタを、その分だけ、節約することができる。
【００９６】
図１２および図１４の実施の形態においては、加算器Ａ０の一方の入力としての定数は、「０」としたが、この定数としては、「０」以外の値や一般的なレジスタ値であってもよい。例えば、定数を「０」以外にすることにより、より多様なスプライン関数が生成可能となる。
【００９７】
以上のようにして、マイクロプロセッサの算術演算装置に、若干の変更を加えて、命令を拡張することにより、スプライン関数等の関数発生機能を、マイクロプロセッサに持たせることが簡単にできる。
【００９８】
そして、図１３および図１４の実施の形態のような構成とすることにより、限られた数の加算器を用いた微分解析器を用いて、高次のスプライン関数を効率よく発生する関数発生器を実現することができる。
【００９９】
さらに、基本演算を１命令として実行し、また、中間データを汎用レジスタに置くことができるようにしているので、管理がしやすく、ソフトウエア作成上、使いやすいというメリットもある。
【０１００】
なお、以上の例では、１つのレジスタのすべての容量部分を分割し、その分割レジスタ部分を用いるようにしたが、レジスタの容量のが大きい場合には、その一部の容量部分を分割して、その分割レジスタ部分を用いるようにしてもよい。
【０１０１】
また、以上の説明では、この発明による関数発生器を、コンピュータグラフィックス機能を備えるゲーム機における、曲面分割のために使用する場合について説明したが、使用用途はこれに限られるものではなく、多次の多項式を計算する関数発生器のすべてに適用可能である。
【０１０２】
【発明の効果】
以上説明したように、この発明によれば、マイクロプロセッサの算術演算装置に若干の変更を加えて、命令を拡張するという簡単な構成により、ｎ次のスプライン関数等の値を得ることができる関数発生器を実現することができる。
【図面の簡単な説明】
【図１】この発明による関数発生器の一実施の形態を示すブロック図である。
【図２】一般的なマルチメディア命令の例を示す図である。
【図３】この発明の適用例としてのゲーム機の構成例を示すブロック図である。
【図４】図３の例のゲーム機の外観例を示す図である。
【図５】この発明による関数発生器の一例を用いて曲面分割処理を行うための構成を示すブロック図である。
【図６】曲面の分割例を説明するための図である。
【図７】３次のスプライン関数を説明するための図である。
【図８】この発明による画像生成方法の一実施の形態の要部の動作手順を説明するフローチャートの一部である。
【図９】この発明による画像生成方法の一実施の形態の要部の動作手順を説明するフローチャートの一部である。
【図１０】この発明による関数発生器の一例を含むマイクロプロセッサの要部の構成例を示す図である。
【図１１】図５の関数発生器１４２に与える初期値データおよび関数発生動作を説明するために用いる図である。
【図１２】この発明の関数発生器の他の実施の形態を説明するための図である。
【図１３】この発明の関数発生器の他の実施の形態を説明するための図である。
【図１４】この発明の関数発生器の他の実施の形態を説明するための図である。
【符号の説明】
１４１…ポリゴン分割手段、１４２…スプライン関数発生器、１４３…座標変換手段、１５…描画処理部、１５１…描画手段、１５２…フレームメモリ、Ａ１〜Ａ３…加算器、ＲＧ，ＲＧｋ，ＲＧ（ｋ＋１）…レジスタ、ＲＡ０〜ＲＡ３，ＲＢ０〜ＲＢ３…分割されたレジスタ部分、ＳＷ…スイッチ回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a function generator suitable for calculating a sprite function for performing curved surface division in an image generation apparatus applied to, for example, three-dimensional computer graphics.
[0002]
[Prior art]
In three-dimensional computer graphics, an object is displayed as a set of many polygons (for example, polygons such as triangles and quadrangles). For this reason, in an image generation apparatus applied to three-dimensional computer graphics, when the curved surface portion of an image including a curved surface is to be expressed more naturally, a large number of fine polygons are generated to draw the image. Need to be generated.
[0003]
However, in order to store the data of the vertex coordinates of many polygons, a large amount of memory is required. When there is a limited memory capacity such as a game machine, the size of the polygon becomes large. It is difficult to express a fine curved surface.
[0004]
Therefore, conventionally, a method has been used in which the shape of a curved surface is expressed by combining a spline function, etc., and only the control point data that determines the curved surface is stored in the memory instead of the vertex coordinates of the polygon, thereby saving the memory. ing.
[0005]
In this method, for example, a spline function that is a multidimensional function such as a three-dimensional function must be generated at high speed, and a large number of product-sum operation units are required. For this reason, the hardware configuration becomes complicated, and when the LSI is realized, the chip area becomes large and the price becomes high.
[0006]
[Problems to be solved by the invention]
By the way, as will be described later, the spline function can be sequentially calculated by combining differential analyzers. However, it is necessary to provide a dedicated circuit in the microprocessor in order to incorporate a differential analyzer for calculating a spline function in the arithmetic processing part of an instruction execution type arithmetic processing unit (hereinafter referred to as a microprocessor). However, there is a problem that the manufacturing cost increases with an increase in chip area. For this reason, conventionally, there is no microprocessor dedicated to such a calculation function, and as a result, the spline function must be created by software by combining normal addition instructions and the calculation speed is slow. There was a problem.
[0007]
It is an object of the present invention to provide a function generator that does not cause the above disadvantages.
[0008]
[Means for Solving the Problems]
In order to solve the above-described problem, the function generator according to the present invention is a function expanded by adding a change to the adder in the arithmetic operation circuit in the microprocessor.
m (m is a natural number) adders and at least one register;
All or a part of one register in the microprocessor is divided into (m + 1) register parts from 0th to mth, each storing a predetermined number of bits.
Of the m adders, one of the two input terminals of the i (i ≦ m) adder is in the i th register portion, and the other is in the (i−1) th register portion. The i-th adder is connected to each other, and the output terminal of the i-th adder is connected to the i-th register portion.
[0009]
Then, the addition of the m adders is simultaneously executed by one instruction, so that the function operation is executed at high speed.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a case where an embodiment of a function generator according to the present invention is applied to an instruction execution type arithmetic processing unit provided in a game machine and used for curved surface division processing at the time of curved surface drawing will be described with reference to the drawings. To do.
[0011]
FIG. 3 shows a configuration example of the image generation apparatus according to the embodiment of the present invention. This example is an example of a game machine having a 3D graphics function and a moving image playback function.
[0012]
FIG. 4 shows an external appearance of the game machine of this example, and the game machine of this example includes a game machine main body 1 and a control pad 2 constituting a user operation input unit. The control pad 2 is connected to the game machine main body 1 by coupling a connector plug 4 attached to the tip of the cable 3 connected to the control pad 2 to the connector jack 5A of the game machine main body 1. . In this example, two connector jacks 5A and 5B are provided in the game machine main body 1 so that two control pads 2 can be connected to the game machine main body 1 for a so-called competitive game or the like. ing.
[0013]
The game machine of this example can enjoy the game by loading the CD-ROM disc 6 in which the game program and the image data are written into the game machine body 1.
[0014]
Next, the configuration of the image generation apparatus of this example will be described with reference to FIG. The game machine as the image generation apparatus of this example has a configuration including two system buses including a main bus 10 and a sub bus 20. Data exchange between the main bus 1 and the sub bus 2 is controlled by the bus controller 30.
[0015]
A main CPU 11, a main memory 12, an image decompression unit 13, a preprocessing unit 14, a drawing processing unit 15, and a main DMA controller 16 (hereinafter referred to as main DMAC) are connected to the main bus 10. ing. A processing memory 17 is connected to the drawing processing unit 15, and the drawing processing unit 15 includes a so-called frame memory for display data and a D / A conversion circuit, and an analog video from the drawing processing unit 15. The signal is output to the video output terminal 18. Although not shown, the video output terminal 18 is connected to, for example, a CRT display as a display device.
[0016]
The sub bus 20 includes a sub CPU 21, a sub memory 22, a boot ROM 23, a sub DMA controller 24, a sound processing processor 25, an input unit 26, a CD-ROM decoder 27, and an expansion communication interface unit. 28 is connected. The boot ROM 23 stores a program for starting up as a game machine. The voice processing memory 25M is connected to the voice processing processor 25. The audio processing processor 25 includes a D / A conversion circuit, and outputs an analog audio signal to the audio output terminal 29.
[0017]
The CD-ROM decoder 27 is connected to the CD-ROM driver 40, and stores application programs (for example, game programs) and data recorded on the CD-ROM disc 6 loaded in the CD-ROM driver 40. Decode. The CD-ROM disc 6 also stores, for example, moving image and still image data compressed by discrete cosine transform (DCT), and texture image image data for modifying polygons.
[0018]
The application program of the CD-ROM disc 6 includes a polygon drawing command. In the case of a curved surface, data for specifying a spline function to be used and control point data for determining the curved surface are the CD-ROM 31. Is remembered. As will be described later, instead of the control point data, data suitable for initialization data to be given to the spline function generator composed of a differential analyzer may be stored.
[0019]
The input unit 26 includes the control pad 2 as the operation input means described above, an input terminal for video signals, and an input terminal for audio signals.
[0020]
The main CPU 11 manages and controls each unit on the main bus 10 side. In addition, the main CPU 11 performs a part of processing for drawing an object as a collection of a large number of polygons. As will be described later, the main CPU 11 creates a drawing command example for generating a drawing image for one screen on the main memory 12.
[0021]
The main CPU 11 has a cache memory 11M, and a part of the CPU instructions can be executed without fetching from the main bus 10. Further, the main CPU 11 is provided with a coordinate calculation unit 11G as a CPU internal coprocessor for performing coordinate conversion calculation for polygons when creating a drawing command. The coordinate calculation unit 11G performs three-dimensional coordinate conversion and three-dimensional to two-dimensional conversion on the display screen.
[0022]
Thus, since the main CPU 11 has the instruction cache 11M and the coordinate calculation unit 11G inside, the processing can be performed to some extent without using the main bus 10, so the main bus 10 is released. It's easy to do.
[0023]
The main memory 12 includes a memory area for compressed image data and a memory area for decompressed image data subjected to decompression decoding processing for moving image and still image data. The main memory 12 includes a memory area for graphics data such as a drawing command sequence (this is called a packet buffer). This packet buffer is used for setting the drawing command sequence by the main CPU 11 and transferring the drawing command sequence to the drawing processing unit.
[0024]
The image decompression unit 13 performs decompression processing of compressed image data reproduced from the CD-ROM disc 6, and includes hardware of a Huffman code decoder, an inverse quantization circuit, and an inverse discrete cosine transform circuit. The main CPU 11 may process the Huffman code decoder as software.
[0025]
The drawing processing unit 15 executes the drawing command transferred from the main memory 12 and writes the result in the frame memory. The image data read from the frame memory is output to the video output terminal 18 via the D / A converter and displayed on the screen of the image monitor device.
[0026]
The pre-processing unit 14 is configured as a processor including a CPU, and allows a part of the processing of the main CPU 11 to be shared. In the case of this example, as will be described later, the pre-processing unit 14 performs image generation processing for a curved surface. In this case, the pre-processing unit 14 also performs curved surface division processing and processing for converting a large number of polygon data obtained by the division processing into two-dimensional coordinate data for display.
[0027]
The basic processing of this game machine will be described below.
[0028]
[Importing data from CD-ROM disc 6]
When the game machine in the example of FIG. 3 is turned on and the CD-ROM disc 6 is loaded in the game machine main body 1, a program for performing a so-called initialization process for executing the game in the boot ROM 23 is as follows. It is executed by the sub CPU 21. Then, the recording data of the CD-ROM disc 6 is taken in as follows.
[0029]
That is, the compressed image data, the drawing command, and the program executed by the main CPU 11 are read from the CD-ROM disk 6 via the CD-ROM driver 40 and the CD-ROM decoder 27 and temporarily stored in the sub memory 22 by the sub DMAC 24. Loaded.
[0030]
The data fetched into the sub memory 22 is transferred to the main memory 12 by the sub DMAC and the bus controller 30, and further by the main DMAC 16. The sub CPU 21 is configured to be able to directly access the frame of the drawing processing unit 15, and the display image content can be changed by the sub CPU 21 apart from the control of the drawing processing unit 15. It is said that.
[0031]
[Decompression and transfer of compressed image data]
Of the input data to the main memory 12, in this example, the compressed image data is written again into the main memory 12 by the main CPU 11 after the main CPU 11 performs the Huffman code decoding process. Then, the main DMAC 16 transfers the image data after the decoding process of the Huffman code from the main memory 12 to the image decompression unit 13. The image decompression unit 13 performs inverse quantization processing and inverse DCT processing to perform image data decompression decoding processing. The main DMAC 16 transfers the decompressed image data to the main memory 12.
[0032]
The main CPU 11 transfers the decompressed data to the frame memory of the drawing processing unit 15 when a certain amount of unit data called a macroblock of the decompressed image data is accumulated in the main memory 12. At this time, if the decompressed image data is transferred to the image memory area of the frame memory, it is displayed on the image monitor device as a background moving image as it is. Also, it may be transferred to the texture area of the frame memory. The image data of the texture area is used for modifying the polygon as a texture image.
[0033]
[Processing and transfer of drawing instruction sequence]
Polygons that make up the surface of an object are displayed in a three-dimensional manner on a two-dimensional image display surface by drawing in order from polygons that are deep in the depth direction according to Z data that is three-dimensional depth information. Can do. The main CPU 11 creates a drawing command sequence on the main memory 12 for drawing in the drawing processing unit 15 in order from the polygons in the deep position in the depth direction.
[0034]
The main CPU 11 calculates the movement of the object and the viewpoint based on the user's operation input from the control pad of the input unit 26 and creates a polygon drawing command sequence on the main memory 12.
[0035]
When this drawing command sequence is completed, the main DMAC 16 transfers the drawing command from the main memory 12 to the drawing processing unit 15 through the preprocessing unit 14 for each drawing command. At this time, in the preprocessing unit 14, the curved surface data is subjected to curved surface division calculation and polygon generation processing as described later.
[0036]
The drawing processing unit 15 sequentially executes the sent data and stores the result in the drawing area of the frame memory. At the time of drawing the polygon, the data is sent to the gradient calculation unit of the drawing processing unit 15 to perform the gradient calculation. The gradient calculation is a calculation for obtaining the inclination of the plane of the mapping data when the inside of the polygon is filled with the mapping data in polygon drawing. In the case of texture, the polygon is filled with texture image data, and in the case of Gouraud shading, the polygon is filled with luminance values.
[0037]
Furthermore, moving image textures are possible. That is, in the case of moving image texture, as described above, the compressed moving image data from the CD-ROM disk is once read into the main memory 12. The compressed image data is sent to the image decompression unit 13. The image decompression unit 13 decompresses the image data. At this time, as described above, the main CPU 11 bears a part of the decompression process.
[0038]
The decompressed moving image data is sent to the texture area on the frame memory of the drawing processing unit 15. Since the texture area is provided in the frame memory of the drawing processing unit 15, the texture pattern itself can be rewritten for each frame. As described above, when a moving image is sent to the texture area, the texture is dynamically rewritten and changed every frame. If the texture mapping to the polygon is performed by the moving image in the texture area, the moving image texture is realized.
[0039]
[Explanation of curved surface drawing process]
FIG. 5 is a diagram showing the configuration of the main parts of the preprocessing unit 14 and the drawing processing unit 15 for the curved surface drawing processing.
[0040]
As shown in FIG. 5, the preprocessing unit 14 includes a polygon dividing unit 141, a spline function generator 142, and a coordinate conversion unit 143. The polygon dividing unit 141 and the coordinate converting unit 143 show the function of the preprocessing unit in the case of the curve drawing process as a block. The spline function generator 142 is an embodiment of the function generator according to the present invention, and is composed of a differential analyzer composed of a plurality of adders, as will be described later.
[0041]
The drawing processing unit 15 includes a drawing unit 151 as a function unit and a frame memory 152.
[0042]
In the case of the curved surface drawing process, the controller point data of the curved surface is transferred from the main memory 12 to the preprocessing unit 14 in this example. The polygon dividing unit 141 processes the controller point data to generate initialization data to be supplied to the spline function generator 142. In addition, the polygon dividing unit 141 determines in advance the size of the dividing step when the curved surface to be drawn is divided. Then, the generated initialization data and the information on the size of the division step are given to the spline function generator 142, and the spline function generator 142 is initialized.
[0043]
The spline function generator 142 performs function calculation processing using the initialization data as a starting point. Then, a spline function value for each division step is generated. The generated spline function value is read by the polygon dividing unit 141.
[0044]
Based on the spline function value read from the spline function generator 142, the polygon dividing unit 141 generates polygon data of, for example, a quadrilateral polygon of the dividing plane generated when the curved surface to be drawn is divided in the above dividing step. To do. The polygon data of each divided plane is sent to the coordinate conversion means 143. The coordinate conversion unit 143 converts the polygon data into two-dimensional vertex data in a screen coordinate system suitable for a CRT display as a display device, and sends the data to the drawing unit 151.
[0045]
The drawing unit 151 fills the plane based on the received two-dimensional vertex data, and performs image data that has undergone processing such as shading based on the luminance values obtained from texture and light source calculation as necessary. Write to. The data in the frame memory 152 is appropriately read out, D / A converted, and supplied from the video output terminal 18 to a CRT display as an image monitor device to display an image including a curved surface.
[0046]
Next, the above curved surface drawing process will be further described.
[0047]
FIG. 6 shows an example of one curved surface to be drawn. In FIG. 6, u and v are parameter coordinates relating to a curved surface, and increase in the direction of the arrow along the curved surface as shown in FIG. Q (u, v) is a point on the curved surface and is a three-dimensional vector. Now, considering a curved surface using a cubic spline function and assuming that the control point of this curved surface is a three-dimensional vector Pij, the point Q (u, v) on the u, v curved surface is expressed by the equation (eq1) in FIG. expressed.
[0048]
In this equation (eq1), Bi (u) and Bj (v) are cubic spline functions, Bi (u) is expressed as equation (eq2) in FIG. 7, and Bj (v) is shown in FIG. (Eq3).
[0049]
Then, when the equation (eq1) in FIG. 7 is modified, the equation (eq4) in FIG. 7 is obtained. However, Sk (v) in this equation (eq4) is a spline function expressed as equation (eq5) in FIG. 7, and is a three-dimensional vector. Further, the coefficient Rkl of each order term of v in the equation (eq5) is the equation (eq6) of FIG. 7, which is also a three-dimensional vector.
[0050]
From the above, when the three-dimensional vector Rkl represented by the equation (eq6) is obtained, the three-dimensional vector Sk (v) represented by the equation (eq5) is obtained, thereby obtaining the point Q (u, v). Will be. In equation (eq6), akj and alj are values that are determined when the spline function is determined. In addition to the control point data as the curved surface data, the CD-ROM disc 6 specifies the spline function that determines the curved surface. It is stored as information for
[0051]
Therefore, now, if the curved surface is equally divided into G pieces in the u direction and H pieces in the v direction, the vertex of the divided plane obtained by each division can be obtained by an algorithm described below. This algorithm will be described with reference to the flowcharts of FIGS.
[0052]
First, in step S1, the three-dimensional vector Rkl is obtained from the three-dimensional vector Pij of the control point with respect to k, lε {0, 1, 2, 3} from the equation (eq6). In this way, instead of calculating the three-dimensional vector Rkl by calculation, this three-dimensional vector Rkl is stored in advance on the CD-ROM disc 6 instead of the control point data as curved surface data. The data may be read directly from the CD-ROM disk 6.
[0053]
When step S1 ends, the process proceeds to step S2. In this example, the divided step widths Δu and Δv in the u direction and the v direction when the curved surface is equally divided into G pieces in the u direction and H pieces in the v direction are set as follows: Δu = 1 / G and Δv = 1 / H are set.
[0054]
Next, proceeding to step S3, the function generator of each cubic spline function Sk (v) for kε {0, 1, 2, 3} is divided into the division step width Δv in the v direction and the three-dimensional vector. Pass Rkl to initialize the spline function generator. That is, at this time, the spline function generator 112 functions as a function generator of the spline function Sk (v).
[0055]
Then, in the next step S4, the value of v is set to 0, and the number of steps r in the v direction is repeated. _v After the initial setting with 0, the following processing in the v direction is _v Repeat for H times. That is, in step S5, r _v It is determined whether or not H times of processing in the v direction have been completed. If not, the process proceeds to step S6.
[0056]
In step S6, the function generator 112 obtains the current three-dimensional vector Sk (v), and the obtained Sk (v) and the division step width Δu in the u direction are represented by the spline function Q (u, v). The spline function generator is initialized by passing it as initialization data of the function generator. That is, at this time, the spline function generator 112 functions as a function generator of the spline function Q (u, v).
[0057]
In the next step S7, the value of u is set to 0, and the number of repeated steps r in the u direction. _u After the initial setting with 0, the following processing in the u direction is _u Repeat for G times. That is, in step 85, r _u It is determined whether or not G times of processing in the u direction have been completed. If not, the process proceeds to step S9.
[0058]
In step S 9, the current value of the spline function Q (u, v) is obtained and the value is output to the polygon dividing unit 141. Then, the process proceeds to step S10, where the value of u is increased by the division step width Δu, and the number of repetition steps r in the u direction is increased. _u Is incremented by one. Then, the processing of step S8 to step S10 is repeated, the value of the spline function Q (u, v) at the next division step in the u direction is obtained, and the value is output to the polygon division means 141.
[0059]
The process from step S8 to step S10 is changed to r _u When the value of the spline function Q (u, v) is obtained for all the division steps in the u direction at one division step in the v direction after repeating G times, the process proceeds from step S8 to step S11. While increasing the value of v by the division step Δv, the number of repetition steps r in the v direction _v Is incremented by one. And the process after step S5 is repeated. As a result, the value of the spline function Q (u, v) is obtained for every division step point in the u direction for each division step point in the v direction, and the value is sent to the polygon division means 141.
[0060]
The iterative process is performed as described above, and the number of repetitive steps r in the v direction is determined in step S5. _v If it is determined that = H, the process proceeds from step S5 to step S12, and the polygon dividing unit 141 is based on the stored value of the spline function Q (u, v) for each divided step point. , G × H quadrilateral polygons are created and sent to the coordinate conversion means 143.
[0061]
As described above, the coordinate conversion unit 143 converts the data of the quadrangular polygons into two-dimensional vertex data for display on the CRT display, and sends the data to the drawing processing unit 15. Based on this, the drawing processing unit 15 executes the drawing process as described above, and a curved image is displayed on the screen of the CRT display.
[0062]
Although the above algorithm deals with a three-dimensional vector, it can be extended to a four-dimensional vector system of a simultaneous coordinate system by a similar method. Further, in the above-described algorithm, after all the values of the spline function Q (u, v) for each of the division step widths Δu and Δv are obtained, G × H rectangular polygons are created, and this is converted into the coordinate conversion means 143. However, when the spline function Q (u, v) is obtained in step S9, the polygon dividing unit 141 creates a corresponding quadrilateral polygon and outputs it to the coordinate conversion unit 143. May be.
[0063]
Further, as described above, the information for specifying the curved surface spline function and the curved surface control point data are not stored in the CD-ROM disc 6, but instead of the control point data, the spline function is stored. If the information suitable for the initialization data of the generator, for example, in the above example, the three-dimensional vector Rkl is stored in the CD-ROM disk 6, the calculation time of the above calculation algorithm can be shortened. Can be achieved.
[0064]
[One Example of Function Generator]
Before describing the configuration of the function generator in this example, the hardware configuration of the main part of the microprocessor constituting the preprocessing unit 14 will be described. FIG. 10 shows a configuration example of the main part of the ALU (logical arithmetic unit) portion of the microprocessor of this example. In addition to the four arithmetic operation units of the addition unit 51, the subtraction unit 52, the multiplication unit 53, and the division unit 54, FIG. The differential analysis unit 55 is provided.
[0065]
Input data IN1 and IN2 from a register (not shown) are supplied to the adder 51, the subtractor 52, the multiplier 53, the divider 54, and the differential analyzer 55, respectively. The outputs of the adder 51, the subtractor 52, the multiplier 53, the divider 54, and the differential analyzer 55 are supplied to the switch circuit 56, respectively. The switch circuit 56 is switched by a switching control command CNT, and an output is sent to a register (not shown).
[0066]
The differential analyzer 55 is constituted by a plurality of adders. When the three-dimensional vector value (three-dimensional function value) is calculated as in the above-described algorithm, the differential analyzer 55 includes three pieces of adders. It can be configured using an adder.
[0067]
FIG. 1 is a diagram showing an example of the configuration of the differential analyzer 55 when calculating a three-dimensional vector value in this way, together with the relationship with a register. The differential analyzer 55 in this example constitutes the spline function generator 142.
[0068]
That is, the differential analyzer 55 of this example includes three adders A1, A2, and A3. In this example, the microprocessor is provided with a plurality of registers. The number of bits of each register is, for example, 64 bits. That is, this microprocessor can handle 64 bits as one word.
[0069]
As shown in FIG. 1, the differential analyzer 55 divides the total capacity of one register RG into (m + 1) register portions when the total capacity is the number of adders m. The data in each register part is handled as one word. That is, since m = 3 in the example of FIG. 1, it is considered that the register RG having a capacity of 64 bits is divided into four register parts RA0, RA1, RA2, and RA3 each having 16 bits as one word. And use it.
[0070]
In order to generalize the description, the register portions RA0, RA1, RA2 and RA3 and the three adders A1, A2 and A3 are reduced from the right side of the figure as shown in FIG. Assuming that they are arranged in order, the two input ends of the i (i ≦ 3) -th adder Ai are connected to the i-th and (i−1) -th register portions RAi and RA (i−1), respectively. Each is connected. The output terminal of the i-th adder Ai is connected to the i-th register portion RAi.
[0071]
Then, according to one command, the three adders A1 to A3 of the differential analyzer 55 simultaneously perform the addition operation. That is, the three adders Ai (i = 1, 2, 3) simultaneously perform operations of reading data from the register RA (i−1) and the register RAi and writing the addition result to the register RAi. is there.
[0072]
Here, the value of the cubic spline function relating to u for each of the division step widths Δu described above is obtained from the spline function generator 142 including the differential analyzer 55 configured as shown in FIG.
[0073]
In this case, in the spline function calculation, first, initial values as shown in FIG. 11A are written in each of the register portions RA0, RA1, RA2, and RA3. As can be seen from FIG. 11A, this initial value includes the division step width Δu. As described above, the size of Δu is determined by the number of divisions in the case of equal division. The number of divisions is determined by user input or information stored in the CD-ROM disc 6. It is determined by setting based on it, and is not constant. Needless to say, even when the curved surface division is not equal division.
[0074]
After the initial values are set in the register portions RA0 to RA3 as described above, when additions by the adders A1, A2 and A3 are simultaneously performed, the contents of the register portions RA0 to RA3 are as shown in FIG. Changes to. As can be seen from FIG. 11B, when the additions by the adders A1, A2, and A3 are simultaneously executed three times in this example, the value of the cubic spline function is obtained in the register portion RA3.
[0075]
As described above, when the additions by the adders A1, A2, and A3 are simultaneously performed a predetermined number of times r, the register RA3 has
a · (r · Δu) ^Three + B · (r · Δu) ² + C · (r · Δu) + d
Is stored. That is, for each division step width Δu, a cubic spline function relating to u is obtained in the register portion RA3. Therefore, the value of the register portion RA3 after the simultaneous addition by the adders A1, A2, A3 for r times for each divided step width Δu is used as the output of the spline function generator 142, so that The value of the spline function for each division step is given to the polygon division means 141.
[0076]
A function generator that generates a third-order or higher-order n-order spline function can be obtained by a method similar to that described above by configuring a function generator with a differential analyzer using n adders.
[0077]
In the conventional multimedia instruction, as shown in FIG. 2, one of the two inputs of the jth adder Aj of the four adders A0 to A3 (j = 0, 1, 2, 3) is The configuration is such that the value of each divided register portion RAj of register RG1 and the value of each divided register portion RBj of register RG2 are supplied to the other, and the contents of the respective register portions are rewritten to each adder Aj. You must add an add instruction.
[0078]
On the other hand, according to the configuration of the differential analyzer according to the present embodiment shown in FIG. 1, only one register is necessary, and by providing an instruction for simultaneously executing the adder Ai, the spline can be processed at high speed. The value of the function can be obtained in the register part RA3.
[0079]
FIG. 12 shows another embodiment of the function generator according to the present invention.
[0080]
In this embodiment, four adders A0, A1, A2, and A3 are provided. Also in this example, the register portions RA0, RA1, RA2, and RA3 and the four adders A0, A1, A2, and A3 are arranged in order from the right side of the drawing as shown in FIG. Assuming that they are arranged, the adders A1 to A3 are connected and configured in the same manner as in the example of FIG. In this example, a constant, for example, “0” is supplied to one input terminal of the adder A0, and the value of the register portion RA0 is supplied to the other input terminal.
[0081]
The example of FIG. 12 functionally has the same function as that of the embodiment of FIG. 1, but this configuration is similar to the configuration shown in FIG. Become.
[0082]
FIG. 13 shows still another embodiment of the function generator according to the present invention. This example is an example in which four adders A0 to A3 are used as in the configuration of FIG. 11. However, one input terminal of the adder A0 is divided into other registers instead of constants. The data from the register part is taken in.
[0083]
That is, in the embodiment shown in FIG. 13, two registers RGk and RG (k + 1) (k is an integer) are assumed, and these registers RGk and RG (k + 1) In the same manner as in the first embodiment, each of the four register portions RA0 to RA3 and RB0 to RB3 is divided in units of 16 bits. Then, the 16-bit word from the register portion RB3 of the register RGk is used as the other input of the adder A0.
[0084]
In this case, the registers RGk and RG (k + 1) are not fixed with respect to the adders A0 to A3, but can be arbitrarily switched by an instruction.
[0085]
According to the embodiment of FIG. 13, even when the order of the spline function is larger than the number of adders constituting the differential analyzer, the value of the higher-order spline function can be obtained by the method described below. Can be obtained efficiently.
[0086]
For example, in the case of calculating a seventh-order spline function, the operation of the embodiment of FIG. 13 will be described.
[0087]
(1) First, appropriate initial values are set in advance in the register portions RA3, RA2, RA1, and RA0 of the register RG (k + 1), and “0” is set in the register portion RB3 of the register RGk.
[0088]
(2) Next, according to one instruction, each of the adders A1, A2 and A3 performs the following calculation simultaneously, and stores the calculation result in the corresponding register as indicated by an arrow. In this case, since three registers are used for calculation, these registers are R0, R1, and R2. The 16-bit words stored in the respective register portions are R0 (W0) to R0 (W3), R1 (W1) to R1 (W3), and R2 (W2) to R2 (W3). That is, Rk (Wi) indicates a word of the register portion RAi in the register RGk.
[0089]
R2 (W3) ← R2 (W3) + R2 (W2)
R2 (W2) ← R2 (W2) + R2 (W1)
R2 (W1) ← R2 (W1) + R2 (W0)
R2 (W0) ← R2 (W0) + R1 (W3).
[0090]
(3) Next, according to one instruction, each of the adders A1, A2, and A3 performs the following calculation simultaneously, and stores the calculation result in a corresponding register as indicated by an arrow.
R1 (W3) ← R1 (W3) + R1 (W2)
R1 (W2) ← R1 (W2) + R1 (W1)
R1 (W1) ← R1 (W1) + R1 (W0)
R1 (W0) ← R1 (W0) + R0 (W3).
[0091]
(4) The word R1 (W3) obtained in (3) is obtained.
[0092]
(5) Then, return to the above (2) and repeat the above r times.
[0093]
By the above algorithm, in the above (4), as the word R1 (W3) as the result of the r-th repeated calculation,

The value of the seventh-order spline function represented by
[0094]
FIG. 14 shows still another embodiment of the function generator according to the present invention. In this example, in the embodiment of FIG. 13, a switch circuit SW is provided on one input end side of the adder A0, and the switch circuit SW is switched by an instruction, so that one of the adders A0 is switched. As an input, either a constant “0” or data of the register part RB3 of another register RGk can be selectively selected.
[0095]
According to the embodiment of FIG. 14, in the calculation algorithm (1), instead of setting “0” in the register portion RB3 of the register RGk, the switch circuit SW is controlled to switch to the constant “0”. "Can be selected and entered, and the register can be saved accordingly.
[0096]
In the embodiment of FIGS. 12 and 14, the constant as one input of the adder A0 is “0”, but this constant may be a value other than “0” or a general register value. May be. For example, by setting the constant to a value other than “0”, more various spline functions can be generated.
[0097]
As described above, the microprocessor can be easily provided with a function generation function such as a spline function by extending the instructions by slightly changing the arithmetic operation unit of the microprocessor.
[0098]
The function generator that efficiently generates a high-order spline function using a differential analyzer using a limited number of adders by employing the configuration as in the embodiment of FIGS. Can be realized.
[0099]
Furthermore, since basic operations are executed as one instruction and intermediate data can be placed in a general-purpose register, there are advantages that management is easy and software is easy to use.
[0100]
In the above example, all the capacity parts of one register are divided and the divided register part is used. However, when the capacity of the register is large, a part of the capacity part is divided. The division register portion may be used.
[0101]
In the above description, the case where the function generator according to the present invention is used for dividing a curved surface in a game machine having a computer graphics function has been described. It is applicable to all function generators that calculate the following polynomials:
[0102]
【The invention's effect】
As described above, according to the present invention, a function capable of obtaining a value such as an nth-order spline function or the like with a simple configuration in which the arithmetic operation unit of the microprocessor is slightly changed and the instruction is extended. A generator can be realized.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an embodiment of a function generator according to the present invention.
FIG. 2 is a diagram illustrating an example of a general multimedia instruction.
FIG. 3 is a block diagram showing a configuration example of a game machine as an application example of the present invention.
FIG. 4 is a diagram showing an example of the appearance of the game machine of the example of FIG.
FIG. 5 is a block diagram showing a configuration for performing curved surface division processing using an example of a function generator according to the present invention;
FIG. 6 is a diagram for explaining an example of curved surface division;
FIG. 7 is a diagram for explaining a cubic spline function.
FIG. 8 is a part of a flowchart for explaining the operation procedure of the main part of one embodiment of the image generation method according to the present invention;
FIG. 9 is a part of a flowchart for explaining an operation procedure of a main part of an embodiment of the image generation method according to the present invention.
FIG. 10 is a diagram showing a configuration example of a main part of a microprocessor including an example of a function generator according to the present invention.
11 is a diagram used for explaining initial value data and a function generation operation given to the function generator 142 of FIG. 5; FIG.
FIG. 12 is a diagram for explaining another embodiment of the function generator of the present invention.
FIG. 13 is a diagram for explaining another embodiment of the function generator of the present invention.
FIG. 14 is a diagram for explaining another embodiment of the function generator of the present invention.
[Explanation of symbols]
141 ... Polygon dividing means, 142 ... Spline function generator, 143 ... Coordinate converting means, 15 ... Drawing processing section, 151 ... Drawing means, 152 ... Frame memory, A1 to A3 ... Adder, RG, RGk, RG (k + 1) ... Registers, RA0-RA3, RB0-RB3 ... Divided register part, SW ... Switch circuit

Claims

A function generator provided in the instruction execution type arithmetic processing unit,
m (m is a natural number) adders and at least one register;
All or part of one register is divided into (m + 1) register portions from 0th to mth, each storing data of a predetermined number of bits,
Of the m adders, one of the two input terminals in the i (natural number that is i ≦ m) -th adder is the i-th register portion, and the other is the (i−1) -th register. Each of the i-th adder is connected to the i-th register portion.
The i-th adder inputs the data stored in the i-th register part and the data stored in the (i-1) -th register part via the two input terminals. And performing an addition operation using the received data, and performing an operation process of storing the addition result in the i-th register through the output terminal,
According to one instruction, each of the m adders executes the arithmetic processing at the same timing,
The function generator is characterized in that the m adders repeatedly execute the arithmetic processing a predetermined number of times .

A function generator provided in the instruction execution type arithmetic processing unit,
(M + 1) (m is a natural number) adders from 0 to m and at least one register,
All or part of one register is divided into (m + 1) register portions from 0th to mth, each storing data of a predetermined number of bits,
Data stored in the 0th register portion and data indicating a predetermined constant are input to two input terminals of the 0th adder of the m + 1 adders, and the 0th adder The output terminal is connected to the 0th register part,
Of the m + 1 adders, one of the two input ends of the i (natural number satisfying 1 ≦ i ≦ m) -th adder is the i-th register portion, and the other is the (i−1) -th adder. Each of the i-th adder is connected to an output terminal of the i-th adder,
The 0th adder of the m + 1 adders receives data stored in the 0th register portion and data indicating the predetermined constant via the two input terminals, An addition operation is performed using the received data, and an operation process for storing the addition result in the 0th register portion via the output end is performed.
The i-th adder of the m + 1 adders is connected to the data stored in the i-th register part and the (i−1) -th register part via the two input terminals. Receiving input of stored data, performing an addition operation using the received data, performing an operation process of storing the addition result in the i-th register through the output end,
According to one instruction, each of the m + 1 adders executes the arithmetic processing at the same timing,
The function generator, wherein the (m + 1) adders repeatedly execute the arithmetic processing a predetermined number of times .

In the function generator provided in the instruction execution type arithmetic processing unit,
(M + 1) (m is a natural number) adders from 0 to m and at least one register,
All or part of one register is divided into (m + 1) register portions from 0th to mth, each storing data of a predetermined number of bits,
The data stored in the 0th register portion is input to one of the two input terminals of the 0th adder of the m + 1 adders, and the other is stored in a register other than the register . Data is input, and the output terminal of the 0th adder is connected to the 0th register part,
Of the m + 1 adders, one of the two input ends of the i (natural number satisfying 1 ≦ i ≦ m) -th adder is the i-th register portion, and the other is the (i−1) -th adder. in the register portion of the respectively connected, the output end of the i-th adder is connected before SL i-th register portion,
Of the m + 1 adders, the 0th adder receives data stored in the 0th register portion and data stored in the other registers via the two input terminals. And performing an addition operation using the received data, and performing an operation process of storing the addition result in the 0th register portion via the output terminal,
The i-th adder of the (m + 1) adders includes the data stored in the i-th register portion and the (i−1) -th register via the two input terminals. Receiving the input of data stored in the part, performing an addition operation using the acquired data, performing an operation process of storing the addition result in the i-th register through the output end,
According to one instruction, each of the m + 1 adders executes the arithmetic processing at the same timing,
The function generator, wherein the (m + 1) adders repeatedly execute the arithmetic processing a predetermined number of times .

In the function generator provided in the instruction execution type arithmetic processing unit,
And (m + 1) (m is a natural number) adders from 0 to m, at least one register, and a switch circuit,
All or part of one register is divided into (m + 1) register portions from 0th to mth, each storing data of a predetermined number of bits,
Data stored in the 0th register portion is input to one of the two input terminals of the 0th adder of the m + 1 adders, and the other than the register selected by the switch circuit. while data indicating the stored data and a predetermined constant other registers is selectively input, the output end of the 0-th adder the connected before Symbol 0 th register portion of,
The i (1 ≦ i ≦ m a natural number satisfying the) th one is i-th register portions of the two inputs of the adder of the m + 1 adders, the other (i-1) th to the register portion are connected, the output end of the i-th adder is connected before SL i-th register portion,
The 0th adder of the (m + 1) adders receives the data stored in the 0th register part via the two input terminals, and the other selected by the switch circuit. Accepts either the data stored in the register or the data indicating the constant, performs an addition operation using the received data, and stores the addition result in the 0th register portion via the output terminal To perform the arithmetic processing
The i-th adder of the (m + 1) adders stores the data stored in the i-th register part and the (i−1) -th register part via the two input terminals. Receiving the input of the received data, performing an addition operation using the received data, performing an operation process of storing the addition result in the i-th register through the output terminal,
According to one instruction, each of the m + 1 adders executes the arithmetic processing at the same timing,
The function generator, wherein the (m + 1) adders repeatedly execute the arithmetic processing a predetermined number of times .

An instruction execution type arithmetic processing apparatus comprising the function generator according to claim 1 .

An image generation apparatus comprising the instruction execution type arithmetic processing apparatus according to claim 5 , wherein a spline function is obtained by the function generator to perform curved surface division.