JP3656869B2

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Publication number: JP3656869B2
Application number: JP06644397A
Authority: JP
Inventors: 祐二高橋
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1996-09-11
Filing date: 1997-03-19
Publication date: 2005-06-08
Anticipated expiration: 2017-03-19
Also published as: JPH10210237A

Description

【０００１】
【発明の属する技術分野】
本発明は、イメージスキャナ、ファクシミリ、デジタル複写機のスキャナ部等の画像読取装置に関する。
【０００２】
【従来の技術】
従来より原稿の画像情報を光学的に読み取って電気的な信号に変換するデジタル式の画像読取装置が知られており、大別すると、原稿を所定速度で搬送させながら位置固定の密着型ラインセンサで読み取る所謂シートスキャナと、コンタクトガラス上にセットされた原稿を光学系のスキャニングにより読み取る所謂ブックスキャナとがある。シートスキャナにあっては原稿を搬送させる駆動源としてステッピングモータが用いられ、ブックスキャナにあっては光学系をスキャニングさせる駆動源としてステッピングモータが用いられている。
【０００３】
何れの方式のスキャナにあっても、通常は、画像読取密度が切換え可能とされており、主走査方向に関してはラインセンサに関する電気的な処理により対処している。副走査方向の画像読取密度に関しては、原稿又は光学系を移動させるためのステッピングモータによる移動速度を変更すればよいが、モータの最高速値及び最低速値には自ずと限界がある。そこで、通常は、ステッピングモータの速度は最高の画像読取密度に合わせて一定とし、この速度により決まる基準画像読取密度と目的とする画像読取密度との比率に応じてラインゲート信号の間引きを行って画像読取りを行わせる有効ラインゲート信号を決定することにより副走査方向の画像読取密度を見掛け上、目的とする画像読取密度に合わせるようにしている。この種の手法は、例えば、特開平３−７４９６１号公報等により知られている。
【０００４】
例えば、ステッピングモータの持つ１ステップパルス分の分解能が基準画像読取密度対応の１２００ｄｐｉであるとすると、２００ｄｐｉの画像読取密度の読取りを行ないたい場合であれば、６ステップパルスで１回、１ライン分の画像データを読み取るようにすればよい。２４０ｄｐｉの画像読取密度の読取りを行ないたい場合であれば、５ステップパルスで１回、１ライン分の画像データを読み取るようにすればよい。２２０ｄｐｉ等のように端数を生じてしまう画像読取密度の場合には、後述する例のように余りを考慮して平均化すればよい。
【０００５】
ところが、ステッピングモータが一定速度で動作中に、ライン割込みが発生する度に次に間引くためのステップパルス数を１ライン毎に計算する手法では、割込み処理内の動作時間が長くなり、ＣＰＵの負荷が大きくなってしまう。
【０００６】
この点、特開平７−２２６８３１号公報によれば、ＣＰＵの負担を軽減し得る手法が示されている。これは、画像データの読取動作を開始する前にステッピングモータのモータステップ数を予め計算してテーブル内に格納しておき、実際の読取動作時には、テーブルに記憶されたライン毎のモータステップ数と駆動中のステッピングモータのステップパルス数から得られるカウント値とを比較し、一致したら次のラインデータを有効ラインデータとして取り込むようにしたものである。
【０００７】
図１９は同公報中に示される構成例を示す。まず、ステッピングモータの速度を一定とした状態で画像読取密度（ｄｐｉ）を変更するためのモータステップ数ＭＳは画像データの読取動作開始前に予めライン毎に算出されており、算出されたモータステップ数の余りが０になるまでのデータ周期ＤＦを記憶するテーブルカウンタ１が設けられ、かつ、このデータ周期毎のモータステップ数ＭＳをアドレス情報を伴って逐次記憶するテーブル２が設けられている。一方、ステッピングモータを駆動する制御装置（モータドライバ）から送出されるステップパルスＳＰを計数するパルスカウンタ３が設けられ、このパルスカウンタ３で計数された計数値ＴＰとテーブル２の所定のアドレスから出力されているモータステップ数ＭＳとを比較するコンパレータ４が設けられている。このコンパレータ４による比較の結果、計数値ＴＰとモータステップ数ＭＳとが一致した場合、タイミング発生器５を経て所定タイミングで次ラインが有効ラインであることを指示する読取タイミング信号ＥＮ（イネーブル可信号）が出力される。なお、実際に読取りが可能になるのは、画像データの１ライン分を示すラインゲート信号に依存するため、イネーブル制御部６による判断を経てから最終的に有効となる出力ゲート信号として出力される。また、このタイミングでパルスカウンタ３がゼロクリアされるとともに、テーブルカウンタ１もテーブルアドレスを＋１更新することで、テーブル２中から読み出すテーブル値、即ち、モータステップ数ＭＳとして次のアドレスのものを更新セットする。
【０００８】
【発明が解決しようとする課題】
図１９に示す従来方式に関して、一定速度で回転駆動されるステッピングモータの１ステップ分が１２００ｄｐｉの分解能を有するものとし、この条件で、２００ｄｐｉの画像読取密度に変更して画像読取りを行うものとすれば、６ステップで１回入力されたラインデータを読めばよいといえる。この場合、まず、読込動作開始前にテーブルカウンタ１によりテーブルアドレスを更新しながらテーブル２にテーブル値として（ＴＡ＋１）分（アドレスＡまで）、モータステップ数“６”が書込まれる。一方、実際の読取動作時にはパルスカウンタ３によって“６”までステップパルスＳＰが計数された時、コンパレータ４からタイミング発生器５に対してイネーブル信号ＥＮを発生し有効ラインであることを指示する。
【０００９】
また、目標とする画像読取密度が２２０ｄｐｉの場合であれば、
１ライン目（１２００＋０）÷２２０＝５余り１００
２ライン目（１２００＋１００）÷２２０＝５余り２００
３ライン目（１２００＋２００）÷２２０＝６余り８０
４ライン目（１２００＋８０）÷２２０＝５余り１８０
…
のように余りを考慮してステップパルス数（ＭＳ）が、５，５，６，５，…となるように算出されて、テーブル２中に格納される。
【００１０】
従って、従来例において、そのハードウエア構成を考えると、基準画像読取密度１２００ｄｐｉに対して目標画像読取密度が２２０ｄｐｉの場合であれば、テーブル２にはアドレス順に、テーブル値が５，５，６，５，…のように書き込まれ、目標画像読取密度が２００ｄｐｉの場合にはテーブル２にはアドレス順に全て同じテーブル値６，６，６，６，…が書き込まれる。即ち、テーブル値等に関係なくテーブル２用のメモリとしてはそのアドレス分（ＴＡ＋１）が必ず必要であり、かつ、各テーブル値のメモリ容量やパルスカウンタ３のビット数として最低限３ビット必要とする（例えば、“６”＝“１１０”であり、３ビット必要）構成となっている。即ち、動作制御上は特に支障ない構成ではあるが、メモリないしはハードウエアの利用面で必ずしも有効に活用しているとはいえず、未だ、有効利用してメモリ容量を節約し得る面、或るいは、削減し得る面を有するもであり、不十分な構成である。
【００１１】
そこで、本発明は、ステッピングモータの速度を一定とする条件下で目標画像読取密度への切換えを確実に行う機能を損なうことなく、極力メモリ容量やハードウェアを削減して、全体として低コスト化を図れる画像読取装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
請求項１記載の発明は、ステッピングモータの速度を一定速度に制御するために制御装置から送出されるステップパルスと、画像データの１ライン分を示す信号として画像処理部から送出されるラインゲート信号とを入力として、前記ステッピングモータの速度により決まる基準画像読取密度と目的とする画像読取密度との比率に応じて前記ラインゲート信号の間引きを行って画像読取りを行わせる有効ラインゲート信号を決定することにより副走査方向の画像読取密度を制御する画像読取装置において、１ライン毎に入力されるラインゲート信号を有効ラインゲート信号とするか否かを前記ステップパルス毎に発生し当該発生のための動作クロックとなる前記ステップパルスが前記ラインゲート信号と非同期であるゲートイネーブル信号の可否によって決定し、この決定は前記画像データの１ラインごとの前記可否の情報を１アドレスビットで実際に前記画像読取りを行なわせるべきライン位置に対応させて格納しているメモリを参照して行なうようにした。請求項２記載の発明は、ステップパルス毎にゲートイネーブル信号を発生させ当該発生のための動作クロックとなる前記ステップパルスが前記ラインゲート信号と非同期であるゲートイネーブル信号発生手段と、１ライン毎に入力されるラインゲート信号を有効ラインゲート信号とするか否かを前記ゲートイネーブル信号発生手段により発生したゲートイネーブル信号の可否によって決定するイネーブル制御手段と、前記画像データの１ラインごとの前記可否の情報を１アドレスビットで実際に前記画像読取りを行なわせるべきライン位置に対応させて格納しているメモリとを備え、前記決定は前記メモリを参照して行なうようにした。
【００１３】
従って、１ライン毎に入力されるラインゲート信号を有効ラインゲート信号とするか否かを、ステップパルス毎に発生させるようにしたゲートイネーブル信号の可否によって直接的に決定するので、従来におけるパルスカウンタ、コンパレータ、タイミング発生器等のハードウェアを不要にすることができる。また、ゲートイネーブル信号発生手段中に含まれてゲートイネーブル信号の可否情報を記憶するメモリに関しても、可否を示す１ビットで済み、メモリを節約できる。
【００１４】
請求項３記載の発明は、前記メモリは、基準画像読取密度と目的とする画像読取密度との比率に応じて予め１ライン毎のゲートイネーブル信号の可否情報をアドレスとともに記憶していて、ゲートイネーブル信号発生手段は、ステップパルスに同期して前記メモリからゲートイネーブル信号を順に読み出させるアドレス情報を出力するアドレス制御手段を有する構成とした。従って、メモリは１ライン＝１アドレス毎にゲートイネーブル信号の可否を示す１ビットずつで済み、メモリを節約できる上に、ステップパルスに同期させてメモリから読み出させているので、ステッピングモータの実情に対応した制御となり、比較的精度よく画像読取密度を変更できる。
【００１５】
請求項４記載の発明は、アドレス制御手段を、メモリからのゲートイネーブル信号の読み出しに関する開始アドレスと終了アドレスとを設定する設定手段を有するものとした。従って、メモリに予め複数の目標画像読取密度に対応するゲートイネーブル信号の可否情報を書き込んでおいても後でアドレス指定により必要な分のみを読み出させることができ、メモリへの設定が一度で済み、使い勝手がよくなる。また、メモリから読み出すゲートイネーブル信号の繰返しを指定アドレスに従い自由に行えるので、ゲートイネーブル信号の可否情報の持つ周期性を活かすように自由度の高いメモリデータ作成が可能となる。
【００１６】
請求項５記載の発明は、アドレス制御手段を、メモリからのゲートイネーブル信号の読み出しに関して設定された終了アドレスまで読み出した後、先頭アドレスに戻す循環読出制御手段を有する構成とした。従って、終了アドレスと先頭アドレスとの間でゲートイネーブル信号の読み出しが繰り返されるので、ゲートイネーブル信号の可否情報の持つ周期性を活かせるとともに、先頭アドレスに自動復帰するのでハードウェアを一層節約できる。
【００１７】
請求項６記載の発明は、ゲートイネーブル信号発生手段を、ステップパルスの立ち上がりエッジのタイミング及び立ち下がりエッジのタイミングで各々ゲートイネーブル信号を発生させる構成とした。従って、ステップパルスの周波数を上げることなく高速動作させることができるので、電波障害に対する対策や制御の容易化を図れる。
【００１８】
請求項７記載の発明は、ゲートイネーブル信号を発生させるステップパルスの有効エッジとして、ステップパルスの立ち上がりエッジのみ、立ち下がりエッジのみ、立ち上がりエッジ及び立ち下がりエッジの両エッジの何れか一つを選択する有効エッジ選択設定手段を備える構成とした。ステッピングモータを駆動させるモータドライバにはそのステップパルスの立ち上がりエッジのみで動作するもの、立ち下がりエッジのみで動作するもの、立ち上がりエッジ及び立ち下がりエッジの両エッジで動作するものがあるが、用いるモータドライバに応じて有効エッジ選択設定手段により何れのエッジを有効にするかが選択設定されるので、モータドライバの仕様に柔軟に対処できる。
【００１９】
請求項８記載の発明は、前記ラインゲート信号の入力でセットされ、前記メモリから読み出される前記可否の情報が可になったときにリセットされるゲートイネーブル信号リセット信号を生成するオフ条件規制手段を備え、前記ゲートイネーブル信号発生手段は、前記メモリから読み出される前記可否の情報が一旦可になった後で前記ゲートイネーブル信号リセット信号がセットされたときは前記ゲートイネーブル信号をインアクティブレベルにオフする。従って、１ライン毎に入力されるラインゲート信号とステップパルスとの変化の位相関係が非同期の場合であっても一旦発生したゲートイネーブル信号をインアクティブレベルにオフさせる条件をオフ条件規制手段によってゲートイネーブル信号がアクティブレベルになった後で対応するラインゲート信号が入力されたか否かを示す信号（ゲートイネーブル信号リセット信号）がセットされたときのみに規制しているので、実質的にゲートイネーブル信号をラインゲート信号待機状態に維持させることができ、ラインゲート信号に対応させて実際に有効ラインゲート信号を出力させ得る確率が高まる。
【００２０】
請求項９記載の発明は、ゲートイネーブル信号を強制的にアクティブレベルに固定するアクティブレベル優先手段をゲートイネーブル信号発生手段に対して有するので、特に、間引き処理を必要としない場合に読取精度を向上させることができる。
【００２１】
【発明の実施の形態】
本発明の第一の実施の形態を図１及び図２に基づいて説明する。本実施の形態は、前述した特開平７−２２６８３１号公報に示されるような画像読取密度の切換え方式を前提としており、ステッピングモータ（本実施の形態では図示せず）の速度を一定速度に制御するために制御装置（図示せず；例えば、後述するＣＰＵ）から送出されるステップパルスＳＰと、画像データの１ライン分を示す信号として画像処理部（図示せず）から送出される入力ゲート信号（ラインゲート信号）とを入力として、ステッピングモータの速度により決まる基準画像読取密度と目的とする画像読取密度との比率に応じ入力ゲート信号の間引きを行って実際に画像読取りを行わせる有効ラインゲート信号なる出力ゲート信号として決定することにより副走査方向の画像読取密度を制御する画像処理装置を備えた画像読取装置に適用される。このような前提的な構成において、本実施の形態では、１ライン毎に入力される入力ゲート信号を有効ラインゲート信号なる出力ゲート信号とするか否かをステップパルスＳＰ毎に発生するゲートイネーブル信号ＥＮの可否によって決定するように構成することを基本とする。
【００２２】
このため、本実施の形態の画像処理装置１０では、まず、ステップパルスＳＰ毎にゲートイネーブル信号ＥＮを発生させるゲートイネーブル信号発生手段１１が設けられている。このゲートイネーブル信号発生手段１１は、予め１ライン毎のゲートイネーブル信号の可否情報（“１”“０”情報）をアドレスとともに記憶してメモリとなるＲＡＭテーブル１２と、ステップパルスＳＰに同期してこのＲＡＭテーブル１２からゲートイネーブル信号ＥＮを順に読み出すためのアドレス情報を更新出力するアドレス制御手段となるテーブルカウンタ１３とにより構成されている。
【００２３】
ここに、前記ＲＡＭテーブル１２に対するデータ作成アルゴリズムは前述した公報例と同様であるが、テーブル値のフォーマットが異なる。例えば、前述した具体例の一つである基本画像読取密度１２００ｄｐｉを目標画像読取密度２２０ｄｐｉに変える場合を想定すると、従来はモータステップ数ＭＳをテーブル値としているため、アドレス順に、５，５，６，５，…のようなテーブル値とされているが、本実施の形態では、
アドレス０テーブル値０＝０
アドレス１テーブル値１＝０
アドレス２テーブル値２＝０
アドレス３テーブル値３＝０
アドレス４テーブル値４＝１
アドレス５テーブル値５＝０
アドレス６テーブル値６＝０
アドレス７テーブル値７＝０
アドレス８テーブル値８＝０
アドレス９テーブル値９＝１
アドレス１０テーブル値１０＝０
アドレス１１テーブル値１１＝０
アドレス１２テーブル値１２＝０
アドレス１３テーブル値１３＝０
アドレス１４テーブル値１４＝０
アドレス１５テーブル値１５＝１
（以下、同様）
のように１アドレス１ビットでゲートイネーブル信号の可否情報（“１”が可、“０”が否を示す）が実際に読取りを行わせるべきライン位置に対応させて書き込まれている。なお、上例ではアドレス０〜４が１ライン目用、アドレス５〜９が２ライン目用、アドレス１０〜１５が３ライン目用、〜とされている。
【００２４】
一方、入力ゲート信号と前記メモリ１２から読み出されたゲートイネーブル信号ＥＮとの入力を１ライン毎に受け、その入力ゲート信号を有効ラインゲート信号とするか否かをゲートイネーブル信号ＥＮの可否によって決定するイネーブル制御手段となるイネーブル制御回路１４が設けられている。
【００２５】
このような構成において、実際の画像読取動作時には、ステップパルスＳＰが１パルス出力される毎にテーブルカウンタ１３がカウントアップすることにより、ＲＡＭテーブル１２の読み出すベきアドレスが＋１ずつ更新され（ＴＡ＋１）、アドレス１（０ｈ）から順にゲートイネーブル信号ＥＮとしてイネーブル制御回路１４に出力される。この時、イネーブル制御回路１４には入力ゲート信号も適宜入力されており、“１”であるゲートイネーブル信号ＥＮが入力された時に入力ゲート信号が入力されていればその入力ゲート信号に基づきイネーブル制御回路１４の内部処理により内部ゲートイネーブル信号が作成され、有効であることを示す出力ゲート信号として出力される。
【００２６】
図２に示すタイムチャートを参照して説明すれば、基本的に、入力ゲート信号のうち、目標画像読取密度に対応して実際に読取動作を行わせたい位置（ライン）の入力ゲート信号のみを出力ゲート信号として通過させるものである。まず、ステップパルスＳＰの立ち上がりエッジでＲＡＭテーブル１２のアドレスをテーブルカウンタ１３で更新する。この結果、ＲＡＭテーブル１２中のテーブル値であるゲートイネーブル信号ＥＮの可否情報がステップパルスＳＰ毎に読み出され、イネーブル制御回路１４に与えられる。一方、“１”（可）なる情報を持つゲートイネーブル信号ＥＮがイネーブル制御回路１４に与えられると、所定のタイミングでイネーブル制御回路１４内で内部ゲートイネーブル信号が作成される。この内部ゲートイネーブル信号が“１”の間に入力ゲート信号が与えられると、そのまま通過可能であり、出力ゲート信号（Ｌレベル）として出力され、読取ラインであることが指示される。この時、入力ゲート信号が“０”から“１”に変化すると、内部ゲートイネーブル信号も“１”から”０”に戻され、次の“１”（可）なる情報を持つゲートイネーブル信号ＥＮを待つ。
【００２７】
本実施の形態によれば、ＲＡＭテーブル１２の構成が１アドレス１ビットで済む上に、ゲートイネーブル信号の可否情報を格納しておりライン毎に直接的な判断に供されるので、従来のようなパルスカウンタ３、コンパレータ４、タイミング発生器５等のハードウェアを極力削減することができる。また、図２に示すタイムチャートからも分かるように、ステップパルスＳＰに同期してゲートイネーブル信号ＥＮを読み出してイネーブル制御回路１４の制御に供しているので、比較的精度のよい密度変換処理を行える。即ち、ステップパルスＳＰが目標とする密度位置分移動した所で、コンパレータなどの回路処理を経ずに比較的すぐにゲートイネーブル信号ＥＮを出力させることができるためである。
【００２８】
つづいて、本発明の第二の実施の形態を図３に基づいて説明する。図１及び図２で示した部分と同一部分は同一符号を用いて示し、説明も省略する（以下の実施の形態でも同様とする）。本実施の形態の画像処理装置１０では、テーブルカウンタ１３に対して所定カウント値でリセットをかけるリセット信号を出力するコンパレータ１５が付加されている。即ち、このコンパレータ１５はテーブルカウンタ１３のカウント値がコンパレータ１５に設定されている指定値に達したらこれを終了アドレスと見做し、再び先頭アドレスからの読み出しに戻すようにリセットをかけるもので循環読出制御手段を構成している。
【００２９】
このような構成によれば、例えば、前述した２２０ｄｐｉなる具体例においてはＲＡＭテーブル１２におけるデータの周期性を考慮すると、
５，５，６
で１周期と見做せるので、コンパレータ１５における指定値を１６（＝５＋５＋６なるデータ数対応）に設定しておけば、アドレス１６分のデータを繰返し用いるだけで所望の制御を行うことができ、ＲＡＭテーブル１２におけるメモリ使用量を節約できる。
【００３０】
ちなみに、ＣＰＵ制御によってＲＡＭテーブルのアドレスを初期化することでも同様に動作させることは可能であるが、ＣＰＵの負荷が増える上に、ステップパルスが速くなるとＣＰＵでの操作では限界がある。この点、本実施の形態ではコンパレータ１５なるハードウェアによるため、このような不都合がない上に、特に、アドレス指定も不要であるのでハードウェア構成にしても簡単となる。
【００３１】
また、本発明の第三の実施の形態を図４に基づいて説明する。本実施の形態の画像処理装置１０では、テーブルカウンタ１３に対してＲＡＭテーブル１２からのゲートイネーブル信号ＥＮの読み出しを行う上でその開始アドレスを設定するアドレス設定器１６と、終了アドレスを設定するアドレス設定器１７とが設定手段として付加されている。ここに、アドレス設定器１６は設定されたアドレスからの読み出しの開始を指示するもので、テーブルカウンタ１３に対してはカウンタセットアドレスを出力する。アドレス設定器１７は設定されたアドレスで読み出しの終了を指示するもので、テーブルカウンタ１３に対してはカウンタリセットアドレスを出力する。
【００３２】
このような構成によれば、テーブルカウンタ１３に設定された開始アドレスと終了アドレスとの間でＲＡＭテーブル１２からの読み出しを繰り返すことができるので、ＲＡＭテーブル１２を少ないメモリ容量で極めて有効に利用できる。例えば、基準画像読取密度１２００ｄｐｉなる条件下に、ＲＡＭテーブル１２のアドレス０，１，２，３，４，５に対して０，０，０，０，０，１の如く、ゲートイネーブル信号の可否情報を格納しておき、開始アドレスを０、終了アドレスを５とすれば、２００ｄｐｉ対応の仕様となり、同じＲＡＭテーブル１２内容でも開始アドレスを３、終了アドレスを５とすれば４００ｄｐｉ対応の仕様となる。さらに、ＲＡＭテーブル１２において続きのアドレス６からアドレス２２までの１６アドレス分に前述した２２０ｄｐｉ用の１周期分のゲートイネーブル信号の可否情報を格納しておき、開始アドレスと終了アドレスとの指定により読み出し可能にしておけば、各種の目標画像読取密度に対応するためのＲＡＭテーブル１２を作成するための計算等が一度で済むことになり、かつ、メモリ作成の自由度の高いものとなり使い勝手もよくなる。
【００３３】
本発明の第四の実施の形態を図５及び図６に基づいて説明する。本実施の形態の画像処理装置１８では、ステップパルスＳＰの立ち上がりエッジのタイミングと立ち下がりエッジのタイミングとでともにメモリアドレスを更新してゲートイネーブル信号ＥＮを発生させるように機能するゲートイネーブル信号発生手段１１が用いられている。図５のタイムチャートはこの様子を示しており、ステップパルスＳＰの立ち上がりエッジ、立ち下がりエッジのタイミングで何れもテーブルカウンタ１３がカウントアップしてＲＡＭテーブル１２のメモリアドレスを更新し、このＲＡＭテーブル１２に格納されているＲＡＭデータによるイネーブル信号がイネーブル制御回路１４に出力される。
【００３４】
ちなみに、図２に示した実施の第一の形態では、ステップパルスＳＰの立ち上がりエッジのタイミングでのみメモリアドレスを更新しており、ステップパルスＳＰ１つでアドレス更新が１つである。この点、本実施の形態では、ステップパルスＳＰの両エッジのタイミングでメモリアドレスを更新しており、ステップパルスＳＰ１つでアドレス更新が２つなされるので、実質的にステップパルスＳＰの周波数を１／２に下げることができる。この結果、電波障害に対する対策や制御が、より容易となる。
【００３５】
ところで、本実施の形態にあっては、画像処理装置１８とステッピングモータ１９を駆動するモータドライバ２０とに対するステップパルスＳＰは図６に示すように制御装置であるＣＰＵ２１により作成されて直接供給される。ここに、モータドライバ２０としては、ステップパルスＳＰの立ち上がりエッジのみで動作するもの、立ち下がりエッジのみで動作するもの、立ち上がりエッジ及び立ち下がりエッジの両エッジで動作するものがあるが、特に支障はない。
【００３６】
ちなみに、モータドライバ２０がステップパルスＳＰの立ち上がりエッジ及び立ち下がりエッジの両エッジで動作するものである場合において、図１等に示した立ち上がりエッジで動作する画像処理装置１０を用いる場合には、参考例として図７に示すように、エッジ検出回路２２が必要となり、その分、コスト高となる。即ち、ＣＰＵ２１から供給されるステップパルスＳＰの立ち上がりエッジ及び立ち下がりエッジを何れもパルス立ち上がりエッジに変換するためのエッジ検出回路２２が必要となる（図８参照）。このエッジ検出回路２２は、例えば、図９に示すように、ステップパルスＳＰが入力される遅延回路２３と、この遅延回路２３を経たステップパルスＳＰと遅延回路２３を経ないステップパルスＳＰとが入力される排他的ＯＲゲート２４とにより構成される。この点、本実施の形態によれば、画像処理装置１８自身においてステップパルスＳＰの立ち上がりエッジと立ち下がりエッジとで動作するように機能するので、ＣＰＵ２１を直接的に接続できるため、エッジ検出回路２２を必要とせずに実現できる。
【００３７】
本発明の第五の実施の形態を図１０に基づいて説明する。本実施の形態では、図１等に示した構成の画像処理装置１０に対するステップパルスＳＰの入力部に有効エッジ選択設定回路（有効エッジ選択設定手段）２５が付加されて処理装置２６が構成されている。この有効エッジ選択設定回路２５は、エッジ検出回路２７と、反転回路２８と、ＣＰＵ２１から供給されるステップパルスＳＰ中で前記エッジ検出回路２７を経たパルスと前記反転回路２８を経たパルスと無処理のパルスとが入力されるセレクタ２９とにより構成されている。前記エッジ検出回路２７は前記エッジ検出回路２２と同じであり、ステップパルスＳＰ中の立ち上がりエッジ部分と立ち下がりエッジ部分とでともに立上るパルスに変換する機能を有し、ステップパルスＳＰの立ち上がりエッジ及び立ち下がりエッジ用に用いられる。前記反転回路２８はステップパルスＳＰのＨレベルとＬレベルとを反転させるもので、ステップパルスＳＰの立ち下がりエッジを立ち上がりエッジに変換する機能を果たす。前記セレクタ２９はこれらの３系統のステップパルスＳＰのうちの何れか１系統のみをＣＰＵ２１からの選択信号に応じて画像処理装置１０中に入力させる。前記ＣＰＵ２は用いるモータドライバ２０の仕様に応じた選択信号を出力する。
【００３８】
このような構成において、使用するモータドライバ２０がステップパルスＳＰの立ち上がりエッジでのみ動作する仕様の場合、ＣＰＵ２１からの選択信号によってセレクタ２９は無処理のステップパルスＳＰを選択し、画像処理装置１０中のテーブルカウンタ１３に出力する。即ち、機能的には、図１に示した構成と同じとなり、ステップパルスＳＰの立ち上がりエッジのタイミングでＲＡＭテーブル１２のメモリアドレスが更新される。また、使用するモータドライバ２０がステップパルスＳＰの立ち下がりエッジでのみ動作する仕様の場合、ＣＰＵ２１からの選択信号によってセレクタ２９は反転回路２８により反転されたステップパルスＳＰを選択し、画像処理装置１０中のテーブルカウンタ１３に出力する。従って、テーブルカウンタ１３は実質的にステップパルスＳＰの立ち下がりエッジのタイミングでＲＡＭテーブル１２のメモリアドレスを更新する。さらに、使用するモータドライバ２０がステップパルスＳＰの立ち上がりエッジ及び立ち下がりエッジの両方タイミングで動作する仕様の場合、ＣＰＵ２１からの選択信号によってセレクタ２９はエッジ検出回路２７を経たパルスを選択し、画像処理装置１０中のテーブルカウンタ１３に出力する。従って、テーブルカウンタ１３は実質的にステップパルスＳＰの立ち上がりエッジ及び立ち下がりエッジのタイミングでＲＡＭテーブル１２のメモリアドレスを更新する。このようにして、用いるモータドライバ２０の仕様が何れであってもＣＰＵ２１に対するソフトウェアの変更のみで柔軟に対処でき、処理装置２６に関してハードウェア構成の変更を要しない。特に、本実施の形態のような画像処理装置１０はＩＣ化されることが多いため、一定のゲート数を超えない範囲であればコスト的に殆ど増加がない。特に図１０中に示す有効エッジ選択設定回路２５程度の回路の追加ではコスト的な影響は殆どない。
【００３９】
本発明の第六の実施の形態を図１１ないし図１７に基づいて説明する。本実施の形態は、入力ゲート信号（ラインゲート信号）とステップパルスＳＰとの変化が非同期の場合に起こり得る読取精度の劣化を少なくすることを考慮したものである。
【００４０】
その前提として、例えば、前述した第四の実施の形態中の図５方式を再検討する。即ち、ステップパルスＳＰの立ち上がりエッジのタイミングと立ち下がりエッジのタイミングとでともにＲＡＭテーブル１２のメモリアドレスを更新してゲートイネーブル信号ＥＮを発生させる方式である。入力ゲート信号とステップパルスとの位相関係が図５に示すような同期関係にある場合には、ＲＡＭデータが“１”になったタイミングでゲートイネーブル信号がアクティブになり入力ゲート信号をイネーブルにした後、この入力ゲート信号の立ち上がりエッジにてイネーブル信号をインアクティブにするので、図示の如く、所望の出力ゲート信号が得られる。
【００４１】
ところが、入力ゲート信号とステップパルスＳＰとの変化の位相関係が図１７に示すように非同期な関係にある場合には、画像の読取ラインに大きなずれを生じて画像劣化を起こすことがある。即ち、図１７に示すような非同期な場合、ＲＡＭテーブル１２からデータ（イネーブル信号）読出したタイミングでは入力ゲート信号が既にアクティブになっているため、次の入力ゲート信号が入力れるまで出力ゲート信号が出力されないことがあるからである（ｔ８，ｔ１１，ｔ１２）。
【００４２】
この点を具体例を用いて詳細に説明する。いま、ステップパルスＳＰが１パルス発生するときに読取部が進む距離が１１００ｄｐｉの１ライン分（即ち、１／１１００≒９．１×１０~⁴インチ）であるとし、目的とする画像読取密度を４００ｄｐｉとして読み取る場合を想定する。この場合、間引きパターンは、
１ライン目（１１００＋０）÷４００＝２余り３００
２ライン目（１１００＋３００）÷４００＝３余り２００
３ライン目（１１００＋２００）÷４００＝３余り１００
４ライン目（１１００＋１００）÷４００＝３余り０
…
となる。よって、ＲＡＭテーブル１２中に書き込まれるデータパターンは、図１７中のＲＡＭデータとして図示する如く、…０１００１００１００１…の繰返しとなる。また、第四の実施の形態中で説明したように、ステップパルスＳＰの立ち上がりエッジ及び立ち下がりエッジで回転する仕様のステッピングモータが用いられているものとする。
【００４３】
このような前提においては、ＲＡＭデータからもわかるように、ステップパルスＳＰが１１パルス出る間に入力ゲート信号を出力ゲート信号として４つ通過させれば４００ｄｐｉの画像読取密度となる等速時の動作タイミングが図１７に示されている。まず、ステップパルスＳＰが２パルス進むと（ｔ１）、メモリアドレスは０，１と進み、ＲＡＭテーブル１２からデータ“１”を読出すことで（ｔ２）、ゲートイネーブル信号が“１”となる（ｔ３）。丁度この時（実際には、その直後以降）に入力ゲート信号が入力されると（ｔ４）、出力ゲート信号も出力される（ｔ５）。つづいて、ステップパルスＳＰの５パルス目にＲＡＭテーブル１２のデータが“１”となり（ｔ６）、ゲートイネーブル信号が出力される（ｔ７）。ところが、この時点では入力ゲート信号は既にアクティブになっているため、出力ゲート信号は出力されない（ｔ８）。他のデータ“１”なるタイミング（ｔ９，ｔ１０）でも同様であり、出力ゲート信号は出力されない（ｔ１１，ｔ１２）。このままでは、３ライン分について画像読出し位置がずれてしまい、読取画像の劣化の激しいものとなる。
【００４４】
このようなことから、本実施の形態では、図１１に示すようにゲートイネーブル信号生成回路３０が付加されて構成されている。このゲートイネーブル信号生成回路３０は前述したゲートイネーブル信号生成手段１１の主要部を構成するもので、概略的には、ＲＡＭテーブル１２中のＲＡＭデータ、特に、“１”なるデータと入力ゲート信号とに基づきゲートイネーブル信号ＥＮを生成する機能を持つ。このゲートイネーブル信号生成回路３０は図１２に示すように入力ゲート信号とＲＡＭテーブル１２のＲＡＭデータとを入力としてオフ条件規制手段として機能するゲートイネーブル信号リセット信号生成回路３１と、入力ゲート信号の立ち下がりエッジを検出する立ち下がりエッジ検出回路３２と、これらのゲートイネーブル信号リセット信号生成回路３１と立ち下がりエッジ検出回路３２との出力信号同士の論理積をとるＡＮＤゲート３３と、ＲＡＭテーブル１２中のＲＡＭデータにおける“１”なるデータの立ち上がりエッジを検出する立ち上がりエッジ検出回路３４と、前記立ち上がりエッジ検出回路３４の出力によりセットされてゲートイネーブル信号ＥＮを出力し前記ＡＮＤゲート３３の出力によりリセットされるフリップフロップ構成の１ビット記憶素子３５とにより構成されている。
【００４５】
ここに、前記ゲートイネーブル信号リセット信号生成回路３１は図１３に示すように、入力ゲート信号の立ち下がりエッジを検出する立ち下がりエッジ検出回路３６と、ＲＡＭテーブル１２中のＲＡＭデータにおける“１”なるデータの立ち上がりエッジを検出する立ち上がりエッジ検出回路３７と、立ち下がりエッジ検出回路３６の出力によりリセットされ立ち上がりエッジ検出回路３７の出力によりリセットされるフリップフロップ構成の１ビット記憶素子３８とにより構成されている。前記立ち下がりエッジ検出回路３６は例えば図１４に示すように入力ゲート信号を遅延回路３９で遅延させた信号と入力ゲー信号の反転信号とを入力とするＡＮＤゲート４０により構成されている。前記立ち上がりエッジ検出回路３７は例えば図１５に示すようにＲＡＭデータにおける“１”なるデータを遅延回路３９で遅延させてさらに反転させた信号とＲＡＭデータにおける“１”なるデータとを入力とするＡＮＤゲート４０により構成されている。これにより、ゲートイネーブル信号リセット信号生成回路３１は、ゲートイネーブル信号が一旦アクティブレベル（“１”レベル）になった後で対応する入力ゲート信号が入力されたか否かを示すゲートイネーブル信号リセット信号が所定レベル（Ｈレベル）にあるときにそのゲートイネーブル信号をインアクティブレベル（“０”レベル）にオフさせるように機能する。
【００４６】
このような構成において、図１７の場合と同様な前提の下に、本実施の形態における動作制御例を図１６に示すタイムチャートを参照して説明する。即ち、ＲＡＭデータからもわかるように、ステップパルスＳＰが１１パルス出る間に入力ゲート信号を出力ゲート信号として４つ通過させれば４００ｄｐｉの画像読取密度となる等速時の動作タイミングが図１６に示されている。まず、ステップパルスＳＰが２パルス進むと（Ｔ１）、メモリアドレスは０，１と進み、メモリ１２からデータ“１”を読出すことで（Ｔ２）、ゲートイネーブル信号が“１”となる（Ｔ３）。この点は、図１７の場合と同様である。この時、ゲートイネーブル信号リセット信号生成回路３１から出力されるゲートイネーブル信号リセット信号は、ゲートイネーブル信号が一旦立ち上がったのでＬレベルになるが（Ｔ４）、入力ゲート信号がすぐに入力されるので（Ｔ５）、ゲートイネーブル信号リセット信号はすぐにＨレベルに戻る（Ｔ６）。このため、出力ゲート信号が出力された直後（Ｔ７）、入力ゲート信号の立ち上がりエッジでゲートイネーブル信号はインアティブレベルに戻る（Ｔ８）。即ち、ゲートイネーブル信号リセット信号がＨレベルにある条件下でゲートイネーブル信号がリセットされる。つづいて、ステップパルスＳＰの５パルス目にメモリ１２のデータが“１”となり（Ｔ９）、ゲートイネーブル信号が出力されても（Ｔ１０）、この時点では入力ゲート信号は既にアクティブになっているため、出力ゲート信号は出力されない（Ｔ１１）点は図１７の場合と同様である。これにより、このケースでは１ライン抜けを生ずる。
【００４７】
ところが、この時点では、ゲートイネーブル信号リセット信号はゲートイネーブル信号の立ち上がりでＬレベルになったままであるので（Ｔ１２）、ゲートイネーブル信号はインアクティブレベルにリセットされない（Ｔ１３）。即ち、ゲートイネーブル信号は次の入力ゲート信号の入力を待つ待機状態にあり、入力ゲート信号が入力された時点で（Ｔ１４）、出力ゲート信号が出力される（Ｔ１５）。次の入力ゲート信号が入力された時点（Ｔ１６）でも同様であり、出力ゲート信号が出力される（Ｔ１７）。
【００４８】
よって、本実施の形態によれば、図１７との対比からもわかるように、入力ゲート信号とステップパルスＳＰとの変化の位相関係が非同期であっても、３ライン分の読取誤差が例えば１ライン分の誤差に減少し、読取画質の劣化の程度が改善される。
【００４９】
本発明の第七の実施の形態を図１８に基づいて説明する。本実施の形態では、ゲートイネーブル信号リセット信号生成回路３１のイネーブル制御回路１４に対する出力側にＯＲゲート４３が介在されている。このＯＲゲート４３はゲートイネーブル信号リセット信号生成回路３１の出力と外部からの選択的な強制イネーブル信号とを入力とするもので、アクティブレベル優先手段として機能する。
【００５０】
本実施の形態によれば、特に間引き処理を必要としない場合には、外部から強制イネーブル信号を与えることにより、ゲートイネーブル信号リセット信号生成回路３１側からのゲートイネーブル信号の状態に関係なく、強制的にゲートイネーブル信号をアクティブレベルに固定することができる。よって、後は入力ゲート信号に従って出力ゲート信号を出力させ、間引きのない画像読取動作を行わせることができる。よって、画質劣化を生じない読取りが随時可能となる。
【００５１】
【発明の効果】
請求項１及び２記載の発明よれば、１ライン毎に入力されるラインゲート信号を有効ラインゲート信号とするか否かを前記ステップパルス毎に発生し当該発生のための動作クロックとなる前記ステップパルスが前記ラインゲート信号と非同期であるゲートイネーブル信号の可否によって決定し、この決定は前記画像データの１ラインごとの前記可否の情報を１アドレスビットで実際に前記画像読取りを行なわせるべきライン位置に対応させて格納しているメモリを参照して行なうようにしたので、従来におけるパルスカウンタ、コンパレータ、タイミング発生器等のハードウェアを不要にすることができ、また、ゲートイネーブル信号発生手段中に含まれてゲートイネーブル信号の可否情報を記憶するメモリに関しても、可否を示す１ビットで済ませ、メモリを節約することができる。
【００５２】
請求項３記載の発明によれば、前記メモリは、基準画像読取密度と目的とする画像読取密度との比率に応じて予め１ライン毎のゲートイネーブル信号の可否情報をアドレスとともに記憶していて、ゲートイネーブル信号発生手段は、ステップパルスに同期して前記メモリからゲートイネーブル信号を順に読み出させるアドレス情報を出力するアドレス制御手段を有する構成としたので、メモリは１ライン＝１アドレス毎にゲートイネーブル信号の可否を示す１ビットずつで済み、メモリを節約できる上に、ステップパルスに同期させてメモリから読み出すようにしているので、ステッピングモータの実情に対応した直接的な制御となり、比較的精度よく画像読取密度を変更することができる。
【００５３】
請求項４記載の発明よれば、アドレス制御手段を、メモリからのゲートイネーブル信号の読み出しに関する開始アドレスと終了アドレスとを設定する設定手段を有するものとしたので、メモリに予め複数の目標画像読取密度に対応するゲートイネーブル信号の可否情報を書き込んでおいても後でアドレス指定により必要な分のみを読み出させることができ、メモリへの設定が一度で済み、使い勝手を向上させることができ、さらには、メモリから読み出すゲートイネーブル信号の繰返しを指定アドレスに従い自由に行えるので、ゲートイネーブル信号の可否情報の持つ周期性を活かすように自由度の高いメモリデータ作成が可能となる。
【００５４】
請求項５記載の発明によれば、アドレス制御手段を、メモリからのゲートイネーブル信号の読み出しに関して設定された終了アドレスまで読み出した後、先頭アドレスに戻す循環読出制御手段を有する構成としたので、ゲートイネーブル信号の可否情報の持つ周期性を活かせるとともに、先頭のアドレスに自動復帰するのでハードウェアを一層節約することができる。
【００５５】
請求項６記載の発明によれば、ゲートイネーブル信号発生手段を、ステップパルスの立ち上がりエッジのタイミング及び立ち下がりエッジのタイミングで各々ゲートイネーブル信号を発生させる構成としたので、ステップパルスの周波数を上げることなく高速動作させることができ、よって、電波障害に対する対策や制御を、より容易なものとすることができる。
【００５６】
請求項８記載の発明によれば、ゲートイネーブル信号発生手段は、前記可否の情報の立ち上がりエッジを検出したときにゲートイネーブル信号をアクティブとし、前記ラインゲート信号がイネーブルになった後当該ラインゲート信号の立ち上がりエッジを検出したときに前記ゲートイネーブル信号をインアクティブとして、これにより前記ゲートイネーブル信号がアクティブの間に前記ラインゲート信号が与えられると当該信号を前記有効ラインゲート信号とし、前記ゲートイネーブル信号がアクティブレベルになった後で対応する前記ラインゲート信号がＨレベルにあるときにそのゲートイネーブル信号をインアクティブレベルにオフさせるオフ条件規制手段を有しているので、１ライン毎に入力されるラインゲート信号とステップパルスとの変化の位相関係が非同期の場合であっても一旦発生したゲートイネーブル信号をインアクティブレベルにオフさせる条件をオフ条件規制手段によってゲートイネーブル信号がアクティブレベルになった後で対応するラインゲート信号が入力されたか否かを示す信号がＨレベルにあるときのみに規制することで、実質的にゲートイネーブル信号をラインゲート信号待機状態に維持させることができ、よって、ラインゲート信号に対応させて実際に有効ラインゲート信号を出力させ得る確率が高まり、読取画質の劣化を抑制できる。
【００５７】
請求項８記載の発明によれば、前記ラインゲート信号の入力でセットされ、前記メモリから読み出される前記可否の情報が可になったときにリセットされるゲートイネーブル信号リセット信号を生成するオフ条件規制手段を備え、前記ゲートイネーブル信号発生手段は、前記メモリから読み出される前記可否の情報が一旦可になった後で前記ゲートイネーブル信号リセット信号がセットされたときは前記ゲートイネーブル信号をインアクティブレベルにオフするので、１ライン毎に入力されるラインゲート信号とステップパルスとの変化の位相関係が非同期の場合であっても一旦発生したゲートイネーブル信号をインアクティブレベルにオフさせる条件をオフ条件規制手段によってゲートイネーブル信号がアクティブレベルになった後で対応するラインゲート信号が入力されたか否かを示す信号（ゲートイネーブル信号リセット信号）がセットされたときのみに規制することで、実質的にゲートイネーブル信号をラインゲート信号待機状態に維持させることができ、よって、ラインゲート信号に対応させて実際に有効ラインゲート信号を出力させ得る確率が高まり、読取画質の劣化を抑制できる。
【００５８】
請求項９記載の発明によれば、ゲートイネーブル信号を強制的にアクティブレベルに固定するアクティブレベル優先手段をゲートイネーブル信号発生手段に対して有しているので、特に、間引き処理を必要としない場合には簡単に読取精度を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第一の実施の形態を示すブロック図である。
【図２】動作を示すタイムチャートである。
【図３】本発明の第二の実施の形態を示すブロック図である。
【図４】本発明の第三の実施の形態を示すブロック図である。
【図５】本発明の第四の実施の形態を示すタイムチャートである。
【図６】その構成を示すブロック図である。
【図７】参考例を示すブロック図である。
【図８】参考例の動作を示すタイムチャートである。
【図９】参考例中のエッジ検出回路の構成を示すブロック図である。
【図１０】本発明の第五の実施の形態を示すブロック図である。
【図１１】本発明の第六の実施の形態を示すブロック図である。
【図１２】そのゲートイネーブル信号生成回路の構成を示すブロック図である。
【図１３】そのゲートイネーブル信号リセット信号生成回路の構成を示すブロック図である。
【図１４】その立ち下がり検出回路の構成を示すブロック図である。
【図１５】その立ち上がり検出回路の構成を示すブロック図である。
【図１６】動作制御例を示すタイムチャートである。
【図１７】参考例を示すタイムチャートである。
【図１８】本発明の第七の実施の形態を示すブロック図である。
【図１９】従来例を示すブロック図である。
【符号の説明】
１１ゲートイネーブル信号発生手段
１２メモリ
１３アドレス制御手段
１４イネーブル制御手段
１５循環読出制御手段
１６，１７設定手段
１９ステッピングモータ
２１制御装置
２５有効エッジ選択設定手段
３１オフ条件規制手段
４３アクティブレベル優先手段[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an image reading apparatus such as an image scanner, a facsimile, and a scanner unit of a digital copying machine.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, there is known a digital image reading apparatus that optically reads image information of a document and converts it into an electrical signal. There is a so-called sheet scanner that reads a document and a so-called book scanner that reads an original set on a contact glass by scanning an optical system. In a sheet scanner, a stepping motor is used as a drive source for conveying an original, and in a book scanner, a stepping motor is used as a drive source for scanning an optical system.
[0003]
In any type of scanner, the image reading density is normally switchable, and the main scanning direction is dealt with by electrical processing relating to the line sensor. Regarding the image reading density in the sub-scanning direction, the moving speed of the stepping motor for moving the document or the optical system may be changed. However, the maximum speed value and the minimum speed value of the motor are naturally limited. Therefore, normally, the speed of the stepping motor is fixed according to the maximum image reading density, and the line gate signal is thinned out according to the ratio between the reference image reading density determined by this speed and the target image reading density. By determining an effective line gate signal for performing image reading, the image reading density in the sub-scanning direction is apparently matched with the target image reading density. This type of technique is known, for example, from Japanese Patent Laid-Open No. 3-76961.
[0004]
For example, assuming that the resolution of one step pulse of the stepping motor is 1200 dpi corresponding to the reference image reading density, if it is desired to read the image reading density of 200 dpi, one step for one line with six step pulses. The image data may be read. If it is desired to read an image reading density of 240 dpi, image data for one line may be read once with a 5-step pulse. In the case of an image reading density that causes a fraction such as 220 dpi, it may be averaged in consideration of the remainder as in an example described later.
[0005]
However, when the stepping motor is operating at a constant speed, every time a line interrupt occurs, the method of calculating the number of step pulses to be thinned out for each line increases the operating time in the interrupt processing, which increases the CPU load. Will become bigger.
[0006]
In this regard, according to Japanese Patent Laid-Open No. 7-226831, there is shown a technique that can reduce the load on the CPU. This is because the number of motor steps of the stepping motor is calculated in advance and stored in the table before starting the image data reading operation. During the actual reading operation, the number of motor steps for each line stored in the table is calculated. The count value obtained from the number of step pulses of the driving stepping motor is compared, and if they match, the next line data is fetched as effective line data.
[0007]
FIG. 19 shows a configuration example shown in the publication. First, the motor step number MS for changing the image reading density (dpi) in a state where the speed of the stepping motor is constant is calculated for each line in advance before the start of the image data reading operation. There is provided a table counter 1 for storing the data cycle DF until the remainder of the number becomes 0, and a table 2 for sequentially storing the motor step number MS for each data cycle with address information. On the other hand, a pulse counter 3 for counting step pulses SP sent from a control device (motor driver) for driving the stepping motor is provided, and output from the count value TP counted by the pulse counter 3 and a predetermined address of the table 2. A comparator 4 is provided for comparing the number of motor steps MS. As a result of the comparison by the comparator 4, when the count value TP and the motor step number MS coincide with each other, the read timing signal EN (enable enable signal) instructing that the next line is an effective line at a predetermined timing via the timing generator 5. ) Is output. Note that the fact that reading is actually possible depends on the line gate signal indicating one line of image data, so that it is finally output as an output gate signal that becomes valid after the determination by the enable control unit 6. . At this timing, the pulse counter 3 is cleared to zero, and the table counter 1 also updates the table address by +1, thereby updating the table value read from the table 2, that is, the motor address number MS with the next address. To do.
[0008]
[Problems to be solved by the invention]
With respect to the conventional method shown in FIG. 19, it is assumed that one stepping motor rotated at a constant speed has a resolution of 1200 dpi, and under this condition, the image reading density is changed to 200 dpi and image reading is performed. For example, it can be said that line data input once in 6 steps should be read. In this case, first, the number of motor steps “6” is written in the table 2 as (TA + 1) (up to the address A) as the table value while updating the table address by the table counter 1 before starting the reading operation. On the other hand, when the step pulse SP is counted up to “6” by the pulse counter 3 during the actual reading operation, the enable signal EN is generated from the comparator 4 to the timing generator 5 to indicate that it is an effective line.
[0009]
If the target image reading density is 220 dpi,
1st line (1200 + 0) ÷ 220 = 5 remainder 100
2nd line (1200 + 100) ÷ 220 = 5 remainder 200
3rd line (1200 + 200) ÷ 220 = 6 remainder 80
4th line (1200 + 80) ÷ 220 = 5 remainder 180
...
In consideration of the remainder, the number of step pulses (MS) is calculated to be 5, 5, 6, 5,... And stored in the table 2.
[0010]
Accordingly, considering the hardware configuration in the conventional example, if the target image reading density is 220 dpi with respect to the reference image reading density of 1200 dpi, the table value is set to 5, 5, 6, When the target image reading density is 200 dpi, the same table values 6, 6, 6, 6,... Are written in the table 2 in the order of addresses. That is, the address (TA + 1) is necessarily required for the memory for the table 2 regardless of the table value, etc., and at least 3 bits are required for the memory capacity of each table value and the number of bits of the pulse counter 3. (For example, “6” = “110” and 3 bits are required). That is, although it is a configuration that does not particularly impede operation control, it is not necessarily effectively used in terms of the use of memory or hardware, and it can still be used effectively to save memory capacity. Has a surface that can be reduced, and is an insufficient configuration.
[0011]
Therefore, the present invention reduces the memory capacity and hardware as much as possible without reducing the function of reliably switching to the target image reading density under the condition that the speed of the stepping motor is constant, thereby reducing the overall cost. An object of the present invention is to provide an image reading apparatus capable of achieving the above.
[0012]
[Means for Solving the Problems]
According to the first aspect of the present invention, a step pulse transmitted from the control device for controlling the speed of the stepping motor to a constant speed and a line gate signal transmitted from the image processing unit as a signal indicating one line of image data. Are input, and the line gate signal is thinned out according to the ratio between the reference image reading density determined by the speed of the stepping motor and the target image reading density to determine an effective line gate signal for image reading. Thus, in the image reading apparatus for controlling the image reading density in the sub-scanning direction, whether or not the line gate signal input for each line is used as an effective line gate signal is generated for each step pulse. The step pulse serving as an operation clock for the generation is asynchronous with the line gate signal. Determined by availability of gate enable signal This determination is made with reference to a memory that stores the information on the availability of each line of the image data in correspondence with the line position where the image should actually be read with one address bit. I did it. The invention according to claim 2 generates a gate enable signal for each step pulse. The step pulse serving as an operation clock for the generation is asynchronous with the line gate signal. A gate enable signal generating means; and an enable control means for determining whether or not a line gate signal inputted for each line is an effective line gate signal, depending on whether or not the gate enable signal generated by the gate enable signal generating means is available. A memory for storing information indicating whether or not each line of the image data is associated with a line position where the image should be actually read by one address bit; With The decision is made with reference to the memory. did.
[0013]
Therefore, whether or not to use the line gate signal input for each line as an effective line gate signal is directly determined by whether or not the gate enable signal is generated for each step pulse. Hardware such as a comparator and a timing generator can be eliminated. Further, the memory that is included in the gate enable signal generation unit and stores the enable / disable information of the gate enable signal only needs one bit indicating whether or not the gate enable signal is enabled, and the memory can be saved.
[0014]
The invention described in claim 3 The memory is According to the ratio between the reference image reading density and the target image reading density, information indicating whether or not the gate enable signal is available for each line is stored in advance along with the address. The gate enable signal generating means Address control means for outputting address information for sequentially reading the gate enable signal from the memory in synchronization with the step pulse. Step It was set as the structure which has. Therefore, the memory needs only one bit indicating whether or not the gate enable signal is available for each line = one address, and the memory can be saved and read out from the memory in synchronization with the step pulse. The image reading density can be changed with relatively high accuracy.
[0015]
According to a fourth aspect of the present invention, the address control means includes setting means for setting a start address and an end address related to reading of the gate enable signal from the memory. Therefore, even if gate enable signal enable / disable information corresponding to a plurality of target image reading densities is written in the memory in advance, only necessary portions can be read out by address designation later, and the setting to the memory can be performed once. It ’s easy to use. In addition, since the gate enable signal read from the memory can be freely repeated according to the designated address, it is possible to create memory data with a high degree of freedom so as to make use of the periodicity of the availability information of the gate enable signal.
[0016]
According to the fifth aspect of the present invention, the address control means has a cyclic read control means for reading back to the end address after reading to the end address set for reading the gate enable signal from the memory. Therefore, since the reading of the gate enable signal is repeated between the end address and the head address, the periodicity of the availability information of the gate enable signal can be utilized, and the hardware can be further saved by automatically returning to the head address.
[0017]
According to a sixth aspect of the present invention, the gate enable signal generating means generates the gate enable signal at the timing of the rising edge and the timing of the falling edge of the step pulse. Therefore, high-speed operation can be performed without increasing the frequency of the step pulse, so that countermeasures against radio interference and control can be facilitated.
[0018]
According to the seventh aspect of the present invention, as the effective edge of the step pulse for generating the gate enable signal, only the rising edge of the step pulse, only the falling edge, or both the rising edge and the falling edge are selected. The effective edge selection setting means is provided. Motor drivers that drive stepping motors include those that operate only on the rising edge of the step pulse, those that operate only on the falling edge, and those that operate on both the rising and falling edges. Accordingly, the valid edge selection setting means selects and sets which edge is valid, so that the specification of the motor driver can be flexibly dealt with.
[0019]
The invention described in claim 8 The gate enable signal generating means, comprising: an off condition regulating means for generating a gate enable signal reset signal that is set when the line gate signal is input and is read from the memory when the enable / disable information is enabled When the gate enable signal reset signal is set after the enable / disable information read from the memory is once enabled, the gate enable signal is turned off to an inactive level. . Therefore, even if the phase relationship of the change between the line gate signal input for each line and the step pulse is asynchronous, the condition for turning off the gate enable signal once generated to the inactive level is gated by the off condition regulating means. Signal indicating whether the corresponding line gate signal is input after the enable signal becomes active level (Gate enable signal reset signal) But Set Since the gate enable signal is substantially maintained in the line gate signal standby state, the probability that the effective line gate signal can actually be output in correspondence with the line gate signal is increased.
[0020]
The invention according to claim 9 has active level priority means for forcibly fixing the gate enable signal to the active level for the gate enable signal generating means, so that the reading accuracy is improved particularly when thinning processing is not required. Can be made.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
A first embodiment of the present invention will be described with reference to FIGS. This embodiment is based on the image reading density switching method as disclosed in Japanese Patent Laid-Open No. 7-226831 described above, and the speed of the stepping motor (not shown in the present embodiment) is controlled to a constant speed. In order to do this, a step pulse SP sent from a control device (not shown; for example, a CPU described later) and an input gate signal sent from an image processing unit (not shown) as a signal indicating one line of image data (Line gate signal) as an input, an effective line gate that performs actual image reading by thinning out the input gate signal in accordance with the ratio between the reference image reading density determined by the speed of the stepping motor and the target image reading density Image reading apparatus including an image processing apparatus that controls the image reading density in the sub-scanning direction by determining the output gate signal as a signal It is applied. In such a premise configuration, in this embodiment, a gate enable signal is generated for each step pulse SP whether or not an input gate signal input for each line is used as an output gate signal that is an effective line gate signal. Basically, it is determined so as to be determined by whether or not EN is permitted.
[0022]
For this reason, in the image processing apparatus 10 of the present embodiment, first, the gate enable signal generating means 11 for generating the gate enable signal EN for each step pulse SP is provided. The gate enable signal generating means 11 stores in advance information on whether or not a gate enable signal is available for each line ("1" and "0" information) together with an address, and is synchronized with a RAM table 12 and a step pulse SP. A table counter 13 serving as an address control means for updating and outputting address information for sequentially reading the gate enable signal EN from the RAM table 12 is constituted.
[0023]
Here, the data creation algorithm for the RAM table 12 is the same as that of the above-mentioned publication example, but the format of the table values is different. For example, assuming that the basic image reading density of 1200 dpi, which is one of the specific examples described above, is changed to the target image reading density of 220 dpi, the number of motor steps MS is conventionally set as a table value. , 5,..., But in this embodiment,
Address 0 Table value 0 = 0
Address 1 Table value 1 = 0
Address 2 Table value 2 = 0
Address 3 Table value 3 = 0
Address 4 Table value 4 = 1
Address 5 Table value 5 = 0
Address 6 Table value 6 = 0
Address 7 Table value 7 = 0
Address 8 Table value 8 = 0
Address 9 Table value 9 = 1
Address 10 Table value 10 = 0
Address 11 Table value 11 = 0
Address 12 Table value 12 = 0
Address 13 Table value 13 = 0
Address 14 Table value 14 = 0
Address 15 Table value 15 = 1
(Hereinafter the same)
As described above, the enable / disable information of the gate enable signal (indicating that “1” is possible and “0” indicates “no”) is written in correspondence with the line position to be actually read. In the above example, addresses 0 to 4 are for the first line, addresses 5 to 9 are for the second line, and addresses 10 to 15 are for the third line.
[0024]
On the other hand, the input of the input gate signal and the gate enable signal EN read from the memory 12 is received for each line, and whether or not the input gate signal is used as an effective line gate signal depends on the availability of the gate enable signal EN. An enable control circuit 14 serving as an enable control means for determining is provided.
[0025]
In such a configuration, during an actual image reading operation, the table counter 13 counts up every time one step pulse SP is output, thereby updating the read address of the RAM table 12 by +1 (TA + 1). The gate enable signal EN is sequentially output to the enable control circuit 14 from the address 1 (0h). At this time, an input gate signal is also appropriately input to the enable control circuit 14, and if an input gate signal is input when a gate enable signal EN of "1" is input, enable control is performed based on the input gate signal. An internal gate enable signal is created by internal processing of the circuit 14 and is output as an output gate signal indicating that it is valid.
[0026]
If it demonstrates with reference to the time chart shown in FIG. 2, fundamentally, only the input gate signal of the position (line) to actually perform reading operation corresponding to target image reading density among input gate signals will be described. It is passed as an output gate signal. First, the address of the RAM table 12 is updated by the table counter 13 at the rising edge of the step pulse SP. As a result, the enable / disable information of the gate enable signal EN, which is a table value in the RAM table 12, is read for each step pulse SP and supplied to the enable control circuit 14. On the other hand, when the gate enable signal EN having information “1” (possible) is given to the enable control circuit 14, an internal gate enable signal is created in the enable control circuit 14 at a predetermined timing. If an input gate signal is given while the internal gate enable signal is “1”, it can pass through as it is, and is output as an output gate signal (L level), indicating that it is a read line. At this time, when the input gate signal changes from “0” to “1”, the internal gate enable signal is also returned from “1” to “0”, and the gate enable signal EN having the next information “1” (possible). Wait for.
[0027]
According to the present embodiment, the configuration of the RAM table 12 requires only one address and one bit, and the gate enable signal availability information is stored and used for direct determination for each line. Hardware such as the pulse counter 3, the comparator 4, and the timing generator 5 can be reduced as much as possible. Further, as can be seen from the time chart shown in FIG. 2, since the gate enable signal EN is read out in synchronization with the step pulse SP and used for the control of the enable control circuit 14, a density conversion process with relatively high accuracy can be performed. . That is, when the step pulse SP has moved by the target density position, the gate enable signal EN can be output relatively quickly without performing circuit processing such as a comparator.
[0028]
Next, a second embodiment of the present invention will be described with reference to FIG. The same parts as those shown in FIGS. 1 and 2 are denoted by the same reference numerals, and description thereof is also omitted (the same applies to the following embodiments). In the image processing apparatus 10 of the present embodiment, a comparator 15 that outputs a reset signal for resetting the table counter 13 with a predetermined count value is added. That is, when the count value of the table counter 13 reaches the specified value set in the comparator 15, the comparator 15 regards this as the end address and performs a reset so as to return to reading from the head address again. It constitutes a read control means.
[0029]
According to such a configuration, for example, in the specific example of 220 dpi described above, considering the periodicity of data in the RAM table 12,
5, 5, 6
Therefore, if the specified value in the comparator 15 is set to 16 (corresponding to the number of data of 5 + 5 + 6), the desired control can be performed only by repeatedly using the data for the address 16; Memory usage in the RAM table 12 can be saved.
[0030]
By the way, it is possible to perform the same operation by initializing the address of the RAM table by the CPU control. However, the CPU load increases and the operation of the CPU has a limit when the step pulse becomes faster. In this respect, since the present embodiment uses hardware such as the comparator 15, there is no such inconvenience, and in particular, addressing is not required, so that the hardware configuration is simplified.
[0031]
The third embodiment of the present invention will be described with reference to FIG. In the image processing apparatus 10 according to the present embodiment, an address setting unit 16 that sets a start address and an address that sets an end address when reading the gate enable signal EN from the RAM table 12 to the table counter 13. A setting device 17 is added as setting means. Here, the address setting unit 16 instructs the start of reading from the set address, and outputs a counter set address to the table counter 13. The address setting unit 17 instructs the end of reading at the set address, and outputs a counter reset address to the table counter 13.
[0032]
According to such a configuration, reading from the RAM table 12 can be repeated between the start address and the end address set in the table counter 13, so that the RAM table 12 can be used very effectively with a small memory capacity. . For example, if the reference image reading density is 1200 dpi, whether or not the gate enable signal can be accepted as 0, 0, 0, 0, 0, 1 for addresses 0, 1, 2, 3, 4, and 5 of the RAM table 12 If the information is stored and the start address is 0 and the end address is 5, the specification corresponds to 200 dpi. If the start address is 3 and the end address is 5 even in the same RAM table 12, the specification is 400 dpi. . In addition, in the RAM table 12, the above-described gate enable signal availability information for one cycle for 220 dpi is stored in 16 addresses from address 6 to address 22, and is read out by specifying the start address and the end address. If it is possible, the calculation for creating the RAM table 12 corresponding to various target image reading densities will be completed once, and the degree of freedom in memory creation will be high and the usability will be improved.
[0033]
A fourth embodiment of the present invention will be described with reference to FIGS. In the image processing apparatus 18 of the present embodiment, the gate enable signal generating means that functions to update the memory address and generate the gate enable signal EN at both the rising edge timing and the falling edge timing of the step pulse SP. 11 is used. The time chart of FIG. 5 shows this state. The table counter 13 counts up at both the rising edge and falling edge timing of the step pulse SP to update the memory address of the RAM table 12. The enable signal based on the RAM data stored in is output to the enable control circuit 14.
[0034]
Incidentally, in the first embodiment shown in FIG. 2, the memory address is updated only at the timing of the rising edge of the step pulse SP, and the address is updated by one step pulse SP. In this respect, in the present embodiment, the memory address is updated at the timing of both edges of the step pulse SP, and two address updates are performed with one step pulse SP, so the frequency of the step pulse SP is substantially set to 1. / 2 can be lowered. As a result, countermeasures and control against radio wave interference become easier.
[0035]
Incidentally, in the present embodiment, the step pulse SP for the image processing device 18 and the motor driver 20 for driving the stepping motor 19 is generated and directly supplied by the CPU 21 as the control device as shown in FIG. . Here, the motor driver 20 includes those that operate only at the rising edge of the step pulse SP, those that operate only at the falling edge, and those that operate at both the rising edge and the falling edge. Absent.
[0036]
Incidentally, when the motor driver 20 operates at both the rising edge and falling edge of the step pulse SP, when the image processing apparatus 10 operating at the rising edge shown in FIG. As an example, as shown in FIG. 7, an edge detection circuit 22 is required, and the cost is increased accordingly. That is, the edge detection circuit 22 is required to convert both the rising edge and falling edge of the step pulse SP supplied from the CPU 21 into the pulse rising edge (see FIG. 8). For example, as shown in FIG. 9, the edge detection circuit 22 receives a delay circuit 23 to which a step pulse SP is input, and a step pulse SP that has passed through the delay circuit 23 and a step pulse SP that has not passed through the delay circuit 23. And an exclusive OR gate 24. In this regard, according to the present embodiment, since the image processing device 18 functions to operate at the rising edge and falling edge of the step pulse SP, the CPU 21 can be directly connected, so that the edge detection circuit 22 is connected. Can be realized without the need for.
[0037]
A fifth embodiment of the present invention will be described with reference to FIG. In the present embodiment, a processing device 26 is configured by adding an effective edge selection setting circuit (effective edge selection setting means) 25 to the input portion of the step pulse SP for the image processing apparatus 10 having the configuration shown in FIG. Yes. The effective edge selection setting circuit 25 includes an edge detection circuit 27, an inversion circuit 28, and a pulse that has passed through the edge detection circuit 27, a pulse that has passed through the inversion circuit 28, and a non-processed step pulse SP supplied from the CPU 21. And a selector 29 to which a pulse is inputted. The edge detection circuit 27 is the same as the edge detection circuit 22 and has a function of converting both the rising edge portion and the falling edge portion in the step pulse SP into a rising pulse, Used for falling edges. The inversion circuit 28 inverts the H level and the L level of the step pulse SP, and functions to convert the falling edge of the step pulse SP into a rising edge. The selector 29 inputs only one of these three step pulses SP into the image processing apparatus 10 in response to a selection signal from the CPU 21. The CPU 2 outputs a selection signal corresponding to the specification of the motor driver 20 to be used.
[0038]
In such a configuration, when the motor driver 20 to be used is designed to operate only at the rising edge of the step pulse SP, the selector 29 selects the unprocessed step pulse SP according to the selection signal from the CPU 21, and the image processing apparatus 10 Are output to the table counter 13. That is, functionally, the configuration is the same as that shown in FIG. 1, and the memory address of the RAM table 12 is updated at the timing of the rising edge of the step pulse SP. When the motor driver 20 to be used is designed to operate only at the falling edge of the step pulse SP, the selector 29 selects the step pulse SP inverted by the inversion circuit 28 according to the selection signal from the CPU 21, and the image processing apparatus 10. It outputs to the table counter 13 inside. Therefore, the table counter 13 substantially updates the memory address of the RAM table 12 at the timing of the falling edge of the step pulse SP. Further, when the motor driver 20 to be used is designed to operate at both the rising edge and falling edge timing of the step pulse SP, the selector 29 selects a pulse that has passed through the edge detection circuit 27 according to the selection signal from the CPU 21 and performs image processing. The data is output to the table counter 13 in the apparatus 10. Therefore, the table counter 13 substantially updates the memory address of the RAM table 12 at the timing of the rising edge and falling edge of the step pulse SP. In this way, any specification of the motor driver 20 to be used can be flexibly dealt with only by changing the software for the CPU 21, and no hardware configuration change is required for the processing device 26. In particular, since the image processing apparatus 10 as in the present embodiment is often integrated into an IC, there is almost no increase in cost as long as it does not exceed a certain number of gates. In particular, the addition of a circuit such as the effective edge selection setting circuit 25 shown in FIG.
[0039]
A sixth embodiment of the present invention will be described with reference to FIGS. In the present embodiment, consideration is given to reducing deterioration in reading accuracy that may occur when the change between the input gate signal (line gate signal) and the step pulse SP is asynchronous.
[0040]
As a premise thereof, for example, the method shown in FIG. 5 in the fourth embodiment described above is reviewed. In other words, the gate enable signal EN is generated by updating the memory address of the RAM table 12 at both the rising edge timing and the falling edge timing of the step pulse SP. When the phase relationship between the input gate signal and the step pulse is as shown in FIG. 5, the gate enable signal becomes active at the timing when the RAM data becomes “1” and the input gate signal is enabled. Thereafter, since the enable signal is made inactive at the rising edge of the input gate signal, a desired output gate signal can be obtained as shown in the figure.
[0041]
However, when the phase relationship of the change between the input gate signal and the step pulse SP is an asynchronous relationship as shown in FIG. 17, there is a possibility that the image reading line is largely shifted and the image is deteriorated. That is, in the case of asynchronous as shown in FIG. 17, the input gate signal is already active at the timing when the data (enable signal) is read from the RAM table 12, so that the output gate signal remains until the next input gate signal is input. This is because the data may not be output (t8, t11, t12).
[0042]
This point will be described in detail using a specific example. Now, when one pulse of the step pulse SP is generated, the distance traveled by the reading unit is one line of 1100 dpi (that is, 1 / 1100≈9.1 × 10˜). ^Four It is assumed that the target image reading density is 400 dpi. In this case, the thinning pattern is
1st line (1100 + 0) ÷ 400 = 2 remainder 300
2nd line (1100 + 300) ÷ 400 = 3 remainder 200
3rd line (1100 + 200) ÷ 400 = 3 remainder 100
4th line (1100 + 100) ÷ 400 = 3 remainder 0
...
It becomes. Therefore, the data pattern written in the RAM table 12 is a repetition of... 01 001 001 001... As shown as the RAM data in FIG. Further, as described in the fourth embodiment, it is assumed that a stepping motor having specifications that rotate at the rising edge and falling edge of the step pulse SP is used.
[0043]
Under such a premise, as can be seen from the RAM data, if four input gate signals are passed as output gate signals while 11 step pulses SP are output, an operation at a constant speed with an image reading density of 400 dpi is achieved. The timing is shown in FIG. First, when the step pulse SP advances two pulses (t1), the memory address advances to 0, 1 and the data “1” is read from the RAM table 12 (t2), so that the gate enable signal becomes “1” ( t3). When an input gate signal is input at this time (actually, immediately after that) (t4), an output gate signal is also output (t5). Subsequently, the data in the RAM table 12 becomes “1” at the fifth pulse of the step pulse SP (t6), and the gate enable signal is output (t7). However, since the input gate signal is already active at this time, the output gate signal is not output (t8). The same applies to other data “1” timings (t9, t10), and no output gate signal is output (t11, t12). If this is the case, the image reading position is shifted for three lines, and the read image is severely deteriorated.
[0044]
For this reason, the present embodiment is configured by adding a gate enable signal generation circuit 30 as shown in FIG. This gate enable signal generation circuit 30 constitutes the main part of the gate enable signal generation means 11 described above. In general, the RAM data in the RAM table 12, in particular, data “1”, the input gate signal, The gate enable signal EN is generated based on the above. As shown in FIG. 12, the gate enable signal generation circuit 30 receives the input gate signal and the RAM data of the RAM table 12, and functions as an off condition restricting means. A falling edge detection circuit 32 that detects a falling edge, an AND gate 33 that performs a logical product of output signals of the gate enable signal reset signal generation circuit 31 and the falling edge detection circuit 32, The rising edge detection circuit 34 for detecting the rising edge of the data “1” in the RAM data, and the gate enable signal EN which is set by the output of the rising edge detection circuit 34 and reset by the output of the AND gate 33 Flip flow It is constituted by a 1-bit storage element 35 of the flop configuration.
[0045]
Here, the gate enable signal reset signal generation circuit 31 has a falling edge detection circuit 36 for detecting the falling edge of the input gate signal and “1” in the RAM data in the RAM table 12, as shown in FIG. A rising edge detection circuit 37 that detects a rising edge of data, and a 1-bit storage element 38 having a flip-flop configuration that is reset by the output of the falling edge detection circuit 36 and reset by the output of the rising edge detection circuit 37. Yes. For example, as shown in FIG. 14, the falling edge detection circuit 36 includes an AND gate 40 that receives an input gate signal delayed by a delay circuit 39 and an inverted signal of the input gate signal. For example, as shown in FIG. 15, the rising edge detection circuit 37 is an AND that receives a signal obtained by delaying the data “1” in the RAM data by the delay circuit 39 and further inverting the data and the data “1” in the RAM data. A gate 40 is used. As a result, the gate enable signal reset signal generation circuit 31 receives a gate enable signal reset signal indicating whether or not a corresponding input gate signal has been input after the gate enable signal once has reached an active level (“1” level). The gate enable signal functions to turn off to an inactive level (“0” level) when it is at a predetermined level (H level).
[0046]
In such a configuration, an example of operation control in the present embodiment is illustrated under the same premise as in FIG. 16 This will be described with reference to the time chart shown in FIG. That is, as can be seen from the RAM data, the operation timing at the constant speed when the four input gate signals are passed as the output gate signals while the step pulse SP is 11 pulses and the image reading density is 400 dpi is illustrated. 16 Is shown in First, when the step pulse SP advances two pulses (T1), the memory address advances to 0, 1 and the data “1” is read from the memory 12 (T2), and the gate enable signal becomes “1” (T3). ). This is the same as in the case of FIG. At this time, the gate enable signal reset signal output from the gate enable signal reset signal generation circuit 31 becomes L level because the gate enable signal once rises (T4), but the input gate signal is input immediately (T4) ( T5), the gate enable signal reset signal immediately returns to the H level (T6). Therefore, immediately after the output gate signal is output (T7), the gate enable signal returns to the inactive level at the rising edge of the input gate signal (T8). That is, the gate enable signal is reset under the condition that the gate enable signal reset signal is at the H level. Subsequently, the data in the memory 12 becomes “1” at the fifth pulse of the step pulse SP (T9), and even if the gate enable signal is output (T10), the input gate signal is already active at this time. The point that the output gate signal is not output (T11) is the same as in FIG. As a result, one line is lost in this case.
[0047]
However, since the gate enable signal reset signal remains at the L level at the rising edge of the gate enable signal at this time (T12), the gate enable signal is not reset to the inactive level (T13). That is, the gate enable signal is in a standby state waiting for the input of the next input gate signal, and when the input gate signal is input (T14), the output gate signal is output (T15). The same is true when the next input gate signal is input (T16), and the output gate signal is output (T17).
[0048]
Therefore, according to the present embodiment, as can be seen from the comparison with FIG. 17, even if the phase relationship of the change between the input gate signal and the step pulse SP is asynchronous, the reading error for three lines is, for example, 1 The line error is reduced, and the degree of deterioration of the read image quality is improved.
[0049]
A seventh embodiment of the present invention will be described with reference to FIG. In the present embodiment, an OR gate 43 is interposed on the output side of the gate enable signal reset signal generation circuit 31 with respect to the enable control circuit 14. The OR gate 43 receives the output of the gate enable signal reset signal generation circuit 31 and a selective forced enable signal from the outside, and functions as active level priority means.
[0050]
According to the present embodiment, when the thinning process is not particularly required, a forced enable signal is given from the outside, and the forced enable signal is applied regardless of the state of the gate enable signal from the gate enable signal reset signal generation circuit 31 side. Thus, the gate enable signal can be fixed at the active level. Therefore, the output gate signal can be output in accordance with the input gate signal thereafter, and an image reading operation without thinning can be performed. Therefore, it is possible to read at any time without image quality degradation.
[0051]
【The invention's effect】
According to the first and second aspects of the present invention, it is generated for each step pulse whether or not a line gate signal input for each line is set as an effective line gate signal. The step pulse serving as an operation clock for the generation is asynchronous with the line gate signal. Determined by availability of gate enable signal This determination is made with reference to a memory that stores the information on the availability of each line of the image data in correspondence with the line position where the image should actually be read with one address bit. As a result, hardware such as a conventional pulse counter, comparator, timing generator, etc. can be eliminated, and a memory that is included in the gate enable signal generating means and stores availability information of the gate enable signal. However, only one bit indicating whether it is possible or not can save the memory.
[0052]
According to invention of Claim 3, The memory is According to the ratio between the reference image reading density and the target image reading density, information indicating whether or not the gate enable signal is available for each line is stored in advance along with the address. The gate enable signal generating means Address control means for outputting address information for sequentially reading the gate enable signal from the memory in synchronization with the step pulse. Step Since the memory has a configuration, the memory needs only one bit indicating whether or not the gate enable signal is available for each line = 1 address. In addition to saving the memory, the memory is read out in synchronization with the step pulse. This is a direct control corresponding to the actual situation of the stepping motor, and the image reading density can be changed with relatively high accuracy.
[0053]
According to the fourth aspect of the invention, since the address control means has the setting means for setting the start address and the end address related to reading of the gate enable signal from the memory, a plurality of target image reading densities are previously stored in the memory. Even if the gate enable signal enable / disable information corresponding to is written, only the necessary amount can be read later by addressing, the setting to the memory can be done once, and the usability can be improved. Since the gate enable signal read from the memory can be freely repeated according to the specified address, memory data can be created with a high degree of freedom so as to take advantage of the periodicity of the availability information of the gate enable signal.
[0054]
According to the fifth aspect of the present invention, the address control means has the cyclic read control means for reading the gate enable signal from the memory to the end address set and then returning it to the head address. The periodicity of the enable / disable information of the enable signal can be utilized, and the hardware can be further saved by automatically returning to the head address.
[0055]
According to the sixth aspect of the present invention, the gate enable signal generating means generates the gate enable signal at the timing of the rising edge and the timing of the falling edge of the step pulse, so that the frequency of the step pulse is increased. Therefore, countermeasures and control against radio wave interference can be made easier.
[0056]
According to invention of Claim 8, The gate enable signal generating means activates the gate enable signal when detecting the rising edge of the availability information and detects the rising edge of the line gate signal after the line gate signal is enabled. When the enable signal is inactive, and the line gate signal is applied while the gate enable signal is active, the signal is used as the effective line gate signal, Corresponding after the gate enable signal becomes active level Said Line gate signal is H When there is an off-condition regulating means for turning off the gate enable signal to the inactive level when it is at the level, the phase relationship of the change between the line gate signal inputted for each line and the step pulse is asynchronous Even if the gate enable signal once generated is turned off to the inactive level, the signal indicating whether or not the corresponding line gate signal is inputted after the gate enable signal is made active by the off condition regulating means. H By restricting only when it is at the level, the gate enable signal can be substantially maintained in the line gate signal standby state, and thus the probability that the effective line gate signal can actually be output in correspondence with the line gate signal. And the deterioration of the read image quality can be suppressed.
[0057]
According to invention of Claim 8, The gate enable signal generating means, comprising: an off condition regulating means for generating a gate enable signal reset signal that is set when the line gate signal is input and is read from the memory when the enable / disable information is enabled When the gate enable signal reset signal is set after the enable / disable information read from the memory is once enabled, the gate enable signal is turned off to an inactive level. Therefore, even if the phase relationship of the change between the line gate signal input for each line and the step pulse is asynchronous, the condition for turning off the gate enable signal once generated to the inactive level is gated by the off condition regulating means. Signal indicating whether the corresponding line gate signal is input after the enable signal becomes active level (Gate enable signal reset signal) But Set By restricting only when the gate enable signal can be substantially maintained in the line gate signal standby state, the probability that the effective line gate signal can actually be output corresponding to the line gate signal is increased, Deterioration of read image quality can be suppressed.
[0058]
According to the ninth aspect of the invention, since the gate enable signal generating means has the active level priority means for forcibly fixing the gate enable signal to the active level, the thinning process is not particularly required. The reading accuracy can be easily improved.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a first embodiment of the present invention.
FIG. 2 is a time chart showing an operation.
FIG. 3 is a block diagram showing a second embodiment of the present invention.
FIG. 4 is a block diagram showing a third embodiment of the present invention.
FIG. 5 is a time chart showing a fourth embodiment of the present invention.
FIG. 6 is a block diagram showing the configuration.
FIG. 7 is a block diagram illustrating a reference example.
FIG. 8 is a time chart showing the operation of the reference example.
FIG. 9 is a block diagram showing a configuration of an edge detection circuit in a reference example.
FIG. 10 is a block diagram showing a fifth embodiment of the present invention.
FIG. 11 is a block diagram showing a sixth embodiment of the present invention.
FIG. 12 is a block diagram showing a configuration of the gate enable signal generation circuit.
FIG. 13 is a block diagram showing a configuration of the gate enable signal reset signal generation circuit.
FIG. 14 is a block diagram showing the configuration of the falling edge detection circuit.
FIG. 15 is a block diagram showing a configuration of the rising edge detection circuit.
FIG. 16 is a time chart showing an example of operation control.
FIG. 17 is a time chart showing a reference example.
FIG. 18 is a block diagram showing a seventh embodiment of the present invention.
FIG. 19 is a block diagram showing a conventional example.
[Explanation of symbols]
11 Gate enable signal generating means
12 memory
13 Address control means
14 Enable control means
15 Circular readout control means
16, 17 Setting means
19 Stepping motor
21 Control device
25 Effective edge selection setting means
31 Off-condition regulation means
43 Active level priority means

Claims

The stepping motor receives a step pulse sent from the control device to control the speed of the stepping motor to a constant speed and a line gate signal sent from the image processing unit as a signal indicating one line of the image data. The image reading in the sub-scanning direction is performed by determining the effective line gate signal for performing image reading by thinning out the line gate signal according to the ratio between the reference image reading density determined by the speed of the image and the target image reading density. In the image reading apparatus for controlling the density, whether or not the line gate signal input for each line is an effective line gate signal is generated for each step pulse, and the step pulse serving as an operation clock for the generation is provided. was determined by whether the gate enable signal is the line gate signal asynchronously, this Decision, characterized in that to carry out with reference to a memory that stores in correspondence to the actual line position should be carried out the image reading of the information of the propriety of each line in one address bit of said image data An image reading apparatus.

The stepping motor receives a step pulse sent from the control device to control the speed of the stepping motor to a constant speed and a line gate signal sent from the image processing unit as a signal indicating one line of the image data. The image reading in the sub-scanning direction is performed by determining the effective line gate signal for performing image reading by thinning out the line gate signal according to the ratio between the reference image reading density determined by the speed of the image and the target image reading density. In the image reading apparatus for controlling the density , a gate enable signal generating means for generating a gate enable signal for each of the step pulses and having an operation clock for generating the gate enable signal asynchronous with the line gate signal, and one line The line gate signal input every time is the effective line gate signal. And enable control means for determining the propriety of the gate enable signal generated by the gate enable signal generating means whether Luke, actually the image reading information of the propriety of each line of the image data in one address bit An image reading apparatus comprising: a memory storing a line position corresponding to a line position to be performed , wherein the determination is performed with reference to the memory .

Wherein the memory the availability information of the gate enable signal in advance every one line in accordance with the ratio of the image reading density based image reading density and purpose have been stored with the address, the gate enable signal generating means, the step pulse the image reading apparatus according to claim 2, characterized in that it has an address control means to output the address information to read synchronously from the memory gate enable signal sequentially.

4. The image reading apparatus according to claim 3, wherein the address control means includes setting means for setting a start address and an end address related to reading of the gate enable signal from the memory.

5. The image reading apparatus according to claim 3, wherein the address control means includes a cyclic read control means for reading to the end address set for reading the gate enable signal from the memory and then returning to the head address.

4. The image reading apparatus according to claim 2, wherein the gate enable signal generating means generates the gate enable signal at the timing of the rising edge and the timing of the falling edge of the step pulse.

As the effective edge of the step pulse for generating the gate enable signal, there is provided effective edge selection setting means for selecting only the rising edge, only the falling edge, or both the rising edge and the falling edge of the step pulse. The image reading apparatus according to claim 2, wherein

An off-condition regulating means that generates a gate enable signal reset signal that is set when the line gate signal is input and is reset when the availability information read from the memory is enabled;
The gate enable signal generating means turns off the gate enable signal to an inactive level when the gate enable signal reset signal is set after the enable / disable information read from the memory is once enabled. 8. The image reading apparatus according to claim 2, 3, 6 or 7.

9. The image reading apparatus according to claim 8, further comprising active level priority means for forcibly fixing the gate enable signal to the active level for the gate enable signal generating means.