JP3655159B2

JP3655159B2 - Display device

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Publication number: JP3655159B2
Application number: JP2000010958A
Authority: JP
Inventors: 俊行前川
Original assignee: Digital Electronics Corp
Current assignee: Schneider Electric Japan Holdings Ltd
Priority date: 2000-01-19
Filing date: 2000-01-19
Publication date: 2005-06-02
Anticipated expiration: 2020-01-19
Also published as: JP2001204009A

Description

【０００１】
【発明の属する技術分野】
本発明は、１画面中に、複数チャンネルの映像信号を表示可能な表示装置に関し、特に、チャンネル切り換え時のロスタイムを削減可能な表示装置に関するものである。
【０００２】
【従来の技術】
例えば、監視制御などのために、複数の場所を表示する際、それぞれの場所にビデオカメラを配し、所定の時間間隔で、各ビデオカメラからの映像信号を切り換えて、オペレータの監視画面に表示する表示装置が、従来より広く用いられている。このような表示装置では、１画面に同時に出力される映像は、１つのビデオカメラからの信号であり、ある場所で異常が発生した場合、オペレータは、画面を注視し続けたとしても、その場所のビデオカメラに切り換えられるまで、異常を発見することができない。また、各ビデオカメラは、所定の時間間隔毎に切り換えられるため、オペレータは、異常の有無を確認するためには、当該時間間隔内に少なくとも１度は、画面を見る必要があり、オペレータの負担が大きくなってしまう。
【０００３】
したがって、従来から、図１３に示すように、専用のアナログ信号合成装置１０１を用いて、複数台のビデオカメラ１０２…からのアナログの映像信号を合成し、表示装置１０３が、当該映像信号に基づき、各ビデオカメラ１０２からの映像を表示デバイス１０４の１画面上のウィンドウとして、同時に表示する表示システム１００も、広く使用されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来のアナログ信号合成装置１０１は、ビデオカメラ１０２からの信号を合成して、アナログの映像信号を出力するため、１画面に表示可能なウィンドウ数やウィンドウの位置が制限される虞れがある。さらに、表示装置１０３には、合成されたアナログ信号が入力されるため、例えば、輪郭抽出や動き検出などの画像処理を各ウィンドウ毎に高精度に実施することが難しくなってしまう。
【０００５】
一方で、例えば、ビデオデコーダなどを用い、ビデオカメラがデジタル信号を出力すれば、画像処理が容易になる。ところが、デジタル信号処理には、デジタル信号を出力するビデオデコーダと、デジタル信号を蓄積するメモリと、当該メモリの入出力を制御する回路とが必要になり、各チャンネル毎に、これらの部材を設けると、多数のチップが必要になり、特に、チャンネル数が多い場合には、表示システム全体の製造費用が高騰してしまう。
【０００６】
ここで、図１４に示す表示システムのように、ビデオカメラ１０２の後段にセレクタ２０１を設ければ、ビデオデコーダ２０２の数と、表示装置２０３内のメモリおよびメモリ制御回路の数とを削減でき、製造費用を抑えることができる。
【０００７】
ところが、一般に、各ビデオカメラ１０２の出力は、互いに非同期なので、ビデオデコーダ２０２は、ビデオカメラ１０２が切り換えられると、新たに入力されるアナログ信号の同期を取る必要があり、この同期捕捉期間中、正常な映像信号を出力できない。したがって、この期間中、表示装置２０３内のメモリへの書き込みを禁止する必要がある。このように、当該表示システム２００では、チャンネルの切り換え毎に、メモリに書き込めないロスタイムが発生し、当該メモリへ書き込む際の平均フレームレートが低下してしまう。
【０００８】
上記課題を解決するために、本件の出願人は、特開平１１−３２３２６号公報において、図１５に示す表示システム２００ａのように、複数のビデオデコーダ２０２ａ・２０２ｂと、両者の一方を選択するうセレクタ２０４とを設け、一方のビデオデコーダ２０２ａ（２０２ｂ）が、表示装置２０３へ１フレーム分の画像データを書き込んでいる間に、他方のビデオデコーダ２０２ｂ（２０２ａ）が、次に選択されるチャンネルの同期を取る構成を提案した。しかしながら、当該構成であっても、チャンネル切り換えに起因するロスタイムは、依然として存在している。
【０００９】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、２つ以上の非同期の画像データを、各チャンネル間で共有された共有メモリに書き込む表示装置において、チャンネル切り換え時のロスタイムを短縮して、平均フレームレートを向上させることにある。
【００１０】
【課題を解決するための手段】
請求項１の発明に係る表示装置は、上記課題を解決するために、複数チャンネルの映像信号、それぞれに応じた映像をウィンドウとして、１画面に複数表示するように、表示デバイスへ指示可能な表示装置において、以下の手段を講じたことを特徴としている。
【００１１】
すなわち、上記各映像信号は、映像のフレームの区切りを示す、それぞれの同期信号と共に伝送されており、上記各チャンネルに共通して設けられ、上記各チャンネルの映像信号を示す画像データを蓄積する共有メモリと、上記各チャンネルの映像信号を順次選択する主セレクタと、現在選択しているチャンネルの同期信号に基づいて、当該現チャンネルのフレーム区切りを検出する第１検出手段と、次に選択するチャンネルの有効な同期信号に基づいて、当該次チャンネルのフレーム区切りを検出する第２検出手段と、上記両検出手段の指示に基づいて、現チャンネルと次チャンネルとの一方がフレームの途中であっても上記主セレクタの切り換えを指示すると共に、選択したチャンネルの画像データをフレームに対応して上記共有メモリへ書き込む制御手段とを備えている。
【００１２】
上記構成において、あるチャンネルが主セレクタによって選択されている間、制御手段は、第１検出手段の指示に基づいて、当該チャンネルのデータをフレームに対応して共有メモリに書き込んでいる。また、第２検出手段は、次に選択されるチャンネルの有効な同期信号に基づいて、次のチャンネルのフレーム区切りを検出している。一方、上記制御手段は、両検出手段の出力に基づいて、現チャンネルの画像データおよびフレームの対応と、主セレクタの切り換えタイミングとを制御する。
【００１３】
当該構成によれば、制御手段が両検出手段の出力を参照することによって、選択しているチャンネルとフレームとの対応付けを損なうことなく、フレームの途中で主セレクタを切り換えることができる。この結果、各チャンネルの映像信号のフレームが互いに同期していない場合であっても、略連続して共有メモリに書き込むことができ、チャンネル切り換え時のロスタイムを短縮できる。これにより、共有メモリが各チャンネル間で共有されているにも拘らず、現チャンネルのフレーム終了後、次チャンネルのフレーム開始時点まで共有メモリへの書き込みを中止する構成よりも、平均フレームレートを向上できる。
【００１４】
なお、主セレクタの切り換えタイミングは、次チャンネルを基準にして決定するほか、現チャンネル（現チャンネルのフレーム終了時点など）を基準にして決定することも可能である。ただし、現チャンネルを基準にして決定する場合は、切り換え時点において、次チャンネルのデータのフレーム位置が各映像信号間の同期信号の位相の相違に応じて変化するので、次チャンネルの同期信号などをモニタして、切り換え時点のデータがフレームの、どの位置を示しているかを識別するための回路（次チャンネル用の識別回路）が、現チャンネル用の識別回路と別に必要になる。
【００１５】
そこで、請求項１の発明に係る表示装置は、上記構成において、上記第２検出手段は、次のチャンネルのフレーム開始を検出すると共に、上記制御手段は、当該第２検出手段がフレーム開始を検出したときに上記主セレクタの切り換えを指示して、当該フレームの最初から上記共有メモリへデータを書き込むことを特徴としている。
【００１６】
当該構成によれば、次チャンネルのフレーム開始時点で主セレクタが切り換えられるため、切り換え時点のデータは、フレームの最初となる。したがって、上記次チャンネル用の識別回路が不要になり、回路構成を簡略化できる。
【００１７】
また、請求項２の発明に係る表示装置は、複数チャンネルの映像信号、それぞれに応じた映像をウィンドウとして、１画面に複数表示するように、表示デバイスへ指示可能な表示装置において、上記各映像信号は、映像のフレームの区切りを示す、それぞれの同期信号と共に伝送されており、上記各チャンネルに共通して設けられ、上記各チャンネルの映像信号を示すデータを蓄積する共有メモリと、上記各チャンネルの映像信号を順次選択する主セレクタと、現在選択しているチャンネルの同期信号に基づいて、当該現チャンネルのフレーム区切りを検出する第１検出手段と、次に選択するチャンネルの有効な同期信号に基づいて、当該次チャンネルのフレーム区切りを検出する第２検出手段と、上記両検出手段の指示に基づいて、現チャンネルと次チャンネルとの一方がフレームの途中であっても上記主セレクタの切り換えを指示すると共に、選択したチャンネルのデータをフレームに対応して上記共有メモリへ書き込む制御手段とを備え、さらに、画像を示すアナログ入力信号を変換して、上記映像信号を生成し、上記主セレクタへ出力する複数のビデオデコーダと、上記複数のチャンネルに対応するアナログ入力信号のうちの１つを選択して、上記ビデオデコーダに入力する副セレクタとを備え、上記制御手段は、次に選択されるチャンネルが、現在のチャンネルの映像信号を出力するビデオデコーダとは異なるビデオデコーダから出力され、かつ、選択を終了したチャンネルの映像信号を出力していたビデオデコーダへのアナログ入力信号が、当該ビデオデコーダが次に出力するチャンネルのアナログ入力信号に切り換えられるように、上記主セレクタおよび副セレクタの切り換えを指示すると共に、上記第２検出手段は、次チャンネルに対応するビデオデコーダが、アナログ入力信号の同期を捕捉するまでの期間、当該ビデオデコーダが出力する同期信号を無効と判断することを特徴としている。
【００１８】
当該構成によれば、ビデオデコーダの前段に副セレクタが設けられているので、各チャンネル（アナログ入力信号）毎にビデオデコーダを設ける場合に比べて、表示装置全体のビデオデコーダ数を削減できる。また、上記のように主および副セレクタが切り換えられるので、あるビデオデコーダがアナログ入力信号の同期を捕捉している間であっても、他のビデオデコーダによって、現チャンネルの映像信号を出力でき、同期捕捉に起因するチャンネル切り換え時のロスタイムを短縮できる。これらの結果、チャンネル数が多い場合であっても、製造コストを高騰させることなく、平均フレームレートを向上できる。
【００１９】
なお、主および副セレクタの切り換えによって、全てのチャンネルを選択できれば、上記各副セレクタは、例えば、全てのアナログ入力信号のうちから選択してもよいし、予め全てのアナログ入力信号を複数のグループに分割し、当該グループのうちから選択してもよい。ただし、複数のグループに分割した場合は、各副セレクタは、自らに対応するグループのアナログ入力信号のみを受け取ればよいので、アナログ入力信号の伝送路を短縮できる。
【００２０】
【発明の実施の形態】
本発明の一実施形態について図１ないし図１２に基づいて説明すると以下の通りである。すなわち、本実施形態に係る表示システム１は、例えば、監視制御装置などとして好適に使用されるものであって、図１に示すように、複数のビデオカメラ２と、接続の詳細は、後述するように、複数のビデオカメラ２の１つを選択して、カメラ出力をキャプチャするビデオデコーダ３と、各ビデオカメラ２が撮影した画像を、画面上の別個のウィンドウとして、それぞれ表示する表示デバイス４と、各ビデオデコーダ３からの映像信号ＶＩＤＥＯに基づいて、表示デバイス４を制御する表示装置５とを備えている。なお、以下では、各ビデオカメラ２から発生する一連のデータの流れをチャンネルと称し、各チャンネルに対応した部材を区別する場合には、例えば、ビデオカメラ２ｏのように、チャンネルを示す英小文字を付して参照する。また、特に、区別しない場合や総称するときは、ビデオカメラ２のように、英小文字を付さずに参照する。
【００２１】
上記ビデオカメラ２およびビデオデコーダ３の組み合わせは、後述するように、ビデオデコーダ３がビデオカメラ２の撮影した画像を示すデータ列を同期信号と共に出力できれば、どのような組み合わせでもよいが、本実施形態では、一例として、ビデオカメラ２がＮＴＳＣ信号を出力すると共に、ビデオデコーダ３が、当該ＮＴＳＣ信号をデコードして、１フレームが縦４００ライン×横６４０ドットの画像を飛び越し走査（インターレース）により各フレームを２フィールドに分けて伝送する場合について説明する。
【００２２】
より詳細には、映像信号ＶＩＤＥＯには、各画素（ピクセル）の画素データＤを並べて構成される画像信号ＤＡＴと、例えば、同期用の信号など、画像信号ＤＡＴを正しく伝送するための制御信号ＣＴＬとが含まれている。図２に示すように、上記各画素データＤは、１ライン分のデータがクロック信号ＤＯＴＣＬＫに同期して所定の順番で伝送されており、各ライン毎に、水平同期信号ＨＳＹＮＣ＊がパルス出力される。ここで、上記クロック信号ＤＯＴＣＬＫは、所定の周期のクロック信号であり、水平同期信号ＨＳＹＮＣ＊間には、画素データＤを伝送している期間と伝送していない期間とが存在するため、制御信号ＣＴＬとして、有効なデータが存在する期間のみハイレベルとなる信号ＶＡＲＩＤが伝送される。
【００２３】
上記各ラインの画素データＤは、図３に示すように、最初のラインを１ラインとすると、奇数ラインが１フィールドとして所定の順番で伝送された後、偶数ラインが次のフィールドとして伝送される。さらに、制御信号ＣＴＬとして、各フィールド毎にパルス出力される垂直同期信号ＶＳＹＮＣ＊と、奇数ラインを伝送中にハイレベルとなる信号ＯＤＤＦＲＭとが伝送される。なお、本明細書では、説明の便宜上、信号名の末尾に”＊”を付して、負論理の信号を区別する。
【００２４】
一方、本実施形態に係る表示装置５には、図１に示すように、各チャンネルに共通して、共有メモリ１１が設けられており、さらに、当該共有メモリ１１への読み書きを制御するアクセス制御回路１２と、各チャンネルの映像信号ＶＩＤＥＯの１つを選択してアクセス制御回路１２へ出力するセレクタ（主セレクタ）１３と、セレクタ１３が選択すべきチャンネルを指示するチャンネルカウンタ１４と、各チャンネルの切り換えタイミングを制御するタイミング制御部１５とを備えている。なお、各部材１２・１４・１５が特許請求の範囲に記載の制御手段に対応している。
【００２５】
当該構成では、共有メモリ１１およびアクセス制御回路１２が各チャンネルで共有されているにも拘わらず、タイミング制御部１５およびチャンネルカウンタ１４の指示に従って、セレクタ１３がチャンネルを順次選択すると、アクセス制御回路１２は、選択チャンネルの画像を示すデータを共有メモリ１１に格納する。また、アクセス制御回路１２は、表示デバイス４が各チャンネルの画像をウィンドウ表示できるように、共有メモリ１１から各チャンネルの画像データを読み出して表示デバイス４へ出力する。これにより、共有メモリ１１およびアクセス制御回路１２が１つという簡単な構成であるにも拘わらず、表示デバイス４の１画面中に、複数チャンネルの画像をウィンドウ表示できる。
【００２６】
本実施形態では、例えば、上記共有メモリ１１のデータバス幅は、画素データＤのビット幅と同じく、１６ビットに設定されており、アドレスマップは、例えば、図４に示すように設定されている。すなわち、アドレスの最下位ビットＡ０〜Ａ９が、画像１フレームにおいて、横方向位置（Ｘ座標）に対応し、ビットＡ１０〜Ａ１８が、画像の縦方向位置（Ｙ座標）に対応する。さらに、ビットＡ１９およびＡ２０が、各チャンネルに対応しており、チャンネルｏが”００”に対応し、チャンネルｐ、ｑ、ｒが、”０１”、”１０”、”１１”に対応する。なお、当然ながら、共有メモリ１１のデータバス幅やアドレスマップは、これに限るものではなく、各チャンネルの画像データを格納できれば、同様の効果が得られる。
【００２７】
また、本実施形態に係るチャンネルカウンタ１４は、後述する切り換え信号ＳＷをカウントする２ビットのバイナリ・カウンタであり、各チャンネルｏ〜ｒに対応するカウント値”００”〜”１１”を、チャンネル番号として出力できる。また、セレクタ１３は、マルチプレクサであり、各チャンネルの映像信号ＶＩＤＥＯのうち、上記チャンネル番号が示すチャンネルの映像信号ＶＩＤＥＯを出力できる。
【００２８】
一方、図５に示すように、アクセス制御回路１２は、画素データＤを共有メモリ１１へ書き込む際のアドレスを生成する書き込みアドレス生成部２１と、画面表示のために、共有メモリ１１から画素データＤを読み出す際のアドレスを生成する読み出しアドレス生成部２２と、調停回路２３の指示に従って、両アドレスを切り換えて、共有メモリ１１へ与えるマルチプレクサ２４と、書き込み時に画素データＤを一時蓄積するバッファ部２５とを備えている。
【００２９】
上記書き込みアドレス生成部２１には、アドレスのビットＡ０〜Ａ９を出力する１０ビットのバイナリ・カウンタ２１ａと、ビットＡ１０として、信号ＯＤＤＦＲＭの反転信号を出力するインバータ２１ｂと、ビットＡ１１〜Ａ１８を出力する８ビットのバイナリ・カウンタ２１ｃとが設けられている。上記バイナリ・カウンタ２１ａは、水平同期信号ＨＳＹＮＣのパルス入力でリセットされ、上記バッファ部２５が共有メモリ１１にデータを書き込む毎にカウントされる。また、上記バイナリ・カウンタ２１ｃは、垂直同期信号ＶＳＹＮＣでリセットされ、水平同期信号ＨＳＹＮＣをカウントする。なお、ビットＡ１９・Ａ２０としては、図１に示すチャンネルカウンタ１４が出力するチャンネル番号が使用される。
【００３０】
また、読み出しアドレス生成部２２は、ディスプレイ・コントローラ２２ａの出力信号ＶＳＹＮＣ＊・ＨＳＹＮＣ＊・ＤＯＴＣＬＫ・ＶＡＲＩＤに基づいて、アドレスのビットＡ０〜Ａ９およびビットＡ１０〜Ａ１８を、それぞれ出力するバイナリ・カウンタ２２ｂ・２２ｃと、表示したいウィンドウに対応するチャンネル番号を出力する番号出力回路２２ｄとを備えている。上記各信号ＶＳＹＮＣ＊・ＨＳＹＮＣ＊・ＤＯＴＣＬＫ・ＶＡＲＩＤは、映像信号ＶＩＤＥＯの制御信号ＣＴＬと同様の信号であるが、クロック信号ＤＯＴＣＬＫの周期は、順次走査（ノン・インタレース）する表示デバイス４に合わせて、より短い周期に設定されており、各フレーム間に、垂直同期信号ＶＳＹＮＣ＊が出力される。なお、上記バイナリ・カウンタ２２ｂは、水平同期信号ＨＳＹＮＣ＊でリセットされ、クロック信号ＤＯＴＣＬＫをカウントする。また、バイナリ・カウンタ２２ｃは、垂直同期信号ＶＳＹＮＣ＊でリセットされ、クロック信号として、信号ＶＡＲＩＤの反転信号が入力される。
【００３１】
一方、上記調停回路２３は、所定の周期のクロック信号ＤＩＳＰ＿ＣＬＫをカウントするバイナリ・カウンタ２３ａと、バイナリ・カウンタ２３ａの両出力ビットＱ１・Ｑ２が入力されるＮＡＮＤ回路２３ｂとを備えており、ローレベルの期間とハイレベルの期間との比率が１対３の調停信号Ｓを出力できる。上記マルチプレクサ２４は、当該調停信号Ｓがローの期間、書き込みアドレス生成部２１からのアドレス信号を共有メモリ１１に出力し、ハイレベルの期間、読み出しアドレス生成部２２からのアドレス信号を出力する。これにより、順次走査される表示（データ読み出し）のために、共有メモリ１１へアクセスする帯域幅のうち、より多くの帯域幅を確保できる。
【００３２】
また、バッファ部２５には、ＦＩＦＯ（First In First Out）メモリ２５ａが設けられている。当該ＦＩＦＯメモリ２５ａの出力は、上記調停信号Ｓがハイの場合に出力をハイ・インピーダンスに保つ３ステート・バッファ２５ｂを介して、共有メモリ１１のデータバスに接続されている。また、リード信号ＲＤとして、共有メモリ１１のライト信号ＷＥ＊が、インバータ２５ｃで反転された後で入力されている。共有メモリ１１のライト信号ＷＥ＊は、負論理入出力のＡＮＤ回路２５ｄによって、ＦＩＦＯメモリ２５ａが空ではなく、しかも、調停信号Ｓが書き込みを許可している場合にのみ、アクティブ（ローレベル）になる。なお、ライト信号ＷＥ＊は、クロック信号として、書き込みアドレス生成部２１のバイナリ・カウンタ２１ａにも入力される。
【００３３】
さらに、ＦＩＦＯメモリ２５ａには、３入力のＡＮＤ回路２５ｅの出力がライト信号ＷＲとして印加されている。当該３入力のＡＮＤ回路２５ｅは、上記信号ＶＡＲＩＤと、後述する有効信号ＥＮＢとが共にハイレベル（真）の期間中、クロック信号ＤＯＴＣＬＫを出力し、いずれかがローレベル（偽）の期間中、出力をローレベルに保ち続けて、ＦＩＦＯメモリ２５ａへの書き込み中止する。また、ＦＩＦＯメモリ２５ａには、リセット信号ＭＲとして、切り換え信号ＳＷが入力され、チャンネルの切り換え時にバッファがクリアされる。
【００３４】
これにより、アクセス制御回路１２は、共有メモリ１１からの読み出しの合間に、図１に示すセレクタ１３が選択したチャンネルの映像信号ＶＩＤＥＯを、共有メモリ１１のメモリ領域のうち、当該チャンネルに対応したメモリ領域に格納できる。
【００３５】
ここで、本実施形態に係る表示システム１では、ビデオデコーダ３の数と、各ビデオデコーダ３から表示装置５への信号線数などを削減するために、複数のビデオカメラ２毎にビデオデコーダ３が設けられており、両者２・３間にも、セレクタ（副セレクタ）１６が設けられている。図１は、一例として、２つのビデオデコーダ３に、それぞれ、２つずつのビデオカメラ２が設けられている場合を示しており、ビデオカメラ２ｏ・２ｑがセレクタ１６ｏｑを介してビデオデコーダ３ｏｑに接続されている。同様に、ビデオカメラ２ｐ・２ｒは、セレクタ１６ｐｒを介して、ビデオデコーダ３ｐｒに接続される。各セレクタ１６ｏｑ・１６ｐｒおよびセレクタ１３は、チャンネルカウンタ１４の指示に基づいて、入力（アナログ入力信号）の１つを選択する。これにより、表示装置５は、２つのビデオデコーダ３ｏｑ・３ｐｒで、４チャンネルのビデオカメラ２ｏ〜２ｒによる画像をウィンドウ表示できる。
【００３６】
ここで、各ビデオカメラ２ｏ〜２ｒは、互いの出力信号を同期させる構成を備えておらず、互いの出力信号は、非同期である。したがって、各ビデオデコーダ３ｏｑ（３ｐｒ）は、セレクタ１６ｏｑ（１６ｐｒ）によって、入力が切り換えられると、新たな入力信号に同期してキャプチャを開始するまでに、ある程度の時間を必要とする。例えば、本実施形態に示すように、ＮＴＳＣ信号をキャプチャする場合、同期捕捉に要する時間は、数百〔ｍｓ〕に達する。
【００３７】
したがって、本実施形態では、各チャンネルｏ〜ｒの切り換え順序が、次のチャンネルが、現在のチャンネルのビデオデコーダ３とは異なるビデオデコーダ３でキャプチャされるように設定されている。また、当該切り換え順序は、他のビデオデコーダ３全てを選択した後で、同じビデオデコーダ３の異なるチャンネルの選択を指示するように設定されている。
【００３８】
具体的には、例えば、図６に示すように、チャンネルカウンタ１４には、チャンネルの切り換え信号ＳＷのパルスを数える２ビットのバイナリ・カウンタ１４ａと、当該バイナリ・カウンタ１４ａの出力を、切り換え信号ＳＷの次のパルスを受け取るまで遅延させる２ビットのＤフリップ・フロップ１４ｂとを備えている。上記Ｄフリップ・フロップ１４ｂの出力は、現在選択しているチャンネル番号Ｃを示しており、下位ビットＣ０は、２入力のマルチプレクサとして実現されるセレクタ１３に印加される。一方、バイナリ・カウンタ１４ａの出力値は、次に選択するチャンネル番号Ｎを示している。
【００３９】
また、現在および次のチャンネル番号に基づいて、セレクタ１６ｏｑ・１６ｐｒの制御信号Ｘｏｑ・Ｘｐｒを生成するために、マルチプレクサ１４ｏｑ・１４ｐｒが設けられている。当該マルチプレクサ１４ｏｑは、現在のチャンネル番号Ｃの下位ビットＣ０が”１”の場合、次のチャンネル番号Ｎの上位ビットＮ１を出力し、”０”の場合、現在のチャンネル番号Ｃの上位ビットＣ１を出力する。一方、マルチプレクサ１４ｐｒは、現在のチャンネル番号Ｃの下位ビットＣ０が”１”の場合、当該チャンネル番号Ｃの上位ビットＣ１を出力し、”０”の場合、次のチャンネル番号Ｎの上位ビットＮ１を出力する。
【００４０】
これにより、セレクタ１６ｏｑ（１６ｐｒ）は、制御信号Ｘｏｑ、Ｘｐｒに基づいて、対応するビデオデコーダ３ｏｐ（３ｐｒ）の出力がセレクタ１３に選択されなくなった時点で切り換えられる。この結果、他の順序で切り換える場合と比較して、チャンネルの選択が終了してから、次に、同じビデオデコーダの他のチャンネルを選択するまでの期間αを、より長く確保でき、各ビデオデコーダ３ｏｐ・３ｑｒは、比較的時間的余裕を持って同期捕捉できる。
【００４１】
ところで、同期捕捉している期間βの中、ビデオデコーダ３ｏｑ・３ｐｒは、正常な映像信号ＶＩＤＥＯを出力できないため、表示装置５は、この間の映像信号ＶＩＤＥＯを、共有メモリ１１に書き込まないように制御する必要がある。
【００４２】
以下では、本実施形態の構成について説明する前に、比較例として、前のチャンネルの書き込みが終了した後、次のチャンネルを書き込めるまで、共有メモリ１１への書き込みを禁止する構成について説明する。すなわち、本比較例に係る表示システム５１では、図１に示すタイミング制御部１５として、図７に示すタイミング制御部５５が使用されている。当該タイミング制御部５５は、一例として、各チャンネルが１フレーム毎に切り換えられる構成を示しており、フレームの開始および終了を検出するフレーム開始検出回路６１およびフレーム終了検出回路６２と、各ビデオデコーダ３ｏｑ・３ｐｒの制御信号ＣＴＬｏｑ・ＣＴＬｐｒのうち、次に選択される方をフレーム開始検出回路６１へ出力するセレクタ６３と、現在選択されている方の制御信号ＣＴＬをフレーム終了検出回路６２へ出力するセレクタ６４と、有効信号ＥＮＢを生成して、図５に示すアクセス制御回路１２などへ、現在入力されている画像信号ＤＡＴの有効／無効を指示するＪＫフリップ・フロップ６５とを備えている。なお、上記各セレクタ６３・６４は、制御信号ＣＴＬのうち、後段の回路６１・６２が必要とする信号のみを出力できればよい。
【００４３】
上記ＪＫフリップ・フロップ６５のＪ入力には、２入力のＡＮＤ回路６６を介して、フレーム開始検出回路６１の出力ＢＧＦＲＭが入力されており、Ｋ入力として、フレーム終了検出回路６２の出力ＥＮＤＦＲＭが入力されている。また、Ｊ入力は、切り換え信号ＳＷとして、チャンネルカウンタ１４などへ出力される。
【００４４】
一方、上記同期捕捉時間βに応じて、上記ＡＮＤ回路６６の他方入力（ＮＸＴＡＳＣ）を生成するために、各ビデオデコーダ３ｏｑ・３ｐｒの制御信号ＣＴＬｏｑ・ＣＴＬｐｒのうち、次に選択される方を出力するセレクタ７１と、セレクタ７１が出力する制御信号ＣＴＬに基づいて、同期捕捉期間中を示す信号ＳＴＢを出力するチャンネル・ステーブル回路７２と、信号ＳＴＢをＪ入力として、上記信号ＮＸＴＡＳＣを出力するＪＫフリップ・フロップ７３と、ＪＫフリップ・フロップ７３の出力を遅延させるＤフリップ・フロップ７４と、ＪＫフリップ・フロップ７３の出力信号ＮＸＴＡＳＣおよびＤフリップ・フロップ７４の反転出力Ｑの論理積を算出するＡＮＤ回路７５とを備えている。
【００４５】
上記両フリップ・フロップ７３・７４には、クロック信号として、システムクロックが入力されており、ＡＮＤ回路７５の出力は、上記チャンネル・ステーブル回路７２のＲＳ入力に印加される。また、上記ＪＫフリップ・フロップ７３のＫ入力として、上述のフレーム終了検出回路６２から信号ＥＮＤＦＲＭが印加される。
【００４６】
当該構成では、図８に示すように、信号ＲＳが入力されると、チャンネル・ステーブル回路７２は、次のビデオデコーダ３が同期を捕捉するまで（ｔ１〜ｔ４までの期間）、信号ＳＴＢをローレベルに保ち続ける。
【００４７】
当該チャンネル・ステーブル回路７２は、例えば、図９に示すように、垂直同期信号ＶＳＹＮＣを数える２ビットのバイナリ・カウンタ８１と、バイナリ・カウンタ８１の上位ビット出力Ｑ１がクロック信号として入力され、Ｄ入力がハイレベルに保たれたＤフリップ・フロップ８２と、例えば、ディレイ・タイマやワンショットなどによって実現され、信号ＲＳが立ち上がってから所定の期間、負論理のパルス信号を出力するパルス出力回路８３と、パルス出力回路８１の出力ＲＳＳ＊と信号ＲＳとの論理和の否定を、上記バイナリ・カウンタ８１およびＤフリップ・フロップ８２へ負論理のリセット信号として出力するＮＯＲ回路８４となどを備えている。
【００４８】
これにより、図１０に示すように、時点ｔ１において、信号ＲＳが立ち上がってから、所定の期間（ｔ１からｔ３までの期間）、信号ＲＳＳ＊がローレベルとなり、図１に示すセレクタ１６ｏｑ・１６ｐｒが切り換えられた直後など、次に選択されるビデオデコーダ３が垂直同期信号ＶＳＹＮＣでさえ安定して出力できない期間（ｔ２までの期間）中、バイナリ・カウンタ８１およびＤフリップ・フロップ８２をリセットし続けることができる。当該期間が終了すると、リセットが解除され、バイナリ・カウンタ８１は、垂直同期信号ＶＳＹＮＣをカウントし始める。時点ｔ３の後、垂直同期信号ＶＳＹＮＣが所定の回数（図９の構成では、２回）だけ印加され、次に選択されるビデオデコーダ３が同期を捕捉したと判断されると、バイナリ・カウンタ８１の上位ビット出力Ｑ１が”１”となり、信号ＳＴＢがハイレベルになる（ｔ４の時点）。
【００４９】
さらに、信号ＳＴＢがハイレベルになると、図８に示すように、図７に示すＪＫフリップ・フロップ７の出力信号ＮＸＴＡＳＣは、システムクロックに同期して立ち上がる（ｔ５の時点）。これにより、フレーム開始検出回路６１の出力ＢＧＦＲＭがＪＫフリップ・フロップ６５へ印加され、有効信号ＥＮＢをハイレベルへと変化させる。また、当該出力ＢＧＦＲＭは、チャンネルの切り換え信号ＳＷとして、図６に示すチャンネルカウンタ１４へ印加され、カウント値Ｃが次のチャンネルを示す値になると、セレクタ１３によって、新たなチャンネルの映像信号ＶＩＤＥＯ（ＤＡＴ１１・ＶＳＹＮＣ１１など）が出力される。さらに、上記ＪＫフリップ・フロップ６５は、新たに選択されたチャンネルでフレームの書き込みが終了し、信号ＥＮＤＦＲＭが印加されるまで（ｔ６の時点まで）、有効信号ＥＮＢをハイレベルに保ち続ける。これらの結果、図１に示す共有メモリ１１には、新たに選択されたチャンネルの画素データＤが順次書き込まれる。なお、図７に示すセレクタ６３・６４・７１なども切り換えられる。
【００５０】
ここで、ｔ６の時点において、新たに選択されたチャンネルの書き込み期間（１フレーム分）が終了し、信号ＥＮＤＦＲＭが印加されると、ＪＫフリップ・フロップ７３がリセットされ、フレーム開始検出回路６１の出力信号ＢＧＦＲＭがＪＫフリップ・フロップ６５へ印加されなくなる。この結果、有効信号ＥＮＢは、次のチャンネルの同期が取れるまで、ローレベルのまま保たれ、本比較例に係る表示システム５１は、共有メモリ１１への不正確な画素データＤの書き込みを防止できる。
【００５１】
なお、上記時点ｔ５にて、信号ＮＸＴＡＳＣが立ち上がると、ＡＮＤ回路７５の出力信号ＲＳがハイレベルとなる。これにより、次のチャンネル切り換えのために、再び、信号ＳＴＢがローレベルに変化して、上述の時点ｔ１以降の動作が繰り返される。
【００５２】
ところが、上記比較例のように、あるチャンネルの画素データＤの書き込みが終了してから、次に選択されるビデオデコーダ３が同期を取るまでの間、共有メモリ１１への書き込みを禁止して、不正確な画素データＤの書き込みを防止すると、禁止されている期間（ロスタイム）の分だけ、共有メモリ１１へ書き込み可能な時間が短くなり、コマ落ちが発生しやすくなってしまう。
【００５３】
当該ロスタイムは、ビデオデコーダ３の数が多い場合には、上述した切り換え順序によって、例えば、数フレーム程度と、ある程度短縮できるが、ビデオデコーダ３の数が少なくなった場合には、例えば、ビデオデコーダ３の数が２つの場合で、約１５フレーム程度にまで達し、動画を表示できなくなってしまう。
【００５４】
加えて、各ビデオデコーダ３が出力する映像信号ＶＩＤＥＯは、通常、非同期なので、フレームの開始および終了時点も互いに異なっている。したがって、ビデオデコーダ３の数を十分に多く設定した場合であっても、比較例の構成では、前のチャンネルのフレームが終了してから、次のチャンネルのフレームが開始されるまでのロスタイムを削除することができない。
【００５５】
これに対して、本実施形態に係る表示システム１では、次のチャンネルの同期が取れるまでの間、共有メモリ１１へ前のチャンネルを書き込み続け、同期が取れた後、フレームの途中であっても、チャンネルを切り換えることで、上記ロスタイムを削減している。
【００５６】
具体的には、本実施形態に係るタイミング制御部１５は、図１１に示すように、図７に示すタイミング制御部５５の部材６１〜６５・７１〜７５と同様の部材３１〜３５・４１〜４５を備えている。ただし、本実施形態に係るタイミング制御部１５では、セレクタ３３に現在のチャンネル番号を示す信号Ｃ０が印加されていると共に、図７に示すＡＮＤ回路６６が省略されており、フレーム開始検出回路３１の出力信号ＢＧＦＲＭが、直接、ＪＫフリップ・フロップ３５のＪ入力として印加されている。さらに、切り換え信号ＳＷとして、信号ＲＳが使用されており、ＪＫフリップ・フロップ３５には、当該信号ＲＳがインバータ３６を介して、負論理のリセット信号として入力されている。なお、フレーム開始検出回路３１は、例えば、チャンネルカウンタ１４・セレクタ６３などの遅延時間を所定の値以下に設定したり、信号ＳＴＢを参照するなどして、信号ＳＴＢの立ち上がり直後のフレームの開始時点で信号ＢＧＦＲＭのパルスを出力できるように形成されている。また、チャンネル・ステーブル回路４２が特許請求の範囲に記載の第１検出手段に対応し、両検出回路３１・３２が第２検出手段に対応している。
【００５７】
当該構成によれば、図１２に示すように、チャンネルの切り換えに伴い、信号ＲＳが出力されると、チャンネル・ステーブル回路４２は、図８と同様に、新たに選択されたビデオデコーダ３が安定して映像信号ＶＩＤＥＯを出力できる時点まで、信号ＳＴＢをローレベルに維持する（ｔ１〜ｔ４までの期間）。
【００５８】
ｔ４の時点になり、信号ＳＴＢがハイレベルに変化すると、ＪＫフリップ・フロップ４３は、システムクロックに同期して、出力信号ＮＸＴＡＳＣをハイレベルに変化させる。これにより、切り換え信号ＳＷとしての信号ＲＳがハイレベルに変化して、チャンネルカウンタ１４およびチャンネル・ステーブル回路４２へチャンネルの切り換えを通知する。
【００５９】
ただし、本実施形態では、ＪＫフリップ・フロップ３５が現在選択中のチャンネルに関する信号ＢＧＦＲＭでセットされ、信号ＥＮＤＦＲＭでリセットされるうように設定されている。さらに、両信号ＢＧＦＲＭ・ＥＮＤＦＲＭに拘わらず、切り換え信号ＳＷ（信号ＲＳ）でリセットされる。
【００６０】
したがって、図８とは異なり、新たなチャンネルが選択され、ｔ１１の時点において、当該チャンネルの１フレームの書き込みが終了しても、ｔ１２の時点において、当該チャンネルの次のフレームの書き込みが開始されると、再び有効信号ＥＮＢがアクティブになる。この結果、共有メモリ１１には、当該チャンネルの画素データＤが繰り返し、書き込まる。
【００６１】
現在のチャンネルの書き込みは、次に選択されるビデオデコーダ３が同期を取るまで続けられ、ｔ５の時点において、信号ＲＳが出力されると、現在のチャンネルがフレームの途中であっても、当該信号ＲＳは、即座に、切り換え信号ＳＷとして、アクセス制御回路１２およびチャンネルカウンタ１４に伝えられる。さらに、新たなチャンネルが選択され、ｔ１４の時点において、フレームの開始を示す信号ＢＧＦＲＭが、フレーム開始検出回路３１から出力されると、図１ＪＫフリップ・フロップ３５がセットされ、有効信号ＥＮＢがアクティブ（ハイレベル）に変化する。
【００６２】
このように、本実施形態に係るアクセス制御回路１２は、タイミング制御部１５の指示に基づき、次に選択されるビデオデコーダ３が同期を取るまでの間、現在のチャンネルの書き込みを続ける。この結果、同期捕捉期間βに起因するロスタイムが発生しないので、コマ落ちを防止できる。
【００６３】
また、各映像信号ＶＩＤＥＯが互いに非同期なので、一般に、次のチャンネルのフレームの開始は、現在のチャンネルでは、フレームの書き込み途中になるが、本実施形態に係るアクセス制御回路１２は、タイミング制御部１５の指示に基づいて、現在のチャンネルのフレームの途中まで書き込み、次のチャンネルのフレーム開始時点で、チャンネルを切り換える。この結果、現在のチャンネルのフレームが終了し、次のチャンネルのフレームが開始されるまで、書き込みを禁止する構成に比べて、チャンネル切り換え時のロスタイムを削減でき、平均フレームレートを向上できる。
【００６４】
なお、アクセス制御回路１２は、例えば、現在のチャンネルの映像信号ＶＩＤＥＯのフレーム間（ｔ１１〜ｔ１２の期間）など、画像信号ＤＡＴが画像を示していない期間と、例えば、切り換え信号ＳＷが出力されてからフレームが開始されるまでの期間（ｔ１３〜ｔ１４の期間）など、チャンネル切り換えに必要な期間とにおいて、共有メモリ１１への書き込みを禁止する。この結果、フレームの途中で切り換える場合であっても、不定なデータの書き込みから共有メモリ１１を保護できる。
【００６５】
ところで、本実施形態では、フレーム途中での切り換え方法として、次のチャンネルのフレーム開始時点で切り換える場合を例にして説明したが、これに限るものではない。例えば、次のチャンネルの同期が取れた後も、現在のチャンネルを書き込み続け、現在のチャンネルのフレーム終了時点で、次のチャンネルに切り換えることによって、新たなチャンネルをフレームの途中から書き込んでもよい。
【００６６】
この場合は、１フレームに満たないフレームが次のチャンネルになるので、当該フレームは、続いてキャプチャされる完全なフレームによって即座に上書きされ、不完全なフレームの表示期間を短縮できる。ただし、この構成の場合、フレームの途中から新たなチャンネルを書き込むことになるので、例えば、図５に示すバイナリカウンタ２１ａ・２１ｃを次のチャンネル用にも設けるなど、次のチャンネルをモニタして、次のチャンネルにおけるフレームの書き込み開始位置を判定する回路が必要になる。したがって、回路規模の縮小が求められる場合には、本実施形態のように、次のチャンネルのフレーム開始で切り換えることが望ましい。
【００６７】
なお、本実施形態では、ビデオカメラ２が家庭用のビデオ・テープ・レコーダと同様に、コンポジット信号、あるいは、Ｓ端子信号などのアナログ信号を出力し、ビデオデコーダ３が当該アナログ信号をデジタル信号に変換する場合について説明したが、これに限るものではない。ビデオデコーダ３が、水平同期信号ＨＳＹＮＣおよび垂直同期信号ＶＳＹＮＣなどの同期信号に同期して、例えば、Ｒ、Ｇ、Ｂ信号やＹ、Ｕ、Ｖ信号など、各画素を示す一連のデジタルデータを出力できればよい。いずれの場合であっても、互いに非同期の映像信号ＶＩＤＥＯを出力するビデオデコーダ３が複数設けられていれば、本実施形態と同様の効果が得られる。
【００６８】
【発明の効果】
本発明に係る表示装置は、以上のように、チャンネルに共通して設けられ、上記各チャンネルの映像信号を示すデータを蓄積する共有メモリと、上記各チャンネルの映像信号を順次選択する主セレクタと、現および次チャンネルのフレーム区切りを検出する第１および第２検出手段と、当該両検出手段の指示に基づいて、現チャンネルと次チャンネルとの一方がフレームの途中であっても上記主セレクタの切り換えを指示すると共に、選択したチャンネルの画像データをフレームに対応して上記共有メモリへ書き込む制御手段とを備えている構成である。
【００６９】
当該構成によれば、制御手段が両検出手段の出力を参照することによって、選択しているチャンネルとフレームとの対応付けを損なうことなく、フレームの途中で主セレクタを切り換えることができる。この結果、各チャンネルの映像信号のフレームが互いに同期していない場合であっても、略連続して共有メモリに書き込むことができ、チャンネル切り換え時のロスタイムを短縮できる。これにより、共有メモリが各チャンネル間で共有されているにも拘らず、現チャンネルのフレーム終了後、次チャンネルのフレーム開始時点まで共有メモリへの書き込みを中止する構成よりも、平均フレームレートを向上できるという効果を奏する。
【００７０】
さらに、本発明に係る表示装置は、以上のように、上記構成において、上記第２検出手段は、次のチャンネルのフレーム開始を検出すると共に、上記制御手段は、当該第２検出手段がフレーム開始を検出したときに上記主セレクタの切り換えを指示して、当該フレームの最初から上記共有メモリへデータを書き込む構成である。
【００７１】
当該構成によれば、次チャンネルのフレーム開始時点で主セレクタが切り換えられるため、切り換え時点のデータは、フレームの最初となる。したがって、現チャンネルのフレームに基づいて、主セレクタを切り換える構成とは異なり、次のチャンネルをモニタして、フレームとデータとを対応付ける回路が不要になり、回路構成を簡略化できる。
【００７２】
本発明に係る表示装置は、以上のように、上記構成において、さらに、アナログ入力信号を変換して、上記主セレクタへ映像信号を出力する複数のビデオデコーダと、上記複数のチャンネルに対応するアナログ入力信号のうちの１つを選択して、上記ビデオデコーダに入力する副セレクタとを備え、上記制御手段は、次に選択されるチャンネルが、現在のチャンネルの映像信号を出力するビデオデコーダとは異なるビデオデコーダから出力され、かつ、選択を終了したチャンネルの映像信号を出力していたビデオデコーダへのアナログ入力信号が、当該ビデオデコーダが次に出力するチャンネルのアナログ入力信号に切り換えられるように、上記主セレクタおよび副セレクタの切り換えを指示すると共に、上記第２検出手段は、次チャンネルに対応するビデオデコーダが、アナログ入力信号の同期を捕捉するまでの期間、当該ビデオデコーダが出力する同期信号を無効と判断する構成である。
【００７３】
当該構成によれば、ビデオデコーダの前段に副セレクタが設けられているので、表示装置全体のビデオデコーダ数を削減できる。また、上記のように主および副セレクタが切り換えられるので、あるビデオデコーダがアナログ入力信号の同期を捕捉している間であっても、他のビデオデコーダによって、現チャンネルの映像信号を出力でき、同期捕捉に起因するチャンネル切り換え時のロスタイムを短縮できる。これらの結果、チャンネル数が多い場合であっても、製造コストを高騰させることなく、平均フレームレートを向上できるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すものであり、表示システムの要部構成を示すブロック図である。
【図２】上記表示システムのビデオデコーダが出力する映像信号を示すものであり、１ライン分の映像信号を示すタイミングチャートである。
【図３】上記映像信号を示すものであり、半フレーム分の映像信号を示すタイミングチャートである。
【図４】上記表示システムにおいて、各チャンネルの共有メモリのアドレス・マップを示す説明図である。
【図５】上記表示システムにおいて、上記共有メモリのアクセス制御回路の要部構成を示す回路図である。
【図６】上記表示システムにおいて、各チャンネルを切り換えるためのチャンネルカウンタの構成例を示す回路図である。
【図７】本実施形態の比較例を示すものであり、表示システムにおいて、各チャンネルの切り換えタイミングを制御するタイミング制御部の要部構成を示す回路図である。
【図８】上記比較例に係る表示システムの動作を示すタイミングチャートである。
【図９】上記タイミング制御部に設けられたチャンネル・ステーブル回路の構成例を示す回路図である。
【図１０】上記チャンネル・ステーブル回路の動作を示すタイミングチャートである。
【図１１】本実施形態に係るタイミング制御部の要部構成を示す回路図である。
【図１２】本実施形態に係る表示システムの動作を示すタイミングチャートである。
【図１３】従来技術を示すものであり、アナログ信号合成装置を有する表示システムの要部構成を示すブロック図である。
【図１４】他の従来技術を示すものであり、単一のビデオデコーダを有する表示システムの要部構成を示すブロック図である。
【図１５】さらに他の従来技術を示すものであり、ビデオデコーダの前後にセレクタを有する表示システムの要部構成を示すブロック図である。
【符号の説明】
３ｏｑ・３ｐｒビデオデコーダ
４表示デバイス
５表示装置
１１共有メモリ
１２アクセス制御回路（制御手段）
１３セレクタ（主セレクタ）
１４チャンネルカウンタ（制御手段）
１５タイミング制御部（制御手段）
３１フレーム開始検出回路（第１検出手段）
３２フレーム終了検出回路（第１検出手段）
４２チャンネル・ステーブル回路（第２検出手段）
１６ｏｑ・１６ｐｒセレクタ（副セレクタ）
ＶＩＤＥＯｏｑ・ＶＩＤＥＯｐｒ映像信号[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a display device that can display video signals of a plurality of channels in one screen, and more particularly to a display device that can reduce a loss time when switching channels.
[0002]
[Prior art]
For example, when displaying multiple locations for monitoring control, etc., a video camera is placed at each location, and the video signal from each video camera is switched at a predetermined time interval and displayed on the operator's monitoring screen. Such display devices have been widely used. In such a display device, the video output simultaneously on one screen is a signal from one video camera, and if an abnormality occurs in a certain place, the operator can keep watching the screen even if Until you switch to another video camera, you will not be able to find any abnormalities. Further, since each video camera is switched at predetermined time intervals, the operator needs to look at the screen at least once within the time interval in order to confirm the presence or absence of an abnormality. Will become bigger.
[0003]
Therefore, conventionally, as shown in FIG. 13, a dedicated analog signal synthesizer 101 is used to synthesize analog video signals from a plurality of video cameras 102, and the display device 103 is based on the video signals. A display system 100 that simultaneously displays video from each video camera 102 as a window on one screen of the display device 104 is also widely used.
[0004]
[Problems to be solved by the invention]
However, since the conventional analog signal synthesizer 101 synthesizes the signals from the video camera 102 and outputs an analog video signal, the number of windows that can be displayed on one screen and the position of the windows may be limited. There is. Furthermore, since the synthesized analog signal is input to the display device 103, for example, it becomes difficult to perform image processing such as contour extraction and motion detection with high accuracy for each window.
[0005]
On the other hand, if a video decoder outputs a digital signal using a video decoder etc., image processing will become easy. However, digital signal processing requires a video decoder that outputs a digital signal, a memory that stores the digital signal, and a circuit that controls input / output of the memory, and these members are provided for each channel. In this case, a large number of chips are required, and particularly when the number of channels is large, the manufacturing cost of the entire display system increases.
[0006]
Here, as in the display system shown in FIG. 14, if the selector 201 is provided at the rear stage of the video camera 102, the number of video decoders 202 and the number of memories and memory control circuits in the display device 203 can be reduced. Manufacturing costs can be reduced.
[0007]
However, since the outputs of the respective video cameras 102 are generally asynchronous with each other, the video decoder 202 needs to synchronize a newly input analog signal when the video camera 102 is switched. Normal video signal cannot be output. Therefore, it is necessary to prohibit writing to the memory in the display device 203 during this period. As described above, in the display system 200, a loss time that cannot be written to the memory occurs every time the channel is switched, and the average frame rate when writing to the memory is lowered.
[0008]
In order to solve the above problem, the applicant of the present application selects a plurality of video decoders 202a and 202b and one of them in the display system 200a shown in FIG. 15 in Japanese Patent Application Laid-Open No. 11-32326. A selector 204, and while one video decoder 202a (202b) writes image data for one frame to the display device 203, the other video decoder 202b (202a) A configuration to synchronize was proposed. However, even with this configuration, loss time due to channel switching still exists.
[0009]
The present invention has been made in view of the above-described problems, and an object of the present invention is to provide a display device that writes two or more asynchronous image data in a shared memory shared among the channels when switching channels. The purpose is to shorten the loss time and improve the average frame rate.
[0010]
[Means for Solving the Problems]
In order to solve the above-described problem, the display device according to the first aspect of the present invention is a display capable of instructing the display device to display a plurality of video signals and video corresponding to each channel as a window on one screen. The apparatus is characterized by the following measures.
[0011]
That is, each video signal is transmitted together with each synchronization signal indicating a frame delimiter of the video, and is provided in common with each channel, and stores image data indicating the video signal of each channel. A main selector for sequentially selecting the video signal of each channel, a first detection means for detecting a frame break of the current channel based on a synchronization signal of the currently selected channel, and a channel to be selected next Second detection means for detecting a frame break of the next channel based on the effective synchronization signal, and even if one of the current channel and the next channel is in the middle of the frame based on the instructions of both detection means. Instructing the switching of the main selector, the image data of the selected channel corresponding to the frame, the shared memory And a control means for writing.
[0012]
In the above configuration, while a certain channel is selected by the main selector, the control unit writes the data of the channel in the shared memory corresponding to the frame based on the instruction from the first detection unit. The second detection means detects the frame break of the next channel based on the effective synchronization signal of the next selected channel. On the other hand, the control means controls the correspondence between the image data and frames of the current channel and the switching timing of the main selector based on the outputs of both detection means.
[0013]
According to this configuration, the main selector can be switched in the middle of the frame without impairing the association between the selected channel and the frame by referring to the outputs of both the detecting units. As a result, even if the video signal frames of each channel are not synchronized with each other, they can be written to the shared memory substantially continuously, and the loss time at the time of channel switching can be shortened. This improves the average frame rate over the configuration in which writing to the shared memory is stopped after the end of the frame of the current channel until the start of the frame of the next channel, even though the shared memory is shared among the channels. it can.
[0014]
The switching timing of the main selector is determined based on the next channel. In addition, Determined based on the current channel (such as the end of frame of the current channel) Do It is also possible. However, when deciding on the basis of the current channel, the frame position of the data of the next channel changes according to the difference in the phase of the synchronization signal between the video signals at the time of switching. A circuit (identification circuit for the next channel) for monitoring and identifying which position of the frame the data at the time of switching indicates is required separately from the identification circuit for the current channel.
[0015]
there, Claim 1 The display device according to the invention is the above In the configuration, the second detection means detects the frame start of the next channel, and the control means instructs the switching of the main selector when the second detection means detects the frame start, and Data is written to the shared memory from the beginning of the frame.
[0016]
According to this configuration, since the main selector is switched at the frame start time of the next channel, the data at the time of switching is the beginning of the frame. Therefore, the identification circuit for the next channel is not necessary, and the circuit configuration can be simplified.
[0017]
A display device according to the invention of claim 2 In a display device capable of instructing a display device to display a plurality of video signals of a plurality of channels as a window corresponding to each of the video signals, each of the video signals indicates a delimiter of a video frame. A shared memory that is transmitted together with the synchronization signal and is provided in common to each channel and stores data indicating the video signal of each channel, a main selector that sequentially selects the video signal of each channel, and a current selection First detection means for detecting a frame break of the current channel based on a synchronization signal of the current channel, and a first detector for detecting a frame break of the next channel based on a valid synchronization signal of the next channel to be selected. 2 detection means and one of the current channel and the next channel is a frame based on the instructions of both detection means. In addition to instructing the switching of the main selector even in the middle, the control means for writing the data of the selected channel to the shared memory corresponding to the frame, further converting the analog input signal indicating the image, A plurality of video decoders for generating the video signal and outputting to the main selector; and a sub-selector for selecting one of the analog input signals corresponding to the plurality of channels and inputting the selected signal to the video decoder. The control means outputs a video in which the channel selected next is output from a video decoder different from the video decoder that outputs the video signal of the current channel, and the video signal of the channel for which selection has been completed is output. The analog input signal to the decoder becomes the analog input signal of the next channel that the video decoder outputs. The second decoder is instructed to switch between the main selector and the sub-selector so that the video decoder corresponding to the next channel captures the synchronization of the analog input signal. The synchronization signal output from the Yes.
[0018]
According to this configuration, since the sub-selector is provided in the previous stage of the video decoder, the number of video decoders in the entire display device can be reduced as compared with the case where a video decoder is provided for each channel (analog input signal). In addition, since the main and sub selectors are switched as described above, the video signal of the current channel can be output by another video decoder even while a certain video decoder is capturing the synchronization of the analog input signal. Loss time when switching channels due to synchronization acquisition can be shortened. As a result, even if the number of channels is large, the average frame rate can be improved without increasing the manufacturing cost.
[0019]
If all channels can be selected by switching the main and sub selectors, the sub selectors may select, for example, all analog input signals, or may previously select all analog input signals from a plurality of groups. It is also possible to select the group from the group. However, when divided into a plurality of groups, each sub-selector only needs to receive an analog input signal of a group corresponding to itself, so that the transmission path of the analog input signal can be shortened.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
An embodiment of the present invention will be described below with reference to FIGS. That is, the display system 1 according to the present embodiment is preferably used as, for example, a monitoring control device. As shown in FIG. 1, details of connections with a plurality of video cameras 2 will be described later. As described above, the video decoder 3 that selects one of the plurality of video cameras 2 and captures the camera output, and the display device 4 that displays the images taken by each video camera 2 as separate windows on the screen, respectively. And a display device 5 for controlling the display device 4 based on the video signal VIDEO from each video decoder 3. In the following description, a series of data flows generated from each video camera 2 is referred to as a channel, and in order to distinguish members corresponding to each channel, for example, a small letter indicating a channel is used as in the video camera 2o. Please refer to it. In particular, when it is not distinguished or generically referred to, it is referred to without a lower case letter like the video camera 2.
[0021]
Any combination of the video camera 2 and the video decoder 3 may be used as long as the video decoder 3 can output a data string indicating an image captured by the video camera 2 together with a synchronization signal, as will be described later. As an example, the video camera 2 outputs an NTSC signal, and the video decoder 3 decodes the NTSC signal, and each frame is scanned by interlace scanning of an image of 400 vertical lines × horizontal 640 dots. A case will be described in which is transmitted in two fields.
[0022]
More specifically, in the video signal VIDEO, a control signal CTL for correctly transmitting the image signal DAT such as an image signal DAT configured by arranging pixel data D of each pixel (pixel) and a synchronization signal, for example. And are included. As shown in FIG. 2, for each pixel data D, data for one line is transmitted in a predetermined order in synchronization with the clock signal DOTCLK, and the horizontal synchronization signal HSYNC * is pulsed for each line. The Here, the clock signal DOTCLK is a clock signal having a predetermined period, and a period during which the pixel data D is transmitted and a period during which the pixel data D is not transmitted exist between the horizontal synchronization signals HSYNC *. As CTL, a signal VARID that is high only during a period in which valid data exists is transmitted.
[0023]
As shown in FIG. 3, when the first line is one line, the odd-numbered lines are transmitted as one field and the even-numbered lines are transmitted as the next field. . Further, as the control signal CTL, a vertical synchronization signal VSYNC * output as a pulse for each field and a signal ODDFRM that becomes high level during transmission of odd lines are transmitted. In this specification, for convenience of explanation, “*” is added to the end of a signal name to distinguish a negative logic signal.
[0024]
On the other hand, as shown in FIG. 1, the display device 5 according to the present embodiment is provided with a shared memory 11 common to each channel, and access control for controlling reading and writing to the shared memory 11. A circuit 12, a selector (main selector) 13 that selects one of the video signals VIDEO of each channel and outputs it to the access control circuit 12, a channel counter 14 that indicates a channel to be selected by the selector 13, And a timing control unit 15 for controlling the switching timing. The members 12, 14, and 15 correspond to the control means described in the claims.
[0025]
In this configuration, even though the shared memory 11 and the access control circuit 12 are shared by each channel, the access control circuit 12 is selected when the selector 13 sequentially selects the channels in accordance with instructions from the timing control unit 15 and the channel counter 14. Stores data indicating the image of the selected channel in the shared memory 11. Further, the access control circuit 12 reads out the image data of each channel from the shared memory 11 and outputs it to the display device 4 so that the display device 4 can display the image of each channel in a window. As a result, images of a plurality of channels can be displayed in a window on one screen of the display device 4 even though the shared memory 11 and the access control circuit 12 have a simple configuration.
[0026]
In the present embodiment, for example, the data bus width of the shared memory 11 is set to 16 bits similarly to the bit width of the pixel data D, and the address map is set as shown in FIG. 4, for example. . That is, the least significant bits A0 to A9 of the address correspond to the horizontal position (X coordinate) in one frame of the image, and the bits A10 to A18 correspond to the vertical position (Y coordinate) of the image. Further, bits A19 and A20 correspond to each channel, channel o corresponds to “00”, and channels p, q, and r correspond to “01”, “10”, and “11”. Of course, the data bus width and the address map of the shared memory 11 are not limited to this, and the same effect can be obtained if the image data of each channel can be stored.
[0027]
The channel counter 14 according to the present embodiment is a 2-bit binary counter that counts a switching signal SW described later, and count values “00” to “11” corresponding to the channels o to r are assigned to channel numbers. Can be output as The selector 13 is a multiplexer and can output the video signal VIDEO of the channel indicated by the channel number among the video signals VIDEO of each channel.
[0028]
On the other hand, as shown in FIG. 5, the access control circuit 12 includes a write address generation unit 21 that generates an address for writing the pixel data D to the shared memory 11, and the pixel data D from the shared memory 11 for screen display. A read address generation unit 22 that generates an address for reading data, a multiplexer 24 that switches both addresses in accordance with instructions from the arbitration circuit 23, and a buffer unit 25 that temporarily stores pixel data D at the time of writing. It has.
[0029]
The write address generation unit 21 outputs a 10-bit binary counter 21a that outputs address bits A0 to A9, an inverter 21b that outputs an inverted signal of the signal ODDFRM, and bits A11 to A18 as bit A10. An 8-bit binary counter 21c is provided. The binary counter 21a is reset by the pulse input of the horizontal synchronization signal HSYNC, and is counted every time the buffer unit 25 writes data to the shared memory 11. The binary counter 21c is reset by the vertical synchronization signal VSYNC and counts the horizontal synchronization signal HSYNC. As the bits A19 and A20, a channel number output from the channel counter 14 shown in FIG. 1 is used.
[0030]
Further, the read address generator 22 outputs the bits A0 to A9 and bits A10 to A18 of the address based on the output signals VSYNC *, HSYNC *, DOTCLK, and VARID of the display controller 22a, respectively. 22c and a number output circuit 22d for outputting a channel number corresponding to the window to be displayed. Each of the signals VSYNC *, HSYNC *, DOTCLK, and VARID is the same signal as the control signal CTL of the video signal VIDEO, but the cycle of the clock signal DOTCLK is matched to the display device 4 that sequentially scans (non-interlace). Thus, a shorter cycle is set, and the vertical synchronization signal VSYNC * is output between each frame. The binary counter 22b is reset by the horizontal synchronization signal HSYNC * and counts the clock signal DOTCLK. The binary counter 22c is reset by the vertical synchronization signal VSYNC *, and an inverted signal of the signal VARID is input as a clock signal.
[0031]
On the other hand, the arbitration circuit 23 includes a binary counter 23a that counts a clock signal DISP_CLK having a predetermined period, and a NAND circuit 23b that receives both output bits Q1 and Q2 of the binary counter 23a. It is possible to output the arbitration signal S having a ratio of 1 to 3 between the period of 1 and the period of high level. The multiplexer 24 outputs the address signal from the write address generation unit 21 to the shared memory 11 while the arbitration signal S is low, and outputs the address signal from the read address generation unit 22 during the high level period. Thereby, it is possible to secure a larger bandwidth among the bandwidths for accessing the shared memory 11 for the sequentially scanned display (data reading).
[0032]
The buffer unit 25 is provided with a FIFO (First In First Out) memory 25a. The output of the FIFO memory 25a is connected to the data bus of the shared memory 11 via a three-state buffer 25b that keeps the output in high impedance when the arbitration signal S is high. Further, the write signal WE * of the shared memory 11 is inputted as the read signal RD after being inverted by the inverter 25c. The write signal WE * of the shared memory 11 becomes active (low level) only when the FIFO memory 25a is not empty and the arbitration signal S permits writing by the AND circuit 25d of negative logic input / output. Become. The write signal WE * is also input to the binary counter 21a of the write address generation unit 21 as a clock signal.
[0033]
Further, the output of the 3-input AND circuit 25e is applied as a write signal WR to the FIFO memory 25a. The 3-input AND circuit 25e outputs the clock signal DOTCLK while both the signal VARID and an effective signal ENB described later are at a high level (true), and one of them is during a low level (false) period. The output is kept at the low level, and writing to the FIFO memory 25a is stopped. Further, the switching signal SW is input to the FIFO memory 25a as the reset signal MR, and the buffer is cleared when the channel is switched.
[0034]
Thereby, the access control circuit 12 reads the video signal VIDEO of the channel selected by the selector 13 shown in FIG. 1 between reading from the shared memory 11 in the memory area of the shared memory 11 corresponding to the channel. Can be stored in the area.
[0035]
Here, in the display system 1 according to the present embodiment, in order to reduce the number of video decoders 3 and the number of signal lines from each video decoder 3 to the display device 5, the video decoder 3 is provided for each of the plurality of video cameras 2. A selector (sub-selector) 16 is also provided between the two 2 and 3. FIG. 1 shows, as an example, a case where two video cameras 2 are provided in each of two video decoders 3, and the video cameras 2o and 2q are connected to the video decoder 3oq via a selector 16oq. Has been. Similarly, the video cameras 2p and 2r are connected to the video decoder 3pr via the selector 16pr. Each of the selectors 16oq · 16pr and the selector 13 selects one of the inputs (analog input signal) based on an instruction from the channel counter 14. As a result, the display device 5 can display images from the four-channel video cameras 2o to 2r in a window using the two video decoders 3oq and 3pr.
[0036]
Here, each video camera 2o-2r is not provided with the structure which synchronizes a mutual output signal, and a mutual output signal is asynchronous. Accordingly, each video decoder 3oq (3pr) requires a certain amount of time until the capture is started in synchronization with a new input signal when the input is switched by the selector 16oq (16pr). For example, as shown in this embodiment, when capturing an NTSC signal, the time required for synchronization acquisition reaches several hundreds [ms].
[0037]
Therefore, in this embodiment, the switching order of the channels o to r is set such that the next channel is captured by the video decoder 3 different from the video decoder 3 of the current channel. Further, the switching order is set so as to instruct selection of different channels of the same video decoder 3 after selecting all the other video decoders 3.
[0038]
Specifically, for example, as shown in FIG. 6, the channel counter 14 is supplied with a 2-bit binary counter 14a that counts the pulses of the channel switching signal SW and the output of the binary counter 14a. And a 2-bit D flip-flop 14b that delays until the next pulse is received. The output of the D flip-flop 14b indicates the currently selected channel number C, and the lower bit C0 is applied to the selector 13 realized as a 2-input multiplexer. On the other hand, the output value of the binary counter 14a indicates the channel number N to be selected next.
[0039]
Also, multiplexers 14oq and 14pr are provided to generate control signals Xoq and Xpr for the selectors 16oq and 16pr based on the current and next channel numbers. The multiplexer 14oq outputs the upper bit N1 of the next channel number N when the lower bit C0 of the current channel number C is “1”, and outputs the upper bit C1 of the current channel number C when it is “0”. Output. On the other hand, the multiplexer 14pr outputs the upper bit C1 of the channel number C when the lower bit C0 of the current channel number C is “1”, and outputs the upper bit N1 of the next channel number N when it is “0”. Output.
[0040]
Thus, the selector 16oq (16pr) is switched when the output of the corresponding video decoder 3op (3pr) is no longer selected by the selector 13 based on the control signals Xoq and Xpr. As a result, as compared with the case of switching in another order, it is possible to secure a longer period α from the end of channel selection to the next selection of another channel of the same video decoder. 3op · 3qr can be acquired synchronously with a relatively long time.
[0041]
By the way, the video decoders 3oq and 3pr cannot output the normal video signal VIDEO during the period β in which the synchronization is acquired, and therefore the display device 5 performs control so that the video signal VIDEO during this period is not written to the shared memory 11. There is a need to.
[0042]
In the following, before describing the configuration of the present embodiment, as a comparative example, a configuration in which writing to the shared memory 11 is prohibited until writing of the next channel after writing of the previous channel is completed will be described. That is, in the display system 51 according to this comparative example, the timing control unit 55 shown in FIG. 7 is used as the timing control unit 15 shown in FIG. The timing control unit 55 shows, as an example, a configuration in which each channel is switched every frame, and includes a frame start detection circuit 61 and a frame end detection circuit 62 that detect the start and end of a frame, and each video decoder 3oq. A selector 63 that outputs the next selected one of the 3pr control signals CTLoq and CTLpr to the frame start detection circuit 61 and a selector that outputs the currently selected control signal CTL to the frame end detection circuit 62 64 and a JK flip-flop 65 for generating an effective signal ENB and instructing the access control circuit 12 shown in FIG. 5 or the like to enable / disable the currently input image signal DAT. The selectors 63 and 64 need only be able to output only the signals required by the subsequent circuits 61 and 62 among the control signals CTL.
[0043]
The output BGFRM of the frame start detection circuit 61 is input to the J input of the JK flip-flop 65 via the 2-input AND circuit 66, and the output ENDFRM of the frame end detection circuit 62 is input as the K input. Has been. The J input is output to the channel counter 14 or the like as a switching signal SW.
[0044]
On the other hand, in order to generate the other input (NXTASC) of the AND circuit 66 according to the synchronization acquisition time β, one of the control signals CTLoq and CTLpr selected next from the video decoders 3oq and 3pr is output. Based on the control signal CTL output from the selector 71, a channel stable circuit 72 that outputs a signal STB indicating the synchronization acquisition period, and JK that outputs the signal NXTASC using the signal STB as a J input. AND circuit for calculating the logical product of the flip flop 73, the D flip flop 74 that delays the output of the JK flip flop 73, the output signal NXTASC of the JK flip flop 73, and the inverted output Q of the D flip flop 74 75.
[0045]
A system clock is input as a clock signal to both the flip-flops 73 and 74, and the output of the AND circuit 75 is applied to the RS input of the channel stable circuit 72. Further, the signal ENDFRM is applied from the frame end detection circuit 62 as the K input of the JK flip-flop 73.
[0046]
In this configuration, as shown in FIG. 8, when the signal RS is input, the channel stable circuit 72 receives the signal STB until the next video decoder 3 captures synchronization (period from t1 to t4). Keep it at a low level.
[0047]
For example, as shown in FIG. 9, the channel stable circuit 72 receives a 2-bit binary counter 81 that counts the vertical synchronization signal VSYNC and an upper bit output Q1 of the binary counter 81 as a clock signal. A D flip-flop 82 whose input is maintained at a high level, and a pulse output circuit 83 that outputs a negative logic pulse signal for a predetermined period after the signal RS rises, for example, by a delay timer or one-shot. And a NOR circuit 84 that outputs the negative of the logical sum of the output RSS * of the pulse output circuit 81 and the signal RS to the binary counter 81 and the D flip-flop 82 as a negative logic reset signal. .
[0048]
As a result, as shown in FIG. 10, the signal RSS * becomes low level for a predetermined period (period from t1 to t3) after the signal RS rises at the time point t1, and the selectors 16oq and 16pr shown in FIG. Continue resetting the binary counter 81 and the D flip-flop 82 during a period in which the video decoder 3 to be selected next cannot output the vertical sync signal VSYNC stably (period until t2), such as immediately after switching. Can do. When the period ends, the reset is released, and the binary counter 81 starts counting the vertical synchronization signal VSYNC. After the time point t3, the vertical synchronization signal VSYNC is applied a predetermined number of times (two times in the configuration of FIG. 9), and when it is determined that the next selected video decoder 3 has acquired synchronization, the binary counter 81 The higher-order bit output Q1 becomes “1” and the signal STB becomes high level (at time t4).
[0049]
Further, when the signal STB becomes high level, as shown in FIG. 8, the output signal NXTASC of the JK flip-flop 7 shown in FIG. 7 rises in synchronization with the system clock (at time t5). As a result, the output BGFRM of the frame start detection circuit 61 is applied to the JK flip-flop 65, and the valid signal ENB is changed to a high level. Further, the output BGFRM is applied to the channel counter 14 shown in FIG. 6 as a channel switching signal SW. When the count value C becomes a value indicating the next channel, the selector 13 outputs the video signal VIDEO ( DAT11, VSYNC11, etc.) are output. Further, the JK flip-flop 65 keeps the valid signal ENB at the high level until the frame writing is completed on the newly selected channel and the signal ENDFRM is applied (until time t6). As a result, the pixel data D of the newly selected channel is sequentially written in the shared memory 11 shown in FIG. Note that the selectors 63, 64, 71 and the like shown in FIG.
[0050]
Here, at time t6, when the writing period (one frame) of the newly selected channel is completed and the signal ENDFRM is applied, the JK flip-flop 73 is reset and the output of the frame start detection circuit 61 is output. The signal BGFRM is not applied to the JK flip-flop 65. As a result, the valid signal ENB is kept at a low level until the next channel is synchronized, and the display system 51 according to this comparative example can prevent inaccurate pixel data D from being written to the shared memory 11. .
[0051]
Note that when the signal NXTASC rises at time t5, the output signal RS of the AND circuit 75 becomes high level. As a result, the signal STB changes to the low level again for the next channel switching, and the operations after the time point t1 are repeated.
[0052]
However, as in the comparative example, the writing to the shared memory 11 is prohibited after the writing of the pixel data D of a certain channel is completed until the next video decoder 3 is synchronized. If inaccurate writing of the pixel data D is prevented, a time during which data can be written to the shared memory 11 is shortened by the prohibited period (loss time), and frame dropping is likely to occur.
[0053]
When the number of video decoders 3 is large, the loss time can be shortened to some extent, for example, about several frames by the switching order described above, but when the number of video decoders 3 is small, for example, the video decoder 3 When the number of 3 is two, it reaches about 15 frames and the moving image cannot be displayed.
[0054]
In addition, since the video signal VIDEO output from each video decoder 3 is usually asynchronous, the start and end times of the frames are also different from each other. Therefore, even when the number of video decoders 3 is set to be sufficiently large, in the configuration of the comparative example, the loss time from the end of the frame of the previous channel to the start of the frame of the next channel is deleted. Can not do it.
[0055]
On the other hand, in the display system 1 according to the present embodiment, the previous channel is continuously written to the shared memory 11 until the next channel can be synchronized. By switching channels, the above loss time is reduced.
[0056]
Specifically, as shown in FIG. 11, the timing control unit 15 according to this embodiment includes members 31 to 35 and 41 to the same members 61 to 65 and 71 to 75 of the timing control unit 55 illustrated in FIG. 7. 45. However, in the timing control unit 15 according to the present embodiment, the signal C0 indicating the current channel number is applied to the selector 33, and the AND circuit 66 shown in FIG. The output signal BGFRM is applied directly as the J input of the JK flip-flop 35. Further, the signal RS is used as the switching signal SW, and the signal RS is input to the JK flip-flop 35 through the inverter 36 as a negative logic reset signal. The frame start detection circuit 31 sets the delay time of the channel counter 14 and the selector 63 to a predetermined value or less, or refers to the signal STB, for example, to start the frame immediately after the rising edge of the signal STB. Is configured to output a pulse of the signal BGFRM. The channel stable circuit 42 corresponds to the first detection means described in the claims, and both detection circuits 31 and 32 correspond to the second detection means.
[0057]
According to this configuration, as shown in FIG. 12, when the signal RS is output along with the channel switching, the channel stable circuit 42 is connected to the newly selected video decoder 3 as in FIG. The signal STB is maintained at the low level until the video signal VIDEO can be stably output (period from t1 to t4).
[0058]
At time t4, when the signal STB changes to high level, the JK flip-flop 43 changes the output signal NXTASC to high level in synchronization with the system clock. As a result, the signal RS as the switching signal SW changes to the high level, and the channel counter 14 and the channel stable circuit 42 are notified of the channel switching.
[0059]
However, in the present embodiment, the JK flip-flop 35 is set to be set by the signal BGFRM relating to the currently selected channel and reset by the signal ENDFRM. Further, regardless of both signals BGFRM / ENDFRM, the signal is reset by the switching signal SW (signal RS).
[0060]
Therefore, unlike FIG. 8, even when a new channel is selected and writing of one frame of the channel is completed at time t11, writing of the next frame of the channel is started at time t12. Then, the valid signal ENB becomes active again. As a result, the pixel data D of the channel is repeatedly written in the shared memory 11.
[0061]
The writing of the current channel is continued until the next selected video decoder 3 is synchronized. When the signal RS is output at the time t5, the signal is output even if the current channel is in the middle of the frame. The RS is immediately transmitted to the access control circuit 12 and the channel counter 14 as a switching signal SW. Further, when a new channel is selected and a signal BGFRM indicating the start of a frame is output from the frame start detection circuit 31 at time t14, the JK flip-flop 35 of FIG. 1 is set and the valid signal ENB is active ( (High level).
[0062]
As described above, the access control circuit 12 according to the present embodiment continues writing the current channel until the next selected video decoder 3 is synchronized based on the instruction of the timing control unit 15. As a result, there is no loss time due to the synchronization acquisition period β, and frame dropping can be prevented.
[0063]
In addition, since the video signals VIDEO are asynchronous with each other, generally, the start of the frame of the next channel is in the middle of writing the frame of the current channel. However, the access control circuit 12 according to the present embodiment includes the timing control unit 15. Is written to the middle of the frame of the current channel, and the channel is switched at the frame start time of the next channel. As a result, the loss time at the time of channel switching can be reduced and the average frame rate can be improved as compared with the configuration in which writing is prohibited until the frame of the current channel is completed and the frame of the next channel is started.
[0064]
Note that the access control circuit 12 outputs a period in which the image signal DAT does not indicate an image, for example, between frames of the video signal VIDEO of the current channel (period t11 to t12) and, for example, a switching signal SW is output. Writing to the shared memory 11 is prohibited during a period required for channel switching, such as a period from the start to the start of a frame (a period from t13 to t14). As a result, even when switching in the middle of a frame, the shared memory 11 can be protected from indefinite data writing.
[0065]
By the way, in this embodiment, the case of switching at the frame start time of the next channel has been described as an example of the switching method in the middle of the frame, but the present invention is not limited to this. For example, the new channel may be written from the middle of the frame by continuing to write the current channel after the next channel is synchronized and switching to the next channel at the end of the frame of the current channel.
[0066]
In this case, since a frame that is less than one frame becomes the next channel, the frame is immediately overwritten by a complete frame that is subsequently captured, and the display period of an incomplete frame can be shortened. However, in this configuration, since a new channel is written from the middle of the frame, the next channel is monitored by, for example, providing the binary counters 21a and 21c shown in FIG. A circuit for determining the frame writing start position in the next channel is required. Therefore, when a reduction in circuit scale is required, it is desirable to switch at the start of the frame of the next channel as in this embodiment.
[0067]
In this embodiment, the video camera 2 outputs an analog signal such as a composite signal or an S terminal signal, as in a home video tape recorder, and the video decoder 3 converts the analog signal into a digital signal. Although the case of converting has been described, the present invention is not limited to this. The video decoder 3 outputs a series of digital data indicating each pixel, for example, R, G, B signals, Y, U, V signals, etc. in synchronization with the synchronization signals such as the horizontal synchronization signal HSYNC and the vertical synchronization signal VSYNC. I can do it. In any case, if a plurality of video decoders 3 that output asynchronous video signals VIDEO are provided, the same effects as in the present embodiment can be obtained.
[0068]
【The invention's effect】
Book As described above, the display device according to the present invention is provided in common to the channels, and stores the shared memory that stores the data indicating the video signals of the channels, the main selector that sequentially selects the video signals of the channels, First and second detection means for detecting a frame break between the current and next channels, and switching of the main selector based on instructions from both detection means even if one of the current channel and the next channel is in the middle of the frame And a control means for writing the image data of the selected channel into the shared memory corresponding to the frame.
[0069]
According to this configuration, the main selector can be switched in the middle of the frame without impairing the association between the selected channel and the frame by referring to the outputs of both the detecting units. As a result, even if the video signal frames of each channel are not synchronized with each other, they can be written to the shared memory substantially continuously, and the loss time at the time of channel switching can be shortened. This improves the average frame rate over the configuration in which writing to the shared memory is stopped after the end of the frame of the current channel until the start of the frame of the next channel, even though the shared memory is shared among the channels. There is an effect that can be done.
[0070]
In addition, book The display device according to the invention is as described above. the above In the configuration, the second detection means detects the frame start of the next channel, and the control means instructs the switching of the main selector when the second detection means detects the frame start, and In this configuration, data is written to the shared memory from the beginning of the frame.
[0071]
According to this configuration, since the main selector is switched at the frame start time of the next channel, the data at the time of switching is the beginning of the frame. Therefore, unlike the configuration in which the main selector is switched based on the frame of the current channel, a circuit for monitoring the next channel and associating the frame with the data becomes unnecessary, and the circuit configuration can be simplified.
[0072]
Book The display device according to the invention is as described above. the above In the configuration, a plurality of video decoders for converting an analog input signal and outputting a video signal to the main selector, and selecting one of the analog input signals corresponding to the plurality of channels to select the video A sub-selector for input to the decoder, wherein the control means outputs a channel whose next selected channel is output from a video decoder different from the video decoder that outputs the video signal of the current channel, and for which the selection has been completed. Instructing the switching of the main selector and the sub-selector so that the analog input signal to the video decoder that was outputting the video signal is switched to the analog input signal of the channel to be output next by the video decoder, and The second detection means is such that the video decoder corresponding to the next channel has an analog input signal. Period until capturing the synchronization, is configured to determine a disable synchronization signal to which the video decoder outputs.
[0073]
According to this configuration, since the sub-selector is provided before the video decoder, the number of video decoders in the entire display device can be reduced. In addition, since the main and sub selectors are switched as described above, the video signal of the current channel can be output by another video decoder even while a certain video decoder is capturing the synchronization of the analog input signal. Loss time when switching channels due to synchronization acquisition can be shortened. As a result, even if the number of channels is large, the average frame rate can be improved without increasing the manufacturing cost.
[Brief description of the drawings]
FIG. 1, showing an embodiment of the present invention, is a block diagram showing a main configuration of a display system.
FIG. 2 shows a video signal output from a video decoder of the display system, and is a timing chart showing a video signal for one line.
FIG. 3 shows the video signal, and is a timing chart showing video signals for half a frame.
FIG. 4 is an explanatory diagram showing an address map of a shared memory for each channel in the display system.
FIG. 5 is a circuit diagram showing a configuration of a main part of an access control circuit of the shared memory in the display system.
FIG. 6 is a circuit diagram showing a configuration example of a channel counter for switching each channel in the display system.
FIG. 7 shows a comparative example of the present embodiment, and is a circuit diagram showing a main configuration of a timing control unit that controls switching timing of each channel in the display system.
FIG. 8 is a timing chart showing the operation of the display system according to the comparative example.
FIG. 9 is a circuit diagram showing a configuration example of a channel stable circuit provided in the timing control unit.
FIG. 10 is a timing chart showing the operation of the channel stable circuit.
FIG. 11 is a circuit diagram showing a main configuration of a timing control unit according to the present embodiment.
FIG. 12 is a timing chart showing the operation of the display system according to the present embodiment.
FIG. 13 is a block diagram showing a configuration of a main part of a display system having an analog signal synthesizer according to a conventional technique.
FIG. 14 is a block diagram showing the main configuration of a display system having a single video decoder, showing another conventional technique.
FIG. 15 is a block diagram showing still another conventional technique and showing a configuration of a main part of a display system having selectors before and after a video decoder.
[Explanation of symbols]
3oq / 3pr video decoder
4 display devices
5 display devices
11 Shared memory
12 Access control circuit (control means)
13 Selector (Main selector)
14 Channel counter (control means)
15 Timing control unit (control means)
31 frame start detection circuit (first detection means)
32 frame end detection circuit (first detection means)
42 Channel stable circuit (second detection means)
16oq ・ 16pr selector (sub selector)
VIDEOooq / VIDEOOr Video signal

Claims

In a display device capable of instructing a display device to display a plurality of video signals of a plurality of channels and a video corresponding to each as a window on a single screen,
Each video signal is transmitted together with a respective synchronization signal indicating a frame delimiter of the video, and is provided in common to each channel, and a shared memory for storing data indicating the video signal of each channel;
A main selector for sequentially selecting the video signal of each channel;
First detection means for detecting a frame break of the current channel based on a synchronization signal of the currently selected channel;
Second detection means for detecting a frame break of the next channel based on a valid synchronization signal of a channel to be selected next;
Based on the instructions of both detection means, even if one of the current channel and the next channel is in the middle of a frame, the main selector is instructed to be switched, and the data of the selected channel is associated with the frame in the shared memory. Control means for writing to
The second detecting means detects a frame start of the next channel;
Said control means, until the frame start of the next channel is detected by the second detecting means, write the data of the current channel to the shared memory, if the frame start is detected the next channel in the middle of the frame Even so, by instructing switching of the main selector to the next channel, the current channel data is continuously written to the shared memory during the synchronization acquisition period of the next channel .

In a display device capable of instructing a display device to display a plurality of video signals of a plurality of channels as a window corresponding to each of the video signals, each of the video signals indicates a delimiter of a video frame. A shared memory that is transmitted together with the synchronization signal and is provided in common to each channel and stores data indicating the video signal of each channel, a main selector that sequentially selects the video signal of each channel, and a current selection First detection means for detecting a frame break of the current channel based on a synchronization signal of the current channel, and a first detector for detecting a frame break of the next channel based on a valid synchronization signal of the next channel to be selected. 2 detection means and one of the current channel and the next channel is a frame based on the instructions of both detection means. Instructs the switching of the main selector even during, and control means for writing into the shared memory in response to data of the selected channel in the frame,
Further, an analog input signal indicating an image is converted to generate the video signal, and the video signal is output to the main selector, and one of the analog input signals corresponding to the plurality of channels is selected. And a sub-selector for inputting to the video decoder,
The control means includes a video decoder in which a channel to be selected next is output from a video decoder different from a video decoder that outputs a video signal of the current channel, and a video signal of a channel that has been selected is output Instructing the switching of the main selector and the sub-selector so that the analog input signal to is switched to the analog input signal of the channel to be output next by the video decoder,
The display device characterized in that the second detection means determines that the synchronization signal output by the video decoder is invalid until the video decoder corresponding to the next channel captures the synchronization of the analog input signal.

Further, an analog input signal indicating an image is converted to generate the video signal, and a plurality of video decoders output to the main selector and one of the analog input signals corresponding to the plurality of channels are selected. And a sub-selector for inputting to the video decoder,
The control means includes a video decoder in which a channel to be selected next is output from a video decoder different from a video decoder that outputs a video signal of the current channel, and a video signal of a channel for which selection has been completed has been output. Instructing the switching of the main selector and the sub-selector so that the analog input signal to is switched to the analog input signal of the channel to be output next by the video decoder,
The second detection means determines that the synchronization signal output by the video decoder is invalid during a period until the video decoder corresponding to the next channel captures the synchronization of the analog input signal. Display device.