JP3650984B2 - 情報検出装置および方法 - Google Patents
情報検出装置および方法 Download PDFInfo
- Publication number
- JP3650984B2 JP3650984B2 JP04030397A JP4030397A JP3650984B2 JP 3650984 B2 JP3650984 B2 JP 3650984B2 JP 04030397 A JP04030397 A JP 04030397A JP 4030397 A JP4030397 A JP 4030397A JP 3650984 B2 JP3650984 B2 JP 3650984B2
- Authority
- JP
- Japan
- Prior art keywords
- value
- predicted value
- code
- information
- analog signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/497—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems by correlative coding, e.g. partial response coding or echo modulation coding transmitters and receivers for partial response systems
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
- H04L5/02—Channels characterised by the type of signal
- H04L5/12—Channels characterised by the type of signal the signals being represented by different phase modulations of a single carrier
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Dc Digital Transmission (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、情報検出装置および方法に関し、特に、過去の符号の予測値に応じて、予め定められている所定のパターンを形成するパーシャルレスポンス形式の符号に対応するアナログ信号の値から、所定のクロックにおける符号の予測値を算出する情報検出装置および方法に関する。
【０００２】
【従来の技術】
デジタル通信装置や記録装置などにおいては、所定のデジタルデータに対応する例えばパーシャルレスポンス形式の符号が、所定の媒体を介して提供される。そして、その符号は、アナログ信号として検出され、さらに、その信号の位相やレベルに対応して、その信号の振幅や位相などを調整しながらサンプリングされた後、例えば復号される。
【０００３】
パーシャルレスポンス形式のデータを受信または読み出す装置は、供給された信号の位相情報やレベル情報（振幅の情報）を検出し、それらの情報を利用することにより、データ点が必ずしも波形のピーク点に存在しない場合においてもデータの検出が可能であるように構成される。
【０００４】
位相情報として信号の位相誤差、レベル情報として信号のレベル誤差を検出する場合、例えば「A PRML System for Digital Magnetic Recording」（IEEE JOURNAL ON SELECTED AREAS IN COMMUNICATIONS, VOL. 10, NO. 1, JANUARY 1992）においてRoy D. Cideciyanらにより提案されている次式を利用して位相誤差Δτnとレベル誤差Δγnを算出することがある。
Δτn＝−ｙn・ｘ’n-1＋ｙn-1・ｘ’n
Δγn＝（ｙn−ｘ’’n）・ｘ’n＋（ｙn-1−ｘ’’n-1）・ｘ’n-1
【０００５】
ここで、Δτnは、時刻ｎにおける位相誤差（クロック信号と再生信号との位相差）を表し、ｙnは、時刻ｎにおいてサンプリングされた信号の値を表し、ｘ’nは、時刻ｎにおける元の符号の予測値（判定値）を表している。また、Δγnは、時刻ｎにおけるレベル誤差を表し、ｘ’’nは、判定値ｘ’nに対応する信号の波高値を表している。
【０００６】
なお、このようにして位相誤差とレベル誤差を算出する場合、供給された信号の値ｙnを利用して、符号の予測値ｘ’nが算出される。
【０００７】
また、所定のパターンの符号を付加することにより、上述の位相情報やレベル情報の検出を高速に行うことが考えられている。
【０００８】
【発明が解決しようとする課題】
しかしながら、符号の予測値に誤りが発生した場合、上述のようにして算出された位相情報およびレベル情報が正確なものではなくなるので、供給された信号を正確に復号することが困難になるという問題を有している。さらに、パーシャルレスポンス（１，１）の符号の予測値の判定誤りに起因して０．５周期の位相誤差が発生した場合、図１５に示すように、ＰＬＬ（Phase Locked Loop）においてサンプリングの同期が回復し、位相誤差が０周期または１周期（整数周期）に収束するまでに、長い時間を要するという問題を有している。
【０００９】
本発明は、そのような状況に鑑みてなされたもので、例えば｛０，１，０，−１｝など、所定のパターンを形成するパーシャルレスポンス形式の符号の予測値を、過去の符号の予測値に応じて算出することにより、予測値の誤りの発生を低減するものである。
【００１０】
【課題を解決するための手段】
請求項１に記載の情報検出装置は、予め定められている所定のパターンを形成するパーシャルレスポンス形式の符号の予測値を、過去の符号の予測値に応じて算出する予測値算出手段と、アナログ信号の値と符号の予測値からレベル情報または位相情報を算出する情報算出手段とを備え、予測値算出手段は、１クロック前の予測値が０であるときパーシャルレスポンス形式の符号に対応するアナログ信号の値を２値判定し、予測値を１または−１のいずれかとし、１クロック前の符号の値が０ではないとき予測値を０とすることを特徴とする。
【００１１】
請求項１０に記載の情報検出方法は、予め定められている所定のパターンを形成するパーシャルレスポンス形式の符号の予測値を、１クロック前の予測値が０であるときパーシャルレスポンス形式の符号に対応するアナログ信号の値を２値判定することにより１または−１のいずれかとし、１クロック前の符号の値が０ではないとき０とするように算出するステップと、アナログ信号の値と符号の予測値からレベル情報または位相情報を算出するステップとを備えることを特徴とする。
請求項１１に記載の情報検出装置は、予め定められている所定のパターンを形成するパーシャルレスポンス形式の符号の予測値を、過去の符号の予測値に応じて算出する予測値算出手段と、アナログ信号の値と符号の予測値からレベル情報または位相情報を算出する情報算出手段と、パーシャルレスポンス形式の符号に対応するアナログ信号の値に対して、０、１、および、−１の３値判定を行う判定手段とを備え、予測値算出手段は、判定手段の判定結果が３値のうちの所定の１つの値であるとき、予測値を算出することを特徴とする。
請求項１９に記載の情報検出方法は、パーシャルレスポンス形式の符号に対応するアナログ信号の値に対して、０、１、および、−１の３値判定を行うステップと、判定結果が３値のうちの所定の１つの値であるとき、予め定められている所定のパターンを形成するパーシャルレスポンス形式の符号の予測値を、過去の符号の予測値に応じて算出するステップと、アナログ信号の値と符号の予測値からレベル情報または位相情報を算出するステップとを備えることを特徴とする。
【００１２】
請求項１に記載の情報検出装置においては、予測値算出手段は、予め定められている所定のパターンを形成するパーシャルレスポンス形式の符号の予測値を、１クロック前の予測値が０であるときパーシャルレスポンス形式の符号に対応するアナログ信号の値を２値判定することにより１または−１のいずれかとし、１クロック前の符号の値が０ではないとき０とするように算出し、情報算出手段は、アナログ信号の値と符号の予測値からレベル情報または位相情報を算出する。
【００１３】
請求項１０に記載の情報検出方法においては、予め定められている所定のパターンを形成するパーシャルレスポンス形式の符号の予測値を、１クロック前の予測値が０であるときパーシャルレスポンス形式の符号に対応するアナログ信号の値を２値判定することにより１または−１のいずれかとし、１クロック前の符号の値が０ではないとき０とするように算出し、アナログ信号の値と符号の予測値からレベル情報または位相情報を算出する。
請求項１１に記載の情報検出装置においては、予測値算出手段は、予め定められている所定のパターンを形成するパーシャルレスポンス形式の符号の予測値を、過去の符号の予測値に応じて算出し、情報算出手段は、アナログ信号の値と符号の予測値からレベル情報または位相情報を算出し、判定手段は、パーシャルレスポンス形式の符号に対応するアナログ信号の値に対して、０、１、および、−１の３値判定を行う。
請求項１９に記載の情報検出方法においては、パーシャルレスポンス形式の符号に対応するアナログ信号の値に対して、０、１、および、−１の３値判定を行い、判定結果が３値のうちの所定の１つの値であるとき、予め定められている所定のパターンを形成するパーシャルレスポンス形式の符号の予測値を、過去の符号の予測値に応じて算出し、アナログ信号の値と符号の予測値からレベル情報または位相情報を算出する。
【００１４】
【発明の実施の形態】
図１は、本発明の情報検出装置を応用した再生装置の構成例を示している。読み取り装置１０１は、記録媒体１２１に記録されているデータに対応するアナログの再生信号ｙ’をＶＧＡ（Variable Gain Amplifier）１０２（振幅調整手段）に出力するようになされている。なお、読み取り装置１０１は、ナイキスト第一基準を満たすアナログ信号を出力する。
【００１５】
ＶＧＡ１０２は、読み取り装置１０１より供給された再生信号ｙ’を、制御回路１０５（第１の制御手段、第２の制御手段）からの制御信号に対応する増幅率で増幅し、増幅後の再生信号ｙをサンプリング回路１０３（サンプリング手段）に出力するようになされている。
【００１６】
サンプリング回路１０３は、制御回路１０５からの制御信号に対応して、クロック信号の位相を調整し、そのクロック信号に同期して再生信号ｙをサンプリング（標本化）し、サンプリングされた値ｙnを情報検出回路１０４と処理回路１０６に出力するようになされている。
【００１７】
情報検出回路１０４は、サンプリングされた値ｙnを各クロックに同期して供給され、その値を利用して、再生信号の位相誤差Δτnとレベル誤差Δγnを算出し、制御回路１０５に出力するようになされている。
【００１８】
制御回路１０５は、情報検出回路１０４からの位相誤差Δτnに対応する制御信号を生成し、サンプリング回路１０３に出力するとともに、レベル誤差Δγnに対応する制御信号をＶＧＡ１０２に出力するようになされている。
【００１９】
なお、サンプリング回路１０３、情報検出回路１０４、および、制御回路１０５は、ＰＬＬを構成しており、位相誤差に応じてサンプリングに使用するクロック信号の位相を調整するようになされている。
【００２０】
処理回路１０６は、サンプリング回路１０４からの値ｙnを復号し、復号したデータを所定の回路（図示せず）に出力するようになされている。
【００２１】
図２は、図１の情報検出回路１０４の一構成例を示している。判定回路１（予測値算出手段）は、１クロック前の符号の予測値ｘ’n-1が０である場合、時刻ｎにサンプリングされた再生信号の値ｙnが、閾値発生回路６より供給された閾値η以上（ｙn≧η）であるとき、予測値ｘ’nとして１をスイッチ２（選択手段）に出力し、ｙn＜ηであるとき、予測値ｘ’nとして−１を出力し（即ち、２値判定を行い）、１クロック前の符号の予測値ｘ’n-1が０ではない場合、予測値ｘ’nとして０を出力するようになされている。
【００２２】
判定回路３（第２の予測値算出手段、判定手段）は、時刻ｎにサンプリングされた再生信号の値ｙnが正の閾値ｒ以上（ｙn≧ｒ）であるとき、予測値ｘ’nとして１をスイッチ２に出力し、ｙn＜−ｒであるとき、予測値ｘ’nとして−１を出力し、−ｒ≦ｙnかつｙn＜ｒであるとき、０を出力する（即ち、３値判定を行う）ようになされている。
【００２３】
スイッチ２は、例えば書換可能な光ディスクである記録媒体１２１の各セクタのプリアンブル部に配置されている所定のパターン（クロック生成のためのパターン）の符号が再生されている間（アクイジション時）、判定回路１からの予測値ｘ’nを演算回路１６（情報算出手段）および演算回路１７（情報算出手段）に出力し、その後、プリアンブル部に続いて記録されているデータを再生する時（トラッキング時）においては、判定回路３からの予測値ｘ’nを出力するようになされている。
【００２４】
演算回路１６は、スイッチ２より供給された予測値ｘ’nと、時刻ｎの再生信号の値ｙnから、位相情報として位相誤差Δτnを計算し、制御回路１０５に出力するようになされている。
【００２５】
このため、演算回路１６においては、遅延回路４が、スイッチ２より供給された予測値ｘ’nを保持し、次のクロック（時刻ｎ＋１）でその予測値ｘ’nを乗算器７、遅延回路５、および、判定回路１に出力するようになされている。
【００２６】
乗算器７は、遅延回路４からの１クロック前の予測値ｘ’n-1と、時刻ｎにおける再生信号の値ｙnの積（ｙn・ｘ’n-1）を計算し、その計算結果を減算器８に出力するようになされている。
【００２７】
遅延回路１０は、時刻ｎの再生信号の値ｙnを保持し、次のクロック（時刻ｎ＋１）でその値ｙnを乗算器９に出力するようになされている。
【００２８】
乗算器９は、遅延回路１０からの１クロック前の再生信号の値ｙn-1と、時刻ｎにおける予測値ｘ’nの積（ｙn-1・ｘ’n）を計算し、その計算結果を減算器８に出力するようになされている。
【００２９】
減算器８は、乗算器９より供給された値（ｙn-1・ｘ’n）から、乗算器７より供給された値（ｙn・ｘ’n-1）を減算し、その計算結果（ｙn-1・ｘ’n−ｙn・ｘ’n-1）を、時刻ｎにおける位相誤差Δτnとして出力するようになされている。
【００３０】
演算回路１７は、スイッチ２より供給された予測値ｘ’nと、時刻ｎの再生信号の値ｙnから、レベル情報としてレベル誤差Δγnを計算し、制御回路１０５に出力するようになされている。
【００３１】
このため、演算回路１７においては、変換回路１１が、スイッチ２より供給された予測値ｘ’nに、再生信号ｙの波高値の絶対値Ｒを乗算し、その計算結果（ｘ’n・Ｒ）を、予測値ｘ’nに対応する再生信号の波高値ｘ’’nとして減算器１２に出力するようになされている。
【００３２】
減算器１２は、時刻ｎにおける再生信号の値ｙnから、変換回路１１より供給された値ｘ’’nを減算し、その計算結果（ｙn−ｘ’’n）を乗算器１３に出力するようになされている。
【００３３】
乗算器１３は、減算器１２より供給された値（ｙn−ｘ’’n）と、予測値ｘ’nの積（（ｙn−ｘ’’n）・ｘ’n）を計算し、その計算結果を遅延回路１４と加算器１５に出力するようになされている。
【００３４】
遅延回路１４は、乗算器１３より供給された値（（ｙn−ｘ’’n）・ｘ’n）を保持し、次のクロック（時刻ｎ＋１）で加算器１５に出力するようになされている。
【００３５】
加算器１５は、乗算器１３より供給された値（（ｙn−ｘ’’n）・ｘ’n）と、遅延回路１４より供給された値（（ｙn-1−ｘ’’n-1）・ｘ’n-1）の和（（ｙn-1−ｘ’’n-1）・ｘ’n-1＋（ｙn−ｘ’’n）・ｘ’n）を計算し、その計算結果を、時刻ｎにおけるレベル誤差Δγnとして出力するようになされている。
【００３６】
遅延回路５は、遅延回路４より供給された値を保持し、次のクロックで閾値発生回路６に出力するようになされている。
【００３７】
閾値発生回路６は、遅延回路５より供給された値（２クロック前の予測値ｘ’n-2）が０以上（０または１）であるとき、閾値ηとして所定の正の値εを判定回路１に供給し、ｘ’n-2＜０である（−１である）とき、閾値ηとして所定の負の値−εを供給するようになされている。なお、２クロック前の予測値ｘ’n-2が０であるとき、閾値ηに関係なく判定回路１により予測値ｘ’nが０に設定されるので、閾値ηとして所定の正の値および負の値のどちらを供給するようにしてもよい。図２の閾値発生回路６は、２クロック前の予測値ｘ’n-2が０であるとき、閾値ηとして所定の正の値εを判定回路１に供給するようになされている。
【００３８】
次に、記録媒体１２１のプリアンブル部に記録されている周期が４クロックであるパターン｛・・・，０，１，０，−１，０，・・・｝（４Ｔパターン）を利用してＶＧＡ１０２の増幅率とサンプリング回路１０３のサンプリングの位相を調整するときの、図１の再生装置の動作について説明する。なお、プリアンブル部は、記録媒体１２１の例えば各セクタの先頭に配置され、データのビット列とクロック信号を同期させるために使用される所定のパターンの符号を有している。今の場合、パーシャルレスポンス（１，１）形式の符号を生成するプリコーダにより、ビット列｛・・・，０，０，１，１，０，０，１，１，・・・｝がＮＲＺ（Non-Return to Zero）変調符号として変換されて生成されたパターン｛・・・，０，１，０，−１，０，・・・｝の符号が、プリアンブル部に記録されている。
【００３９】
最初に、読み取り装置１０１は、記録媒体１２１より読み出した再生信号ｙ’をＶＧＡ１０２に出力する。
【００４０】
ＶＧＡ１０２は、読み取り装置１０１より供給された再生信号ｙ’を、制御回路１０５からの制御信号に対応する増幅率で増幅し、例えば図３（Ａ）に示す増幅後の再生信号ｙをサンプリング回路１０３に出力する。
【００４１】
サンプリング回路１０３は、制御回路１０５からの制御信号に対応する位相で、例えば図３（Ｂ）に示すクロック信号ＣＬＫに同期して、再生信号ｙをサンプリングし、サンプリングされた値ｙnを情報検出回路１０４と処理回路１０６に出力する。
【００４２】
情報検出回路１０４は、供給された値ｙnを利用して、例えば図３（Ｄ）と図３（Ｅ）に示す再生信号の位相誤差Δτnとレベル誤差Δγnを算出し、制御回路１０５に出力する（後述）。
【００４３】
制御回路１０５は、情報検出回路１０４からの位相誤差Δτnに対応する制御信号を生成し、サンプリング回路１０３に出力するとともに、レベル誤差Δγnに対応する制御信号をＶＧＡ１０２に出力する。
【００４４】
以上のようにして、サンプリングされた信号の値ｙnから位相誤差およびレベル誤差が検出され、それらの誤差に対応して、ＶＧＡ１０２の増幅率およびサンプリング回路１０３のサンプリングの位相を調整することにより、処理回路１０６による処理におけるエラーの発生を抑制することができる。
【００４５】
次に、このときの情報検出回路１０４の動作の詳細について説明する。
【００４６】
まず、サンプリング回路１０３より供給された値ｙnは、判定回路１、判定回路３、演算回路１６、および、演算回路１７に供給される。
【００４７】
また、遅延回路５は、遅延回路４より１クロック前に供給された値、即ち、２クロック前の予測値ｘ’n-2を閾値発生回路６に出力する。
【００４８】
そして、閾値発生回路６は、遅延回路５より供給された値ｘ’n-2が０以上であるとき、閾値ηとして所定の正の値εを判定回路１に供給し、ｘ’n-2＜０であるとき、閾値ηとして所定の負の値−εを判定回路１に供給する。
【００４９】
このときの閾値ηは、図３（Ａ）に示すように各時刻に応じて変化するので、判定回路１により判定の誤りの発生を抑制することができる。なお、このように閾値を変動させながら行う判定は、ＶＴＤ（Variable Threshold Decision）と呼ばれる。
【００５０】
判定回路１は、１クロック前の符号の予測値ｘ’n-1が０である場合、時刻ｎにサンプリングされた再生信号の値ｙnが、閾値発生回路６より供給された閾値η以上（ｙn≧η）であるとき、予測値ｘ’nとして１をスイッチ２に出力し、ｙn＜ηであるとき、予測値ｘ’nとして−１を出力し、１クロック前の符号の予測値ｘ’n-1が０ではない場合、予測値ｘ’nとして０を出力する。
【００５１】
即ち、判定回路１は、１クロック前の符号の予測値ｘ’n-1が０である場合、そのときの符号を２値判定して、予測値ｘ’nを１または−１のいずれかに設定する。
【００５２】
なお、最初の２クロックの間（ｎ＝０，１）は、閾値発生回路６は、遅延回路５より値を供給されないので、判定回路１は、閾値ηを０として予測値ｘ’nの算出を行う。
【００５３】
従って、図３のＣＬＫ１（ｎ＝０）においては、判定回路１は、閾値ηを０として予測値ｘ’nの算出を行う。このとき、再生信号の値ｙ0は、図３（Ａ）に示すように正であるので、判定回路１は、図３（Ｃ）に示すように予測値ｘ’0として１を出力する。そして、図３のＣＬＫ２（ｎ＝１）においては、１クロック前の予測値ｘ’0が１であるので、判定回路１は、ＣＬＫ２における予測値ｘ’1として０を出力する。
【００５４】
さらに、図３のＣＬＫ３（ｎ＝２）においては、２クロック前の予測値ｘ’0が１であるので、閾値ηが正の値εに設定される。そして、このとき、判定回路１は、再生信号の値ｙ2が正の値εより小さいので、ＣＬＫ３の予測値ｘ’2として−１を出力する。
【００５５】
そして、図３のＣＬＫ４（ｎ＝３）においては、１クロック前の予測値ｘ’2が−１であるので、判定回路１は、ＣＬＫ４における予測値ｘ’3として０を出力し、図３のＣＬＫ５（ｎ＝４）においては、２クロック前の予測値ｘ’2が−１であるので、閾値ηが負の値−εに設定される。そして、このとき、判定回路１は、再生信号の値ｙ4が負の値−εより大きいので、ＣＬＫ５の予測値ｘ’4として１を出力する。
【００５６】
このようにして、判定回路１は、予測値ｘ’nをクロック毎に算出していく。
【００５７】
今、プリアンブル部に配置されている所定のパターンの符号が再生されているものとすると、スイッチ２は、判定回路１からの予測値ｘ’nを演算回路１６および演算回路１７に出力する。
【００５８】
演算回路１６は、スイッチ２より供給された予測値ｘ’nと、時刻ｎの再生信号の値ｙn（および、時刻ｎ−１における値ｘ’n-1とｙn-1）から、位相情報として位相誤差Δτnを計算し、出力する。
【００５９】
このとき、演算回路１６においては、遅延回路４が、スイッチ２より１クロック前に供給された予測値ｘ’n-1を乗算器７、遅延回路５、および、判定回路１に出力する。乗算器７は、遅延回路４からの１クロック前の予測値ｘ’n-1と、時刻ｎにおける再生信号の値ｙnの積（ｙn・ｘ’n-1）を計算し、その計算結果を減算器８に出力する。
【００６０】
遅延回路１０は、時刻ｎ−１の再生信号の値ｙn-1を乗算器９に出力し、乗算器９は、遅延回路１０からの１クロック前の再生信号の値ｙn-1と、時刻ｎにおける予測値ｘ’nの積（ｙn-1・ｘ’n）を計算し、その計算結果を減算器８に出力する。
【００６１】
なお、遅延回路４，１０の初期値は、０に設定されている。
【００６２】
減算器８は、乗算器９より供給された値（ｙn-1・ｘ’n）から、乗算器７より供給された値（ｙn・ｘ’n-1）を減算し、その計算結果（ｙn-1・ｘ’n−ｙn・ｘ’n-1）を、時刻ｎにおける位相誤差Δτnとして制御回路１０５に出力する。
【００６３】
例えば、図３のＣＬＫ２（ｎ＝１）においては、予測値ｘ’nが０であり、１クロック前の予測値ｘ’n-1が１であるので、位相誤差Δτnとして、図３（Ｄ）に示すように、−ｙ1（＝ｙn-1・０−ｙn・１）が出力される。また、図３のＣＬＫ３（ｎ＝２）においては、予測値ｘ’nが−１であり、１クロック前の予測値ｘ’n-1が０であるので、位相誤差Δτnとして、−ｙ1（＝ｙn-1・（−１）−ｙn・０）が出力される。
【００６４】
さらに、図３のＣＬＫ４（ｎ＝３）においては、予測値ｘ’nが０であり、１クロック前の予測値ｘ’n-1が−１であるので、位相誤差Δτnとして、ｙ3（＝ｙn-1・０−ｙn・（−１））が出力される。また、図３のＣＬＫ５（ｎ＝４）においては、予測値ｘ’nが１であり、１クロック前の予測値ｘ’n-1が０であるので、位相誤差Δτnとして、ｙ3（＝ｙn-1・１−ｙn・０）が出力される。
【００６５】
このようにして、演算回路１６は、位相誤差Δτnを算出していく。
【００６６】
一方、演算回路１７は、スイッチ２より供給された予測値ｘ’nと、時刻ｎの再生信号の値ｙnから、レベル情報として、時刻ｎにおける信号値と目的の波高値との差（ｙn−ｘ’’n）と、時刻ｎ−１における信号値と目的の波高値との差（ｙn-1−ｘ’’n-1）の和である２次系列のレベル誤差Δγnを計算し、出力する。
【００６７】
このとき、演算回路１７においては、変換回路１１が、スイッチ２より供給された予測値ｘ’nに、再生信号ｙの波高値（目的値）の絶対値Ｒを乗算し、その計算結果（ｘ’’n＝ｘ’n・Ｒ）を減算器１２に出力する。
【００６８】
減算器１２は、時刻ｎにおける再生信号の値ｙnから、変換回路１１より供給された値ｘ’’nを減算し、その計算結果（ｙn−ｘ’’n）を乗算器１３に出力する。
【００６９】
乗算器１３は、減算器１２より供給された値（ｙn−ｘ’’n）と、予測値ｘ’nの積（（ｙn−ｘ’’n）・ｘ’n）を計算し、その計算結果を遅延回路１４と加算器１５に出力する。
【００７０】
遅延回路１４は、乗算器１３より１クロック前に供給された値（ｙn-1−ｘ’’n-1）・ｘ’n-1を加算器１５に出力する。なお、遅延回路１４の初期値は０に予め設定される。
【００７１】
加算器１５は、乗算器１３より供給された値（ｙn−ｘ’’n）・ｘ’nと、遅延回路１４より供給された値（ｙn-1−ｘ’’n-1）・ｘ’n-1の和（（ｙn-1−ｘ’’n-1）・ｘ’n-1＋（ｙn−ｘ’’n）・ｘ’n）を計算し、その計算結果を、時刻ｎにおけるレベル誤差Δγnとして制御回路１０５に出力する。
【００７２】
例えば、図３のＣＬＫ１（ｎ＝０）においては、１クロック前の予測値ｘ’n-1を初期値として０とした場合、このときの予測値ｘ’nが１であるので、レベル誤差Δγnとして、図３（Ｅ）に示すように、ｙ0−Ｒ（＝（ｙn−ｘ’’n）＝（ｙn-1−ｘ’’n-1）・０＋（ｙn−ｘ’’n）・１）が出力される。次に、図３のＣＬＫ２（ｎ＝１）においては、予測値ｘ’nが０であり、１クロック前の予測値ｘ’n-1が１であるので、レベル誤差Δγnとして、ｙ0−Ｒ（＝（ｙn-1−ｘ’’n-1）＝（ｙn-1−ｘ’’n-1）・１＋（ｙn−ｘ’’n）・０）が出力される。
【００７３】
また、図３のＣＬＫ３（ｎ＝２）においては、予測値ｘ’nが−１であり、１クロック前の予測値ｘ’n-1が０であるので、レベル誤差Δγnとして、−ｙ2＋Ｒ（＝−（ｙn−ｘ’’n）＝（ｙn-1−ｘ’’n-1）・０＋（ｙn−ｘ’’n）・（−１））が出力される。
【００７４】
さらに、図３のＣＬＫ４（ｎ＝３）においては、予測値ｘ’nが０であり、１クロック前の予測値ｘ’n-1が−１であるので、レベル誤差Δγnとして、−ｙ2＋Ｒ（＝−（ｙn-1−ｘ’’n-1）＝（ｙn-1−ｘ’’n-1）・（−１）＋（ｙn−ｘ’’n）・０）が出力される。また、図３のＣＬＫ５（ｎ＝４）においては、予測値ｘ’nが１であり、１クロック前の予測値ｘ’n-1が０であるので、レベル誤差Δγnとして、ｙ4−Ｒ（＝ｙn−ｘ’’n＝（ｙn-1−ｘ’’n-1）・０＋（ｙn−ｘ’’n）・１）が出力される。
【００７５】
このようにして、演算回路１７は、レベル誤差Δγnを算出していく。
【００７６】
以上のように、情報検出回路１０４は、位相誤差Δτnとレベル誤差Δγnの検出を行う。判定回路１において、符号のパターン｛・・・，０，１，０，−１，０，・・・｝に対応して、１クロックおきに予測値ｘ’nを０に設定することにより、判定の誤りの発生を抑制することができる。
【００７７】
一方、プリアンブル部以外の領域の符号を再生している場合、判定回路３からの予測値ｘ’nが、演算回路１６および演算回路１７に出力される。
【００７８】
判定回路３は、時刻ｎにサンプリングされた再生信号の値ｙnが正の閾値ｒ以上（ｙn≧ｒ）であるとき、予測値ｘ’nとして１をスイッチ２に出力し、ｙn＜−ｒであるとき、予測値ｘ’nとして−１を出力し、−ｒ≦ｙn＜ｒであるとき、予測値ｘ’nとして０を出力する。即ち、３値判定が行われる。
【００７９】
その後の演算回路１６と演算回路１７における動作は、プリアンブル部再生時における場合と同様である。上述したように、プリアンブル部再生時に、位相とレベルの調整が行われているので、データ部再生時において判定誤りが発生することが抑制される。
【００８０】
図４は、この情報検出回路１０４を利用した場合の、判定誤り時の位相誤差の収束の様子の一例を示している。このように、この情報検出回路１０４を利用することにより、図１５の場合に較べて、判定誤りを少なくし、位相誤差をより早く整数周期（図４の場合、１周期または−１周期）に収束させることができる。
【００８１】
図５は、情報検出回路１０４の他の構成例を示している。この情報検出回路１０４は、図２の情報検出回路１０４の判定回路３を判定回路２１（第２の予測値算出手段、判定手段）に変更したものであるので、判定回路２１についてだけ説明する。
【００８２】
判定回路２１は、判定回路３と同様に、供給された値ｙnに対応して、１，０，−１のいずれかの値を予測値ｘ’nとしてスイッチ２に出力するとともに、プリアンブル部を再生しているときに、その予測値ｘ’nが最初に０ではない値（１または−１）になるまで、フラグ信号ＦＬＧとして０をスイッチ２に出力し、予測値ｘ’nが１または−１になると、以後プリアンブル部が終了するまで、継続してフラグ信号ＦＬＧとして１をスイッチ２に供給し、さらに、プリアンブル部の再生が終わると、次のデータ部では、スイッチ２にフラグ信号ＦＬＧとして０を継続的に供給する。
【００８３】
そして、スイッチ２は、フラグ信号ＦＬＧの値が１である場合、判定回路１からの予測値を選択し、フラグ信号ＦＬＧの値が０である場合、判定回路２１からの予測値を選択する。
【００８４】
このようにすることにより、符号が最初に０以外に判定されるまで待機状態となるので、検出周期が狭くなり、高速追従が可能となる。
【００８５】
図６は、情報検出回路１０４のさらに他の構成例を示している。この情報検出回路１０４は、図２の情報検出回路１０４の閾値発生回路６を省略するとともに、図２の判定回路１の代わりに比較器３１と判定回路３２（予測値算出手段）を設けたものであるので、比較器３１と判定回路３２についてだけ説明する。
【００８６】
比較器３１は、サンプリングされた再生信号の値ｙnが０以上である場合、１を判定回路３２に出力し、そうでない場合（ｙn＜０の場合）、−１を出力する（即ち、２値判定する）。
【００８７】
判定回路３２は、時刻ｎが０である場合（ｎ＝０の場合）、予測値ｘ’nとして、比較器３１より供給された値（ｘsgn）をスイッチ２に出力し、そうでない場合（ｎ＞０の場合）、１クロック前の予測値ｘ’n-1が０であるとき、遅延回路５より供給される２クロック前の予測値ｘ’n-2の正負を反転させた値（−ｘ’n-2）を、予測値ｘ’nとして出力し、１クロック前の予測値ｘ’n-1が０ではないとき、０を予測値ｘ’nとして出力する。
【００８８】
上述のようにパターンが｛・・・，０，１，０，−１，０，・・・｝である符号を再生している場合、即ち、プリアンブル部を再生している場合、最初の符号の値が１、または−１と判れば、それ以降の符号の値を、値ｙnに拘わらず、順次設定することができる。このようにすることにより、ｎ≠０のときに実際には判定を行っていないので、判定誤りを抑制することができる。
【００８９】
図７は、情報検出回路１０４のさらに他の構成例を示している。この情報検出回路１０４は、図６の情報検出回路１０４の比較器３１を省略するとともに、図６の判定回路３２の代わりに判定回路４２（予測値算出手段）を設けたものであるので、判定回路４２についてだけ説明する。
【００９０】
判定回路４２は、状態変数ｓｐを保持しており、ｓｐの初期値を０に設定し、その後、ｓｐが０である場合、判定回路３からの値ｘ’n（＝ｘsgn）が０でないとき、その値ｘsgnを予測値ｘ’nとしてスイッチ２に出力した後、ｓｐの値を１に設定し、判定回路３からの値ｘsgnが０であるとき、そのまま何もせず、ｓｐが０ではない場合、１クロック前の予測値ｘ’n-1が０であるとき、２クロック前の予測値ｘ’n-2の正負（極性）を反転させた値（−ｘ’n-2）を、予測値ｘ’nとして出力し、１クロック前の予測値ｘ’n-1が０ではないとき、値０を予測値ｘ’nとして出力する。
【００９１】
このようにすることにより、プリアンブル部を再生しているときに判定回路３により予測値が最初に１または−１と判定されるまで待機状態となり、ｎ≠０のときの判定誤りを抑制することができるとともに、検出周期が狭くなり、さらに高速追従が可能となる。
【００９２】
なお、図８は、図７の構成例において、最初に符号が０と判定され、その次の符号が−１と判定されたときの位相誤差Δτnおよびレベル誤差Δγnの一例を示している。
【００９３】
図９は、情報検出回路１０４のさらに他の構成例を示している。この情報検出回路１０４においては、判定回路３は、サンプリングされた再生信号の値ｙnに応じて、１，０，−１の３値のいずれかを予測値ｘ’nとして演算回路１６，１７に出力する（即ち、３値判定する）ようになされている。
【００９４】
演算回路１６は、サンプリングされた再生信号の値ｙnと、判定回路３からの予測値ｘ’nから、値（ｙn-1・ｘ’n−ｙn・ｘ’n-1）を演算し、スイッチ５５（選択手段）に出力するようになされている。
【００９５】
演算回路１７は、サンプリングされた再生信号の値ｙnと、判定回路３からの予測値ｘ’nから、値（（ｙn-1−ｘ’’n-1）・ｘ’n-1＋（ｙn−ｘ’’n）・ｘ’n）を演算し、スイッチ６２（選択手段）に出力するようになされている。
【００９６】
比較器５１は、サンプリングされた再生信号の値ｙnが０以上であるとき、１を判定回路５２（予測値算出手段）に出力し、ｙn＜０であるとき、−１を出力する（即ち、２値判定する）ようになされている。
【００９７】
判定回路５２は、時刻ｎが０であるとき、比較器５１からの値（ｘsgn）を予測値ｘ’Lとして乗算器５３と遅延回路５４に出力し、時刻ｎが０ではないとき、遅延回路５４からの値の正負を反転させた値（−ｘ’L-1）を、予測値ｘ’Lとして、出力するようになされている。
【００９８】
乗算器５３は、奇数番目（第（２ｋ＋１）番目）にサンプリングされた再生信号の値ｙ2k+1と、判定回路５２からの予測値ｘ’Lの積（ｙ2k+1・ｘ’L）を計算し、その計算結果をスイッチ５５に出力するようになされている。
【００９９】
遅延回路５４は、サンプリングに使用するクロック信号ＣＬＫ（図１０（Ｂ））の２倍の周期のクロック信号ＣＬＫ２（図１０（Ｆ））で動作し、判定回路５２からの予測値ｘ’Lを保持し、次のクロックで判定回路５２に出力するようになされている。
【０１００】
スイッチ５５は、記録媒体１２１のプリアンブル部に配置されている所定のパターンの符号が再生されている間、乗算器５３からの値（ｙ2k+1・ｘ’L）を位相誤差Δτnとして制御回路１０５に出力し、その後、データの再生時には、演算回路１６からの位相誤差Δτnを出力するようになされている。
【０１０１】
比較器５６は、サンプリングされた再生信号の値ｙnが０以上であるとき、１を判定回路５７（予測値算出手段）に出力し、ｙn＜０であるとき、−１を出力する（即ち、２値判定する）ようになされている。
【０１０２】
判定回路５７は、時刻ｎが０であるとき、比較器５６からの値（ｘsgn2）を予測値ｘ’Mとして乗算器５８と遅延回路５９に出力し、時刻ｎが０ではないとき、遅延回路５９からの値の正負を反転させた値（−ｘ’M-1）を、予測値ｘ’Mとして出力するようになされている。
【０１０３】
減算器６０は、偶数番目（第２ｋ番目）にサンプリングされた再生信号の値ｙ2kから、定数発生回路６１より供給された再生信号の波高値の絶対値Ｒを減算し、その計算結果（ｙ2k−Ｒ）を乗算器５８に出力するようになされている。
【０１０４】
乗算器５８は、減算器６０からの値（ｙ2k−Ｒ）と判定回路５７からの予測値ｘ’Mの積（（ｙ2k−Ｒ）・ｘ’M）を計算し、その計算結果をスイッチ６２に出力するようになされている。
【０１０５】
遅延回路５９は、サンプリングに使用するクロック信号ＣＬＫ（図１０（Ｂ））の２倍の周期で、かつ、クロック信号ＣＬＫ２と半周期分だけ位相をずらしたクロック信号ＣＬＫ３（図１０（Ｉ））で動作し、判定回路５７からの予測値ｘ’Mを保持し、次のクロックで判定回路５７に出力するようになされている。
【０１０６】
スイッチ６２は、記録媒体１２１のプリアンブル部に配置されている所定のパターンの符号が再生されている間、乗算器５８からの値（（ｙ2k−Ｒ）・ｘ’M）をレベル誤差Δγnとして制御回路１０５に出力し、その後、データの再生時には、演算回路１７からのレベル誤差Δγnを出力するようになされている。
【０１０７】
例えば、図１０（Ａ）に示すように、上述のパターン｛・・・，０，１，０，−１，０，・・・｝に対応する再生信号ｙをサンプリングした値ｙnが供給された場合、この情報検出回路１０４は、図１０（Ｄ）に示す位相誤差Δτnと図１０（Ｈ）に示すレベル誤差Δγnを制御回路１０５に出力する。なお、図１０（Ｃ）に示すｘnは、予測値ではなく、サンプリングされた値に対応するデータの値を示している。即ち、このｘnは、位相誤差Δτnとレベル誤差Δγnの算出に使用されない。
【０１０８】
このとき、図１０（Ｂ）のＣＬＫ１（ｎ＝０）においては、比較器５１は、図１０（Ａ）に示すようにｙnが正の値であるので、ｘsgnとして１を出力する。そして、図１０（Ｂ）のＣＬＫ２（ｎ＝１）、即ち、図１０（Ｆ）のＣＬＫ２１（ｋ＝０）においては、判定回路５２は、遅延回路５４の初期値である１を反転させた値である−１を出力するので、位相誤差Δτnとして、図１０（Ｄ）に示すように−ｙ1（＝ｙ2k+1・（−１））が出力される。次に、図１０（Ｆ）のＣＬＫ２２（ｋ＝１）、即ち、図１０（Ｂ）のＣＬＫ４（ｎ＝３）においては、判定回路５２は、１クロック前の予測値ｘ’L-1である−１を反転させた値である１を出力するので、位相誤差Δτnとして、ｙ3（＝ｙ2k+1・１）が出力される。
【０１０９】
一方、図１０（Ｂ）のＣＬＫ１（ｎ＝０）、即ち、図１０（Ｉ）のＣＬＫ３１（ｋ＝０）においては、比較器５６は、図１０（Ａ）に示すようにｙnが正の値であるので、ｘsgn2として１を出力する。このとき、レベル誤差Δγnとして、図１０（Ｈ）に示すようにｙ0−Ｒ（＝（ｙ2k−Ｒ）・１）が出力される。次に、図１０（Ｉ）のＣＬＫ３２（ｋ＝１）、即ち、図１０（Ｂ）のＣＬＫ３（ｎ＝２）においては、判定回路５７は、１クロック前の予測値ｘ’M-1である１を反転させた値である−１を出力するので、レベル誤差Δγnとして、−ｙ2＋Ｒ（＝（ｙ2k−Ｒ）・（−１））が出力される。さらに、図１０（Ｉ）のＣＬＫ３３（ｋ＝２）、即ち、図１０（Ｂ）のＣＬＫ５（ｎ＝４）においては、判定回路５７は、１クロック前の予測値ｘ’M-1である−１を反転させた値である１を出力するので、レベル誤差Δγnとして、ｙ4−Ｒ（＝（ｙ2k−Ｒ）・１）が出力される。
【０１１０】
このようにすることにより、上述のパターン｛・・・，０，１，０，−１，０，・・・｝に対応する再生信号ｙをサンプリングした値ｙnから、位相誤差Δτnとレベル誤差Δγnを算出する回路は、サンプリングのクロック信号ＣＬＫの２倍の周期のクロック信号ＣＬＫ２，ＣＬＫ３で動作するので、低速、低消費電力の回路を構成することができる。
【０１１１】
図１１は、この情報検出回路１０４を利用した場合の、判定誤り時における位相誤差の収束の様子の一例を示している。このように、この情報検出回路１０４を利用することにより、図２の情報検出回路１０４を利用した場合（図４）と同様に、図１５の場合より早く、位相誤差を整数周期（図１１の場合、１周期または−１周期）に収束させることができる。
【０１１２】
図１２は、情報検出回路１０４のさらに他の構成例を示している。この情報検出回路１０４は、図９の情報検出回路１０４の比較器５１，５６を省略し、図９の判定回路５２，５７を判定回路７１，７２（予測値算出手段）に変更したものであるので、判定回路７１，７２についてだけ説明する。
【０１１３】
判定回路７１は、状態変数ｓｐを保持しており、ｓｐの初期値を０に設定し、その後、ｓｐが０である場合、判定回路３からの値ｘsgnが０でないとき、その値ｘsgnを予測値ｘ’Lとして乗算器５３と遅延回路５４に出力した後、ｓｐの値を１に設定する。また、判定回路７１は、判定回路３からの値ｘsgnが０であるとき、そのまま何もせず、ｓｐが０ではない場合、１クロック（ＣＬＫ２の１クロック）前の予測値ｘ’L-1の正負を反転させた値（−ｘ’L-1）を、予測値ｘ’Lとして出力する。
【０１１４】
判定回路７２は、状態変数ｓｐを保持しており、ｓｐの初期値を０に設定し、その後、ｓｐが０である場合、判定回路３からの値ｘsgnが０でないとき、その値ｘsgnを予測値ｘ’Mとして乗算器５８と遅延回路５９に出力した後、ｓｐの値を１に設定する。また、判定回路７２は、判定回路３からの値ｘsgnが０であるとき、そのまま何もせず、ｓｐが０ではない場合、１クロック（ＣＬＫ３の１クロック）前の予測値ｘ’M-1の正負を反転させた値（−ｘ’M-1）を、予測値ｘ’Mとして出力する。
【０１１５】
例えば、図１３（Ａ）に示すように、上述のパターン｛・・・，０，１，０，−１，０，・・・｝に対応する再生信号ｙをサンプリングした値ｙnが供給された場合、この情報検出回路１０４は、図１３（Ｄ）に示す位相誤差Δτnと図１３（Ｈ）に示すレベル誤差Δγnを制御回路１０５に出力する。
【０１１６】
このようにすることにより、上述のパターン｛・・・，０，１，０，−１，０，・・・｝に対応する再生信号ｙをサンプリングした値ｙnから、位相誤差Δτnとレベル誤差Δγnを算出する回路は、サンプリングのクロックの２倍の周期のクロックで動作するので、低速、低消費電力の回路を構成することができる。
【０１１７】
図１４は、この情報検出回路１０４を利用した場合の、位相誤差の収束の様子の一例を示している。この情報検出回路１０４においては、最初の符号を判定するとき、判定回路３により３値判定を行っているので、検出周期が狭くなり、図１４に示すように、図１１の場合より早く、位相誤差を整数周期（図１４の場合、０周期または１周期）に収束させることができる。
【０１１８】
以上のようにして、情報検出回路１０４により、サンプリングされた値ｙnより、位相誤差Δτnとレベル誤差Δγnを算出し、その値を利用して、再生信号の増幅およびサンプリングを行うので、良好に信号の処理を行うことができる。
【０１１９】
なお、上記実施の形態においては、本発明は、再生装置に応用されているが、他の装置に応用することも勿論可能である。
【０１２０】
【発明の効果】
以上のごとく、請求項１および請求項１１に記載の情報検出装置、並びに、請求項１０および請求項１９に記載の情報検出方法によれば、予め定められた所定のパターンを形成するパーシャルレスポンス形式の符号の予測値を、過去の符号の予測値に応じて算出するようにしたので、予測値の判定の誤りの発生を低減することができる。
【図面の簡単な説明】
【図１】本発明の情報検出装置を応用した再生装置の構成例を示すブロック図である。
【図２】図１の情報検出回路の一構成例を示すブロック図である。
【図３】図２の情報検出回路の動作を説明するタイミングチャートである。
【図４】図２の情報検出回路を利用した場合の、判定誤り時の位相誤差の収束の様子の一例を示す図である。
【図５】図１の情報検出回路の他の構成例を示すブロック図である。
【図６】図１の情報検出回路のさらに他の構成例を示すブロック図である。
【図７】図１の情報検出回路のさらに他の構成例を示すブロック図である。
【図８】図７の情報検出回路の動作を説明するタイミングチャートである。
【図９】図１の情報検出回路のさらに他の構成例を示すブロック図である。
【図１０】図９の情報検出回路の動作を説明するタイミングチャートである。
【図１１】図９の情報検出回路を利用した場合の、判定誤り時の位相誤差の収束の様子の一例を示す図である。
【図１２】図１の情報検出回路のさらに他の構成例を示すブロック図である。
【図１３】図１２の情報検出回路の動作を説明するタイミングチャートである。
【図１４】図１２の情報検出回路を利用した場合の、判定誤り時の位相誤差の収束の様子の一例を示す図である。
【図１５】従来の判定誤り時の位相誤差の収束の様子の一例を示す図である。
【符号の説明】
１ 判定回路， ３ 判定回路， ６ 閾値発生回路， １６，１７ 演算回路， ２１ 判定回路， ３１ 比較器， ３２ 判定回路， ４２ 判定回路， ５１ 比較器， ５２ 判定回路， ５４ 遅延回路， ５６ 比較器， ５７ 判定回路， ５９ 遅延回路， ７１，７２ 判定回路， １０２ ＶＧＡ（Variable Gain Amplifier）， １０３ サンプリング回路， １０４ 情報検出回路， １０５ 制御回路
【発明の属する技術分野】
本発明は、情報検出装置および方法に関し、特に、過去の符号の予測値に応じて、予め定められている所定のパターンを形成するパーシャルレスポンス形式の符号に対応するアナログ信号の値から、所定のクロックにおける符号の予測値を算出する情報検出装置および方法に関する。
【０００２】
【従来の技術】
デジタル通信装置や記録装置などにおいては、所定のデジタルデータに対応する例えばパーシャルレスポンス形式の符号が、所定の媒体を介して提供される。そして、その符号は、アナログ信号として検出され、さらに、その信号の位相やレベルに対応して、その信号の振幅や位相などを調整しながらサンプリングされた後、例えば復号される。
【０００３】
パーシャルレスポンス形式のデータを受信または読み出す装置は、供給された信号の位相情報やレベル情報（振幅の情報）を検出し、それらの情報を利用することにより、データ点が必ずしも波形のピーク点に存在しない場合においてもデータの検出が可能であるように構成される。
【０００４】
位相情報として信号の位相誤差、レベル情報として信号のレベル誤差を検出する場合、例えば「A PRML System for Digital Magnetic Recording」（IEEE JOURNAL ON SELECTED AREAS IN COMMUNICATIONS, VOL. 10, NO. 1, JANUARY 1992）においてRoy D. Cideciyanらにより提案されている次式を利用して位相誤差Δτnとレベル誤差Δγnを算出することがある。
Δτn＝−ｙn・ｘ’n-1＋ｙn-1・ｘ’n
Δγn＝（ｙn−ｘ’’n）・ｘ’n＋（ｙn-1−ｘ’’n-1）・ｘ’n-1
【０００５】
ここで、Δτnは、時刻ｎにおける位相誤差（クロック信号と再生信号との位相差）を表し、ｙnは、時刻ｎにおいてサンプリングされた信号の値を表し、ｘ’nは、時刻ｎにおける元の符号の予測値（判定値）を表している。また、Δγnは、時刻ｎにおけるレベル誤差を表し、ｘ’’nは、判定値ｘ’nに対応する信号の波高値を表している。
【０００６】
なお、このようにして位相誤差とレベル誤差を算出する場合、供給された信号の値ｙnを利用して、符号の予測値ｘ’nが算出される。
【０００７】
また、所定のパターンの符号を付加することにより、上述の位相情報やレベル情報の検出を高速に行うことが考えられている。
【０００８】
【発明が解決しようとする課題】
しかしながら、符号の予測値に誤りが発生した場合、上述のようにして算出された位相情報およびレベル情報が正確なものではなくなるので、供給された信号を正確に復号することが困難になるという問題を有している。さらに、パーシャルレスポンス（１，１）の符号の予測値の判定誤りに起因して０．５周期の位相誤差が発生した場合、図１５に示すように、ＰＬＬ（Phase Locked Loop）においてサンプリングの同期が回復し、位相誤差が０周期または１周期（整数周期）に収束するまでに、長い時間を要するという問題を有している。
【０００９】
本発明は、そのような状況に鑑みてなされたもので、例えば｛０，１，０，−１｝など、所定のパターンを形成するパーシャルレスポンス形式の符号の予測値を、過去の符号の予測値に応じて算出することにより、予測値の誤りの発生を低減するものである。
【００１０】
【課題を解決するための手段】
請求項１に記載の情報検出装置は、予め定められている所定のパターンを形成するパーシャルレスポンス形式の符号の予測値を、過去の符号の予測値に応じて算出する予測値算出手段と、アナログ信号の値と符号の予測値からレベル情報または位相情報を算出する情報算出手段とを備え、予測値算出手段は、１クロック前の予測値が０であるときパーシャルレスポンス形式の符号に対応するアナログ信号の値を２値判定し、予測値を１または−１のいずれかとし、１クロック前の符号の値が０ではないとき予測値を０とすることを特徴とする。
【００１１】
請求項１０に記載の情報検出方法は、予め定められている所定のパターンを形成するパーシャルレスポンス形式の符号の予測値を、１クロック前の予測値が０であるときパーシャルレスポンス形式の符号に対応するアナログ信号の値を２値判定することにより１または−１のいずれかとし、１クロック前の符号の値が０ではないとき０とするように算出するステップと、アナログ信号の値と符号の予測値からレベル情報または位相情報を算出するステップとを備えることを特徴とする。
請求項１１に記載の情報検出装置は、予め定められている所定のパターンを形成するパーシャルレスポンス形式の符号の予測値を、過去の符号の予測値に応じて算出する予測値算出手段と、アナログ信号の値と符号の予測値からレベル情報または位相情報を算出する情報算出手段と、パーシャルレスポンス形式の符号に対応するアナログ信号の値に対して、０、１、および、−１の３値判定を行う判定手段とを備え、予測値算出手段は、判定手段の判定結果が３値のうちの所定の１つの値であるとき、予測値を算出することを特徴とする。
請求項１９に記載の情報検出方法は、パーシャルレスポンス形式の符号に対応するアナログ信号の値に対して、０、１、および、−１の３値判定を行うステップと、判定結果が３値のうちの所定の１つの値であるとき、予め定められている所定のパターンを形成するパーシャルレスポンス形式の符号の予測値を、過去の符号の予測値に応じて算出するステップと、アナログ信号の値と符号の予測値からレベル情報または位相情報を算出するステップとを備えることを特徴とする。
【００１２】
請求項１に記載の情報検出装置においては、予測値算出手段は、予め定められている所定のパターンを形成するパーシャルレスポンス形式の符号の予測値を、１クロック前の予測値が０であるときパーシャルレスポンス形式の符号に対応するアナログ信号の値を２値判定することにより１または−１のいずれかとし、１クロック前の符号の値が０ではないとき０とするように算出し、情報算出手段は、アナログ信号の値と符号の予測値からレベル情報または位相情報を算出する。
【００１３】
請求項１０に記載の情報検出方法においては、予め定められている所定のパターンを形成するパーシャルレスポンス形式の符号の予測値を、１クロック前の予測値が０であるときパーシャルレスポンス形式の符号に対応するアナログ信号の値を２値判定することにより１または−１のいずれかとし、１クロック前の符号の値が０ではないとき０とするように算出し、アナログ信号の値と符号の予測値からレベル情報または位相情報を算出する。
請求項１１に記載の情報検出装置においては、予測値算出手段は、予め定められている所定のパターンを形成するパーシャルレスポンス形式の符号の予測値を、過去の符号の予測値に応じて算出し、情報算出手段は、アナログ信号の値と符号の予測値からレベル情報または位相情報を算出し、判定手段は、パーシャルレスポンス形式の符号に対応するアナログ信号の値に対して、０、１、および、−１の３値判定を行う。
請求項１９に記載の情報検出方法においては、パーシャルレスポンス形式の符号に対応するアナログ信号の値に対して、０、１、および、−１の３値判定を行い、判定結果が３値のうちの所定の１つの値であるとき、予め定められている所定のパターンを形成するパーシャルレスポンス形式の符号の予測値を、過去の符号の予測値に応じて算出し、アナログ信号の値と符号の予測値からレベル情報または位相情報を算出する。
【００１４】
【発明の実施の形態】
図１は、本発明の情報検出装置を応用した再生装置の構成例を示している。読み取り装置１０１は、記録媒体１２１に記録されているデータに対応するアナログの再生信号ｙ’をＶＧＡ（Variable Gain Amplifier）１０２（振幅調整手段）に出力するようになされている。なお、読み取り装置１０１は、ナイキスト第一基準を満たすアナログ信号を出力する。
【００１５】
ＶＧＡ１０２は、読み取り装置１０１より供給された再生信号ｙ’を、制御回路１０５（第１の制御手段、第２の制御手段）からの制御信号に対応する増幅率で増幅し、増幅後の再生信号ｙをサンプリング回路１０３（サンプリング手段）に出力するようになされている。
【００１６】
サンプリング回路１０３は、制御回路１０５からの制御信号に対応して、クロック信号の位相を調整し、そのクロック信号に同期して再生信号ｙをサンプリング（標本化）し、サンプリングされた値ｙnを情報検出回路１０４と処理回路１０６に出力するようになされている。
【００１７】
情報検出回路１０４は、サンプリングされた値ｙnを各クロックに同期して供給され、その値を利用して、再生信号の位相誤差Δτnとレベル誤差Δγnを算出し、制御回路１０５に出力するようになされている。
【００１８】
制御回路１０５は、情報検出回路１０４からの位相誤差Δτnに対応する制御信号を生成し、サンプリング回路１０３に出力するとともに、レベル誤差Δγnに対応する制御信号をＶＧＡ１０２に出力するようになされている。
【００１９】
なお、サンプリング回路１０３、情報検出回路１０４、および、制御回路１０５は、ＰＬＬを構成しており、位相誤差に応じてサンプリングに使用するクロック信号の位相を調整するようになされている。
【００２０】
処理回路１０６は、サンプリング回路１０４からの値ｙnを復号し、復号したデータを所定の回路（図示せず）に出力するようになされている。
【００２１】
図２は、図１の情報検出回路１０４の一構成例を示している。判定回路１（予測値算出手段）は、１クロック前の符号の予測値ｘ’n-1が０である場合、時刻ｎにサンプリングされた再生信号の値ｙnが、閾値発生回路６より供給された閾値η以上（ｙn≧η）であるとき、予測値ｘ’nとして１をスイッチ２（選択手段）に出力し、ｙn＜ηであるとき、予測値ｘ’nとして−１を出力し（即ち、２値判定を行い）、１クロック前の符号の予測値ｘ’n-1が０ではない場合、予測値ｘ’nとして０を出力するようになされている。
【００２２】
判定回路３（第２の予測値算出手段、判定手段）は、時刻ｎにサンプリングされた再生信号の値ｙnが正の閾値ｒ以上（ｙn≧ｒ）であるとき、予測値ｘ’nとして１をスイッチ２に出力し、ｙn＜−ｒであるとき、予測値ｘ’nとして−１を出力し、−ｒ≦ｙnかつｙn＜ｒであるとき、０を出力する（即ち、３値判定を行う）ようになされている。
【００２３】
スイッチ２は、例えば書換可能な光ディスクである記録媒体１２１の各セクタのプリアンブル部に配置されている所定のパターン（クロック生成のためのパターン）の符号が再生されている間（アクイジション時）、判定回路１からの予測値ｘ’nを演算回路１６（情報算出手段）および演算回路１７（情報算出手段）に出力し、その後、プリアンブル部に続いて記録されているデータを再生する時（トラッキング時）においては、判定回路３からの予測値ｘ’nを出力するようになされている。
【００２４】
演算回路１６は、スイッチ２より供給された予測値ｘ’nと、時刻ｎの再生信号の値ｙnから、位相情報として位相誤差Δτnを計算し、制御回路１０５に出力するようになされている。
【００２５】
このため、演算回路１６においては、遅延回路４が、スイッチ２より供給された予測値ｘ’nを保持し、次のクロック（時刻ｎ＋１）でその予測値ｘ’nを乗算器７、遅延回路５、および、判定回路１に出力するようになされている。
【００２６】
乗算器７は、遅延回路４からの１クロック前の予測値ｘ’n-1と、時刻ｎにおける再生信号の値ｙnの積（ｙn・ｘ’n-1）を計算し、その計算結果を減算器８に出力するようになされている。
【００２７】
遅延回路１０は、時刻ｎの再生信号の値ｙnを保持し、次のクロック（時刻ｎ＋１）でその値ｙnを乗算器９に出力するようになされている。
【００２８】
乗算器９は、遅延回路１０からの１クロック前の再生信号の値ｙn-1と、時刻ｎにおける予測値ｘ’nの積（ｙn-1・ｘ’n）を計算し、その計算結果を減算器８に出力するようになされている。
【００２９】
減算器８は、乗算器９より供給された値（ｙn-1・ｘ’n）から、乗算器７より供給された値（ｙn・ｘ’n-1）を減算し、その計算結果（ｙn-1・ｘ’n−ｙn・ｘ’n-1）を、時刻ｎにおける位相誤差Δτnとして出力するようになされている。
【００３０】
演算回路１７は、スイッチ２より供給された予測値ｘ’nと、時刻ｎの再生信号の値ｙnから、レベル情報としてレベル誤差Δγnを計算し、制御回路１０５に出力するようになされている。
【００３１】
このため、演算回路１７においては、変換回路１１が、スイッチ２より供給された予測値ｘ’nに、再生信号ｙの波高値の絶対値Ｒを乗算し、その計算結果（ｘ’n・Ｒ）を、予測値ｘ’nに対応する再生信号の波高値ｘ’’nとして減算器１２に出力するようになされている。
【００３２】
減算器１２は、時刻ｎにおける再生信号の値ｙnから、変換回路１１より供給された値ｘ’’nを減算し、その計算結果（ｙn−ｘ’’n）を乗算器１３に出力するようになされている。
【００３３】
乗算器１３は、減算器１２より供給された値（ｙn−ｘ’’n）と、予測値ｘ’nの積（（ｙn−ｘ’’n）・ｘ’n）を計算し、その計算結果を遅延回路１４と加算器１５に出力するようになされている。
【００３４】
遅延回路１４は、乗算器１３より供給された値（（ｙn−ｘ’’n）・ｘ’n）を保持し、次のクロック（時刻ｎ＋１）で加算器１５に出力するようになされている。
【００３５】
加算器１５は、乗算器１３より供給された値（（ｙn−ｘ’’n）・ｘ’n）と、遅延回路１４より供給された値（（ｙn-1−ｘ’’n-1）・ｘ’n-1）の和（（ｙn-1−ｘ’’n-1）・ｘ’n-1＋（ｙn−ｘ’’n）・ｘ’n）を計算し、その計算結果を、時刻ｎにおけるレベル誤差Δγnとして出力するようになされている。
【００３６】
遅延回路５は、遅延回路４より供給された値を保持し、次のクロックで閾値発生回路６に出力するようになされている。
【００３７】
閾値発生回路６は、遅延回路５より供給された値（２クロック前の予測値ｘ’n-2）が０以上（０または１）であるとき、閾値ηとして所定の正の値εを判定回路１に供給し、ｘ’n-2＜０である（−１である）とき、閾値ηとして所定の負の値−εを供給するようになされている。なお、２クロック前の予測値ｘ’n-2が０であるとき、閾値ηに関係なく判定回路１により予測値ｘ’nが０に設定されるので、閾値ηとして所定の正の値および負の値のどちらを供給するようにしてもよい。図２の閾値発生回路６は、２クロック前の予測値ｘ’n-2が０であるとき、閾値ηとして所定の正の値εを判定回路１に供給するようになされている。
【００３８】
次に、記録媒体１２１のプリアンブル部に記録されている周期が４クロックであるパターン｛・・・，０，１，０，−１，０，・・・｝（４Ｔパターン）を利用してＶＧＡ１０２の増幅率とサンプリング回路１０３のサンプリングの位相を調整するときの、図１の再生装置の動作について説明する。なお、プリアンブル部は、記録媒体１２１の例えば各セクタの先頭に配置され、データのビット列とクロック信号を同期させるために使用される所定のパターンの符号を有している。今の場合、パーシャルレスポンス（１，１）形式の符号を生成するプリコーダにより、ビット列｛・・・，０，０，１，１，０，０，１，１，・・・｝がＮＲＺ（Non-Return to Zero）変調符号として変換されて生成されたパターン｛・・・，０，１，０，−１，０，・・・｝の符号が、プリアンブル部に記録されている。
【００３９】
最初に、読み取り装置１０１は、記録媒体１２１より読み出した再生信号ｙ’をＶＧＡ１０２に出力する。
【００４０】
ＶＧＡ１０２は、読み取り装置１０１より供給された再生信号ｙ’を、制御回路１０５からの制御信号に対応する増幅率で増幅し、例えば図３（Ａ）に示す増幅後の再生信号ｙをサンプリング回路１０３に出力する。
【００４１】
サンプリング回路１０３は、制御回路１０５からの制御信号に対応する位相で、例えば図３（Ｂ）に示すクロック信号ＣＬＫに同期して、再生信号ｙをサンプリングし、サンプリングされた値ｙnを情報検出回路１０４と処理回路１０６に出力する。
【００４２】
情報検出回路１０４は、供給された値ｙnを利用して、例えば図３（Ｄ）と図３（Ｅ）に示す再生信号の位相誤差Δτnとレベル誤差Δγnを算出し、制御回路１０５に出力する（後述）。
【００４３】
制御回路１０５は、情報検出回路１０４からの位相誤差Δτnに対応する制御信号を生成し、サンプリング回路１０３に出力するとともに、レベル誤差Δγnに対応する制御信号をＶＧＡ１０２に出力する。
【００４４】
以上のようにして、サンプリングされた信号の値ｙnから位相誤差およびレベル誤差が検出され、それらの誤差に対応して、ＶＧＡ１０２の増幅率およびサンプリング回路１０３のサンプリングの位相を調整することにより、処理回路１０６による処理におけるエラーの発生を抑制することができる。
【００４５】
次に、このときの情報検出回路１０４の動作の詳細について説明する。
【００４６】
まず、サンプリング回路１０３より供給された値ｙnは、判定回路１、判定回路３、演算回路１６、および、演算回路１７に供給される。
【００４７】
また、遅延回路５は、遅延回路４より１クロック前に供給された値、即ち、２クロック前の予測値ｘ’n-2を閾値発生回路６に出力する。
【００４８】
そして、閾値発生回路６は、遅延回路５より供給された値ｘ’n-2が０以上であるとき、閾値ηとして所定の正の値εを判定回路１に供給し、ｘ’n-2＜０であるとき、閾値ηとして所定の負の値−εを判定回路１に供給する。
【００４９】
このときの閾値ηは、図３（Ａ）に示すように各時刻に応じて変化するので、判定回路１により判定の誤りの発生を抑制することができる。なお、このように閾値を変動させながら行う判定は、ＶＴＤ（Variable Threshold Decision）と呼ばれる。
【００５０】
判定回路１は、１クロック前の符号の予測値ｘ’n-1が０である場合、時刻ｎにサンプリングされた再生信号の値ｙnが、閾値発生回路６より供給された閾値η以上（ｙn≧η）であるとき、予測値ｘ’nとして１をスイッチ２に出力し、ｙn＜ηであるとき、予測値ｘ’nとして−１を出力し、１クロック前の符号の予測値ｘ’n-1が０ではない場合、予測値ｘ’nとして０を出力する。
【００５１】
即ち、判定回路１は、１クロック前の符号の予測値ｘ’n-1が０である場合、そのときの符号を２値判定して、予測値ｘ’nを１または−１のいずれかに設定する。
【００５２】
なお、最初の２クロックの間（ｎ＝０，１）は、閾値発生回路６は、遅延回路５より値を供給されないので、判定回路１は、閾値ηを０として予測値ｘ’nの算出を行う。
【００５３】
従って、図３のＣＬＫ１（ｎ＝０）においては、判定回路１は、閾値ηを０として予測値ｘ’nの算出を行う。このとき、再生信号の値ｙ0は、図３（Ａ）に示すように正であるので、判定回路１は、図３（Ｃ）に示すように予測値ｘ’0として１を出力する。そして、図３のＣＬＫ２（ｎ＝１）においては、１クロック前の予測値ｘ’0が１であるので、判定回路１は、ＣＬＫ２における予測値ｘ’1として０を出力する。
【００５４】
さらに、図３のＣＬＫ３（ｎ＝２）においては、２クロック前の予測値ｘ’0が１であるので、閾値ηが正の値εに設定される。そして、このとき、判定回路１は、再生信号の値ｙ2が正の値εより小さいので、ＣＬＫ３の予測値ｘ’2として−１を出力する。
【００５５】
そして、図３のＣＬＫ４（ｎ＝３）においては、１クロック前の予測値ｘ’2が−１であるので、判定回路１は、ＣＬＫ４における予測値ｘ’3として０を出力し、図３のＣＬＫ５（ｎ＝４）においては、２クロック前の予測値ｘ’2が−１であるので、閾値ηが負の値−εに設定される。そして、このとき、判定回路１は、再生信号の値ｙ4が負の値−εより大きいので、ＣＬＫ５の予測値ｘ’4として１を出力する。
【００５６】
このようにして、判定回路１は、予測値ｘ’nをクロック毎に算出していく。
【００５７】
今、プリアンブル部に配置されている所定のパターンの符号が再生されているものとすると、スイッチ２は、判定回路１からの予測値ｘ’nを演算回路１６および演算回路１７に出力する。
【００５８】
演算回路１６は、スイッチ２より供給された予測値ｘ’nと、時刻ｎの再生信号の値ｙn（および、時刻ｎ−１における値ｘ’n-1とｙn-1）から、位相情報として位相誤差Δτnを計算し、出力する。
【００５９】
このとき、演算回路１６においては、遅延回路４が、スイッチ２より１クロック前に供給された予測値ｘ’n-1を乗算器７、遅延回路５、および、判定回路１に出力する。乗算器７は、遅延回路４からの１クロック前の予測値ｘ’n-1と、時刻ｎにおける再生信号の値ｙnの積（ｙn・ｘ’n-1）を計算し、その計算結果を減算器８に出力する。
【００６０】
遅延回路１０は、時刻ｎ−１の再生信号の値ｙn-1を乗算器９に出力し、乗算器９は、遅延回路１０からの１クロック前の再生信号の値ｙn-1と、時刻ｎにおける予測値ｘ’nの積（ｙn-1・ｘ’n）を計算し、その計算結果を減算器８に出力する。
【００６１】
なお、遅延回路４，１０の初期値は、０に設定されている。
【００６２】
減算器８は、乗算器９より供給された値（ｙn-1・ｘ’n）から、乗算器７より供給された値（ｙn・ｘ’n-1）を減算し、その計算結果（ｙn-1・ｘ’n−ｙn・ｘ’n-1）を、時刻ｎにおける位相誤差Δτnとして制御回路１０５に出力する。
【００６３】
例えば、図３のＣＬＫ２（ｎ＝１）においては、予測値ｘ’nが０であり、１クロック前の予測値ｘ’n-1が１であるので、位相誤差Δτnとして、図３（Ｄ）に示すように、−ｙ1（＝ｙn-1・０−ｙn・１）が出力される。また、図３のＣＬＫ３（ｎ＝２）においては、予測値ｘ’nが−１であり、１クロック前の予測値ｘ’n-1が０であるので、位相誤差Δτnとして、−ｙ1（＝ｙn-1・（−１）−ｙn・０）が出力される。
【００６４】
さらに、図３のＣＬＫ４（ｎ＝３）においては、予測値ｘ’nが０であり、１クロック前の予測値ｘ’n-1が−１であるので、位相誤差Δτnとして、ｙ3（＝ｙn-1・０−ｙn・（−１））が出力される。また、図３のＣＬＫ５（ｎ＝４）においては、予測値ｘ’nが１であり、１クロック前の予測値ｘ’n-1が０であるので、位相誤差Δτnとして、ｙ3（＝ｙn-1・１−ｙn・０）が出力される。
【００６５】
このようにして、演算回路１６は、位相誤差Δτnを算出していく。
【００６６】
一方、演算回路１７は、スイッチ２より供給された予測値ｘ’nと、時刻ｎの再生信号の値ｙnから、レベル情報として、時刻ｎにおける信号値と目的の波高値との差（ｙn−ｘ’’n）と、時刻ｎ−１における信号値と目的の波高値との差（ｙn-1−ｘ’’n-1）の和である２次系列のレベル誤差Δγnを計算し、出力する。
【００６７】
このとき、演算回路１７においては、変換回路１１が、スイッチ２より供給された予測値ｘ’nに、再生信号ｙの波高値（目的値）の絶対値Ｒを乗算し、その計算結果（ｘ’’n＝ｘ’n・Ｒ）を減算器１２に出力する。
【００６８】
減算器１２は、時刻ｎにおける再生信号の値ｙnから、変換回路１１より供給された値ｘ’’nを減算し、その計算結果（ｙn−ｘ’’n）を乗算器１３に出力する。
【００６９】
乗算器１３は、減算器１２より供給された値（ｙn−ｘ’’n）と、予測値ｘ’nの積（（ｙn−ｘ’’n）・ｘ’n）を計算し、その計算結果を遅延回路１４と加算器１５に出力する。
【００７０】
遅延回路１４は、乗算器１３より１クロック前に供給された値（ｙn-1−ｘ’’n-1）・ｘ’n-1を加算器１５に出力する。なお、遅延回路１４の初期値は０に予め設定される。
【００７１】
加算器１５は、乗算器１３より供給された値（ｙn−ｘ’’n）・ｘ’nと、遅延回路１４より供給された値（ｙn-1−ｘ’’n-1）・ｘ’n-1の和（（ｙn-1−ｘ’’n-1）・ｘ’n-1＋（ｙn−ｘ’’n）・ｘ’n）を計算し、その計算結果を、時刻ｎにおけるレベル誤差Δγnとして制御回路１０５に出力する。
【００７２】
例えば、図３のＣＬＫ１（ｎ＝０）においては、１クロック前の予測値ｘ’n-1を初期値として０とした場合、このときの予測値ｘ’nが１であるので、レベル誤差Δγnとして、図３（Ｅ）に示すように、ｙ0−Ｒ（＝（ｙn−ｘ’’n）＝（ｙn-1−ｘ’’n-1）・０＋（ｙn−ｘ’’n）・１）が出力される。次に、図３のＣＬＫ２（ｎ＝１）においては、予測値ｘ’nが０であり、１クロック前の予測値ｘ’n-1が１であるので、レベル誤差Δγnとして、ｙ0−Ｒ（＝（ｙn-1−ｘ’’n-1）＝（ｙn-1−ｘ’’n-1）・１＋（ｙn−ｘ’’n）・０）が出力される。
【００７３】
また、図３のＣＬＫ３（ｎ＝２）においては、予測値ｘ’nが−１であり、１クロック前の予測値ｘ’n-1が０であるので、レベル誤差Δγnとして、−ｙ2＋Ｒ（＝−（ｙn−ｘ’’n）＝（ｙn-1−ｘ’’n-1）・０＋（ｙn−ｘ’’n）・（−１））が出力される。
【００７４】
さらに、図３のＣＬＫ４（ｎ＝３）においては、予測値ｘ’nが０であり、１クロック前の予測値ｘ’n-1が−１であるので、レベル誤差Δγnとして、−ｙ2＋Ｒ（＝−（ｙn-1−ｘ’’n-1）＝（ｙn-1−ｘ’’n-1）・（−１）＋（ｙn−ｘ’’n）・０）が出力される。また、図３のＣＬＫ５（ｎ＝４）においては、予測値ｘ’nが１であり、１クロック前の予測値ｘ’n-1が０であるので、レベル誤差Δγnとして、ｙ4−Ｒ（＝ｙn−ｘ’’n＝（ｙn-1−ｘ’’n-1）・０＋（ｙn−ｘ’’n）・１）が出力される。
【００７５】
このようにして、演算回路１７は、レベル誤差Δγnを算出していく。
【００７６】
以上のように、情報検出回路１０４は、位相誤差Δτnとレベル誤差Δγnの検出を行う。判定回路１において、符号のパターン｛・・・，０，１，０，−１，０，・・・｝に対応して、１クロックおきに予測値ｘ’nを０に設定することにより、判定の誤りの発生を抑制することができる。
【００７７】
一方、プリアンブル部以外の領域の符号を再生している場合、判定回路３からの予測値ｘ’nが、演算回路１６および演算回路１７に出力される。
【００７８】
判定回路３は、時刻ｎにサンプリングされた再生信号の値ｙnが正の閾値ｒ以上（ｙn≧ｒ）であるとき、予測値ｘ’nとして１をスイッチ２に出力し、ｙn＜−ｒであるとき、予測値ｘ’nとして−１を出力し、−ｒ≦ｙn＜ｒであるとき、予測値ｘ’nとして０を出力する。即ち、３値判定が行われる。
【００７９】
その後の演算回路１６と演算回路１７における動作は、プリアンブル部再生時における場合と同様である。上述したように、プリアンブル部再生時に、位相とレベルの調整が行われているので、データ部再生時において判定誤りが発生することが抑制される。
【００８０】
図４は、この情報検出回路１０４を利用した場合の、判定誤り時の位相誤差の収束の様子の一例を示している。このように、この情報検出回路１０４を利用することにより、図１５の場合に較べて、判定誤りを少なくし、位相誤差をより早く整数周期（図４の場合、１周期または−１周期）に収束させることができる。
【００８１】
図５は、情報検出回路１０４の他の構成例を示している。この情報検出回路１０４は、図２の情報検出回路１０４の判定回路３を判定回路２１（第２の予測値算出手段、判定手段）に変更したものであるので、判定回路２１についてだけ説明する。
【００８２】
判定回路２１は、判定回路３と同様に、供給された値ｙnに対応して、１，０，−１のいずれかの値を予測値ｘ’nとしてスイッチ２に出力するとともに、プリアンブル部を再生しているときに、その予測値ｘ’nが最初に０ではない値（１または−１）になるまで、フラグ信号ＦＬＧとして０をスイッチ２に出力し、予測値ｘ’nが１または−１になると、以後プリアンブル部が終了するまで、継続してフラグ信号ＦＬＧとして１をスイッチ２に供給し、さらに、プリアンブル部の再生が終わると、次のデータ部では、スイッチ２にフラグ信号ＦＬＧとして０を継続的に供給する。
【００８３】
そして、スイッチ２は、フラグ信号ＦＬＧの値が１である場合、判定回路１からの予測値を選択し、フラグ信号ＦＬＧの値が０である場合、判定回路２１からの予測値を選択する。
【００８４】
このようにすることにより、符号が最初に０以外に判定されるまで待機状態となるので、検出周期が狭くなり、高速追従が可能となる。
【００８５】
図６は、情報検出回路１０４のさらに他の構成例を示している。この情報検出回路１０４は、図２の情報検出回路１０４の閾値発生回路６を省略するとともに、図２の判定回路１の代わりに比較器３１と判定回路３２（予測値算出手段）を設けたものであるので、比較器３１と判定回路３２についてだけ説明する。
【００８６】
比較器３１は、サンプリングされた再生信号の値ｙnが０以上である場合、１を判定回路３２に出力し、そうでない場合（ｙn＜０の場合）、−１を出力する（即ち、２値判定する）。
【００８７】
判定回路３２は、時刻ｎが０である場合（ｎ＝０の場合）、予測値ｘ’nとして、比較器３１より供給された値（ｘsgn）をスイッチ２に出力し、そうでない場合（ｎ＞０の場合）、１クロック前の予測値ｘ’n-1が０であるとき、遅延回路５より供給される２クロック前の予測値ｘ’n-2の正負を反転させた値（−ｘ’n-2）を、予測値ｘ’nとして出力し、１クロック前の予測値ｘ’n-1が０ではないとき、０を予測値ｘ’nとして出力する。
【００８８】
上述のようにパターンが｛・・・，０，１，０，−１，０，・・・｝である符号を再生している場合、即ち、プリアンブル部を再生している場合、最初の符号の値が１、または−１と判れば、それ以降の符号の値を、値ｙnに拘わらず、順次設定することができる。このようにすることにより、ｎ≠０のときに実際には判定を行っていないので、判定誤りを抑制することができる。
【００８９】
図７は、情報検出回路１０４のさらに他の構成例を示している。この情報検出回路１０４は、図６の情報検出回路１０４の比較器３１を省略するとともに、図６の判定回路３２の代わりに判定回路４２（予測値算出手段）を設けたものであるので、判定回路４２についてだけ説明する。
【００９０】
判定回路４２は、状態変数ｓｐを保持しており、ｓｐの初期値を０に設定し、その後、ｓｐが０である場合、判定回路３からの値ｘ’n（＝ｘsgn）が０でないとき、その値ｘsgnを予測値ｘ’nとしてスイッチ２に出力した後、ｓｐの値を１に設定し、判定回路３からの値ｘsgnが０であるとき、そのまま何もせず、ｓｐが０ではない場合、１クロック前の予測値ｘ’n-1が０であるとき、２クロック前の予測値ｘ’n-2の正負（極性）を反転させた値（−ｘ’n-2）を、予測値ｘ’nとして出力し、１クロック前の予測値ｘ’n-1が０ではないとき、値０を予測値ｘ’nとして出力する。
【００９１】
このようにすることにより、プリアンブル部を再生しているときに判定回路３により予測値が最初に１または−１と判定されるまで待機状態となり、ｎ≠０のときの判定誤りを抑制することができるとともに、検出周期が狭くなり、さらに高速追従が可能となる。
【００９２】
なお、図８は、図７の構成例において、最初に符号が０と判定され、その次の符号が−１と判定されたときの位相誤差Δτnおよびレベル誤差Δγnの一例を示している。
【００９３】
図９は、情報検出回路１０４のさらに他の構成例を示している。この情報検出回路１０４においては、判定回路３は、サンプリングされた再生信号の値ｙnに応じて、１，０，−１の３値のいずれかを予測値ｘ’nとして演算回路１６，１７に出力する（即ち、３値判定する）ようになされている。
【００９４】
演算回路１６は、サンプリングされた再生信号の値ｙnと、判定回路３からの予測値ｘ’nから、値（ｙn-1・ｘ’n−ｙn・ｘ’n-1）を演算し、スイッチ５５（選択手段）に出力するようになされている。
【００９５】
演算回路１７は、サンプリングされた再生信号の値ｙnと、判定回路３からの予測値ｘ’nから、値（（ｙn-1−ｘ’’n-1）・ｘ’n-1＋（ｙn−ｘ’’n）・ｘ’n）を演算し、スイッチ６２（選択手段）に出力するようになされている。
【００９６】
比較器５１は、サンプリングされた再生信号の値ｙnが０以上であるとき、１を判定回路５２（予測値算出手段）に出力し、ｙn＜０であるとき、−１を出力する（即ち、２値判定する）ようになされている。
【００９７】
判定回路５２は、時刻ｎが０であるとき、比較器５１からの値（ｘsgn）を予測値ｘ’Lとして乗算器５３と遅延回路５４に出力し、時刻ｎが０ではないとき、遅延回路５４からの値の正負を反転させた値（−ｘ’L-1）を、予測値ｘ’Lとして、出力するようになされている。
【００９８】
乗算器５３は、奇数番目（第（２ｋ＋１）番目）にサンプリングされた再生信号の値ｙ2k+1と、判定回路５２からの予測値ｘ’Lの積（ｙ2k+1・ｘ’L）を計算し、その計算結果をスイッチ５５に出力するようになされている。
【００９９】
遅延回路５４は、サンプリングに使用するクロック信号ＣＬＫ（図１０（Ｂ））の２倍の周期のクロック信号ＣＬＫ２（図１０（Ｆ））で動作し、判定回路５２からの予測値ｘ’Lを保持し、次のクロックで判定回路５２に出力するようになされている。
【０１００】
スイッチ５５は、記録媒体１２１のプリアンブル部に配置されている所定のパターンの符号が再生されている間、乗算器５３からの値（ｙ2k+1・ｘ’L）を位相誤差Δτnとして制御回路１０５に出力し、その後、データの再生時には、演算回路１６からの位相誤差Δτnを出力するようになされている。
【０１０１】
比較器５６は、サンプリングされた再生信号の値ｙnが０以上であるとき、１を判定回路５７（予測値算出手段）に出力し、ｙn＜０であるとき、−１を出力する（即ち、２値判定する）ようになされている。
【０１０２】
判定回路５７は、時刻ｎが０であるとき、比較器５６からの値（ｘsgn2）を予測値ｘ’Mとして乗算器５８と遅延回路５９に出力し、時刻ｎが０ではないとき、遅延回路５９からの値の正負を反転させた値（−ｘ’M-1）を、予測値ｘ’Mとして出力するようになされている。
【０１０３】
減算器６０は、偶数番目（第２ｋ番目）にサンプリングされた再生信号の値ｙ2kから、定数発生回路６１より供給された再生信号の波高値の絶対値Ｒを減算し、その計算結果（ｙ2k−Ｒ）を乗算器５８に出力するようになされている。
【０１０４】
乗算器５８は、減算器６０からの値（ｙ2k−Ｒ）と判定回路５７からの予測値ｘ’Mの積（（ｙ2k−Ｒ）・ｘ’M）を計算し、その計算結果をスイッチ６２に出力するようになされている。
【０１０５】
遅延回路５９は、サンプリングに使用するクロック信号ＣＬＫ（図１０（Ｂ））の２倍の周期で、かつ、クロック信号ＣＬＫ２と半周期分だけ位相をずらしたクロック信号ＣＬＫ３（図１０（Ｉ））で動作し、判定回路５７からの予測値ｘ’Mを保持し、次のクロックで判定回路５７に出力するようになされている。
【０１０６】
スイッチ６２は、記録媒体１２１のプリアンブル部に配置されている所定のパターンの符号が再生されている間、乗算器５８からの値（（ｙ2k−Ｒ）・ｘ’M）をレベル誤差Δγnとして制御回路１０５に出力し、その後、データの再生時には、演算回路１７からのレベル誤差Δγnを出力するようになされている。
【０１０７】
例えば、図１０（Ａ）に示すように、上述のパターン｛・・・，０，１，０，−１，０，・・・｝に対応する再生信号ｙをサンプリングした値ｙnが供給された場合、この情報検出回路１０４は、図１０（Ｄ）に示す位相誤差Δτnと図１０（Ｈ）に示すレベル誤差Δγnを制御回路１０５に出力する。なお、図１０（Ｃ）に示すｘnは、予測値ではなく、サンプリングされた値に対応するデータの値を示している。即ち、このｘnは、位相誤差Δτnとレベル誤差Δγnの算出に使用されない。
【０１０８】
このとき、図１０（Ｂ）のＣＬＫ１（ｎ＝０）においては、比較器５１は、図１０（Ａ）に示すようにｙnが正の値であるので、ｘsgnとして１を出力する。そして、図１０（Ｂ）のＣＬＫ２（ｎ＝１）、即ち、図１０（Ｆ）のＣＬＫ２１（ｋ＝０）においては、判定回路５２は、遅延回路５４の初期値である１を反転させた値である−１を出力するので、位相誤差Δτnとして、図１０（Ｄ）に示すように−ｙ1（＝ｙ2k+1・（−１））が出力される。次に、図１０（Ｆ）のＣＬＫ２２（ｋ＝１）、即ち、図１０（Ｂ）のＣＬＫ４（ｎ＝３）においては、判定回路５２は、１クロック前の予測値ｘ’L-1である−１を反転させた値である１を出力するので、位相誤差Δτnとして、ｙ3（＝ｙ2k+1・１）が出力される。
【０１０９】
一方、図１０（Ｂ）のＣＬＫ１（ｎ＝０）、即ち、図１０（Ｉ）のＣＬＫ３１（ｋ＝０）においては、比較器５６は、図１０（Ａ）に示すようにｙnが正の値であるので、ｘsgn2として１を出力する。このとき、レベル誤差Δγnとして、図１０（Ｈ）に示すようにｙ0−Ｒ（＝（ｙ2k−Ｒ）・１）が出力される。次に、図１０（Ｉ）のＣＬＫ３２（ｋ＝１）、即ち、図１０（Ｂ）のＣＬＫ３（ｎ＝２）においては、判定回路５７は、１クロック前の予測値ｘ’M-1である１を反転させた値である−１を出力するので、レベル誤差Δγnとして、−ｙ2＋Ｒ（＝（ｙ2k−Ｒ）・（−１））が出力される。さらに、図１０（Ｉ）のＣＬＫ３３（ｋ＝２）、即ち、図１０（Ｂ）のＣＬＫ５（ｎ＝４）においては、判定回路５７は、１クロック前の予測値ｘ’M-1である−１を反転させた値である１を出力するので、レベル誤差Δγnとして、ｙ4−Ｒ（＝（ｙ2k−Ｒ）・１）が出力される。
【０１１０】
このようにすることにより、上述のパターン｛・・・，０，１，０，−１，０，・・・｝に対応する再生信号ｙをサンプリングした値ｙnから、位相誤差Δτnとレベル誤差Δγnを算出する回路は、サンプリングのクロック信号ＣＬＫの２倍の周期のクロック信号ＣＬＫ２，ＣＬＫ３で動作するので、低速、低消費電力の回路を構成することができる。
【０１１１】
図１１は、この情報検出回路１０４を利用した場合の、判定誤り時における位相誤差の収束の様子の一例を示している。このように、この情報検出回路１０４を利用することにより、図２の情報検出回路１０４を利用した場合（図４）と同様に、図１５の場合より早く、位相誤差を整数周期（図１１の場合、１周期または−１周期）に収束させることができる。
【０１１２】
図１２は、情報検出回路１０４のさらに他の構成例を示している。この情報検出回路１０４は、図９の情報検出回路１０４の比較器５１，５６を省略し、図９の判定回路５２，５７を判定回路７１，７２（予測値算出手段）に変更したものであるので、判定回路７１，７２についてだけ説明する。
【０１１３】
判定回路７１は、状態変数ｓｐを保持しており、ｓｐの初期値を０に設定し、その後、ｓｐが０である場合、判定回路３からの値ｘsgnが０でないとき、その値ｘsgnを予測値ｘ’Lとして乗算器５３と遅延回路５４に出力した後、ｓｐの値を１に設定する。また、判定回路７１は、判定回路３からの値ｘsgnが０であるとき、そのまま何もせず、ｓｐが０ではない場合、１クロック（ＣＬＫ２の１クロック）前の予測値ｘ’L-1の正負を反転させた値（−ｘ’L-1）を、予測値ｘ’Lとして出力する。
【０１１４】
判定回路７２は、状態変数ｓｐを保持しており、ｓｐの初期値を０に設定し、その後、ｓｐが０である場合、判定回路３からの値ｘsgnが０でないとき、その値ｘsgnを予測値ｘ’Mとして乗算器５８と遅延回路５９に出力した後、ｓｐの値を１に設定する。また、判定回路７２は、判定回路３からの値ｘsgnが０であるとき、そのまま何もせず、ｓｐが０ではない場合、１クロック（ＣＬＫ３の１クロック）前の予測値ｘ’M-1の正負を反転させた値（−ｘ’M-1）を、予測値ｘ’Mとして出力する。
【０１１５】
例えば、図１３（Ａ）に示すように、上述のパターン｛・・・，０，１，０，−１，０，・・・｝に対応する再生信号ｙをサンプリングした値ｙnが供給された場合、この情報検出回路１０４は、図１３（Ｄ）に示す位相誤差Δτnと図１３（Ｈ）に示すレベル誤差Δγnを制御回路１０５に出力する。
【０１１６】
このようにすることにより、上述のパターン｛・・・，０，１，０，−１，０，・・・｝に対応する再生信号ｙをサンプリングした値ｙnから、位相誤差Δτnとレベル誤差Δγnを算出する回路は、サンプリングのクロックの２倍の周期のクロックで動作するので、低速、低消費電力の回路を構成することができる。
【０１１７】
図１４は、この情報検出回路１０４を利用した場合の、位相誤差の収束の様子の一例を示している。この情報検出回路１０４においては、最初の符号を判定するとき、判定回路３により３値判定を行っているので、検出周期が狭くなり、図１４に示すように、図１１の場合より早く、位相誤差を整数周期（図１４の場合、０周期または１周期）に収束させることができる。
【０１１８】
以上のようにして、情報検出回路１０４により、サンプリングされた値ｙnより、位相誤差Δτnとレベル誤差Δγnを算出し、その値を利用して、再生信号の増幅およびサンプリングを行うので、良好に信号の処理を行うことができる。
【０１１９】
なお、上記実施の形態においては、本発明は、再生装置に応用されているが、他の装置に応用することも勿論可能である。
【０１２０】
【発明の効果】
以上のごとく、請求項１および請求項１１に記載の情報検出装置、並びに、請求項１０および請求項１９に記載の情報検出方法によれば、予め定められた所定のパターンを形成するパーシャルレスポンス形式の符号の予測値を、過去の符号の予測値に応じて算出するようにしたので、予測値の判定の誤りの発生を低減することができる。
【図面の簡単な説明】
【図１】本発明の情報検出装置を応用した再生装置の構成例を示すブロック図である。
【図２】図１の情報検出回路の一構成例を示すブロック図である。
【図３】図２の情報検出回路の動作を説明するタイミングチャートである。
【図４】図２の情報検出回路を利用した場合の、判定誤り時の位相誤差の収束の様子の一例を示す図である。
【図５】図１の情報検出回路の他の構成例を示すブロック図である。
【図６】図１の情報検出回路のさらに他の構成例を示すブロック図である。
【図７】図１の情報検出回路のさらに他の構成例を示すブロック図である。
【図８】図７の情報検出回路の動作を説明するタイミングチャートである。
【図９】図１の情報検出回路のさらに他の構成例を示すブロック図である。
【図１０】図９の情報検出回路の動作を説明するタイミングチャートである。
【図１１】図９の情報検出回路を利用した場合の、判定誤り時の位相誤差の収束の様子の一例を示す図である。
【図１２】図１の情報検出回路のさらに他の構成例を示すブロック図である。
【図１３】図１２の情報検出回路の動作を説明するタイミングチャートである。
【図１４】図１２の情報検出回路を利用した場合の、判定誤り時の位相誤差の収束の様子の一例を示す図である。
【図１５】従来の判定誤り時の位相誤差の収束の様子の一例を示す図である。
【符号の説明】
１ 判定回路， ３ 判定回路， ６ 閾値発生回路， １６，１７ 演算回路， ２１ 判定回路， ３１ 比較器， ３２ 判定回路， ４２ 判定回路， ５１ 比較器， ５２ 判定回路， ５４ 遅延回路， ５６ 比較器， ５７ 判定回路， ５９ 遅延回路， ７１，７２ 判定回路， １０２ ＶＧＡ（Variable Gain Amplifier）， １０３ サンプリング回路， １０４ 情報検出回路， １０５ 制御回路
Claims (19)
- パーシャルレスポンス形式の符号に対応するアナログ信号を所定のクロック信号に同期して処理し、そのアナログ信号のレベルまたは位相にそれぞれ対応するレベル情報または位相情報を出力する情報検出装置において、
予め定められている所定のパターンを形成するパーシャルレスポンス形式の符号の予測値を、過去の前記符号の予測値に応じて算出する予測値算出手段と、
前記アナログ信号の値と前記符号の予測値から前記レベル情報または前記位相情報を算出する情報算出手段と
を備え、
前記予測値算出手段は、１クロック前の予測値が０であるときパーシャルレスポンス形式の符号に対応するアナログ信号の値を２値判定し、前記予測値を１または−１のいずれかとし、１クロック前の符号の値が０ではないとき前記予測値を０とする
ことを特徴とする情報検出装置。 - 前記パターンは、パターン｛０，１，０，−１｝が所定の回数だけ連続して形成されるパターンである
ことを特徴とする請求項１に記載の情報検出装置。 - パーシャルレスポンス形式の符号に対応するアナログ信号の値から前記符号の予測値を算出する第２の予測値算出手段と、
予め定められている所定のパターンを形成するパーシャルレスポンス形式の符号に対応するアナログ信号が供給された場合、前記予測値算出手段による予測値を選択し、その他のパーシャルレスポンス形式の符号に対応するアナログ信号が供給された場合、前記第２の予測値算出手段による予測値を選択し、前記情報算出手段に出力する選択手段とをさらに備える
ことを特徴とする請求項１に記載の情報検出装置。 - 前記パーシャルレスポンス形式の符号は、パーシャルレスポンス（１，１）形式の符号である
ことを特徴とする請求項１に記載の情報検出装置。 - 前記予測値算出手段は、最初の符号の予測値を算出するとき、パーシャルレスポンス形式の符号に対応するアナログ信号の値を２値判定して、１または−１のいずれかの前記予測値を算出する
ことを特徴とする請求項１に記載の情報検出装置。 - 前記予測値算出手段は、２クロック前の前記予測値に対応した閾値を利用して２値判定を行う
ことを特徴とする請求項１に記載の情報検出装置。 - パーシャルレスポンス形式の符号に対応するアナログ信号の値に対して、０、１、および、−１の３値判定を行う判定手段をさらに備え、
前記予測値算出手段は、前記判定手段の判定結果が３値のうちの所定の１つの値であるとき、前記予測値を算出する
ことを特徴とする請求項１に記載の情報検出装置。 - 前記予測値算出手段は、１クロック前の予測値が０であるとき、２クロック前の前記符号の予測値の正負を反転させた値を、所定のクロックにおける前記符号の予測値として出力する
ことを特徴とする請求項１に記載の情報検出装置。 - 前記アナログ信号の振幅を調整する振幅調整手段と、
前記アナログ信号の値を所定の位相でサンプリングするサンプリング手段と、
前記レベル情報に応じて前記振幅調整手段を制御する第１の制御手段と、
前記位相情報に応じて前記サンプリング手段を制御する第２の制御手段とをさらに備える
ことを特徴とする請求項１に記載の情報検出装置。 - パーシャルレスポンス形式の符号に対応するアナログ信号を所定のクロック信号に同期して処理し、そのアナログ信号のレベルまたは位相にそれぞれ対応するレベル情報または位相情報を出力する情報検出方法において、
予め定められている所定のパターンを形成するパーシャルレスポンス形式の符号の予測値を、１クロック前の予測値が０であるときパーシャルレスポンス形式の符号に対応するアナログ信号の値を２値判定することにより１または−１のいずれかとし、１クロック前の符号の値が０ではないとき０とするように算出するステップと、
前記アナログ信号の値と前記符号の予測値から前記レベル情報または前記位相情報を算出するステップと
を備えることを特徴とする情報検出方法。 - パーシャルレスポンス形式の符号に対応するアナログ信号を所定のクロック信号に同期して処理し、そのアナログ信号のレベルまたは位相にそれぞれ対応するレベル情報または位相情報を出力する情報検出装置において、
予め定められている所定のパターンを形成するパーシャルレスポンス形式の符号の予測値を、過去の前記符号の予測値に応じて算出する予測値算出手段と、
前記アナログ信号の値と前記符号の予測値から前記レベル情報または前記位相情報を算出する情報算出手段と、
パーシャルレスポンス形式の符号に対応するアナログ信号の値に対して、０、１、および、−１の３値判定を行う判定手段と
を備え、
前記予測値算出手段は、前記判定手段の判定結果が３値のうちの所定の１つの値であるとき、前記予測値を算出する
ことを特徴とする情報検出装置。 - 前記パターンは、パターン｛０，１，０，−１｝が所定の回数だけ連続して形成されるパターンであり、
前記予測値算出手段は、そのパターンを形成するパーシャルレスポンス形式の符号の予測値を、１クロック前の前記符号の予測値に応じて算出する
ことを特徴とする請求項１１に記載の情報検出装置。 - パーシャルレスポンス形式の符号に対応するアナログ信号の値から前記符号の予測値を算出する第２の予測値算出手段と、
前記判定手段による前記判定結果が３値のうちの所定の１つの値である場合、前記予測値算出手段による予測値を選択し、前記判定結果がその他の値である場合、前記第２の予測値算出手段による予測値を選択し、前記情報算出手段に出力する選択手段と
をさらに備えることを特徴とする請求項１１に記載の情報検出装置。 - 前記パーシャルレスポンス形式の符号は、パーシャルレスポンス（１，１）形式の符号である
ことを特徴とする請求項１１に記載の情報検出装置。 - 前記予測値算出手段は、最初の符号の予測値を算出するとき、パーシャルレスポンス形式の符号に対応するアナログ信号の値を２値判定して、１または−１のいずれかの前記予測値を算出する
ことを特徴とする請求項１１に記載の情報検出装置。 - 前記予測値算出手段は、２クロック前の前記予測値に対応した閾値を利用して２値判定を行う
ことを特徴とする請求項１１に記載の情報検出装置。 - 前記予測値算出手段は、２クロック前の前記符号の予測値の正負を反転させた値を、所定のクロックにおける前記符号の予測値として出力する
ことを特徴とする請求項１１に記載の情報検出装置。 - 前記アナログ信号の振幅を調整する振幅調整手段と、
前記アナログ信号の値を所定の位相でサンプリングするサンプリング手段と、
前記レベル情報に応じて前記振幅調整手段を制御する第１の制御手段と、
前記位相情報に応じて前記サンプリング手段を制御する第２の制御手段とをさらに備え る
ことを特徴とする請求項１１に記載の情報検出装置。 - パーシャルレスポンス形式の符号に対応するアナログ信号を所定のクロック信号に同期して処理し、そのアナログ信号のレベルまたは位相にそれぞれ対応するレベル情報または位相情報を出力する情報検出方法において、
パーシャルレスポンス形式の符号に対応するアナログ信号の値に対して、０、１、および、−１の３値判定を行うステップと、
判定結果が３値のうちの所定の１つの値であるとき、予め定められている所定のパターンを形成するパーシャルレスポンス形式の符号の予測値を、過去の前記符号の予測値に応じて算出するステップと、
前記アナログ信号の値と前記符号の予測値から前記レベル情報または前記位相情報を算出するステップと
を備えることを特徴とする情報検出方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04030397A JP3650984B2 (ja) | 1997-02-25 | 1997-02-25 | 情報検出装置および方法 |
| US09/028,499 US6151365A (en) | 1997-02-25 | 1998-02-24 | Information detecting apparatus and method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04030397A JP3650984B2 (ja) | 1997-02-25 | 1997-02-25 | 情報検出装置および方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10243032A JPH10243032A (ja) | 1998-09-11 |
| JP3650984B2 true JP3650984B2 (ja) | 2005-05-25 |
Family
ID=12576860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04030397A Expired - Fee Related JP3650984B2 (ja) | 1997-02-25 | 1997-02-25 | 情報検出装置および方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6151365A (ja) |
| JP (1) | JP3650984B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000195191A (ja) * | 1998-12-28 | 2000-07-14 | Toshiba Corp | ディスク記憶装置の信号処理回路および信号処理方法 |
| US7106747B2 (en) * | 1999-11-30 | 2006-09-12 | Level 3 Communications, Llc | Systems and methods for implementing second-link routing in packet switched networks |
| US7589927B2 (en) * | 2005-08-30 | 2009-09-15 | International Business Machines Corporation | Dynamically adapting a read channel equalizer |
| CN113050019B (zh) * | 2021-03-04 | 2023-07-11 | 国网湖南省电力有限公司 | 数据驱动评估结果和检定规程融合的电压互感器评估方法及系统 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05120813A (ja) * | 1991-10-25 | 1993-05-18 | Sony Corp | 位相ロツクループ回路 |
| US5465059A (en) * | 1994-04-18 | 1995-11-07 | Silicon Systems, Inc. | Method and apparatus for timing acquisition of partial response class IV signaling |
| JP3794508B2 (ja) * | 1995-01-23 | 2006-07-05 | パイオニア株式会社 | デジタルデータ信号再生装置 |
| JP3342986B2 (ja) * | 1995-06-15 | 2002-11-11 | パイオニア株式会社 | ビタビ復号器 |
| US5808573A (en) * | 1996-08-01 | 1998-09-15 | Nec Electronics Incorporated | Methods and structure for sampled-data timing recovery with reduced complexity and latency |
-
1997
- 1997-02-25 JP JP04030397A patent/JP3650984B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-24 US US09/028,499 patent/US6151365A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6151365A (en) | 2000-11-21 |
| JPH10243032A (ja) | 1998-09-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7167328B2 (en) | Synchronizing an asynchronously detected servo signal to synchronous servo demodulation | |
| US5448424A (en) | AGC circuit and recording and reproducing apparatus using AGC circuit | |
| JP3129156B2 (ja) | 位相検出方法およびその実施装置 | |
| JPH1186449A (ja) | デジタルデータ検出システム | |
| JP4821264B2 (ja) | 同期装置、同期方法及び同期プログラム並びにデータ再生装置 | |
| JPH06295540A (ja) | ディジタル信号検出回路 | |
| JP3650984B2 (ja) | 情報検出装置および方法 | |
| JP4121503B2 (ja) | データ再生装置 | |
| US5920533A (en) | Clock signal extraction system for high density recording apparatus | |
| JP2000076805A (ja) | 拡張パーシャルレスポンスの位相同期方法、その方法を使用した位相同期回路及びリードチャネル回路 | |
| JP2001110146A (ja) | 再生装置 | |
| US20040212912A1 (en) | Method and apparatus for detecting sync mark in a disk drive | |
| JP2002358736A (ja) | データ再生装置に用いられるクロック調整装置 | |
| US5982310A (en) | Digital signal processing apparatus | |
| JP3439680B2 (ja) | ディジタル変調回路 | |
| JP2942696B2 (ja) | 光ディスクからのデータ再生システム | |
| JP3591295B2 (ja) | 再生クロック抽出装置 | |
| JP2005012557A (ja) | 信号復号装置及び方法並びに基準電圧生成装置 | |
| JP3994987B2 (ja) | 再生装置 | |
| JP2000195191A (ja) | ディスク記憶装置の信号処理回路および信号処理方法 | |
| JP4343774B2 (ja) | 再生装置 | |
| JPH09219067A (ja) | デジタル情報再生装置 | |
| JPH0793909A (ja) | 位相検出回路 | |
| JPH07211008A (ja) | ディジタル情報再生装置 | |
| JP2000011550A (ja) | 再生装置、クロック発生装置及びその方法、コンピュータ読み取り可能な記憶媒体 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041027 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041101 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041228 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050131 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050213 |
|
| LAPS | Cancellation because of no payment of annual fees |