JP3648954B2

JP3648954B2 - Semiconductor device

Info

Publication number: JP3648954B2
Application number: JP32401297A
Authority: JP
Inventors: 孝敏小林; 秀仁宮下; 力宏丸山
Original assignee: Fuji Electric Device Technology Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1997-11-26
Filing date: 1997-11-26
Publication date: 2005-05-18
Anticipated expiration: 2017-11-26
Also published as: JPH11163257A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に複数の半導体チップを並列に接続して構成される半導体装置に関する。
【０００２】
【従来の技術】
交流電源装置は一般にインバータ回路によって構成され、そのインバータ回路のスイッチング素子として各種電力用半導体装置が使用されている。このインバータ回路に使われる電力用半導体装置には、パワーＭＯＳ（Metal Oxide Semiconductor ）型ＦＥＴ（Field Effect Transistor ）、ゲート・ターンオフ・サイリスタ、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor ）などがある。ところで、大電力を扱う産業用交流電源装置では、それらの電力用半導体装置の大容量化が要求されている。このような大電力用の半導体装置は一個の半導体チップで構成することは難しいため、一般には複数の半導体チップを並列に接続して電流容量を増加させる手法が取られている。ここで、複数個の半導体チップを並列に接続して構成される半導体装置として、ＩＧＢＴモジュールの構成について説明する。
【０００３】
図１３は従来のＩＧＢＴモジュールの構成を示す回路図である。図示のＩＧＢＴモジュール１００は複数個のＩＧＢＴ１０１，１０２，・・・１０３から構成されている。各ＩＧＢＴのゲートはそれぞれゲート端子１１１に接続され、コレクタはそれぞれコレクタ端子１１２に接続され、エミッタはそれぞれエミッタ端子１１３と補助エミッタ端子１１４とに接続されている。コレクタ端子１１２およびエミッタ端子１１３は被制御電流の主回路の端子として使用され、補助エミッタ端子１１４はエミッタ端子１１３と電位的に接続されていて、ゲート端子１１１とともに制御駆動用の端子として使用され、コレクタ端子１１２、エミッタ端子１１３、ゲート端子１１１および補助エミッタ端子１１４はそれぞれパッケージのコレクタ端子、エミッタ端子、ゲート端子および補助エミッタ端子に接続される。また、各ＩＧＢＴのコレクタおよびエミッタには、コレクタ側をカソード、エミッタ側をアノードにしたフライホイールダイオード１２１，１２２，・・・１２３がそれぞれ並列に接続されている。
【０００４】
ＩＧＢＴは高入力インピーダンス特性を有するＭＯＳ型ＦＥＴと低飽和電圧特性を有するバイポーラ・トランジスタとを組み合わせたような素子であって、ゲート端子１１１と補助エミッタ端子１１４との間に制御駆動用の電圧を印加することによって各ＩＧＢＴのコレクタ・エミッタ間がそれぞれ導通し、ＩＧＢＴモジュール１００としてはオン状態となる。また、ゲート端子１１１と補助エミッタ端子１１４との間にゼロまたは負の電圧を印加することにより各ＩＧＢＴのコレクタ・エミッタ間がそれぞれ遮断し、ＩＧＢＴモジュール１００としてはオフ状態となる。このように、ゲート端子１１１と補助エミッタ端子１１４との間に印加される電圧によって、各ＩＧＢＴがそれぞれ同時に駆動制御され、ＩＧＢＴモジュール１００は一つのＩＧＢＴが有する電流容量のＩＧＢＴの個数倍の電流容量を持った一つのＩＧＢＴとして機能することになる。
【０００５】
ところで、主回路を構成する接続端子、チップと回路パターンを接続するワイヤ、および回路パターンにはインダクタンス成分が存在する。このインダクタンスは、ＩＧＢＴモジュール１００の大電流が流れる主回路では大きく影響してくる。特に、各ＩＧＢＴのゲート・エミッタ（補助エミッタ）間のインダクタンスが均等でなく、そのために各ＩＧＢＴ間でゲート・エミッタ間に印加される電圧信号にアンバランスが生じると、損失増加、発振、特定のＩＧＢＴチップの破壊などが生じてしまう。そのために、ＩＧＢＴチップの配置を工夫して、ゲート・エミッタ（補助エミッタ）間のインダクタンスが均等となるような工夫をしている。
【０００６】
【発明が解決しようとする課題】
しかしながら、大電流の仕様を満たすために、チップの数が増大してくると、パッケージの大きさ、端子配列などの制約のために、必ずしも各ＩＧＢＴのゲート・エミッタ（補助エミッタ）間のインダクタンスが均等にはならず、しかも内部配線用の端子形状が複雑になり、各エミッタから補助エミッタ端子へ通じる回路パターンへのワイヤ接続が増大するという問題点があった。
【０００７】
本発明はこのような点に鑑みてなされたものであり、内部配線の端子形状が複雑にならずに、各チップを均等に駆動することができる半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明では上記問題を解決するために、複数の半導体チップを並列に接続して構成される半導体装置において、各電極から基板上の各端子搭載部までの接続路の距離が等しくなるよう基板上に均等に配置された２ⁿ個の半導体チップと、各半導体チップの第１電極に対応する前記端子搭載部と接続される接続部が対称に配置されかつ相互に接続された第１の接続端子と、各半導体チップの第２電極に対応する前記端子搭載部と接続される接続部が対称に配置されかつ相互に接続された第２の接続端子と、各半導体チップの制御電極に対応する前記端子搭載部と接続される接続部が対称に配置されかつ相互に接続された第３の接続端子と、前記第２の接続端子が搭載される前記端子搭載部の一つに隣接配置された端子搭載部と接続される第４の接続端子と、を備えていることを特徴とする半導体装置が提供される。
【０００９】
このような半導体装置によれば、各半導体チップを均等配置したことにより各電極から各端子搭載部までのインダクタンスの分布が均等になり、さらに第１の接続端子および第２の接続端子が対称に配置した接続部を有するように構成されていることにより接続部間のインダクタンスの分布が均等になる。この状態では第２の接続端子が搭載される端子搭載部のいずれも電位的に同じになることを利用し、第３の接続端子とともに制御端子を構成する第４の接続端子は、電位的に同じになる端子搭載部のいずれか一か所にのみ接続するようにしている。これにより、各半導体チップは均等に駆動されるようになる。第４の接続端子の接続は一か所なので、第４の接続端子の接続部も一つであり、端子形状が単純化し、半田付け工程が削減される。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態を、ＩＧＢＴモジュールに適用した場合を例に図面を参照して詳細に説明する。
【００１１】
図１は本発明を適用したＩＧＢＴモジュールの動作原理を示す説明図である。図示の例では、説明を簡単にするために、４個のＩＧＢＴ１〜４を並列に接続して一つのＩＧＢＴモジュールを構成した場合を例にして説明する。各ＩＧＢＴのゲート、コレクタ、エミッタはそれぞれ並列に接続される。このとき、２個のＩＧＢＴ１，２および３，４を対にして接続し、さらにこれらの対を対にして接続するという接続方法を採る。それらの接続はワイヤ、回路パターンおよび端子により行われる。これらワイヤ、回路パターンおよび端子にはそれぞれインダクタンス成分を含んでおり、図示の例ではこれらのインダクタンス成分を考慮した接続で示している。ただし、本発明ではエミッタ側のインダクタンス成分の存在が問題であるため、コレクタ側の接続については省略してある。すなわち、各ＩＧＢＴ１〜４のエミッタ側の接続はワイヤによるインダクタンスＬ１〜Ｌ４と、そのワイヤが接続される回路パターンによるインダクタンスＬ５，Ｌ６と、その回路パターンからエミッタ端子５に接続される端子によるインダクタンスＬ７によって構成される。また、各ＩＧＢＴ１〜４のゲートはゲート端子６に接続されている。
【００１２】
ここで、ＩＧＢＴ１，２およびＩＧＢＴ３，４はそれぞれ対にされ、それらのチップ配置、ワイヤ接続および回路パターン形状は各対で同じ条件にしている。このため、ワイヤのインダクタンスＬ１〜Ｌ４については、Ｌ１＝Ｌ２＝Ｌ３＝Ｌ４となり、回路パターンのインダクタンスＬ５，Ｌ６については、Ｌ５＝Ｌ６が成り立つ。以上の条件が揃った場合、インダクタンスＬ１，Ｌ２，Ｌ５およびＬ３，Ｌ４，Ｌ６の共通接続点であるａ点およびｂ点における電位は常に等しいことになる。したがって、ａ点またはｂ点のいずれか一方に補助エミッタ端子を接続し、ゲート端子６との間に制御駆動用の電圧７を印加した場合、他方の共通接続点も補助エミッタ端子を接続した点と同じ電位になる。これは、各ＩＧＢＴ１〜４のエミッタにそれぞれ補助エミッタ端子を接続した場合と同じであり、各対の共通接続点のいずれか一つに補助エミッタ端子を接続しても、各ＩＧＢＴ１〜４を均等に駆動することができることを意味している。図示の例では、ａ点にのみ補助エミッタ端子８を接続し、他のｂ点には補助エミッタ端子８を接続していない。このように、補助エミッタ端子を一か所のみに接続したことにより、補助エミッタ端子への配線を減らすことができる。これは、ＩＧＢＴの数を増やした場合でも同じであり、補助エミッタ端子の端子形状を単純化できる。ただし、上記の条件を満たすためには、ＩＧＢＴを均等配置する必要性から、ＩＧＢＴの数は２ⁿ個にする必要がある。
【００１３】
図２はチップを搭載した状態のＩＧＢＴモジュールの内部配置例を示す平面図である。図２において、金属基板１１の上にセラミック基板１２ａ，１２ｂが被着されている。各セラミック基板１２ａ、１２ｂの表面には銅の回路パターンが形成されている。すなわち、ゲート用回路パターン１３ａ，１３ｂ、コレクタ用回路パターン１４ａ，１４ｂ、エミッタ用回路パターン１５ａ，１５ｂがある。コレクタ用回路パターン１４ａ，１４ｂには、それぞれ四つのＩＧＢＴチップ１６〜１９，２０〜２３が搭載されている。各ＩＧＢＴチップは裏面がコレクタ電極であってコレクタ用回路パターン１４ａ，１４ｂに半田付けされており、表面にはエミッタ電極およびゲート電極が配置されている。また、コレクタ用回路パターン１４ａ，１４ｂには、それぞれ四つのフライホイールダイオードチップ２４〜２７，２８〜３１も搭載されている。これらのフライホイールダイオードチップは裏面がカソード電極、表面がアノード電極である。なお、各端子が搭載される部分として、ゲート用回路パターン１３ａ，１３ｂにゲート端子搭載部３２〜３５があり、コレクタ用回路パターン１４ａ，１４ｂにコレクタ端子搭載部３６〜３９があり、エミッタ用回路パターン１５ａ，１５ｂにエミッタ端子搭載部４０〜４３および補助エミッタ端子搭載部４４があり、それぞれの搭載部には×印を付してある。
【００１４】
図３はワイヤボンディングを行った状態のＩＧＢＴモジュールの内部を示す平面図である。ワイヤボンディングは、たとえばＩＧＢＴチップ１６の場合で説明すると、ＩＧＢＴチップ１６の表面に６個設けられたエミッタ電極のそれぞれとエミッタ用回路パターン１５ａとの間をボンディングワイヤ４５で結線することによって行われる。同様に、ＩＧＢＴチップ１６の表面に２個設けられたゲート電極の一つとゲート用回路パターン１３ａとの間、さらにはフライホイールダイオードチップ２４のアノード電極とエミッタ用回路パターン１５ａとの間をボンディングワイヤで結線している。
【００１５】
次に、ゲート用回路パターン１３ａ，１３ｂのゲート端子搭載部３２〜３５、コレクタ用回路パターン１４ａ，１４ｂのコレクタ端子搭載部３６〜３９、エミッタ用回路パターン１５ａ，１５ｂのエミッタ端子搭載部４０〜４３および補助エミッタ端子搭載部４４にそれぞれ搭載される端子について説明する。
【００１６】
図４はゲート端子の外観を示す図であって、（Ａ）はゲート端子の平面図、（Ｂ）はゲート端子の側面図、（Ｃ）はゲート端子の正面図である。この図において、ゲート端子５１は平面図に示したようにコ字状に形成されたバー部材５２と、このバー部材５２から内方向へ突設された四つの接続脚部５３〜５６および上方に立ち上がっているパッケージ用ゲート端子５７とを有している。接続脚部５３はゲート用回路パターン１３ａのゲート端子搭載部３２に、接続脚部５４はゲート端子搭載部３３にそれぞれ接続され、接続脚部５５はゲート用回路パターン１３ｂのゲート端子搭載部３４に、接続脚部５６はゲート端子搭載部３５にそれぞれ接続される。
【００１７】
図５はコレクタ端子の外観を示す図であって、（Ａ）はコレクタ端子の平面図、（Ｂ）はコレクタ端子の側面図、（Ｃ）はコレクタ端子の正面図である。この図において、コレクタ端子６１はブリッジ部材６２と、その四隅に対称配置された接続脚部６３〜６６およびブリッジ部材６２の中心より横に延長されてから上方に立ち上がっているパッケージ用コレクタ端子６７とを有している。ここで、接続脚部６３はコレクタ用回路パターン１４ａのコレクタ端子搭載部３６に、接続脚部６４はコレクタ端子搭載部３７にそれぞれ接続され、接続脚部６５はコレクタ用回路パターン１４ｂのコレクタ端子搭載部３８に、接続脚部６６はコレクタ端子搭載部３９にそれぞれ接続される。
【００１８】
図６はエミッタ端子の外観を示す図であって、（Ａ）はエミッタ端子の平面図、（Ｂ）はエミッタ端子の側面図、（Ｃ）はエミッタ端子の正面図である。この図において、エミッタ端子７１も同様に、ブリッジ部材７２と、その四隅に対称配置された接続脚部７３〜７６およびブリッジ部材７２の中心より横に延長されてから上方に立ち上がっているパッケージ用エミッタ端子７７とを有している。接続脚部７３はエミッタ用回路パターン１５ａのエミッタ端子搭載部４０に、接続脚部７４はエミッタ端子搭載部４１にそれぞれ接続され、接続脚部７５はエミッタ用回路パターン１５ｂのエミッタ端子搭載部４２に、接続脚部７６はエミッタ端子搭載部４３にそれぞれ接続される。
【００１９】
図７は補助エミッタ端子の外観を示す図であって、（Ａ）は補助エミッタ端子の平面図、（Ｂ）は補助エミッタ端子の側面図、（Ｃ）は補助エミッタ端子の正面図である。この図において、補助エミッタ端子８１は、エミッタ用回路パターン１５ａの補助エミッタ端子搭載部４４の一か所だけに接続することになるので、そのための接続脚部８２とパッケージ用補助エミッタ端子８３とを有している。
【００２０】
図８はワイヤボンディング後のセラミック基板上に搭載されるときのゲート端子、コレクタ端子、エミッタ端子および補助エミッタ端子の配置を示す平面図である。コレクタ端子６１とエミッタ端子７１とは立体的な位置関係にあり、エミッタ端子７１がコレクタ端子６１の上を跨ぐように配置されている。各端子の接続脚部には×印を付してある。ゲート端子５１、コレクタ端子６１、エミッタ端子７１および補助エミッタ端子８１は図示の配置状態のままで、各端子の接続脚部をセラミック基板１２ａ，１２ｂ上の各回路パターンに設定された対応する各端子搭載部にそれぞれ搭載されることになる。すなわち、直線上に配置されたゲート端子搭載部３３、コレクタ端子搭載部３７、エミッタ端子搭載部４１、補助エミッタ端子搭載部４４、エミッタ端子搭載部４３、コレクタ端子搭載部３９、およびゲート端子搭載部３５に対応して、ゲート端子５１の接続脚部５４、コレクタ端子６１の接続脚部６４、エミッタ端子７１の接続脚部７４、補助エミッタ端子８１の接続脚部８２、エミッタ端子７１の接続脚部７６、コレクタ端子６１の接続脚部６６、およびゲート端子５１の接続脚部５６が直線上に配置され、同じく直線上に配置されたゲート端子搭載部３２、コレクタ端子搭載部３６、エミッタ端子搭載部４０、エミッタ端子搭載部４２、コレクタ端子搭載部３８、およびゲート端子搭載部３４に対応して、ゲート端子５１の接続脚部５３、コレクタ端子６１の接続脚部６３、エミッタ端子７１の接続脚部７３，７５、コレクタ端子６１の接続脚部６５、およびゲート端子５１の接続脚部５５が直線上に配置されている。
【００２１】
図９はＩＧＢＴモジュールの等価回路を示す図である。図示の回路では、ゲート回路およびフライホイールダイオードは省略し、大電流が流れる主回路および補助エミッタについて示してある。そして、主回路上に存在する各インダクタンスとその値（単位はｎＨ）とを一緒に示してある。なお、コレクタ側において、線で囲った部分はコレクタ端子６１を表し、エミッタ側において、線で囲った部分はエミッタ端子７１および補助エミッタ端子８１を表している。また、コレクタに繋がるインダクタンスはチップから端子搭載部までの回路パターンのインダクタンスである。エミッタに繋がるインダクタンスはワイヤとワイヤの接合部から端子搭載部までの回路パターンのインダクタンスである。このように、各ＩＧＢＴチップの均等配置およびエミッタ端子およびコレクタ端子の対称形状により、ワイヤ、回路パターン、および端子に存在するインダクタンスは八つの主回路にてそれぞれ同じ値になっている。これに対し、従来のＩＧＢＴモジュールでは並列に複数個接続されたＩＧＢＴチップの全体的なインダクタンスの値は問題視されるが、個々のチップに対するインダクタンスの均等配置については重要視されていないため、ＩＧＢＴチップ間にインダクタンスのアンバランスが存在し、これがＩＧＢＴチップ間で異なるゲート・エミッタ間ドロップ電圧になり、各ＩＧＢＴチップで異なる動作をすることになる。ここで、１２００Ｖ／６００ＡのＩＧＢＴモジュールについて、ゲート・エミッタ間ドロップ電圧を計算して比較したのが次の表である。
【００２２】
【表１】

【００２３】
この表においては四つのＩＧＢＴチップ（Ｑ１〜Ｑ４）のゲート・エミッタ間ドロップ電圧を従来と本発明のＩＧＢＴチップについて示している。ゲート・エミッタ間ドロップ電圧は主回路にｄｉ／ｄｔ＝３７０Ａ／μｓの電流が流れたときにエミッタ側のインダクタンスに発生する逆起電力で算出している。なお、従来のものは４個のＩＧＢＴチップを一つのセラミック基板上に搭載したものを２個並列に配置した構造のモジュールについて、一方のセラミック基板の４個のチップのドロップ電圧を算出し、本発明のものは、８個のチップのうちの４個について算出している。これにより、従来のものがチップ間で異なるゲート・エミッタ間ドロップ電圧を発生するのに対し、本発明のものはすべてのチップでゲート・エミッタ間ドロップ電圧が同じであり、各チップは均等に動作していることになる。
【００２４】
次に、１２００Ｖ／６００ＡのＩＧＢＴモジュールについて、インバータ動作時のパワー損失について従来のものと比較してみる。
図１０はＩＧＢＴモジュールのインバータ動作でのパワー損失を示した図であって、（Ａ）は６ｋＨｚ動作時のパワー損失を示し、（Ｂ）は１５ｋＨｚ動作時のパワー損失を示している。それぞれの図において、領域ａはＩＧＢＴのコレクタ・エミッタ飽和電圧Ｖ_CE(sat) での損失、領域ｂはＩＧＢＴのターンオフ時の損失、領域ｃはＩＧＢＴのターンオン時の損失、領域ｄはフリーホイールダイオードの順電圧Ｖ_F損失、領域ｅはフリーホイールダイオードの逆回復損失である。ここで、（Ａ）に示した６ｋＨｚ動作時のパワー損失を見ると、総合的には従来の５１９Ｗから４５９Ｗに低減している。これは、特に、領域ｃに示したＩＧＢＴのターンオン時の損失がほぼ半減したことによる。同様に、（Ｂ）に示した１５ｋＨｚ動作時のパワー損失の場合も、ＩＧＢＴのターンオン時の損失の低減により、９８２Ｗから７８３Ｗに低減している。
【００２５】
さらに、複数のチップを並列に接続して一つのチップとして動作させるには、各チップの特性が揃っていることが望ましい。ここで、ＩＧＢＴがオンし始めるときのパラメータであるゲート・エミッタ間しきい値電圧Ｖ_thを揃えて構成した従来構造のモジュールのＩＧＢＴチップのターンオン波形をシミュレーションした結果を図１１に示す。
【００２６】
図１１は従来構造におけるシミュレーションでのＩＧＢＴチップのターンオン波形を示す図であって、（Ａ）はゲート・エミッタ間電圧の変化を示し、（Ｂ）はコレクタ電流の変化を示している。ここでは、従来構造のモジュールの二つのＩＧＢＴチップＱ１，Ｑ２のターンオン波形をそれぞれ示しており、各ＩＧＢＴチップＱ１，Ｑ２のゲート・エミッタ間しきい値電圧Ｖ_thは８．１Ｖのものに揃えてある。図示のように、ゲート・エミッタ間しきい値電圧Ｖ_thが揃ったチップを使っても、従来構造のものでは、コレクタ電流Ｉｃおよびゲート・エミッタ間電圧Ｖ_geに大きなばらつきが生じていることが分かる。
【００２７】
これに対し、本発明構造のモジュールでは、チップＱ１，Ｑ２のゲート・エミッタ間しきい値電圧Ｖ_thが揃っている場合はもちろん、ゲート・エミッタ間電圧Ｖ_geの変化およびコレクタ電流Ｉｃの変化はチップ間でのばらつきは非常に少なくなる。ここで、ゲート・エミッタ間しきい値電圧Ｖ_thが異なるチップを使った場合のターンオン波形のシミュレーション結果を図１２に示す。
【００２８】
図１２は本発明構造におけるシミュレーションでのＩＧＢＴチップのターンオン波形を示す図であって、（Ａ）はゲート・エミッタ間電圧の変化を示し、（Ｂ）はコレクタ電流の変化を示している。ここでは、ＩＧＢＴチップＱ１にゲート・エミッタ間しきい値電圧Ｖ_th（Ｑ１）が７．１Ｖのものを使い、ＩＧＢＴチップＱ２にゲート・エミッタ間しきい値電圧Ｖ_th（Ｑ２）が８．１Ｖのものを使っている。図示のように、たとえ、ゲート・エミッタ間しきい値電圧Ｖ_thにばらつきのあるチップを使用しても、チップ間でゲート・エミッタ間電圧Ｖ_geの変化およびコレクタ電流Ｉｃの変化に大きな差は出てこない。これは、ゲート・エミッタ間しきい値電圧Ｖ_thを厳密に揃えなくても、多少のばらつきは各チップの動作にあまり影響がないことを示している。
【００２９】
【発明の効果】
以上説明したように、本発明では、チップを並列に接続して構成される半導体装置において、均等配置したチップのゲート駆動用の補助エミッタ端子を回路上の一点に接続する構成にした。これにより、補助エミッタ端子の接続は基板上の一箇所であるため、補助エミッタ端子の端子形状を単純化することができる。また、すべてのチップが均等に駆動されるために、各チップの電流バランスがとれ、半導体装置のパワー損失を低減することができる。さらに、補助エミッタ端子の半田付け箇所は一つであるため、端子の半田付け箇所が削減され、回路パターン上においても半田付けエリアを削減することができる。
【図面の簡単な説明】
【図１】本発明を適用したＩＧＢＴモジュールの動作原理を示す説明図である。
【図２】チップを搭載した状態のＩＧＢＴモジュールの内部配置例を示す平面図である。
【図３】ワイヤボンディングを行った状態のＩＧＢＴモジュールの内部を示す平面図である。
【図４】ゲート端子の外観を示す図であって、（Ａ）はゲート端子の平面図、（Ｂ）はゲート端子の側面図、（Ｃ）はゲート端子の正面図である。
【図５】コレクタ端子の外観を示す図であって、（Ａ）はコレクタ端子の平面図、（Ｂ）はコレクタ端子の側面図、（Ｃ）はコレクタ端子の正面図である。
【図６】エミッタ端子の外観を示す図であって、（Ａ）はエミッタ端子の平面図、（Ｂ）はエミッタ端子の側面図、（Ｃ）はエミッタ端子の正面図である。
【図７】補助エミッタ端子の外観を示す図であって、（Ａ）は補助エミッタ端子の平面図、（Ｂ）は補助エミッタ端子の側面図、（Ｃ）は補助エミッタ端子の正面図である。
【図８】ワイヤボンディング後のセラミック基板上に搭載されるときのゲート端子、コレクタ端子、エミッタ端子および補助エミッタ端子の配置を示す平面図である。
【図９】ＩＧＢＴモジュールの等価回路を示す図である。
【図１０】ＩＧＢＴモジュールのインバータ動作でのパワー損失を示した図であって、（Ａ）は６ｋＨｚ動作時のパワー損失を示し、（Ｂ）は１５ｋＨｚ動作時のパワー損失を示している。
【図１１】従来構造におけるシミュレーションでのＩＧＢＴチップのターンオン波形を示す図であって、（Ａ）はゲート・エミッタ間電圧の変化を示し、（Ｂ）はコレクタ電流の変化を示している。
【図１２】本発明構造におけるシミュレーションでのＩＧＢＴチップのターンオン波形を示す図であって、（Ａ）はゲート・エミッタ間電圧の変化を示し、（Ｂ）はコレクタ電流の変化を示している。
【図１３】従来のＩＧＢＴモジュールの構成を示す回路図である。
【符号の説明】
１１金属基板
１２ａ，１２ｂセラミック基板
１３ａ，１３ｂゲート用回路パターン
１４ａ，１４ｂコレクタ用回路パターン
１５ａ，１５ｂエミッタ用回路パターン
１６〜２３ＩＧＢＴチップ
２４〜３１フライホイールダイオードチップ
３２〜３５ゲート端子搭載部
３６〜３９コレクタ端子搭載部
４０〜４３エミッタ端子搭載部
４４補助エミッタ端子搭載部
４５ボンディングワイヤ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly to a semiconductor device configured by connecting a plurality of semiconductor chips in parallel.
[0002]
[Prior art]
An AC power supply device is generally composed of an inverter circuit, and various power semiconductor devices are used as switching elements of the inverter circuit. Power semiconductor devices used in this inverter circuit include power MOS (Metal Oxide Semiconductor) type FET (Field Effect Transistor), gate turn-off thyristor, insulated gate bipolar transistor (IGBT), etc. . By the way, in an industrial AC power supply apparatus that handles large power, it is required to increase the capacity of these power semiconductor devices. Since it is difficult to configure such a high power semiconductor device with a single semiconductor chip, generally, a method of increasing a current capacity by connecting a plurality of semiconductor chips in parallel is employed. Here, the configuration of the IGBT module will be described as a semiconductor device configured by connecting a plurality of semiconductor chips in parallel.
[0003]
FIG. 13 is a circuit diagram showing a configuration of a conventional IGBT module. The illustrated IGBT module 100 includes a plurality of

IGBTs

101, 102,... 103. The gate of each IGBT is connected to the gate terminal 111, the collector is connected to the collector terminal 112, and the emitter is connected to the emitter terminal 113 and the auxiliary emitter terminal 114, respectively. The collector terminal 112 and the emitter terminal 113 are used as terminals of the main circuit of the controlled current, the auxiliary emitter terminal 114 is connected to the emitter terminal 113 in potential, and is used as a control drive terminal together with the gate terminal 111, Collector terminal 112, emitter terminal 113, gate terminal 111 and auxiliary emitter terminal 114 are connected to the collector terminal, emitter terminal, gate terminal and auxiliary emitter terminal of the package, respectively. In addition, flywheel diodes 121, 122,... 123 each having a collector side as a cathode and an emitter side as an anode are connected in parallel to the collector and emitter of each IGBT.
[0004]
The IGBT is an element in which a MOS FET having a high input impedance characteristic and a bipolar transistor having a low saturation voltage characteristic are combined, and a voltage for control driving is applied between the gate terminal 111 and the auxiliary emitter terminal 114. By applying the voltage, the collector and the emitter of each IGBT become conductive, and the IGBT module 100 is turned on. Further, by applying a zero or negative voltage between the gate terminal 111 and the auxiliary emitter terminal 114, the collector-emitter of each IGBT is cut off, and the IGBT module 100 is turned off. In this way, the IGBTs are simultaneously driven and controlled by the voltage applied between the gate terminal 111 and the auxiliary emitter terminal 114, and the IGBT module 100 has a current capacity that is several times the current capacity of one IGBT. It will function as one IGBT with
[0005]
By the way, an inductance component exists in the connection terminal constituting the main circuit, the wire connecting the chip and the circuit pattern, and the circuit pattern. This inductance greatly affects the main circuit through which a large current flows in the IGBT module 100. In particular, when the inductance between the gate and the emitter (auxiliary emitter) of each IGBT is not uniform, and an imbalance occurs in the voltage signal applied between the gate and the emitter between the IGBTs, loss increases, oscillations, The IGBT chip is destroyed. For this purpose, the arrangement of the IGBT chip is devised so that the inductance between the gate and the emitter (auxiliary emitter) becomes uniform.
[0006]
[Problems to be solved by the invention]
However, when the number of chips increases to meet the specifications for large current, the inductance between the gate and emitter (auxiliary emitter) of each IGBT is not necessarily limited due to constraints such as package size and terminal arrangement. In addition, there is a problem that the terminal shape for internal wiring is not uniform, and the wire connection to the circuit pattern leading from each emitter to the auxiliary emitter terminal is increased.
[0007]
The present invention has been made in view of these points, and an object of the present invention is to provide a semiconductor device that can drive each chip evenly without complicating the terminal shape of the internal wiring.
[0008]
[Means for Solving the Problems]
In the present invention, in order to solve the above problem, in a semiconductor device configured by connecting a plurality of semiconductor chips in parallel, the distances of the connection paths from each electrode to each terminal mounting portion on the substrate are equalized on the substrate. 2 ⁿ semiconductor chips that are evenly arranged, and first connection terminals in which connection parts connected to the terminal mounting parts corresponding to the first electrodes of the semiconductor chips are arranged symmetrically and connected to each other And second connection terminals connected symmetrically to the terminal mounting portions corresponding to the second electrodes of the respective semiconductor chips and connected to each other, and the corresponding control electrodes of the respective semiconductor chips. A third connection terminal in which connection portions connected to the terminal mounting portion are arranged symmetrically and connected to each other, and a terminal arranged adjacent to one of the terminal mounting portions on which the second connection terminal is mounted The fourth connected to the mounting part A semiconductor device characterized by comprising a connection terminal, is provided.
[0009]
According to such a semiconductor device, the distribution of the inductance from each electrode to each terminal mounting portion is made uniform by arranging each semiconductor chip evenly, and the first connection terminal and the second connection terminal are symmetrical. By being configured to have the arranged connection portions, the inductance distribution between the connection portions becomes uniform. In this state, utilizing the fact that all of the terminal mounting portions on which the second connection terminals are mounted are the same in potential, the fourth connection terminal constituting the control terminal together with the third connection terminal is The connection is made only to one of the same terminal mounting parts. As a result, the semiconductor chips are driven evenly. Since the connection of the fourth connection terminal is one place, the connection portion of the fourth connection terminal is also one, the terminal shape is simplified, and the soldering process is reduced.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of the present invention will be described in detail with reference to the drawings, taking as an example a case where the present invention is applied to an IGBT module.
[0011]
FIG. 1 is an explanatory diagram showing the operation principle of an IGBT module to which the present invention is applied. In the illustrated example, in order to simplify the description, a case where one IGBT module is configured by connecting four IGBTs 1 to 4 in parallel will be described as an example. The gate, collector, and emitter of each IGBT are connected in parallel. At this time, a connection method is adopted in which two

IGBTs

1, 2 and 3, 4 are connected in pairs, and these pairs are connected in pairs. These connections are made by wires, circuit patterns and terminals. Each of these wires, circuit patterns, and terminals includes an inductance component, and in the example shown in the figure, the connection is shown in consideration of these inductance components. However, in the present invention, since the presence of the inductance component on the emitter side is a problem, the connection on the collector side is omitted. That is, the connections on the emitter side of the IGBTs 1 to 4 are inductances L1 to L4 by wires, inductances L5 and L6 by circuit patterns to which the wires are connected, and inductances L7 by terminals connected to the emitter terminals 5 from the circuit patterns. Consists of. The gates of the IGBTs 1 to 4 are connected to the gate terminal 6.
[0012]
Here, the

IGBTs

1 and 2 and the IGBTs 3 and 4 are paired, and the chip arrangement, wire connection, and circuit pattern shape are the same for each pair. Therefore, L1 = L2 = L3 = L4 for the wire inductances L1 to L4, and L5 = L6 holds for the inductances L5 and L6 of the circuit pattern. When the above conditions are met, the potentials at points a and b, which are common connection points of the inductances L1, L2, L5 and L3, L4, L6, are always equal. Therefore, when the auxiliary emitter terminal is connected to either the point a or the point b and the control drive voltage 7 is applied to the gate terminal 6, the other common connection point is also connected to the auxiliary emitter terminal. And the same potential. This is the same as the case where the auxiliary emitter terminals are connected to the emitters of the IGBTs 1 to 4, respectively. Even if the auxiliary emitter terminal is connected to any one of the common connection points of each pair, the IGBTs 1 to 4 are equally distributed. It can be driven to. In the illustrated example, the auxiliary emitter terminal 8 is connected only to the point a, and the auxiliary emitter terminal 8 is not connected to the other point b. Thus, by connecting the auxiliary emitter terminal only at one place, the wiring to the auxiliary emitter terminal can be reduced. This is the same even when the number of IGBTs is increased, and the terminal shape of the auxiliary emitter terminal can be simplified. However, in order to satisfy the above condition, the number of IGBTs needs to be 2 ⁿ because the IGBTs need to be arranged uniformly.
[0013]
FIG. 2 is a plan view showing an internal arrangement example of the IGBT module in a state where the chip is mounted. In FIG. 2,

ceramic substrates

12 a and 12 b are attached on a metal substrate 11. Copper circuit patterns are formed on the surfaces of the

ceramic substrates

12a and 12b. That is, there are

gate circuit patterns

13a and 13b,

collector circuit patterns

14a and 14b, and

emitter circuit patterns

15a and 15b. Four IGBT chips 16 to 19 and 20 to 23 are mounted on the

collector circuit patterns

14a and 14b, respectively. Each IGBT chip has a collector electrode on the back surface and is soldered to the

collector circuit patterns

14a and 14b, and an emitter electrode and a gate electrode are arranged on the surface. Further, four flywheel diode chips 24 to 27 and 28 to 31 are also mounted on the

collector circuit patterns

14a and 14b, respectively. These flywheel diode chips have a cathode electrode on the back surface and an anode electrode on the surface. As the portions where the respective terminals are mounted, the

gate circuit patterns

13a and 13b have gate terminal mounting portions 32 to 35, and the

collector circuit patterns

14a and 14b have collector terminal mounting portions 36 to 39, which are emitter circuits. The

patterns

15a and 15b include emitter terminal mounting portions 40 to 43 and auxiliary emitter terminal mounting portions 44, and each mounting portion is marked with a cross.
[0014]
FIG. 3 is a plan view showing the inside of the IGBT module in a state where wire bonding is performed. For example, in the case of the IGBT chip 16, the wire bonding is performed by connecting each of six emitter electrodes provided on the surface of the IGBT chip 16 and the emitter circuit pattern 15a with a bonding wire 45. Similarly, a bonding wire is provided between one of the two gate electrodes provided on the surface of the IGBT chip 16 and the gate circuit pattern 13a, and further between the anode electrode of the flywheel diode chip 24 and the emitter circuit pattern 15a. It is connected with.
[0015]
Next, the gate terminal mounting portions 32 to 35 of the

gate circuit patterns

13a and 13b, the collector terminal mounting portions 36 to 39 of the

collector circuit patterns

14a and 14b, and the emitter terminal mounting portions 40 to 43 of the

emitter circuit patterns

15a and 15b. The terminals mounted on the auxiliary emitter terminal mounting portion 44 will be described.
[0016]
4A and 4B are views showing the appearance of the gate terminal, where FIG. 4A is a plan view of the gate terminal, FIG. 4B is a side view of the gate terminal, and FIG. 4C is a front view of the gate terminal. In this figure, the gate terminal 51 includes a bar member 52 formed in a U shape as shown in the plan view, four connecting legs 53 to 56 projecting inwardly from the bar member 52, and upward. And a rising gate terminal 57 for a package. The connection leg 53 is connected to the gate terminal mounting part 32 of the gate circuit pattern 13a, the connection leg 54 is connected to the gate terminal mounting part 33, and the connection leg 55 is connected to the gate terminal mounting part 34 of the gate circuit pattern 13b. The connection legs 56 are connected to the gate terminal mounting portion 35, respectively.
[0017]
5A and 5B are views showing the external appearance of the collector terminal, wherein FIG. 5A is a plan view of the collector terminal, FIG. 5B is a side view of the collector terminal, and FIG. 5C is a front view of the collector terminal. In this figure, a collector terminal 61 includes a bridge member 62, connection leg portions 63 to 66 symmetrically arranged at the four corners thereof, and a collector terminal 67 for a package that extends laterally from the center of the bridge member 62 and rises upward. have. Here, the connection leg 63 is connected to the collector terminal mounting part 36 of the collector circuit pattern 14a, the connection leg 64 is connected to the collector terminal mounting part 37, and the connection leg 65 is mounted to the collector terminal of the collector circuit pattern 14b. The connection legs 66 are connected to the part 38 and the collector terminal mounting part 39, respectively.
[0018]
6A and 6B are views showing the appearance of the emitter terminal, wherein FIG. 6A is a plan view of the emitter terminal, FIG. 6B is a side view of the emitter terminal, and FIG. 6C is a front view of the emitter terminal. In this figure, the emitter terminal 71 is similarly the bridge member 72, the connecting legs 73 to 76 symmetrically arranged at the four corners thereof, and the emitter for the package rising upward after extending laterally from the center of the bridge member 72. Terminal 77. The connection leg 73 is connected to the emitter terminal mounting part 40 of the emitter circuit pattern 15a, the connection leg 74 is connected to the emitter terminal mounting part 41, and the connection leg 75 is connected to the emitter terminal mounting part 42 of the emitter circuit pattern 15b. The connecting leg portions 76 are connected to the emitter terminal mounting portion 43, respectively.
[0019]
7A and 7B are views showing the appearance of the auxiliary emitter terminal. FIG. 7A is a plan view of the auxiliary emitter terminal, FIG. 7B is a side view of the auxiliary emitter terminal, and FIG. 7C is a front view of the auxiliary emitter terminal. In this figure, since the auxiliary emitter terminal 81 is connected to only one portion of the auxiliary emitter terminal mounting portion 44 of the emitter circuit pattern 15a, the connection leg portion 82 and the package auxiliary emitter terminal 83 are connected to each other. Have.
[0020]
FIG. 8 is a plan view showing the arrangement of gate terminals, collector terminals, emitter terminals, and auxiliary emitter terminals when mounted on a ceramic substrate after wire bonding. The collector terminal 61 and the emitter terminal 71 are in a three-dimensional positional relationship, and the emitter terminal 71 is disposed so as to straddle the collector terminal 61. The connection leg portion of each terminal is marked with a cross. The gate terminals 51, the collector terminals 61, the emitter terminals 71, and the auxiliary emitter terminals 81 remain in the illustrated arrangement, and the corresponding connection terminals of the terminals are set to the corresponding circuit patterns on the

ceramic substrates

12a and 12b. It will be mounted on each mounting part. That is, the gate terminal mounting part 33, the collector terminal mounting part 37, the emitter terminal mounting part 41, the auxiliary emitter terminal mounting part 44, the emitter terminal mounting part 43, the collector terminal mounting part 39, and the gate terminal mounting part arranged on a straight line 35, the connecting leg 54 of the gate terminal 51, the connecting leg 64 of the collector terminal 61, the connecting leg 74 of the emitter terminal 71, the connecting leg 82 of the auxiliary emitter terminal 81, and the connecting leg of the emitter terminal 71. 76, the connecting leg 66 of the collector terminal 61 and the connecting leg 56 of the gate terminal 51 are arranged on a straight line, and the gate terminal mounting part 32, the collector terminal mounting part 36, and the emitter terminal mounting part which are also arranged on the straight line. 40, the connecting leg 5 of the gate terminal 51 corresponding to the emitter terminal mounting part 42, the collector terminal mounting part 38, and the gate terminal mounting part 34. , Connecting leg 63 of the collector terminal 61, connecting the

legs

73 and 75 of the emitter terminal 71, connecting the legs 55 of the connecting legs 65 and the gate terminal 51, collector terminal 61 are arranged on a straight line.
[0021]
FIG. 9 is a diagram showing an equivalent circuit of the IGBT module. In the illustrated circuit, the gate circuit and the flywheel diode are omitted, and the main circuit and auxiliary emitter through which a large current flows are shown. Each inductance present on the main circuit and its value (unit: nH) are shown together. On the collector side, the portion surrounded by a line represents the collector terminal 61, and on the emitter side, the portion surrounded by the line represents the emitter terminal 71 and the auxiliary emitter terminal 81. The inductance connected to the collector is the inductance of the circuit pattern from the chip to the terminal mounting portion. The inductance connected to the emitter is the inductance of the circuit pattern from the wire-to-wire junction to the terminal mounting portion. Thus, due to the uniform arrangement of the IGBT chips and the symmetrical shape of the emitter terminal and the collector terminal, the inductances present in the wires, the circuit patterns, and the terminals have the same value in the eight main circuits. In contrast, in the conventional IGBT module, the overall inductance value of a plurality of IGBT chips connected in parallel is regarded as a problem, but the equal distribution of the inductances for each chip is not considered important. There is an inductance imbalance between the chips, which results in different gate-emitter drop voltages between the IGBT chips, and each IGBT chip operates differently. Here, the following table shows a comparison of the gate-emitter drop voltage calculated for the 1200 V / 600 A IGBT module.
[0022]
[Table 1]

[0023]
In this table, the gate-emitter drop voltages of the four IGBT chips (Q1 to Q4) are shown for the conventional and the IGBT chips of the present invention. The gate-emitter drop voltage is calculated by the counter electromotive force generated in the inductance on the emitter side when a current of di / dt = 370 A / μs flows through the main circuit. Note that the conventional one calculates the drop voltage of four chips on one ceramic substrate for a module having a structure in which two IGBT chips mounted on one ceramic substrate are arranged in parallel. In the invention, four out of eight chips are calculated. As a result, the conventional one generates different gate-emitter drop voltages between chips, while the present invention has the same gate-emitter drop voltage on all chips, and each chip operates equally. Will be.
[0024]
Next, regarding the IGBT module of 1200V / 600A, the power loss during the inverter operation will be compared with the conventional one.
10A and 10B are diagrams showing power loss in the inverter operation of the IGBT module, where FIG. 10A shows power loss during 6 kHz operation, and FIG. 10B shows power loss during 15 kHz operation. In each figure, region a is a loss at the collector-emitter saturation voltage V _CE (sat) of the IGBT, region b is a loss when the IGBT is turned off, region c is a loss when the IGBT is turned on, and region d is a freewheel diode. The forward voltage V _F loss, region e, is the reverse recovery loss of the freewheel diode. Here, when the power loss at the time of 6 kHz operation | movement shown to (A) is seen, it is reducing from the conventional 519W to 459W comprehensively. This is because the loss at the turn-on time of the IGBT shown in the region c is almost halved. Similarly, in the case of the power loss at the time of 15 kHz operation shown in (B), the loss is reduced from 982 W to 783 W due to the reduction of the loss at the turn-on time of the IGBT.
[0025]
Furthermore, in order to connect a plurality of chips in parallel and operate as a single chip, it is desirable that the characteristics of each chip be uniform. Here, FIG. 11 shows the result of simulating the turn-on waveform of the IGBT chip of the module of the conventional structure configured by aligning the gate-emitter threshold voltage V _th that is a parameter when the IGBT starts to turn on.
[0026]
11A and 11B are diagrams showing a turn-on waveform of an IGBT chip in a simulation with a conventional structure, where FIG. 11A shows a change in gate-emitter voltage and FIG. 11B shows a change in collector current. Here, the turn-on waveforms of the two IGBT chips Q1 and Q2 of the module of the conventional structure are shown, respectively, and the gate-emitter threshold voltage V _th of each IGBT chip Q1 and Q2 is set to 8.1V. is there. As shown in the figure, even if a chip having a uniform gate-emitter threshold voltage V _th is used, the collector current Ic and the gate-emitter voltage V _ge vary greatly in the conventional structure. I understand.
[0027]
On the other hand, in the module of the present invention, not only when the gate-emitter threshold voltages V _th of the chips Q1, Q2 are uniform, the change of the gate-emitter voltage V _{ge and} the change of the collector current Ic are There is very little variation between chips. Here, FIG. 12 shows the simulation result of the turn-on waveform when chips having different gate-emitter threshold voltages V _th are used.
[0028]
12A and 12B are diagrams showing the turn-on waveform of the IGBT chip in the simulation of the structure of the present invention, where FIG. 12A shows the change in the gate-emitter voltage, and FIG. 12B shows the change in the collector current. Here, the IGBT chip Q1 having a gate-emitter threshold voltage V _th (Q1) of 7.1 V is used, and the IGBT chip Q2 has a gate-emitter threshold voltage V _th (Q2) of 8.1 V. I use the ones. As shown in the figure, even if chips having variations in the gate-emitter threshold voltage V _th are used, there is a large difference between the chips in the change in the gate-emitter voltage V _{ge and} the change in the collector current Ic. It does not come out. This indicates that even if the gate-emitter threshold voltages V _th are not strictly aligned, some variation does not significantly affect the operation of each chip.
[0029]
【The invention's effect】
As described above, according to the present invention, in the semiconductor device configured by connecting the chips in parallel, the auxiliary emitter terminals for driving the gates of the equally arranged chips are connected to one point on the circuit. Thereby, since the connection of an auxiliary emitter terminal is one place on a board | substrate, the terminal shape of an auxiliary emitter terminal can be simplified. In addition, since all the chips are driven equally, the current balance of each chip can be achieved, and the power loss of the semiconductor device can be reduced. Furthermore, since there is only one soldering location for the auxiliary emitter terminal, the soldering location for the terminal is reduced, and the soldering area can be reduced even on the circuit pattern.
[Brief description of the drawings]
FIG. 1 is an explanatory diagram showing an operation principle of an IGBT module to which the present invention is applied.
FIG. 2 is a plan view showing an internal arrangement example of an IGBT module in a state where a chip is mounted.
FIG. 3 is a plan view showing the inside of the IGBT module in a state where wire bonding is performed.
4A and 4B are views showing the appearance of a gate terminal, where FIG. 4A is a plan view of the gate terminal, FIG. 4B is a side view of the gate terminal, and FIG. 4C is a front view of the gate terminal.
5A and 5B are views showing the appearance of a collector terminal, wherein FIG. 5A is a plan view of the collector terminal, FIG. 5B is a side view of the collector terminal, and FIG. 5C is a front view of the collector terminal.
6A and 6B are views showing the appearance of an emitter terminal, wherein FIG. 6A is a plan view of the emitter terminal, FIG. 6B is a side view of the emitter terminal, and FIG. 6C is a front view of the emitter terminal.
7A and 7B are views showing the appearance of an auxiliary emitter terminal, wherein FIG. 7A is a plan view of the auxiliary emitter terminal, FIG. 7B is a side view of the auxiliary emitter terminal, and FIG. 7C is a front view of the auxiliary emitter terminal. .
FIG. 8 is a plan view showing an arrangement of gate terminals, collector terminals, emitter terminals and auxiliary emitter terminals when mounted on a ceramic substrate after wire bonding.
FIG. 9 is a diagram showing an equivalent circuit of the IGBT module.
FIGS. 10A and 10B are diagrams showing power loss in the inverter operation of the IGBT module, where FIG. 10A shows the power loss during 6 kHz operation, and FIG. 10B shows the power loss during 15 kHz operation.
11A and 11B are diagrams showing a turn-on waveform of an IGBT chip in a simulation of a conventional structure, where FIG. 11A shows a change in gate-emitter voltage, and FIG. 11B shows a change in collector current.
12A and 12B are diagrams showing a turn-on waveform of an IGBT chip in a simulation in the structure of the present invention, where FIG. 12A shows a change in gate-emitter voltage, and FIG. 12B shows a change in collector current.
FIG. 13 is a circuit diagram showing a configuration of a conventional IGBT module.
[Explanation of symbols]

11 Metal substrate

12a,

12b Ceramic substrate

13a, 13b

Gate circuit pattern

14a, 14b

Collector circuit pattern

15a, 15b Emitter circuit pattern 16-23 IGBT chip 24-31 Flywheel diode chip 32-35 Gate terminal mounting part 36- 39 Collector terminal mounting part 40-43 Emitter terminal mounting part 44 Auxiliary emitter terminal mounting part 45 Bonding wire

Claims

In a semiconductor device configured by connecting a plurality of semiconductor chips in parallel,
2 ⁿ semiconductor chips arranged evenly on the substrate so that the distances of the connection paths from each electrode to each terminal mounting portion on the substrate are equal;
First connection terminals in which connection portions connected to the terminal mounting portions corresponding to the first electrodes of the respective semiconductor chips are arranged symmetrically and connected to each other;
Second connection terminals in which connection portions connected to the terminal mounting portions corresponding to the second electrodes of the respective semiconductor chips are arranged symmetrically and connected to each other;
A third connection terminal in which connection portions connected to the terminal mounting portion corresponding to the control electrode of each semiconductor chip are arranged symmetrically and connected to each other;
A fourth connection terminal connected to a terminal mounting portion disposed adjacent to one of the terminal mounting portions on which the second connection terminal is mounted;
A semiconductor device comprising:

The semiconductor chip is an insulated gate bipolar transistor chip, the first connection terminal is a collector terminal, the second connection terminal is an emitter terminal, the third connection terminal is a gate terminal, and the fourth connection terminal is 2. The semiconductor device according to claim 1, wherein the semiconductor device is an auxiliary emitter terminal.

The said 1st connection terminal and the 2nd connection terminal are comprised integrally with the terminal of the package extended outside from the symmetrical center of the said connection part mutually connected. Semiconductor device.