JP3647869B2 - プラス及びマイナス電圧モードを有するデコードされたワードラインドライバ - Google Patents
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Description
発明の背景
発明の技術分野
本発明はワードライン上にプラス及びマイナス電圧の両方を供給できるメモリアレイ用のワードラインドライバに関し、詳細にはプログラムモードでマイナスの電圧を各ワードラインに供給し、リードモード中にプラスの電圧を各ワードラインに供給するフラツシュEEPROM装置に関する。
従来の技術
フラッシュEEPROMとして知られる不揮発性半導体メモリ装置において、不揮発性メモリアレイに対してデータをリード・ライトするためにプラス及びマイナスの電圧が用いられる。フラッシュEEPROM装置の不揮発性メモリアレイに対するデータリードは、プログラム及び消去モードとして知られる処理が含まれる。消去モードはアレイ全て、又は少なくともアレイの１セクタを、１つの状態に設定することを含む。この１つの状態とは、アレイ（又はセクタ）内の全セルが低い閾値を有するか、又はアレイ（又はセクタ）内の全セルが高い閾値を有する状態をいう。消去状態が、フラッシュEEPROMセルのフローティングゲートが充電された高い閾値状態か、又はフローティングゲートが放電された低い閾値状態かは、フラッシュメモリの各用途に応じて設定される。プログラミングモードはアレイ内のアドレスされた各セルのフローティングゲートを充電又は放電し、消去状態に対して逆の閾値レベルを確立することを含む。
フローティングゲートを放電するために、そのセルに関するワードラインにマイナスの電圧を供給して、放電するのが効果的なのは良く知られている。これは、電子をフローティングゲートから、セルのソース又はドレイン領域（プラスにバイアスされており電子を引きつける）に移動するのに役立つ。
ワードラインドライバは、装置の通常リードモード中にデコードされたアドレスに応答して、プラス電圧を選択されたワードラインに駆動しなければならない。選択されたワードラインにマイナス電圧も又供給できる簡単な回路をワードラインドライバに提供することは、従来から困難であることが判っている。ワードラインにマイナスの電圧を供給する従来のシステムは、ワードラインドライバを駆動するためのデコーディング機能を無効にし、選択的にマイナスの電圧を各ワードラインに供給するのが不可能であった。例えば、ヨーロッパ特許出願No.92112727.0 NON−VOLATILE SEMICONDUCTOR MEMORY DEVICE HAVING ROW DECODER発明者:Atsumi,et al.（Publication No.0525 678 A2）、及びヨーロッパ特許出願No.92830115.9、DECODER CIRCUIT CAPABLE OF TRANSFERRING POSITIVE AND NEGATIVE VOLTAGS、発明者:Gastaldi（Publication No.0 559 95 A1）を参照願いたい。これらのヨーロッパ特許出願において、プラス電圧を選択されたワードラインに通常のリードモード動作で提供し、全ワードラインにマイナスの電圧を消去モードで供給し、デコーダの選択された機能を無効にしないワードラインドライバが開示されている。これらの従来技術では、マイナスのワードライン電圧はプログラミング中に用いられない。なぜなら、デコード機能が無効にされ、マイナスのワードライン電圧は、デコード機能が必要となるプログラムモード中に供給できないからである。
プログラムモード中にマイナスの電圧を供給し、フラッシュEEPROM内のソース及び（又は）ドレインについての高電圧要求を減少する必要があるとき、ワードラインドライバの設計は難しくなる。従って、例えば、ワードラインの両端に設けられ各々デコーディング回路に接続され一方がプラス他方がマイナスの電圧用の分離ドライバが用いられた。例えば、Arakawa,U.S.Patent No.5,136,541 PROGRAMMABLE READ ONLY MEMORY USING STACKED−GATE CELL ERASABLE BY HOLE INJECTION,及びArakawa,U.S.Patent No.5,253,200 ELECTRICALLY ERASABLE AND PROGRAMMABLE READ ONLY MEMORY USING STACKED−GATE CELLは、個別のドライバの使用に基づいてワードラインをプラス及びマイナス電圧に駆動するシステムを説明している（Arakawa,U.S.Patent No.5,136,541の図３を参照願いたい）。U.S.Patent No.5,331,480 METHOD AND APPARATUS FOR EPROM NEGATIVE VOLTAGE WORDLINE DECODING発明者:Schreckは、各ワードラインがマイナス電圧状態及びプラス電圧状態でのデコーディングを提供するために、別々のマイナス電圧チャージポンプを有するシステムを説明している。しかし、１つのマイナス電圧源が複数のワードラインドライバに接続された場合、全ワードラインが同時にマイナスに駆動される。従って、Schreckの回路は実用的ではない程大きなメモリシステムとなった。なぜなら、単一チップ上に高価で複雑な多数の繰り返しチャージポンプが設けられるからである。
従って、プログラムモード中のフラッシュEEPROM装置又は他のメモリアレイのワードラインに、プラス又はマイナスの電圧を選択的に供給できる簡単な構成のワードラインドライバを提供するのが望まれている。
発明の概要
本発明はメモリアレイ内の複数のワードラインの中の選択されたワードラインを、プラス電圧と、グランドのどちからを選択するプラス電圧モード、及びマイナス電圧とグランドのどちらかを選択するマイナス電圧モードにおいて選択された電圧で駆動する装置を提供する。つまりこの発明は、プラス電圧源及びマイナス電圧源を具備することを特徴としているといえる。第１供給電圧セレクタは、前記プラス電圧モード中にプラス電圧を供給し、前記マイナス電圧モード中に例えばグランドのような第２参照電圧を提供する。第２供給電圧セレクタは、前記プラス電圧モード中にグランドのような第１参照電圧を供給し、マイナス電圧モード中にマイナス電圧を供給する。各ワードライン上のインバータドライバはワードライン選択信号を受信する入力、及び前記ワードラインに接続された出力を有する。このドライバの第１供給電圧入力は前記第１供給電圧セレクタに接続されている。このドライバの第２供給電圧入力は前記第２供給電圧セレクタに接続されている。前記インバータドライバは前記第１供給電圧入力を前記ワードライン選択信号がロー状態のとき前記ワードラインに接続し、前記第２供給電圧入力を前記ワードライン選択信号がハイ状態のとき前記ワードラインに接続する。第２フィードバックインバータは前記ワードラインに接続された入力と、前記インバータドライバの入力に接続された出力を有する。インバータドライバを介したフィードバック内に前記第２フィードバックインバータは接続され、マイナス電圧デコード中に、前記インバータドライバの入力を前記ワードライン選択信号の値に保持する。このフィードバックは又、プラス電圧デコード中に前記ワードライン選択信号の値を保持し、その結果複数のワードラインを同時に高い電圧にすることができる。
前記ワードライン選択信号はアドレスデコーダから送られる。分離回路がアドレスデコーダとインバータドライバの間に設けられ、このデコーダをマイナス電圧デコーディング状態のときに前記フィードバックインバータの出力に発生することのあるマイナス電圧から分離する。
前記インバータドライバは直列に接続されたｐ−チャンネルMOSトランジスタ及びｎ−チャンネルMOSトランジスタを具備する。前記ｎ−チャンネルMOSトランジスタは分離ｐ−ウェル内に形成される。このトランジスタはｐ−タイプウェル内に設けられるｎ−タイプソースとドレイン拡散領域を具備し、このｐ−タイプウェルはｎ−タイプウェル内に形成され、前記ｎ−タイプウェルはｐ−タイプ基板内に設けられる。前記ｎ−タイプウェルはプラス供給電圧に接続され、マイナス電圧デコーディングモード中に前記ｐ−タイプウェルを分離する。
本発明はフラッシュEEPROMメモリアレイ内のマイナスワードライン電圧プログラムモードに特に適している。従って本発明は、フラッシュEEPROMメモリアレイ内の特定ワードラインをアドレスに応じて、リードモード中にプラス電圧に駆動し、プログラムモード中にマイナスの電圧に駆動する装置として特徴づけられる。この特徴において、本システムはプラス電圧源及びマイナス電圧源を含んでいる。デコーダはアドレスを受信し、そのアドレスに応じて複数のワードライン選択信号を発生する。各ワードライン選択信号は、フラッシュEEPRO装置内の複数のワードラインの中の１ワードラインに対応する。ワードライン選択信号に対応する複数のワードラインドライバが提供される。これらのドライバは前述のように構成され、各ワードラインについて１つのデコードされたドライバ及び複数のデコードされたドライバについて１つのマイナス電圧源を使用するプラス及びマイナスのデコーディングモードが可能になる。
従って本発明は、フラッシュEEPROMに使用でき、プラス及びマイナスのデコードモードを提供する小型のデコードされたワードラインドライバを提供する。このシステムは非常に小さく、高効率で動作し、従来システムのような複雑な回路構成を必要としない。
本発明の他の特徴及び効果は発明の詳細な説明、図面及び請求の範囲により明かとなる。
【図面の簡単な説明】
図１は本発明によるプラス及びマイナス電圧ワードラインドライバを有するデコーダを含むフラッシュEEPROM装置の概略構成図。
図２は図１の装置に用いられるフラッシュEEPROMアレイの構成を示す図。
図３は本発明によるワードラインドライバの概略構成図。
図４は図３のドライバに用いられる分離ｎ−チャンネルトランジスタを示す。
図５は本発明によるワードラインドライバの電気的構成を示す図。
図６は図５のワードラインドライバに用いられる本発明によるプラス電圧モード及びマイナス電圧モードを有するデコーダの電気的構成を示す図。
図７は図６のワードラインドライバに用いられるアドレスデコーダの等価回路。
図８は図５のワードラインドライバに用いられるマイナス電圧又はグランド電位選択回路を示す。
好適実施例の詳細な説明
本発明の好適実施例を図１〜８を参照して説明する。
図１はフラッシュEEPROMアレイ100を含むフラッシュEEPROM装置を示し、このアレイ100は図２のように構成できる。フラッシュEEPROMアレイにはデコーダ101が接続され、このデコーダはプラス及びマイナス電圧ワードラインドライバを含む。モード制御回路106はマイナス電圧発生器108、プラス電圧発生器109、及び列及びバーチャルグランドデコーダ（column and virtual ground decoder）105に接続され、フラッシュEEPROM装置にリードRD、プログラムPGM、及び消去ERSモードを与える。マイナス電圧発生器108及びプラス電圧発生器109もデコーダに接続されている。
列及びバーチャルグランドデコーダ105は図示されるようにビットライン、及びマイナス電圧発生器108及びプラス電圧発生器109に接続されている。最後に、センスアンプ107及びプログラムデータ入力部103が列及びバーチャルグランドデコーダ105に接続され、アレイのプログラム及びリードに使用される。
図２は図１のシステムに用いることができるフラッシュEEPROMアレイの一実施例を示す。図２はアレイの２対の列を示し、列の各対はフラッシュEEPROMセルをドレイン・ソース・ドレイン形式で含んでいる。
従って、列の第１対は、第１ドレイン拡散ライン121、ソース拡散ライン122、及び第２ドレイン拡散ライン123を含む。WL0〜WL63は各々、列の第１対におけるセル、及び列の第２対でのセルのフローティングゲートを覆っている。図から判るように、列の第１対は、セル124、セル125、セル126、及びセル127を含む１列を含む。ワードラインWL2〜WL61に接続されているセルは図示されていない。列対120の第２列は、セル128、セル129、セル130、及びセル131を含む。アレイの同一列に沿って、列の第２対135が示されている。これは鏡像（mirror image）に配置されていることを除き、列の対120と同一構成である。
従って、セル125のような列の第１対内のトランジスタは、ドレイン拡散ライン121内のドレインとソース拡散ライン122内のソースを含んでいるのが判る。フローティングゲートは、第１ドレイン拡散ライン121とソース拡散ライン122の間のチャンネル領域を覆っている。ワードラインWL1はセル125のフローティングゲートを覆い、フラッシュEEPROMを構成している。
列対120及び列対135はアレイバーチャルグランド拡散136（ARVSS）を共用している。従って、列対120のソース拡散ライン122はグランド拡散136に接続されている。同様に、列対135のソース拡散ライン137はグランド拡散136に接続されている。
前述したように、セル列の各対120は単一金属ラインを共用している。従って、ブロック右選択トランジスタ138及びブロック左選択トランジスタ139が含まれる。トランジスタ139はドレイン拡散ライン121内のソース、金属接点140に接続されるドレイン、及びライン141上の制御信号BLTR1に接続されたゲートを含む。同様に、右選択トランジスタ138はドレイン拡散ライン123内のソース、金属接点140に接続されたドレイン、及びライン142上の制御信号BLTR0に接続されたゲートを含む。従って、トランジスタ138及び139を含む選択回路により、第１ドレイン拡散ライン121及び第２ドレイン拡散ライン123は金属ライン143（MTBL0）及び金属接点140へ選択的に接続される。これから判るように、列対135は左選択トランジスタ144及び右選択トランジスタ145を含み、これらトランジスタは金属接点146に同様に接続されている。接点146は、列対120に接続される接点140のように同一の金属ライン143に接続されている。この金属ラインは追加の選択回路により３つ以上のセル列により共用することができる。
列対は縦及び横に配置され、Ｍワードライン及び2N列で構成されるフラッシュEEPROMのアレイを提供する。このアレイはＮ金属ビットラインのみを必要とし、各ビットラインは前述のように選択回路を介してフラッシュEEPROMセルの列対に接続される。
図は２つの金属ビットライン143及び152（MTBL0〜MTBL1）に接続される４つのサブブロック120、135、150及び151のみを示しているが、アレイは要求される規模のフラッシュEEPROMメモリアレイを構成するために横及び縦に反復して設けられる。従って、ワードラインを共用する列対120及び150は、横に反復されアレイの１セグメントを提供する。
図３は本発明によるワードラインドライバの基本的構成を示すブロック図である。ワードラインドライバはインバータ300を含む駆動回路を有し、このインバータの出力はワードライン301に接続され、入力はノード302に接続されている。このインバータ300の入力は分離ｐ−ウェル内に形成されたトランジスタ303により構成される分離回路を介してデコーダからワードライン選択信号を受信する。トランジスタ303のソースはノード302に接続され、ドレインはデコード入力304に接続されている。トランジスタ303のゲートはセレクタ305に接続され、このセレクタはライン306上の信号PGMNVB又はライン307上の信号AVXを供給する。このドライバは又、分離トランジスタ303がオフのとき、ノード302のワードライン選択信号の値を保持する回路を含む。この保持回路はインバータ308により構成され、このインバータの入力はワードライン301に接続され、出力はノード302に接続されている。従って、インバータ300及び308は格納要素を形成する。
電源電圧AVX及びPGMNVBは電源選択回路309及び310を各々介して供給される。図示されてはいないが、セレクタ309及び310は複数のワードラインドライバにより共用される。
セレクタ309は、ライン325上のプラス電源電圧ＶDD、ライン311上のプラス高電圧ＶPOS、ライン312上の中間プラス電圧ＶINT＋の中の１つ又は複数の電圧、及びライン313上のグランド（参照電圧を与える）の中から信号AVXをライン307に供給する。セレクタ310は、ライン314上のマイナス電位ＶNEG、ライン315上の１つ又は複数の中間マイナス電圧ＶINT−、及びライン316上のグランド電位の中から電圧を選択する。
インバータ300は、ライン304上のデコーダからのワードライン選択信号の値に応じて、値AVX又はPGMNVBのどちらかを選択し、ワードライン301へ接続する。以下、このドライバの詳細を図５を参照して説明する。セレクタ309、310及び305は、チップ上のモード制御状態装置（mode control state machine）の制御の下に動作し、プログラムモード、リードモード、及び消去モードを確立する。
消去モード中、セレクタ309が動作し、プラス高電位ＶPOSをライン307に信号AVXとして供給しセレクタ310が動作して、グランド電位をライン306に信号PGMNVBとして供給する。選択されたワードライン（即ち消去モード中に消去されるセクタ内のワードライン）はこの例では＋12ボルト（ＶPOS）に充電され、一方、選択されなかったワードラインは接地される。
リードモード中、セレクタ309が動作し、値ＶDDを信号AVXとして供給し、セレクタ310が動作してグランド電位を供給する。
プログラムモードでは、本発明によれば、セレクタ309が動作して、信号AVXとしてグランド電位を供給し、セレクタ310が動作して信号PGMNVBとしてライン306上に信号ＶNEGを供給する。又、中間モードが存在し、このモードではセレクタ309及び310が動作して、リードモードからプログラムモードに変わるときに、以下に詳述するように、信号ＶINT＋及びＶINT−を選択する。
リード及び消去モード中にセレクタ305が動作して、信号AVXをトランジスタ303のゲートに供給し、トランジスタ303をオン状態にしておく。プログラムモードでは、ライン306上の信号PGMNVBがそのゲートに供給される。この電圧は、できる限り低く、又はノード302の値より低く設定され、トランジスタ303をオフし、ノード302をデコーダから分離する。
インバータ300及び308は直列のｎ−チャンネルトランジスタとｐ−チャンネルトランジスタにより構成される。両インバータに用いるこのｎ−チャンネルトランジスタは、トランジスタ303のように分離ウェル内に構成される。この種のｎ−チャンネルトランジスタの構造を図４に示す。詳細には、このトランジスタのゲート端子400はチャンネル領域401上に構成され、この領域401はｎ−タイプ拡散領域402と403の間に形成され、これら領域はトランジスタのドレイン及びソースとして各々動作する。ｎ−タイプ拡散領域402及び403は分離ｐ−タイプウェル404内に形成される。ｐ−タイプウェルは点405に接点を有し、この接点はライン306上のPGMNVB値に接続されている。ソース端子403は各用途に応じてライン306に接続するか又は接続しない。例えば、トランジスタ303はそのようには接続されない。
ｐ−タイプウェル404はｎ−タイプウェル406内に形成され、これはプラス電圧源ＶDDへの接点407を有する。ｎ−タイプウェル406はｐ−タイプ基板408内に形成される。この構造により、ｐ−ウェル404とｎ−ウェル406間のダイオード記号409により示されるｐ−ｎ接合が構成される。マイナス電圧がｐ−ウェル404に供給されると、この接合は逆バイアスされ、ｎ−ウェルをマイナス電圧から分離する。同様に、ダイオード記号410により示されるｐ−ｎ接合がｐ−タイプ基板とｎ−ウェル406の間に形成される。このｎ−ウェル406をプラスにバイアスすることにより、この接合410は逆バイアスされ、構造全体を基板から分離する。
図５は図３に示したワードラインドライバの電気的構成を示す。ノードAVX307、PGMNVB306、デコード入力304、及びワードライン301の参照符合は図３で用いたものと同一である。図３のインバータ300はトランジスタMP1及びMN1により構成される。トランジスタMP1は幅45ミクロン、長さ1.2ミクロンのｐ−チャンネルトランジスタである。これはｎ−ウェル内に形成され、このｎ−ウェルはライン400上の電圧AVWによりバイアスされている。ｎ−チャンネルトランジスタMN1は図４の上部に示されるように構成され、その分離ｐ−ウェルはそのソース及びライン306上の端子PGMNVBに接続されている。ｎ−チャンネルトランジスタMN1の幅は55ミクロンで長さは1.2ミクロンである。
トランジスタMP1及びMN1のゲートはノード302に接続されている。ノード302は分離トランジスタMN3（図３のトランジスタ303に対応する）のソースに接続される。分離トランジスタMN3のドレインはノード304に接続される。分離トランジスタMN3のゲートはライン402上のNVSX信号であり、このラインには図３のセレクタ305の出力が供給される。
図３のインバータ308はｐ−チャンネルトランジスタMP2及びｎ−チャンネルトランジスタMN2により構成される。ｐ−チャンネルトランジスタMP2はｎ−ウェル内に形成され、このウェルはライン400上のレベルAVWによりバイアスされている。MP2のソースはノード307に接続され、値AVXを受信する。そのドレインはノード302に接続されている。ｎ−チャンネルトランジスタMN2はドレインがノード302へ接続され、ソースがノード306に接続されそのゲートはライン301に接続されている。同様にトランジスタMP2のゲートはライン301に接続されている。トランジスタMN2の分離ｐ−ウェルはノード306に接続される。トランジスタMP2の幅は３ミクロンで、長さは４ミクロンである。又、トランジスタMN2の幅は３ミクロンで長さは４ミクロンである。
ライン304上のワードライン選択信号は、ライン403上の信号IN、ライン404上のデコード信号XR及びライン405上のXRBに応じて発生される。ライン403上の信号INは、ｎ−チャンネルトランジスタMN5のドレインに接続され、トランジスタMN5の幅は20ミクロン、長さは1.0ミクロンである。トランジスタMN5のソースはノード304に接続される。トランジスタMN5のゲートはライン404に接続されれデコード信号XRを受信する。
ライン405上のXRB信号はｎ−チャンネルトランジスタMN4のゲートに接続されるトランジスタMN4のドレインは電源電圧ＶDDに接続される。トランジスタMN4のソースはノード304に接続される。トランジスタMN4の幅は10ミクロンで長さは1.0ミクロンである。これらｎ−チャンネルトランジスタは分離ｐ−ウェル内には形成されない。なぜなら、それらは分離トランジスタMN3によりマイナス電圧から保護されているからである。
図６はライン403上に信号INを発生する回路を示す。図６において、図５に示したようなワードラインドライバのアレイが示されている。各ワードラインドライバは参照符合600Lまたは600Rが左及び右側に対して付されている。左及び右側は同一ワードラインを駆動する。電圧AVX、AVW、PGMNVB、及びNVSXは、ボックス601で示される電源選択回路により供給される。以下に説明するアドレスデコーダは右側ドライバについて信号XR（Ｎ）Ｒを発生し、左側のドライバについてXR（Ｎ）Ｌを発生し、その相補（complement）信号XR（Ｎ）BR及びXR（Ｎ）BLを発生する。
IN信号は選択回路（一般に602）によりライン403上に供給される。回路602は電源ＶDDに接続される第１供給ノード603及びセレクタ605に接続される第２供給ノード604を有し、セレクタ605は動作モードに応じてＶDDまたはグランド電位を供給する。リード及び消去モード（ポジティブデコードモード）において、ノード604は接地されている。プログラムモード（ネガティブデコードモード）において、ノード604は電源電圧ＶDDに接続される。
回路602は全ｎ−チャンネルNANDゲート構造により構成され、NANDゲートはノード603及びライン403の間に並列に接続されているトランジスタM1及びトランジスタM2を有している。トランジスタM3及びトランジスタM4はノード403及びノード604の間で直列に接続されている。トランジスタM1のゲートはデコード信号XPBに接続される。トランジスタM2のゲートはデコード信号XBL3Bに接続される。トランジスタM3のゲートはデコード信号XPに接続され、トランジスタM4のゲートはデコード信号XBL3に接続されている。トランジスタM1〜M4は全てｎ−チャンネルトランジスタで、その幅は20ミクロン、長さは0.8ミクロンである。
XP及びXPBは同一信号の真値及び相補値である。同様にXBL3及びXBL3Bは同一信号の真値及び相補値である。従って、XPとXBL3の両方がハイレベルのとき、ノード403はノード604に接続され、トランジスタM1及びM2はオフである。XP及びXBL3がローレベルのとき、ノード403はノード603に接続されトランジスタM3及びM4はオフである。XP−XPB、XBL3−XBL3B及びXR（Ｎ）L/R−XR（Ｎ）LB/RB（これらは同一信号のノーマリー真値及び相補値である）も又、XPB、XBL3B及びXR（Ｎ）LB/RBを接地させ、以下に説明す様々のモードでXP、XBL3、及びXR（Ｎ）L/Rをデコードすることによりワードラインの制御が行われる。
ワードラインドライバ600は次の３つのモードで動作する。
（Ａ）”リード”
リードモードにおいて、デコーダはプラス電圧を供給し、選択されたワードラインをＶDDに設定する。１ワードラインのみがAVXに選択され、これはＶCCに設定されている。他のワードラインはグランドに設定されたPGMNVBに設定される。この状態で、信号XP及びXPB、XBL3及びXBL3B、及びXR及びXRBは同一信号の真値及び相補値である。この状態でライン604はグランドに選択されている。
（Ｂ）”消去”
消去モードにおいて、デコーダは選択されたワードラインにプラス電圧の高い消去電圧レベルを供給する。複数のワードラインドライバ（各ワードラインドライバは８以上のワードラインを駆動できる）はAVX端子で高い消去電圧に接続される。ワードライン設定シーケンスがアドレスデコーダ入力データをラッチするために用いられる。信号XPB、XBL3B、及びXRBは接地される。図６のライン604は接地される。信号XP、XBL3、及びXRは、対応するワードラインドライバがAVXに接続されるように、デコードされ特定アドレスをラッチする。信号XRは接地されている。AVXの値はＶDDレベルから高い消去電圧に切り替わる。
（Ｃ）”プログラム”
プログラムモードにおいて、デコーダは選択されたワードラインにマイナスの電圧を供給する。ここでマイナスはPGMNVBに発生した高いマイナス電圧である。従って、選択されたワードラインはPGMNVBに接続され、一方他の全てはAVXに接続される。このプログラムシーケンスを以下に示す。
ワードライン設定モードWLSETにおいて、全ワードラインは高いリード電圧ＶDDに設定される。これを行うため、XPB、XBL3B、及びXR（Ｎ）LB/RBは接地され、信号AVXは5Vに設定され、AVWは5Vに設定され、PGMNVBは0Vに設定される。状態装置は信号XP及びXBL3を制御してINノード403にグランドを供給し、XRをハイレベルに保持することにより、アレイ内のワードラインを順番にプラスの値に設定する。
次に、ワードライン選択ステップが始まり、このステップで図６のライン604はＶDDに設定され、信号XR、XP、及びXBL3がデコードされ、１ワードラインドライバをPGMNVB電圧に接続する。従って、供給シフトステップが実行され、このステップは供給電圧AVXを＋5Vから0Vに、供給電圧PGMNVBを0Vから−8Vにシフトする。このシフトは複数のステップで実行される。
最後に、プルグラムシーケンスが実行され、このシーケンスで電圧AVXは0V、電圧AVWは3V、及びPGMNVB電圧は選択されたワードライン上の−8Vである。
リード及び消去モード中、NANDゲート回路602は通常、信号XBL3及びXPの真値及び補償値に応じて動作し、ノード604は接地されている。従って、選択されたワードライン（XRハイレベル）はライン403上の低電圧を受信し、このラインは図５のトランジスタMN5及びトランジスタMN3によりノード302へ到達する。トランジスタMP1及びMN1で構成されるインバータは、ワードライン301上の（AVX）を高い電圧に駆動する。リードまたは消去モードで選択されなかったワードラインは、ライン403上の高い電圧を受信する（又はXRをローレベルにする）。従って高い電圧がノード302へ到達し、トランジスタMP1及びMN1により反転され、ライン301上に低い電圧を供給する。
選択されたワードラインがノード306からマイナスの電圧を受信するプログラムモードにおいて、ライン403上のデコード入力信号の局性は反転されなければならない。即ち、ノード403上のハイレベルは選択されたワードラインに対応し、一方、ノード403上のローレベルは選択されなかったワードラインに対応する。この機能を実現するため、セレクタ605はプログラムモード中にＶDDをノード604に供給するよう動作し、デコード信号XPB、XBL3B、及びXRBはグランドにクランプされる。図６を参照して判るように、ノード603はプログラム期間中にノード403から切り離される。ノード403をプルアップするために、信号XP及びXBL3はハイレベルでなければならない。それらがハイレベルのとき、ＶDDがセレクタ602からノード604及びノード403に供給される。XP又はXBL3がローレベルのとき、ＶDDはノード403に接続されずノード403はフローティングである。同様に信号XRBはローレベルとなり、トランジスタMN4をオフさせ、ノード304からＶDDへの蓄積を防止する。選択されたワードラインは信号XRに応答するトランジスタMN5を介してハイレベルを通過させ、ノード302をプルアップし、その結果マイナスの電圧PGMNVBをノード306からワードライン301へ供給する。選択されなかったワードラインはAVXに接続される。従って、プラス電圧がノード304に供給されない場合、ノード302が必ずプルダウンされるよう注意しなければならない。これは以下に示す動作の注意シーケンスにより実現できる。即ち、２状態デコーダが使用され、第１状態（マイナス電圧デコード）で選択されたラインにはライン304上のハイレベルが供給され、第２状態（プラス電圧デコード）で選択されたラインにはノード304上のローレベルが供給される。
図７は図６の制御信号を供給するアドレスデコーダの等価回路である。この図から判るように、信号XR（Ｎ）Ｌ、XR（Ｎ）Ｒ、XP、及びXBL3がアドレスデコーダ700から直接供給される。信号XPB、XBL3B、XR（Ｎ）BR及びXR（Ｎ）BLライン701にアドレスデコーダ700により供給される。トランジスタ702により概略示されるプルダウン回路はライン703上のマイナス電圧デコード信号により制御される。マイナス電圧デコーディング期間中、ライン701上の信号は前述したようにプルダウンされる。
動作に関して、リードモードからプログラムモードに変わるとき、プログラム設定動作が実行され、ワードラインドライバ内のトランジスタを介して高電圧が発生するのを防止し、ワードライン選択信号の値を止めていく。このプログラム設定動作は次のステップを含む。
（１）ワードライン設定
ワードライン設定モードのとき、全てのワードラインは高いリード電圧ＶDDに設定される。これを行うため、XPB、XBL3B、及びXR（Ｎ）LB/RBは接地され、信号AVXは5Vに設定され、AVWは5Vに設定され、PGMNVBは０ボルトに設定され、状態装置は信号XP及びXBL3を制御してアレイ内のワードラインをINノード403にグランド電位を供給することによりプラスレベルに順番にフリップし、XRの値をハイレベルに保持する。これはワードラインを設定するのに必要な過渡電流の大きさを小さくするためにシーケンシャルに行われる。
（２）ワードライン選択
ワードラインが全てプラスの値に設定された後、ノードPGMNVBをそのワードラインに接続するために、１つのワードラインが選択される。この状態で、図６のライン604はＶDDに設定される。信号XRB、XBL3B、及びXR（Ｎ）LB/RBは接地される。信号XR、XP、及びXBL3は１つのワードラインドライバを選択しPGMNVBに接続されるようデコードされる。
（３）供給シフト
供給電圧AVXを＋５から０に、そして供給電圧PGMNVBを０から−８にシフトするために、シフトシーケンスが実行される。これはワードライン選択後の複数のステップを含む。先ずAVXが５ボルトから３ボルトに低められる。次にAVWが５ボルトから３ボルトに低められ、PGMNVBは０から−５ボルトに低められる。次にAVXがグランドに落とされ、AVWは３ボルトのままで、PGMNVBは−５ボルトに低められる。次にAVXは０ボルトのままで、AVWは３ボルトのままで、PGMNVBは−８ボルトに変更される。
（４）プログラム
AVXが０ボルトのとき、AVWは３ボルト、PGMNVBは−８ボルトで、プログラムサイクルが、デコーダをマイナス電圧デコードモードに設定する事により実行される。
プログラムリセットシーケンスが実行され、値PGMNVBをグランドにし、AVXを＋５ボルトに変化させることにより、プログラムモードをリードモードに戻す。プログラムリセットシーケンスにおいて、値PGMNVBは０ボルトに直接切り替わり、AVXは３ボルトに変化する。次のステップで、AVWは５ボルトに上昇する。最後に、AVXは５ボルトに上昇し、通常のリードモード用に設定された電圧のままになる。
電源電圧の緩やかなシフトがそのドライバのラッチ構造のために必要である。これは電源電圧を徐々にシフトしデータをノード302に維持するのに用いられる。
前述したように、選択されたかったワードラインの値をノード304がプルアップしない場合にノード302をプログラムモード中にプルダウンする必要がある。これはプログラム設定動作により実現され、この動作はワードライン301上の高い値を確立する。これによりトランジスタMN2をオンさせ、このトランジスタはノード302をPGMNVBの値にプルダウンする。トランジスタMN2は回路602と比較してパワーがない。従って、選択されたワードラインについて、回路602がＶDDをライン403に接続したとき、ノード302はそのドライバを十分に設定するレベルにプルアップされる。又、このドライバはローレベル入力を保持し、PGMNVBをノード302に接続する。
ノード302がマイナスにプルダウンされたときノード302をノード403から分離するようにラインNVSX上の信号が制御される。従って、プログラムモードのとき、信号NVSXはAVXからPGMNVBに変化する。PGMNVBがマイナスの時、その電圧は少なくともノード302と同じくらいマイナスであって、これによりトランジスタMN3がプログラムモード中にオフになる。しかし、プログラム設定時、ライン304上のワードライン選択信号の値はノード302に供給され、トランジスタMP2及びMN2からによって構成されるインバータにより保持される。
図８はライン306のPGMNVBにグランドレベル又はマイナス電圧を供給するための選択回路である。詳細には、マイナスチャージポンプ800は送信ゲート801を介してノード306に接続される。この送信ゲート801はｐ−チャンネルトランジスタで、約１ボルトのWELL1Vにバイアスされたｎ−ウェル内に形成され、ライン802上の信号ＶBにより制御される。トランジスタ801のソースはノード306に接続され、チャージポンプ回路800の出力はＶBがローレベルの時ノード306に接続される。WELL1Vレベルはドライバのストレスをマイナス電圧デコードのときに軽減する。
グランドが分離ｎ−チャンネルトランジスタ803を介してノード306に供給され、このトランジスタの幅は800ミクロンで、長さは1.2ミクロンである。トランジスタ803のゲートはノード804に接続される。ノード804は分離ｎ−チャンネルトランジスタ805のドレインに接続され、トランジスタ805のソースはノード306に接続される。トランジスタ805のゲートはライン806上の制御信号CTLに接続されている。ノード804は又ｐ−チャンネルトランジスタ807を介してライン809上の制御信号に接続され、この制御信号はライン806上の信号の相補信号である。ｐ−チャンネルトランジスタ807のゲートはライン808上のグランドに接続される。従って、制御信号CTLに応じて、ノード804はライン306又はライン809に接続される。通常状態で、PGMNVBはグランドに接続されている。従って、トランジスタ805はオフで、809上のCTLBはハイレベルである。これによりトランスジスタ803をオンし、ノード306をグランドにプルダウンする。CTLBがローレベルになると、マイナスの電圧がノード804に供給され、トランジスタ803をオフに保つ。信号ＶBがローレベルになり、チャージポンプ800をノード306に接続する。ノード306がローレベルになると、マイナスの電圧がノード804に供給され、トランジスタ803をオフに保つ。
以上、フラッシュEEPROM装置に適したワードラインドライバが提供され、プログラムモードでのワードライン上にマイナス電圧の使用を可能にした。この回路は多数のワードラインに用いられる単一チャージポンプの場合に効果的で、従来のものより遥かに簡単な構成である。この装置は、プログラム状態がメモリセルの放電されたフローティングゲート、つまり低閾値状態に対応するページモードプログラムフラッシュEEPROM装置に適している。
前述した本発明の好適実施例は説明を目的として示されたもので、発明を限定する意図はない。勿論、当業者は本発明に対して様々な修正及び変形を施すことができる。本発明の範囲は以下に示す請求の範囲によって定義される。
発明の技術分野
本発明はワードライン上にプラス及びマイナス電圧の両方を供給できるメモリアレイ用のワードラインドライバに関し、詳細にはプログラムモードでマイナスの電圧を各ワードラインに供給し、リードモード中にプラスの電圧を各ワードラインに供給するフラツシュEEPROM装置に関する。
従来の技術
フラッシュEEPROMとして知られる不揮発性半導体メモリ装置において、不揮発性メモリアレイに対してデータをリード・ライトするためにプラス及びマイナスの電圧が用いられる。フラッシュEEPROM装置の不揮発性メモリアレイに対するデータリードは、プログラム及び消去モードとして知られる処理が含まれる。消去モードはアレイ全て、又は少なくともアレイの１セクタを、１つの状態に設定することを含む。この１つの状態とは、アレイ（又はセクタ）内の全セルが低い閾値を有するか、又はアレイ（又はセクタ）内の全セルが高い閾値を有する状態をいう。消去状態が、フラッシュEEPROMセルのフローティングゲートが充電された高い閾値状態か、又はフローティングゲートが放電された低い閾値状態かは、フラッシュメモリの各用途に応じて設定される。プログラミングモードはアレイ内のアドレスされた各セルのフローティングゲートを充電又は放電し、消去状態に対して逆の閾値レベルを確立することを含む。
フローティングゲートを放電するために、そのセルに関するワードラインにマイナスの電圧を供給して、放電するのが効果的なのは良く知られている。これは、電子をフローティングゲートから、セルのソース又はドレイン領域（プラスにバイアスされており電子を引きつける）に移動するのに役立つ。
ワードラインドライバは、装置の通常リードモード中にデコードされたアドレスに応答して、プラス電圧を選択されたワードラインに駆動しなければならない。選択されたワードラインにマイナス電圧も又供給できる簡単な回路をワードラインドライバに提供することは、従来から困難であることが判っている。ワードラインにマイナスの電圧を供給する従来のシステムは、ワードラインドライバを駆動するためのデコーディング機能を無効にし、選択的にマイナスの電圧を各ワードラインに供給するのが不可能であった。例えば、ヨーロッパ特許出願No.92112727.0 NON−VOLATILE SEMICONDUCTOR MEMORY DEVICE HAVING ROW DECODER発明者:Atsumi,et al.（Publication No.0525 678 A2）、及びヨーロッパ特許出願No.92830115.9、DECODER CIRCUIT CAPABLE OF TRANSFERRING POSITIVE AND NEGATIVE VOLTAGS、発明者:Gastaldi（Publication No.0 559 95 A1）を参照願いたい。これらのヨーロッパ特許出願において、プラス電圧を選択されたワードラインに通常のリードモード動作で提供し、全ワードラインにマイナスの電圧を消去モードで供給し、デコーダの選択された機能を無効にしないワードラインドライバが開示されている。これらの従来技術では、マイナスのワードライン電圧はプログラミング中に用いられない。なぜなら、デコード機能が無効にされ、マイナスのワードライン電圧は、デコード機能が必要となるプログラムモード中に供給できないからである。
プログラムモード中にマイナスの電圧を供給し、フラッシュEEPROM内のソース及び（又は）ドレインについての高電圧要求を減少する必要があるとき、ワードラインドライバの設計は難しくなる。従って、例えば、ワードラインの両端に設けられ各々デコーディング回路に接続され一方がプラス他方がマイナスの電圧用の分離ドライバが用いられた。例えば、Arakawa,U.S.Patent No.5,136,541 PROGRAMMABLE READ ONLY MEMORY USING STACKED−GATE CELL ERASABLE BY HOLE INJECTION,及びArakawa,U.S.Patent No.5,253,200 ELECTRICALLY ERASABLE AND PROGRAMMABLE READ ONLY MEMORY USING STACKED−GATE CELLは、個別のドライバの使用に基づいてワードラインをプラス及びマイナス電圧に駆動するシステムを説明している（Arakawa,U.S.Patent No.5,136,541の図３を参照願いたい）。U.S.Patent No.5,331,480 METHOD AND APPARATUS FOR EPROM NEGATIVE VOLTAGE WORDLINE DECODING発明者:Schreckは、各ワードラインがマイナス電圧状態及びプラス電圧状態でのデコーディングを提供するために、別々のマイナス電圧チャージポンプを有するシステムを説明している。しかし、１つのマイナス電圧源が複数のワードラインドライバに接続された場合、全ワードラインが同時にマイナスに駆動される。従って、Schreckの回路は実用的ではない程大きなメモリシステムとなった。なぜなら、単一チップ上に高価で複雑な多数の繰り返しチャージポンプが設けられるからである。
従って、プログラムモード中のフラッシュEEPROM装置又は他のメモリアレイのワードラインに、プラス又はマイナスの電圧を選択的に供給できる簡単な構成のワードラインドライバを提供するのが望まれている。
発明の概要
本発明はメモリアレイ内の複数のワードラインの中の選択されたワードラインを、プラス電圧と、グランドのどちからを選択するプラス電圧モード、及びマイナス電圧とグランドのどちらかを選択するマイナス電圧モードにおいて選択された電圧で駆動する装置を提供する。つまりこの発明は、プラス電圧源及びマイナス電圧源を具備することを特徴としているといえる。第１供給電圧セレクタは、前記プラス電圧モード中にプラス電圧を供給し、前記マイナス電圧モード中に例えばグランドのような第２参照電圧を提供する。第２供給電圧セレクタは、前記プラス電圧モード中にグランドのような第１参照電圧を供給し、マイナス電圧モード中にマイナス電圧を供給する。各ワードライン上のインバータドライバはワードライン選択信号を受信する入力、及び前記ワードラインに接続された出力を有する。このドライバの第１供給電圧入力は前記第１供給電圧セレクタに接続されている。このドライバの第２供給電圧入力は前記第２供給電圧セレクタに接続されている。前記インバータドライバは前記第１供給電圧入力を前記ワードライン選択信号がロー状態のとき前記ワードラインに接続し、前記第２供給電圧入力を前記ワードライン選択信号がハイ状態のとき前記ワードラインに接続する。第２フィードバックインバータは前記ワードラインに接続された入力と、前記インバータドライバの入力に接続された出力を有する。インバータドライバを介したフィードバック内に前記第２フィードバックインバータは接続され、マイナス電圧デコード中に、前記インバータドライバの入力を前記ワードライン選択信号の値に保持する。このフィードバックは又、プラス電圧デコード中に前記ワードライン選択信号の値を保持し、その結果複数のワードラインを同時に高い電圧にすることができる。
前記ワードライン選択信号はアドレスデコーダから送られる。分離回路がアドレスデコーダとインバータドライバの間に設けられ、このデコーダをマイナス電圧デコーディング状態のときに前記フィードバックインバータの出力に発生することのあるマイナス電圧から分離する。
前記インバータドライバは直列に接続されたｐ−チャンネルMOSトランジスタ及びｎ−チャンネルMOSトランジスタを具備する。前記ｎ−チャンネルMOSトランジスタは分離ｐ−ウェル内に形成される。このトランジスタはｐ−タイプウェル内に設けられるｎ−タイプソースとドレイン拡散領域を具備し、このｐ−タイプウェルはｎ−タイプウェル内に形成され、前記ｎ−タイプウェルはｐ−タイプ基板内に設けられる。前記ｎ−タイプウェルはプラス供給電圧に接続され、マイナス電圧デコーディングモード中に前記ｐ−タイプウェルを分離する。
本発明はフラッシュEEPROMメモリアレイ内のマイナスワードライン電圧プログラムモードに特に適している。従って本発明は、フラッシュEEPROMメモリアレイ内の特定ワードラインをアドレスに応じて、リードモード中にプラス電圧に駆動し、プログラムモード中にマイナスの電圧に駆動する装置として特徴づけられる。この特徴において、本システムはプラス電圧源及びマイナス電圧源を含んでいる。デコーダはアドレスを受信し、そのアドレスに応じて複数のワードライン選択信号を発生する。各ワードライン選択信号は、フラッシュEEPRO装置内の複数のワードラインの中の１ワードラインに対応する。ワードライン選択信号に対応する複数のワードラインドライバが提供される。これらのドライバは前述のように構成され、各ワードラインについて１つのデコードされたドライバ及び複数のデコードされたドライバについて１つのマイナス電圧源を使用するプラス及びマイナスのデコーディングモードが可能になる。
従って本発明は、フラッシュEEPROMに使用でき、プラス及びマイナスのデコードモードを提供する小型のデコードされたワードラインドライバを提供する。このシステムは非常に小さく、高効率で動作し、従来システムのような複雑な回路構成を必要としない。
本発明の他の特徴及び効果は発明の詳細な説明、図面及び請求の範囲により明かとなる。
【図面の簡単な説明】
図１は本発明によるプラス及びマイナス電圧ワードラインドライバを有するデコーダを含むフラッシュEEPROM装置の概略構成図。
図２は図１の装置に用いられるフラッシュEEPROMアレイの構成を示す図。
図３は本発明によるワードラインドライバの概略構成図。
図４は図３のドライバに用いられる分離ｎ−チャンネルトランジスタを示す。
図５は本発明によるワードラインドライバの電気的構成を示す図。
図６は図５のワードラインドライバに用いられる本発明によるプラス電圧モード及びマイナス電圧モードを有するデコーダの電気的構成を示す図。
図７は図６のワードラインドライバに用いられるアドレスデコーダの等価回路。
図８は図５のワードラインドライバに用いられるマイナス電圧又はグランド電位選択回路を示す。
好適実施例の詳細な説明
本発明の好適実施例を図１〜８を参照して説明する。
図１はフラッシュEEPROMアレイ100を含むフラッシュEEPROM装置を示し、このアレイ100は図２のように構成できる。フラッシュEEPROMアレイにはデコーダ101が接続され、このデコーダはプラス及びマイナス電圧ワードラインドライバを含む。モード制御回路106はマイナス電圧発生器108、プラス電圧発生器109、及び列及びバーチャルグランドデコーダ（column and virtual ground decoder）105に接続され、フラッシュEEPROM装置にリードRD、プログラムPGM、及び消去ERSモードを与える。マイナス電圧発生器108及びプラス電圧発生器109もデコーダに接続されている。
列及びバーチャルグランドデコーダ105は図示されるようにビットライン、及びマイナス電圧発生器108及びプラス電圧発生器109に接続されている。最後に、センスアンプ107及びプログラムデータ入力部103が列及びバーチャルグランドデコーダ105に接続され、アレイのプログラム及びリードに使用される。
図２は図１のシステムに用いることができるフラッシュEEPROMアレイの一実施例を示す。図２はアレイの２対の列を示し、列の各対はフラッシュEEPROMセルをドレイン・ソース・ドレイン形式で含んでいる。
従って、列の第１対は、第１ドレイン拡散ライン121、ソース拡散ライン122、及び第２ドレイン拡散ライン123を含む。WL0〜WL63は各々、列の第１対におけるセル、及び列の第２対でのセルのフローティングゲートを覆っている。図から判るように、列の第１対は、セル124、セル125、セル126、及びセル127を含む１列を含む。ワードラインWL2〜WL61に接続されているセルは図示されていない。列対120の第２列は、セル128、セル129、セル130、及びセル131を含む。アレイの同一列に沿って、列の第２対135が示されている。これは鏡像（mirror image）に配置されていることを除き、列の対120と同一構成である。
従って、セル125のような列の第１対内のトランジスタは、ドレイン拡散ライン121内のドレインとソース拡散ライン122内のソースを含んでいるのが判る。フローティングゲートは、第１ドレイン拡散ライン121とソース拡散ライン122の間のチャンネル領域を覆っている。ワードラインWL1はセル125のフローティングゲートを覆い、フラッシュEEPROMを構成している。
列対120及び列対135はアレイバーチャルグランド拡散136（ARVSS）を共用している。従って、列対120のソース拡散ライン122はグランド拡散136に接続されている。同様に、列対135のソース拡散ライン137はグランド拡散136に接続されている。
前述したように、セル列の各対120は単一金属ラインを共用している。従って、ブロック右選択トランジスタ138及びブロック左選択トランジスタ139が含まれる。トランジスタ139はドレイン拡散ライン121内のソース、金属接点140に接続されるドレイン、及びライン141上の制御信号BLTR1に接続されたゲートを含む。同様に、右選択トランジスタ138はドレイン拡散ライン123内のソース、金属接点140に接続されたドレイン、及びライン142上の制御信号BLTR0に接続されたゲートを含む。従って、トランジスタ138及び139を含む選択回路により、第１ドレイン拡散ライン121及び第２ドレイン拡散ライン123は金属ライン143（MTBL0）及び金属接点140へ選択的に接続される。これから判るように、列対135は左選択トランジスタ144及び右選択トランジスタ145を含み、これらトランジスタは金属接点146に同様に接続されている。接点146は、列対120に接続される接点140のように同一の金属ライン143に接続されている。この金属ラインは追加の選択回路により３つ以上のセル列により共用することができる。
列対は縦及び横に配置され、Ｍワードライン及び2N列で構成されるフラッシュEEPROMのアレイを提供する。このアレイはＮ金属ビットラインのみを必要とし、各ビットラインは前述のように選択回路を介してフラッシュEEPROMセルの列対に接続される。
図は２つの金属ビットライン143及び152（MTBL0〜MTBL1）に接続される４つのサブブロック120、135、150及び151のみを示しているが、アレイは要求される規模のフラッシュEEPROMメモリアレイを構成するために横及び縦に反復して設けられる。従って、ワードラインを共用する列対120及び150は、横に反復されアレイの１セグメントを提供する。
図３は本発明によるワードラインドライバの基本的構成を示すブロック図である。ワードラインドライバはインバータ300を含む駆動回路を有し、このインバータの出力はワードライン301に接続され、入力はノード302に接続されている。このインバータ300の入力は分離ｐ−ウェル内に形成されたトランジスタ303により構成される分離回路を介してデコーダからワードライン選択信号を受信する。トランジスタ303のソースはノード302に接続され、ドレインはデコード入力304に接続されている。トランジスタ303のゲートはセレクタ305に接続され、このセレクタはライン306上の信号PGMNVB又はライン307上の信号AVXを供給する。このドライバは又、分離トランジスタ303がオフのとき、ノード302のワードライン選択信号の値を保持する回路を含む。この保持回路はインバータ308により構成され、このインバータの入力はワードライン301に接続され、出力はノード302に接続されている。従って、インバータ300及び308は格納要素を形成する。
電源電圧AVX及びPGMNVBは電源選択回路309及び310を各々介して供給される。図示されてはいないが、セレクタ309及び310は複数のワードラインドライバにより共用される。
セレクタ309は、ライン325上のプラス電源電圧ＶDD、ライン311上のプラス高電圧ＶPOS、ライン312上の中間プラス電圧ＶINT＋の中の１つ又は複数の電圧、及びライン313上のグランド（参照電圧を与える）の中から信号AVXをライン307に供給する。セレクタ310は、ライン314上のマイナス電位ＶNEG、ライン315上の１つ又は複数の中間マイナス電圧ＶINT−、及びライン316上のグランド電位の中から電圧を選択する。
インバータ300は、ライン304上のデコーダからのワードライン選択信号の値に応じて、値AVX又はPGMNVBのどちらかを選択し、ワードライン301へ接続する。以下、このドライバの詳細を図５を参照して説明する。セレクタ309、310及び305は、チップ上のモード制御状態装置（mode control state machine）の制御の下に動作し、プログラムモード、リードモード、及び消去モードを確立する。
消去モード中、セレクタ309が動作し、プラス高電位ＶPOSをライン307に信号AVXとして供給しセレクタ310が動作して、グランド電位をライン306に信号PGMNVBとして供給する。選択されたワードライン（即ち消去モード中に消去されるセクタ内のワードライン）はこの例では＋12ボルト（ＶPOS）に充電され、一方、選択されなかったワードラインは接地される。
リードモード中、セレクタ309が動作し、値ＶDDを信号AVXとして供給し、セレクタ310が動作してグランド電位を供給する。
プログラムモードでは、本発明によれば、セレクタ309が動作して、信号AVXとしてグランド電位を供給し、セレクタ310が動作して信号PGMNVBとしてライン306上に信号ＶNEGを供給する。又、中間モードが存在し、このモードではセレクタ309及び310が動作して、リードモードからプログラムモードに変わるときに、以下に詳述するように、信号ＶINT＋及びＶINT−を選択する。
リード及び消去モード中にセレクタ305が動作して、信号AVXをトランジスタ303のゲートに供給し、トランジスタ303をオン状態にしておく。プログラムモードでは、ライン306上の信号PGMNVBがそのゲートに供給される。この電圧は、できる限り低く、又はノード302の値より低く設定され、トランジスタ303をオフし、ノード302をデコーダから分離する。
インバータ300及び308は直列のｎ−チャンネルトランジスタとｐ−チャンネルトランジスタにより構成される。両インバータに用いるこのｎ−チャンネルトランジスタは、トランジスタ303のように分離ウェル内に構成される。この種のｎ−チャンネルトランジスタの構造を図４に示す。詳細には、このトランジスタのゲート端子400はチャンネル領域401上に構成され、この領域401はｎ−タイプ拡散領域402と403の間に形成され、これら領域はトランジスタのドレイン及びソースとして各々動作する。ｎ−タイプ拡散領域402及び403は分離ｐ−タイプウェル404内に形成される。ｐ−タイプウェルは点405に接点を有し、この接点はライン306上のPGMNVB値に接続されている。ソース端子403は各用途に応じてライン306に接続するか又は接続しない。例えば、トランジスタ303はそのようには接続されない。
ｐ−タイプウェル404はｎ−タイプウェル406内に形成され、これはプラス電圧源ＶDDへの接点407を有する。ｎ−タイプウェル406はｐ−タイプ基板408内に形成される。この構造により、ｐ−ウェル404とｎ−ウェル406間のダイオード記号409により示されるｐ−ｎ接合が構成される。マイナス電圧がｐ−ウェル404に供給されると、この接合は逆バイアスされ、ｎ−ウェルをマイナス電圧から分離する。同様に、ダイオード記号410により示されるｐ−ｎ接合がｐ−タイプ基板とｎ−ウェル406の間に形成される。このｎ−ウェル406をプラスにバイアスすることにより、この接合410は逆バイアスされ、構造全体を基板から分離する。
図５は図３に示したワードラインドライバの電気的構成を示す。ノードAVX307、PGMNVB306、デコード入力304、及びワードライン301の参照符合は図３で用いたものと同一である。図３のインバータ300はトランジスタMP1及びMN1により構成される。トランジスタMP1は幅45ミクロン、長さ1.2ミクロンのｐ−チャンネルトランジスタである。これはｎ−ウェル内に形成され、このｎ−ウェルはライン400上の電圧AVWによりバイアスされている。ｎ−チャンネルトランジスタMN1は図４の上部に示されるように構成され、その分離ｐ−ウェルはそのソース及びライン306上の端子PGMNVBに接続されている。ｎ−チャンネルトランジスタMN1の幅は55ミクロンで長さは1.2ミクロンである。
トランジスタMP1及びMN1のゲートはノード302に接続されている。ノード302は分離トランジスタMN3（図３のトランジスタ303に対応する）のソースに接続される。分離トランジスタMN3のドレインはノード304に接続される。分離トランジスタMN3のゲートはライン402上のNVSX信号であり、このラインには図３のセレクタ305の出力が供給される。
図３のインバータ308はｐ−チャンネルトランジスタMP2及びｎ−チャンネルトランジスタMN2により構成される。ｐ−チャンネルトランジスタMP2はｎ−ウェル内に形成され、このウェルはライン400上のレベルAVWによりバイアスされている。MP2のソースはノード307に接続され、値AVXを受信する。そのドレインはノード302に接続されている。ｎ−チャンネルトランジスタMN2はドレインがノード302へ接続され、ソースがノード306に接続されそのゲートはライン301に接続されている。同様にトランジスタMP2のゲートはライン301に接続されている。トランジスタMN2の分離ｐ−ウェルはノード306に接続される。トランジスタMP2の幅は３ミクロンで、長さは４ミクロンである。又、トランジスタMN2の幅は３ミクロンで長さは４ミクロンである。
ライン304上のワードライン選択信号は、ライン403上の信号IN、ライン404上のデコード信号XR及びライン405上のXRBに応じて発生される。ライン403上の信号INは、ｎ−チャンネルトランジスタMN5のドレインに接続され、トランジスタMN5の幅は20ミクロン、長さは1.0ミクロンである。トランジスタMN5のソースはノード304に接続される。トランジスタMN5のゲートはライン404に接続されれデコード信号XRを受信する。
ライン405上のXRB信号はｎ−チャンネルトランジスタMN4のゲートに接続されるトランジスタMN4のドレインは電源電圧ＶDDに接続される。トランジスタMN4のソースはノード304に接続される。トランジスタMN4の幅は10ミクロンで長さは1.0ミクロンである。これらｎ−チャンネルトランジスタは分離ｐ−ウェル内には形成されない。なぜなら、それらは分離トランジスタMN3によりマイナス電圧から保護されているからである。
図６はライン403上に信号INを発生する回路を示す。図６において、図５に示したようなワードラインドライバのアレイが示されている。各ワードラインドライバは参照符合600Lまたは600Rが左及び右側に対して付されている。左及び右側は同一ワードラインを駆動する。電圧AVX、AVW、PGMNVB、及びNVSXは、ボックス601で示される電源選択回路により供給される。以下に説明するアドレスデコーダは右側ドライバについて信号XR（Ｎ）Ｒを発生し、左側のドライバについてXR（Ｎ）Ｌを発生し、その相補（complement）信号XR（Ｎ）BR及びXR（Ｎ）BLを発生する。
IN信号は選択回路（一般に602）によりライン403上に供給される。回路602は電源ＶDDに接続される第１供給ノード603及びセレクタ605に接続される第２供給ノード604を有し、セレクタ605は動作モードに応じてＶDDまたはグランド電位を供給する。リード及び消去モード（ポジティブデコードモード）において、ノード604は接地されている。プログラムモード（ネガティブデコードモード）において、ノード604は電源電圧ＶDDに接続される。
回路602は全ｎ−チャンネルNANDゲート構造により構成され、NANDゲートはノード603及びライン403の間に並列に接続されているトランジスタM1及びトランジスタM2を有している。トランジスタM3及びトランジスタM4はノード403及びノード604の間で直列に接続されている。トランジスタM1のゲートはデコード信号XPBに接続される。トランジスタM2のゲートはデコード信号XBL3Bに接続される。トランジスタM3のゲートはデコード信号XPに接続され、トランジスタM4のゲートはデコード信号XBL3に接続されている。トランジスタM1〜M4は全てｎ−チャンネルトランジスタで、その幅は20ミクロン、長さは0.8ミクロンである。
XP及びXPBは同一信号の真値及び相補値である。同様にXBL3及びXBL3Bは同一信号の真値及び相補値である。従って、XPとXBL3の両方がハイレベルのとき、ノード403はノード604に接続され、トランジスタM1及びM2はオフである。XP及びXBL3がローレベルのとき、ノード403はノード603に接続されトランジスタM3及びM4はオフである。XP−XPB、XBL3−XBL3B及びXR（Ｎ）L/R−XR（Ｎ）LB/RB（これらは同一信号のノーマリー真値及び相補値である）も又、XPB、XBL3B及びXR（Ｎ）LB/RBを接地させ、以下に説明す様々のモードでXP、XBL3、及びXR（Ｎ）L/Rをデコードすることによりワードラインの制御が行われる。
ワードラインドライバ600は次の３つのモードで動作する。
（Ａ）”リード”
リードモードにおいて、デコーダはプラス電圧を供給し、選択されたワードラインをＶDDに設定する。１ワードラインのみがAVXに選択され、これはＶCCに設定されている。他のワードラインはグランドに設定されたPGMNVBに設定される。この状態で、信号XP及びXPB、XBL3及びXBL3B、及びXR及びXRBは同一信号の真値及び相補値である。この状態でライン604はグランドに選択されている。
（Ｂ）”消去”
消去モードにおいて、デコーダは選択されたワードラインにプラス電圧の高い消去電圧レベルを供給する。複数のワードラインドライバ（各ワードラインドライバは８以上のワードラインを駆動できる）はAVX端子で高い消去電圧に接続される。ワードライン設定シーケンスがアドレスデコーダ入力データをラッチするために用いられる。信号XPB、XBL3B、及びXRBは接地される。図６のライン604は接地される。信号XP、XBL3、及びXRは、対応するワードラインドライバがAVXに接続されるように、デコードされ特定アドレスをラッチする。信号XRは接地されている。AVXの値はＶDDレベルから高い消去電圧に切り替わる。
（Ｃ）”プログラム”
プログラムモードにおいて、デコーダは選択されたワードラインにマイナスの電圧を供給する。ここでマイナスはPGMNVBに発生した高いマイナス電圧である。従って、選択されたワードラインはPGMNVBに接続され、一方他の全てはAVXに接続される。このプログラムシーケンスを以下に示す。
ワードライン設定モードWLSETにおいて、全ワードラインは高いリード電圧ＶDDに設定される。これを行うため、XPB、XBL3B、及びXR（Ｎ）LB/RBは接地され、信号AVXは5Vに設定され、AVWは5Vに設定され、PGMNVBは0Vに設定される。状態装置は信号XP及びXBL3を制御してINノード403にグランドを供給し、XRをハイレベルに保持することにより、アレイ内のワードラインを順番にプラスの値に設定する。
次に、ワードライン選択ステップが始まり、このステップで図６のライン604はＶDDに設定され、信号XR、XP、及びXBL3がデコードされ、１ワードラインドライバをPGMNVB電圧に接続する。従って、供給シフトステップが実行され、このステップは供給電圧AVXを＋5Vから0Vに、供給電圧PGMNVBを0Vから−8Vにシフトする。このシフトは複数のステップで実行される。
最後に、プルグラムシーケンスが実行され、このシーケンスで電圧AVXは0V、電圧AVWは3V、及びPGMNVB電圧は選択されたワードライン上の−8Vである。
リード及び消去モード中、NANDゲート回路602は通常、信号XBL3及びXPの真値及び補償値に応じて動作し、ノード604は接地されている。従って、選択されたワードライン（XRハイレベル）はライン403上の低電圧を受信し、このラインは図５のトランジスタMN5及びトランジスタMN3によりノード302へ到達する。トランジスタMP1及びMN1で構成されるインバータは、ワードライン301上の（AVX）を高い電圧に駆動する。リードまたは消去モードで選択されなかったワードラインは、ライン403上の高い電圧を受信する（又はXRをローレベルにする）。従って高い電圧がノード302へ到達し、トランジスタMP1及びMN1により反転され、ライン301上に低い電圧を供給する。
選択されたワードラインがノード306からマイナスの電圧を受信するプログラムモードにおいて、ライン403上のデコード入力信号の局性は反転されなければならない。即ち、ノード403上のハイレベルは選択されたワードラインに対応し、一方、ノード403上のローレベルは選択されなかったワードラインに対応する。この機能を実現するため、セレクタ605はプログラムモード中にＶDDをノード604に供給するよう動作し、デコード信号XPB、XBL3B、及びXRBはグランドにクランプされる。図６を参照して判るように、ノード603はプログラム期間中にノード403から切り離される。ノード403をプルアップするために、信号XP及びXBL3はハイレベルでなければならない。それらがハイレベルのとき、ＶDDがセレクタ602からノード604及びノード403に供給される。XP又はXBL3がローレベルのとき、ＶDDはノード403に接続されずノード403はフローティングである。同様に信号XRBはローレベルとなり、トランジスタMN4をオフさせ、ノード304からＶDDへの蓄積を防止する。選択されたワードラインは信号XRに応答するトランジスタMN5を介してハイレベルを通過させ、ノード302をプルアップし、その結果マイナスの電圧PGMNVBをノード306からワードライン301へ供給する。選択されなかったワードラインはAVXに接続される。従って、プラス電圧がノード304に供給されない場合、ノード302が必ずプルダウンされるよう注意しなければならない。これは以下に示す動作の注意シーケンスにより実現できる。即ち、２状態デコーダが使用され、第１状態（マイナス電圧デコード）で選択されたラインにはライン304上のハイレベルが供給され、第２状態（プラス電圧デコード）で選択されたラインにはノード304上のローレベルが供給される。
図７は図６の制御信号を供給するアドレスデコーダの等価回路である。この図から判るように、信号XR（Ｎ）Ｌ、XR（Ｎ）Ｒ、XP、及びXBL3がアドレスデコーダ700から直接供給される。信号XPB、XBL3B、XR（Ｎ）BR及びXR（Ｎ）BLライン701にアドレスデコーダ700により供給される。トランジスタ702により概略示されるプルダウン回路はライン703上のマイナス電圧デコード信号により制御される。マイナス電圧デコーディング期間中、ライン701上の信号は前述したようにプルダウンされる。
動作に関して、リードモードからプログラムモードに変わるとき、プログラム設定動作が実行され、ワードラインドライバ内のトランジスタを介して高電圧が発生するのを防止し、ワードライン選択信号の値を止めていく。このプログラム設定動作は次のステップを含む。
（１）ワードライン設定
ワードライン設定モードのとき、全てのワードラインは高いリード電圧ＶDDに設定される。これを行うため、XPB、XBL3B、及びXR（Ｎ）LB/RBは接地され、信号AVXは5Vに設定され、AVWは5Vに設定され、PGMNVBは０ボルトに設定され、状態装置は信号XP及びXBL3を制御してアレイ内のワードラインをINノード403にグランド電位を供給することによりプラスレベルに順番にフリップし、XRの値をハイレベルに保持する。これはワードラインを設定するのに必要な過渡電流の大きさを小さくするためにシーケンシャルに行われる。
（２）ワードライン選択
ワードラインが全てプラスの値に設定された後、ノードPGMNVBをそのワードラインに接続するために、１つのワードラインが選択される。この状態で、図６のライン604はＶDDに設定される。信号XRB、XBL3B、及びXR（Ｎ）LB/RBは接地される。信号XR、XP、及びXBL3は１つのワードラインドライバを選択しPGMNVBに接続されるようデコードされる。
（３）供給シフト
供給電圧AVXを＋５から０に、そして供給電圧PGMNVBを０から−８にシフトするために、シフトシーケンスが実行される。これはワードライン選択後の複数のステップを含む。先ずAVXが５ボルトから３ボルトに低められる。次にAVWが５ボルトから３ボルトに低められ、PGMNVBは０から−５ボルトに低められる。次にAVXがグランドに落とされ、AVWは３ボルトのままで、PGMNVBは−５ボルトに低められる。次にAVXは０ボルトのままで、AVWは３ボルトのままで、PGMNVBは−８ボルトに変更される。
（４）プログラム
AVXが０ボルトのとき、AVWは３ボルト、PGMNVBは−８ボルトで、プログラムサイクルが、デコーダをマイナス電圧デコードモードに設定する事により実行される。
プログラムリセットシーケンスが実行され、値PGMNVBをグランドにし、AVXを＋５ボルトに変化させることにより、プログラムモードをリードモードに戻す。プログラムリセットシーケンスにおいて、値PGMNVBは０ボルトに直接切り替わり、AVXは３ボルトに変化する。次のステップで、AVWは５ボルトに上昇する。最後に、AVXは５ボルトに上昇し、通常のリードモード用に設定された電圧のままになる。
電源電圧の緩やかなシフトがそのドライバのラッチ構造のために必要である。これは電源電圧を徐々にシフトしデータをノード302に維持するのに用いられる。
前述したように、選択されたかったワードラインの値をノード304がプルアップしない場合にノード302をプログラムモード中にプルダウンする必要がある。これはプログラム設定動作により実現され、この動作はワードライン301上の高い値を確立する。これによりトランジスタMN2をオンさせ、このトランジスタはノード302をPGMNVBの値にプルダウンする。トランジスタMN2は回路602と比較してパワーがない。従って、選択されたワードラインについて、回路602がＶDDをライン403に接続したとき、ノード302はそのドライバを十分に設定するレベルにプルアップされる。又、このドライバはローレベル入力を保持し、PGMNVBをノード302に接続する。
ノード302がマイナスにプルダウンされたときノード302をノード403から分離するようにラインNVSX上の信号が制御される。従って、プログラムモードのとき、信号NVSXはAVXからPGMNVBに変化する。PGMNVBがマイナスの時、その電圧は少なくともノード302と同じくらいマイナスであって、これによりトランジスタMN3がプログラムモード中にオフになる。しかし、プログラム設定時、ライン304上のワードライン選択信号の値はノード302に供給され、トランジスタMP2及びMN2からによって構成されるインバータにより保持される。
図８はライン306のPGMNVBにグランドレベル又はマイナス電圧を供給するための選択回路である。詳細には、マイナスチャージポンプ800は送信ゲート801を介してノード306に接続される。この送信ゲート801はｐ−チャンネルトランジスタで、約１ボルトのWELL1Vにバイアスされたｎ−ウェル内に形成され、ライン802上の信号ＶBにより制御される。トランジスタ801のソースはノード306に接続され、チャージポンプ回路800の出力はＶBがローレベルの時ノード306に接続される。WELL1Vレベルはドライバのストレスをマイナス電圧デコードのときに軽減する。
グランドが分離ｎ−チャンネルトランジスタ803を介してノード306に供給され、このトランジスタの幅は800ミクロンで、長さは1.2ミクロンである。トランジスタ803のゲートはノード804に接続される。ノード804は分離ｎ−チャンネルトランジスタ805のドレインに接続され、トランジスタ805のソースはノード306に接続される。トランジスタ805のゲートはライン806上の制御信号CTLに接続されている。ノード804は又ｐ−チャンネルトランジスタ807を介してライン809上の制御信号に接続され、この制御信号はライン806上の信号の相補信号である。ｐ−チャンネルトランジスタ807のゲートはライン808上のグランドに接続される。従って、制御信号CTLに応じて、ノード804はライン306又はライン809に接続される。通常状態で、PGMNVBはグランドに接続されている。従って、トランジスタ805はオフで、809上のCTLBはハイレベルである。これによりトランスジスタ803をオンし、ノード306をグランドにプルダウンする。CTLBがローレベルになると、マイナスの電圧がノード804に供給され、トランジスタ803をオフに保つ。信号ＶBがローレベルになり、チャージポンプ800をノード306に接続する。ノード306がローレベルになると、マイナスの電圧がノード804に供給され、トランジスタ803をオフに保つ。
以上、フラッシュEEPROM装置に適したワードラインドライバが提供され、プログラムモードでのワードライン上にマイナス電圧の使用を可能にした。この回路は多数のワードラインに用いられる単一チャージポンプの場合に効果的で、従来のものより遥かに簡単な構成である。この装置は、プログラム状態がメモリセルの放電されたフローティングゲート、つまり低閾値状態に対応するページモードプログラムフラッシュEEPROM装置に適している。
前述した本発明の好適実施例は説明を目的として示されたもので、発明を限定する意図はない。勿論、当業者は本発明に対して様々な修正及び変形を施すことができる。本発明の範囲は以下に示す請求の範囲によって定義される。
Claims (9)
- メモリアレイ内の複数のワードラインを駆動する装置であって、
プラス電圧を提供するプラス電圧源と、
マイナス電圧を提供するマイナス電圧源、
前記プラス電圧源と前記マイナス電圧源に接続する電源 選択回路、及び
ワードライン選択入力を各々有し、及びワードライン選択入力に応答して前記ワードラインに前記プラス電圧又は第１参照電圧を選択的に供給するプラス電圧モードと、前記ワードライン選択入力に応答して前記マイナス電圧又は第２参照電圧を前記ワードラインに供給するマ イナス電圧モードとを有する複数のワードライン電圧ドライバを具備し、
前記複数のワードライン電圧ドライバは、更に、
入力及び前記ワードラインに接続された出力を有するドライバ回路と、
前記ワードライン選択入力に接続された入力と前記ドライバ回路の入力に接続された出力を有し、前記プラス電 圧モード中と前記プラス電圧モード及び前記マイナス電 圧モードの間の過渡期間に前記ワードライン選択入力をその出力に接続し、前記マイナス電圧モード中に前記ワードライン選択入力をその出力から分離する分離回路と、
前記分離回路の出力を前記マイナス電圧モード中に、前記ワードライン選択入力の選択値または非選択値に対応するレベルに保持する回路を具備することを特徴とするワードライン駆動装置。 - 前記第１及び第２参照電圧は実質的にグランド電位であることを特徴とする請求項１記載のワードライン駆動装置。
- 前記電源選択回路は、
前記プラス電圧モード中に、前記プラス電圧を第１供給電圧ノードに供給し、前記マイナス電圧モード中に、前記第２参照電圧を前記第１供給電圧ノードに供給する第１供給電圧選択回路と、
前記プラス電圧モード中に、前記第１参照電圧を第２供給電圧ノードに供給し、前記マイナス電圧モード中に、前記マイナス電圧を前記第２供給電圧ノードに供給する第２供給電圧選択回路を具備し、
前記ドライバ回路は、前記第１供給電圧ノード又は前記第２供給電圧ノードを入力信号に応じて前記ワードラインに接続することを特徴とする請求項１記載のワードライン駆動装置。 - ワードライン選択信号の信号源を更に有し、前記分離回路は、
前記ワードライン選択信号の信号源に接続された入力と前記ドライバ回路に接続された出力を有し、前記プラス 電圧モード中と前記プラス電圧モード及び前記マイナス 電圧モードの間の過渡期間に前記ワードライン選択信号の信号源をその出力に接続し、前記マイナス電圧モード中に前記ワードライン選択信号の信号源をその出力から分離することを特徴とする請求項３記載のワードライン駆動装置。 - 前記ドライバ回路は、
前記ワードライン選択信号を受信する入力及び前記ワードラインに接続された出力を有し、第１供給電圧ノードに接続された第１供給電圧入力を有し、及び第２供給電圧ノードに接続された第２供給電圧入力を有し、前記第１供給電圧ノードを前記ワードライン選択信号がロー状態のときに前記ワードラインに接続し、前記第２供給電圧ノードを前記ワードライン選択信号がハイ状態の時に前記ワードラインに接続するインバータドライバを具備し、
前記分離回路の出力を保持する回路は、
前記ワードラインに接続された入力と前記インバータドライバの入力に接続された出力を有するインバータを具備することを特徴とする請求項１記載のワードライン駆動装置。 - 前記インバータドライバは直列に接続されたｐ−チャンネルMOSトランジスタ及びｎ−チャンネルMOSトランジスタを具備し、前記ｎ−チャンネルMOsトランジスタはｐ−タイプウェル内にｎ−タイプソース及びドレイン拡散領域を有し、前記ｐ−タイプウェルはｎ−タイプウェル内に形成され、前記ｎ−タイプウェルはｐ−タイプ基板内に形成され、前記ｎ−タイプウェルは少なくとも前記マイナス電圧モード中に供給電圧に接続され、前記ｐ−タイプウェルを分離することを特徴とする請求項５記載のワードライン駆動装置。
- 前記分離回路は、ｐ−タイプウェル内に形成されたｎ−タイプソース及びドレイン拡散領域を具備し、このｐ−タイプウェルはｎ−タイプウェル内に形成され、このｎ−タイプウェルはｐ−タイプ基板内に形成され、前記ｎ−タイプウェルは少なくとも前記マイナス 電圧モード中に供給電圧に接続され、前記ｐ−タイプウェルを分離することを特徴とする請求項６記載の装置。
- 前記ワードライン選択信号の信号源は、特定アドレスに応答して前記ワードライン選択信号を前記特定アドレスに対応したワードラインに発生するデコーダを具備し、このデコーダは前記プラス電圧モード中に前記特定アドレスに応答してローレベルのワードライン選択信号を供給し、前記マイナス電圧モード中に前記特定アドレスに応答してハイレベルのワードライン選択信号を供給することを特徴とする請求項４記載のワードライン駆動装置。
- 前記分離回路は、MOSトランジスタと制御電圧セレクタを具備し、
前記制御電圧セレクタは、前記プラス電圧モード中に前記MOSトランジスタをオン状態にする制御電圧を前記MOSトランジスタのゲートに供給し、前記マイナス電圧モード中に前記マイナス電圧と等しいか或は低い制御電圧を供給することを特徴とする請求項１記載のワードライン駆動装置。
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