JP3633374B2

JP3633374B2 - Clock control circuit

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Publication number: JP3633374B2
Application number: JP16977999A
Authority: JP
Inventors: 真一野田; 重徳山内; 耕一前田; 高元渡辺
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1999-06-16
Filing date: 1999-06-16
Publication date: 2005-03-30
Anticipated expiration: 2019-06-16
Also published as: JP2000357947A

Description

【０００１】
【発明の属する技術分野】
本発明は、クロック信号がクロック入力端子に与えられると、そのクロック信号に同期して動作するクロック同期回路の動作を停止させて低消費電力モードに移行するように構成されたクロック制御回路に関する。
【０００２】
【従来の技術】
このようなクロック制御回路の従来例を図７に示す。自動車のエンジン制御などを行うＥＣＵ（ＥｌｅｃｔｒｏｎｉｃＣｏｎｔｒｏｌＵｎｉｔ）１は、半導体集積回路（ＩＣ）として一体に構成されており、その内部回路として、例えばＣＰＵ２，メモリ３及びゲートアレイ４などのクロック同期回路を有している。そして、これらのＣＰＵ２，メモリ３及びゲートアレイ４のクロック入力端子には、水晶発振子５（ＩＣ１に外付け）及び水晶発振子５を発振させる発振回路６から出力されるクロック信号が与えられており、ＣＰＵ２，メモリ３及びゲートアレイ４はそのクロック信号に同期して動作するようになっている。
【０００３】
このようなＥＣＵ１では、自動車の停車時などＣＰＵ２，メモリ３及びゲートアレイ４の動作が要求されない場合には、消費電力をなるべく低減した状態（スリープモード，低消費電力モード）で待機させておき、動作が要求されるイベントが発生した場合にのみ通常の動作をさせる（スタンバイモード）ように動作モードの切替え行うようにしている。
【０００４】
このようなクロック制御回路における消費電力の大部分は、ＣＰＵ２，メモリ３及びゲートアレイ４の動作によるものであるため、ＥＣＵ１をスリープモードに移行させる場合には、ＣＰＵ２，メモリ３及びゲートアレイ４に対するクロック信号の供給を停止させてこれらの回路の動作を停止させるようにしている。そして、その際には、発振回路６の動作を停止させることで、クロック信号の供給を停止させるようにしていた。
【０００５】
【発明が解決しようとする課題】
しかしながら、発振回路６は、インバータゲートや抵抗等で構成されており、水晶発振子５にバイアスを与えて発振させるようなっている。従って、一旦スリープモードとなり発振を停止させた状態からスタンバイモードに移行させるために発振回路６を動作させると、再度発振が開始されてクロック信号が安定した状態となるまで（発振安定時間）数ｍｓ〜数１００ｍｓ程度の時間を要する。
【０００６】
従って、通常モードへの切替わり時にＣＰＵ２，メモリ３及びゲートアレイ４の動作の開始が遅れてしまう、即ち、ＥＣＵ１の応答が若干遅れてしまうという問題があった。また、この発振安定時間は水晶発振子５の種類などによっても変化するため、ＣＰＵ２，メモリ３及びゲートアレイ４の動作開始時間もそれに応じてばらつきを生じることになる。
【０００７】
本発明は上記事情に鑑みてなされたものであり、その目的は、低消費電力モードからスタンバイモードへ切替わった場合に、クロック同期回路の動作を直ちに開始させることができるクロック制御回路を提供することにある。
【０００８】
【課題を解決するための手段】
請求項１記載のクロック制御回路によれば、周波数逓倍回路は、基準クロック信号の周期を多相クロック信号手段が生成する多相クロック信号周期に基づいて計測すると、その計測値に基づいて基準クロック信号の周波数を多相クロック信号の位相差を分解能としてｎ逓倍したｎ逓倍クロック信号を生成してクロック同期回路に供給する。そして、低消費電力制御手段は、クロック同期回路の動作を停止させて低消費電力モードに移行させる場合に、多相クロック信号出力手段の発振動作を停止させる。
【０００９】
従って、低消費電力モードからクロック同期回路を動作させるために通常動作モードに移行させる場合には、多相クロック信号出力手段の発振動作を開始させれば、周波数逓倍回路がｎ逓倍クロック信号を生成してクロック同期回路に供給を開始するようになる。即ち、デジタル制御による発振動作を行う多相クロック信号出力手段は、極めて短時間で発振停止状態から発振動作を開始することができるので、従来とは異なり、低消費電力モードから通常動作モードへ移行させた場合にクロック同期回路の動作を直ちに開始させることができる。
【００１０】
しかも、周波数逓倍回路により基準クロック信号の周波数をｎ逓倍することができるので、基準クロック信号の周波数を比較的低く設定することが可能となる従って、例えば、基準クロック発振回路に安価な発振子を用いることができる。また、周波数逓倍回路をクロック同期回路の近傍に配置すれば、高速なｎ逓倍クロック信号のラインを回路基板上で長く引き回すことがないので、不要輻射を大幅に低減することもできる。
そして、周波数逓倍回路は、シーケンス制御手段の制御下において、基準クロック信号周期に相当する時間を多相クロック信号周期でカウントし、そのカウントデータを逓倍数設定データに応じたデータに変換してデジタル制御発振器に出力することでｎ逓倍クロック信号を生成する。
従って、ｎ逓倍クロック信号の逓倍数を逓倍数設定データに応じて容易に変化させることができるので、例えば、通常動作モードであっても逓倍数を低く設定して消費電力を抑制することが可能である。また、周波数逓倍回路を、基本的には所謂デジタルＰＬＬ回路と略同様に構成することができるので、例えば、外部のクロック同期回路との間で通信を行うような構成を採用する場合には、位相同期をとるためのループフィルタとしての機能を容易に追加することができる。
【００１１】
請求項２記載のクロック制御回路によれば、カウント手段，データ出力手段及びデジタル制御発振器は、シーケンス制御周期毎にｎ逓倍クロック信号を生成するための動作を行うので、ｎ逓倍クロック信号が常に現在の基準クロック信号に対してｎ逓倍となるように制御することができる。
【００１２】
請求項３記載のクロック制御回路によれば、周波数逓倍回路は、ｎ逓倍クロック信号の生成を、基準クロック信号周期の計測に用いられる多相クロック信号に基づいて行うので、例えば、周囲温度の高低に応じて多相クロック信号出力手段の発振周波数が変動したとしても、基準クロック信号周期の計測とｎ逓倍クロック信号の生成とを共通のクロック信号に基づいて行うことにより、前記発振周波数の変動の影響をキャンセルすることができ、ｎ逓倍クロック信号の周波数精度を向上させることができる。
【００１３】
請求項４記載のクロック制御回路によれば、多相クロック発生手段は、複数個の論理反転回路がリング状に接続されてなるリングオシレータとして構成するので、所定の論理反転回路の出力端子から多相クロック信号を容易に得ることができる。また、多相クロック信号の位相差は、論理反転回路のゲート遅延時間に応じて定まるので、多相クロック信号の発振周波数を極めて高く設定することが容易に可能であるから逓倍クロック信号を生成するための分解能を高く設定することができると共に、分解能の調整なども容易に行うことができる。
【００１４】
請求項５記載のクロック制御回路によれば、リングオシレータを、奇数個の論理反転回路で構成するので、同数の多相クロック信号を得る構成をより少ないゲート数で実現することが可能となり、低消費電力化を一層進めることができる。
【００１５】
請求項６記載のクロック制御回路によれば、基準クロック発振回路，周波数逓倍回路，クロック同期回路及び低消費電力制御手段を半導体集積回路として一体に構成するので、周波数逓倍回路を付加することによるスペースやコストの上昇を抑制することができる。
【００１８】
請求項７記載のクロック制御回路によれば、周波数逓倍回路は、基準クロック信号の周期を多相クロック信号手段が生成する多相クロック信号周期に基づいて計測すると共に多相クロック信号の位相差を分解能として計測すると、その計測値に基づいて基準クロック信号の周波数を多相クロック信号の位相差を分解能としてｎ逓倍したｎ逓倍クロック信号を生成してクロック同期回路に供給する。そして、低消費電力制御手段は、クロック同期回路の動作を停止させて低消費電力モードに移行させる場合に多相クロック信号出力手段の発振動作を停止させる。
そして、周波数逓倍回路は、シーケンス制御手段の制御下において、基準クロック信号周期に相当する時間を多相クロック信号周期でカウントし、そのカウントデータを逓倍数設定データに応じたデータに変換してデジタル制御発振器に出力することでｎ逓倍クロック信号を生成する。
【００１９】
従って、請求項１と同様の効果が得られると共に、基準クロック信号の周期を多相クロック信号の位相差を分解能として計測することで、測定精度を向上させることができる。そして、周波数逓倍回路に設定される逓倍数ｎが比較的小さい場合であっても、基準クロック信号周期の計測値を予め高分解能で得ておくことによって高精度で逓倍処理を行うために必要なデータが損なわれることがないので、処理精度を劣化させずに維持することができる。
【００２０】
【発明の実施の形態】
（第１実施例）
以下、本発明を自動車のＥＣＵ（半導体集積回路）１１に適用した場合の第１実施例について図１乃至図４を参照して説明する。ＥＣＵ（ＥｌｅｃｔｒｏｎｉｃＣｏｎｔｒｏｌＵｎｉｔ）１１は、ＥＣＵ１と同様に半導体集積回路（ＩＣ）として構成されており、その内部回路として、ＣＰＵ１２，メモリ１３及びゲートアレイ１４などのクロック同期回路を有している。ＥＣＵ１１には、水晶発振子１５に外付けされており、発振回路（基準クロック発振回路）１６は、水晶発振子１５にバイアスを与えて周波数１６ＫＨｚの基準クロック信号ＰＲＥＦを出力するようになっている。
【００２１】
その基準クロック信号ＰＲＥＦは周波数逓倍回路１７に与えられており、周波数逓倍回路１７は、その基準クロック信号ＰＲＥＦを５１２逓倍した周波数８ＭＨｚ逓倍クロック信号ＰＯＵＴを生成して、ＣＰＵ１２，メモリ１３及びゲートアレイ１４のクロック入力端子に出力するようになっている。前記逓倍数は、ＣＰＵ１２より与えられる逓倍数設定データＤＶの値に応じて設定されるものであり、その逓倍数設定データＤＶは、デフォルト値で１０２４逓倍に相当する値“６”に設定される（後述するように、周波数逓倍回路１７の後段において２分周されるため）。
【００２２】
また、周波数逓倍回路１７には、低消費電力制御回路（低消費電力制御手段）１８によってＥＣＵ１１の動作モードを低消費電力モードとスタンバイモードとに切換えるためのモード制御信号ＰＡが出力されるようになっている。低消費電力制御回路１８は、発振回路１６からの基準クロック信号ＰＲＥＦが与えられて動作する。
【００２３】
キー検出スイッチ１９は、自動車のキーがキーシリンダ（何れも図示せず）に挿入されているか否かを検出するスイッチである。そして、キー検出スイッチ１９がキー検出信号を低消費電力制御回路１８に出力していなければ、低消費電力制御回路１８は、モード制御信号ＰＡをロウレベルにすることでＥＣＵ１１を低消費電力モードに維持するようになっている。また、キー検出スイッチ１９がキー検出信号を出力した場合、低消費電力制御回路１８は、モード制御信号ＰＡをハイレベルにして、ＥＣＵ１１を低消費電力モードからスタンバイモードに切換えるようになっている。尚、周波数逓倍回路１７及び低消費電力制御回路１８は、クロック制御回路１１ａを構成している。
【００２４】
図２は、周波数逓倍回路１７の概略構成を示す機能ブロック図である（尚、詳細な構成については、特開平８−２６５１１１号公報を参照）。制御回路（シーケンス制御手段）２０には、発振回路１６より出力される基準クロック信号ＰＲＥＦが与えられている。そして、制御回路２０は、３個のフリップフロップ（図示せず）で構成されるシーケンスカウンタを内蔵している。そして、このシーケンスカウンタによって基準クロック信号ＰＲＥＦの入力パルス数をカウントして基準クロック信号ＰＲＥＦの８周期を１シーケンス制御周期とし、基準クロック信号ＰＲＥＦ同期して各種の制御タイミング信号をＤＣＯ（ＤｉｇｉｔａｌＣｏｎｔｒｏｌｌｅｄＯｓｃｉｌｌａｔｏｒ，デジタル制御発振器）２１及びカウンタ・データラッチ回路（カウント手段，データ出力手段）２２に出力するようになっている。
【００２５】
ＤＣＯ２１は、内部にリングオシレータ（多相クロック信号出力手段）２３を備えている。リングオシレータ２３は、図３に示すように、論理反転回路として２個の２入力ＮＡＮＤゲート２４，２５と、３０個のＩＮＶ（インバータ）ゲート２６〜５５（但し、２７〜４１，４３〜５４については符号の図示を省略）を備えて構成されている。これらの各論理反転回路は、各出力端子が次段の入力端子へとリング状に接続されており、ＮＡＮＤゲート２４の一方の入力端子はＮＡＮＤゲート２５の出力端子に接続され、他方の入力端子には外部からのモード制御信号ＰＡが与えられるようになっている。
【００２６】
また、ＮＡＮＤゲート２５の一方の入力端子はＩＮＶゲート５５の出力端子に接続され、他方の入力端子はＩＮＶゲート４２の出力端子に接続されている。そして、ＮＡＮＤゲート２４から数えて偶数段目に接続されている論理反転回路の出力端子からは、夫々多相クロック信号Ｒ１〜Ｒ１６が出力されるようになっている。
【００２７】
リングオシレータ２３は、モード制御信号ＰＡがロウレベルであれば、ＮＡＮＤゲート２４の出力レベルはハイとなるので、ＮＡＮＤゲート２４から数えて偶数段目のＩＮＶゲートの出力レベルはロウとなり、奇数段目のＩＮＶゲートの出力レベルはハイとなる。但し、偶数段目のＩＮＶゲート４２の出力レベルはロウであるから、ＮＡＮＤゲート２５だけは偶数段目であるにもかかわらずハイレベルを出力する。この状態で、各論理反転回路の信号レベルは安定した状態にある。
【００２８】
そして、モード制御信号ＰＡをロウレベルからハイレベルに変化させると、ＮＡＮＤゲート２４の出力レベルは反転してロウに変化する。このレベル反転は、奇数段目の論理反転回路の立下がりエッジ及び偶数段目の論理反転回路の立上がりエッジとして伝搬し（メインエッジ）、次段以降に接続されているＩＮＶゲートも出力レベルを順次反転させて行く。その反転がＩＮＶゲート４２に達して出力レベル（Ｒ９）がロウからハイに反転すると、ＮＡＮＤゲート２５の出力レベルは、その時点で（ＩＮＶゲート５５の出力レベルが反転するよりも先に）ハイからロウに反転する。
【００２９】
従って、奇数段目の論理反転回路の立上がりエッジ及び偶数段目の論理反転回路の立下がりエッジとして伝搬するリセットエッジは、前記メインエッジと同一周回上で周回する。そして、ＮＡＮＤゲート２４の出力レベルは、自身が発生させたメインエッジが戻ってくる前にリセットエッジによって反転され、ＮＡＮＤゲート２５の出力レベルは、自身が発生させたリセットエッジが戻ってくる前にメインエッジによって反転される、という動作を繰り返すことで、リングオシレータ２３は、安定状態になることなく両エッジを周回させることで発振する。
【００３０】
以上のように動作するリングオシレータ２３の各出力端子からは、各論理反転回路が反転するのに要する時間（即ち、ゲート遅延時間）をＴｄとすると、３２・Ｔｄを１周期とする多相クロック信号Ｒ１〜Ｒ１６が出力される。例えば、Ｔｄ＝約７５ｐｓとすると、多相クロック信号Ｒ１〜Ｒ１６の発振周波数は約４００ＭＨｚとなる。また、各多相クロック信号Ｒ１〜Ｒ１６は、夫々隣接する出力端子より出力されるものに対してＴｇ＝２・Ｔｄずつの位相差を有することになる。
【００３１】
再び、図２を参照して、カウンタ・データラッチ回路２２には、制御回路２０より出力される制御タイミング信号ＵＣＥ及びＣＬＲが与えられるようになっている。これらの制御タイミング信号ＵＣＥ及びＣＬＲは、基準クロック信号ＰＲＥＦ１周期に相当するパルス幅を有しており、制御回路２０におけるシーケンス制御周期の第３及び第７周期に夫々出力される信号である。
【００３２】
また、カウンタ・データラッチ回路２２には、リングオシレータ２３より出力されるクロック信号Ｒ１３がＲＣＫとして与えられるようになっており、そのクロック信号ＲＣＫによって内部のアップカウンタ（１６ビット）によるカウント動作を行うようになっている。そして、カウンタ・データラッチ回路２２は、制御タイミング信号ＵＣＥが出力されている間、カウンタにアップカウント動作を行わせることで、基準クロック信号ＰＲＥＦ１周期に相当する時間をクロック信号ＲＣＫによってカウントする。
【００３３】
そのカウントデータは、制御回路２０よりシーケンス制御周期の第５周期で出力される制御タイミング信号ＤＬＳがＤＣＯ２１を介して与えられるラッチ信号ＤＬＣのタイミングでラッチされ、制御タイミング信号ＣＬＲが出力されるとラッチされたデータはクリアされるようになっている。
【００３４】
カウンタ・データラッチ回路２２は、カウントした１６ビットのデータＤＴ１６〜ＤＴ１を、ＣＰＵ１２により与えられる逓倍数設定データＤＶの値“６”に応じて６ビット右シフトし、そのシフト後のデータの１２ビットをラッチするようになっている。そして、ラッチされた１２ビットのデータは、ＣＤ１２〜ＣＤ１としてＤＣＯ２１に出力されるようになっている。ＤＣＯ２１が出力する逓倍クロック信号ＰＯＵＴ ′は、デューティ比を調整するための分周回路５６を介して２分周されて、逓倍クロック信号ＰＯＵＴとして出力されるようになっている。
【００３５】
また、モード制御信号ＰＡは、制御回路２０にも与えられていると共に、例えば、基準クロック信号ＰＲＥＦ１周期分程度の遅延時間を与える遅延回路５７を介して、制御回路２０に動作開始信号ＰＳＴＢとしても与えられるようになっている。
【００３６】
図４は、ＤＣＯ２１の詳細な構成を示す機能ブロックである。カウンタ・データラッチ回路２２より与えられるラッチデータＣＤ１２〜ＣＤ１の内、上位側の８ビットであるＣＤ１２〜ＣＤ５は、ダウンカウンタ５８のカウントデータとして所定のタイミングでロードされるようになっている。そして、ダウンカウンタ５８は、リングオシレータ２３より出力されるクロック信号Ｒ１３によってロードされたカウントデータをダウンカウントするようになっている。
【００３７】
また、ラッチデータＣＤ１２〜ＣＤ１の内、下位側の４ビットであるＣＤ４〜ＣＤ１は、加算器５９を介してレジスタ６０のデータ入力端子Ｄに与えられるようになっている。レジスタ６０は、タイミング制御部６１より出力されるタイミング信号によって加算器５９の出力データを５ビットのデータＤ５〜Ｄ１として出力するようになっており、その内の下位４ビットデータＤ４〜Ｄ１は、パルスセレクタ６２に与えられると共に、加算器５９に被加算値として入力されるようになっている。また、レジスタ６０より出力されるデータＤ５は、加算器５９における加算に応じて発生するキャリー信号に相当するものであり、タイミング制御部６１に与えられるようになっている。
【００３８】
パルスセレクタ６２には、リングオシレータ２３より出力される多相クロック信号Ｒ１６〜Ｒ１が与えられており、それらの多相クロック信号Ｒ１６〜Ｒ１の内、レジスタ６０より出力されるデータＤ４〜Ｄ１の値（１０進数値＋１）に相当する番号）に対応するものを１つ選択して、出力端子Ｐ１（Ｒ８〜Ｒ１），Ｐ２（Ｒ１６〜Ｒ９）の何れか一方からタイミング制御部６１に出力するようになっている。タイミング制御部６１には、リングオシレータ２３より出力されるクロック信号Ｒ５が与えられている。
【００３９】
また、ダウンカウンタ５８は、ロードされたカウントデータをダウンカウントして行き、そのカウント値が“２”になると出力信号ＣＮ２をハイレベルにし、カウント値が“１”になると出力信号ＣＮ１をハイレベルにしてタイミング制御部６１に出力するようになっている。
【００４０】
タイミング制御部６１の構成については、詳細を省略するが、概略的には、ダウンカウンタ５８によりダウンカウントされたデータ値が“２（キャリー信号Ｄ５＝０の時）”または“１（キャリー信号Ｄ５＝１の時）”になると、その１・ＲＣＫ後にレジスタ６０より出力されるデータＤ４〜Ｄ１の値に対応する多相クロック信号Ｒ１６〜Ｒ１の何れか１つを自身に入力させるようになっている。そして、多相クロック信号Ｒ１６〜Ｒ１の入力タイミングに更に１・ＲＣＫ分の遅延をバッファにより与えて、逓倍クロック信号ＰＯＵＴとして出力するようになっている。それから、タイミング制御部６１は、ダウンカウンタ５８にＣＤ１２〜ＣＤ５をリロードするためのセット信号を出力し、また、レジスタ６０にトリガ信号を出力する。その時点から次の逓倍クロック信号の出力シーケンスが開始される。
【００４１】
即ち、以上の動作を総括すると、基準クロック信号ＰＲＥＦの８周期毎に、基準クロック信号ＰＲＥＦの１周期相当のカウントデータＤＴ１６〜ＤＴ１がカウントされ、その内の６ビット右シフトされた１２ビットデータＣＤ１２〜ＣＤ１がＤＣＯ２１に与えられる。そして、上位８ビットのＣＤ１２〜ＣＤ５がダウンカウントされると、レジスタ６０より与えられる下位データＤ４〜Ｄ１の値（＋１）に対応する多相クロック信号Ｒ１６〜Ｒ１の何れか１つが選択されて逓倍クロック信号ＰＯＵＴ ′として出力される。
【００４２】
今、ＣＤ１２〜ＣＤ１の下位４ビットＣＤ４〜ＣＤ１が“０００１”であるとする。そして、最初の逓倍クロック周期では、レジスタ６０の出力データ（下位４ビット）は初期値“００００”であるから、パルスセレクタ６２によって選択される多相クロック信号はＲ１である。その次の周期では、加算器５９によりレジスタ６０の出力データ“００００”にＣＤ４〜ＣＤ１が“０００１”加算され、レジスタ６０の出力データは“０００１”となる。従って、ダウンカウンタ５８のカウント値が“２”の時点で選択される多相クロック信号はＲ２となる。以降、逓倍クロック周期が進むと、選択される多相クロック信号は以下のようになる。

【００４３】
即ち、基準クロック信号ＰＲＥＦの１周期をリングオシレータ２３のクロック信号ＲＣＫでカウントしたデータの上位８ビットをダウンカウントした時点で、下位４ビットのデータが残っている。そして、クロック信号ＲＣＫの１周期を４ビットデータで表現される“１６”で分割した時間に相当する位相差（即ち、３２・Ｔｄ／１６＝２・Ｔｄ＝Ｔｇ）を有する多相クロック信号Ｒ１６〜Ｒ１を、上位８ビットをダウンカウントする毎にＤ４〜Ｄ１の値に応じて選択的に出力することで、逓倍クロック信号ＰＯＵＴ ′は基準クロック信号ＰＲＥＦの１６×２^６＝１０２４逓倍となる。そして、その逓倍クロック信号ＰＯＵＴ ′は、分周回路５６により２分周され最終的に５１２逓倍となり、デューティ比５０％の逓倍クロック信号ＰＯＵＴとして出力される。
【００４４】
また、上記の動作は、以下のように説明することもできる。即ち、ダウンカウンタ５８においてダウンカウントされる上位８ビットのＣＤ１２〜ＣＤ５は、基準クロック信号ＰＲＥＦの周期をクロック信号ＲＣＫの周期で除した商の整数部分に対応しており、下位４ビットのＣＤ４〜ＣＤ１は商の小数部分に対応している。そして、多相クロック信号Ｒ１６〜Ｒ１を、上位８ビットのダウンカウント毎に選択的に出力することは、商の小数部分を多相クロック信号Ｒ１６〜Ｒ１の位相差（２・Ｔｄ）の分解能で表現することに等しい。
【００４５】
以降、加算器５９における加算が進みレジスタ６０の出力データが“１１１１”の次に“００００”となると、キャリー信号Ｄ５が出力されて、タイミング制御部６１は、ダウンカウンタ５８のカウントデータ値が“１”の時に多相クロック信号Ｒ１６〜Ｒ１の何れか１つを自身に入力させるようになる。即ち、加算器５９における加算値のキャリーが発生したことに対応して、１・ＲＣＫ分の遅延を与えている。
【００４６】
尚、周波数逓倍回路１７の構成は、位相同期をとるための機能を備えていないものの、基本的な構成要素はデジタルＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回路と同様のものである。また、以上の構成は、特開平８−２６５１１１号公報に開示されている構成に比較するとデータの設定等が若干異なっているが、基本的な動作については全く同様である。
【００４７】
次に、本実施例の作用について説明する。自動車のキーがキーシリンダに挿入されておらず、自動車が停車している状態では、キー検出スイッチ１９はキー検出信号を出力しておらず、低消費電力制御回路１８は、モード制御信号ＰＡをロウレベルにしてＣＰＵ１２，メモリ１３及びゲートアレイ１４の動作を停止させ、低消費電力モードにする。
【００４８】
すると、リングオシレータ２３における各論理反転回路の出力レベルは安定して多相クロック信号Ｒ１６〜Ｒ１の発振が停止し、周波数逓倍回路１７のＤＣＯ２１も動作しないので、逓倍クロック信号ＰＯＵＴはロウレベルに保持される。従って、ＣＰＵ１２，メモリ１３及びゲートアレイ１４の動作も停止する。また、制御回路２０は、その内部においてシーケンスカウンタを構成するフリップフロップがリセットされた状態にあり、やはり動作を停止している。
【００４９】
この状態では、発振回路１６及び低消費電力制御回路１８のみが動作しているが、低消費電力制御回路１８は、１６ＫＨｚの基準クロック信号ＰＲＥＦで動作しているため、その消費電流は略零と見なすことができる。また、発振回路１６自体の消費電流は、高々数百μＡ程度である。
【００５０】
そして、キーがキーシリンダに挿入されてキー検出スイッチ１９がキー検出信号を出力すると、低消費電力制御回路１８は、モード制御信号ＰＡをハイレベルにする。すると、前述したように、リングオシレータ２３のＮＡＮＤゲート２４の出力レベルが反転して、多相クロック信号Ｒ１６〜Ｒ１の発振が開始される。この時、リングオシレータ２３は、ｎｓのオーダーで発振動作を開始する。
【００５１】
また、制御回路２０も、モード制御信号ＰＡがハイレベルになると一定のシーケンスで各制御タイミング信号を出力するようになる。また、モード制御信号ＰＡは、遅延回路５７を介して制御回路２０に動作開始信号ＰＳＴＢとして与えられ、その動作開始信号ＰＳＴＢは、制御回路２０におけるシーケンス制御周期の第７周期で出力される信号ＣＬＲの立上がりに同期して、制御信号ＰＣとしてＤＣＯ２１に与えられる。その制御信号ＰＣは、ＤＣＯ２１の内部で更にクロック信号ＲＣＫに同期した信号として出力され、タイミング制御部６１内部にある出力タイミング設定用フリップフロップのリセットを解除することで逓倍クロック信号ＰＯＵＴ ′が出力可能となる。
【００５２】
制御回路２０のシーケンス制御周期は、基準クロック信号ＰＲＥＦの８周期であるから２０μｓ程度であり、２０μｓの経過後には周波数逓倍回路１７は動作を開始することになる。そして、ＣＰＵ１２，メモリ１３及びゲートアレイ１４に８ＭＨｚの逓倍クロック信号ＰＯＵＴが供給されてこれらの動作が開始されることで、ＥＣＵ１１はスタンバイモードとなる。
【００５３】
以上のように本実施例によれば、周波数逓倍回路１７は、リングオシレータ２３より出力される発振信号ＲＣＫに基づいて、発振回路１６より出力される基準クロック信号ＰＲＥＦの周期に相当する時間をカウンタ・データラッチ回路２２によりカウントし、そのカウントデータＤＴ１６〜ＤＴ１に基づいて逓倍クロック信号ＰＯＵＴをＤＣＯ２１によって生成し、ＣＰＵ１２，メモリ１３及びゲートアレイ１４に供給する。
【００５４】
そして、低消費電力制御回路１８がキー検出スイッチ１９からの信号を受けてＥＣＵ１１をスリープモードにする場合には、モード制御信号ＰＡをロウレベルにしてリングオシレータ２３の発振動作を停止させることで周波数逓倍回路１７からの逓倍クロック信号ＰＯＵＴの出力を停止させ、ＥＣＵ１１をスタンバイモードにする場合には、モード制御信号ＰＡをハイレベルにしてリングオシレータ２３の発振動作を開始させるようにした。
【００５５】
即ち、リングオシレータ２３は、ＮＡＮＤゲート２４及び２５，ＩＮＶゲート２６〜５５からなる論理反転回路のロジックレベルの遷移によって発振するので、モード制御信号ＰＡのレベルがロウからハイに変化すると直ちに（数ｎｓ以内に）発振動作を開始することができる。従って、ＥＣＵ１１をスリープモードからスタンバイモードに切替えた場合に、従来の発振回路１６の動作を停止させる構成における発振安定時間が存在しないことから、極めて短時間内に制御動作を開始させることが可能となり、ユーザが応答の遅れを感じることがない。
【００５６】
また、ＥＣＵ１１をスリープモードで待機させている状態では、高速（数１００ＭＨｚオーダー）で発振するリングオシレータ２３が停止しているので、消費電流は、発振回路１６による数百μＡ程度である。従って、周波数逓倍回路１７を設けたことによって消費電流が増加することもない。
【００５７】
そして、リングオシレータ２３を構成する所定の論理反転回路の出力端子から多相クロック信号Ｒ１６〜Ｒ１を容易に得ることができる。また、多相クロック信号Ｒ１６〜Ｒ１の位相差は、論理反転回路のゲート遅延時間Ｔｄの２倍（＝Ｔｇ）に応じて定まるので、多相クロック信号Ｒ１６〜Ｒ１の発振周波数を極めて高く設定することが容易に可能であるから、逓倍クロック信号ＰＯＵＴを生成するための分解能を高く設定することができ、また、分解能を調整することも容易に行い得る。
【００５８】
更に、本実施例によれば、周波数逓倍回路１７により基準クロック信号ＰＲＥＦを１０２４逓倍することができるので、基準クロック信号ＰＲＥＦの周波数は比較的低く設定しても良く、水晶発振子１５として安価な素子を用いることができる。そして、周波数逓倍回路１７をＣＰＵ１２，メモリ１３及びゲートアレイ１４の近くに配置すれば、高速のクロックラインを回路基板上で長く引き回すことがないので、不要輻射を大幅に低減することもできる。加えて、これらをＩＣとして一体に構成することで、周波数逓倍回路１７を付加することによるスペースやコストの上昇を抑制することができる。
【００５９】
また、周波数逓倍回路１７は、カウンタ・データラッチ回路２２において基準クロック信号ＰＲＥＦ周期のカウントに用いられる多相クロック信号ＲＣＫ（Ｒ１３）に同期して逓倍クロック信号ＰＯＵＴを生成するので、例えば、周囲温度の高低に応じてリングオシレータ２３の発振周波数が変動したとしても、その変動の影響をキャンセルすることができ、逓倍クロック信号ＰＯＵＴの周波数精度を向上させることができる。
【００６０】
また、周波数逓倍回路１７によれば、逓倍クロック信号ＰＯＵＴの逓倍数をＣＰＵ１２によって設定される逓倍数設定データＤＶに応じてダイナミックに変化させることができるので、例えば、通常動作モードであっても逓倍数を低く設定することでＥＣＵ１１の消費電力を抑制することが可能である。また、周波数逓倍回路１７は、デジタルＰＬＬ回路と略同様に構成することができるので、例えば、外部の回路との間で通信を行うような構成を採用する場合には、位相同期をとるためのループフィルタとしての機能を容易に追加することもできる。
【００６１】
そして、シーケンス制御周期毎に逓倍クロック信号ＰＯＵＴを生成するための動作を行うので、逓倍クロック信号ＰＯＵＴが常に現在の基準クロック信号ＰＲＥＦに対して５１２逓倍となるように制御することができる。
【００６２】
（第２実施例）
図５及び図６は、本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第２実施例では、図５に示すＤＣＯ（デジタル制御発振器）６３の構成が第１実施例におけるＤＣＯ２１と異なっている。即ち、リングオシレータ（多相クロック信号出力手段）６４は、図６に示すように、１個のＮＡＮＤゲート６５及び１４個のＩＮＶゲート６６〜７９（但し、符号６７〜７８は図示を省略）からなる１５個の論理反転回路で構成されている。
【００６３】
そして、これらの各論理反転回路は、リングオシレータ２３と同様に各出力端子が次段の入力端子へとリング状に接続されており、ＮＡＮＤゲート６５の一方の入力端子はＩＮＶゲート７９の出力端子に接続され、他方の入力端子には外部からのモード制御信号ＰＡが与えられるようになっている。また、ＮＡＮＤゲート６５から数えて奇数段目に接続されている論理反転回路の出力端子からは、夫々多相クロック信号Ｒ１〜Ｒ８が出力されるようになっている。但し、ＮＡＮＤゲート６５のゲート遅延時間は、ＩＮＶゲート６６〜７９のゲート遅延時間Ｔｄの２倍（２・Ｔｄ）に設定されている。
【００６４】
リングオシレータ６４は、モード制御信号ＰＡがロウレベルであれば、ＮＡＮＤゲート６５の出力レベルはハイとなるので、次段のＩＮＶゲート６６の出力レベルはロウとなり、更にその次段のＩＮＶゲート６７の出力レベルはハイとなるように各論理反転回路の出力レベルが順次反転する。そして、ＮＡＮＤゲート６５には、自身の出力レベルと同じハイレベルの信号が入力されるので、リングオシレータ６４は発振することなく安定した状態にある。
【００６５】
そして、モード制御信号ＰＡをロウレベルからハイレベルに変化させると、ＮＡＮＤゲート６５の出力レベルは反転してロウに変化する。すると、各ＩＮＶゲート６６〜７９の１個のゲート遅延時間Ｔｄを略１６倍した時間１６・Ｔｄが経過した時点で、ＮＡＮＤゲート６５に自身の出力レベルと同じロウレベルの信号が入力されてＮＡＮＤゲート６５の出力レベルは再度反転する、という動作を繰り返す。
【００６６】
従って、リングオシレータ６４の各出力端子からは、３２・Ｔｄを１周期とする多相クロック信号Ｒ８〜Ｒ１が出力される。そして、各多相クロック信号Ｒ１〜Ｒ８は、夫々隣接する出力端子より出力されるものに対してＴｇ＝２・Ｔｄずつの位相差を有することになる。また、カウンタ・データラッチ回路１４及びダウンカウンタ５８に供給するクロック信号ＲＣＫとしては、多相クロック信号Ｒ５が選択されている。
【００６７】
リングオシレータ６４からの多相クロック信号Ｒ１〜Ｒ８が入力されるパルスセレクタ８０には、レジスタ６０より与えられる下位データＤ３〜Ｄ１の値（＋１）に対応する多相クロック信号Ｒ８〜Ｒ１の何れか１つが選択されて、出力端子Ｐ１よりタイミング制御部８１に出力されるようになっている。タイミング制御部８１は、パルスセレクタ８０より与えられる多相クロック信号Ｒ８〜Ｒ１を内部で反転させた逆相（位相差１８０度）信号をも作成するようになっている。即ち、多相クロック信号Ｒ８〜Ｒ１を反転させた逆相信号は、第１実施例における多相クロック信号Ｒ１６〜Ｒ９に対応する。
【００６８】
そして、タイミング制御部８１は、レジスタ６０より与えられるデータＤ４の“０，１”に応じて、多相クロック信号Ｒ８〜Ｒ１，その逆相信号である多相クロック信号Ｒ１６〜Ｒ９の何れか一方を逓倍クロック信号ＰＯＵＴ ′のタイミングとするかを選択するようになっている。その他の構成は、第１実施例と同様である。
【００６９】
以上のように構成された第２実施例によれば、リングオシレータ６４をより少ないゲート数で構成できると共に、同様に、パルスセレクタ８０も選択信号数が１／２になるのでより少ないゲート数で構成することができる。従って、ＥＣＵをより消費電力が少ない構成とすることができる。
【００７０】
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、次のような変形または拡張が可能である。
例えば、特開平７−１８３８００号公報に開示されている技術を利用して、基準クロック信号ＰＲＥＦの周期の測定精度を向上させることが可能である。即ち、例えば第１実施例において、カウンタ・データラッチ回路２２にリングオシレータ２３が出力する多相クロック信号Ｒ１６〜Ｒ１を与える。そして、制御タイミング信号ＵＣＥの立上がり時点において多相クロック信号Ｒ１６〜Ｒ１のレベルをラッチし、それらの内何れか１つのクロック信号Ｒ（ｘ）のレベルが“Ｈ”であり、その次段のクロック信号Ｒ（ｘ＋１）のレベルが“Ｌ”となっている出力パターンの組み合わせを検出し、（ｘ）を４ビットデータでエンコードする。
【００７１】
そのエンコードした４ビットデータを、クロック信号ＲＣＫによってカウントしたデータに下位ビットとして付加する。このようにして測定したデータと、１測定周期前のデータとの差分を取ることで、基準クロック信号ＰＲＥＦ周期の測定データを得る。それから、測定データを逓倍数設定データＤＶの値に応じて右シフトするが、その場合、逓倍数設定データＤＶは、第１実施例とは異なり、１０２４逓倍であれば“１０”，８逓倍であれば“３”となるように２のべき乗数そのままで設定する。
即ち、斯様に構成すれば、基準クロック信号ＰＲＥＦの周期を多相クロック信号Ｒ１６〜Ｒ１の位相差を分解能として計測することになり、測定精度を向上させることができる。そして、設定される逓倍数ｎが比較的小さい場合であっても、基準クロック信号ＰＲＥＦの周期の計測データを予め高分解能で得ておくことで逓倍処理を行うために必要なデータが損なわれることがない。例えば、第１実施例の構成では、最小逓倍数は“１６”であるが、上記構成によれば、より小さい逓倍数を設定することができる。
【００７２】
発振周波数の精度が余り要求されない場合には、水晶発振子１５及び発振回路１６に代えて、ＣＲ発振回路を用いることで基準クロック信号ＰREF を生成しても良い。
クロック制御回路は、必ずしもＩＣとして一体に構成するものに限らず、各回路素子をディスクリートに構成し、プリント基板上に夫々配置するようにしても良い。
リングオシレータ２３を構成する反転回路の素子数は、適宜変更して良い。カウンタ・データラッチ回路２２のカウントビット数についても同様である。また、必要な逓倍数を得るためには、カウンタ・データラッチ回路２２がＤＣＯ２１に与えるカウントデータの右シフト数を適宜設定したり、或いは、ＤＣＯ２において、ダウンカウンタ５８と加算器５９に切り分けて与えるデータの上位ビットと下位ビットとの割合を適宜変化させれば良い。そして、その下位ビットで表現できる最大数に１を加えた数の多相クロック信号を出力するように、リングオシレータを構成すれば良い。
制御信号ＰＳＴＢは、モード制御信号ＰＡを遅延回路５７により遅延させて生成するものに限らず、低消費電力制御回路１８が内部で独立に生成して出力するようにしても良い。
【００７３】
逓倍数設定データＤＶは、ＣＰＵ１２によってダイナミックに設定されるものに限らず、固定値で設定しても良い。
シーケンス制御周期は、基準クロック信号ＰＲＥＦの８周期を単位とするものに限らず、適宜変更して良い。
分周回路５６は、クロック信号のデューティ比を調整する必要がある場合に設ければ良い。
クロック同期回路は、ＣＰＵ１２，メモリ１３及びゲートアレイ１４に限らず、ＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）やＤＭＡ（ＤｉｒｅｃｔＭｅｍｏｒｙＡｃｃｅｓｓ）コントローラ，ＳＣＳＩコントローラ等のＩＣでも良い。
ＥＣＵ１１に限ることなく、ＣＰＵやメモリ等のクロック同期回路が搭載されており、低消費電力モードと通常動作モードとの切換えを行う回路であれば、例えばパーソナルコンピュータなどにも適用が可能である。
【図面の簡単な説明】
【図１】本発明の第１実施例を示すものであり、ＥＣＵの電気的構成を示す機能ブロック図
【図２】周波数逓倍回路の詳細な電気的構成を示す機能ブロック図
【図３】リングオシレータの電気的構成を示す図
【図４】ＤＣＯの詳細な電気的構成を示す機能ブロック図
【図５】本発明の第２実施例を示す図２相当図
【図６】図３相当図
【図７】従来技術を示す図１相当図
【符号の説明】
１１はＥＣＵ（クロック制御回路，半導体集積回路）、１１ａはクロック制御回路、１２はＣＰＵ（クロック同期回路）、１３はゲートアレイ（クロック同期回路）、１４はメモリ１４（クロック同期回路）、１６は発振回路（基準クロック発振回路）、１７は周波数逓倍回路、１８は低消費電力制御回路（低消費電力制御手段）、２０は制御回路（シーケンス制御手段）、２１はＤＣＯ（デジタル制御発振器）、２２はカウンタ・データラッチ回路（カウント手段，データ出力手段）、２３はリングオシレータ（多相クロック信号出力手段）、２４，２５はＮＡＮＤゲート（論理反転回路）、２６〜５５はＩＮＶゲート（論理反転回路）、６３はＤＣＯ（デジタル制御発振器）、６４はリングオシレータ（多相クロック信号出力手段）、６５はＮＡＮＤゲート（論理反転回路）、６６〜７９はＩＮＶゲート（論理反転回路）を示す。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a clock control circuit configured to stop operation of a clock synchronization circuit that operates in synchronization with a clock signal when a clock signal is applied to a clock input terminal and shift to a low power consumption mode.
[0002]
[Prior art]
A conventional example of such a clock control circuit is shown in FIG. An ECU (Electronic Control Unit) 1 that performs engine control of a vehicle is integrally configured as a semiconductor integrated circuit (IC). As an internal circuit thereof, for example, a clock synchronization circuit such as a CPU 2, a memory 3, and a gate array 4 Have. A clock signal output from the crystal oscillator 5 (external to the IC 1) and the oscillation circuit 6 that oscillates the crystal oscillator 5 is given to the clock input terminals of the CPU 2, the memory 3, and the gate array 4. The CPU 2, the memory 3 and the gate array 4 operate in synchronization with the clock signal.
[0003]
In such an ECU 1, when the operation of the CPU 2, the memory 3, and the gate array 4 is not required, such as when the automobile is stopped, the ECU 1 is kept in a standby state in which power consumption is reduced as much as possible (sleep mode, low power consumption mode) The operation mode is switched so that the normal operation is performed only when an event requiring the operation occurs (standby mode).
[0004]
Since most of the power consumption in such a clock control circuit is due to the operation of the CPU 2, the memory 3 and the gate array 4, when the ECU 1 is shifted to the sleep mode, the CPU 2, the memory 3 and the gate array 4 The operation of these circuits is stopped by stopping the supply of the clock signal. At that time, the supply of the clock signal is stopped by stopping the operation of the oscillation circuit 6.
[0005]
[Problems to be solved by the invention]
However, the oscillation circuit 6 is composed of an inverter gate, a resistor, and the like, and oscillates by applying a bias to the crystal oscillator 5. Therefore, when the oscillation circuit 6 is operated in order to shift from the sleep mode once to the standby mode to the standby mode, the oscillation starts again and the clock signal becomes stable (oscillation stabilization time) several ms. It takes about several hundreds of ms.
[0006]
Therefore, when switching to the normal mode, there is a problem that the start of the operation of the CPU 2, the memory 3 and the gate array 4 is delayed, that is, the response of the ECU 1 is slightly delayed. In addition, since the oscillation stabilization time varies depending on the type of the crystal oscillator 5 and the like, the operation start times of the CPU 2, the memory 3, and the gate array 4 also vary accordingly.
[0007]
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a clock control circuit capable of immediately starting the operation of the clock synchronization circuit when switching from the low power consumption mode to the standby mode. There is.
[0008]
[Means for Solving the Problems]
According to the clock control circuit of claim 1, when the frequency multiplication circuit measures the period of the reference clock signal based on the multiphase clock signal period generated by the multiphase clock signal means, the reference clock is based on the measured value. An n-multiplied clock signal is generated by multiplying the frequency of the signal by n using the phase difference of the multi-phase clock signal as a resolution, and supplied to the clock synchronization circuit. The low power consumption control means stops the oscillation operation of the multiphase clock signal output means when the operation of the clock synchronization circuit is stopped to shift to the low power consumption mode.
[0009]
Therefore, when shifting from the low power consumption mode to the normal operation mode in order to operate the clock synchronization circuit, the frequency multiplication circuit generates the n-multiplication clock signal by starting the oscillation operation of the multi-phase clock signal output means. Then, the supply to the clock synchronization circuit is started. In other words, since the multi-phase clock signal output means that performs the oscillation operation by digital control can start the oscillation operation from the oscillation stop state in an extremely short time, it shifts from the low power consumption mode to the normal operation mode. In this case, the operation of the clock synchronization circuit can be started immediately.
[0010]
Moreover, since the frequency of the reference clock signal can be multiplied by n by the frequency multiplication circuit, the frequency of the reference clock signal can be set relatively low. For example, an inexpensive oscillator is provided in the reference clock oscillation circuit. Can be used. Further, if the frequency multiplying circuit is arranged in the vicinity of the clock synchronizing circuit, a high-speed n-multiplied clock signal line is not drawn for a long time on the circuit board, so that unnecessary radiation can be greatly reduced.
AndThe frequency multiplier circuit counts the time corresponding to the reference clock signal period in the multiphase clock signal period under the control of the sequence control means, converts the counted data into data corresponding to the multiplier setting data, and controls the digitally controlled oscillator To generate an n-multiplied clock signal.
Therefore, the multiplication number of the n-multiplication clock signal can be easily changed according to the multiplication number setting data. For example, even in the normal operation mode, the multiplication number can be set low to suppress power consumption. It is. In addition, since the frequency multiplication circuit can be basically configured in substantially the same manner as a so-called digital PLL circuit, for example, when adopting a configuration that performs communication with an external clock synchronization circuit, A function as a loop filter for phase synchronization can be easily added.
[0011]
According to the clock control circuit of claim 2,Since the count means, the data output means, and the digitally controlled oscillator perform an operation for generating an n-multiplied clock signal every sequence control period, the n-multiplied clock signal is always multiplied by n with respect to the current reference clock signal. Can be controlled.
[0012]
Claim3According to the clock control circuit described,Since the frequency multiplier circuit generates the n-multiplied clock signal based on the multiphase clock signal used for measuring the reference clock signal cycle, for example, the oscillation frequency of the multiphase clock signal output means according to the level of the ambient temperature , The influence of the fluctuation of the oscillation frequency can be canceled by measuring the reference clock signal period and generating the n-multiplied clock signal based on the common clock signal. The frequency accuracy can be improved.
[0013]
Claim4According to the clock control circuit described,Since the multiphase clock generating means is configured as a ring oscillator in which a plurality of logic inversion circuits are connected in a ring shape, a multiphase clock signal can be easily obtained from the output terminal of a predetermined logic inversion circuit. In addition, since the phase difference of the multiphase clock signal is determined according to the gate delay time of the logic inversion circuit, it is possible to easily set the oscillation frequency of the multiphase clock signal to be extremely high, thereby generating a multiplied clock signal. Therefore, the resolution can be set high and the resolution can be easily adjusted.
[0014]
Claim5According to the clock control circuit described,Since the ring oscillator is composed of an odd number of logic inverting circuits, a configuration for obtaining the same number of multi-phase clock signals can be realized with a smaller number of gates, and the power consumption can be further reduced.
[0015]
Claim6According to the clock control circuit described,Since the reference clock oscillation circuit, the frequency multiplication circuit, the clock synchronization circuit, and the low power consumption control unit are integrally configured as a semiconductor integrated circuit, an increase in space and cost due to the addition of the frequency multiplication circuit can be suppressed.
[0018]
Claim7According to the described clock control circuit, the frequency multiplication circuit measures the period of the reference clock signal based on the multiphase clock signal period generated by the multiphase clock signal means and measures the phase difference of the multiphase clock signal as the resolution. Then, based on the measured value, an n-multiplied clock signal obtained by multiplying the frequency of the reference clock signal by n with the phase difference of the multiphase clock signal as resolution is generated and supplied to the clock synchronization circuit. The low power consumption control means stops the oscillation operation of the multiphase clock signal output means when the operation of the clock synchronization circuit is stopped to shift to the low power consumption mode.
The frequency multiplication circuit counts the time corresponding to the reference clock signal period under the control of the sequence control means in the multiphase clock signal period, converts the counted data into data corresponding to the multiplication number setting data, An n-multiplied clock signal is generated by outputting to the controlled oscillator.
[0019]
Therefore, the same effect as in the first aspect can be obtained, and the measurement accuracy can be improved by measuring the period of the reference clock signal by using the phase difference of the multiphase clock signal as a resolution. Even when the multiplication number n set in the frequency multiplication circuit is relatively small, it is necessary to perform the multiplication process with high accuracy by obtaining the measurement value of the reference clock signal period with high resolution in advance. Since the data is not lost, the processing accuracy can be maintained without deteriorating.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
A first embodiment when the present invention is applied to an ECU (semiconductor integrated circuit) 11 of an automobile will be described below with reference to FIGS. The ECU (Electronic Control Unit) 11 is configured as a semiconductor integrated circuit (IC) like the ECU 1, and has a clock synchronization circuit such as a CPU 12, a memory 13, and a gate array 14 as its internal circuit. The ECU 11 is externally attached to the crystal oscillator 15, and an oscillation circuit (reference clock oscillation circuit) 16 applies a bias to the crystal oscillator 15 and outputs a reference clock signal PREF having a frequency of 16 KHz. .
[0021]
The reference clock signal PREF is supplied to the frequency multiplying circuit 17, and the frequency multiplying circuit 17 generates a frequency 8 MHz multiplied clock signal POUT obtained by multiplying the reference clock signal PREF by 512, and the CPU 12, the memory 13, and the gate array 14 Output to the clock input terminal. The multiplication number is set according to the value of the multiplication number setting data DV given from the CPU 12, and the multiplication number setting data DV is set to a value “6” corresponding to 1024 multiplications by default. (As will be described later, since the frequency is divided by two in the subsequent stage of the frequency multiplication circuit 17).
[0022]
Further, the frequency multiplication circuit 17 is supplied with a mode control signal PA for switching the operation mode of the ECU 11 between the low power consumption mode and the standby mode by the low power consumption control circuit (low power consumption control means) 18. It has become. The low power consumption control circuit 18 is operated by receiving the reference clock signal PREF from the oscillation circuit 16.
[0023]
The key detection switch 19 is a switch that detects whether or not a car key is inserted into a key cylinder (none of which is shown). If the key detection switch 19 does not output a key detection signal to the low power consumption control circuit 18, the low power consumption control circuit 18 maintains the ECU 11 in the low power consumption mode by setting the mode control signal PA to a low level. It is supposed to be. When the key detection switch 19 outputs a key detection signal, the low power consumption control circuit 18 sets the mode control signal PA to a high level to switch the ECU 11 from the low power consumption mode to the standby mode. The frequency multiplication circuit 17 and the low power consumption control circuit 18 constitute a clock control circuit 11a.
[0024]
FIG. 2 is a functional block diagram showing a schematic configuration of the frequency multiplication circuit 17 (refer to Japanese Patent Laid-Open No. 8-265111 for a detailed configuration). A reference clock signal PREF output from the oscillation circuit 16 is given to the control circuit (sequence control means) 20. The control circuit 20 incorporates a sequence counter composed of three flip-flops (not shown). The sequence counter counts the number of input pulses of the reference clock signal PREF, and the eight periods of the reference clock signal PREF are set as one sequence control period. Various control timing signals are synchronized with the reference clock signal PREF and various control timing signals are DCO (Digital Controlled Oscillator). , A digitally controlled oscillator) 21 and a counter / data latch circuit (counting means, data output means) 22.
[0025]
The DCO 21 includes a ring oscillator (multiphase clock signal output means) 23 therein. As shown in FIG. 3, the ring oscillator 23 includes two 2-

input NAND gates

24 and 25 and 30 INV (inverter) gates 26 to 55 (however, 27 to 41 and 43 to 54 as logic inverting circuits). Is omitted). In each of these logic inverting circuits, each output terminal is connected to the input terminal of the next stage in a ring shape, one input terminal of the NAND gate 24 is connected to the output terminal of the NAND gate 25, and the other input terminal. Is supplied with a mode control signal PA from the outside.
[0026]
One input terminal of the NAND gate 25 is connected to the output terminal of the INV gate 55, and the other input terminal is connected to the output terminal of the INV gate 42. The multiphase clock signals R1 to R16 are output from the output terminals of the logic inversion circuits connected to the even-numbered stages counted from the NAND gate 24, respectively.
[0027]
In the ring oscillator 23, if the mode control signal PA is low level, the output level of the NAND gate 24 becomes high. Therefore, the output level of the even-numbered INV gate counted from the NAND gate 24 becomes low, and the odd-numbered stage The output level of the INV gate becomes high. However, since the output level of the even-stage INV gate 42 is low, only the NAND gate 25 outputs a high level even though it is an even-numbered stage. In this state, the signal level of each logic inverting circuit is in a stable state.
[0028]
When the mode control signal PA is changed from low level to high level, the output level of the NAND gate 24 is inverted and changed to low. This level inversion propagates as the falling edge of the logic inversion circuit at the odd-numbered stage and the rising edge of the logic inversion circuit at the even-numbered stage (main edge), and the INV gates connected to the subsequent stages also sequentially change the output level. Invert. When the inversion reaches the INV gate 42 and the output level (R9) is inverted from low to high, the output level of the NAND gate 25 is changed from high at that time (before the output level of the INV gate 55 is inverted). Flip to low.
[0029]
Therefore, the reset edge that propagates as the rising edge of the odd-numbered logic inversion circuit and the falling edge of the even-numbered logic inversion circuit circulates on the same circuit as the main edge. The output level of the NAND gate 24 is inverted by the reset edge before the main edge generated by the NAND gate 24 returns, and the output level of the NAND gate 25 is changed before the reset edge generated by the NAND gate 24 returns. By repeating the operation of being inverted by the main edge, the ring oscillator 23 oscillates by rotating both edges without becoming stable.
[0030]
From each output terminal of the ring oscillator 23 operating as described above, a multiphase clock having one cycle of 32 · Td is defined as Td, where Td is the time required for each logic inversion circuit to invert (ie, gate delay time). Signals R1 to R16 are output. For example, when Td = about 75 ps, the oscillation frequency of the multiphase clock signals R1 to R16 is about 400 MHz. Each of the multiphase clock signals R1 to R16 has a phase difference of Tg = 2 · Td with respect to those output from the adjacent output terminals.
[0031]
Referring again to FIG. 2, the counter / data latch circuit 22 is supplied with control timing signals UCE and CLR output from the control circuit 20. These control timing signals UCE and CLR have a pulse width corresponding to one cycle of the reference clock signal PREF, and are signals output in the third and seventh cycles of the sequence control cycle in the control circuit 20, respectively.
[0032]
The counter / data latch circuit 22 is supplied with a clock signal R13 output from the ring oscillator 23 as RCK, and performs a counting operation by an internal up counter (16 bits) by the clock signal RCK. It is like that. The counter / data latch circuit 22 counts the time corresponding to one cycle of the reference clock signal PREF by causing the counter to perform an up-count operation while the control timing signal UCE is being output.
[0033]
The count data is latched at the timing of the latch signal DLC supplied from the control circuit 20 in the fifth cycle of the sequence control cycle through the DCO 21 and latched when the control timing signal CLR is output. Cleared data is cleared.
[0034]
The counter / data latch circuit 22 shifts the counted 16-bit data DT16 to DT1 to the right by 6 bits according to the value “6” of the multiplication number setting data DV given by the

CPU

12, and 12 bits of the shifted data Is supposed to latch. The latched 12-bit data is output to the DCO 21 as CD12 to CD1. The multiplied clock signal POUT ′ output from the DCO 21 is divided by two through a frequency dividing circuit 56 for adjusting the duty ratio, and is output as the multiplied clock signal POUT.
[0035]
The mode control signal PA is also given to the control circuit 20 and, for example, as an operation start signal PSTB to the control circuit 20 via a delay circuit 57 that gives a delay time of about one cycle of the reference clock signal PREF. Is also given.
[0036]
FIG. 4 is a functional block showing a detailed configuration of the DCO 21. Of the latch data CD12 to CD1 provided from the counter / data latch circuit 22, the upper eight bits CD12 to CD5 are loaded as count data of the down counter 58 at a predetermined timing. The down counter 58 down-counts the count data loaded by the clock signal R13 output from the ring oscillator 23.
[0037]
Further, among the latch data CD12 to CD1, the lower 4 bits CD4 to CD1 are supplied to the data input terminal D of the register 60 via the adder 59. The register 60 outputs the output data of the adder 59 as 5-bit data D5 to D1 according to the timing signal output from the timing control unit 61, and the lower 4 bit data D4 to D1 among them are While being given to the pulse selector 62, it is inputted to the adder 59 as an added value. The data D5 output from the register 60 corresponds to a carry signal generated according to the addition in the adder 59 and is supplied to the timing control unit 61.
[0038]
The pulse selector 62 is supplied with the multiphase clock signals R16 to R1 output from the ring oscillator 23, and among the multiphase clock signals R16 to R1, the values of the data D4 to D1 output from the register 60 are provided. One corresponding to (number corresponding to decimal value + 1) is selected and output to the timing control unit 61 from either one of the output terminals P1 (R8 to R1) and P2 (R16 to R9). It has become. The timing controller 61 is provided with a clock signal R5 output from the ring oscillator 23.
[0039]
The down counter 58 counts down the loaded count data. When the count value becomes “2”, the output signal CN2 is set to high level. When the count value becomes “1”, the output signal CN1 is set to high level. And output to the timing control unit 61.
[0040]
Although details of the configuration of the timing control unit 61 are omitted, generally, the data value down-counted by the down counter 58 is “2 (when carry signal D5 = 0)” or “1 (carry signal D5). = 1 ”), one of the multiphase clock signals R16 to R1 corresponding to the value of the data D4 to D1 output from the register 60 after 1 · RCK is input to itself. Yes. Then, a delay of 1 · RCK is further given to the input timing of the multiphase clock signals R16 to R1 by a buffer, and the resultant is output as the multiplied clock signal POUT. Then, the timing control unit 61 outputs a set signal for reloading CD12 to CD5 to the down counter 58, and outputs a trigger signal to the register 60. From that time, the output sequence of the next multiplied clock signal is started.
[0041]
That is, when the above operations are summarized, the count data DT16 to DT1 corresponding to one cycle of the reference clock signal PREF is counted every 8 cycles of the reference clock signal PREF, and 12-bit data CD12 right-shifted by 6 bits among them is counted. ~ CD1 is given to DCO21. When the upper eight bits CD12 to CD5 are down-counted, any one of the multiphase clock signals R16 to R1 corresponding to the value (+1) of the lower data D4 to D1 given from the register 60 is selected and multiplied. It is output as the clock signal POUT '.
[0042]
Assume that the lower 4 bits CD4 to CD1 of CD12 to CD1 are “0001”. In the first multiplied clock cycle, since the output data (lower 4 bits) of the register 60 is the initial value “0000”, the multiphase clock signal selected by the pulse selector 62 is R1. In the next cycle, CD4 to CD1 are added to “0001” by the adder 59 to the output data “0000” of the register 60, and the output data of the register 60 becomes “0001”. Therefore, the multiphase clock signal selected when the count value of the down counter 58 is “2” is R2. Thereafter, when the multiplied clock cycle advances, the selected multiphase clock signal is as follows.

[0043]
That is, when the upper 8 bits of the data obtained by counting one period of the reference clock signal PREF with the clock signal RCK of the ring oscillator 23 are down-counted, the lower 4 bits of data remain. Then, the multiphase clock signal R16 having a phase difference (that is, 32 · Td / 16 = 2 · Td = Tg) corresponding to a time obtained by dividing one cycle of the clock signal RCK by “16” expressed by 4-bit data. .About.R1 are selectively output according to the values of D4.about.D1 every time the upper 8 bits are down-counted, so that the multiplied clock signal POUT 'is 16.times.2 of the reference clock signal PREF.⁶= 1024 times multiplication. Then, the multiplied clock signal POUT ′ is divided by two by the frequency dividing circuit 56 and finally multiplied by 512, and output as a multiplied clock signal POUT with a duty ratio of 50%.
[0044]
The above operation can also be described as follows. That is, the upper 8 bits CD12 to CD5 that are down-counted by the down counter 58 correspond to the integer part of the quotient obtained by dividing the cycle of the reference clock signal PREF by the cycle of the clock signal RCK. CD1 corresponds to the decimal part of the quotient. The selective output of the multiphase clock signals R16 to R1 for each down count of the upper 8 bits means that the fractional part of the quotient is resolved with the resolution of the phase difference (2 · Td) of the multiphase clock signals R16 to R1. Equivalent to expressing.
[0045]
Thereafter, when the addition in the adder 59 proceeds and the output data of the register 60 becomes “0000” next to “1111”, the carry signal D5 is output, and the timing control unit 61 sets the count data value of the down counter 58 to “ When 1 ″, any one of the multiphase clock signals R16 to R1 is input to itself. That is, a delay of 1 · RCK is given corresponding to the occurrence of carry of the added value in the adder 59.
[0046]
The frequency multiplier circuit 17 does not have a function for phase synchronization, but the basic components are the same as those of a digital PLL (Phase Locked Loop) circuit. Further, the above configuration is slightly different in data setting and the like as compared with the configuration disclosed in Japanese Patent Laid-Open No. 8-265111, but the basic operation is exactly the same.
[0047]
Next, the operation of this embodiment will be described. When the key of the automobile is not inserted into the key cylinder and the automobile is stopped, the key detection switch 19 does not output the key detection signal, and the low power consumption control circuit 18 outputs the mode control signal PA. The operation of the CPU 12, the memory 13, and the gate array 14 is stopped at a low level, and the low power consumption mode is set.
[0048]
Then, the output level of each logic inverting circuit in the ring oscillator 23 is stabilized, the oscillation of the multiphase clock signals R16 to R1 is stopped, and the DCO 21 of the frequency multiplying circuit 17 does not operate, so the multiplied clock signal POUT is held at a low level. The Accordingly, the operations of the CPU 12, the memory 13, and the gate array 14 are also stopped. Further, the control circuit 20 is in a state where the flip-flop constituting the sequence counter is reset in the inside thereof, and also stops operating.
[0049]
In this state, only the oscillation circuit 16 and the low power consumption control circuit 18 are operating. However, since the low power consumption control circuit 18 operates with the reference clock signal PREF of 16 KHz, the current consumption is substantially zero. Can be considered. Further, the consumption current of the oscillation circuit 16 itself is about several hundred μA at most.
[0050]
When the key is inserted into the key cylinder and the key detection switch 19 outputs a key detection signal, the low power consumption control circuit 18 sets the mode control signal PA to high level. Then, as described above, the output level of the NAND gate 24 of the ring oscillator 23 is inverted, and oscillation of the multiphase clock signals R16 to R1 is started. At this time, the ring oscillator 23 starts an oscillation operation on the order of ns.
[0051]
The control circuit 20 also outputs each control timing signal in a constant sequence when the mode control signal PA becomes high level. The mode control signal PA is given as an operation start signal PSTB to the control circuit 20 through the delay circuit 57, and the operation start signal PSTB is a signal CLR output in the seventh cycle of the sequence control cycle in the control circuit 20. In synchronization with the rise of the signal, the control signal PC is applied to the DCO 21. The control signal PC is output as a signal further synchronized with the clock signal RCK inside the DCO 21. By releasing the reset of the output timing setting flip-flop inside the timing control unit 61, the multiplied clock signal POUT 'can be output. It becomes.
[0052]
Since the sequence control cycle of the control circuit 20 is 8 cycles of the reference clock signal PREF, it is about 20 μs. After 20 μs has elapsed, the frequency multiplying circuit 17 starts its operation. Then, when the 8 MHz multiplied clock signal POUT is supplied to the CPU 12, the memory 13, and the gate array 14 and these operations are started, the ECU 11 enters the standby mode.
[0053]
As described above, according to the present embodiment, the frequency multiplication circuit 17 counts the time corresponding to the period of the reference clock signal PREF output from the oscillation circuit 16 based on the oscillation signal RCK output from the ring oscillator 23. Counting is performed by the data latch circuit 22, and the multiplied clock signal POUT is generated by the DCO 21 based on the count data DT16 to DT1, and is supplied to the CPU 12, the memory 13, and the gate array 14.
[0054]
When the low power consumption control circuit 18 receives the signal from the key detection switch 19 and puts the ECU 11 into the sleep mode, the mode control signal PA is set to the low level to stop the oscillation operation of the ring oscillator 23 to multiply the frequency. When the output of the multiplied clock signal POUT from the circuit 17 is stopped and the ECU 11 is set to the standby mode, the mode control signal PA is set to the high level to start the oscillation operation of the ring oscillator 23.
[0055]
That is, the ring oscillator 23 oscillates due to the transition of the logic level of the logic inversion circuit composed of the

NAND gates

24 and 25 and the INV gates 26 to 55. Therefore, immediately after the level of the mode control signal PA changes from low to high (several ns Oscillation operation can be started. Therefore, when the ECU 11 is switched from the sleep mode to the standby mode, there is no oscillation stabilization time in the configuration in which the operation of the conventional oscillation circuit 16 is stopped, so that the control operation can be started within an extremely short time. The user does not feel a delay in response.
[0056]
Further, when the ECU 11 is in the standby mode in the sleep mode, the ring oscillator 23 that oscillates at high speed (on the order of several hundred MHz) is stopped, so that the current consumption is about several hundred μA by the oscillation circuit 16. Therefore, the current consumption is not increased by providing the frequency multiplication circuit 17.
[0057]
Then, the multiphase clock signals R16 to R1 can be easily obtained from the output terminal of a predetermined logic inversion circuit constituting the ring oscillator 23. Further, since the phase difference between the multiphase clock signals R16 to R1 is determined according to twice (= Tg) the gate delay time Td of the logic inversion circuit, the oscillation frequency of the multiphase clock signals R16 to R1 is set extremely high. Therefore, the resolution for generating the multiplied clock signal POUT can be set high, and the resolution can be easily adjusted.
[0058]
Furthermore, according to the present embodiment, the frequency multiplier circuit 17 can multiply the reference clock signal PREF by 1024, so the frequency of the reference clock signal PREF may be set relatively low, and the crystal oscillator 15 is inexpensive. An element can be used. If the frequency multiplying circuit 17 is arranged near the CPU 12, the memory 13, and the gate array 14, a high-speed clock line is not drawn long on the circuit board, so that unnecessary radiation can be greatly reduced. In addition, by integrally configuring these as an IC, an increase in space and cost due to the addition of the frequency multiplication circuit 17 can be suppressed.
[0059]
Further, the frequency multiplication circuit 17 generates the multiplied clock signal POUT in synchronization with the multiphase clock signal RCK (R13) used for counting the reference clock signal PREF period in the counter / data latch circuit 22, so that, for example, the ambient temperature Even if the oscillation frequency of the ring oscillator 23 fluctuates according to the level of the signal, the influence of the fluctuation can be canceled and the frequency accuracy of the multiplied clock signal POUT can be improved.
[0060]
Further, according to the frequency multiplication circuit 17, the multiplication number of the multiplied clock signal POUT can be dynamically changed in accordance with the multiplication number setting data DV set by the CPU 12. For example, even in the normal operation mode, multiplication is performed. The power consumption of the ECU 11 can be suppressed by setting the number low. Further, since the frequency multiplier circuit 17 can be configured in substantially the same manner as the digital PLL circuit, for example, when adopting a configuration in which communication is performed with an external circuit, phase synchronization is achieved. A function as a loop filter can be easily added.
[0061]
Since the operation for generating the multiplied clock signal POUT is performed every sequence control period, the multiplied clock signal POUT can be controlled to always be 512 times the current reference clock signal PREF.
[0062]
(Second embodiment)
5 and 6 show a second embodiment of the present invention. The same parts as those in the first embodiment are denoted by the same reference numerals and the description thereof is omitted. Only different parts will be described below. In the second embodiment, the configuration of a DCO (digitally controlled oscillator) 63 shown in FIG. 5 is different from the DCO 21 in the first embodiment. That is, the ring oscillator (multi-phase clock signal output means) 64 includes, as shown in FIG. 6, one

NAND gate

65 and 14 INV gates 66 to 79 (however, reference numerals 67 to 78 are not shown). 15 logic inversion circuits.
[0063]
Each of these logic inversion circuits has each output terminal connected to the input terminal of the next stage in a ring like the ring oscillator 23, and one input terminal of the NAND gate 65 is the output terminal of the INV gate 79. The other input terminal is supplied with a mode control signal PA from the outside. In addition, multiphase clock signals R1 to R8 are output from the output terminals of the logic inversion circuits connected to the odd stages from the NAND gate 65, respectively. However, the gate delay time of the NAND gate 65 is set to twice (2 · Td) the gate delay time Td of the INV gates 66 to 79.
[0064]
In the ring oscillator 64, if the mode control signal PA is at a low level, the output level of the NAND gate 65 becomes high, so that the output level of the next-stage INV gate 66 becomes low and the output of the next-stage INV gate 67 further. The output level of each logic inversion circuit is sequentially inverted so that the level becomes high. Since the NAND gate 65 receives a signal at the same high level as its own output level, the ring oscillator 64 is in a stable state without oscillating.
[0065]
When the mode control signal PA is changed from low level to high level, the output level of the NAND gate 65 is inverted and changed to low. Then, when a time 16 · Td, which is approximately 16 times the gate delay time Td of each of the INV gates 66 to 79, has elapsed, a signal having the same low level as its own output level is input to the NAND gate 65, and the NAND gate The operation that the output level of 65 is inverted again is repeated.
[0066]
Accordingly, multi-phase clock signals R8 to R1 having 32 · Td as one cycle are output from each output terminal of the ring oscillator 64. Each of the multiphase clock signals R1 to R8 has a phase difference of Tg = 2 · Td with respect to those output from the adjacent output terminals. As the clock signal RCK supplied to the counter / data latch circuit 14 and the down counter 58, the multiphase clock signal R5 is selected.
[0067]
In the pulse selector 80 to which the multiphase clock signals R1 to R8 from the ring oscillator 64 are input, any of the multiphase clock signals R8 to R1 corresponding to the value (+1) of the lower data D3 to D1 given from the register 60 is input. One is selected and output to the timing control unit 81 from the output terminal P1. The timing control unit 81 also creates a reverse phase (phase difference 180 degrees) signal obtained by internally inverting the multiphase clock signals R8 to R1 given from the pulse selector 80. That is, the reverse phase signal obtained by inverting the multiphase clock signals R8 to R1 corresponds to the multiphase clock signals R16 to R9 in the first embodiment.
[0068]
The timing control unit 81 then selects one of the multiphase clock signals R8 to R1 and the multiphase clock signals R16 to R9, which are the opposite phase signals, according to “0, 1” of the data D4 supplied from the register 60. Is selected as the timing of the multiplied clock signal POUT '. Other configurations are the same as those of the first embodiment.
[0069]
According to the second embodiment configured as described above, the ring oscillator 64 can be configured with a smaller number of gates. Similarly, the pulse selector 80 can also be configured with a smaller number of gates because the number of selection signals is halved. Can be configured. Therefore, the ECU can be configured to consume less power.
[0070]
The present invention is not limited to the embodiments described above and illustrated in the drawings, and the following modifications or expansions are possible.
For example, it is possible to improve the measurement accuracy of the period of the reference clock signal PREF by using the technique disclosed in Japanese Patent Laid-Open No. 7-183800. That is, for example, in the first embodiment, the counter / data latch circuit 22 is provided with the multiphase clock signals R16 to R1 output from the ring oscillator 23. Then, the levels of the multiphase clock signals R16 to R1 are latched at the rising edge of the control timing signal UCE, and the level of any one of the clock signals R (x) is “H”, and the clock of the next stage thereof is latched. A combination of output patterns in which the level of the signal R (x + 1) is “L” is detected, and (x) is encoded with 4-bit data.
[0071]
The encoded 4-bit data is added as lower bits to the data counted by the clock signal RCK. By taking the difference between the data measured in this way and the data before one measurement period, measurement data of the reference clock signal PREF period is obtained. Then, the measurement data is shifted to the right according to the value of the multiplication number setting data DV. In this case, unlike the first embodiment, the multiplication number setting data DV is “10” when multiplied by 1024 and multiplied by eight. If there is, the power multiplier of 2 is set as it is to be “3”.
That is, with this configuration, the period of the reference clock signal PREF is measured with the phase difference between the multiphase clock signals R16 to R1 as resolution, and the measurement accuracy can be improved. Even when the set multiplication number n is relatively small, data necessary for performing the multiplication process is lost by obtaining measurement data of the cycle of the reference clock signal PREF in advance with high resolution. There is no. For example, in the configuration of the first embodiment, the minimum multiplication number is “16”, but according to the above configuration, a smaller multiplication number can be set.
[0072]
When the accuracy of the oscillation frequency is not so required, the reference clock signal PREF may be generated by using a CR oscillation circuit instead of the crystal oscillator 15 and the oscillation circuit 16.
The clock control circuit is not necessarily configured as an integrated IC, and each circuit element may be configured discretely and disposed on a printed circuit board.
The number of elements of the inverting circuit constituting the ring oscillator 23 may be changed as appropriate. The same applies to the number of count bits of the counter / data latch circuit 22. Further, in order to obtain a necessary multiplication number, the counter / data latch circuit 22 appropriately sets the right shift number of the count data given to the DCO 21, or separates and gives it to the down counter 58 and the adder 59 in the DCO 2. What is necessary is just to change suitably the ratio of the high-order bit and low-order bit of data. Then, the ring oscillator may be configured to output the number of multiphase clock signals obtained by adding 1 to the maximum number that can be expressed by the lower bits.
The control signal PSTB is not limited to the signal generated by delaying the mode control signal PA by the delay circuit 57, but may be generated and output independently by the low power consumption control circuit 18.
[0073]
The multiplication number setting data DV is not limited to being dynamically set by the CPU 12, and may be set as a fixed value.
The sequence control cycle is not limited to the unit of 8 cycles of the reference clock signal PREF, and may be changed as appropriate.
The frequency divider 56 may be provided when it is necessary to adjust the duty ratio of the clock signal.
The clock synchronization circuit is not limited to the CPU 12, the memory 13, and the gate array 14, but may be an IC such as a DSP (Digital Signal Processor), a DMA (Direct Memory Access) controller, or a SCSI controller.
The present invention is not limited to the ECU 11 and can be applied to, for example, a personal computer as long as a clock synchronization circuit such as a CPU and a memory is mounted and the circuit switches between the low power consumption mode and the normal operation mode.
[Brief description of the drawings]
FIG. 1 is a functional block diagram illustrating an electrical configuration of an ECU according to a first embodiment of the present invention.
FIG. 2 is a functional block diagram showing a detailed electrical configuration of the frequency multiplication circuit.
FIG. 3 is a diagram showing an electrical configuration of a ring oscillator
FIG. 4 is a functional block diagram showing a detailed electrical configuration of a DCO.
FIG. 5 is a view corresponding to FIG. 2 showing a second embodiment of the present invention.
6 is a view corresponding to FIG.
FIG. 7 is a view corresponding to FIG.
[Explanation of symbols]
11 is an ECU (clock control circuit, semiconductor integrated circuit), 11a is a clock control circuit, 12 is a CPU (clock synchronization circuit), 13 is a gate array (clock synchronization circuit), 14 is a memory 14 (clock synchronization circuit), 16 is An oscillation circuit (reference clock oscillation circuit), 17 is a frequency multiplication circuit, 18 is a low power consumption control circuit (low power consumption control means), 20 is a control circuit (sequence control means), 21 is a DCO (digitally controlled oscillator), 22 Is a counter / data latch circuit (count means, data output means), 23 is a ring oscillator (multi-phase clock signal output means), 24 and 25 are NAND gates (logic inversion circuits), and 26 to 55 are INV gates (logic inversion circuits). ), 63 is a DCO (digitally controlled oscillator), 64 is a ring oscillator (multi-phase clock signal output means), 6 The NAND gate (logic inversion circuit), 66-79 shows the INV gate (logic inversion circuit).

Claims

Multiphase clock signal output means for generating and outputting a multiphase clock signal having a predetermined phase difference by an oscillation operation by digital control is provided, and the cycle of the reference clock signal output by the reference clock oscillation circuit is set to the multiphase clock signal. A frequency multiplication circuit that generates and outputs an n-multiplied clock signal obtained by measuring the frequency of the reference clock signal based on the measured value and multiplying the frequency of the reference clock signal by the resolution of the phase difference of the multiphase clock signal;
The oscillation of the multi-phase clock signal output means is performed when the operation of the clock synchronization circuit that is operated by the n-multiplied clock signal output from the frequency multiplying circuit being applied to the clock input terminal is stopped to shift to the low power consumption mode. A low power consumption control means for stopping the operation ,
The frequency multiplier circuit is:
Counting means for counting a time corresponding to the period of the reference clock signal in a multiphase clock signal period;
Data output means for converting the data counted by the counting means into data corresponding to the multiplication number setting data and outputting the data;
A digitally controlled oscillator for generating the n-multiplied clock signal based on the data output from the data output means;
A clock control circuit comprising: a sequence control means for controlling an operation sequence of the count means and the digitally controlled oscillator based on the reference clock signal .

2. The count unit, the data output unit, and the digitally controlled oscillator perform an operation for generating an n-multiplied clock signal for each sequence control period set by the sequence control unit. Clock control circuit.

3. The clock control circuit according to claim 1 , wherein the frequency multiplication circuit generates the n-multiplication clock signal based on a multiphase clock signal used for measuring the reference clock signal period .

4. The clock control circuit according to claim 1, wherein the multiphase clock generation means is configured as a ring oscillator in which a plurality of logic inversion circuits are connected in a ring shape .

5. The clock control circuit according to claim 4, wherein the ring oscillator is composed of an odd number of logic inversion circuits.

6. The clock according to claim 1, wherein the reference clock oscillation circuit, the frequency multiplication circuit, the clock synchronization circuit, and the low power consumption control unit are integrally configured as a semiconductor integrated circuit. Control circuit.

Multiphase clock signal output means for generating and outputting a multiphase clock signal having a predetermined phase difference by an oscillation operation by digital control is provided, and the cycle of the reference clock signal output by the reference clock oscillation circuit is set to the multiphase clock signal. And measuring the phase difference of the multiphase clock signal as resolution, and multiplying the frequency of the reference clock signal by n using the phase difference of the multiphase clock signal as resolution based on the measured value. A frequency multiplier for generating and outputting a clock signal;
The oscillation of the multi-phase clock signal output means is performed when the operation of the clock synchronization circuit that is operated by the n-multiplied clock signal output from the frequency multiplying circuit being applied to the clock input terminal is stopped to shift to the low power consumption mode. A low power consumption control means for stopping the operation,
The frequency multiplier circuit is:
Counting means for counting a time corresponding to the period of the reference clock signal in a multiphase clock signal period;
Data output means for converting the data counted by the counting means into data corresponding to the multiplication number setting data and outputting the data;
A digital controlled oscillator that generates the n multiplied clock signal based on the data output from the data output means,
A clock control circuit comprising: a sequence control means for controlling an operation sequence of the count means and the digitally controlled oscillator based on the reference clock signal .