JP3630591B2

JP3630591B2 - クロック乗せ換え方法及び回路

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Publication number: JP3630591B2
Application number: JP24316299A
Authority: JP
Inventors: 洋司佐藤; 定明田中; 岳高橋; 芳勝植竹
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1999-08-30
Filing date: 1999-08-30
Publication date: 2005-03-16
Anticipated expiration: 2019-08-30
Also published as: US6744837B1; JP2001069125A

Description

【０００１】
【発明の属する技術分野】
本発明は、あるクロック位相で位相が定まっている入力データを上記クロックとは異なる位相を有するクロックに乗せ換えるクロック乗せ換え方法及び回路に関し、例えば、自動交換機における信号送受信回路内のエラスチックストア制御回路に適用し得るものである。
【０００２】
【従来の技術】
従来、エラスチックストア制御方法を使用した位相同期方法は、各種のビット位相同期回路に適用されている。
【０００３】
以下、エラスチックストア制御方法の概略について説明する。同期していない系の間で信号を伝送する場合、受信装置側においては、送信装置側から入力される入力クロックを使用して入力データをメモリに一旦蓄積し、受信装置の内部で使用されているシステムクロックによりそのメモリのデータを同順序で読み出すことにより、受信装置内部では入力データをシステムクロックに同期して扱うことが可能となる。
【０００４】
【発明が解決しようとする課題】
しかしながら、この従来技術の前提条件として、入力クロックとシステムクロックはある同一のクロック周波数であり、そのため、１個のエラスチックストア制御回路では１個のクロック周波数しか扱うことはできなかった。
【０００５】
つまり、同一のエラスチックストア制御回路では入力データに同期した入力クロックの周波数がエラスチックストア制御回路の設計時に設定したクロック周波数と同一なものでなければビット位相同期機能は満足されず、入力クロックとシステムクロックが１種類の関係でしか成立しないという課題があった。
【０００６】
今日のように、種々のデータ速度のデータが通信に供している時代では、異なる速度（クロック周波数）のデータを取り扱うことができる信号送受信回路が開発、研究されているが、それに対応できる１個のエラスチックストア制御回路は、従来は存在しなかった。すなわち、入力データのクロック周波数の種類毎に、異なるエラスチックストア制御回路が必要となっていた。
【０００７】
これは、入力データのクロック周波数と、システムクロックの周波数とが異なる場合に、特に、システムクロックが高い場合に対応し得るエラスチックストア制御回路が存在しないことにも起因している。
【０００８】
そのため、乗せ換え後クロックの周波数が乗せ換え前クロックより高い場合においても、クロックの乗せ換えを実行できるクロック乗せ換え方法や回路が求められている。
【０００９】
また、クロック周波数が異なる複数種類の入力データに対し、所定周波数の乗せ換え後クロックに乗せ換えることができるクロック乗せ換え方法や回路が求められている。
【００１０】
【課題を解決するための手段】
かかる課題を解決するため、第１の本発明においては、書込制御手段が乗せ換え前クロックに基づいて生成した書込アドレスによって入力データを記憶手段に書き込むと共に、読出制御手段が、乗せ換え前クロックとは独立している乗せ換え後クロックに基づいて生成した読出アドレスによって、上記記憶手段からデータを読み出して、データに同期しているクロックを乗せ換えるクロック乗せ換え方法において、上記乗せ換え後クロックとして、その周波数が、上記乗せ換え前クロックの周波数より高い周波数のものを適用すると共に、上記読出制御手段は、乗せ換え後クロックが与えられたときに、上記乗せ換え前クロックの周波数と上記乗せ換え後クロックの周波数間の割合に応じて、読出アドレスを更新し、又は、読出アドレスを維持することを特徴とする。
【００１１】
また、第２の本発明は、書込制御手段が乗せ換え前クロックに基づいて生成した書込アドレスによって入力データを記憶手段に書き込むと共に、読出制御手段が、乗せ換え前クロックとは独立している乗せ換え後クロックに基づいて生成した読出アドレスによって、上記記憶手段からデータを読み出して、データに同期しているクロックを乗せ換えるクロック乗せ換え方法において、上記乗せ換え前クロックの周波数が複数あると共に、上記乗せ換え後クロックの周波数が、最も高い上記乗せ換え前クロックの周波数に等しいかそれより高い周波数のものを適用すると共に、上記読出制御手段は、入力されている上記乗せ換え前クロックの周波数が上記乗せ換え後クロックの周波数より低い場合には、上記乗せ換え後クロックが与えられたときに、入力されている上記乗せ換え前クロックの周波数と上記乗せ換え後クロックの周波数間の割合に応じて、読出アドレスを更新し、又は、読出アドレスを維持することを特徴とする。
【００１２】
【発明の実施の形態】
（Ａ）第１の実施形態
以下、本発明によるクロック乗せ換え方法及び回路を、エラスチックストア制御回路に適用した第１の実施形態を図面を参照しながら説明する。
【００１３】
第１の実施形態のエラスチックストア制御回路は、位相同期の対象として２種類のクロック周波数に同期した入力データを扱う系において、その２種類のクロック周波数の関係が２のべき乗の関係がある場合（入力クロック周波数Ａ及びＢとすると、Ａ＝２^ｎ×Ｂ（ｎは自然数））の位相同期方法を実現しようとしたものである。
【００１４】
（Ａ−１）第１の実施形態の構成
図１は、第１の実施形態のエラスチックストア制御回路の構成を示すブロック図である。
【００１５】
図１では、書込アドレス生成部１０１、エラスチックストア部１０２、システムクロック生成部１０３、メインカウンタ部１０４、読出アドレス選択部１０５、デコード部１０６、有効表示信選択部１０７及びデータ処理部１０８を示しているが、書込アドレス生成部１０１、エラスチックストア部１０２、メインカウンタ部１０４、読出アドレス選択部１０５、デコード部１０６及び有効表示信号選択部１０７が、エラスチックストア制御回路１００を構成している。
【００１６】
入力データ１ａは、書込データとして、エラスチックストア部１０２に入力される。入力クロック１ｂは、書込クロックとしてエラスチックストア部１０２に入力されると共に、書込アドレスを更新させるクロックとして書込アドレス生成部１０１に入力される。入力フレームパルス１ｃは、リタイミングパルスとして、書込アドレス生成部１０１に入力される。
【００１７】
上述のように、入力データ１ａとしては、高いクロック周波数Ａ（１ｂ）に従っているものと、低いクロック周波数Ｂ（１ｂ）に従っているものとのいずれかである。
【００１８】
書込アドレス生成部１０１は、入力フレームパルス１ｃによってリセットされた後、入力クロック１ｂが入力される毎に１インクリメントしていく書込アドレスを生成して、エラスチックストア部１０２に与えるものである。
【００１９】
システムクロック生成部１０３は、当該エラスチックストア制御回路１００を有するシステムの内部（データ処理部１０８）が必要とするシステムクロック１ｅを生成するものである。この第１の実施形態の場合、システムクロック１ｅの周波数は、２種類の入力データのうちの高いクロック周波数Ａのものと同じになっている。
【００２０】
このシステムクロック１ｅは、読出クロックとして、エラスチックストア部１０２に入力される。また、システムクロック１ｅは、メインカウンタ部１０４及びデータ処理部１０８にも入力されている。
【００２１】
メインカウンタ部１０４は、システムクロック１ｅの到来に基づいて、カウント動作するものである。メインカウンタ部１０４は、３種類のカウント値（以下、カウンタ出力と呼ぶ）ＣＴ１〜ＣＴ３を生成するものである。
【００２２】
３種類のカウンタ出力ＣＴ１〜ＣＴ３が取り得る範囲は、ｎやｉによって定まる。ｎは、上述した入力クロック周波数Ａ及びＢとしたときの両者の関係Ａ＝２^ｎ×Ｂを規定する自然数である。ｉは、エラスチックストア部１０２のアドレス幅によって定まる自然数であり、エラスチックストア部１０２のアドレス幅（アドレスのビット数）はｉ−ｎ＋１になっている。アドレス幅ｉ−ｎ＋１は２ビット以上をとるので、ｉ＞ｎである。アドレス幅がｉ−ｎ＋１であるので、アドレスは０〜２^{ｉ−ｎ＋１}−１である。
【００２３】
カウンタ出力ＣＴ１は、システムクロック１ｅが到来する毎に１インクリメントするものであって、０〜２^ｎ−１の範囲で巡回的に変化するものである。このカウンタ出力ＣＴ１の形成部はソフトウェア的構成でも良いが、ハードウェアであれば、ｎビットカウンタそのものを適用できる。
【００２４】
また、カウンタ出力ＣＴ２は、システムクロック１ｅが到来する毎に１インクリメントするものであって、０〜２^{ｉ−ｎ＋１}−１の範囲（アドレス範囲に等しい）で巡回的に変化するものである。このカウンタ出力ＣＴ２の形成部はソフトウェア的構成でも良いが、ハードウェアであれば、ｉ−ｎ＋１ビットカウンタそのものを適用できる。
【００２５】
さらに、カウンタ出力ＣＴ３は、システムクロック１ｅが２^ｎ個到来する毎に１インクリメントするものであって、０〜２^{ｉ−ｎ＋１}−１の範囲（アドレス範囲に等しい）で巡回的に変化するものである。このカウンタ出力ＣＴ３の形成部はソフトウェア的構成でも良いが、ハードウェアであれば、システムクロック１ｅが到来する毎に１インクリメントするｉ＋１ビットカウンタを適用し、そのうちの下位ｎビットを除いて出力するようにすれば良い。
【００２６】
なお、カウンタ出力ＣＴ３を、ｉ＋１ビットカウンタの出力とし、読出アドレス選択部１０５がこのカウンタ出力ＣＴ３を選択する際には、そのうちの下位ｎビットを除き（例えば、下位側へのシフト動作で除く）、上位側のｉ−ｎ＋１ビットを出力させるようにしても良い。
【００２７】
カウンタ出力ＣＴ２及びカウンタ出力ＣＴ３は読出アドレス選択部１０５に入力されている。また、カウンタ出力ＣＴ１はデコード部１０６に入力されている。なお、カウンタ出力ＣＴ１及びＣＴ３は、入力データ１ａのクロック周波数が低い周波数Ｂの場合に意味を持つものであり、カウンタ出力ＣＴ２は、入力データ１ａのクロック周波数が高い周波数Ａの場合に意味を持つものである。
【００２８】
読出アドレス選択部１０５には、現在入力されている入力クロックの周波数を規定する設定値１ｈも入力されている。読出アドレス選択部１０５は、この設定値１ｈに応じ、カウンタ出力ＣＴ２及びＣＴ３の一方を選択して、読出アドレスとして、エラスチックストア部１０２に与えるものである。読出アドレス選択部１０５は、低いクロック周波数Ｂの入力データ１ａの入力時には、カウンタ出力ＣＴ３を選択し、高いクロック周波数Ａの入力時には、カウンタ出力ＣＴ２を選択する。
【００２９】
なお、設定値１ｈは、入力クロック１ｂの周波数を検出することにより（例えば、所定時間でのパルス個数を検出することにより）、容易に形成できるものである。また、通信に先立つネゴシエーションなどによって、クロック周波数を認識して設定できるものである。
【００３０】
エラスチックストア部１０２は、到来した書込クロック１ｂ及び書込アドレスに従って、入力データ１ａを格納すると共に、到来した読出クロック１ｅ及び読出アドレスに従って、格納しているデータを読み出すものであり、その出力データ１ｄは、データ処理部１０８に与えられる。
【００３１】
デコード部１０６は、カウンタ出力ＣＴ１をデコードし、システムクロック１ｅの２^ｎ回に１回だけ有効を示す出力を有効表示信号選択部１０７に与えるものである。
【００３２】
有効表示信号選択部１０７には、上述した設定値１ｈも与えられており、また、固定値１ｇも与えられている。固定値１ｇは有効を示す値になっている。有効表示信号選択部１０７は、設定値１ｈが、入力クロック１ｂの周波数として低い周波数Ｂであることを表しているときに、デコード部１０６の出力を選択し、一方、設定値１ｈが、入力クロック１ｂの周波数として高い周波数Ａであることを表しているときに、固定値１ｇを選択し、有効表示信号１ｆとしてデータ処理部１０８に与える。
【００３３】
データ処理部１０８は、有効表示信号１ｆが有効を表示しているときに、システムクロック１ｅに同期して、エラスチックストア部１０２からの出力データ１ｄを取り込んで処理するものである。
【００３４】
（Ａ−２）第１の実施形態の動作
以下、以上のような構成を有する第１の実施形態のエラスチックストア制御回路１００の動作を説明する。
【００３５】
入力データ１ａ、入力クロック１ｂ及び入力フレームパルス１ｃは１組の信号群として入力される。
【００３６】
上述したように、この第１の実施形態においては、これらの入力信号群について２種類のクロック周波数を扱うことができ、その２種類のクロック周波数Ａ及びＢには、２のべき乗の関係Ａ＝２^ｎ×Ｂがある。
【００３７】
入力データ１ａは、例えば、通話路データ（例えばＩＳＤＮにおいてはＢｃｈ信号）もしくは呼処理信号（例えばＩＳＤＮにおいてはＤｃｈ信号）である。入力データ１ａは、入力クロック１ｂを書込クロックとしてエラスチックストア部１０２内に書き込まれる。入力フレームパルス１ｃは入力データ１ａの先頭位置を示し、書込アドレス生成部１０１内部のカウンタ回路のリタイミングに使用される。書込アドレス生成部１０１において生成された書込アドレスは、入力データ１ａが書き込まれるべきエラスチックストア部１０２のアドレスを決定している。
【００３８】
一方、エラスチックストア部１０２の出力側では、出力データ１ｄがシステムクロック生成部１０３により生成されたシステムクロック１ｅを読出クロックとして読み出される。上述のように、システムクロック１ｅの周波数は、入力クロック１ｂにおける２種類のクロック周波数のうち高い方の周波数Ａである。
【００３９】
このように読出クロック周波数（システムクロック１ｅ）として高い周波数Ａを選定している場合に、入力クロック１ｂの周波数として低い方の周波数Ｂを使用するときにおいて、仮に、従来のエラスチックストア制御回路をそのまま適用すると、書込クロック周波数Ｂに対して読出クロック周波数Ａの方が高くなるため、読出アドレスの書込アドレスに対する追い越しが生じ、正常に動作しなくなる。
【００４０】
そのため、第１の実施形態においては入力データ１ａのクロック周波数Ａ又はＢに応じて読出アドレスを制御し、２種類の周波数Ａ又はＢの入力データ１ａを扱えるようにしている。
【００４１】
以下では、まず、低周波数Ｂの入力クロック１ｂが与えられている状況での読出側の動作について説明し、その後、高周波数Ａの入力クロック１ｂが与えられている状況での読出側の動作について説明する。
【００４２】
なお、書込側の動作は、上述したように、低周波数Ｂの入力クロック１ｂが与えられている状況でも、高周波数Ａの入力クロック１ｂが与えられている状況でも同様である。但し、書込クロック周波数１ｂが異なっているので、１個のデータの書込みに要する時間は、２^ｎ：１である。図２（ａ）及び（ｂ）には、入力クロック１ｂが低周波数Ｂの場合（但しｎは２）での書込タイミングを示しており、図３（ａ）及び（ｂ）には、入力クロック１ｂが高周波数Ａの場合での書込タイミングを示している。
【００４３】
上述のように、低周波数Ｂの入力クロック１ｂが与えられている状況でも、高周波数Ａ（Ａ＝２^ｎ×Ｂ）であるシステムクロック１ｅがシステムクロック生成部１０３から読み出され、読出クロックとして、エラスチックストア部１０２に与えられると共に、メインカウンタ部１０４にも与えられる。
【００４４】
メインカウンタ部１０４においては、システムクロック１ｅの到来に基づいて、３種類のカウンタ出力ＣＴ１〜ＣＴ３を更新する。カウンタ出力ＣＴ２及びＣＴ３は読出アドレス選択部１０５に入力されるが、設定値１ｈが入力クロック１ｂの低周波数Ｂを指示しているため、読出アドレス選択部１０５はカウンタ出力ＣＴ３を選択し、エラスチックストア部１０２に読出アドレスとして与える。
【００４５】
カウンタ出力ＣＴ３は、上述したように、システムクロック１ｅの２^ｎクロックに１回更新されるものであるので、読出アドレスはシステムクロック１ｅの２^ｎクロックに１回更新され、出力データ１ｄは読み出される。一方、システムクロック１ｅがそのまま読出クロックになっているので、２^ｎ回の読出動作では、同一の読出アドレスが適用される。
【００４６】
図２（ｃ）及び（ｄ）には、ｎが２の場合におけるこの読出の様子を示している。
【００４７】
以上のように、システムクロック１ｅの２^ｎクロック分の間、出力データ１ｄとして重複した同一のデータが出力されるため、データ処理部１０８に対してはシステムクロック１ｅの２^ｎクロック中に１クロック分だけ、有効データが伝送されていることを示す必要がある。
【００４８】
そのため、メインカウンタ部１０４の出力であるカウンタ出力ＣＴ１をデコード部１０６においてデコードし、２^ｎクロック中に１クロック分だけ、有効であることを示す信号をデコード部１０６から出力される。この信号は、入力クロック１ｂが低周波数Ｂであることを表している設定値１ｈに基づき、有効表示信号選択部１０７で選択され、有効表示信号１ｆとしてデータ処理部１０８に出力される。
【００４９】
図２（ｅ）には、ｎが２の場合における、上述のような有効表示信号１ｆの変化を示している。
【００５０】
次に、入力クロック１ｂが高周波数Ａの場合、言い換えると、システムクロック１ｅと入力クロック１ｂが同じ周波数の場合における読出側の動作を説明する。
【００５１】
上述のように、この場合においても、システムクロック生成部１０３から出力されたシステムクロック１ｅがエラスチックストア部１０２に読出クロックとして与えられると共に、このシステムクロック１ｅがメインカウンタ部１０４にも与えられる。この場合をも区別することなく、メインカウンタ部１０４は、システムクロック１ｅの到来に基づいて、３種類のカウンタ出力ＣＴ１〜ＣＴ３を更新して出力する。
【００５２】
カウンタ出力ＣＴ２及びＣＴ３は読出アドレス選択部１０５に入力されるが、設定値１ｈが入力クロック１ｂの高周波数Ａを指示しているため、読出アドレス選択部１０５はカウンタ出力ＣＴ２を選択し、エラスチックストア部１０２に読出アドレスとして与える。
【００５３】
カウンタ出力ＣＴ２は、上述したように、システムクロック１ｅの到来毎に１インクリメントするものであり（最大値になると最小値に戻す）、これにより、位相はさておき、書込アドレス及び読出アドレスの更新周期及び更新順序は同じものとなる。
【００５４】
すなわち、エラスチックストア部１０２に書き込まれたデータが重複することなく書き込まれた順番に読み出され、出力データ１ｄとしてデータ処理部１０８に与えられる。
【００５５】
入力クロック１ｂが高周波数Ａの場合にも、デコード部１０６からの出力はあるが、入力クロック１ｂの高周波数Ａを表している設定値１ｈに基づき、有効表示信号選択部１０７では選択されず、有効表示信号選択部１０７は、常時有効を表している固定値１ｇを選択し、有効表示信号１ｆとしてデータ処理部１０８に与える。
【００５６】
図３（ｃ）〜（ｅ）は、入力クロック１ｂが高周波数Ａの場合におけるシステムクロック１ｅ、エラスチックストア部１０２の出力データ１ｄ及び有効表示信号１ｆのタイミングを示している。
【００５７】
以上のように、使用する入力データ１ａのクロック周波数に応じて設定値１ｈを設定することにより、入力データ１ａのクロック周波数が高周波数Ａであっても、低周波数Ｂであっても、システムクロック１ｅに乗せ換えることができる。
【００５８】
いずれの場合にせよ、データ処理部１０８には、エラスチックストア部１０２からの出力データ１ｄ、システムクロック１ｅ及び有効表示信号１ｆが入力され、それに基づきデータが効率的に処理される。例えば、時分割多重分離処理、時分割交換処理もしくは呼設定処理が効率的に実行できる。
【００５９】
（Ａ−３）第１の実施形態の効果
第１の実施形態のエラスチックストア制御回路によれば、異なるクロック周波数（周波数間には、一方の周波数が他方の周波数の２のべき乗の関係がある）の入力データを、簡単な構成によって、システムクロックに乗せ換えることができる。
【００６０】
また、有効表示信号をも後段の回路に与えるようにしているので、異種の入力クロック周波数を想定したデータ処理が可能となり、エラスチックストア部以降の後段の回路の共有化を実行できると共に、その後段の回路において効率的な処理が可能となる。
【００６１】
（Ｂ）第２の実施形態
次に、本発明によるクロック乗せ換え方法及び回路を、エラスチックストア制御回路に適用した第２の実施形態を図面を参照しながら説明する。
【００６２】
第２の実施形態のエラスチックストア制御回路は、位相同期の対象として２種類のクロック周波数に同期した入力データを扱う系において、その２種類のクロック周波数の関係が整数比の関係がある場合（入力クロック周波数Ｃ及びＤとすると、ｘ×Ｃ＝ｙ×Ｄ、（ｘ及びｙは自然数であり、ｘ＜ｙ））の位相同期方法を実現しようとしたものである。
【００６３】
（Ｂ−１）第２の実施形態の構成
図４は、第２の実施形態のエラスチックストア制御回路の構成を示すブロック図である。
【００６４】
図４では、書込アドレス生成部２０１、エラスチックストア部２０２、システムクロック生成部２０３、サブカウンタ部２０４、読出アドレス生成部２０５及びデータ処理部２０８を示しているが、書込アドレス生成部２０１、エラスチックストア部２０２、サブカウンタ部２０４及び読出アドレス生成部２０５が、エラスチックストア制御回路２００を構成している。
【００６５】
図４において、入力データ２ａは書込データとして、エラスチックストア部２０２に入力される。入力クロック２ｂは書込クロックとしてエラスチックストア部２０２に入力されると共に、書込アドレス生成部２０１に対して書込アドレスを更新させるために入力される。入力フレームパルス２ｃはリタイミングパルスとして、書込アドレス生成部２０１に入力される。書込アドレス生成部２０１からの出力は書込アドレスとして、エラスチックストア部２０２に入力される。
【００６６】
システムクロック生成部２０３は、入力クロック２ｂが取り得る２種類の周波数Ｃ及びＤのうち高い方の周波数Ｃと同じ周波数のシステムクロック２ｅを生成するものである。このシステムクロック２ｅは、読出クロックとして、エラスチックストア部２０２に入力されると共に、サブカウンタ部２０４、読出アドレス生成部２０５及びデータ処理部２０８にも入力される。
【００６７】
サブカウンタ部２０４には、当該エラスチックストア制御回路２００に入力されている入力クロック２ｂの周波数が高低いずれの周波数Ｃ又はＤかを規定する設定値２ｈが与えられている。
【００６８】
サブカウンタ部２０４は、設定値２ｈが高い周波数Ｃを規定しているときには、システムクロック２ｅの入力に拘わらず、常時、有効を示す有効表示信号２ｆを形成する。また、サブカウンタ部２０４は、設定値２ｈが低い周波数Ｄを規定しているときには、システムクロック２ｅがｙ個到来している期間中、ｘ個のシステムクロック２ｅの到来期間に有効を示し、残りのｙ−ｘ個のシステムクロック２ｅの到来期間に無効を示す有効表示信号２ｆを形成する。例えば、ｙ個到来している期間中、前半のｙ−ｘ個のシステムクロック２ｅの到来期間に無効を示す。このような有効表示信号２ｆは、読出アドレス生成部２０５及びデータ処理部２０８に入力される。上記説明でのｘ、ｙは、入力クロック２ｂの２種類の周波数Ｃ、Ｄの関係ｘ×Ｃ＝ｙ×Ｄが規定する上述したｘ、ｙである。
【００６９】
読出アドレス生成部２０５は、有効表示信号２ｆが有効を示している期間において、到来したシステムクロック２ｅに応じて、カウント値を１インクリメントし（最大値でシステムクロック２ｅが到来したときには最小値に変更）、そのカウント値を、読出アドレスとして、エラスチックストア部２０２に与える。
【００７０】
エラスチックストア部２０２は、到来した書込クロック２ｂ及び書込アドレスに従って、入力データ２ａを格納すると共に、到来した読出クロック２ｅ及び読出アドレスに従って、格納しているデータを読み出すものであり、その出力データ２ｄは、データ処理部２０８に与えられる。
【００７１】
データ処理部２０８は、有効表示信号２ｆが有効を表示しているときに、システムクロック２ｅに同期して、エラスチックストア部２０２からの出力データ２ｄを取り込んで処理するものである。
【００７２】
（Ｂ−２）第２の実施形態の動作
以下、以上のような構成を有する第２の実施形態のエラスチックストア制御回路２００の動作を説明する。
【００７３】
入力データ２ａ、入力クロック２ｂ及び入力フレームパルス２ｃは１組の信号群として入力される。
【００７４】
この第２の実施形態においては、これらの入力信号群について２種類のクロック周波数を扱うことができ、その２種類のクロック周波数には整数比の関係（入力クロック周波数Ｃ及びＤ：ｘ×Ｃ＝ｙ×Ｄ、ｘ及びｙは自然数であり、ｘ＜ｙ）がある。
【００７５】
入力データ２ａは、通話路データ（例えばＩＳＤＮにおいてはＢｃｈ信号）もしくは呼処理信号（例えばＩＳＤＮにおいてはＤｃｈ信号）等であり、入力クロック２ｂを書込クロックとしてエラスチックストア部２０２内に書き込まれる。入力フレームパルス２ｃは入力データ２ａの先頭位置を示し、書込アドレス生成部２０１内部のカウンタ回路のリタイミングに使用される。書込アドレス生成部２０１において生成された書込アドレスは、入力データ２ａが書き込まれるべきエラスチックストア部２０２のアドレスを決定する。
【００７６】
一方、エラスチックストア部２０２の出力側では、出力データ２ｄがシステムクロック生成部２０３により生成されたシステムクロック２ｅを読出クロックとして読み出される。
【００７７】
ここで、システムクロック２ｅの周波数は、入力クロック２ｂにおける２種類のクロック周波数Ｃ及びＤの内、高い方の周波数Ｃである。
【００７８】
仮に、従来のエラスチックストア制御回路において、入力クロック２ｂの周波数が低い方の周波数Ｄの場合に、高い周波数Ｃと同じ周波数のシステムクロック２ｅを読出クロックとして用いると、書込クロック周波数に対して読出クロック周波数の方が高くなるため、読出アドレスの書込アドレスに対する追い越しが生じ、正常に動作しなくなる。
【００７９】
そのため、第２の実施形態においても、入力データ２ａのクロック周波数Ｃ又はＤに応じて、読出アドレスを制御し、異なるクロック周波数の入力データ２ａを扱えるようにしている。
【００８０】
以下では、まず、低周波数Ｄの入力クロック２ｂが与えられている状況での読出側の動作について説明し、その後、高周波数Ｃの入力クロック２ｂが与えられている状況での読出側の動作について説明する。
【００８１】
なお、第２の実施形態においても、書込側の動作は、上述したように、低周波数Ｄの入力クロック２ｂが与えられている状況でも、高周波数Ｃの入力クロック２ｂが与えられている状況でも同様である。但し、書込クロック周波数２ｂが異なっているので、１個のデータの書込みに要する時間は、ｙ：ｘである。図５（ａ）及び（ｂ）には、入力クロック２ｂが低周波数Ｄの場合での書込タイミングを示しており、図６（ａ）及び（ｂ）には、入力クロック２ｂが高周波数Ｃの場合での書込タイミングを示している（但しｘ＝３、ｙ＝７）。
【００８２】
上述のように、低周波数Ｄの入力クロック２ｂが与えられている状況でも、高周波数Ｃ（ｘ×Ｃ＝ｙ×Ｄ）であるシステムクロック２ｅがシステムクロック生成部２０３から出力され、読出クロックとして、エラスチックストア部２０２に与えられると共に、サブカウンタ部２０４及び読出アドレス生成部２０５にも与えられる。
【００８３】
システムクロック２ｅが入力クロック２ｂのｙ／ｘ（＞１）倍の周波数である場合、言い換えると、入力クロック２ｂの周波数が低周波数Ｄであると、そのことを表す設定値２ｈに基づき、サブカウンタ部２０４は、システムクロック２ｅのｙクロック期間中にｘクロック期間分だけ有効を示し、残りのｙ−ｘクロック期間分だけ無効を示す有効表示信号２ｆを生成する。読出アドレス生成部２０５の内部カウンタは、有効表示信号２ｆが有効を示す期間に到来したシステムクロック２ｅによってカウント値（エラスチックストア部２０２に対する読出アドレス）を更新する一方、有効表示信号２ｆが無効を示す期間ではシステムクロック２ｅが到来しても、カウント値を更新しない。
【００８４】
ここで、ｘ及びｙは入力クロック２ｂの２種類の周波数の関係（周波数Ｃ及びＤ：ｘ×Ｃ＝ｙ×Ｄ、ｘ及びｙは自然数、ｘ＜ｙ）を規定する値である。
【００８５】
図５のタイムチャートが示すようにシステムクロック２ｅのｙクロック中にｘクロック分しか、読出アドレスを更新しない（図５（ｅ）参照）。その結果、図５（ｄ）に示すように、サブカウンタ部２０４からの有効表示信号２ｆが無効を示しているｙ−ｘクロック分の間、出力データ２ｄは、同一読出アドレスからの重複したデータとなっている。そのため、データ処理部２０８に対しては、システムクロック２ｅのｙクロック中にｘクロック分だけ、有効データが伝送されていることを示す必要がある。そこで、サブカウンタ部２０４により生成される有効表示信号２ｆをデータ処理部２０８にも入力し、データ処理部２０８においてはこの有効表示信号２ｆに基づいてデータ処理を実施する。
【００８６】
次に、入力クロック２ｂが高周波数Ｃの場合、言い換えると、システムクロック２ｅと入力クロック２ｂが同じ周波数の場合における読出側の動作を説明する。
【００８７】
上述のように、この場合においても、システムクロック生成部２０３から出力されたシステムクロック２ｅがエラスチックストア部２０２に読出クロックとして与えられると共に、このシステムクロック２ｅがサブカウンタ部２０４、読出アドレス生成部２０５及びデータ処理部２０８にも与えられる。
【００８８】
この場合には、サブカウンタ部２０４は、設定値２ｈが入力クロック２ｂの周波数が高周波数Ｃであることを表す値であるので、図６（ｃ）に示すシステムクロック２ｅの入力に関係なく、図６（ｅ）に示すように、常時、有効を示す有効表示信号２ｆを出力する。その結果、読出アドレス生成部２０５の内部カウンタは停止することなく読出アドレスを更新し、エラスチックストア部２０２からは、読出クロック（システムクロック２ｅ）が生じる毎に更新された読出アドレスに記憶されたデータが、図６（ｄ）に示すように、出力データ２ｄとして読み出される。
【００８９】
このように、読出クロックが生じる毎に、異なるデータが出力データ２ｄとしてエラスチックストア部２０２からデータ処理部２０８に出力されるので、常時有効を表す有効表示信号２ｆもデータ処理部２０８に与え、入力されているデータ２ｄに、重複した無効なデータがないことを通知する。
【００９０】
以上のようにして、使用する入力データ２ａのクロック周波数に応じて、予め設定値２ｈを設定することにより、入力データ２ａのクロック周波数として、周波数Ｃもしくは周波数Ｄ（ｘ×Ｃ＝ｙ×Ｄ、ｘ及びｙは自然数、ｘ＜ｙ）のいずれかを使うことが可能となる。
【００９１】
データ処理部２０８ではエラスチックストア部２０２からの出力データ２ｄ、システムクロック２ｅ及び有効表示信号２ｆが入力され、それに基づきデータが効率的に処理される。例えば、時分割多重分離処理、時分割交換処理もしくは呼設定処理が行われる。
【００９２】
（Ｂ−３）第２の実施形態の効果
第２の実施形態のエラスチックストア制御回路によれば、異なるクロック周波数（周波数間には、整数比の関係がある）のいずれかに従うエラスチックストア部への入力データを、簡単な構成によって、システムクロックに乗せ換えることができ、エラスチックストア制御回路以降の回路の共有化ができる。
【００９３】
また、システムクロックの周波数が入力クロックの周波数より高い場合に生じる無効な重複データの位置を示す信号を作成するため、後段の回路において効率的な処理が可能となる。
【００９４】
（Ｃ）他の実施形態
第１及び第２の実施形態では、入力される２種類のクロックの内、片方の周波数をシステムクロックと同じ周波数としていたが、原理的には同じ周波数である必要はなく、入力される２種類のクロックとシステムクロックの周波数がすべて相異なる周波数である場合にも適用可能である。但し、システムクロックの周波数が最も高いことを要する。
【００９５】
この場合において、入力クロックの２種類の周波数をＥ、Ｆ、システムクロックの周波数をＧとすると、入力クロック周波数Ｅの入力データをシステムクロックに乗せ換える場合も、また、入力クロック周波数Ｆの入力データをシステムクロックに乗せ換える場合も、入力クロック周波数Ｂの入力データをシステムクロックに乗せ換える第１の実施形態での方法、又は、入力クロック周波数Ｄの入力データをシステムクロックに乗せ換える第２の実施形態での方法を適用することになる。
【００９６】
また、第１及び第２の実施形態では、入力されるクロックは２種類の周波数としていたが、予め設定する設定値を複数設けることにより、３種類以上の周波数を扱うような場合にも、本発明は適用可能である。また、入力クロックの周波数は１種類であっても、その周波数がシステムクロックの周波数より低い場合には、上記実施形態における低周波数の入力クロックが入力された場合に対応する構成を適用することができる。
【００９７】
さらに、第１及び第２の実施形態では、低クロック周波数の入力データが入力されている場合において、読出アドレスの更新を、２^ｎ個のシステムクロック期間に１回、又は、ｙ個のシステムクロック期間にｘ回だけ行うものを示したが、この更新割合を確保できるのならば、他の方法でも良い。例えば、第２の実施形態の変形例としては、２ｙのシステムクロック期間の後半にまとめて２ｘ回更新させるようにしても良い。このような読出アドレスの更新に合わせて、有効表示信号の有効、無効を制御することは勿論である。
【００９８】
さらにまた、上記第２の実施形態は、２種類の入力クロック周波数間に整数比の関係がある場合のものであるが、整数比の関係には、２のべき乗の関係も含まれるので、２種類の入力クロック周波数間に２のべき乗の関係がある場合にも、第２の実施形態を適用可能である。
【００９９】
また、上記第１及び第２の実施形態は、本発明によるクロック乗せ換え回路を、エラスチックストア制御回路に適用したものを示したが、本発明によるクロック乗せ換え回路を、他のクロック乗せ換えを必要とする回路に適用するようにしても良い。ここで、入力データはシリアルデータ（１ビットデータ）に限定されず、入力クロック（乗せ換え前クロック）に同期して入力されるパラレルデータをシステムクロック（乗せ換え後クロック）に乗せ換えるものであっても良い。
【０１００】
【発明の効果】
以上のように、本発明によれば、乗せ換え後クロックの周波数が乗せ換え前クロックより高い場合においても、クロックの乗せ換えを実行できるようになる。
また、他の本発明によれば、クロック周波数が異なる複数種類の入力データに対し、所定周波数の乗せ換え後クロックに乗せ換えることができるようになる。
【図面の簡単な説明】
【図１】第１の実施形態の構成を示すブロック図である。
【図２】第１の実施形態の低クロック周波数の入力データに対する乗せ換え処理を示すタイミングチャートである。
【図３】第１の実施形態の高クロック周波数の入力データに対する乗せ換え処理を示すタイミングチャートである。
【図４】第２の実施形態の構成を示すブロック図である。
【図５】第２の実施形態の低クロック周波数の入力データに対する乗せ換え処理を示すタイミングチャートである。
【図６】第２の実施形態の高クロック周波数の入力データに対する乗せ換え処理を示すタイミングチャートである。
【符号の説明】
１０１、２０１…書込アドレス生成部、
１０２、２０２…エラスチックストア部、
１０３、２０３…システムクロック生成部、
１０４…メインカウンタ部、
１０５…読出アドレス選択部、
１０６…デコード部、
１０７…有効表示信選択部、
１０８、２０８…データ処理部、
２０４…サブカウンタ部、
２０５…読出アドレス生成部。

Claims

書込制御手段が乗せ換え前クロックに基づいて生成した書込アドレスによって入力データを記憶手段に書き込むと共に、読出制御手段が、乗せ換え前クロックとは独立している乗せ換え後クロックに基づいて生成した読出アドレスによって、上記記憶手段からデータを読み出して、データに同期しているクロックを乗せ換えるクロック乗せ換え方法において、
上記乗せ換え後クロックとして、その周波数が、上記乗せ換え前クロックの周波数より高い周波数のものを適用すると共に、
上記読出制御手段は、乗せ換え後クロックが与えられたときに、上記乗せ換え前クロックの周波数と上記乗せ換え後クロックの周波数間の割合に応じて、読出アドレスを更新し、又は、読出アドレスを維持する
ことを特徴とするクロック乗せ換え方法。
上記乗せ換え後クロックの周波数が、上記乗せ換え前クロックの周波数の２のｎ乗（ｎは自然数）の周波数であると共に、
上記読出制御手段は、乗せ換え後クロックが２のｎ乗個到来する毎に、読出アドレスを更新する
ことを特徴とする請求項１に記載のクロック乗せ換え方法。
上記読出制御手段は、読出アドレスが同一の期間中、上記乗せ換え後クロックの１周期に相当する期間だけ、有効を示す有効表示信号を形成し、上記記憶手段から読み出されたデータが与えられるデータ処理手段に与える有効表示信号生成部を備えることを特徴とする請求項２に記載のクロック乗せ換え方法。
上記乗せ換え後クロックの周波数をＣ、上記乗せ換え前クロックの周波数をＤとしたときに、ｘ×Ｃ＝ｙ×Ｄ（ｘ及びｙは自然数：ｘ＜ｙ）の関係があると共に、
上記読出制御手段は、乗せ換え後クロックがｙ個到来したときに、そのうちのｘ個の到来で読出アドレスを更新する
ことを特徴とする請求項１に記載のクロック乗せ換え方法。
上記読出制御手段は、乗せ換え後クロックがｙ個到来したときに、そのうちのｘ個の期間で有効を示す有効表示信号を形成し、上記記憶手段から読み出されたデータが与えられるデータ処理手段に与える有効表示信号生成部を備えることを特徴とする請求項４に記載のクロック乗せ換え方法。
書込制御手段が乗せ換え前クロックに基づいて生成した書込アドレスによって入力データを記憶手段に書き込むと共に、読出制御手段が、乗せ換え前クロックとは独立している乗せ換え後クロックに基づいて生成した読出アドレスによって、上記記憶手段からデータを読み出して、データに同期しているクロックを乗せ換えるクロック乗せ換え方法において、
上記乗せ換え前クロックの周波数が複数あると共に、上記乗せ換え後クロックの周波数が、最も高い上記乗せ換え前クロックの周波数に等しいかそれより高い周波数のものを適用すると共に、
上記読出制御手段は、入力されている上記乗せ換え前クロックの周波数が上記乗せ換え後クロックの周波数より低い場合には、上記乗せ換え後クロックが与えられたときに、入力されている上記乗せ換え前クロックの周波数と上記乗せ換え後クロックの周波数間の割合に応じて、読出アドレスを更新し、又は、読出アドレスを維持する
ことを特徴とするクロック乗せ換え方法。
上記読出制御手段は、上記乗せ換え後クロックの周波数が、入力されている上記乗せ換え前クロックの周波数の２のｎ乗（ｎは自然数）の周波数であるときに、乗せ換え後クロックが２のｎ乗個到来する毎に、読出アドレスを更新することを特徴とする請求項６に記載のクロック乗せ換え方法。
上記読出制御手段は、上記乗せ換え後クロックの周波数が、入力されている上記乗せ換え前クロックの周波数の２のｎ乗の周波数であるときには、読出アドレスが同一の期間中、上記乗せ換え後クロックの１周期に相当する期間だけ、有効を示す有効表示信号を形成し、上記記憶手段から読み出されたデータが与えられるデータ処理手段に与える有効表示信号生成部を備えることを特徴とする請求項７に記載のクロック乗せ換え方法。
上記読出制御手段は、上記乗せ換え後クロックの周波数をＣ、入力されている上記乗せ換え前クロックの周波数をＤとしたときに、ｘ×Ｃ＝ｙ×Ｄ（ｘ及びｙは自然数：ｘ＜ｙ）の関係がある場合には、上記乗せ換え後クロックがｙ個到来したときに、そのうちのｘ個の到来で読出アドレスを更新することを特徴とする請求項６に記載のクロック乗せ換え方法。
上記読出制御手段は、上記乗せ換え後クロックの周波数をＣ、入力されている上記乗せ換え前クロックの周波数をＤとしたときに、ｘ×Ｃ＝ｙ×Ｄ（ｘ及びｙは自然数：ｘ＜ｙ）の関係がある場合には、上記乗せ換え後クロックがｙ個到来したときに、そのうちのｘ個の期間で有効を示す有効表示信号を形成し、上記記憶手段から読み出されたデータが与えられるデータ処理手段に与える有効表示信号生成部を備えることを特徴とする請求項９に記載のクロック乗せ換え方法。
乗せ換え前クロックに基づいて生成した書込アドレスによって入力データを記憶手段に書き込む書込制御手段と、乗せ換え前クロックとは独立している乗せ換え後クロックに基づいて生成した読出アドレスによって、上記記憶手段からデータを読み出して、データに同期しているクロックを乗せ換える読出制御手段を備えるクロック乗せ換え回路において、
上記乗せ換え後クロックの周波数が、上記乗せ換え前クロックの周波数の２のｎ乗（ｎは自然数）の周波数であると共に、
上記読出制御手段は、
上記記憶手段に接続され、乗せ換え後クロックが２のｎ乗個到来する毎に、読出アドレスを更新する読出アドレス生成部と、
データ処理手段に接続され、読出アドレスが同一の期間中、上記乗せ換え後クロックの１周期に相当する期間だけ、データが有効であることを上記データ処理手段に与える有効表示信号を生成する有効表示信号生成部を備える
ことを特徴とするクロック乗せ換え回路。
乗せ換え前クロックに基づいて生成した書込アドレスによって入力データを記憶手段に書き込む書込制御手段と、乗せ換え前クロックとは独立している乗せ換え後クロックに基づいて生成した読出アドレスによって、上記記憶手段からデータを読み出して、データに同期しているクロックを乗せ換える読出制御手段を備えるクロック乗せ換え回路において、
上記乗せ換え後クロックの周波数をＣ、上記乗せ換え前クロックをＤとしたときに、ｘ×Ｃ＝ｙ×Ｄ（ｘ及びｙは自然数：ｘ＜ｙ）の関係があると共に、
上記読出制御手段は、
乗せ換え後クロックがｙ個到来したときに、そのうちのｘ個の到来で読出アドレスを更新する読出アドレス生成部と、
乗せ換え後クロックがｙ個到来したときに、そのうちのｘ個の期間だけ、データが有効であることをデータ処理手段に与える有効表示信号を生成する有効表示信号生成部を備える
ことを特徴とするクロック乗せ換え回路。