JP3628492B2

JP3628492B2 - 半導体装置およびそのテスト方法

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Publication number: JP3628492B2
Application number: JP23137797A
Authority: JP
Inventors: 寛野田
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1997-08-27
Filing date: 1997-08-27
Publication date: 2005-03-09
Anticipated expiration: 2017-08-27
Also published as: JPH1164464A

Description

【０００１】
【発明の属する技術分野】
この発明は、ディジタル・アナログ変換器（以下、ＤＡＣという）を有するアナログ・ディジタル混在の半導体装置において、テストを行うための回路を備えた半導体装置およびそのテスト方法に関するものである。
【０００２】
【従来の技術】
図６は従来の半導体装置を示す図であり、図において、１は例えば、ＮビットのＤＡＣを内蔵するアナログ・ディジタル混在ＬＳＩ等の半導体装置、２はロジック回路やＲＡＭ回路等のディジタル回路、３は半導体装置１の内部クロックを発生するためのクロック／タイミング発生器、４はＮビットのＤＡＣである。この半導体装置１は多数のディジタル入出力端子と少数のアナログ出力端子を有している。
【０００３】
次に動作について説明する。
まず、テスト装置Ｔ１を被測定デバイスである半導体装置１に接続し、所定のテストパターンまたは信号を作成してこの半導体装置１に入力し、例えば、半導体装置１からの出力値を期待値と比較して半導体装置１の機能の良否の判定を行う。
ここで、テスト装置Ｔ１は半導体装置１のディジタル回路２から出力されるディジタル信号とともにＤＡＣ４から出力されるアナログ信号を取り込んでテストを行う。
【０００４】
【発明が解決しようとする課題】
従来の半導体装置は以上のように構成されているので、この半導体装置のテストの際に高価な多ピンのアナログ・ディジタル混在半導体装置用のテスト装置を使用する必要があり、テストに要する費用が高額となるなどの課題があった。
【０００５】
この発明は上記のような課題を解決するためになされたもので、アナログ・ディジタル混在の半導体装置であっても安価にテストを行うことができる半導体装置およびそのテスト方法を得ることを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係る半導体装置は、多数のディジタル信号用入出力端子と、前記ディジタル信号用入出力端子を介してディジタル信号の入出力が行われるディジタル回路と、前記ディジタル回路から出力された所定のディジタル信号をアナログ信号に変換するディジタル・アナログ変換器と、前記ディジタル・アナログ変換器の出力端子と、クロックを前記ディジタル回路及び前記ディジタル・アナログ変換器へ供給するクロック発生手段とを備えた半導体装置において、前記ディジタル・アナログ変換器から出力されるアナログ信号とテスト用基準信号とを比較して、その比較結果をテスト装置へ出力する比較手段を備えたものである。
【０００７】
この発明に係る半導体装置は、請求項１記載の半導体装置であって、通常動作時にはディジタル・アナログ変換器側と出力端子側とを接続し、テスト時には比較手段の出力端子側と前記出力端子側とを接続するモード切替手段が付加されてなるものである。
【０００８】
この発明に係る半導体装置は、請求項１記載または請求項２記載の半導体装置であって、テスト用基準信号を作成する基準信号作成手段を備えたものである。
【０００９】
この発明に係る半導体装置は、請求項３記載の半導体装置であって、基準信号作成手段は、電源に接続され、複数の抵抗が組み合わされてなる抵抗回路と、前記基準信号作成手段の出力端子側及び前記抵抗回路の所定の節点の間の接続または切離しを行う複数のスイッチと、前記各スイッチを所定のタイミングで切り替えるための切替制御信号を出力するシフトレジスタとを有するものである。
【００１０】
この発明に係る半導体装置のテスト方法は、ディジタル信号用入出力端子から所定のディジタル信号をディジタル回路に入力し、前記ディジタル回路から出力されたディジタル信号をディジタル・アナログ変換器によってアナログ信号に変換し、前記アナログ信号とテスト用基準信号とを比較して、その比較結果を前記テスト装置へ出力し、前記テスト装置で、取り込まれた前記比較結果に基づいて前記半導体装置の良否を判定するものである。
【００１１】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による半導体装置の構成を示すブロック図であり、図において、１は半導体装置、２はロジック回路やＲＡＭ回路等のディジタル回路、３は半導体装置１の内部クロックを発生するためのクロック／タイミング発生器（クロック発生手段）、４はＮビットのＤＡＣ（ディジタル・アナログ変換器）、５はＮビットのＤＡＣ４の出力電圧Ｖ_Ｏと基準電圧（テスト用基準信号）Ｖ_ｒｅｆとを比較するコンパレータ（比較手段）、６は通常動作時にはＤＡＣ４と半導体装置１の出力端子１ｂとを接続し、テスト時にはコンパレータ５と出力端子１ｂとを接続するスイッチ（モード切替手段）、１ａ，１ａ，…はディジタル信号用入出力端子、１ｂはＤＡＣ４の出力端子、１ｃは基準電圧端子、１ｄはスイッチ６をコントロールするためのスイッチコントロール端子、１１はＮ本の入力データ信号線、１２はディジタル回路２へのクロック信号線、１３はＮビットのＤＡＣ４のサンプリングクロック信号線である。
【００１２】
半導体装置１をテストする際は、ロジックテスタ等のテスト装置Ｔ２を半導体装置１に接続する。そして、ディジタル信号用入出力端子１ａ，１ａ，…を介して所定のディジタル信号が、例えば、テスト装置Ｔ２からディジタル回路２へ入力され、出力端子１ｂからは、通常動作時にはＤＡＣ４からのアナログ出力信号が出力され、テスト時にはコンパレータ５のディジタル出力信号がテスト装置Ｔ２に取り込まれる。また、基準電圧端子１ｃからはテスト装置Ｔ２で作成された基準電圧Ｖ_ｒｅｆがコンパレータ５へ入力される。また、スイッチコントロール端子１ｄを介して、スイッチ６を切り替えるための制御信号がスイッチ６へ入力される。
スイッチ６は、ＤＡＣ４側端子６ａとコンパレータ５側端子６ｂとを有し、通常動作時には、「Ｈ」レベルの制御信号を受け取って、ＤＡＣ側端子６ａと出力端子１ｂとを接続する一方、テスト時には、「Ｌ」レベルの制御信号を受け取って、コンパレータ側端子６ｂと出力端子１ｂとを接続する。
【００１３】
次に動作について説明する。
まず、テスト装置Ｔ２を各端子１ａ，１ｂ，…で半導体装置１に接続し、テストを開始する。スイッチコントロール端子１ｄからは「Ｌ」レベルの制御信号が入力され、スイッチ６の端子６ｂと出力端子１ｂとが接続される。また、所定のディジタル信号用入出力端子１ａ，１ａ，…からは、所定のディジタル信号が入力される。
コンパレータ５は、ＤＡＣ４から出力されたアナログ出力電圧Ｖ_Ｏとテスト装置Ｔ２において作成された基準電圧Ｖ_ｒｅｆとを比較し、比較結果に応じたディジタル信号を出力端子１ｂへ伝達する。このディジタル信号は、テスト装置Ｔ２に入力されて、期待値と比較され良品／不良品が判定される。
【００１４】
ここで、ＤＡＣ４からの出力電圧Ｖ_Ｏを０．５ＬＳＢ（ＬｅａｓｔＳｉｇｎｉｆｉｃａｎｔＢｉｔ）の精度でテストする場合には、テスト装置Ｔ２の電圧源に必要な精度は、ＤＡＣ４のフルスケール電圧をＶ_ｆｓとするときＶ_ｆｓ／（（２^Ｎ −１）／０．５）となる。
また、通常動作時は、スイッチコントロール端子１ｄを介して「Ｈ」レベルの制御信号が入力され、スイッチ６の端子６ａと出力端子１ｂとが接続される。このときＤＡＣ４からのアナログ出力が直接出力端子１ｂへ伝達される。
【００１５】
以上のように、この実施の形態１によれば、半導体装置内部にＤＡＣ４の出力電圧Ｖ_Ｏと基準電圧Ｖ_ｒｅｆとを比較してディジタル信号を出力するコンパレータ５と、通常動作時とテスト時とを切り替えるスイッチ６とが内蔵されていることで、高価な多ピンのアナログ・ディジタル混在半導体装置用のテスト装置が不要になり、安価なロジックテスタ等のテスト装置のみで半導体装置のテストが可能になるので、テストコストが削減できる効果が得られる。
【００１６】
なお、上記実施の形態１において、スイッチコントロール端子１ｄを介して「Ｈ」レベルの制御信号が入力されるときに通常動作が行われるように構成したが、例えば、高インピーダンス状態とされたときに通常動作が行われるように構成しても良い。
【００１７】
実施の形態２．
上記実施の形態１では、基準電圧Ｖ_ｒｅｆを外部のテスト装置Ｔ２において作成していたのに対して、この実施の形態２では、半導体装置１内において作成する。
図２は、この発明の実施の形態２による半導体装置の構成を示すブロック図であり、図において、７は基準電圧Ｖ_ｒｅｆを作成する基準電圧発生器（基準信号作成手段）、１４は直列データ入力信号線、１５はシフトクロック信号線である。また、７ａは基準電圧発生器７のデータ入力端子、７ｂはクロック入力端子、７ｃは基準電圧出力端子である。なお、図１と同一または相当部分については同一符号を付してその説明を省略する。
【００１８】
図３は、この発明の実施の形態２による半導体装置の基準電圧発生器の構成を示すブロック図であり、図において、７１は複数の抵抗が組み合わされてなり、一端が電源Ｖ_ｄｄに接続され、別の一端が接地に接続されるラダー抵抗回路（抵抗回路）、７２はラダー抵抗回路７１の所定の節点及び基準電圧発生器７の基準電圧出力端子７ｃ間に設けられた複数のスイッチ７２ａ〜７２ｅからなり、切替制御信号に応じて上記各節点及び基準電圧出力端子７ｃ間の接続／切離しを行うスイッチ群、７３はシフトクロック信号ＣＬＫ及びデータ入力信号Ｄ_ｉｎに基づいて、スイッチ群７２の各スイッチを切り替えるための切替制御信号を出力するシフトレジスタ、７ａはデータ入力信号Ｄ_ｉｎが入力されるデータ入力端子、７ｂはシフトクロック信号ＣＬＫが入力されるクロック入力端子、７ｃはスイッチ群７２の各スイッチの入切状態に対応した基準電圧Ｖ_ｒｅｆが出力される基準電圧出力端子である。
【００１９】
ラダー抵抗回路７１は、抵抗Ｒ_１，Ｒ_２，Ｒ_３，Ｒ_４，Ｒ_５が直列に接続され、かつ、一端（トップ電圧端）側で電源に、他端（ボトム電圧端子）側で接地に接続される。また、各抵抗間の節点Ｖ_１，Ｖ_２，Ｖ_３，Ｖ_４，Ｖ_５にはそれぞれ、スイッチ７２ａ，７２ｂ，７２ｃ，７２ｄ，７２ｅの一端側が繋がれている。さらに、各スイッチ７２ａ〜７２ｅの他端側は基準電圧出力端子７ｃに接続されている。
図４は、この発明の実施の形態２による基準電圧発生器のシフトレジスタの構成を示す回路図である。図において、７３１，７３１，…はＪＫフリップフロップ，７３２はインバータ、７３ａ〜７３ｅはスイッチコントロール端子である。シフトレジスタ７３は、図４に示すように、ＪＫフリップフロップ７３１，７３１，…が５段に接続され，シフトクロック信号ＣＬＫ及びデータ入力信号Ｄ_ｉｎに基づいて、各スイッチコントロール端子７３ａ〜７３ｅから切替制御信号Ａ_１〜Ａ_５が出力される。
なお、ここでは、説明の便宜のため５個のラダー抵抗と５段のシフトレジスタを示したが、実際はＮビットのＤＡＣ４の出力電圧Ｖ_Ｏを０．５ＬＳＢの精度でテストする場合は、（２^Ｎ −１）／０．５個のラダー抵抗と（２^Ｎ −１）／０．５段のシフトレジスタが必要になる。シフトレジスタの段数等は、必要とされる精度に応じて任意に設定することができる。
【００２０】
次に動作について説明する。
図５は、この発明の実施の形態２によるシフトレジスタの動作を説明するためのタイミングチャートである。
テスト時の動作について説明する。ＤＡＣ４へは、ＤＡＣ４がランプ波形を出力させるようにデータを入力する。図４において、まず、スイッチコントロール端子１ｄより「Ｈ」レベルがテスト装置Ｔ３より入力された時は、シフトレジスタ７３のスイッチコントロール端子７３ａ〜７３ｅから出力される切替信号Ａ_１〜Ａ_５はすべて「Ｌ」レベルにリセットされる。
次にディジタル回路２から出力された直列データ「ＬＨＬＬＬＬＬ…」がシフトレジスタ７３に入力され、同時にスイッチコントロール端子１ｄより「Ｌ」レベルがテスト装置Ｔ３より印加されると、図５に示すように、シフトレジスタ７３のスイッチコントロール端子７３ａ〜７３ｅからの切替信号Ａ_１〜Ａ_５は、シフトクロックＣＬＫによって順次「Ｈ」レベルがシフトされたものとなる。
【００２１】
そして、図３に示すように、シフトレジスタ７３のスイッチコントロール端子７３ａ〜７３ｅから出力された切替信号Ａ_１〜Ａ_５はスイッチ群７２をコントロールし、順にオン／オフが移動する。これによってラダー抵抗回路７１からの電圧が基準電圧端子７ｃに順々に伝達される。この基準電圧Ｖ_ｒｅｆは階段状に変化する波形が周期的に繰り返されたものとなる。
次に、ＤＡＣ４からのランプ波形のアナログ出力Ｖ_Ｏと上記基準電圧Ｖ_ｒｅｆとをコンパレータ５で比較し、出力端子１ｂへ伝達されたディジタル信号をテスト装置Ｔ３において期待値と比較し良品／不良品を判定する。ここでは、アナログ出力Ｖ_Ｏと基準電圧Ｖ_ｒｅｆとを比較することによって、例えば、ＤＡＣ４のリニアリティが測定される。また、このテスト装置Ｔ３においては、所定のディジタル信号用入出力端子１ａ，１ａ，…から出力されたディジタル信号に基づいて、ディジタル回路２についても調べられる。
なお、通常動作時の動作は、実施の形態１の場合と同様であるので、説明を省略する。
【００２２】
以上のように、この実施の形態２によれば、実施の形態１で述べた効果に加えて、基準電圧発生器を半導体装置内部に設けたので、テスト装置に高精度の基準信号源が不要になるという効果が得られる。また、例えば、ラダー抵抗回路の抵抗の数やシフトレジスタの段数等を変えることによって、自在に所望の精度を設定し、かつ、所定の基準電圧波形を作成して半導体装置のテストを行うことができるという効果が得られる。また、基準電圧端子１ｃを外部ピンとして持つ必要がなくなるという効果が得られる。
【００２３】
なお、上記実施の形態２においては、コンパレータ５からランプ波形を出力し、ＤＡＣのリニアリティをテストする場合について述べたが、コンパレータ５から出力される信号はランプ波形に限らず、例えば、正弦波形であっても良いし、また、実施できるＤＡＣのテスト項目はリニアリティに限らない。
【００２４】
【発明の効果】
以上のように、この発明によれば、高価な多ピンのアナログ・ディジタル混在半導体装置用のテスト装置が不要になり、安価なテスト装置のみで半導体装置のテストが可能になるので、テストコストが削減できる効果がある。
【００２５】
この発明によれば、基準信号作成手段を半導体装置内部に設けることによって、テスト装置に高精度の基準信号源が不要となるという効果がある。
【００２６】
この発明によれば、例えば、抵抗回路の抵抗の数やシフトレジスタの段数等を変えることによって、自在に所望の精度を設定し、かつ、所定の基準信号波形を作成して半導体装置のテストを行うことができるという効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体装置の構成を示すブロック図である。
【図２】この発明の実施の形態２による半導体装置の構成を示すブロック図である。
【図３】この発明の実施の形態２による基準電圧発生器の構成を示す回路図である。
【図４】この発明の実施の形態２による基準電圧発生器のシフトレジスタの構成を示す回路図である。
【図５】この発明の実施の形態２によるシフトレジスタの動作を説明するためのタイミングチャートである。
【図６】従来の半導体装置の構成を示すブロック図である。
【符号の説明】
１半導体装置、１ａ，１ａ，… ディジタル信号用入出力端子、１ｂ出力端子、２ディジタル回路、３クロック／タイミング発生器（クロック発生手段）、４ＤＡＣ（ディジタル・アナログ変換器）、５コンパレータ（比較手段）、６スイッチ（モード切替手段）、７基準電圧発生器（基準信号作成手段）、７１ラダー抵抗回路（抵抗回路）、７２ａ〜７２ｅスイッチ、７３シフトレジスタ、７ｃ基準電圧出力端子（基準信号作成手段の出力端子）、Ｒ_１〜Ｒ_５抵抗、Ｖ_１〜Ｖ_５節点、Ｔ２，Ｔ３テスト装置。

Claims

多数のディジタル信号用入出力端子と、前記ディジタル信号用入出力端子を介してディジタル信号の入出力が行われるディジタル回路と、前記ディジタル回路から出力された所定のディジタル信号をアナログ信号に変換するディジタル・アナログ変換器と、前記ディジタル・アナログ変換器の出力端子と、クロックを前記ディジタル回路及び前記ディジタル・アナログ変換器へ供給するクロック発生手段とを備えた半導体装置において、
前記ディジタル・アナログ変換器から出力されるアナログ信号とテスト用基準信号とを比較して、その比較結果をテスト装置へ出力する比較手段を備えたことを特徴とする半導体装置。
通常動作時にはディジタル・アナログ変換器側と出力端子側とを接続し、テスト時には比較手段の出力端子側と前記出力端子側とを接続するモード切替手段が付加されてなることを特徴とする請求項１記載の半導体装置。
テスト用基準信号を作成する基準信号作成手段を備えたことを特徴とする請求項１または請求項２記載の半導体装置。
基準信号作成手段は、電源に接続され、複数の抵抗が組み合わされてなる抵抗回路と、前記基準信号作成手段の出力端子側及び前記抵抗回路の所定の節点の間の接続または切離しを行う複数のスイッチと、前記各スイッチを所定のタイミングで切り替えるための切替制御信号を出力するシフトレジスタとを有することを特徴とする請求項３記載の半導体装置。
ディジタル信号用入出力端子から所定のディジタル信号をディジタル回路に入力し、前記ディジタル回路から出力されたディジタル信号をディジタル・アナログ変換器によってアナログ信号に変換し、前記アナログ信号とテスト用基準信号とを比較して、その比較結果を前記テスト装置へ出力し、前記テスト装置で、取り込まれた前記比較結果に基づいて前記半導体装置の良否を判定することを特徴とする半導体装置のテスト方法。