JP3624100B2

JP3624100B2 - 半導体記憶装置

Info

Publication number: JP3624100B2
Application number: JP22918798A
Authority: JP
Inventors: 寛中村; 浩司細野; 和重神田; 健竹内
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-08-13
Filing date: 1998-08-13
Publication date: 2005-02-23
Anticipated expiration: 2018-08-13
Also published as: JP2000057784A

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に係り、特に昇圧された書き込み電圧を用いてデータ書き込み制御を行うＥＥＰＲＯＭ等に適用して有用な半導体記憶装置に関する。
【０００２】
【従来の技術】
従来より、半導体記憶装置の一つとして、電気的書き換えを可能としたＥＥＰＯＭが知られている。中でも、メモリセルを複数個直列接続してＮＡＮＤセルを構成するＮＡＮＤセル型ＥＥＰＲＯＭは、高集積化できるものとして注目されている。ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルには、半導体基板上に電荷蓄積層（浮遊ゲート）と制御ゲートとを積層形成したＦＥＴＭＯＳ構造が用いられる。このメモリセルは、浮遊ゲートに蓄積された電荷量によって、データ“０”，“１”を記憶する。
【０００３】
図２５は、隣接する２個のＮＡＮＤ型セルを示している。直列接続された８個のメモリセルＭ１〜Ｍ８の一端は選択ゲートＳ１を介してビット線ＢＬに接続され、他端は別の選択ゲートＳ２を介して共通ソース線に接続される。ＮＡＮＤ型セル内の各メモリセルの制御ゲートは横方向に制御ゲート線ＣＧ１，ＣＧ２，…，ＣＧ８として共通に配設されてこれがワード線となる。選択ゲートＳ１，Ｓ２のゲート電極も横方向に選択ゲート線ＳＧ１，ＳＧ２として共通接続される。
【０００４】
この様なＮＡＮＤ型セルでのデータ書き込みは、選択されたワード線（制御ゲート線）に２０Ｖ程度の昇圧された書き込み電圧を印加し、非選択ワード線には８〜１０Ｖ程度の中間電圧を印加し、データ“０”，“１”に応じて選択メモリセルのチャネル電圧をコントロールする。例えば、図２５では、ビット線ＢＬ１，ＢＬ２にそれぞれデータ“１”，“０”を与え、制御ゲート線ＣＧ２に書き込み電圧ＶＰＧＭ、その他の非選択制御ゲート線ＣＧ１，ＣＧ３〜ＣＧ８に中間電圧ＶＭＷＬを与えて、メモリセルＭ２１に“１”書き込みを行う場合を示している。
【０００５】
即ち、“１”データ書き込みのビット線ＢＬ１は０Ｖとし、このビット線電圧を選択メモリセルのチャネルまで転送する。これにより選択メモリセルＭ２１では、トンネル電流により浮遊ゲートに電子が注入され、しきい値が正の状態となる。“０”データ書き込みのビット線ＢＬ２には、ＶＣＣが与えられ、選択ゲート線ＳＧ１にＶＣＣが与えられて選択ゲートＳ１１がオフになる。従って“０”データが与えられたビット線に沿うメモリセルのチャネルはフローティングになる。この結果、チャネルは制御ゲートからの容量結合により電位上昇し、８Ｖ程度まで達するから、書き込み電圧ＶＰＧＭが与えられた制御ゲート線ＣＧ２に沿ったメモリセルＭ２２でもしきい値の変動がなく、負のしきい値状態、即ち“０”データが書かれる。
【０００６】
ＮＡＮＤ型セルでのデータ消去は、例えばメモリセルアレイ全体について、全てのワード線に０Ｖを印加し、基板或いはウェルに２０Ｖ程度の消去電圧を印加して、全メモリセルで浮遊ゲートの電荷を基板側に放出させる。これにより、全メモリセルはしきい値が負のデータ“０”状態に消去される。メモリセルアレイが複数ブロックある場合に、ブロック単位でデータ消去を行うこともある。この場合には、ブロック毎にウェルを形成して、選択ブロックについて上記条件を与え、非選択ブロックについてはワード線を全てフローティングにすればよい。
【０００７】
データ読み出しは、選択されたワード線に０Ｖ、残りのワード線にデータ“０”，“１”に拘わらずメモリセルがオンする中間電圧を与えて、ＮＡＮＤ型セルが導通するか否かをビット線で検出することにより行われる。
【０００８】
【発明が解決しようとする課題】
上述した従来のＥＥＰＲＯＭでは、データ書き込みのための書き込み電圧ＶＰＧＭ及び中間電圧ＶＭＷＬを発生するために別々の昇圧回路を必要とする。しかし、書き込み電圧昇圧回路と中間電圧昇圧回路の昇圧時間には、製造条件、温度その他の条件でバラツキが生じる。この昇圧時間のバラツキは、誤書き込みの原因となる。
【０００９】
具体的に誤書き込みの生じる理由を、図２６を参照して説明する。図２６では、上述のデータ書き込みの例で、タイミングｔ０で昇圧が開始されて、制御ゲート線ＣＧ２に書き込み電圧ＶＰＧＭが与えられ、残りの制御ゲート線に中間電圧ＶＭＷＬが与えられる場合に、中間電圧ＶＭＷＬの立ち上がりが書き込み電圧ＶＰＧＭに比べて遅い場合を示している。この様な中間電圧ＶＭＷＬの昇圧時間の遅れは、上述した製造条件のバラツキだけでなく、各昇圧回路の負荷の大きさの差が大きな理由となる。即ち、書き込み電圧ＶＰＧＭが与えられるのは選択された一本の制御ゲート線であり、中間電圧ＶＭＷＬが与えられるのは残り全ての制御ゲート線であるため、中間電圧用の昇圧回路の方が負荷が大きく、この結果、図２６のような中間電圧の昇圧の遅れが生じる。
【００１０】
このとき、上のデータ書き込みの例において、“０”データが与えられたビット線ＢＬ２に沿ったフローティングのチャネルの電位Ｖｃｈａｎｎｅｌは、図２６に示すように、非選択制御ゲート線との容量結合が支配的になるため、中間電圧ＶＭＷＬにほぼ追従して上昇する。書き込み電圧ＶＰＧＭがほぼ所望の２０Ｖになったタイミングｔ１において見ると、中間電圧ＶＭＷＬは未だ所望の１０Ｖに達していない。このとき、書き込み電圧ＶＰＧＭが与えられた制御ゲート線ＣＧ２に沿って、データ“１”がビット線ＢＬ１に与えられたメモリセルＭ２１で“１”書き込みが行われるが、同じ制御ゲート線ＣＧ２に沿ってビット線ＢＬ２に“０”データが与えられたメモリセルＭ２２に着目すると、タイミングｔ１では、チャネルの電圧が８Ｖに達していないため、制御ゲート・チャネル間に電子注入を阻止するのに必要な所望の電圧２０Ｖ−８Ｖ＝１２Ｖより大きな電圧がかかることになる。これにより、メモリセルＭ２２では誤って電子注入が生じ、“１”書き込みが行われてしまうおそれがある。
【００１１】
特に、データ書き込みの時間を短縮するために、書き込み電圧ＶＰＧＭ，中間電圧ＶＭＷＬの充電動作を高速化した場合には、充電所要時間を細かく制御することが困難になり、上述した誤書き込みの危険はより大きくなる。
一方、上述した誤書き込みを防止するために、中間電圧の充電を書き込み電圧のそれに先行させる方式も考えられる。しかしこの方式は、トータルのデータ書き込みの所要時間を長くしてしまうという難点がある。
同様の問題は、ＮＡＮＤ型セルを用いるＥＥＰＲＯＭに限らず、書き込み電圧とこれより低い中間電圧を併用して選択的なデータ書き込みを行う方式の他のＥＥＰＲＯＭにも存在する。
【００１２】
この発明は、上記事情を考慮してなされたもので、書き込み所要時間を長くすることなく、誤書き込みを防止できるようにした半導体記憶装置を提供することを目的としている。
【００１３】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、電気的書き換えが可能で且つデータを不揮発に記憶するメモリセルがマトリクス配列されたメモリセルアレイと、前記メモリセルアレイのメモリセル選択を行うデコーダと、前記メモリセルアレイの選択されたメモリセルにデータ書き込み時に与えられる、電源電圧より高い書き込み電圧を発生する書き込み電圧発生回路と、前記メモリセルアレイの非選択のメモリセルにデータ書き込み時に与えられる、電源電圧より高く前記書き込み電圧より低い中間電圧を発生する中間電圧発生回路と、前記中間電圧発生回路の出力電圧と前記書き込み電圧発生回路の出力電圧の差を前記中間電圧発生回路の出力電圧が所定レベルに達するまで制限し、その後前記出力電圧の差が制限されない状態で前記書き込み電圧発生回路の出力電圧の上昇を継続させる出力制御回路と、を備え、前記書き込み電圧発生回路は、電源電圧を昇圧して前記書き込み電圧を生成する第１の昇圧回路と、この第１の昇圧回路の出力電圧が所定値に達したことを検出してリミット信号を出力する第１のリミット回路とを有し、前記中間電圧発生回路は、電源電圧を昇圧して前記中間電圧を生成する第２の昇圧回路と、この第２の昇圧回路の出力電圧が所定値に達したことを検出してリミット信号を出力する第２のリミット回路とを有し、前記出力制御回路は、前記書き込み電圧発生回路の出力ノードと前記中間電圧発生回路の出力ノードを選択的に短絡するための短絡回路と、前記第１及び第２の昇圧回路の昇圧制御信号の立ち上がりエッジを検出するエッジ検出回路と、このエッジ検出回路の出力パルスにより一定時間前記短絡回路をオン駆動し、前記中間電圧を前記書き込み電圧に追従させる制御を行うバイアス回路と、前記エッジ検出回路の出力によりセットされ、前記第２のリミット回路から得られるリミット信号によりリセットされて前記バイアス回路を制御するフリップフロップとを有することを特徴とする。
この発明に係る半導体記憶装置はまた、電気的書き換えが可能で且つデータを不揮発に記憶するメモリセルがマトリクス配列されたメモリセルアレイと、前記メモリセルアレイのメモリセル選択を行うデコーダと、前記メモリセルアレイの選択されたメモリセルにデータ書き込み時に与えられる、電源電圧より高い書き込み電圧を発生する書き込み電圧発生回路と、前記メモリセルアレイの非選択のメモリセルにデータ書き込み時に与えられる、電源電圧より高く前記書き込み電圧より低い中間電圧を発生する中間電圧発生回路と、前記中間電圧発生回路の出力電圧と前記書き込み電圧発生回路の出力電圧の差を前記中間電圧発生回路の出力電圧が所定レベルに達するまで制限し、その後前記出力電圧の差が制限されない状態で前記書き込み電圧発生回路の出力電圧の上昇を継続させる出力制御回路と、を備え、前記書き込み電圧発生回路は、電源電圧を昇圧して前記書き込み電圧を生成する第１の昇圧回路と、この第１の昇圧回路の出力電圧が所定値に達したことを検出してリミット信号を出力する第１のリミット回路とを有し、前記中間電圧発生回路は、電源電圧を昇圧して前記中間電圧を生成する第２の昇圧回路と、この第２の昇圧回路の出力電圧が所定値に達したことを検出してリミット信号を出力する第２のリミット回路とを有し、前記出力制御回路は、前記書き込み電圧発生回路の出力ノードと前記中間電圧発生回路の出力ノードを選択的に短絡するための短絡回路と、前記第１及び第２の昇圧回路の昇圧制御信号の立ち上がりエッジを検出するエッジ検出回路と、このエッジ検出回路の出力パルスにより一定時間前記短絡回路をオン駆動し、前記中間電圧を前記書き込み電圧に追従させる制御を行うバイアス回路とを有し、前記エッジ検出回路の出力パルスの時間幅は、前記第１の昇圧回路の出力が昇圧開始から前記中間電圧の昇圧完了値の直前に達するまでの時間に設定され、且つ前記バイアス回路は、前記エッジ検出回路の出力パルスの立ち上がりで前記短絡回路をオン駆動し、立ち下がりで前記短絡回路をオフ駆動するものであることを特徴とする。
【００１４】
この発明において例えば、書き込み電圧発生回路は、電源電圧を昇圧して前記書き込み電圧を生成する第１の昇圧回路と、この第１の昇圧回路の出力電圧が所定値に達したことを検出してリミット信号を出力する第１のリミット回路とを有し、また中間電圧発生回路は、電源電圧を昇圧して前記中間電圧を生成する第２の昇圧回路と、この第２の昇圧回路の出力電圧が所定値に達したことを検出してリミット信号を出力する第２のリミット回路とを有するものとする。
また出力制御回路は、例えば、書き込み電圧発生回路の出力ノードと中間電圧発生回路の出力ノードを選択的に短絡するための短絡回路と、第１及び第２の昇圧回路の昇圧制御信号の立ち上がりエッジを検出するエッジ検出回路と、このエッジ検出回路の出力パルスにより一定時間短絡回路をオン駆動し、中間電圧を書き込み電圧に追従させる制御を行うバイアス回路とを備えて構成される。
【００１５】
上記バイアス回路を制御するためには例えば、（ａ）エッジ検出回路の出力によりセットされ、第２のリミット回路から得られるリミット信号によりリセットされるフリップフロップを備えるか、或いは（ｂ）エッジ検出回路の出力パルスの時間幅を、第１の昇圧回路の出力が昇圧開始から中間電圧の昇圧完了値の直前に達するまでの時間に設定し、バイアス回路は、このエッジ検出回路の出力パルスの立ち上がりで短絡回路をオン駆動し、立ち下がりで短絡回路をオフ駆動するようにする。
この発明において好ましくは、前記メモリセルアレイは、基板上に浮遊ゲートと制御ゲートが積層されたメモリセルを複数個直列接続して構成されるＮＡＮＤセルを配列して構成され、ＮＡＮＤセル内の選択されたメモリセルの制御ゲートに前記書き込み電圧を与え、ＮＡＮＤセル内の非選択メモリセルの制御ゲートに前記中間電圧を与えるデータ書き込みモードを有するものとする。
【００１６】
この発明に係る半導体記憶装置はまた、メモリセルがマトリクス配列されたメモリセルアレイと、前記メモリセルアレイのメモリセル選択を行うデコーダと、前記メモリセルアレイの選択されたメモリセルに与えられる、電源電圧より高い第１の昇圧電圧を発生する第１の昇圧電圧発生回路と、前記メモリセルアレイの非選択のメモリセルに与えられる、電源電圧より高く前記第１の昇圧電圧より低い第２の昇圧電圧を発生する第２の昇圧電圧発生回路と、前記第２の昇圧電圧発生回路の出力電圧が所定レベルに達するまで前記第２の昇圧電圧発生回路の出力端子と前記第１の昇圧電圧発生回路の出力端子との間を短絡接続状態にすると共に、前記第２の昇圧電圧発生回路の出力電圧が所定レベルに達した後に前記第１の昇圧電圧発生回路の出力端子と前記第２の昇圧電圧発生回路の出力端子との間を開放状態にする出力制御回路とを備え、前記第１の昇圧電圧発生回路は、電源電圧を昇圧して前記第１の昇圧電圧を生成する第１の昇圧回路と、この第１の昇圧回路の出力電圧が所定値に達したことを検出してリミット信号を出力する第１のリミット回路とを有し、前記第２の昇圧電圧発生回路は、電源電圧を昇圧して前記第２の昇圧電圧を生成する第２の昇圧回路と、この第２の昇圧回路の出力電圧が所定値に達したことを検出してリミット信号を出力する第２のリミット回路とを有し、前記出力制御回路は、前記第１の昇圧電圧発生回路の出力ノードと前記第２の昇圧電圧発生回路の出力ノードを選択的に短絡するための短絡回路と、前記第１及び第２の昇圧回路の昇圧制御信号の立ち上がりエッジを検出するエッジ検出回路と、このエッジ検出回路の出力パルスにより一定時間前記短絡回路をオン駆動し、前記第２の昇圧電圧を前記第１の昇圧電圧に追従させる制御を行うバイアス回路と、前記エッジ検出回路の出力によりセットされ、前記第２のリミット回路から得られるリミット信号によりリセットされて前記バイアス回路を制御するフリップフロップとを有することを特徴とする。
【００１７】
この発明によると、選択メモリセルに与えられる書き込み電圧に対して、非選択メモリセルに与えられる中間電圧の差が、中間電圧が所定レベルに達するまで出力制御回路によって制限されるようにしている。具体的には、中間電圧を一定レベルに達するまで書き込み電圧に追従させる。これにより、中間電圧の立ち上がりが書き込み電圧に比べて遅れることに起因する誤書き込みが防止される。
【００１８】
【発明の実施の形態】
以下、図面を参照して、この発明の実施例を説明する。
図１は、この発明の一実施例に係るＮＡＮＤセル型ＥＥＰＲＯＭのブロック構成を示す。メモリセルアレイ１０１は後述するように、不揮発性のメモリセルを直列接続したＮＡＮＤセルを配列して構成される。このメモリセルアレイ１０１のビット線データをセンスし、或いは書き込みデータを保持するためにセンスアンプ兼データラッチ１０２が設けられている。センスアンプ兼データラッチ１０２は、データ書き込み後のベリファイ読み出し及び書き込み不十分のメモリセルに対する再書き込みを行う際のビット線電位制御をも行うもので、例えばＣＭＯＳフリップフロップを主体として構成される。
【００１９】
センスアンプ兼データラッチ１０２は、データ入出力バッファ１０６に接続されている。センスアンプ兼データラッチ１０２とデータ入出力バッファ１０６の間の接続は、アドレスバッファ１０４からのアドレス信号を受けるカラムデコーダ１０３の出力により制御される。
メモリセルアレイ１０１に対して、メモリセルの選択を行うため、より具体的には制御ゲート及び選択ゲートを制御するために、ロウデコーダ１０５が設けられている。基板電位制御回路１０７は、メモリセルアレイ１０１が形成されるｐ型基板（又はｐ型ウェル）の電位を制御するために設けられている。
【００２０】
メモリセルアレイ１０１の選択されたメモリセルにデータ書き込みを行う際に、電源電圧より昇圧された書き込み電圧を発生するために、書き込み電圧発生回路１０８が設けられている。この書き込み電圧発生回路１０８とは別に、データ書き込み時に非選択のメモリセルに与えられる中間電圧を発生するための中間電圧発生回路１０９が設けられている。中間電圧発生回路１０９は、上述の書き込み電圧よりは低いが、電源電圧より昇圧された中間電圧を発生するものである。
【００２１】
これらの書き込み電圧発生回路１０８及び中間電圧発生回路１０９を制御するために、駆動信号制御回路１１０が設けられている。また、書き込み電圧発生回路１０８の出力に対して中間電圧発生回路１０９の出力電圧を一定条件で追従させる制御を行うために、出力制御回路１１１が設けられている。この出力制御回路１１１は、具体的には、中間電圧発生回路１０９の出力電圧と書き込み電圧発生回路１０８の出力電圧の差の最大値を、中間電圧発生回路１０９の出力電圧が所定レベルに達するまで制限し、その後上記最大値が制限されない状態で書き込み電圧発生回路１０８の出力電圧の上昇を継続させる制御を行うものである。
【００２２】
図２（ａ）（ｂ）は、メモリセルアレイ１０１の一つのＮＡＮＤセル部分の平面図と等価回路図であり、図３（ａ）（ｂ）は図２（ａ）のＡ−Ａ′，Ｂ−Ｂ′断面図である。ＮＡＮＤセルは、ｐ型シリコン基板１１の素子分離絶縁膜１２で囲まれた領域に形成されている。各メモリセルは、基板１１にゲート絶縁膜１３を介して浮遊ゲート１４（１４_１，１４_２，…，１４_８）が形成され、この上に層間絶縁膜１５を介して制御ゲート１６（１６_１，１６_２，…，１６_８）が形成されて、構成されている。これらのメモリセルのソース、ドレイン拡散層であるｎ型拡散層１９（１９_０，１９_１，…，１９_１０）は、隣接するもの同士共有する形で接続され、これによりＮＡＮＤセルが構成されている。
【００２３】
ＮＡＮＤセルのドレイン、ソース側にはそれぞれ、メモリセルの浮遊ゲート、制御ゲートと同時に形成された選択ゲート１４_９，１６_９及び１４_１０，１６_１０が設けられている。素子形成された基板上はＣＶＤ酸化膜１７により覆われ、この上にビット線１８が配設されている。ビット線１８はＮＡＮＤセルの一端のドレイン側拡散層１９にコンタクトさせている。行方向に並ぶＮＡＮＤセルの制御ゲート１４は共通に制御ゲート線ＣＧ１，ＣＧ２，…，ＣＧ８として配設されて、これがワード線となる。選択ゲート１４_９，１６_９及び１４_１０，１６_１０もそれぞれ行方向に連続に配設されて選択ゲート線ＳＧ１，ＳＧ２となる。
【００２４】
図４は、この様なＮＡＮＤセルがマトリクス配列されたメモリセルアレイ１０１の等価回路を示している。同一の制御ゲート線（ワード線）及び選択ゲート線を共有する、破線で囲んだ範囲のＮＡＮＤセル群をブロックと称し、読み出し、書き込みの動作は通常、複数のブロックのうち一つを選択して行われる。
【００２５】
図５は、図１における書き込み電圧発生回路１０８及び中間電圧発生回路１０９の構成を示している。書き込み電圧発生回路１０８は、電源ＶＣＣから書き込み用高電圧ＶＰＧＭを得るためのＶＰＧＭ昇圧回路５１を有し、同様に中間電圧発生回路１０９は、書き込み時に非選択ワード線に与える中間電圧ＶＭＷＬを得るためのＶＭＷＬ昇圧回路５３を有する。これらのＶＰＧＭ昇圧回路５１の出力ノードＮ１と、ＶＭＷＬ昇圧回路５３の出力ノードＮ２の間に接続される出力制御回路１１１は、後に具体例を説明するが、一定条件の下で出力ノードＮ１，Ｎ２間の短絡，開放を制御する。
【００２６】
ＶＰＧＭ昇圧回路５１の出力には、その上限を設定し、上限になるとリミット信号ＶＰＧＭＬＭＴを出力するリミット回路５２が設けられている。ＶＭＷＬ昇圧回路５３の出力にも同様にその上限を設定してリミット信号ＶＭＷＬＬＭＴを出力するリミット回路５４が設けられている。
【００２７】
ＶＰＧＭ昇圧回路５１及びＶＭＷＬ昇圧回路５３には、図６に示すようなよく知られた昇圧回路が用いられる。各段のキャパシタＣ１，Ｃ２，…，Ｃ５の一端はそれぞれ、ダイオード接続されたプルアップ用ＮＭＯＳトランジスタＱ１１，Ｑ１２，…，Ｑ１５を介して電源ＶＣＣに接続され、他端はポンピング用インバータＩ０１，Ｉ０２，…，Ｉ０５を介して、図７に示す相補的な駆動クロックＣＫ１，ＣＫ２の供給端子に接続されている。また各段のキャパシタＣ１，Ｃ２，…，Ｃ５とプルアップ用ＮＭＯＳトランジスタＱ１１，Ｑ１２，…，Ｑ１５の接続ノードの間には、ダイオード接続された電荷転送用ＮＭＯＳトランジスタＱ２１，Ｑ２２，…，Ｑ２５が接続されている。
【００２８】
この昇圧回路は、駆動クロックＣＫ１，ＣＫ２により駆動されて、各キャパシタに電源ＶＣＣから充電された電荷は、駆動クロックＣＫ１，ＣＫ２が極性反転すると次段のキャパシタに転送されるという動作が繰り返され、これにより電源ＶＣＣより昇圧された電圧ＶＰＧＭ，ＶＭＷＬを発生する。一般に昇圧段数が多いほど、高い昇圧電圧が得られるため、２０Ｖ程度の書き込み電圧ＶＰＧＭを発生するＶＰＧＭ昇圧回路５１は、１０Ｖ程度の中間電圧ＶＭＷＬを発生するＶＭＷＬ昇圧回路５２より段数が多く設定される。
【００２９】
昇圧回路の出力端子と電源ＶＣＣの間には昇圧制御用のＤタイプＮＭＯＳトランジスタＱ３が接続されている。このＭＯＳトランジスタＱ３のゲートには、昇圧制御信号ＢＯＯＳＴがインバータＩを介して入る。制御信号ＢＯＯＳＴが“Ｌ”の間、ＭＯＳトランジスタＱ３はオンであり、出力端をＶＣＣに保つ。制御信号ＢＯＯＳＴが“Ｈ”になると、ＮＭＯＳトランジスタＱ３がオフとなり、クロックＣＫ１，ＣＫ２が入るとＶＣＣから次第に立ち上がる昇圧電圧を発生する。
【００３０】
図６に示す昇圧用駆動クロックＣＫ１，ＣＫ２を発生するのは、図１の駆動信号制御回路１１０である。具体的にこの駆動信号制御回路は１１０は、図８に示すように、リングオシレータ８１を主体として構成される。リングオシレータ８１は、チェーン接続されたインバータＩ１，Ｉ２，…，Ｉｎと、各段に設けられたキャパシタＣ１１，Ｃ１２，…，Ｃ１ｎ、及びリング接続を制御するためのＮＡＮＤゲートＧ１により構成される。ＮＡＮＤゲートＧ１の一端には制御信号ＢＯＯＳＴが入る。即ち、制御信号ＢＯＯＳＴが“Ｈ”になることにより、リングオシレータ８１は活性化されて、発振動作を開始する。
【００３１】
リングオシレータ８１のノードＡの発振出力は、ＮＡＮＤゲートＧ１１，Ｇ１２のそれぞれ一方の入力端に入る。ＮＡＮＤゲートＧ１１，Ｇ１２の他方の入力端にはそれぞれ、図５に示すリミット回路５２，５４により得られるリミット信号ＶＰＧＭＬＭＴ，ＶＭＷＬＬＭＴが入る。書き込み電圧ＶＰＧＭ，中間電圧ＶＭＷＬが一定の上限に達するまでは、リミット信号ＶＰＧＭＬＭＴ，ＶＭＷＬＬＭＴが“Ｌ”であって、このときリングオシレータ８１の出力はＮＡＮＤゲートＧ１１，Ｇ１２を通って出力される。
【００３２】
ＮＡＮＤゲートＧ１１の出力は、１段のインバータＩ２１を介して、書き込み電圧用の一方の駆動クロックＣＫ１（ＶＰＧＭ）となり、２段のインバータＩ２２，Ｉ２３を介して他方の駆動クロックＣＫ２（ＶＰＧＭ）となる。同様に、ＮＡＮＤゲートＧ１２の出力は、１段のインバータＩ３１を介して、中間電圧用の一方の駆動クロックＣＫ１（ＶＭＷＬ）となり、２段のインバータＩ３２，Ｉ３３を介して他方の駆動クロックＣＫ２（ＶＭＷＬ）となる。書き込み電圧ＶＰＧＭ，中間電圧ＶＭＷＬがそれぞれ一定の上限に達すると、リミット信号ＶＰＧＭＬＭＴ，ＶＭＷＬＬＭＴが“Ｈ”となり、ＮＡＮＤゲートＧ１１，Ｇ１２が閉じられて、駆動クロックＣＫ１，ＣＫ２は停止する。
【００３３】
図９は、図５に示す書き込み電圧発生回路１０８内のリミット回路５２の構成を示している。このリミット回路５２は、制御信号ＢＯＯＳＴにより昇圧開始される書き込み電圧ＶＰＧＭを分圧する抵抗Ｒ１１，Ｒ１２により構成された分圧回路５２１と、その分圧出力が入力される差動増幅回路５２２とから構成される。分圧回路５２１には、ＢＯＯＳＴにより活性化される活性化ＭＯＳトランジスタＱ１０１が挿入されている。差動増幅回路５２２は、差動ＮＭＯＳトランジスタ対Ｑ１０２，Ｑ１０３と、能動負荷であるＰＭＯＳトランジスタ対Ｑ１０４，Ｑ１０５からなるカレントミラー型差動増幅回路である。信号ＢＯＯＳＴが“Ｈ”の場合には、書き込み電圧ＶＰＧＭがあるレベルに達すると、差動増幅回路５２２はこれを検出して、“Ｈ”になるリミット信号ＶＰＧＭＬＭＴを出力することになる。
【００３４】
図１０は、図５に示す中間電圧発生回路１０９内のリミット回路５４の構成であり、図９と同様に構成されている。即ち、中間電圧ＶＭＷＬを分圧する抵抗Ｒ２１，Ｒ２２及び活性化用ＭＯＳトランジスタＱ１１１を含む分圧回路５４１と、その分圧出力が所定レベルを超えると反転する差動増幅回路５４２とから構成されている。
【００３５】
図１１は、図１の出力制御回路１１１の構成例である。この出力制御回路１１１は、書き込み電圧発生回路１０８の出力ノードＮ１と、中間電圧発生回路１０９の出力ノードＮ２の間を選択的に短絡接続するための短絡回路１３４として、これらのノードＮ１，Ｎ２間に介在させたＤタイプＮＭＯＳトランジスタＱ１００を持つ。この短絡用ＮＭＯＳトランジスタＱ１００の導通度を制御するために、昇圧制御信号ＢＯＯＳＴの立ち上がりエッジを検出するエッジ検出回路１３１と、このエッジ検出回路１３１の出力によりセットされるフリップフロップ１３２と、このフリップフロップ１３２の出力により短絡用ＮＭＯＳトランジスタＱ１００のゲートを制御するバイアス回路１３３とが設けられている。
【００３６】
エッジ検出回路１３１は、制御信号ＢＯＯＳＴが一方の入力端子に直接入り、他方の入力端子にインバータＩ１３１と遅延要素τを介して、制御信号ＢＯＯＳＴが反転されて遅延された信号が入るＮＡＮＤゲートＧ１３１とその出力に設けられたインバータＩ１３２からなる。これにより、エッジ検出回路１３１は、制御信号ＢＯＯＳＴの立ち上がりエッジで遅延要素τにより決まる時間幅のパルスを出力する。フリップフロップ１３２は、２個のＮＯＲゲートＧ１３２，Ｇ１３３を組み合わせて構成されており、エッジ検出回路１３１からの出力パルスによりセットされる。
【００３７】
バイアス回路１３３は、フリップフロップ１３２の出力により相補的に駆動される、ソースが接地されたＮＭＯＳトランジスタＱ１３１，Ｑ１３２と、これらのＮＭＯＳトランジスタＱ１３１，Ｑ１３２のドレインとＶＰＧＭ昇圧回路５１の出力ノードＮ１の間に接続されたＰＭＯＳトランジスタＱ１３３，Ｑ１３４とを有する。ＮＭＯＳトランジスタＱ１３２とＰＭＯＳトランジスタＱ１３４の接続ノードは、短絡用ＮＭＯＳトランジスタＱ１００のゲートとＰＭＯＳトランジスタＱ１３３のゲートに接続されている。ＰＭＯＳトランジスタＱ１３４のゲートは、ＮＭＯＳトランジスタＱ１３１とＰＭＯＳトランジスタＱ１３３の接続ノードに接続されている。
【００３８】
この様に構成された出力制御回路１１１では、制御信号ＢＯＯＳＴが立ち上がって、フリップフロップ１３２の出力Ｑａが“Ｌ”になると、ＮＭＯＳトランジスタＱ１３１がオン、従ってＰＭＯＳトランジスタＱ１３４がオン、またＮＭＯＳトランジスタＱ１３２がオフになる。これにより、短絡用ＭＯＳトランジスタＱ１００のゲートノードＣＯＮ１Ｈは、ＶＰＧＭ昇圧回路５１の出力ノードＮ１と短絡され、出力ノードＮ１と共に上昇する。このとき短絡用ＭＯＳトランジスタＱ１００はオンであるから、本来書き込み電圧ＶＰＧＭの立ち上がりに比べて緩い立ち上がりを示す中間電圧ＶＭＷＬが、書き込み電圧ＶＰＧＭに追従して立ち上がる。
【００３９】
中間電圧発生回路１０９内のリミット回路５４から得られるリミット信号ＶＭＷＬＬＭＴによりフリップフロップ１３２がリセットされると、ＮＭＯＳトランジスタＱ１３２がオン、ＰＭＯＳトランジスタＱ１３４がオフになり、短絡用ＭＯＳトランジスタＱ１００のゲートノードＣＯＮ１Ｈは接地電位となって、短絡用ＭＯＳトランジスタＱ１００はオフになる。従って、出力ノードＮ１，Ｎ２の間は切り離され、ＶＭＷＬ昇圧回路５３からの中間電圧ＶＭＷＬは、上限値に止まり、書き込み電圧ＶＰＧＭは更に上昇を続けるという動作が行われる。
【００４０】
この実施例によるＥＥＰＲＯＭのデータ書き込み動作を、具体的に図１２を参照して説明する。書き込み信号ＰＲＯＧＲＡＭが入り、ビット線ＢＬにはデータ“０”，“１”に応じて、ＶＣＣ，ＶＳＳ（＝０Ｖ）が与えられ、選択ブロックのドレイン側の選択ゲート線ＳＧ１にはＶＣＣ、ソース側の選択ゲート線ＳＧ２にはＶＳＳが与えられる。これにより、“１”データが与えられたビット線に沿ったチャネルでは、Ｖｃｈａｎｎｅｌ＝０Ｖとなり、“０”データが与えられたビット線に沿ったチャネルは、Ｖｃｈａｎｎｅｌ＝ＶＣＣ−Ｖｔｈのフローティングとなる。
【００４１】
そして、タイミングｔ０で昇圧制御信号ＢＯＯＳＴが立ち上がると、ＶＰＧＭ昇圧回路５１及びＶＭＷＬ昇圧回路５３が昇圧動作を開始して、選択ブロックの選択された制御ゲート線（図１２の場合、ＣＧ２）には書き込み電圧ＶＰＧＭが、選択ブロックの残りの非選択の制御ゲート線ＣＧｉには中間電圧ＶＭＷＬが与えられる。
書き込み電圧発生回路１０８及び中間電圧発生回路１０９内のリミット回路５２，５４がリミット検出信号ＶＰＧＭＬＭＴ，ＶＭＷＬＬＭＴを出さない限り、出力制御回路１１１では、前述のように、短絡用ＭＯＳトランジスタＱ１００のゲートノードＣＯＮ１Ｈが書き込み電圧ＶＰＧＭに追従する。従って短絡用ＭＯＳトランジスタＱ１００がオンあって、この間、ＶＰＧＭ昇圧回路５１の出力ノードＮ１とＶＭＷＬ昇圧回路５４の出力ノードＮ２は短絡されている。これにより図１２に示すように、中間電圧ＶＭＷＬは書き込み電圧ＶＰＧＭに追従して上昇する。中間電圧ＶＭＷＬの上昇に従って、容量結合によりフローティングのチャネル電位Ｖｃｈａｎｎｅｌも上昇する。
【００４２】
タイミングｔ１で、中間電圧発生回路１０９内のリミット回路５４が、ＶＭＷＬ＝１０Ｖでリミット信号ＶＭＷＬＬＭＴ＝“Ｈ”を出力すると、これが駆動信号制御回路１１０に送られ、図８に示す中間電圧用クロックＣＫ１（ＶＭＷＬ），ＣＫ２（ＶＭＷＬ）の出力部がオフになる。これにより、中間電圧ＶＭＷＬは１０Ｖで上昇が止まる。同時に、リミット信号ＶＭＷＬＬＭＴ＝“Ｈ”により、出力制御回路１１１ではフリップフロップ１３２がリセットされる。これにより、短絡用ＭＯＳトランジスタＱ１００のゲートノードＣＯＮ１Ｈが“Ｌ”（＝ＶＳＳ）になり、出力ノードＮ１，Ｎ２はＶＣＣ以上であるから、短絡用ＭＯＳトランジスタＱ１００はオフになる。この後、書き込み電圧ＶＰＧＭのみが、中間電圧ＶＭＷＬに拘わらず上昇を続ける。
【００４３】
そして、タイミングｔ２で、書き込み電圧発生回路１０８内のリミット回路５２がリミット信号ＶＰＧＭＬＭＴ＝“Ｈ”を出力すると、書き込み電圧ＶＰＧＭは例えば２０Ｖで上昇を止める。そして、書き込み電圧ＶＰＧＭが与えられた制御ゲート線ＣＧ２に沿ったメモリセルのうち、ビット線ＢＬに“１”データが与えられたメモリセルにおいて、チャネルから浮遊ゲートへの電子注入が生じ、“１”書き込みがなされる。“０”データが与えられたビット線に沿ったメモリセルでは、容量結合によりチャネル電位が上昇して、電子注入が生じない。また、“１”データが与えられたビット線に沿ったメモリセルでは、制御ゲート線に中間電圧ＶＭＷＬが与えられているものでは、制御ゲート・チャネル間電圧が１０Ｖしかないため、電子注入は生じない。
【００４４】
従ってこの実施例によると、従来のように、中間電圧ＶＭＷＬの立ち上がりが書き込み電圧ＶＰＧＭのそれに遅れる結果、“０”データが与えられたビット線に沿ったメモリセルのチャネル電位上昇が遅れて、誤書き込みが生じるという事態は防止される。
【００４５】
図１１では、出力制御回路１１１の短絡回路１３４として、ＤタイプＮＭＯＳトランジスタＱ１００を用いたが、この短絡回路１３４の部分は、図１３（ａ）〜（ｆ）のように変形することができる。図１３（ａ）は、ＥタイプのＮＭＯＳトランジスタＱ１４１を短絡用ＭＯＳトランジスタとして用いた例である。図１３（ｂ）は、図１３（ａ）に対して更にダイオード接続されたＥタイプＮＭＯＳトランジスタＱ１４２を直列に接続した例である。図１３（ｃ）は、図１３（ｂ）に対して更に、ダイオード接続されたＥタイプＮＭＯＳトランジスタＱ１４３を直列に接続した例である。図１３（ｄ）は、図１１に示すＤタイプＮＭＯＳトランジスタＱ１００に対して、ダイオード接続されたＥタイプＮＭＯＳトランジスタＱ１４２を直列に接続した例である。図１３（ｅ），（ｆ）はそれぞれ、図１３（ｂ），（ｄ）のトランジスタの上下を入れ替えた構成である。
【００４６】
図１３（ａ），（ｂ），（ｄ），（ｆ）の場合、短絡される書き込み電圧ＶＰＧＭと中間電圧ＶＭＷＬの間にＭＯＳトランジスタ１個分のしきい値電圧の差が生じる。図１３（ｃ），（ｅ）では、ＮＭＯＳトランジスタ２個分のしきい値の差が生じる。
例えば、図１３（ａ）の短絡用ＭＯＳトランジスタＱ１４１を用いた場合の書き込み動作タイミングを図１２に対応させて示すと、図１４のようになる。図１２との違いは、中間電圧のリミット信号ＶＭＷＬＬＭＴが“Ｈ”（＝ＶＣＣ）となるタイミングｔ１において、中間電圧ＶＭＷＬ＝１０Ｖとして、書き込み電圧がＶＰＧＭ＝１０Ｖ＋Ｖｔｈｎ１（Ｖｔｈｎ１：ＭＯＳトランジスタＱ１４１のしきい値）であり、これと同電位であるノードＣＯＮ１Ｈ，制御ゲート線ＣＧ２が同じく、１０Ｖ＋Ｖｔｈｎ１となっている点である。
【００４７】
この様に、中間電圧昇圧時、書き込み電圧ＶＰＧＭと中間電圧ＶＭＷＬは必ずしも同電位である必要はなく、多少の電位差があっても、誤書き込みが生じない程度であれば問題はない。何故なら、書き込み電圧の充電完了までに中間電圧の昇圧が完了していれば、前述した誤書き込みは発生しないからである。また、中間電圧ＶＭＷＬの昇圧完了時点で、書き込み電圧ＶＰＧＭと中間電圧ＶＭＷＬの差は、ＭＯＳトランジスタのしきい値で決まる小さい値に設定され、しかも書き込み電圧ＶＰＧＭは設定レベル２０Ｖより低い値にあり、書き込み電圧ＶＰＧＭの昇圧完了まで更に時間がかかるため、ＶＰＧＭの昇圧完了は必ずＶＭＷＬの昇圧完了後となるためである。
【００４８】
以上のように、図１３（ａ）〜（ｆ）の構成を用いることにより、書き込み電圧ＶＰＧＭに中間電圧ＶＭＷＬが追従する際の両者の電位差を、適当に設定することができ、これにより誤書き込みが生じない範囲で書き込み電圧ＶＰＧＭの昇圧所要時間が最も短くなるようにすることが可能となる。
【００４９】
上記実施例では、“０”データ書き込みのビット線にＶＣＣを与える方式を説明したが、ビット線側の選択ゲート線ＳＧ１に非選択の制御ゲート線と同様の中間電圧ＶＭＷＬを与え、“０”データ書き込みのビット線に別の中間電圧ＶＭＢＬ（例えば、ＶＭＢＬ＝８Ｖ）を与える方式を用いることもできる。この場合、図１の書き込み電圧発生回路１０８、中間電圧発生回路１０９に加えて、もう一つの中間電圧発生回路が必要となる。
【００５０】
その様な実施例の書き込み電圧発生回路１０８、中間電圧発生回路１０９及び出力制御回路１１１に相当する部分の構成を、図５に対応させて、図１５に示す。書き込み電圧発生回路１０８、中間電圧発生回路１０９の他に、図示のようにもう一つの中間電圧発生回路１０９ｂが設けられる。この中間電圧発生回路１０９ｂは上述のように、“０”データを与えるビット線に印加する中間電圧ＶＭＢＬを発生させるもので、ＶＭＢＬ昇圧回路５５と、その上限を設定するリミット回路５６とから構成される。
【００５１】
そして、書き込み電圧発生回路１０８と中間電圧発生回路１０９の間に出力制御回路１１１を設けるのと同じ趣旨で、書き込み電圧発生回路１０８と中間電圧発生回路１０９ｂの出力ノードＮ１，Ｎ３の間に出力制御回路１１１ｂが設けられる。
中間電圧発生回路１０９ｂの追加に伴って、駆動信号制御回路１１０も変更される。即ち、図８に示す回路に加えて、図１６に示すような、図８のリングオシレータ８１のノードＡにつながる相補クロック発生部が必要になる。このクロック発生部が、中間電圧発生回路１０９ｂ内のリミット回路５６から得られるリミット信号ＶＭＢＬＬＭＴにより制御されてクロック発生を止めることは、書き込み電圧ＶＰＧＭ及び中間電圧ＶＭＷＬの発生のためのクロック発生部と同様である。
【００５２】
また、図１５の中間電圧発生回路１０９ｂ内のリミット回路５６は、図１７のように構成される。その構成は、図９及び図１０に示すリミット回路５２，５４と基本的に同じであり、抵抗分圧回路５６１と、差動増幅回路５６２とから構成される。
【００５３】
図１８は、図１５における出力制御回路１１１ｂの構成である。これも基本的に、図１１に示す出力制御回路１１１と同様に構成されている。即ち、ＶＰＧＭ昇圧回路５１の出力ノードＮ１とＶＭＢＬ昇圧回路５５の出力ノードＮ３の間に一定条件で短絡する短絡用ＮＭＯＳトランジスタＱ１００ｂを介在させ、このＭＯＳトランジスタＱ１００ｂを制御するために、昇圧制御信号ＢＯＯＳＴの立ち上がりエッジを検出するエッジ検出回路１３１ｂ、このエッジ検出回路１３１ｂによりセットされるフリップフロップ１３２ｂ、及びこのフリップフロップ１３２ｂにより制御されるバイアス回路１３３ｂを備える。
【００５４】
この実施例の書き込み動作タイミングを、図１２に対応させて図１９に示す。タイミングｔ１０で昇圧制御信号ＢＯＯＳＴが立ち上がって、書き込み電圧ＶＰＧＭに追従して二つの中間電圧ＶＭＷＬ，ＶＭＢＬが上昇する。タイミングｔ１１で、ＶＭＢＬ＝８Ｖとなりリミット信号ＶＭＢＬＬＭＴ＝“Ｈ”が出力されると、出力制御回路１１１ｂでは短絡用ＭＯＳトランジスタＱ１００ｂのゲートノードＣＯＮ２Ｈが“Ｌ”になって、ＭＯＳトランジスタＱ１００ｂがオフになる。従って中間電圧ＶＭＢＬは書き込み電圧ＶＰＧＭとは切り離され、その後書き込み電圧ＶＰＧＭと中間電圧ＶＭＷＬがそのまま上昇を続ける。タイミングｔ１２で中間電圧ＶＭＷＬが１０Ｖになり、リミット信号ＶＭＷＬＬＭＴ＝“Ｈ”が出力されると、先の実施例と同様に、中間電圧ＶＭＷＬは書き込み電圧ＶＰＧＭと切り離され、その後書き込み電圧ＶＰＧＭのみが上昇する。タイミングｔ１３に、書き込み電圧ＶＰＧＭが２０Ｖになり、書き込み電圧ＶＰＧＭの昇圧も停止する。
【００５５】
以上のようにこの実施例の場合も、中間電圧ＶＭＷＬ，ＶＭＢＬがそれぞれ昇圧完了するまで、これらを書き込み電圧ＶＰＧＭに追従させることにより、中間電圧ＶＭＷＬ，ＶＭＢＬの昇圧完了を書き込み電圧ＶＰＧＭの昇圧完了より早めることができ、先の実施例と同様に誤書き込みを防止することができる。特にこの実施例の場合、“０”データのビット線につながるメモリセルのチャネルをビット線から直接中間電圧ＶＭＢＬに設定することにより、より確実に誤書き込みを防止することができる。
【００５６】
ここまでの実施例では、出力電圧制御回路１１１は、中間電圧のリミット検出を行って、その検出結果により中間電圧の出力ノードＮ２と書き込み電圧の出力ノードＮ１の切り離しを制御するようにした。これに対して、出力電圧制御回路１１１として、予め定められた一定時間、中間電圧の出力ノードＮ２を書き込み電圧の出力ノードＮ１に追従させるようにすることもできる。この場合、昇圧開始から、二つの出力ノードＮ１，Ｎ２を短絡状態に保つ時間は、ほぼ中間電圧の充電所要時間に設定することが望ましい。
【００５７】
この方式を用いる場合、出力電圧制御回路１１１は、図１１に代わって、図２０のような構成とすることができる。即ち、昇圧制御信号ＢＯＯＳＴの立ち上がりエッジ検出回路１３１の遅延要素τにより決まるパルス幅をＴ１として、これをそのまま、二つの出力ノードＮ１，Ｎ２間を短絡する時間とする。具体的には、立ち上がりエッジ検出回路１３１の出力が“Ｈ”になると、バイアス回路１３３ではＮＭＯＳトランジスタＱ１３２がオフ、ＰＭＯＳトランジスタＱ１３４がオンになり、短絡用ＭＯＳトランジスタＱ１００はゲートノードＣＯＮ１Ｈが出力ノードＮ１に接続されてオンして、出力ノードＮ１，Ｎ２は短絡される。時間Ｔ１が経過してエッジ検出回路１３１の出力が“Ｌ”になると、ＮＭＯＳトランジスタＱ１３２がオン、ＰＭＯＳトランジスタＱ１３４がオフとなり、短絡用ＭＯＳトランジスタＱ１００はオフ、従って出力ノードＮ１，Ｎ２の間は切り離される。
【００５８】
この実施例の場合の書き込み動作タイミングを図１２に対応させて示すと、図２１のようになる。昇圧開始のタイミングｔ２０から、時間Ｔ１のタイミングｔ２１までが、上述したエッジ検出回路１３１のパルス幅であり、この間中間電圧ＶＭＷＬは書き込み電圧ＶＰＧＭに追従する。タイミングｔ２１の後、中間電圧ＶＭＷＬは書き込み電圧ＶＰＧＭとは切り離されるが、未だ上昇は続ける。そして、リミット信号ＶＭＷＬＬＭＴが“Ｈ”になるタイミングｔ２２で、中間電圧ＶＭＷＬの昇圧は停止する。更にリミット信号ＶＰＧＭＬＭＴが“Ｈ”になるタイミングｔ２３で書き込み電圧ＶＰＧＭの昇圧も停止する。
【００５９】
この実施例の場合、書き込み電圧ＶＰＧＭに追従する中間電圧ＶＭＷＬが昇圧完了電圧１０Ｖになる直前、即ち１０Ｖ−ΔＶで追従動作が終わるように、時間Ｔ１を設定することが望ましい。これにより、書き込み電圧ＶＰＧＭの昇圧完了前に中間電圧は昇圧完了し、しかも書き込み電圧ＶＰＧＭと中間電圧ＶＭＷＬが独立に昇圧される時間（ｔ２２−ｔ２１）はごく小さく、従って誤書き込みが生じるおそれはない。
【００６０】
この発明は、上記実施例に限られない。
例えば実施例では、８個のメモリセルでＮＡＮＤセルを構成したが、２，４，１６，３２，６４等の他の適当な個数でＮＡＮＤセルを構成した場合にも同様にこの発明を適用することができる。また実施例では、データ書き込みを説明したが、高い消去電圧とこれより低い中間電圧を用いるデータ消去動作についてもこの発明を適用することができる。
更に実施例では、正方向の電圧のみを考えたが、負方向の昇圧電圧を用いる場合にも、この発明が適用できることは勿論である。
また、図２２に示すＮＯＲ型セルを用いたＥＥＰＲＯＭ、図２３に示すＤＩＮＯＲ型セルを用いたＥＥＰＲＯＭ、図２４に示すＡＮＤ型セルを用いたＥＥＰＲＯＭにもこの発明を適用することが可能である。
更に、この発明は、ＥＥＰＲＯＭに限らず、電源電圧より高い複数の昇圧電圧を必要とする各種半導体メモリに適用することができる。
【００６１】
【発明の効果】
以上述べたようにこの発明によれば、データ書き込みに用いられる昇圧電圧である書き込み電圧と中間電圧とを、中間電圧が一定レベルに達するまで書き込み電圧に追従させることにより、書き込みに要する時間を長くすることなく、誤書き込みを防止することを可能とした半導体記憶装置が得られる。
【図面の簡単な説明】
【図１】この発明の一実施例によるＥＥＰＲＯＭのブロック構成を示す。
【図２】同実施例のＮＡＮＤセルの平面図と等価回路図を示す。
【図３】同実施例のＮＡＮＤセルの断面構造を示す。
【図４】同実施例のメモリセルアレイの等価回路を示す。
【図５】図１の書き込み電圧発生回路及び中間電圧発生回路部の構成を示す。
【図６】図５のＶＰＧＭ昇圧回路，ＶＭＷＬ昇圧回路の構成を示す。
【図７】図６の昇圧回路に用いられる駆動クロックを示す。
【図８】図１の駆動信号制御回路の構成を示す。
【図９】図５のリミット回路５２の構成を示す。
【図１０】図５のリミット回路５４の構成を示す。
【図１１】図５の出力電圧制御回路１１１の構成を示す。
【図１２】同実施例の書き込み動作を説明するためのタイミング図である。
【図１３】図１１における短絡回路１３４の変形例を示す。
【図１４】図１３（ａ）の短絡回路を用いた場合の書き込み動作タイミングを図１２に対応させて示す。
【図１５】二つの中間電圧を用いる実施例による昇圧電圧発生回路部の構成を示す。
【図１６】同実施例において、図８のクロック発生回路に付加される回路を示す。
【図１７】同実施例における中間電圧ＶＭＢＬのリミット回路の構成を示す。
【図１８】図１５における出力制御回路１１１ｂの構成を示す。
【図１９】同実施例の書き込み動作タイミングを図１２に対応させて示す。
【図２０】別の実施例における出力制御回路の構成を示す。
【図２１】同実施例の書き込み動作タイミングを図１２に対応させて示す。
【図２２】ＮＯＲセル型ＥＥＰＲＯＭの等価回路を示す。
【図２３】ＤＩＮＯＲセル型ＥＥＰＲＯＭの等価回路を示す。
【図２４】ＡＮＤセル型ＥＥＰＲＯＭの等価回路を示す。
【図２５】従来のＮＡＮＤセル型ＥＥＰＲＯＭのデータ書き込み時の電位関係を示す。
【図２６】従来のＮＡＮＤセル型ＥＥＰＲＯＭでの誤書き込みを説明するためのタイミング図である。
【符号の説明】
１０１…メモリセルアレイ、１０２…センスアンプ兼データラッチ、１０３…カラムデコーダ、１０４…アドレスバッファ、１０５…ロウデコーダ、１０６…データ入出力バッファ、１０７…基板電位制御回路、１０８…書き込み電圧発生回路、１０９…中間電圧発生回路、１１１…出力制御回路

Claims

電気的書き換えが可能で且つデータを不揮発に記憶するメモリセルがマトリクス配列されたメモリセルアレイと、
前記メモリセルアレイのメモリセル選択を行うデコーダと、
前記メモリセルアレイの選択されたメモリセルにデータ書き込み時に与えられる、電源電圧より高い書き込み電圧を発生する書き込み電圧発生回路と、
前記メモリセルアレイの非選択のメモリセルにデータ書き込み時に与えられる、電源電圧より高く前記書き込み電圧より低い中間電圧を発生する中間電圧発生回路と、
前記中間電圧発生回路の出力電圧と前記書き込み電圧発生回路の出力電圧の差を前記中間電圧発生回路の出力電圧が所定レベルに達するまで制限し、その後前記出力電圧の差が制限されない状態で前記書き込み電圧発生回路の出力電圧の上昇を継続させる出力制御回路と、
を備え、
前記書き込み電圧発生回路は、電源電圧を昇圧して前記書き込み電圧を生成する第１の昇圧回路と、この第１の昇圧回路の出力電圧が所定値に達したことを検出してリミット信号を出力する第１のリミット回路とを有し、
前記中間電圧発生回路は、電源電圧を昇圧して前記中間電圧を生成する第２の昇圧回路と、この第２の昇圧回路の出力電圧が所定値に達したことを検出してリミット信号を出力する第２のリミット回路とを有し、
前記出力制御回路は、前記書き込み電圧発生回路の出力ノードと前記中間電圧発生回路の出力ノードを選択的に短絡するための短絡回路と、前記第１及び第２の昇圧回路の昇圧制御信号の立ち上がりエッジを検出するエッジ検出回路と、このエッジ検出回路の出力パルスにより一定時間前記短絡回路をオン駆動し、前記中間電圧を前記書き込み電圧に追従させる制御を行うバイアス回路と、前記エッジ検出回路の出力によりセットされ、前記第２のリミット回路から得られるリミット信号によりリセットされて前記バイアス回路を制御するフリップフロップとを有する
ことを特徴とする半導体記憶装置。
電気的書き換えが可能で且つデータを不揮発に記憶するメモリセルがマトリクス配列されたメモリセルアレイと、
前記メモリセルアレイのメモリセル選択を行うデコーダと、
前記メモリセルアレイの選択されたメモリセルにデータ書き込み時に与えられる、電源電圧より高い書き込み電圧を発生する書き込み電圧発生回路と、
前記メモリセルアレイの非選択のメモリセルにデータ書き込み時に与えられる、電源電圧より高く前記書き込み電圧より低い中間電圧を発生する中間電圧発生回路と、
前記中間電圧発生回路の出力電圧と前記書き込み電圧発生回路の出力電圧の差を前記中間電圧発生回路の出力電圧が所定レベルに達するまで制限し、その後前記出力電圧の差が制限されない状態で前記書き込み電圧発生回路の出力電圧の上昇を継続させる出力制御回路と、
を備え、
前記書き込み電圧発生回路は、電源電圧を昇圧して前記書き込み電圧を生成する第１の昇圧回路と、この第１の昇圧回路の出力電圧が所定値に達したことを検出してリミット信号を出力する第１のリミット回路とを有し、
前記中間電圧発生回路は、電源電圧を昇圧して前記中間電圧を生成する第２の昇圧回路と、この第２の昇圧回路の出力電圧が所定値に達したことを検出してリミット信号を出力する第２のリミット回路とを有し、
前記出力制御回路は、前記書き込み電圧発生回路の出力ノードと前記中間電圧発生回路の出力ノードを選択的に短絡するための短絡回路と、前記第１及び第２の昇圧回路の昇圧制御信号の立ち上がりエッジを検出するエッジ検出回路と、このエッジ検出回路の出力パルスにより一定時間前記短絡回路をオン駆動し、前記中間電圧を前記書き込み電圧に追従させる制御を行うバイアス回路とを有し、
前記エッジ検出回路の出力パルスの時間幅は、前記第１の昇圧回路の出力が昇圧開始から前記中間電圧の昇圧完了値の直前に達するまでの時間に設定され、且つ前記バイアス回路は、前記エッジ検出回路の出力パルスの立ち上がりで前記短絡回路をオン駆動し、立ち下がりで前記短絡回路をオフ駆動するものである
ことを特徴とする半導体記憶装置。
メモリセルがマトリクス配列されたメモリセルアレイと、
前記メモリセルアレイのメモリセル選択を行うデコーダと、
前記メモリセルアレイの選択されたメモリセルに与えられる、電源電圧より高い第１の昇圧電圧を発生する第１の昇圧電圧発生回路と、
前記メモリセルアレイの非選択のメモリセルに与えられる、電源電圧より高く前記第１の昇圧電圧より低い第２の昇圧電圧を発生する第２の昇圧電圧発生回路と、
前記第２の昇圧電圧発生回路の出力電圧が所定レベルに達するまで前記第２の昇圧電圧発生回路の出力端子と前記第１の昇圧電圧発生回路の出力端子との間を短絡接続状態にすると共に、前記第２の昇圧電圧発生回路の出力電圧が所定レベルに達した後に前記第１の昇圧電圧発生回路の出力端子と前記第２の昇圧電圧発生回路の出力端子との間を開放状態にする出力制御回路と、
を備え、
前記第１の昇圧電圧発生回路は、電源電圧を昇圧して前記第１の昇圧電圧を生成する第１の昇圧回路と、この第１の昇圧回路の出力電圧が所定値に達したことを検出してリミット信号を出力する第１のリミット回路とを有し、
前記第２の昇圧電圧発生回路は、電源電圧を昇圧して前記第２の昇圧電圧を生成する第２の昇圧回路と、この第２の昇圧回路の出力電圧が所定値に達したことを検出してリミット信号を出力する第２のリミット回路とを有し、
前記出力制御回路は、前記第１の昇圧電圧発生回路の出力ノードと前記第２の昇圧電圧発生回路の出力ノードを選択的に短絡するための短絡回路と、前記第１及び第２の昇圧回路の昇圧制御信号の立ち上がりエッジを検出するエッジ検出回路と、このエッジ検出回路の出力パルスにより一定時間前記短絡回路をオン駆動し、前記第２の昇圧電圧を前記第１の昇圧電圧に追従させる制御を行うバイアス回路と、前記エッジ検出回路の出力によりセットされ、前記第２のリミット回路から得られるリミット信号によりリセットされて前記バイアス回路を制御するフリップフロップとを有する
ことを特徴とする半導体記憶装置。
前記メモリセルアレイは、基板上に浮遊ゲートと制御ゲートが積層されたメモリセルを複数個直列接続して構成されるＮＡＮＤセルを配列して構成され、ＮＡＮＤセル内の選択されたメモリセルの制御ゲートに前記書き込み電圧を与え、ＮＡＮＤセル内の非選択メモリセルの制御ゲートに前記中間電圧を与えるデータ書き込みモードを有する
ことを特徴とする請求項１又は２に記載の半導体記憶装置。