JP3616981B2 - 同期化装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、同期化装置に関し、特に、従来装置で必要とされたＦＩＦＯを除去して、装置の小型化を実現するための改良に関する。
【０００２】
【従来の技術】
図４０は、この発明の背景となる従来の同期化装置の構成を示すブロック図である。この装置１５０は、１ビット長の単位データの列で構成される入力データ信号Ｄａｔａ＿Ｉｎを、Ｌビット長の単位データの列で構成される出力データ信号Ｄａｔａ＿Ｏｕｔへと変換する装置である。装置１５０には、同期制御部１５１、Ｌビットシフトレジスタ１５２，１５４、ＦＩＦＯ１５３、および、コンパレータ１５５，１５６が備わっている。
【０００３】
入力データ信号Ｄａｔａ＿Ｉｎを構成する１ビット長の単位データは、クロック信号Ｃｌｋのパルスに同期して（すなわち、１クロックサイクルごとに）Ｌビットシフトレジスタ１５２へと入力される。Ｌビットシフトレジスタ１５２は、現在から過去にさかのぼるＬクロックサイクルの期間に入力されたＬ個の単位データを常に保持する。すなわち、Ｌビットシフトレジスタ１５２は、シリアルデータをパラレルデータへと変換する直列・並列変換装置に相当する。
【０００４】
Ｌビットシフトレジスタ１５２に保持されるＬ個の単位データの中で最も古い単位データが、１クロックサイクルごとに、ＦＩＦＯ１５３へと送られる。出力データ信号Ｄａｔａ＿Ｏｕｔが、ＭＰＥＧ規格のデータ信号、すなわち、８ビット長の単位データが２０４個連なったパケットを単位として構成されるデータ信号である場合を例として取り上げる。
【０００５】
この場合には、ＦＩＦＯ１５３は、８×２０４ビットの記憶容量を有する。したがって、ＦＩＦＯ１５３へ入力された単位データは、８×２０４クロックサイクルの後に出力される。ＦＩＦＯ１５３を通過した１ビット長の単位データは、１クロックサイクルごとに、Ｌビットシフトレジスタ１５４へ入力される。Ｌビットシフトレジスタ１５４は、Ｌビットシフトレジスタ１５２と同一に構成される。
【０００６】
同期制御部１５１は、コンパレータ１５５，１５６などの動作を制御する機能を果たす装置部分である。同期制御部１５１には、パケットの先頭語を表示するＬビット長の同期コードＣｄが入力される。そして、コンパレータ１５５は同期制御部１５１から送られる同期コードＣｄの値と、Ｌビットシフトレジスタ１５２に保持されるＬビットのデータとを比較する。同様に、コンパレータ１５６は同期制御部１５１から送られる同期コードＣｄの値と、Ｌビットシフトレジスタ１５４に保持されるＬビットのデータとを比較する。
【０００７】
コンパレータ１５５，１５６によって、Ｌビットシフトレジスタ１５２のＬビットのデータと、Ｌビットシフトレジスタ１５４のＬビットのデータとが、同時に、同期コードＣｄに一致していることが検出されると、同期制御部１５１では、この同期コードＣｄがパケットの先頭語として認識される。そして、Ｌビット長の先頭語に後続するように、１ビット長の単位データの列が、Ｌビット単位で区切られる。その結果、Ｌビット長の単位データが、出力データ信号Ｄａｔａ＿Ｏｕｔとして出力される。このことは、Ｌビットシフトレジスタ１５４に保持されるＬビットのデータが、同期制御部１５１によって、Ｌクロックサイクルごとに出力データ信号Ｄａｔａ＿Ｏｕｔとして出力されることによって実現する。
【０００８】
【発明が解決しようとする課題】
従来の同期化装置は、以上のように構成されるので、ＦＩＦＯ１５３において、多大な記憶容量を必要としていた。そして、このことが、装置を構成する素子の個数を節減することにより、装置を小型化し、製造コストを節減する上で、障害となっていた。
【０００９】
この発明は、従来の装置における上記した問題点を解消するためになされたもので、ＦＩＦＯを必要とせず、そのことによって、素子の個数を節減し、装置の小型化および製造コストの節減を実現し得る同期化装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
この発明の装置は、Ｐ（≧２）個のＬ（≧１）ビット長の第１単位データの列を有するパケットを単位として構成される第１データ信号が、ｍ（≧１）ビット長の第２単位データの列に割り付けられて成る第２データ信号を、入力データ信号として入力し、当該入力データ信号から前記第１データ信号を再構成して出力する同期化装置に関する。
【００１１】
そして、第１の発明の装置は、各々がｍビットの記憶容量を有し、前記入力データ信号を構成する前記第２単位データを順送りに保持する複数個のバッファを備えるシフトレジスタと、前記第１単位データが前記第２データ信号に順次割り付けられる第１ないし第Ｋ（≧１）パターンに相応して、前記シフトレジスタに保持されるデータの中から、それぞれＬビット長のデータを抽出することにより、第１ないし第Ｋ抽出データを得るパターンデータ抽出部と、前記第１ないし第Ｋ抽出データの各々を、前記パケットの先頭語の標識としての同期コードと比較する第１比較部と、前記第１ないし第Ｋ抽出データの中から、一つを抽出信号として選択して出力するパターン選択部と、同期状態および非同期状態に応じて、前記パターン選択部の選択動作を制御する状態遷移制御部と、前記同期状態および前記非同期状態のいずれかであるか決定する同期判定部と、を備える。
しかも、前記状態遷移制御部は、前記入力データ信号から連続したＬビット単位のデータを順次抽出するように、前記パターン選択部に、前記第１ないし第Ｋ抽出データを循環的に順次選択させるモードシフト部と、非同期状態に限っては、前記第１比較部による比較において、第ｋ（１≦ｋ≦Ｋ）抽出データのみが前記同期コードに一致するごとに、前記モードシフト部が前記パターン選択部へ指示する抽出データの順次選択を、当該第ｋパターンに対応する第ｋ抽出信号を前記先頭語の候補に設定し、これを起点とした順次選択へと変更させるモード変更部と、を備える。
また、前記同期判定部は、前記抽出信号が出力されるのに同期して、Ｐ個の整数を処理番号として、循環的に計数可能な処理番号生成部と、前記抽出信号を前記同期コードと比較する第２比較部と、前記処理番号および前記第２比較部での比較の結果にもとづいて、前記同期状態および前記非同期状態の間の遷移を決定する状態判定部と、を備える。
さらに、当該状態判定部は、前記非同期状態では、前記第２比較部での比較において、前記候補に相当する前記抽出信号と前記同期コードとの一致が、第１の所定の頻度以上に反復して得られると、前記同期状態への移行を決定するとともに一致が得られた当該候補を確定先頭語とし、前記同期状態では、前記第２比較部での比較において、前記確定先頭語に相当する前記抽出信号と前記同期コードとの不一致が、第２の所定の頻度以上に反復して得られると、前記非同期状態への移行を決定し、しかも、前記抽出信号が前記候補または前記確定先頭語に相当するか否かの判断を、前記処理番号にもとづいて行う。
【００１２】
第２の発明の装置では、第１の発明の同期化装置において、前記処理番号生成部は、前記非同期状態では、前記第２比較部での比較において、前記抽出信号と前記同期コードとの一致が得られるごとに、前記処理番号を所定値へと復帰させ、前記状態判定部は、前記処理番号が前記所定値の一つ前の値を経た後に前記所定値へと戻ったときに、前記抽出信号が前記候補または前記確定先頭語に相当すると判断する。
【００１３】
第３の発明の装置では、第１の発明の同期化装置において、前記状態判定部は、タグ記憶部を、さらに備え、前記状態判定部は、非同期状態において、前記候補が設定された前記抽出信号が出力されたときの前記処理番号を、タグとして前記タグ記憶部へ記憶させ、その後、前記処理番号を前記タグ記憶部に記憶される前記タグと比較することによって、前記抽出信号が前記候補に相当するか否かを判断する。
【００１４】
第４の発明の装置では、第３の発明の同期化装置において、前記タグ記憶部は、Ａ（１≦Ａ≦Ｐ）個の前記処理番号の値を格納可能な記憶空間を有し、当該記憶空間に前記処理番号の値を格納することによって、前記タグを記憶する。
【００１５】
第５の発明の装置では、第３の発明の同期化装置において、前記タグ記憶部は、Ｐ個のアドレスに１ビットずつを記憶可能な記憶空間を有し、前記処理番号に対応するアドレスに、１ビットの信号を格納することによって、前記タグの記憶を行う。
【００１６】
第６の発明の装置では、第１ないし第５のいずれかの発明の同期化装置において、前記状態判定部は、下限から上限にわたる複数段階の値を有するロックレベルを算出するロックレベル生成部を、さらに備え、当該ロックレベル生成部は、前記第２比較部での比較において、前記候補または前記確定先頭語に相当する前記抽出信号と前記同期コードとの一致が反復して得られるごとに、前記上限を超えない範囲で前記ロックレベルを１段階ずつ上昇させ、不一致が反復して得られるごとに、前記下限を超えない範囲で前記ロックレベルを１段階ずつ下降させ、前記状態判定部は、前記ロックレベルが所定の段階未満であるか以上であるかに応じて、それぞれ、前記非同期状態または前記同期状態であるとの決定を行う。
【００１７】
第７の発明の装置では、第１ないし第６のいずれかの発明の同期化装置において、前記モードシフト部は、前記パターンデータ抽出部が、前記シフトレジスタに保持される前記データから第１ないし第Ｋ抽出データのいずれをも抽出できない時期である休止時期には、前記パターン制御部が直前の抽出信号をそのまま保持して出力し、その他の時期には、前記第２単位データが前記シフトレジスタに入力されるのに同期して、前記パターン制御部が前記選択動作を行い前記抽出信号を出力するよう制御する。
【００１８】
第８の発明の装置は、第１ないし第７のいずれかの発明の同期化装置において、クロック信号として、パルスを生成して出力するクロック生成部を、さらに備え、当該クロック生成部は、前記パターンデータ抽出部が、前記シフトレジスタに保持される前記データから第１ないし第Ｋ抽出データのいずれをも抽出できない時期である休止時期には、前記パルスの出力を休止し、その他の時期には、前記抽出信号が出力されるのに同期して、前記パルスを出力する。
【００１９】
第９の発明の装置では、第１ないし第８のいずれかの発明の同期化装置において、前記状態遷移制御部は、前記パターンデータ抽出部が、前記シフトレジスタに保持される前記データから第１ないし第Ｋ抽出データのいずれをも抽出できない時期である休止時期に、所定の信号を出力する。
【００２０】
第１０の発明の装置は、第１ないし第９のいずれかの発明の同期化装置において、前記同期状態で、前記抽出信号が前記確定先頭語に相当するときには、前記抽出信号の値にかかわらず前記同期コードを出力し、前記抽出信号が前記確定先頭語に相当しないときには、前記抽出信号をそのまま出力するデータ出力部を、さらに備える。
【００２１】
第１１の発明の装置は、第１ないし第１０のいずれかの発明の同期化装置において、前記パターン選択部が出力する前記抽出信号が、前記候補または前記確定先頭語に相当するときに、所定の信号を出力する先頭信号生成部を、さらに備える。
【００２２】
第１２の発明の装置は、第１ないし第１１のいずれかの発明の同期化装置において、前記パターン選択部が出力する前記抽出信号が、前記候補または前記確定先頭語の直前の抽出信号に相当するときに、所定の信号を出力する最終信号生成部を、さらに備える。
【００２３】
【発明の実施の形態】
＜１．概論＞
図１は、以下で述べる各実施の形態の同期化装置の使用形態の一例を示すブロック図である。この例では、同期化装置１０１は、６４ＱＡＭ型の復調器１２１とＲＳ（リードソロモン；Ｒｅｅｄ Ｓｏｌｏｍｏｎ）型の復号器１２２の間に介挿されている。これらの装置は、例えば、動画像の圧縮処理における代表的な規格であるＭＰＥＧ規格にもとづいて符号化されたデータ信号を処理対象とする。
【００２４】
図２は、図１の装置の動作の概略を示す動作説明図である。ＭＰＥＧ規格にもとづいて画像データを符号化することによって得られたデータ信号Ｄ１は、「パケット」と称される一定数のデータ列を単位として構成される。さらに、このパケットＰｋｔは、８ビット（＝１バイト）長の単位データの列として構成されており、一つのパケットＰｋｔには、２０４個の単位データが含まれる。また、一つのパケットＰｋｔの先頭（すなわち、パケットＰｋｔの区切りの直後）に位置する単位データである先頭語Ｈには、識別標識としての同期コードＣｄが割り当てられる。同期コードＣｄは、例えば、１６進数における値”４７”（＝２進数における”０１０００１１１”であり、”８’ｈ４７”とも表記される）に設定されている。
【００２５】
データ信号Ｄ１は、図示しない６４ＱＡＭ型の変調器によって変調された後に、伝送路へと送出される。伝送路を通じて受信された信号は、復調器１２１（図１）によって復調される。復調器１２１から出力されるデータ信号Ｄ２は、本来のデータ信号Ｄ１とは異なって、６ビット長の単位データの列として構成される。
【００２６】
データ信号Ｄ２は、データ信号Ｄ１を構成するデータ列が、６ビットごとに区切り直されたものと同等である。すなわち、データ信号Ｄ２では、データ信号Ｄ１のパケットＰｋｔの構成単位である８ビット長の単位データが、複数の６ビット長の単位データにまたがるように割り付けられている。データ信号Ｄ１の一つのパケットＰｋｔの先頭語Ｈに割り当てられた同期コードＣｄ（＝４７）を例にとると、この同期コードＣｄは、データ信号Ｄ２の中では、例えば図２に示すように、隣接する２単位のデータにまたがる。
【００２７】
同期化装置１０１の役割は、同期化、すなわち、データ信号Ｄ２からデータ信号Ｄ１を再構成することにある。装置１０１は、同期コードＣｄを手がかりとして、データ信号Ｄ２の中に埋もれているパケットＰｋｔの先頭語Ｈを探し出し、パケットＰｋｔの列で構成されるデータ信号Ｄ１を再構成する。再構成されたデータ信号Ｄ１は、データ信号Ｄ３として、装置１０１から復号器１２２へと送出される。復号器１２２では、データ信号Ｄ３に対して復号化を実行し、符号化される前の画像データを復元する。
【００２８】
この発明の同期化装置は、一般に、ｍ（≧１）ビット長の単位データの列として構成されるデータ信号を、Ｌ（＞ｍ）ビット長の単位データの列として構成されるデータ信号へと変換するとともに、パケット形式のデータ信号を再構成する機能を果たす装置である。以下の各実施の形態では、図２に例示したＭＰＥＧ規格のデータ信号Ｄ１を取り扱う例、すなわち、６ビット長の単位データの列で構成されるデータ信号Ｄ２を８ビット長の単位データの列で構成されるデータ信号Ｄ３へと変換する例（ｍ＝６、Ｌ＝８の例）が記述される。しかしながら、ｍ、Ｌ（＞ｍ）の一般の組み合わせに対応した同期化装置も、同様に構成することが可能である。
【００２９】
＜２．実施の形態１＞
図３は、実施の形態１の同期化装置１０１の全体構成を示すブロック図である。この装置１０１には、データ抽出部１、同期制御部２、および、クロック変成部３が備わっている。装置１０１には、入力信号として、入力データ信号Ｄａｔａ＿Ｉｎ、クロック信号Ｃｌｋ、同期コードＣｄ、および、リセット信号ＲＳＴが入力される。
【００３０】
入力データ信号Ｄａｔａ＿Ｉｎは、図２に示したデータ信号Ｄ２に相当するデータ信号、すなわち、６ビット長の単位データの列で構成されるデータ信号である。クロック信号Ｃｌｋは、入力データ信号Ｄａｔａ＿Ｉｎに含まれる６ビット長の単位データに同期して入力されるクロック信号である。すなわち、入力データ信号Ｄａｔａ＿Ｉｎとして、６ビット長の単位データが入力されるごとに、クロック信号Ｃｌｋとして、一つのパルスが入力される。
【００３１】
同期コードＣｄは、処理の対象とされるデータの種別に応じて、処理開始の際に、例えば復調器１２１から装置１０１へとセットされる一定値である。図２に例示したＭＰＥＧにもとづく符号化データを処理の対象とする際には、同期コードＣｄとして、例えば”４７”の値が付与される。リセット信号ＲＳＴは、例えばオペレータ（操作者）のリセット操作にともなって入力される信号であり、装置１０１の各部の状態の初期化を指示する信号として機能する。
【００３２】
装置１０１は、これらの入力信号にもとづいて演算を実行し、出力信号として、出力データ信号Ｄａｔａ＿Ｏｕｔ、待ち状態表示信号Ｗｔ、変成クロック信号ＭＣｌｋ、同期信号Ｓｙｎｃ、先頭信号Ｓｙｎｃ＿Ｈｅａｄ、および、最終信号Ｓｙｎｃ＿Ｔａｉｌを出力する。出力データ信号Ｄａｔａ＿Ｏｕｔは、図２に示したデータ信号Ｄ３に相当するデータ信号、すなわち、８ビット長の単位データの列として構成され、しかもパケットＰｋｔの形式を有するデータ信号である。
【００３３】
データ抽出部１は、クロック信号Ｃｌｋのパルスに同期して、入力データ信号Ｄａｔａ＿Ｉｎから、パケットＰｋｔを構成する８ビット長の単位データを順次抽出し、抽出信号Ｄｏｕｔとして同期制御部２へと送出する。また、データ抽出部１は、周期的に訪れる抽出不能なクロックサイクル（クロック信号Ｃｌｋの１周期）において、抽出の一時休止状態、すなわち「待ち状態」を表示する待ち状態表示信号Ｗｔを出力する。
【００３４】
同期制御部２は、データ抽出部１の制御を主な任務とする装置部分であり、特に、同期状態の可能性の高さを表現する変数であるロックレベルＬＬ、および、パケットＰｋｔの区切りを表示する同期信号Ｓｙｎｃを算出し、データ抽出部１へと送出する。データ抽出部１は、これらのロックレベルＬＬおよび同期信号Ｓｙｎｃにもとづいて、抽出動作を実行する。同期制御部２は、さらに、パケットＰｋｔの先頭を表示する先頭信号Ｓｙｎｃ＿Ｈｅａｄ、および、パケットＰｋｔの最終を表示する最終信号Ｓｙｎｃ＿Ｔａｉｌを出力するとともに、待ち状態表示信号Ｗｔの値に応じて、抽出信号Ｄｏｕｔを出力データ信号Ｄａｔａ＿Ｏｕｔとして出力する。
【００３５】
クロック変成部３は、クロック信号Ｃｌｋおよび待ち状態表示信号Ｗｔにもとづいて、変成クロック信号ＭＣｌｋを生成する。変成クロック信号ＭＣｌｋは、クロックサイクルが「待ち状態」にある期間、言い換えると、待ち状態表示信号Ｗｔがアクティブである期間においてパルスが欠落したクロック信号である。すなわち、変成クロック信号ＭＣｌｋのパルスは、出力データ信号Ｄａｔａ＿Ｏｕｔとして、パケットＰｋｔを構成する有効なデータが出力されるごとに出力される。出力信号Ｗｔ，Ｓｙｎｃ＿Ｈｅａｄ，Ｓｙｎｃ＿Ｔａｉｌ，ＭＣｌｋは、出力データ信号Ｄａｔａ＿Ｏｕｔとともに、復号器１２２へと供給される。
【００３６】
＜２−１．データ抽出部＞
図４は、データ抽出部１の構成を示すブロック図である。データ抽出部１には、シフトレジスタ１１、パターンデータ抽出部１２、比較部１６、ロックレベルチェック部１７，状態遷移制御部１８、および、パターン選択部２３が備わっている。また、状態遷移制御部１８には、モード変更部１９およびモードシフト部２２が備わっている。
【００３７】
シフトレジスタ１１は、２段に接続されたバッファＢＳ１，ＢＳ２を備えている。これらのバッファＢＳ１，ＢＳ２は、それぞれ、６ビットの記憶容量を有している。そして、バッファＢＳ１，ＢＳ２の各々が記憶するデータ信号は、パターンデータ抽出部１２へと出力される。また、シフトレジスタ１１には、入力信号として、入力データ信号Ｄａｔａ＿Ｉｎ、クロック信号Ｃｌｋ、および、リセット信号ＲＳＴが入力されており、シフトレジスタ１１は、これらの入力信号にもとづいて動作する。
【００３８】
図５は、シフトレジスタ１１の動作の流れを示すフローチャートである。シフトレジスタ１１が動作を開始すると、まず、ステップＳ１において、クロック信号Ｃｌｋのパルスが立ち上がるか否かが判定される。立ち上がりが得られるまでステップＳ１の処理が反復され、立ち上がりが得られると、処理はステップＳ２へと移行する。すなわち、ステップＳ１は、クロック信号Ｃｌｋの立ち上がりエッジに同期してステップＳ２以下の処理が開始されるように、タイミング調整を行うステップである。
【００３９】
ステップＳ２では、リセット信号ＲＳＴがアクティブ（以下の例では、値”０”）であるか否かが判定される。リセット信号ＲＳＴがアクティブであれば、ステップＳ３のリセット処理が実行される。すなわち、バッファＢＳ１，ＢＳ２の双方の各ビットの記憶値が値”０”に設定される。一方、リセット信号ＲＳＴがノーマル（すなわち、値”１”）であれば、通常処理であるステップＳ４の処理が実行される。すなわち、バッファＢＳ２には、バッファＢＳ１に記憶される６ビット長の単位データが書き込まれ、バッファＢＳ１には、入力データ信号Ｄａｔａ＿Ｉｎの６ビット長の単位データが書き込まれる。すなわち、バッファＢＳ１，ＢＳ２が、シフト動作を行う。
【００４０】
ステップＳ３またはＳ４の処理が終了すると、ステップＳ５において、処理を終了すべきか否かが判定される。例えば、通信が完了したとき、あるいは、電源をオフすべき時など、処理を完了すべきと判定されると、処理は完了する。逆に、処理を完了すべきでないと判定されると、処理は、ステップＳ１へと戻る。以上のように、処理を完了すべきとの判定がなされるまで、ステップＳ１〜Ｓ５の処理ループが、反復的に実行される。
【００４１】
＜２−２．パターンデータ抽出部＞
図４に戻って、パターンデータ抽出部１２には、第１〜第３パターンデータ抽出部１３，１４，１５が備わっている。これらの第１〜第３パターンデータ抽出部１３，１４，１５の各々には、バッファＢＳ１，ＢＳ２の双方に記憶されるデータ信号が入力される。
【００４２】
図６は、パケットＰｋｔを構成する８ビット長の単位データが、６ビットの単位データの列として構成される入力データ信号Ｄａｔａ＿Ｉｎの中に割り付けられるパターンを示す説明図である。図６に示すように、入力データ信号Ｄａｔａ＿Ｉｎでは、最小桁（ＬＳＢ）に相当する第０ビットから最大桁（ＭＳＢ）に相当する第５ビットまでの６ビットで構成される単位データが、時間軸に沿って並んでいる。この入力データ信号Ｄａｔａ＿Ｉｎに、８ビット長の単位データが割り付けられるパターンとして、図６に示すパターンＰＴ１，ＰＴ２，ＰＴ３の３通りが存在する。
【００４３】
パターンＰＴ１，ＰＴ２，ＰＴ３のいずれも、互いに隣り合う二つの６ビット長の単位データにまたがっている。そして、パターンＰＴ１は、一つの単位データの第０〜第５ビットのすべてと、つぎの単位データの第４および第５ビットとで構成される。パターンＰＴ２は、一つの単位データの第０〜第３ビットと、つぎの単位データの第２〜第５ビットとで構成される。さらに、パターンＰＴ３は、一つの単位データの第０および第１ビットと、つぎの単位データの第０〜第５ビットのすべてとで構成される。
【００４４】
パケットＰｋｔを構成する８ビット長の単位データは、パターンＰＴ１，ＰＴ２，ＰＴ３，ＰＴ１，ＰＴ２，・・・・の順で、入力データ信号Ｄａｔａ＿Ｉｎに、隙間なく（空きのビットを生じないように）割り付けられる。そして、第１〜第３パターンデータ抽出部１３，１４，１５は、バッファＢＳ１，ＢＳ２に記憶される入力データ信号Ｄａｔａ＿Ｉｎの２単位のデータから、それぞれ、パターンＰＴ１，ＰＴ２，ＰＴ３に相当する８ビットのデータを抽出する。
【００４５】
すなわち、第１パターンデータ抽出部１３は、図７に示すように、バッファＢＳ１，ＢＳ２に記憶される隣り合う二つの６ビット長の単位データから、パターンＰＴ１に相当する８ビットのデータを抽出する。また、第２パターンデータ抽出部１４は、図８に示すように、バッファＢＳ１，ＢＳ２に記憶される隣り合う二つの６ビット長の単位データから、パターンＰＴ２に相当する８ビットのデータを抽出する。同様に、第３パターンデータ抽出部１５は、図９に示すように、パターンＰＴ３に相当する８ビットのデータを抽出する。
【００４６】
いうまでもなく、第１〜第３パターンデータ抽出部１３，１４，１５が抽出する８ビットのデータの中で、抽出する価値のある真の８ビット長の単位データは、多くても一つしか存在しない。すなわち、第１〜第３パターンデータ抽出部１３，１４，１５は、バッファＢＳ１，ＢＳ２に記憶される２列の６ビット長の単位データの中から、それらに割り付けられた８ビット長の単位データである可能性のある候補をすべて拾い上げる働きをなしている。第１〜第３パターンデータ抽出部１３，１４，１５によって各々抽出された８ビットのデータは、比較部１６およびパターン選択部２３へと送出される。
【００４７】
＜２−３．状態遷移制御部など＞
図１０は、比較部１６、ロックレベルチェック部１７、状態遷移制御部１８、および、パターン選択部２３の動作の流れを示すフローチャートである。この動作フローにおいても、シフトレジスタ１１の動作フローに関する図５のステップＳ１、Ｓ５にそれぞれ相当するステップＳ１１、Ｓ２６が備わっており、処理を完了すべきとの判定がなされるまで、ステップＳ１１〜Ｓ２６の処理ループが、反復的に実行される。また、ステップＳ１２以下の処理は、クロック信号Ｃｌｋの立ち上がりエッジに同期して開始される。
【００４８】
ステップＳ１２，Ｓ１３の比較処理は、ロックレベルチェック部１７によって遂行される。これらのステップＳ１２，Ｓ１３では、同期制御部２から送出される同期信号ＳｙｎｃおよびロックレベルＬＬの値が、それぞれ所定の値と比較される。また、ステップＳ１４〜Ｓ１６の比較処理は、比較部１６によって遂行される。これらのステップＳ１４〜Ｓ１６では、第１〜第３パターンデータ抽出部１３〜１５で各々抽出されたパターンＰＴ１〜ＰＴ３のデータが、同期コードＣｄと比較される。
【００４９】
状態遷移制御部１８は、これらの比較の結果に応じて、ステップＳ１７以下の処理によってモードの決定を行う。ここでモードとは、後述するように、パターン選択部２３（図４）における選択動作の種別を表現するものであり、第１〜第４モードまでの４通りのモードが定義される。
【００５０】
同期信号Ｓｙｎｃがアクティブ（以下の例では、値”１”）であるとき、すなわち、クロックサイクルがパケットＰｋｔの区切りに相当するとき、または、ロックレベルＬＬが値”０”であるとき、すなわち、装置が同期状態に至らない非同期状態にあるときには、ステップＳ１４〜Ｓ１６における比較の結果が参照され、それらの結果に応じて、ステップＳ１７〜Ｓ２０のいずれかが選択的に実行される。逆に、クロックサイクルがパケットＰｋｔの区切りでもなく、しかも、ロックレベルＬＬが同期状態に対応する”１”以上の値であるときには、ステップＳ１４〜Ｓ１６における比較の結果は参照されることなく、ステップＳ２０の処理が実行される。
【００５１】
ステップＳ１４〜Ｓ１６の比較処理において、３通りのパターンＰＴ１，ＰＴ２，ＰＴ３のデータの中の一つのみが同期コードＣｄに一致すると判定されると、ステップＳ１７〜Ｓ１９において、現在のモードがいずれのモードであるかに関わらず、モードが第１〜第３モードへと各々設定される。この処理は、状態遷移制御部１８に備わるモード変更部１９によって実行される。
【００５２】
一方、ステップＳ１４〜Ｓ１６の比較処理において、３通りのパターンＰＴ１，ＰＴ２，ＰＴ３のデータの中のいずれもが同期コードＣｄに一致しないか、または、二つ以上が一致すると判定されると、ステップＳ２０において、モードが現在のモードからつぎのモードへとシフトさせられる。ステップＳ１４〜Ｓ１６の比較処理が参照されない場合も同様である。モードのシフトとは、第１，２，３，４，１，２，・・・・の順序で、モードを循環的に一つずつ移行させることを意味する。
【００５３】
ステップＳ２０の処理が終了すると、処理はステップＳ２１へと移行し、新たなモードが第４モードであるか否かが判定される。もしも、第４モードでなければ、ステップＳ２２において、待ち状態表示信号Ｗｔがノーマル（以下の例では、値”０”）に設定される。逆に、第４モードであると判定されると、ステップＳ２３において、待ち状態表示信号Ｗｔがアクティブ（値”１”）に設定される。処理がステップＳ１７〜Ｓ１９のいずれかを経たときにも、新たなモードは第４モードではないので、ステップＳ２２の処理が実行される。これらのステップＳ２０〜Ｓ２３の処理は、状態遷移制御部１８に備わるモードシフト部２２によって遂行される。
【００５４】
ステップＳ２２を経たときには、ステップＳ２４の処理が実行される。すなわち、新規に設定された第１〜第３モードに対応して、パターンＰＴ１，ＰＴ２，ＰＴ３のデータが、それぞれ選択され、抽出信号Ｄｏｕｔとして出力される。ステップＳ２３を経たときには、ステップＳ２５の処理が実行される。すなわち、現在の抽出信号Ｄｏｕｔが更新されることなく、そのまま保持される。ステップＳ２４，Ｓ２５のいずれかの処理が終了すると、処理は、ステップＳ２６へと移行する。
【００５５】
ステップＳ２４，Ｓ２５の処理は、パターン選択部２３によって遂行される。したがって、パターン選択部２３は、図４に模式的に描かれるように、モードシフト部２２が出力するモード信号、すなわちモードを表現する信号に応答して、第１〜第３パターンデータ抽出部１３，１４，１５の出力信号、または、ラッチに保持される現在の値のいずれかを選択して出力するスイッチ回路として構成することができる。
【００５６】
図１１〜図１７は、図１０の動作フローにもとづいて選択された抽出信号Ｄｏｕｔと入力データ信号Ｄａｔａ＿Ｉｎとの関係を示す動作説明図である。まず、あるクロックサイクルにおいて、非同期状態にある（ロックレベルＬＬ＝０）か、または、クロックサイクルがパケットＰｋｔの区切りに相当する（同期信号Ｓｙｎｃ＝１）ときに、シフトレジスタ１１に記憶される二列の単位データに対する３通りの抽出パターンＰＴ１，ＰＴ２，ＰＴ３の中で、パターンＰＴ１のみが同期コードＣｄに一致する場合、すなわち、図１１に示す例に該当し、図１２，図１３には該当しない場合を取り上げる。
【００５７】
この場合には、そのクロックサイクルにおいて、モードが第１モードに設定されるので、抽出信号Ｄｏｕｔとして、図１４に示すパターンＰＴ１のデータ（同期コードＣｄに一致している）が出力される。このことは、このクロックサイクルでは、パケットＰｋｔを構成する８ビット長の単位データは、パターンＰＴ１の形態で入力データ信号Ｄａｔａ＿Ｉｎに割り付けられ、しかもその値が同期コードＣｄに一致するものと判断されたことを意味する。
【００５８】
この判断が正当であれば、８ビット長の単位データは、その後、パターンＰＴ２，ＰＴ３，ＰＴ１，ＰＴ２，・・・・の順序で割り付けられていることとなる。このことに対応して、クロックサイクルが一つずつ進行するごとに（言い換えると、クロック信号Ｃｌｋが立ち上がるごとに）、モードは第２、第３モードへと順次シフトし、それにともなって、抽出信号Ｄｏｕｔとして出力されるデータは、図１５，図１６に各々示されるパターンＰＴ２，ＰＴ３のデータへと移行する。
【００５９】
つぎのクロックサイクルでは、図１７に示すように、シフトレジスタ１１には、正当に抽出されるべきデータは存在しない。このとき、モードは第４モードへとシフトしており、シフトレジスタ１１から抽出されたパターンＰＴ１，ＰＴ２，ＰＴ３のデータのいずれも抽出信号Ｄｏｕｔとしては選択されず、直前のクロックサイクルにおける抽出信号Ｄｏｕｔの値が維持される。すなわち、このクロックサイクルでは、データ抽出部１は、一時休止状態、すなわち「待ち状態」に置かれる。この「待ち状態」に限って、待ち状態表示信号Ｗｔがアクティブとなる。すなわち、待ち状態表示信号Ｗｔは、「待ち状態」を表示する信号として機能する。
【００６０】
つぎのクロックサイクルでは、モードは第１モードへと戻り、図１４に示されるパターンＰＴ１のデータが抽出信号Ｄｏｕｔとして出力される。いうまでもなく、このときには、パターンＰＴ１のデータは、一般には同期コードＣｄではない。以下、クロックサイクルごとに、モードが第１〜第４モードの間を、循環的かつ逐次的に移行する（すなわち、シフトする）のにともなって、パターンＰＴ１，ＰＴ２，ＰＴ３の選択、および、「待ち状態」の４通りが順次展開されることとなる。
【００６１】
このシフト動作は、非同期状態の出現（ロックレベルＬＬが”０”となる）か、または、クロックサイクルがパケットＰｋｔの区切りに相当する（同期信号Ｓｙｎｃが”１”となる）まで、反復的に継続される。ロックレベルＬＬが”０”となるか、または、同期信号Ｓｙｎｃが”１”となったときには、図１１〜図１３のいずれに相当するかが判定され、例えば図１２にのみ該当すると判定されると、現在のモードとは無関係にモードが第２モードへと変更され、その後、モードは第３、４、１、２、３モードの順序で循環的にシフトしてゆく。
【００６２】
また、図１３にのみ該当すると判定されると、モードは第３モードへと変更され、その後、第４、１、２、３、４モードの順序で循環的にシフトしてゆく。さらに、図１１〜図１３のいずれにも該当しないか、または、複数に該当するときには、循環的なシフト動作がそのまま維持される。
【００６３】
すなわち、通常においては、パターンＰＴ１，ＰＴ２，ＰＴ３の選択、および、「待ち状態」に対応する第１〜第４モードの動作が、この順序で循環的に展開される。そして、ロックレベルＬＬが”０”となるか、または、同期信号Ｓｙｎｃが”１”となったときに、パターンＰＴ１，ＰＴ２，ＰＴ３のデータのいずれか一つのみが同期コードＣｄに一致するならば、その結果に応じて、モードは第１〜第３モードのいずれかへとジャンプする。
【００６４】
パケットＰｋｔを構成する８ビット長の単位データは、ある６ビット長の単位データの位置を基準として、パターンＰＴ１，ＰＴ２，ＰＴ３，ＰＴ１，ＰＴ２，・・・・の順で、入力データ信号Ｄａｔａ＿Ｉｎに、隙間なく割り付けられている。データ抽出部１が、８ビット長の単位データの列を入力データ信号Ｄａｔａ＿Ｉｎから抽出する順序としては、正当なパターンＰＴ１，ＰＴ２，ＰＴ３，ＰＴ１，ＰＴ２，・・・・の順序だけでなく、正当ではない２通りのパターンＰＴ２，ＰＴ３，ＰＴ１，ＰＴ２，ＰＴ１，・・・・の順序、および、パターンＰＴ３，ＰＴ１，ＰＴ２，ＰＴ１，ＰＴ２，・・・・の順序を加えた合計３通りの抽出の順序が有り得る。
【００６５】
パターンＰＴ１，ＰＴ２，ＰＴ３のデータと同期コードＣｄとの比較の結果に応じて、モードが第１〜第３モードのいずれかへとジャンプするのは、入力データ信号Ｄａｔａ＿Ｉｎの中から読み取られた同期コードＣｄが３通りのパターンＰＴ１，ＰＴ２，ＰＴ３の中のいずれに割り付けられているかにもとづいて、その後の抽出の順序として、３通りの順序の一つを選択することに相当する。このとき、同期コードＣｄが割り付けられているパターンを含む順序が選択される。通常の期間において、モードがジャンプすることなくシフトしつづけるのは、選択された順序での抽出が継続することに相当する。
【００６６】
一旦選択された順序が、必ずしも正当な順序であるとは限らない。入力データ信号Ｄａｔａ＿Ｉｎの中には、３通りのパターンＰＴ１，ＰＴ２，ＰＴ３の中の正当なパターンとは異なるパターンで抽出された８ビットのデータが、たまたま同期コードＣｄと同一の値を持つことも有り得る。装置が非同期状態にあるとき、あるいは、パケットＰｋｔの区切りに至ったと判断されたときに、同期コードＣｄを手がかりとして、モードが第１〜第３モードのいずれかへとジャンプするのは、選択されている抽出の順序が誤りであったときに、正当な順序への修正を可能にするためである。
【００６７】
＜２−４．同期制御部と同期検出部＞
図１８は、同期制御部２の構成を示すブロック図である。同期制御部２には、同期検出部３１、先頭信号（ヘッド信号）生成部３２、最終信号（テール信号）生成部３３、同期信号生成部３４、および、データ出力部３５が備わっている。同期検出部３１とロックレベルチェック部１７（図４）とによって、この発明の同期判定部が構成される。
【００６８】
同期制御部２には、入力信号として、同期コードＣｄ、クロック信号Ｃｌｋ、リセット信号ＲＳＴ、待ち状態表示信号Ｗｔ、および、抽出信号Ｄｏｕｔが入力される。待ち状態表示信号Ｗｔ、および、抽出信号Ｄｏｕｔは、データ抽出部１から供給される。同期検出部３１は、データ抽出部１で参照されるロックレベルＬＬを算出するともに、先頭信号生成部３２で参照される処理番号Ｐｄを算出する。先頭信号生成部３２、最終信号生成部３３、および、同期信号生成部３４は、それぞれ、先頭信号Ｓｙｎｃ＿Ｈｅａｄ、最終信号Ｓｙｎｃ＿Ｔａｉｌ、および、同期信号Ｓｙｎｃを生成して出力する。さらに、データ出力部３５は、抽出信号Ｄｏｕｔにもとづいて、出力データ信号Ｄａｔａ＿Ｏｕｔを出力する。
【００６９】
図１９は、同期検出部３１の内部構成を示すブロック図である。同期検出部３１には、比較部４１、ロックレベル生成部４２、処理番号生成部４３、リセット判定部４４、および、待ち状態判定部４５が備わっている。ロックレベル生成部４２とロックレベルチェック部１７（図４）とによって、この発明の状態判定部が構成される。
【００７０】
図２０は、同期検出部３１の動作の流れを示すフローチャートである。この動作フローにおいても、シフトレジスタ１１の動作フローに関する図５のステップＳ１、Ｓ５にそれぞれ相当するステップＳ４１、Ｓ６２が備わっており、処理を完了すべきとの判定がなされるまで、ステップＳ４１〜Ｓ６２の処理ループが、反復的に実行される。また、ステップＳ４２以下の処理は、クロック信号Ｃｌｋの立ち上がりエッジに同期して開始される。
【００７１】
ステップＳ４２では、リセット信号ＲＳＴがアクティブ（”０”）であるか否かが判定される。リセット信号ＲＳＴがアクティブであれば、ステップＳ４３，Ｓ４４のリセット処理が実行される。すなわち、ロックレベルＬＬおよび処理番号Ｐｄの双方が初期値”０”に設定される。一方、リセット信号ＲＳＴがノーマル（”１”）であれば、通常処理であるステップＳ４５以下の処理が実行される。
【００７２】
ステップＳ４５では、待ち状態表示信号Ｗｔがノーマル（”０”）であるか否かが判定される。待ち状態表示信号Ｗｔがノーマルでない、すなわち、現在のクロックサイクルが「待ち状態」であれば、処理は直接にステップＳ６２へと移行する。すなわち、「待ち状態」では、何の処理も行われない。
【００７３】
一方、待ち状態表示信号Ｗｔがノーマルであれば、ステップＳ４６において、抽出信号Ｄｏｕｔの値が同期コードＣｄと比較される。そして、抽出信号Ｄｏｕｔが同期コードＣｄに一致しておれば、ステップＳ４７〜Ｓ５５の処理が行われ、逆に一致していなければ、ステップＳ５６〜Ｓ６１の処理が行われる。
【００７４】
ステップＳ４７〜Ｓ５５では、処理番号ＰｄとロックレベルＬＬの現在値にもとづいて、処理番号ＰｄおよびロックレベルＬＬの値が更新される。すなわち、処理番号Ｐｄが”０”であるときには、処理番号Ｐｄは値”１”だけインクリメント（増加）される。このとき、ロックレベルＬＬが上限値（以下の例では、値”７”）に達していなければ、ロックレベルＬＬも値”１”だけインクリメントされる。
【００７５】
逆に、処理番号Ｐｄが”０”ではない（すなわち、Ｐｄ＝１〜２０３）ときには、ロックレベルＬＬおよび処理番号Ｐｄは、つぎのように設定される。すなわち、ロックレベルＬＬが”０”であれば、処理番号Ｐｄは”１”に設定される。ロックレベルＬＬが”０”ではなく（すなわち、ＬＬ＝１〜７）、しかも、処理番号Ｐｄが”２０３”ではない（すなわち、Ｐｄ＝１〜２０２）ときには、処理番号Ｐｄは”１”だけインクリメントされる。ロックレベルＬＬが”０”ではなく（すなわち、ＬＬ＝１〜７）、しかも、処理番号Ｐｄが”２０３”であるときには、処理番号Ｐｄは初期値”０”に戻される。
【００７６】
ステップＳ５６〜Ｓ６１においても、処理番号ＰｄとロックレベルＬＬの現在値にもとづいて、処理番号ＰｄおよびロックレベルＬＬの値が更新される。すなわち、処理番号Ｐｄが”２０３”でなければ、処理番号Ｐｄは”１”だけインクリメントされる。逆に、処理番号Ｐｄが”２０３”であれば、処理番号Ｐｄは”０”に初期化される。ロックレベルＬＬは、処理番号Ｐｄが”０”であって、しかも、ロックレベルＬＬが”０”ではない（すなわち、ＬＬ＝１〜７）ときに限って、”１”だけデクリメント（減少）される。
【００７７】
以上の処理が終了すると、処理はステップＳ６２へと移行する。ステップＳ４１〜ステップＳ６２の処理が反復して実行されることによって、処理番号Ｐｄは”０”〜”２０３”の範囲で変化し、ロックレベルＬＬは”０”〜”７”の範囲で変化する。なお、ステップＳ４２のリセット信号ＲＳＴの判定は、リセット判定部４４で実行され、ステップＳ４５の待ち状態表示信号Ｗｔの判定は、待ち状態判定部４５で実行される。
【００７８】
また、ステップＳ４７，Ｓ５０，Ｓ５６，Ｓ５８における処理番号Ｐｄの現在値の判定、および、ステップＳ４８，Ｓ５３，Ｓ５９におけるロックレベルＬＬの現在値の判定は、ロックレベル生成部４２と処理番号生成部４３の双方で行われる。ステップＳ４４，Ｓ４９，Ｓ５１，Ｓ５２，Ｓ５５，Ｓ５７，Ｓ６１における処理番号Ｐｄの設定処理は、処理番号生成部４３で実行される。さらに、ステップＳ４３，Ｓ５０，Ｓ５４，Ｓ６０におけるロックレベルＬＬの設定処理は、ロックレベル生成部４２によって実行される。
【００７９】
＜２−５．同期検出部の動作例＞
図２１および図２２は、同期検出部３１の動作例を示す動作説明図である。これらの図において、一つのパケットＰｋｔに対応する期間が、符号”Ｐｋｔ”で示されている。また、ハッチングを施した矩形枠は、同期コードＣｄと同一の値を有する抽出信号Ｄｏｕｔを示しており、白抜きの矩形枠は、同期コードＣｄとは一致しない値を有する抽出信号Ｄｏｕｔを示している。抽出信号Ｄｏｕｔには、抽出の順序が誤っておらず、しかも、通信の過程の中でデータ信号に誤りが発生していなければ、パケットＰｋｔの区切りごとに、先頭語の位置に同期コードＣｄが現れる。
【００８０】
同期検出部３１が動作を開始した時点では、リセット信号ＲＳＴがアクティブであるため、処理番号ＰｄおよびロックレベルＬＬのいずれも、初期値”０”に設定されている。リセットが解除され（すなわち、リセット信号ＲＳＴがノーマルに設定され）た後に、抽出信号Ｄｏｕｔの入力が開始される。同期検出部３１では、最初に同期コードＣｄが現れると、ステップＳ５５において処理番号Ｐｄが”１”に設定され、同時に、ステップＳ５４においてロックレベルＬＬが”１”に設定される。
【００８１】
その後、クロックサイクルごとに、ステップＳ５６，Ｓ５８，Ｓ６１を経ることによって、処理番号Ｐｄが”１”ずつ増加してゆく。パケットＰｋｔの先頭語以外の位置に同期コードＣｄと同一の値が現れても、ロックレベルＬＬが”０”でない、すなわち、”１”以上である限り、ステップＳ４８，Ｓ５０，Ｓ５２の処理を経るので、ロックレベルＬＬは更新されることがなく、処理番号Ｐｄは”２０３”まで逐次インクリメントされてゆく。
【００８２】
処理番号Ｐｄが”２０３”に達すると、ステップＳ５６，Ｓ５７、または、ステップＳ４８，Ｓ５０，Ｓ５２を経ることにより、処理番号Ｐｄは”０”へと戻される。つぎのクロックサイクルで、図２１に示すようにパケットＰｋｔの先頭語として同期コードＣｄが正常に現れたときには、ステップＳ４７，Ｓ５３，Ｓ５４，Ｓ５５を経ることによって、処理番号Ｐｄが”１”へとインクリメントされると同時に、ロックレベルＬＬも”２”へとインクリメントされる。
【００８３】
以下同様に、パケットＰｋｔの先頭語として同期コードＣｄが正常に現れるごとに、ロックレベルＬＬは、”３”，”４”，・・・・と、順次上昇してゆく。ロックレベルＬＬが上限値”７”に達すると、パケットＰｋｔの先頭語に同期コードＣｄが現れても、ステップＳ４７，Ｓ５３，Ｓ５５を経ることにより、処理番号Ｐｄのみが”１”へとインクリメントされ、ロックレベルＬＬはもはや変更されずに、上限値”７”に保持される。すなわち、ロックレベルＬＬは、いかなる場合にも、あらかじめ設定された上限値を超えることはない。
【００８４】
一方、図２１に示すように、ロックレベルＬＬが例えば”３”であるときに、つぎのパケットＰｋｔの先頭語に同期コードＣｄが現れなかったときには、同期検出部３１の処理は、ステップＳ５６，Ｓ５８，Ｓ５９，Ｓ６０，Ｓ６１を経ることとなる。その結果、処理番号Ｐｄが”１”へとインクリメントされると同時に、ロックレベルＬＬは”１”だけデクリメントされる。すなわち、ロックレベルＬＬは、”３”から”２”へと下降する。
【００８５】
つぎのパケットＰｋｔの先頭語に同期コードＣｄが現れると、ロックレベルＬＬは再び”１”だけ上昇するが、逆に図２１に例示するように、同期コードＣｄが現れなければ、ロックレベルＬＬは、さらにデクリメントされて”１”となる。さらにつぎのパケットＰｋｔの先頭語においても、同期コードＣｄが現れなければ、ロックレベルＬＬはデクリメントされることによって、初期値”０”へと引き戻される。
【００８６】
ロックレベルＬＬが”０”であるときには、抽出信号Ｄｏｕｔの中に同期コードＣｄに一致するものが現れない限り、ステップＳ５６，Ｓ５８，Ｓ６１、または、ステップＳ５６，Ｓ５７のいずれかの流れによって、処理番号Ｐｄは”０”から”２０３”までの上昇を反復し、ロックレベルＬＬは値”０”を保持しつづける。
【００８７】
図２２は、図２１に後続する動作を示しており、双方の図に共通に表示される符号（Ａ）が、同一の時点を表している。ロックレベルＬＬが”０”であるときには、最初に現れた同期コードＣｄが、暫定的にパケットＰｋｔの先頭語として取り扱われる。図２２に例示するように、処理番号Ｐｄが値”ｋ”であるときに、同期コードＣｄが現れると、ステップＳ４８，Ｓ４９によって、処理番号Ｐｄは”１”へと設定されるが、ロックレベルＬＬは変化せず、”０”を維持する。処理番号Ｐｄが”１”に設定されたことは、入力された同期コードＣｄがパケットＰｋｔの先頭語であると暫定的にみなされたこと、すなわち、パケットＰｋｔの区切りの位置が暫定的に定められたことに相当する。
【００８８】
暫定的なパケットＰｋｔのつぎの先頭語が現れる前、すなわち、処理番号Ｐｄが”２０３”を経て”０”へと初期化されるより前に（図２２において、処理番号Ｐｄが値”ｉ”であるとき）、同期コードＣｄと同一のデータが現れると、ロックレベルＬＬは”０”のままであるので、ステップＳ４８，Ｓ４９によって、処理番号Ｐｄは、あらためて”１”に設定される。すなわち、暫定的なパケットＰｋｔの先頭語の位置が、新たな同期コードＣｄの位置へと修正される。
【００８９】
以下同様に、処理番号Ｐｄが”２０３”を経て”０”へと戻る前に（図２２において、処理番号Ｐｄが値”ｊ”，”ｐ”，”ｑ”であるとき）、同期コードＣｄが現れるごとに、処理番号Ｐｄは”１”へと設定され、暫定的なパケットＰｋｔの先頭語の位置が修正される。その期間においては、ロックレベルＬＬは”０”に維持されたままである。
【００９０】
処理番号Ｐｄが”２０３”を経て”０”へと初期値に戻されるまでに同期コードＣｄが現れず、しかも、処理番号Ｐｄが”０”となったとき、すなわち暫定的なパケットＰｋｔのつぎの先頭語の位置に同期コードＣｄが現れると、ステップＳ４７，Ｓ５３，Ｓ５４，Ｓ５５によって、処理番号Ｐｄが”１”へとインクリメントされると同時に、ロックレベルＬＬが”１”へとインクリメントされる。
【００９１】
ロックレベルＬＬが”１”以上であれば、すでに説明したように、パケットＰｋｔの先頭語以外の位置に同期コードＣｄが現れても、処理番号Ｐｄは”１”へ設定されることはない。すなわち、ロックレベルＬＬが”０”から”１”へと上昇すると、暫定的なパケットＰｋｔの区切りの位置が、確定的に取り扱われることとなる。ロックレベルＬＬが”０”へと戻らない限り、パケットＰｋｔの区切りの位置は変化しない。このときの装置１０１の動作状態は、「同期状態」と称される。これに対して、ロックレベルＬＬが”０”であれば、パケットＰｋｔの区切りは暫定的に取り扱われ、つねに新たな区切りが探索されることとなる。このときの装置１０１の動作状態は、「非同期状態」と称される。
【００９２】
ロックレベルＬＬが”１”以上であるときには、パケットＰｋｔの先頭語に同期コードＣｄが現れるごとに、そのパケットＰｋｔの区切りが正当である可能性が高いことを反映して、ロックレベルＬＬは上限値に至るまで”１”ずつ上昇し、非同期状態に対応する”０”から遠ざかる。逆に、パケットＰｋｔの先頭語に同期コードＣｄ以外の値が現れるごとに、そのパケットＰｋｔの区切りが正当である可能性が低いことを反映して、ロックレベルＬＬは”１”ずつ下降し、非同期状態に対応する”０”に接近する。そして、ロックレベルＬＬが”０”に至ると、動作状態は非同期状態へと引き戻される。このように、ロックレベルＬＬは、パケットＰｋｔの区切りが正当である確度を表現する変数であると言うことができる。
【００９３】
この実施の形態では、ロックレベルＬＬが”０”であるか”１”以上であるかに応じて、非同期状態と同期状態とを分けているが、二つの状態を分離するロックレベルＬＬの基準値は、”０”から上限値までの任意の値に設定可能である。例えば、ロックレベルＬＬが”２”以下であれば非同期状態となり、”２”を超える値であれば同期状態となるように、基準値を”２”に設定することが可能である。それには、ステップＳ１３（図１０）、ステップＳ４２，Ｓ４８，Ｓ５９（図２０）において、比較の基準値を”０”から”２”へと改めればよい。
【００９４】
このときには、暫定的に決定されたパケットＰｋｔの先頭語にのみ、同期コードＣｄが３度現れた後に初めて、暫定的なパケットＰｋｔの区切りが確定し、非同期状態から同期状態へと移行する。すなわち、非同期状態と同期状態とを振り分ける基準値が高く設定されるほど、パケットＰｋｔの区切りが正当である確度がより高くなったときに、非同期状態から同期状態への移行が実現する。すなわち、基準値が高いほど、パケットＰｋｔの区切りの正当性に関して、より慎重な判断が行われることとなる。
【００９５】
同期化装置の目的は、入力データ信号Ｄａｔａ＿Ｉｎに割り付けられた例えば８ビット長の単位データを正当に抽出するとともに、パケットＰｋｔの区切りを識別して、パケットＰｋｔ形式のデータ信号を再構成することにある。装置１０１では、ロックレベルＬＬという変数を導入することによって、パケットＰｋｔの区切りに関する正当性の確度が数量化され、しかも、その正当性は絶えず試され、実績に応じて確度が引き上げ、または、引き下げられる。そして、確度の高さに応じて、パケットＰｋｔの区切りを暫定的なものとして取り扱う「非同期状態」と、確定的なものとして扱う「同期状態」とに、動作状態が振り分けられる。このため、誤りの少ない同期化が、無駄時間を少なくして能率よく行われることとなる。
【００９６】
＜２−６．先頭信号生成部など＞
図２３は、先頭信号生成部３２の動作の流れを示すフローチャートである。この動作フローにおいても、ステップＳ７８において、処理を完了すべきとの判定がなされるまで、ステップＳ７１〜Ｓ７８の処理ループが、反復的に実行される。また、ステップＳ７１が備わるので、ステップＳ７２以下の処理は、クロック信号Ｃｌｋの立ち上がりエッジに同期して開始される。
【００９７】
ステップＳ７２では、リセット信号ＲＳＴがアクティブ（”０”）であるか否かが判定される。リセット信号ＲＳＴがアクティブであれば、ステップＳ７３のリセット処理が実行され、先頭信号Ｓｙｎｃ＿Ｈｅａｄがノーマルの初期値”１”に設定される。その後、処理はステップＳ７８へと移行する。一方、リセット信号ＲＳＴがノーマル（”１”）であれば、通常処理であるステップＳ７４以下の処理が実行される。
【００９８】
ステップＳ７４では、待ち状態表示信号Ｗｔがノーマル（”０”）であるか否かが判定される。待ち状態表示信号Ｗｔがノーマルでない、すなわち、現在のクロックサイクルが「待ち状態」であれば、処理は直接にステップＳ７８へと移行する。すなわち、「待ち状態」では、何の処理も行われない。
【００９９】
一方、待ち状態表示信号Ｗｔがノーマルであれば、ステップＳ７５において、処理番号Ｐｄの値が”０”であるか否かが判定される。そして、処理番号Ｐｄが”０”でなければステップＳ７６において、先頭信号Ｓｙｎｃ＿Ｈｅａｄはノーマル（”１”）に設定され、逆に、処理番号Ｐｄが”０”に一致しておれば、ステップＳ７７において、先頭信号Ｓｙｎｃ＿Ｈｅａｄはアクティブ（”０”）に設定される。ステップＳ７６またはＳ７７が終了すると、処理はステップＳ７８へと移行する。
【０１００】
図２４は、最終信号生成部３３の動作の流れを示すフローチャートである。最終信号生成部３３は、図２３に示した先頭信号生成部３２と同様のフローに沿って動作する。すなわち、ステップＳ８８において、処理を完了すべきとの判定がなされるまで、ステップＳ８１〜Ｓ８８の処理ループが、反復的に実行される。また、ステップＳ８２以下の処理は、クロック信号Ｃｌｋの立ち上がりエッジに同期して開始される。
【０１０１】
ステップＳ８２では、リセット信号ＲＳＴがアクティブ（”０”）であるか否かが判定される。リセット信号ＲＳＴがアクティブであれば、ステップＳ８３において、最終信号Ｓｙｎｃ＿Ｔａｉｌがノーマルの初期値”１”に設定される。その後、処理はステップＳ８８へと移行する。一方、リセット信号ＲＳＴがノーマル（”１”）であれば、通常処理であるステップＳ８４以下の処理が実行される。
【０１０２】
ステップＳ８４では、待ち状態表示信号Ｗｔがノーマル（”０”）であるか否かが判定される。待ち状態表示信号Ｗｔがノーマルでない、すなわち、現在のクロックサイクルが「待ち状態」であれば、処理は直接にステップＳ８８へと移行する。すなわち、「待ち状態」では、何の処理も行われない。
【０１０３】
一方、待ち状態表示信号Ｗｔがノーマルであれば、ステップＳ８５において、処理番号Ｐｄの値が”２０３”であるか否かが判定される。そして、処理番号Ｐｄが”２０３”でなければステップＳ８６において、最終信号Ｓｙｎｃ＿Ｔａｉｌはノーマル（”１”）に設定され、逆に、処理番号Ｐｄが”２０３”に一致しておれば、ステップＳ８７において、最終信号Ｓｙｎｃ＿Ｔａｉｌはアクティブ（”０”）に設定される。ステップＳ８６またはＳ８７が終了すると、処理はステップＳ８８へと移行する。
【０１０４】
図２５は、同期信号生成部３４の動作の流れを示すフローチャートである。同期信号生成部３４も、図２３に示した先頭信号生成部３２と同様のフローに沿って動作する。すなわち、ステップＳ９８において、処理を完了すべきとの判定がなされるまで、ステップＳ９１〜Ｓ９８の処理ループが、反復的に実行される。また、ステップＳ９２以下の処理は、クロック信号Ｃｌｋの立ち上がりエッジに同期して開始される。
【０１０５】
ステップＳ９２では、リセット信号ＲＳＴがアクティブ（”０”）であるか否かが判定される。リセット信号ＲＳＴがアクティブであれば、ステップＳ９３において、同期信号Ｓｙｎｃがノーマルの初期値”０”に設定される。その後、処理はステップＳ９８へと移行する。一方、リセット信号ＲＳＴがノーマル（”１”）であれば、通常処理であるステップＳ９４以下の処理が実行される。
【０１０６】
ステップＳ９４では、待ち状態表示信号Ｗｔがノーマル（”０”）であるか否かが判定される。待ち状態表示信号Ｗｔがノーマルでない、すなわち、現在のクロックサイクルが「待ち状態」であれば、処理は直接にステップＳ９８へと移行する。すなわち、「待ち状態」では、何の処理も行われない。
【０１０７】
一方、待ち状態表示信号Ｗｔがノーマルであれば、ステップＳ９５において、処理番号Ｐｄの値が”２０３”であるか否かが判定される。そして、処理番号Ｐｄが”２０３”でなければステップＳ９６において、同期信号Ｓｙｎｃはノーマル（”０”）に設定され、逆に、処理番号Ｐｄが”２０３”に一致しておれば、ステップＳ９７において、同期信号Ｓｙｎｃはアクティブ（”１”）に設定される。ステップＳ９６またはＳ９７が終了すると、処理はステップＳ９８へと移行する。
【０１０８】
＜２−７．データ出力部とクロック変成部＞
図２６は、データ出力部３５の動作の流れを示すフローチャートである。データ出力部３５も、図２３に示した先頭信号生成部３２と同様に、ステップＳ１０６において、処理を完了すべきとの判定がなされるまで、ステップＳ１０１〜Ｓ１０６の処理ループが、反復的に実行される。また、ステップＳ１０２以下の処理は、クロック信号Ｃｌｋの立ち上がりエッジに同期して開始される。
【０１０９】
ステップＳ１０２では、リセット信号ＲＳＴがアクティブ（”０”）であるか否かが判定される。リセット信号ＲＳＴがアクティブであれば、ステップＳ１０３において、出力データ信号Ｄａｔａ＿Ｏｕｔが初期値”０”に設定される。その後、処理はステップＳ１０６へと移行する。一方、リセット信号ＲＳＴがノーマル（”１”）であれば、通常処理であるステップＳ１０４以下の処理が実行される。
【０１１０】
ステップＳ１０４では、待ち状態表示信号Ｗｔがノーマル（”０”）であるか否かが判定される。待ち状態表示信号Ｗｔがノーマルでない、すなわち、現在のクロックサイクルが「待ち状態」であれば、処理は直接にステップＳ１０６へと移行する。すなわち、「待ち状態」では、何の処理も行われない。一方、待ち状態表示信号Ｗｔがノーマルであれば、ステップＳ１０５において、出力データ信号Ｄａｔａ＿Ｏｕｔに抽出信号Ｄｏｕｔが与えられる。ステップＳ１０５が終了すると、処理はステップＳ１０６へと移行する。
【０１１１】
クロックサイクルが「待ち状態」であるときには、ステップＳ１０５の処理が行われないので、出力データ信号Ｄａｔａ＿Ｏｕｔとして、直前の出力データ信号Ｄａｔａ＿Ｏｕｔの値、すなわち１クロックサイクル前の値がそのまま保持される。したがって、「待ち状態」のクロックサイクルにおいて、抽出信号Ｄｏｕｔがどのような値であっても、出力データ信号Ｄａｔａ＿Ｏｕｔには影響がない。
【０１１２】
このため、パターン選択部２３（図４）は、「待ち状態」において、直前の抽出信号Ｄｏｕｔを必ずしも保持しなくてもよい。言い換えると、図１０のステップＳ２５は必須ではなく、「待ち状態」においては、抽出信号Ｄｏｕｔとしてどのような値が出力されてもよい。あるいは、ステップＳ２５が設けられるのであれば、図２６のフローチャートにおいて、ステップＳ１０４の比較処理を削除し、リセット信号ＲＳＴが解除されているときには、待ち状態表示信号Ｗｔの値とは無関係に、ステップＳ１０５の処理が常に実行されるように、データ出力部３５を構成してもよい。
【０１１３】
図２７は、クロック変成部３の構成を示す回路図である。クロック変成部３には、フリップフロップ５１および論理素子５２が備わっている。フリップフロップ５１のデータ入力端子には待ち状態表示信号Ｗｔが入力され、クロック入力端子にはクロック信号Ｃｌｋが入力されている。そして、論理素子５２の反転入力端子にはフリップフロップ５１の出力データが入力され、非反転入力端子にはクロック信号Ｃｌｋが入力される。論理素子５２の出力データが、変成クロック信号ＭＣｌｋとして外部へ出力される。
【０１１４】
フリップフロップ５１は、クロック信号Ｃｌｋの立ち下がりに同期して、待ち状態表示信号Ｗｔを出力信号に保持する。論理素子５２は、非反転入力端子と反転入力端子とを有する論理積回路であり、フリップフロップ５１の出力信号が値”０”であるときに限って、クロック信号Ｃｌｋを変成クロック信号ＭＣｌｋとして出力する論理スイッチとして機能する。
【０１１５】
＜２−８．装置１０１の出力信号＞
図２８は、装置１０１が出力する各種の出力信号のタイミングチャートである。出力データ信号Ｄａｔａ＿Ｏｕｔを構成する単位である１個のパケットＰｋｔには、２０４バイトの信号、すなわち、２０４個の８ビット長の単位データが含まれている。これらの単位データは、クロック信号Ｃｌｋのパルスに同期して出力される。そして、クロック信号Ｃｌｋの４周期（４クロックサイクル）ごとに、１周期（１クロックサイクル）分の「待ち状態」が現れる。したがって、２７２クロックサイクルで１個のパケットＰｋｔの出力が完了する。
【０１１６】
図２８において、出力データ信号Ｄａｔａ＿Ｏｕｔの中に周期的に現れる”ＮＯＰ”は、「待ち状態」における単位データであり、直前の単位データと同一の値である。変成クロック信号ＭＣｌｋは、クロック信号Ｃｌｋから「待ち状態」に限ってパルスを欠落させたクロック信号として得られる。言い換えると、変成クロック信号ＭＣｌｋは、”ＮＯＰ”を除く単位データ、すなわち、意味のある単位データにのみ同期したパルスとして出力される。
【０１１７】
装置１０１に後続する復号器１２２（図１）は、この変成クロック信号ＭＣｌｋをクロック信号として用いることによって、意味のある単位データのみの処理を円滑に実行することが可能となる。そのためには、変成クロック信号ＭＣｌｋとして、クロック信号Ｃｌｋの立ち上がりから半周期遅れた立ち下がりのエッジが利用されることが望ましい。この目的に沿うように、変成クロック信号ＭＣｌｋは、”ＮＯＰ”の出現から半周期遅れて休止している。
【０１１８】
クロックサイクルが「待ち状態」にあるときにアクティブとなる待ち状態表示信号Ｗｔは、装置１０１の内部で利用されるだけでなく、外部へも出力されることにより、「待ち状態」を外部の復号器１２２等へ報知する役割をも果たす。先頭信号Ｓｙｎｃ＿Ｈｅａｄは、パケットＰｋｔの先頭語Ｈが現れるときにアクティブとなる。したがって、先頭信号Ｓｙｎｃ＿Ｈｅａｄは、パケットＰｋｔの先頭語Ｈの出現を外部へ報知する役割を果たす。
【０１１９】
最終信号Ｓｙｎｃ＿Ｔａｉｌは、パケットＰｋｔの最終語Ｔが現れるときにアクティブとなる。図２８の例では、最終語Ｔの直後に”ＮＯＰ”が現れているので、最終信号Ｓｙｎｃ＿Ｔａｉｌは、２クロックサイクルにわたってアクティブとなっている。すでに説明した各種のフローチャートから解るように、各種の出力信号のいずれも、「待ち状態」では変化しない。最終信号Ｓｙｎｃ＿Ｔａｉｌは、パケットＰｋｔの最終語Ｔの出現を外部へ報知する役割を果たす。同期信号Ｓｙｎｃは、装置１０１の内部で参照される信号であり、最終信号Ｓｙｎｃ＿Ｔａｉｌとは、単に論理値が逆となっているに過ぎない。
【０１２０】
なお、装置の動作状態が非同期状態にあって、パケットＰｋｔの区切りが暫定的であっても、各種の出力信号が図２８に示したタイミングで出力される点に変わりはない。
【０１２１】
以上の説明から明らかなように、装置１０１では、従来装置１５０に備わるＦＩＦＯ１５３を必要としない。すでに述べたように、ＦＩＦＯ１５３は、１個のパケットＰｋｔのデータを記憶するのに必要な記憶容量、すなわち、８×２０４ビットの記憶容量を必要とする。装置１０１では、この多大な記憶容量を有するＦＩＦＯ１５３を備える必要がないので、同期化装置の小型化、低廉化が実現する。
【０１２２】
＜３．実施の形態２＞
図２９は、実施の形態２の同期化装置の同期検出部３１の構成を示すブロック図である。この実施の形態では、同期検出部３１にロックレベル変更部６０が備わる点で、実施の形態１の同期検出部３１とは特徴的に異なっている。ロックレベル変更部６０は、比較部４１における比較の結果にもとづいて、ロックレベル生成部４２へロックレベルＬＬの変更を指示する。
【０１２３】
図３０は、ロックレベル変更部６０の内部構成を示すブロック図である。ロックレベル変更部６０には、コントローラ６１、タグメモリ６２、および、Ｎｐカウンタ（もう一つの処理番号生成部）６３が備わっている。Ｎｐカウンタ６３は、処理番号Ｐｄとは異なる第２の処理番号としての処理番号Ｎｐを計数する。処理番号Ｎｐは、”０”から”２０３”までの範囲の値をとる。
【０１２４】
タグメモリ６２は、書き換え可能な半導体メモリを有しており、後述するタグを記憶する。コントローラ６１は、タグメモリ６２およびＮｐカウンタ６３に対してデータのやりとりを行いつつ、比較部４１における比較の結果を参照することを通じて、ロックレベル生成部４２へロックレベルＬＬの変更を指示する信号を出力する。
【０１２５】
図３１は、タグメモリ６２のメモリ空間の一つの形態を示す模式図である。この形態では、タグメモリ６２には、Ｎ（≧１）個の処理番号Ｎｐの値を格納可能なメモリ空間が準備されている。処理番号Ｎｐは１バイトで表現されるので、この形態のタグメモリ６２は、８×Ｎビットの記憶容量を有する。図３１の例では、５個のメモリ空間が準備されており、”０”，”ｔ１”，”ｔ２”，”ｔ３”の４個の数値が、タグとして記憶されている。
【０１２６】
図３２は、タグメモリ６２のメモリ空間のもう一つの形態を示す模式図である。この形態のタグメモリ６２は、”０”〜”２０３”の２０４個のアドレスの各々に、１ビット長のデータが格納し得るように構成されている。したがって、記憶容量は２０４ビットである。そして、各データの値は、通常においてはノーマル（この例では”０”）であり、タグとして記憶すべき処理番号Ｎｐに対応するアドレスのデータに限ってアクティブ（”１”）に設定される。これによって、実質的にタグが記憶される。すなわち、この形態のタグメモリ６２は、フラグレジスタとして構成される。
【０１２７】
パケットＰｋｔを構成する単位データの個数が大きければ、図３２よりも図３１の形態の方が、より少ないメモリ容量で足りるので有利である。逆に、単位データの個数が小さければ、図３１よりも図３２の形態の方が有利であるといえる。
【０１２８】
＜３−１．ロックレベル変更部の動作＞
図３３は、ロックレベル変更部６０の動作の流れを示すフローチャートである。ロックレベル変更部６０も、図２３に示した先頭信号生成部３２と同様に、ステップＳ１４０において、処理を完了すべきとの判定がなされるまで、ステップＳ１２１〜Ｓ１４０の処理ループが、反復的に実行される。また、ステップＳ１２２以下の処理は、クロック信号Ｃｌｋの立ち上がりエッジに同期して開始される。
【０１２９】
ステップＳ１２２では、リセット信号ＲＳＴがアクティブ（”０”）であるか否かが判定される。リセット信号ＲＳＴがアクティブであれば、ステップＳ１２３において、タグメモリ６２からすべてのタグが消去される。すなわち、タグメモリ６２の記憶データが初期化される。さらに、ステップＳ１２４において、Ｎｐカウンタ６３における計数値である処理番号Ｎｐが”０”に初期化される。その後、処理はステップＳ１４０へと移行する。
【０１３０】
一方、リセット信号ＲＳＴがノーマル（”１”）であれば、通常処理であるステップＳ１２５以下の処理が実行される。ステップＳ１２５では、待ち状態表示信号Ｗｔがノーマル（”０”）であるか否かが判定される。待ち状態表示信号Ｗｔがノーマルでない、すなわち、現在のクロックサイクルが「待ち状態」であれば、処理は直接にステップＳ１４０へと移行する。すなわち、「待ち状態」では、何の処理も行われない。一方、待ち状態表示信号Ｗｔがノーマルであれば、ステップＳ１２６において、タグメモリ６２にタグが記憶されているか否かが判定される。
【０１３１】
もしも、タグが一つも記憶されていなければ、ステップＳ１２７において、抽出信号Ｄｏｕｔが同期コードＣｄに一致するか否かが判定される。そして、一致していなければ、処理はステップＳ１４０へと移行し、一致しておれば、後述するステップＳ１３７へと移行する。
【０１３２】
ステップＳ１２６の判定において、タグメモリ６２にタグが記憶されておれば、まず、ステップＳ１２８〜Ｓ１３０において、処理番号Ｎｐの更新が行われる。すなわち、処理番号Ｎｐが、”０”〜”２０３”の範囲で循環的にインクリメントされる。その後、ステップＳ１３１において、現在の処理番号Ｎｐの値に一致するタグが存在するか否かが判定される。
【０１３３】
この判定において、一致するタグが存在すれば、ステップＳ１３２において、抽出信号Ｄｏｕｔが同期コードＣｄに一致するか否かが判定される。抽出信号Ｄｏｕｔが同期コードＣｄに一致していなければ、ステップＳ１３３において、現在の処理番号Ｎｐの値に一致するタグが、タグメモリ６２から消去される。その後、処理はステップＳ１４０へと移行する。
【０１３４】
逆に、ステップＳ１３２の判定において、抽出信号Ｄｏｕｔが同期コードＣｄに一致しておれば、ステップＳ１３４において、すべてのタグが消去される。すなわち、タグメモリ６２は初期化される。つづいて、ステップＳ１３５において、ロックレベル生成部４２に対してロックレベルＬＬの変更が指示される。つぎに、ステップＳ１３６において、処理番号Ｎｐの値が初期値”０”に戻される。その後、ステップＳ１３７において、処理番号Ｎｐの値”０”のタグがタグメモリ６２へ記憶される。ステップＳ１２７を経由したときにも、処理番号Ｎｐの値は”０”であるので、ステップＳ１３７では、つねに値”０”のタグがタグメモリ６２へ記憶される。その後、処理はステップＳ１４０へ移行する。
【０１３５】
ステップＳ１３１の判定において、処理番号Ｎｐに一致するタグが存在しなければ、ステップＳ１３８において、抽出信号Ｄｏｕｔが同期コードＣｄに一致するか否かが判定される。もしも、一致すれば、ステップＳ１３９において、処理番号Ｎｐの値に一致するタグがタグメモリ６２に記憶された後、処理はステップＳ１４０へ移行する。逆に、一致しなければ、処理は、直接にステップＳ１４０へと移行する。
【０１３６】
以上の処理の中で、タグの記憶および消去にかかわるステップＳ１２３，Ｓ１３３，Ｓ１３４，Ｓ１３７，Ｓ１３９は、コントローラ６１の指示にもとづいて、タグメモリ６２によって実行される。また、処理番号Ｎｐの設定にかかわるステップＳ１２４，Ｓ１２８，Ｓ１２８，Ｓ１３０，Ｓ１３６は、コントローラ６１の指示にもとづいて、Ｎｐカウンタ６３によって実行される。
【０１３７】
＜３−２．ロックレベル変更部の動作＞
図３４は、同期検出部３１の中で、ロックレベル変更部６０を除いた装置部分の動作の流れを示すフローチャートである。ステップＳ６２の直前にステップＳ１５０が介挿されている点が、図２０の動作の流れとは特徴的に異なっている。ステップＳ１５０の処理は、ロックレベル生成部４２によって遂行される。
【０１３８】
図３５は、ステップＳ１５０の内部フローを示すフローチャートである。ステップＳ１５０の処理が開始されると、まずステップＳ１５１において、ロックレベルＬＬが”０”であるか否かが判定される。ロックレベルＬＬが”０”でなければ、ステップＳ１５０の処理を終了し、処理はステップＳ６２へと移行する。逆に、ロックレベルＬＬが”０”に一致しておれば、ステップＳ１５２において、ロックレベル変更部６０からのロックレベルＬＬを変更すべき旨の指示があるか否かが判定される。
【０１３９】
変更の指示がなければ、ステップＳ１５０の処理は終了する。逆に、変更の指示があれば、ステップＳ１５３において、ロックレベルＬＬが”１”だけインクリメントされる。すなわち、ステップＳ１３５（図３３）によって実行される変更の指示は、ロックレベルＬＬを”１”だけ上昇させる旨の指示を意味する。ステップＳ１５３が終了すると、ステップＳ１５０全体が終了する。
【０１４０】
図３６は、同期検出部３１の動作例を示す動作説明図である。この図は、抽出信号Ｄｏｕｔとして、図２１および図２２と同じデータが同じタイミングで入力されたときの、時点（Ａ）以降の動作を示している。したがって、抽出信号Ｄｏｕｔおよび処理番号Ｐｄは、図２２と同一のタイミングで同一に変化している。
【０１４１】
ロックレベルＬＬの値が”０”であって、しかも、同期コードＣｄが現れない期間が、時点（Ａ）においてすでに、１個のパケットＰｋｔに相当する期間よりも長く続いている。このため、時点（Ａ）では、タグメモリ６２に記憶されるタグは存在しない。すなわち、タグメモリ６２は初期状態となっている。
【０１４２】
この状態で、最初に同期コードＣｄが現れると、ステップＳ１２６，Ｓ１２７，Ｓ１３７を経ることによって、処理番号Ｎｐ（＝”０”）に一致するタグがタグメモリ６２へ記憶される。タグが記憶されるということは、そのタグに対応する処理番号Ｎｐにおいて出現した同期コードＣｄが、パケットＰｋｔの先頭語である可能性があると判断され、先頭語の候補の位置が記憶されることに相当する。すなわち、タグとは、先頭語の候補の位置、言い換えると、パケットＰｋｔの区切りの候補を、処理番号Ｐｄで表現したものといえる。図３６において、符号”Ｔｇ”は、タグメモリ６２の記憶データを表現している。
【０１４３】
つぎのクロックサイクルでは、ステップＳ１２６，Ｓ１２８，Ｓ１２９を経ることによって、処理番号Ｐｄが”１”へとインクリメントされる。さらに、Ｓ１３１，Ｓ１３８，Ｓ１４０を経るので、タグメモリ６２の記憶データには変更はない。以下同様に、つぎの同期コードＣｄが現れるまで、クロックサイクルごとに、処理番号Ｐｄは順次上昇をつづけるが、タグメモリ６２の記憶データは変更されない。この動作は、この期間において、パケットＰｋｔの区切りの候補が出現していないことを反映している。
【０１４４】
つぎの同期コードＣｄが現れると、ステップＳ１２６，Ｓ１２８，Ｓ１２９を経ることによって、処理番号Ｎｐはそのまま上昇を継続して、値”ｔ１”となる。そして、Ｓ１３１，Ｓ１３８，Ｓ１３９を経ることによって、値”ｔ１”のタグがタグメモリ６２へと記憶される。すなわち、この時点で、タグメモリ６２に記憶されるタグは、”０”と”ｔ１”の２個となる。このことは、パケットＰｋｔの区切りの候補が新たに出現したことに相応して、新たな候補が追加的に記憶されたことを意味する。同様に、つぎの同期コードＣｄが現れると、処理番号Ｎｐの値”ｔ２”がタグメモリ６２に追加される。
【０１４５】
処理番号Ｎｐが”２０３”となったクロックサイクルのつぎのクロックサイクルでは、ステップＳ１２８，Ｓ１３０によって、処理番号Ｎｐは”０”に戻される。このとき、最初に同期コードＣｄが出現してから、２０４クロックサイクルが経過している。このため、処理番号Ｎｐ（＝”０”）に一致するタグ（＝”０”）がタグメモリ６２に存在している。このため、ステップＳ１３１の判定の後に、ステップＳ１３２が実行される。
【０１４６】
このクロックサイクルにおいて、同期コードＣｄは出現していない。したがって、ステップＳ１３３が実行されることにより、値”０”のタグが消去される。タグが消去されたということは、そのタグに対応する処理番号Ｐｄが、パケットＰｋｔの区切りである可能性が消失したこと、すなわち、区切りの候補としての資格を失ったことを反映している。図３６において、タグメモリ６２の記憶データＴｇの中に描かれる矢印は、タグが存続している期間を表現し、符号”Ｘ”はタグが消去されたことを表現している。
【０１４７】
その後、新たに同期コードＣｄが現れると、処理番号Ｎｐの値”ｔ３”がタグメモリ６２へ記憶される。すなわち、この時点で、タグメモリ６２に記憶されるタグ、すなわち区切りの候補は、”ｔ１”、”ｔ２”、”ｔ３”の３個となる。
【０１４８】
処理番号Ｎｐが”ｔ１”となるクロックサイクルでは、処理番号Ｎｐが、タグメモリ６２に記憶されるタグの中の一つの値”ｔ１”に一致する。このため、ステップＳ１３１の判定の後に、ステップＳ１３２が実行される。このクロックサイクルにおいても、同期コードＣｄは出現していない。したがって、ステップＳ１３３が実行されることにより、タグ”ｔ１”もタグメモリ６２から消去される。
【０１４９】
処理番号Ｎｐが”ｔ２”となるクロックサイクル（処理番号Ｎｐ＝”ｔ２−１”のつぎのサイクル）では、処理番号Ｎｐが、タグメモリ６２に記憶されるタグの中の一つの値”ｔ２”に一致する。このため、ステップＳ１３１の判定の後に、ステップＳ１３２が実行される。このクロックサイクルでは、同期コードＣｄが出現している。したがって、ステップＳ１３４が実行されることにより、まず、すべてのタグがタグメモリ６２から消去される。そうして、ステップＳ１３５において、ロックレベルＬＬの変更が指示される。
【０１５０】
さらに、ステップＳ１３６において、処理番号Ｎｐが”ｔ２”から初期値”０”へと変更される。このことは、タグの基準が変更されたことに相当する。そうして、ステップＳ１３７において、新たに設定された処理番号Ｎｐの値”０”がタグとしてタグメモリ６２に記憶される。すなわち、この時点において、タグメモリ６２に記憶されるタグの値は、”０”のみとなる。
【０１５１】
ロックレベルＬＬを変更すべき旨の指示が行われるので、ステップＳ１５０（図３５）によって、ロックレベルＬＬの値が”０”から”１”へとインクリメントされる。したがって、その後は、装置１０１は同期状態と同様に動作する。すなわち、このクロックサイクルにおいて、タグメモリ６２に記憶される複数の候補の中から、タグ”ｔ２”に対応する候補が、パケットＰｋｔの区切りとして確定的に取り扱われることとなる。候補から確定へと昇格したタグ以外のタグはタグメモリ６２から消去される。
【０１５２】
このように、候補としてのタグの正当性が、タグ発生から１パケットＰｋｔを経過した時点で試され、正当性が裏付けられなければ、タグは直ちに消去される。逆に、正当性が裏付けられたときには、裏付けられたタグのみが残り、しかも、タグの基準が変更される。このとき以外には、処理番号Ｐｄは、つねに、”０”〜”２０３”の範囲での循環的なインクリメントを継続する。
【０１５３】
ロックレベル変更部６０は、ロックレベルＬＬが”１”以上の値となっても無関係に同様の動作を継続する。例えば、処理番号Ｐｄが”２０３”を経て、再び”０”となったときに、図３６に例示するように、期待通りに同期コードＣｄが出現すると、ステップＳ１２６，Ｓ１３１，Ｓ１３２，Ｓ１３４〜Ｓ１３７によって、仮に他のタグが存在していたとしても、値”０”のタグのみがタグメモリ６２保持される。
【０１５４】
このとき、ステップＳ１３５によって、ロックレベルＬＬの変更の指示が行われるが、ステップＳ１５０（図３５）では、ロックレベルＬＬが”０”ではないために、ロックレベルＬＬのインクリメントは実行されない。すなわち、変更の指示は無視される。このクロックサイクルでロックレベルＬＬが”１”から”２”へとインクリメントされるのは、ステップＳ５４（図３４）によるものであり、ステップＳ１５０に由来するものではない。
【０１５５】
また、図３６に示すように、ロックレベルＬＬが”２”である期間の中で、処理番号Ｐｄが値”ｔ４”であるときに、新たに同期コードＣｄが現れると、タグ”ｔ４”がタグメモリ６２へ記憶される。このように、ロックレベル変更部６０自体の動作は、ロックレベルＬＬが”０”であっても、”１”以上であっても変わりはない。
【０１５６】
以上のように、実施の形態２の同期化装置では、処理番号Ｐｄが”２０３”に達する前に同期コードＣｄが出現すると、出現した同期コードＣｄの位置を、パケットＰｋｔの区切りの候補として取り上げ、１個のパケットＰｋｔに相当する期間が経過した時にその正当性が試される。そして、正当性が高いと判断されると、候補としての区切りを確定させて、動作状態が非同期状態から同期状態へと移行する。このため、図２２と図３３を比較すると明らかなように、非同期状態から同期状態への移行の時期が、不必要に遅延しないという利点が得られる。
【０１５７】
実施の形態２の同期化装置では、タグメモリ６２を必要とするが、例えば図３２の例では、８×２０４ビットを要するＦＩＦＯ１５３よりは、はるかに少ない２０４ビットの記憶容量で足りる。また、図３１の例においても、例えば、Ｎを１０に設定すれば、８×１０＝８０ビットで足りる。このように、実施の形態１の同期化装置と同様に、従来装置に比べて、はるかに小型で低廉な装置が実現できる。
【０１５８】
＜４．実施の形態３＞
図３７は、実施の形態３の同期化装置の同期制御部２の構成を示すブロック図である。この実施の形態では、データ出力部３５が同期コードＣｄ、ロックレベルＬＬ、および、同期信号Ｓｙｎｃを参照して動作する点において、実施の形態１の同期制御部２とは特徴的に異なっている。
【０１５９】
図３８は、図３７のデータ出力部３５の動作の流れを示すフローチャートである。この動作の流れは、ステップＳ１０４で待ち状態表示信号Ｗｔが”０”であると判定されたときに、ステップＳ１６１〜Ｓ１６４の処理が実行される点において、図２６の動作の流れとは特徴的に異なっている。
【０１６０】
ステップＳ１０４の判断において、現在のクロックサイクルが「待ち状態」でない（すなわち、Ｗｔ＝０）ときには、同期信号Ｓｙｎｃが”１”に一致しない、すなわち、現在のクロックサイクルがパケットＰｋｔの区切りに相当しないか、または、ロックレベルＬＬが値”０”であるとき、すなわち、装置の動作状態が非同期状態であるときには、ステップＳ１０５（図２６）と同様に、出力データ信号Ｄａｔａ＿Ｏｕｔとして抽出信号Ｄｏｕｔが出力される。
【０１６１】
しかしながら、それとは逆に、同期信号Ｓｙｎｃが”１”に一致する、すなわち、現在のクロックサイクルがパケットＰｋｔの区切りに相当し、しかも、ロックレベルＬＬが値”０”でないとき、すなわち、装置の動作状態が同期状態であるときには、ステップＳ１０５（図２６）とは異なり、出力データ信号Ｄａｔａ＿Ｏｕｔとして、本来期待されている値である同期コードＣｄが出力される。
【０１６２】
図３９は、同期制御部２の動作例を示す動作説明図である。この図は、抽出信号Ｄｏｕｔとして、図２１と同じデータが同じタイミングで入力されたときの動作を示している。したがって、抽出信号Ｄｏｕｔ、処理番号Ｐｄ、および、ロックレベルＬＬは、図２１と同一のタイミングで同一に変化している。しかしながら、出力データ信号Ｄａｔａ＿Ｏｕｔは、ロックレベルＬＬが”１”以上であるときには、必ずしも抽出信号Ｄｏｕｔとは一致していない。すなわち、パケットＰｋｔの区切りの直後に位置する先頭語には、抽出信号Ｄｏｕｔの値が同期コードＣｄに一致するか否かに関わりなく、つねに、同期コードＣｄが出現する。
【０１６３】
パケットＰｋｔの区切りが正当であれば、先頭語には同期コードＣｄが出現しなければならない。同期状態においては、パケットＰｋｔの区切りは、一定度以上の信頼性を有するものとして確定されている。したがって、同期状態において、先頭語に同期コードＣｄが出現しないときには、何らかの原因によってデータ信号に誤りが発生している可能性が高い。
【０１６４】
この実施の形態のデータ出力部３５では、先頭語に相当する抽出信号Ｄｏｕｔの値が、どのような値であっても、パケットＰｋｔの区切りが確定しておれば、先頭語に相当する出力データ信号Ｄａｔａ＿Ｏｕｔには、同期コードＣｄが付与される。このため、誤りが修正されて、出力データ信号Ｄａｔａ＿Ｏｕｔとして、正しい値が得られるという利点がある。
【０１６５】
＜５．変形例＞
（１）すでに述べたように、一般に、ｍ（≧１）ビット長の単位データの列で構成される入力データ信号Ｄａｔａ＿Ｉｎに割り付けられたＬ（＞ｍ）ビット長の単位データを抽出し、パケットＰｋｔ形式のデータ信号を、出力データ信号Ｄａｔａ＿Ｏｕｔとして出力する装置を、同様に構成することが可能である。このとき、シフトレジスタ１１は、ｍビットを記憶可能なバッファを備えており、その個数は、ｍ、および、Ｋの値の組み合わせで一意に決まる。
【０１６６】
Ｌビット長の単位信号が複数のｍビット長の単位データに割り付けられるパターンの個数Ｋも、ｍ，Ｌの組み合わせによって定まる。パターンデータ抽出部１２には、一般に、第１〜第Ｋパターンデータ抽出部が備わる。Ｋ通りのパターンの中から一つずつを、クロック信号Ｃｌｋに同期して順次抽出し、抽出信号Ｄｏｕｔとして出力する際に、挿入されるべき「待ち状態」の個数も、ｍ，Ｌの組み合わせによって定まる。
【０１６７】
（２）特に、図４０に例示した従来装置１５０と同様に、ｍ＝１であるときには、シフトレジスタ１１は、１ビットのデータを記憶可能なバッファを８個備えるだけでよい。すなわち、シフトレジスタ１１は、従来装置１５０に備わるＬビットシフトレジスタ１５２と同一の構造で足りる。割付けのパターンは１種類であるので、パターンデータ抽出部の個数Ｋは”１”で足りる。
【０１６８】
クロックサイクルごとにパターンデータ抽出部１２で抽出される８ビットの単位データは、８クロックサイクルの中で１クロックサイクルにおいてのみ、抽出信号Ｄｏｕｔとして選択され、残りの７周期の期間は、「待ち状態」となる。言い換えると、８通りのモードが定義され、その中の一つのみがパターンデータ抽出部１２で抽出されたデータを抽出信号Ｄｏｕｔとして選択するモードであり、他の７モードは「待ち状態」に対応する。
【０１６９】
（３）さらに、単位データの個数ｍ，Ｌの関係が、ｍ≧Ｌである装置を構成することも、同様に可能である。このとき、シフトレジスタ１１が備えるｍビットを記憶可能なバッファの個数は、２個で足りる。また、「待ち状態」は必要でなく、出力データ信号Ｄａｔａ＿ＯｕｔとしてＬビット長の単位データを出力する周期は、入力データ信号Ｄａｔａ＿Ｉｎとしてｍビット長の単位データを入力する周期以下の長さに設定される。
【０１７０】
【発明の効果】
第１の発明の装置では、同期コードにもとづいて先頭語の位置、すなわちパケットの区切りの位置が判定され、先頭語に同期コードが反復して現れるか否か、それぞれの頻度に応じて、区切りの位置の正当性が検証される。非同期状態では、つねに新たな区切りの位置が探索され、同期状態では区切りの位置は確定し、変更されない。抽出信号が先頭語に相当するか否かが、処理番号生成部が生成する処理番号にもとづいて判断されるので、従来装置で必要とされた１パケット分のデータを記憶するＦＩＦＯを必要としない。このため、装置を構成する素子の個数が節減され、装置の小型化および製造コストの節減が実現する。
【０１７１】
第２の発明の装置では、非同期状態において、抽出信号と同期コードとが一致するごとに、処理番号は所定値へと復帰する。そして、処理番号が所定値の一つ前の値を経て所定値へと戻ったときに、抽出信号が先頭語の候補または確定先頭語に相当すると判断される。このため、先頭語の候補または確定先頭語の位置を記憶させるためのメモリを必要としない。すなわち、装置が最も簡素に構成されるという効果が得られる。
【０１７２】
第３の発明の装置では、非同期状態において、先頭語の候補が設定された抽出信号に付随する処理番号がタグとして記憶され、その後、記憶されるタグと処理番号とが比較されることによって、抽出信号が先頭語の候補に相当するか否かが判断される。このため、１パケット長の間に複数個の同期コードが出現するときでも、正当な候補を見出して同期状態へと移行することができる。
【０１７３】
第４の発明の装置では、タグを記憶するための記憶空間が必要とする記憶容量は、Ｐの値を表現可能なビット長のＡ倍となる。すなわち、従来装置で必要とされたＦＩＦＯにおけるＰ×Ｌビットに比べると遙かに小さい記憶容量で足りる。特に、ＭＰＥＧ規格のパケットを対象とするときには、実用上、個数Ａは個数Ｐ（＝２０４）に比べて遙かに小さい数（＝数個）で足りるので、従来装置のＦＩＦＯに比べると、必要な記憶容量はほとんど無視し得る大きさとなる。
【０１７４】
第５の発明の装置では、タグを記憶するための記憶空間が必要とする記憶容量は、Ｐビットとなる。すなわち、従来装置で必要とされたＦＩＦＯにおけるＰ×Ｌビットに比べると遙かに小さい記憶容量で足りる。特に、個数Ｐが小さいときには、第４の発明よりも有利である。
【０１７５】
第６の発明の装置では、パケットの区切りの正当性の検証の結果に応じて上昇および下降するロックレベル、すなわち、パケットの区切りの正当性の確度を数量で表現する変数にもとづいて、非同期状態および同期状態の決定が行われる。このため、誤りの少ない同期化が、無駄時間を少なくして能率よく行われる。
【０１７６】
第７の発明の装置では、休止時期には、直前の抽出信号がそのまま出力されるので、同期化装置の後方に接続される復号器などの装置へ、不必要なデータが入力されることによる誤動作を回避することができる。
【０１７７】
第８の発明の装置では、休止時期では休止し、その他の時期には、抽出信号が出力されるのに同期したパルスが、クロック信号として出力される。このため、同期化装置の後方に接続される復号器などの装置は、このクロック信号に同期して動作するように構成されることによって、誤動作のない正常な復号等の処理を遂行することが可能となる。
【０１７８】
第９の発明の装置では、休止時期を報知する信号が出力されるので、同期化装置の後方に接続される復号器などの装置は、この信号にもとづいて、休止時期とそうでない時期とを区別して、動作することが可能となる。
【０１７９】
第１０の発明の装置では、同期状態においては、抽出信号の値に関わりなく、確定先頭語として常に同期コードが出力される。同期状態において、先頭語に同期コードが出現しないときには、何らかの原因によって入力データ信号に誤りが発生している可能性が高い。この装置では、その誤りが修正された正しい値を得ることができる。
【０１８０】
第１１の発明の装置では、パケットの先頭語が出力されることを報知する先頭信号が出力されるので、同期化装置の後方に接続される復号器などの装置は、この信号にもとづいて、先頭語が入力されている時期とそうでない時期とを区別して、動作することが可能となる。
【０１８１】
第１２の発明の装置では、パケットの最終語が出力されることを報知する最終信号が出力されるので、同期化装置の後方に接続される復号器などの装置は、この信号にもとづいて、パケットの区切りの出現を直前に認識し、区切りの出現に対応した特定の動作を行うことが可能となる。
【図面の簡単な説明】
【図１】各実施の形態の装置の使用形態の例を示すブロック図である。
【図２】各実施の形態の装置の概略動作を示す説明図である。
【図３】実施の形態１の装置の全体ブロック図である。
【図４】図３のデータ抽出部のブロック図である。
【図５】図４のシフトレジスタの動作の流れ図である。
【図６】単位データの割付けのパターンを示す模式図である。
【図７】図４のパターンデータ抽出部の動作説明図である。
【図８】図４のパターンデータ抽出部の動作説明図である。
【図９】図４のパターンデータ抽出部の動作説明図である。
【図１０】図４の状態遷移制御部その他の動作の流れ図である。
【図１１】図４の比較部の動作説明図である。
【図１２】図４の比較部の動作説明図である。
【図１３】図４の比較部の動作説明図である。
【図１４】図４の状態遷移制御部の動作説明図である。
【図１５】図４の状態遷移制御部の動作説明図である。
【図１６】図４の状態遷移制御部の動作説明図である。
【図１７】図４の状態遷移制御部の動作説明図である。
【図１８】図３の同期制御部のブロック図である。
【図１９】図１８の同期検出部のブロック図である。
【図２０】図１９の同期検出部の動作の流れ図である。
【図２１】図１９の同期検出部の動作説明図である。
【図２２】図１９の同期検出部の動作説明図である。
【図２３】図１８の先頭信号生成部の動作の流れ図である。
【図２４】図１８の最終信号生成部の動作の流れ図である。
【図２５】図１８の同期信号生成部の動作の流れ図である。
【図２６】図１８のデータ出力部の動作の流れ図である。
【図２７】図４のクロック変成部のブロック図である。
【図２８】図２７のクロック変成部その他の動作説明図である。
【図２９】実施の形態２の同期検出部のブロック図である。
【図３０】図２９のロックレベル変更部のブロック図である。
【図３１】図３０のタグメモリの記憶空間を示す模式図である。
【図３２】図３０のタグメモリの記憶空間を示す模式図である。
【図３３】図３０のロックレベル変更部の動作の流れ図である。
【図３４】図２９の同期検出部の動作の流れ図である。
【図３５】図３４のステップＳ１５０の流れ図である。
【図３６】図２９の同期検出部の動作説明図である。
【図３７】実施の形態３の同期制御部のブロック図である。
【図３８】図３７のデータ出力部の動作の流れ図である。
【図３９】図３７の同期検出部の動作説明図である。
【図４０】従来の同期化装置のブロック図である。
【符号の説明】
３ クロック変成部、１１ シフトレジスタ、１２ パターンデータ抽出部、１６ 比較部（第１比較部）、１８ 状態遷移制御部、１９ モード変更部、２２ モードシフト部、２３ パターン選択部、３２ 先頭信号生成部、３３ 最終信号生成部、３５ データ出力部、４１ 比較部、４２ ロックレベル生成部、４３ 処理番号生成部、６２ タグメモリ（タグ記憶部）、６３ Ｎｐカウンタ（処理番号生成部）、ＢＳ１，ＢＳ２ バッファ、Ｄａｔａ＿Ｉｎ 入力データ信号、Ｄｏｕｔ 抽出信号、Ｈ 先頭語、ＬＬ ロックレベル、ＭＣｌｋ 変成クロック信号（クロック信号）、Ｎｐ，Ｐｄ 処理番号。

Claims (12)

1. Ｐ（≧２）個のＬ（≧１）ビット長の第１単位データの列を有するパケットを単位として構成される第１データ信号が、ｍ（≧１）ビット長の第２単位データの列に割り付けられて成る第２データ信号を、入力データ信号として入力し、当該入力データ信号から前記第１データ信号を再構成して出力する同期化装置において、
   各々がｍビットの記憶容量を有し、前記入力データ信号を構成する前記第２単位データを順送りに保持する複数個のバッファを備えるシフトレジスタと、
   前記第１単位データが前記第２データ信号に順次割り付けられる第１ないし第Ｋ（≧１）パターンに相応して、前記シフトレジスタに保持されるデータの中から、それぞれＬビット長のデータを抽出することにより、第１ないし第Ｋ抽出データを得るパターンデータ抽出部と、
   前記第１ないし第Ｋ抽出データの各々を、前記パケットの先頭語の標識としての同期コードと比較する第１比較部と、
   前記第１ないし第Ｋ抽出データの中から、一つを抽出信号として選択して出力するパターン選択部と、
   同期状態および非同期状態に応じて、前記パターン選択部の選択動作を制御する状態遷移制御部と、
   前記同期状態および前記非同期状態のいずれかであるか決定する同期判定部と、を備え、
   前記状態遷移制御部は、
   前記入力データ信号から連続したＬビット単位のデータを順次抽出するように、前記パターン選択部に、前記第１ないし第Ｋ抽出データを循環的に順次選択させるモードシフト部と、
   非同期状態に限っては、前記第１比較部による比較において、第ｋ（１≦ｋ≦Ｋ）抽出データのみが前記同期コードに一致するごとに、前記モードシフト部が前記パターン選択部へ指示する抽出データの順次選択を、当該第ｋパターンに対応する第ｋ抽出信号を前記先頭語の候補に設定し、これを起点とした順次選択へと変更させるモード変更部と、を備え、
   前記同期判定部は、
   前記抽出信号が出力されるのに同期して、Ｐ個の整数を処理番号として、循環的に計数可能な処理番号生成部と、
   前記抽出信号を前記同期コードと比較する第２比較部と、
   前記処理番号および前記第２比較部での比較の結果にもとづいて、前記同期状態および前記非同期状態の間の遷移を決定する状態判定部と、を備え、
   当該状態判定部は、前記非同期状態では、前記第２比較部での比較において、前記候補に相当する前記抽出信号と前記同期コードとの一致が、第１の所定の頻度以上に反復して得られると、前記同期状態への移行を決定するとともに一致が得られた当該候補を確定先頭語とし、前記同期状態では、前記第２比較部での比較において、前記確定先頭語に相当する前記抽出信号と前記同期コードとの不一致が、第２の所定の頻度以上に反復して得られると、前記非同期状態への移行を決定し、しかも、前記抽出信号が前記候補または前記確定先頭語に相当するか否かの判断を、前記処理番号にもとづいて行う同期化装置。
2. 請求項１に記載の同期化装置において、
   前記処理番号生成部は、前記非同期状態では、前記第２比較部での比較において、前記抽出信号と前記同期コードとの一致が得られるごとに、前記処理番号を所定値へと復帰させ、
   前記状態判定部は、前記処理番号が前記所定値の一つ前の値を経た後に前記所定値へと戻ったときに、前記抽出信号が前記候補または前記確定先頭語に相当すると判断する同期化装置。
3. 請求項１に記載の同期化装置において、
   前記状態判定部は、タグ記憶部を、さらに備え、
   前記状態判定部は、非同期状態において、前記候補が設定された前記抽出信号が出力されたときの前記処理番号を、タグとして前記タグ記憶部へ記憶させ、その後、前記処理番号を前記タグ記憶部に記憶される前記タグと比較することによって、前記抽出信号が前記候補に相当するか否かを判断する同期化装置。
4. 請求項３に記載の同期化装置において、
   前記タグ記憶部は、Ａ（１≦Ａ≦Ｐ）個の前記処理番号の値を格納可能な記憶空間を有し、当該記憶空間に前記処理番号の値を格納することによって、前記タグを記憶する同期化装置。
5. 請求項３に記載の同期化装置において、
   前記タグ記憶部は、Ｐ個のアドレスに１ビットずつを記憶可能な記憶空間を有し、前記処理番号に対応するアドレスに、１ビットの信号を格納することによって、前記タグの記憶を行う同期化装置。
6. 請求項１ないし請求項５のいずれかに記載の同期化装置において、
   前記状態判定部は、下限から上限にわたる複数段階の値を有するロックレベルを算出するロックレベル生成部を、さらに備え、
   当該ロックレベル生成部は、前記第２比較部での比較において、前記候補または前記確定先頭語に相当する前記抽出信号と前記同期コードとの一致が反復して得られるごとに、前記上限を超えない範囲で前記ロックレベルを１段階ずつ上昇させ、不一致が反復して得られるごとに、前記下限を超えない範囲で前記ロックレベルを１段階ずつ下降させ、
   前記状態判定部は、前記ロックレベルが所定の段階未満であるか以上であるかに応じて、それぞれ、前記非同期状態または前記同期状態であるとの決定を行う同期化装置。
7. 請求項１ないし請求項６のいずれかに記載の同期化装置において、
   前記モードシフト部は、前記パターンデータ抽出部が、前記シフトレジスタに保持される前記データから第１ないし第Ｋ抽出データのいずれをも抽出できない時期である休止時期には、前記パターン制御部が直前の抽出信号をそのまま保持して出力し、その他の時期には、前記第２単位データが前記シフトレジスタに入力されるのに同期して、前記パターン制御部が前記選択動作を行い前記抽出信号を出力するよう制御する同期化装置。
8. 請求項１ないし請求項７のいずれかに記載の同期化装置において、
   クロック信号として、パルスを生成して出力するクロック生成部を、さらに備え、
   当該クロック生成部は、前記パターンデータ抽出部が、前記シフトレジスタに保持される前記データから第１ないし第Ｋ抽出データのいずれをも抽出できない時期である休止時期には、前記パルスの出力を休止し、その他の時期には、前記抽出信号が出力されるのに同期して、前記パルスを出力する同期化装置。
9. 請求項１ないし請求項８のいずれかに記載の同期化装置において、
   前記状態遷移制御部は、前記パターンデータ抽出部が、前記シフトレジスタに保持される前記データから第１ないし第Ｋ抽出データのいずれをも抽出できない時期である休止時期に、所定の信号を出力する同期化装置。
10. 請求項１ないし請求項９のいずれかに記載の同期化装置において、
    前記同期状態において、前記抽出信号が前記確定先頭語に相当するときには、前記抽出信号の値にかかわらず前記同期コードを出力し、前記抽出信号が前記確定先頭語に相当しないときには、前記抽出信号をそのまま出力するデータ出力部を、さらに備える同期化装置。
11. 請求項１ないし請求項１０のいずれかに記載の同期化装置において、
    前記パターン選択部が出力する前記抽出信号が、前記候補または前記確定先頭語に相当するときに、所定の信号を出力する先頭信号生成部を、さらに備える同期化装置。
12. 請求項１ないし請求項１１のいずれかに記載の同期化装置において、
    前記パターン選択部が出力する前記抽出信号が、前記候補または前記確定先頭語の直前の抽出信号に相当するときに、所定の信号を出力する最終信号生成部を、さらに備える同期化装置。

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