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JP3612226B2 - Semiconductor device and semiconductor module - Google Patents

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JP3612226B2
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Abstract

PROBLEM TO BE SOLVED: To aim at improvement in the reliability of a semiconductor device and a reduction in the impedance between chips in the device by a method, wherein the device is provided with a high breakdown voltage semiconductor element provided on a semiconductor substrate, the bonded terminal region of the semiconductor chip and an insulative frame provided on the outer periphery part of the substrate in such a way as to cover the bonded terminal region. SOLUTION: An insulative adhesion layer 32, such as a silicon layer, is formed in such a way as to cover a passivation film 9b', one end of an emitter electrode 7 and an electrode 10 and an insulative chip plate 31 is mounted on the outer periphery of a semiconductor chip 30 via the layer 32. As a result, the frame 31 covers the bonded terminal part of the chip 30. The frame 31 is further extended until the side surface part of the chip 30, in such a way as to cover the layer 32 and completely covers the bonded terminal part of the chip 30. Accordingly, the chip 30 is protected from creeping discharge in the bonded terminal part by the frame 31 consisting of an insulative resin, and a defective chip is extracted and be excepted in advance by a test of a high-voltage application.

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及び半導体モジュールに係わり、特に高耐圧の半導体装置及びこれを１又は複数個含む半導体モジュールに関する。
【０００２】
【従来の技術】
従来、絶縁ゲート型トランジスタ（ＩＧＢＴ）、注入促進型ゲートトランジスタ（ＩＥＧＴ）などの定格電圧が大きい高耐圧半導体素子においては、一般に定格電流も大きく、複数個の高耐圧半導体チップを並列に搭載した半導体モジュールが使用されている。
【０００３】
図２６は、高耐圧半導体素子（ＩＧＢＴ）を備えた従来の半導体チップの終端部構造を示す断面図である。この図２６に示すように、ｎ− 型基板からなるｎ− 型ベース層３０１の一方の面にはｎ型バッファ層３０２、及びｐ＋ 型コレクタ層３０３が順次形成され、ｎ− 型ベース層３０１の他方の面にはｐ型ベース層３０４が選択的に形成され、ｐ型ベース層３０４中にはｎ＋ 型ソース層３０５が選択的に形成されている。
【０００４】
また、ｐ＋ 型コレクタ層３０３の表面にはコレクタ電極３０６が形成され、ｐ型ベース層３０４とｎ＋ 型ソース層３０５に跨ってエミッタ電極３０７が形成されている。さらに、ｎ＋ 型ソース層３０５とｎ− 型ベース層３０１との間のｐ型ベース層３０４の表面にはゲート絶縁膜３０９ａを介してゲート電極３０８が形成されている。このゲート電極３０８上には絶縁膜３０９ｂが形成され、さらにこの絶縁膜３０９ｂ上に前述したエミッタ電極３０７が形成された構造となっている。以上のように、高耐圧半導体素子としてＩＧＢＴが半導体基板（チップ）上に設けられている。
【０００５】
かかるＩＧＢＴが設けられた半導体チップの終端部表面には、絶縁膜（シリコン酸化膜等）あるいは高抵抗膜（半絶縁性多結晶シリコン膜等）からなるパッシベーション膜３０９ｂ´が形成されている。パッシベーション膜３０９ｂ´の一方の端はｐ型ベース層３０４の終端部に接続され、他端は電極３１０を介してｎ＋ 型ストッパ層３１１に接続されて基板電位に保持される。電極３１０及びｎ＋ 型ストッパ層３１１は終端部における空乏層がチップ端まで延びることを防止する役割を果たす。さらにまた、高耐圧構造を強化するため、パッシベーション膜３０９ｂ´が形成された半導体基板表面に、リサーフ層やガードリング層など、電界緩和構造が追加されることも多い。
【０００６】
次に、かかるＩＧＢＴ等の高耐圧半導体素子が設けられた半導体チップを搭載した半導体モジュールについて説明する。図２７は、従来の半導体モジュールの構造を示す概略図である。図２７（ａ）は半導体モジュールの平面図、図２７（ｂ）は図２７（ａ）の線分Ａ−Ａ´における断面図である。
【０００７】
図２７に示すように、図２６で述べたＩＧＢＴ等の高耐圧半導体素子が設けられた半導体チップ３３０は複数個モジュール基板３２０上に並列接続して搭載されている。この半導体チップ３３０の第１の主面上に形成された第１の主電極（コレクタ電極。図２６の３０６に相当。）は、モジュール基板３２０上の第１の配線パターン３２１に半田付けされ、第２の主面上の第２の主電極（エミッタ電極。図２６の３０７に相当。）、及び制御電極（ゲート電極。図２６の３０８に相当。）は、モジュール基板３２０上の第２及び第３の配線パターン３２２、３２３にそれぞれボンディングワイヤー３２４、３２５により接続される。第１、第２、及び第３の配線パターン３２１、３２２、３２３には、それぞれコレクタ電極引き出し部３２６、エミッタ電極引き出し部３２７、ゲート電極引き出し部３２８が設けられ、これらの引き出し部により外部機器に対する電気的な接続が行われる。
【０００８】
このような従来の半導体モジュールにおいては、複数個の半導体チップ３３０をモジュール基板３２０にマウント、ボンディングした後に、図示しないゲル状のパッシベーション剤で全体を封印することにより、エミッタ電極３０７と電極３１０間、及び近接する配線パターンやボンディングワイヤーとの間の沿面放電に対する防止処置が施されてきた。
【０００９】
しかしながら、この方法では、並列接続された複数個の半導体チップ３３０の中に耐圧、最大遮断電流などの点で１つでも不良チップがあると、モジュール全体が不良モジュールとなってしまう。この段階では、不良チップの選別、リペアは極めて困難である。特に、多数のチップを含む、定格電流の大きなモジュールほど、不良チップが混載される可能性が高くなってしまうという問題があった。
【００１０】
また、従来の半導体モジュールにおいては、コレクタ、エミッタ、ゲートの各配線パターン３２１、３２２、３２３が全てモジュール基板３２０に固定されており、各配線パターンの絶縁距離確保のためにモジュール基板３２０が大型化していた。このため、半導体チップ３３０と配線パターン３２２、３２３とを接続するボンディングワイヤー３２４、３２５の長さが長くなり、そのインダクタンス成分が大きくなってしまうという問題があった。
【００１１】
一方、半導体チップに設けられたＩＧＢＴ等の高耐圧半導体素子については、以下に述べるような問題があった。
即ち、従来のＩＧＢＴ等の高耐圧半導体素子においては、大電流を流すことにより素子の温度が上昇して例えば１５０℃といった高温に達した場合、この温度上昇により素子が破壊してしまって動作しなくなるという問題があった。
【００１２】
この問題を解決するため、従来、かかる温度上昇を検知し検知結果を素子にフィードバックする方法が知られていた。この方法によれば、素子温度が高温に達した場合に、温度上昇の検知結果を素子にフィードバックして素子のスイッチを制御することにより、高耐圧半導体素子の保護を行うことができる。
【００１３】
かかる従来の方法では、高耐圧半導体素子の外部に素子温度をモニターしてフィードバックを行う保護回路を別に設ける必要がある。この保護回路は、素子温度を測定するために常に電流を流し、この電流によって生ずる電圧値、即ち素子温度をモニターする温度検知回路と、素子温度が上昇した場合に素子のスイッチを制御して素子を保護すべく素子に対してフィードバック信号を送るフィードバック回路とからなる。
【００１４】
図２４は、かかる従来の保護回路中の温度検知回路において用いられる素子構造を示す断面図である。図２４に示すように、ＩＧＢＴ等の高耐圧半導体素子が形成されている半導体基板２４１上に絶縁膜２４２を介してポリシリコン等の堆積膜が形成されており、この堆積膜に複数のダイオードがお互いに直列に配置するように形成されている。２４３はｐ型のアノード領域、２４４はｎ型のカソード領域であり、これらの領域がお互いに交互に配列されている。さらに、ｐ型のアノード領域２４３上にはアノード電極２４５ａが形成されており、ｎ型のカソード領域とｐ型のアノード領域との間には、アノード電極２４５ａに近い側から順に接続電極２４５ｂ、２４５ｃ、２４５ｄが形成されており、ｎ型のカソード領域２４４上にはカソード電極２４５ｅが形成されている。アノード電極２４５ａとカソード電極２４５ｅとは定電流源（外部直流電源）２４６を介してお互いに電気的に接続されており、アノード電極２４５ａとカソード電極２４５ｅ間に常時一定の直流電流が流れている。アノード電極２４５ａとカソード電極２４５ｅ間の電圧値はモニターされ、その電圧値に応じて素子保護のためのフィードバックが行われるようになっている。
【００１５】
かかるダイオードを用いた高耐圧半導体素子へのフィードバックは次のようにして行われる。図２５はダイオードのオン電流−電圧特性を示す特性図であり、この図に示すようにダイオードの温度が上昇（例えば、２５℃から１２５℃へ上昇）すると、一定の電流がダイオードに流れている場合、ダイオードに現れる電圧値は減少するようになる。したがって、高耐圧半導体素子の素子温度が急上昇した場合、隣接して設けられているダイオードの素子温度も上昇し、ダイオードに現れる電圧値は減少する。この電圧値をモニターすることにより素子温度を検知し、その検知結果に応じて素子保護のためのフィードバックを行い素子のスイッチを制御することにより、高耐圧半導体素子の保護を行うことができる。
【００１６】
しかしながら、保護回路は高耐圧半導体素子の外部に設けられており、かかる外部回路からの制御を用いているために、素子の温度上昇に迅速かつ正確に対応することが難しくタイムラグが存在していた。したがって、素子温度の瞬間的な上昇等に対応することが不可能であり、素子の保護を十分に行うことができなかった。また、一定の電流が常時ダイオードに流れているために、消費電力が増加するという問題もあった。
【００１７】
【発明が解決しようとする課題】
以上のように、従来の高耐圧の半導体装置及び半導体モジュールでは、不良チップが混載される可能性があり、モジュールの製造歩留まり及び信頼性を低下させるという問題があった。さらに、モジュールの小型化及びチップ間配線の低インダクタンス化も困難であった。
【００１８】
また、従来の高耐圧の半導体装置においては、素子温度が高温に達した場合の素子破壊を防止するために、高耐圧半導体素子の外部に保護回路が設けられていたが、素子温度の急上昇に対応することは不可能であり、素子の保護を十分に行うことができなかった。
【００１９】
このように、従来の高耐圧の半導体装置及び半導体モジュールには、信頼性、性能等といった点において解決すべき問題があった。
本発明は、かかる実情に鑑みてなされたものであり、信頼性、性能等の点で優れた半導体装置及び半導体モジュールを提供することを目的とするものである。
【００２０】
【課題を解決するための手段】
前述した問題を解決するため、本発明の第１は、半導体基板と、該半導体基板に設けられた高耐圧半導体素子及び接合終端領域と、該接合終端領域を覆って前記半導体基板の外周部に設けられた絶縁性フレームと、前記絶縁性フレーム上に設けられた高耐圧半導体素子の電極と電気的に接続される配線パターンの導電膜とを備えたことを特徴とする半導体装置を提供する。
【００２１】
また、本発明の第２は、前記第１の発明において、前記導電膜が回路成分を有することを特徴とする半導体装置を提供する。
【００２６】
また、本発明の第３は、配線基板と、この配線基板上に設けられた半導体装置とを備え、該半導体装置は、半導体基板に設けられた高耐圧半導体素子及び接合終端領域と、該接合終端領域を覆って前記半導体基板の外周部に設けられた絶縁性フレームとを具備し、前記高耐圧半導体素子の電極と前記配線基板の電極とは前記絶縁性フレーム上を経て電気的に接続されていることを特徴とする半導体モジュールを提供する。
【００２７】
さらにまた、本発明の第４は、配線基板と、この配線基板上に配列して設けられた複数の半導体装置とを備え、該複数の半導体装置のそれぞれは、半導体基板に設けられた高耐圧半導体素子及び接合終端領域と、該接合終端領域を覆って前記半導体基板の外周部に設けられた絶縁性フレームとを具備し、前記高耐圧半導体素子の電極と前記配線基板の電極とは前記絶縁性フレーム上を経て電気的に接続されていることを特徴とする半導体モジュールを提供する。
【００２８】
かかる本発明の第３及び第４において、以下の構成を備えることが望ましい。（１）前記高耐圧半導体素子の電極と前記配線基板の電極とは、ボンディングワイヤーにより電気的に接続されていること。
【００２９】
（２）前記絶縁性フレーム上には導電膜が設けられ、該導電膜を介して前記高耐圧半導体素子の電極と前記配線基板の電極とは電気的に接続されていること。
（３）前記複数の半導体装置のうち隣接する半導体装置には、それぞれの絶縁性フレーム上に設けられた導電膜を電気的に接続する導電板が該導電膜に接して設けられていること。
【００３０】
（４）前記高耐圧半導体素子の電極と前記導電膜とは、ボンディングワイヤーにより電気的に接続されていること。
（５）前記高耐圧半導体素子の電極は、導電性のピン若しくはブロック部材により前記絶縁性フレーム上面の位置まで引き出され、前記複数の半導体装置のうち隣接する半導体装置の間で、前記絶縁性フレーム上に設けられた導電板を介してお互いに電気的に接続されること。
【００３１】
（６）前記半導体基板と前記絶縁性フレームとの間には前記半導体基板の表面を覆って絶縁性若しくは半絶縁性の第１の膜が形成されており、この第１の膜には開口部が設けられて、該開口部底部から前記第１の膜上にかけて前記高耐圧半導体素子の電極及び前記接合終端領域の電極が形成されていること。
【００３２】
（７）前記第１の膜と前記絶縁性フレームとの間には絶縁性の第２の膜が形成されていること。
（８）前記第２の膜は前記半導体基板の外周端部を覆って形成されていること。
【００３３】
（９）前記第２の膜は、前記第１の膜、前記高耐圧半導体素子の電極、及び前記接合終端領域の電極を覆って形成されており、その上面が平坦に形成されていること。
【００３４】
（１０）前記絶縁性フレームは樹脂からなること。
（１１）前記樹脂はシリコーン、ポリエーテルイミドから選ばれる樹脂であること。
【００３５】
上述した本発明の第１乃至第４によれば、半導体基板（半導体チップ）は絶縁性フレームにより接合終端部での沿面放電から保護されるため、配線基板（モジュール基板）へのマウントに先立って、半導体基板の耐圧試験、遮断試験（各半導体基板の最大定格電圧試験、高電圧印加時のスイッチング試験等）等の高電圧印加試験を実施することが可能であり、予め不良の半導体基板（耐圧不良、最大遮断電流不良等のもの）を予め抽出・除外することができる。
【００３６】
また、絶縁性フレームの使用により、配線基板へのマウント時に半導体基板の外周部に損傷を受けるのを防止することができる。さらに、ボンディングワイヤーが半導体基板の最外周の基板電位電極や基板上のコレクタ配線パターン等に近接、接触することによる絶縁耐圧の低下を防止することが可能である。さらにまた、絶縁性フレームは、複数個の半導体基板を配線基板上に配列する際の位置決めにも使用することが可能である。
【００３７】
また、絶縁性フレームにエミッタ配線パターンやゲート配線パターン等の導電膜を形成し、配線基板上に搭載するのに先立って、各半導体基板の電極（エミッタ電極、ゲート電極等）と上記導電膜との間をボンディングにより接続することにより、配線基板上でのボンディング作業を不要とすることが可能になる。かかるボンディング済みの各半導体基板に対して不良チップの抽出作業を行うことにより、ボンディング段階で素子が破壊することを防止することができ、モジュールの製造歩留りをさらに向上させることができる。
【００３８】
さらにまた、絶縁性フレーム上の複数の導電膜（エミッタ配線パターン、ゲート配線パターン等）同志を当該絶縁性フレーム上で接続することにより、モジュール基板上のエミッタ配線パターン、ゲート配線パターン等が不要となり、モジュールの小型化が可能となる。さらに、各半導体基板に対するボンディングワイヤー長を低減して低インダクタンス接続を行うことが可能となり、並列チップ間での均一動作を実現できる。
【００４７】
【発明の実施の形態】
以下、本発明の半導体装置及び半導体モジュールの実施形態を、図面及び参考例を参照しつつ詳細に説明する。
（参考例）図１は、この参考例における半導体装置の構造を示す断面図である。また、図２は図１の半導体装置を用いた半導体モジュールの構造を示す平面図、図３は図２に示す半導体モジュールの線分Ａ−Ａ´における断面を示す断面図である。
【００４８】
図１に示すように、ｎ− 型基板からなるｎ− 型ベース層１の一方の面にはｎ型バッファ層２、及びｐ＋ 型コレクタ層３が順次形成され、ｎ− 型ベース層１の他方の面にはｐ型ベース層４が選択的に形成され、ｐ型ベース層４中にはｎ＋ 型ソース層５が選択的に形成されている。
【００４９】
また、ｐ＋ 型コレクタ層３の表面にはコレクタ電極６が形成され、ｐ型ベース層４とｎ＋ 型ソース層５に跨ってエミッタ電極７が形成されている。さらに、ｎ＋ 型ソース層５とｎ− 型ベース層１との間のｐ型ベース層４の表面にはゲート絶縁膜９ａを介してゲート電極８が形成されている。このゲート電極８上には絶縁膜９ｂが形成され、さらにこの絶縁膜９ｂ上に前述したエミッタ電極７が形成された構造となっている。以上のように、高耐圧半導体素子としてＩＧＢＴが半導体基板（チップ）３０に設けられている。
【００５０】
かかるＩＧＢＴが設けられた半導体チップ３０の終端部表面には、絶縁膜（シリコン酸化膜等）あるいは高抵抗膜（半絶縁性多結晶シリコン膜等）からなるパッシベーション膜９ｂ´が形成されている。パッシベーション膜９ｂ´の一方の端はｐ型ベース層４の終端部に接続され、他端（チップ最外周部）は基板電位のリング状の電極（基板電位リング）１０を介してｎ＋ 型ストッパ層１１に接続されて基板電位に保持される。ここで、絶縁膜（シリコン酸化膜等）及び高抵抗膜（半絶縁性多結晶シリコン膜等）が下層からこの順に形成されていても良く、当該高抵抗膜がパッシベーション膜９ｂ´として上記の如く電気的接続がなされていても良い。電極１０及びｎ＋ 型ストッパ層１１は終端部における空乏層がチップ端まで延び耐圧が低下することを防止する役割を果たす。さらにまた、高耐圧構造を強化するため、パッシベーション膜９ｂ´が形成された半導体基板表面に、リサーフ層やガードリング層など、電界緩和構造が追加されることも多い。
【００５１】
さらに、図１に示すように、パッシベーション膜９ｂ´、並びにエミッタ電極７の一端及び電極１０を覆うように、シリコーン、ポリイミドなどの絶縁性の接着層３２が形成されており、この接着層３２を介して絶縁性のチップフレーム３１が半導体チップ３０の外周に装着されている。その結果、チップフレーム３１は半導体チップ３０の接合終端部を覆った構造となっている。チップフレーム３１は、さらに半導体チップ３０の側面部まで接着層３２を介して覆うように延びており、完全に半導体チップ３０の外周端部を覆っている。
【００５２】
チップフレーム３１は、シリコーン、ポリエーテルイミドなどから選ばれる絶縁性樹脂から成型されたものであり、その大きさはチップの最大定格電圧に応じた空間沿面距離を満たすものとする。ここで、絶縁性樹脂として上記樹脂材料とガラス繊維とを含む複合体を用いることも可能であり、特にポリエーテルイミドとガラス繊維とを含む複合体を用いることが好ましい。
【００５３】
以上述べた半導体チップ３０は、その接合終端部を覆うようにチップフレーム３１が装着された状態で、モジュール基板の配線パターン上に複数個マウント、ボンディングされている。図２及び図３はその半導体モジュールの構造を示した概略図である。図２は半導体モジュールの平面図、図３は図２の線分Ａ−Ａ´における断面図である。
【００５４】
図２及び図３に示すように、図１で述べたＩＧＢＴ等の高耐圧半導体素子が設けられた半導体チップ３０は複数個モジュール基板２０上に並列接続して搭載されている。この半導体チップ３０の第１の主面上に形成された第１の主電極（コレクタ電極。図１の６に相当。）は、モジュール基板２０上の第１の配線パターン（コレクタ配線パターン）２１に半田付けなどによりマウントされている。
【００５５】
また、第２の主面上の第２の主電極（エミッタ電極。図１の７に相当。）、及び制御電極（ゲート電極。図１の８に相当。）は、それぞれモジュール基板２０上の第２の配線パターン（エミッタ配線パターン）２２及び第３の配線パターン（ゲート配線パターン）２３に対してボンディングワイヤー２４ａ、２５ａによりそれぞれ接続されている。ボンディングワイヤー２４ａ、２５ａはチップフレーム３１の上を跨ぐように設けられている。
【００５６】
上記第１、第２、及び第３の配線パターン２１、２２、２３には、それぞれコレクタ電極引き出し部２６ａ、エミッタ電極引き出し部２７ａ、ゲート電極引き出し部２８ａが設けられ、これらの引き出し部により外部機器に対する電気的な接続が行われている。
【００５７】
上記した参考例の半導体チップ３０及びこれを用いた半導体モジュールによれば、絶縁性樹脂からなるチップフレーム３１により、半導体チップ３０は接合終端部での沿面放電から保護されるため、マウントに先立って半導体チップの耐圧試験、遮断試験などの高電圧印加試験を実施することが可能であり、不良チップを予め抽出・除外することができる。なお、試験治具は、半導体チップの各電極と試験回路とを接続するために、ばね構造や油圧装置などの圧接装置を含んでいる。
【００５８】
また、本参考例のチップフレーム３１の使用により、チップマウント時にチップ外周部に損傷を受けるのを防止することができる。さらに、ボンディングワイヤーがチップ最外周の基板電位リング１０や基板上のコレクタ配線パターン２１に近接することによる絶縁耐圧の低下を防止することが可能である。また、本実施形態において、図示しないゲル状のパッシベーション剤で封印することにより長期信頼性を向上させることが可能である。さらにまた、チップフレーム３１は、複数個の半導体チップ３０をモジュール基板２０上に配列する際の位置決めにも使用することが可能である。
【００５９】
図４は、上述した本参考例における半導体装置の構造の変形例を示す断面図である。図１と同一部分には同一の符号を付して示し、詳細な説明は省略する。図４に示すように、チップフレーム３１の代わりに、塗布型フレーム３３がチップフレームとして用いられている。即ち、チップフレーム３１を接着層３２により半導体チップ３０に装着する以外に、チップの最大定格電圧に応じた空間沿面距離を満たすように、シリコーン、ポリエーテルイミドなどから選ばれる絶縁性樹脂を、半導体チップ３０の接合終端部、またはこの部分と外周端部に塗布することも可能である。この変形例によっても上述した実施形態と同様な効果が得られる他、接着剤を使用せずに簡便に半導体チップにチップフレームを設けることが可能である。なお、上記絶縁性樹脂として上記樹脂材料とガラス繊維とを含む複合体を用いることも可能であり、特にポリエーテルイミドとガラス繊維とを含む複合体を用いることが好ましい。
【００６０】
（第１の実施形態）図５は、本発明に係る第１の実施形態における半導体装置の構造を示す斜視図である。また、図６は図５の半導体装置を用いた半導体モジュールの構造を示す平面図である。図１、図２、図３と同一部分には同一の符号を付して示し、詳細な説明は省略する。
【００６１】
図５（ａ）に示すように、ＩＧＢＴが形成された半導体チップ３０にはチップフレーム３１が装着されており、このチップフレーム３１の上面にはエミッタ配線パターン２２´及びゲート配線パターン２３´が設けられている。このエミッタ配線パターン２２´及びゲート配線パターン２３´は、それぞれ半導体チップ３０上のエミッタ電極７及びゲート電極８に対してボンディングワイヤー２４ｂ、２５ｂによりそれぞれ接続されている。
【００６２】
また、チップフレーム３１の上面には配線パターン以外の回路成分（抵抗、キャパシタなど）を設けることも可能である。例えば、図５（ｂ）に示すように、ゲート配線パターンとして２３´の他に２３ａ´を設け、この配線パターン２３ａ´と上記ゲート電極８との間をボンディングワイヤー２５ｂ´により接続し、さらにゲート配線パターン２３´、２３ａ´間にゲート抵抗２３ｂ´を設けることができる。
【００６３】
本実施形態によれば、半導体チップ３０へのボンディング後に不良チップの選別作業を行えるため、ボンディングによって破壊した不良チップを抽出することができ、第１の実施形態より更にモジュール製造歩留りを向上させることが可能である。
【００６４】
このようにボンディング工程を経た半導体チップ３０は、図６に示すようにモジュール基板２０上に複数個並列接続して搭載される。それぞれの半導体チップ３０は、それらのチップフレーム３１の辺同志をお互いに密着させるようにしてモジュール基板２０上に搭載されている。本実施形態では、モジュール基板２０上のエミッタ配線パターン２２及びゲート配線パターン２３は、それぞれチップフレーム３１上のエミッタ配線パターン２２´及びゲート配線パターン２３´に対してボンディングワイヤ２４ｃ、２５ｃによりそれぞれ接続されている。
【００６５】
このように、半導体チップ３０上のエミッタ電極７及びゲート電極８をそれぞれモジュール基板２０上のエミッタ配線パターン２２及びゲート配線パターン２３と接続する場合に、それぞれチップフレーム３１上のエミッタ配線パターン２２´及びゲート配線パターン２３´を経由して接続するようにすれば、第１の実施形態のようにこれらの間に直接ボンディングワイヤー２４ａ、２５ａがチップフレーム３１上を跨ぐように設けられる場合と比べて、ボンディングワイヤーによる接続を確実に行うことができるようになり、ボンディング工程の製造歩留まりを向上させることが可能となる。また、半導体モジュールの小型化も可能となる。
【００６６】
（第２の実施形態）図７は、本発明に係る第２の実施形態における半導体モジュールの構造を示す平面図である。図１乃至図６と同一部分には同一の符号を付して示し、詳細な説明は省略する。
【００６７】
図７に示すように、モジュール基板２０にはコレクタ配線パターン２１のみが形成されており、このコレクタ配線パターン２１上に半導体チップ３０が複数個並列接続して搭載されている。それぞれの半導体チップ３０は、それらのチップフレーム３１の辺同志をお互いに密着させるようにしてコレクタ配線パターン２１上に搭載されている。
【００６８】
これらのチップフレーム３１上のエミッタ配線パターン２２´は、隣接する半導体チップ３０間で金属板５１により接続されている。また、同様にチップフレーム３１上のゲート配線パターン２３´は、隣接するチップフレーム３１間で金属板５２により接続されている。コレクタ配線パターン２１、金属板５１、及び金属板５２には、それぞれコレクタ電極引き出し部２６ｂ、エミッタ電極引き出し部２７ｂ、ゲート電極引き出し部２８ｂが設けられ、これらの引き出し部により外部機器に対する電気的な接続が行われている。
【００６９】
本実施形態による半導体モジュールによれば、チップフレーム３１上のエミッタ配線パターン及びゲート配線パターンをそれぞれ隣接する半導体チップ３０間でチップフレーム３１上において接続することにより、モジュール基板２０上のエミッタ配線パターン及びゲート配線パターンが不要となり、モジュール基板面積を削減し、半導体モジュールを小型化することが可能となる。また、各半導体チップ３０からのボンディングワイヤーの長さを低減することができ、これにより低インダクタンス接続が可能となる。したがって、並列接続された半導体チップ間での均一動作を実現することができ、安定なスイッチング動作が可能となる。
【００７０】
（第３の実施形態）図８は、本発明に係る第３の実施形態における半導体モジュールの構造を示す平面図である。図１乃至図６と同一部分には同一の符号を付して示し、詳細な説明は省略する。
【００７１】
図８に示すように、モジュール基板２０上にはコレクタ配線パターン２１´のみが形成されており、このコレクタ配線パターン２１´上に半導体チップ（ＩＧＢＴチップ）３０が複数個並列接続して搭載される他、複数個のＦＷＤ（フリーホイールダイオード）用の半導体チップ（ＦＲＤ（Ｆｉｒｓｔ Ｒｅｃｏｖｅｒｙ Ｄｉｏｄｅ）チップ）３０´がＩＧＢＴチップ３０に対して導通方向が逆になるように並列接続して搭載されている。ＦＷＤ用の半導体チップ３０´にもチップフレーム３１´が装着されている。具体的には、ＩＧＢＴチップ３０が４チップ、ＦＲＤチップ３０´が２チップ搭載されており、これらの半導体チップ３０、３０´は、それらのチップフレーム３１、３１´の辺同志をお互いに密着させるようにしてコレクタ配線パターン２１´上に正確に配列して搭載されている。
【００７２】
ＦＲＤ用の半導体チップ３０´に装着されたチップフレーム３１´上にはアノード配線パターン２９が設けられている。チップフレーム３１´上にはゲート配線パターン２３´が設けられる必要はない。アノード配線パターン２９は、ＦＲＤ上のアノード電極に対してボンディングワイヤー２４ｄにより接続されており、一方、ＦＲＤチップ３０´の裏面に設けられるＦＲＤのカソード電極は、モジュール基板２０上のコレクタ配線パターン２１´に半田付けされている。
【００７３】
チップフレーム３１上のエミッタ配線パターン２２´及びチップフレーム３１´上のアノード配線パターン２９は、隣接する半導体チップ３０、３０´間で金属板５３により接続されている。また、同様にチップフレーム３１上のゲート配線パターン２３´は、隣接するチップフレーム３１間で金属板５４ａ、５４ｂにより接続されている。コレクタ配線パターン２１´、金属板５３、及び金属板５４ａ、５４ｂには、それぞれコレクタ電極引き出し部２６ｃ、エミッタ電極引き出し部２７ｃ、ゲート電極引き出し部２８ｃが設けられ、これらの引き出し部により外部機器に対する電気的な接続が行われている。このようにして逆導通ＩＧＢＴをコンパクトに構成することができ、インバータ回路等に容易に応用することが可能となる。
【００７４】
（参考例）図９は、参考例の半導体モジュール及び半導体チップの構造を示す概略図である。図９（ａ）は半導体モジュールの構造を示す平面図、図９（ｂ）は図９（ａ）の半導体モジュールに搭載される半導体チップ（ＩＧＢＴチップ）１つの構造を示す斜視図である。図１乃至図６と同一部分には同一の符号を付して示し、詳細な説明は省略する。
【００７５】
図９（ｂ）に示すように、本参考例のＩＧＢＴチップ３０においては、チップフレーム３１及び３１´上には配線パターンは形成されておらず、ボンディング接続も使用されていない。ＩＧＢＴチップ３０の各チップに形成されるＩＧＢＴの電極には金属製のブロック５７やピン５８が半田付けされている。本参考例では、金属製のブロック５７がＩＧＢＴのエミッタ電極に、金属製のピン５８がゲート電極に接続されている。
【００７６】
かかるＩＧＢＴチップ３０は、図９（ａ）に示すように、コレクタ配線パターン２１´のみが形成されたモジュール基板２０上に搭載される。本実施形態でも、第３の実施形態と同様にコレクタ配線パターン２１´上に４チップのＩＧＢＴチップ３０が並列接続して搭載される他、２チップのＦＲＤチップ３０´がＩＧＢＴチップ３０に対して逆並列接続して搭載されている。
【００７７】
ＩＧＢＴチップ３０及びＦＲＤチップ３０´にそれぞれ装着されているチップフレーム３１及び３１´の上面には、金属板５５及び５６がそれぞれ４つのＩＧＢＴチップ３０の金属製のブロック５７及びピン５８に対して半田付けにより接続されている。
【００７８】
また、ＦＲＤチップ３０´上のアノード電極にも同様に、当該電極と電気的接続を保って図示しない金属製ブロックが設けられている。前述した金属板５５は、ＦＲＤチップ３０´の当該金属製ブロックに対しても電気的に接続している。
【００７９】
かかる金属板５５及び５６により、４つのＩＧＢＴチップ３０はお互いに並列接続され、これらのＩＧＢＴチップ３０に対して２チップのＦＲＤチップ３０´が逆並列接続されることとなる。
【００８０】
さらに、コレクタ配線パターン２１´、金属板５５、及び５６には、それぞれコレクタ電極引き出し部２６ｄ、エミッタ電極引き出し部２７ｄ、ゲート電極引き出し部２８ｄが設けられ、これらの引き出し部により外部機器に対する電気的な接続が行われている。この場合、ボンディング接続を使用しないため、低インダクタンス接続が可能であり、並列接続された半導体チップ間での均一動作を実現することができる。このようにして高性能な逆導通ＩＧＢＴをコンパクトに構成することができ、インバータ回路等に容易に応用することが可能となる。
【００８１】
以上、第１乃至第３の実施形態においてＩＧＢＴを例に説明したが、ＩＧＢＴに限らず、高耐圧ＭＯＳＦＥＴ、ＩＥＧＴなど他の半導体素子のモジュールにも本発明は適用可能である。また、半導体素子のゲート形状や接合終端部の電界緩和構造についても、上記実施形態に限定されることなく適用可能である。その他、本発明の趣旨を逸脱しないで種々変形して実施することが可能である。
【００８２】
次に、高耐圧半導体装置における高温化による素子破壊を防止するための半導体装置について説明を行う。
（第１の参考例）図１０は、半導体装置に係る第１の参考例を示す回路図である。また、図１２はその素子構造を示す断面図である。
【００８３】
図１０に示すように、半導体装置は、コレクタ電極、エミッタ電極、及びゲート電極を有するゲート駆動型パワー素子１０１と、このパワー素子１０１に接続された保護用ダイオード１０２及び電界効果トランジスタ（ｎチャネル型ＭＯＳＦＥＴ）１０４と、保護用ダイオード１０２に直列接続された抵抗１０３とから構成される。なお、図１０において、Ｇはゲート電極端子、Ｅはエミッタ電極端子、Ｃはコレクタ電極端子である。
【００８４】
パワー素子１０１のゲート電極には、保護用ダイオード１０２のカソード電極及びｎチャネル型ＭＯＳＦＥＴ１０４のドレイン電極が接続されており、当該ｎチャネル型ＭＯＳＦＥＴ１０４のソース電極はパワー素子１０１のエミッタ電極に接続されている。また、保護用ダイオード１０２のアノード電極は直列接続された抵抗１０３を介してパワー素子１０１のエミッタ電極に接続されており、当該アノード電極はｎチャネル型ＭＯＳＦＥＴ１０４のゲート電極にも接続されている。
【００８５】
次に、図１０に示した半導体装置における素子保護動作の原理を説明する。図１１は、この素子保護動作の原理を説明するための保護用ダイオードの逆方向電流−電圧特性を示す特性図である。
【００８６】
図１１において、線Ａは低温（室温）における保護用ダイオードの特性を示し、線Ｂは高温（例えば１００℃以上）における保護用ダイオードの特性を示す。図１１に示すように、低温（室温）では保護用ダイオードに微少なリーク電流（例えば（１００μＡ））しか流れないが、高温になると大きな電流（例えば１２５℃において（１０ｍＡ））が流れるようになる。
【００８７】
したがって、ゲート駆動型パワー素子１０１がオン状態となり、素子で発生する熱量が増大して素子温度が急上昇すると、保護用ダイオード１０２に流れる電流は急激に増大する。その結果、保護用ダイオード１０２に直列接続された抵抗１０３に流れる電流も急激に増大し、この部分で電位降下が増大して、ｎチャネル型ＭＯＳＦＥＴ１０４のゲート電極には十分な正の電圧が印加されることとなる。
【００８８】
これにより、ｎチャネル型ＭＯＳＦＥＴ１０４はオン状態となるので、パワー素子１０１のゲート電極とエミッタ電極との間が短絡されるようになり（即ち、ゲート電圧が減少して）、パワー素子１０１はオフ状態となる。したがって、パワー素子１０１における熱の発生は抑制されて、当該パワー素子１０１の熱による破壊を事前に防止することが可能となる。
【００８９】
図１２は、上述した保護用ダイオード１０２及びｎチャネル型ＭＯＳＦＥＴ１０４をゲート駆動型パワー素子１０１と同じ半導体基板に形成した場合の素子構造を示す断面図である。温度を検出する保護用ダイオード１０２は、パワー素子１０１に近接して設けることが好ましいが、パワー素子１０１の有効面積を減少させないために主素子部（パワー素子の形成部分）には設けず、耐圧確保のための接合終端部を利用して形成されている。また、ｎチャネル型ＭＯＳＦＥＴ１０４も同様にこの接合終端部を利用して形成されている。
【００９０】
図１２に示すように、ｎ− 型の半導体基板１１１の表面にはｐ型領域１１２及び１１４が選択的に形成されており、ｐ型領域（アノード領域）１１２には保護用ダイオード１０２が、ｐ型領域１１４にはｎチャネル型ＭＯＳＦＥＴ１０４がそれぞれ形成されている。
【００９１】
即ち、アノード領域１１２にはその表面にｎ＋ 型のカソード領域１１３が選択的に形成されており、アノード領域１１２及びカソード領域１１３にはそれぞれアノード電極１１７及びカソード領域１１８が設けられている。
【００９２】
一方、ｐ型領域１１４にはその表面にｎ＋ 型のソース領域１１６及びドレイン領域１１５が選択的に形成されており、ソース領域１１６とドレイン領域１１５間のｐ型領域１１４の表面にはゲート絶縁膜１２１を介してゲート電極１２０が設けられている。また、ソース領域１１６及びｐ型領域１１４に跨るようにソース電極１２２が設けられ、ドレイン領域１１５にはドレイン電極１１９が設けられている。
【００９３】
また、保護用ダイオード１０２のカソード電極１１８及びｎチャネル型ＭＯＳＦＥＴ１０４のドレイン電極１１９はパワー素子１０１のゲート電極に接続され、ｎチャネル型ＭＯＳＦＥＴ１０４のソース電極はパワー素子１０１のエミッタ電極に接続されている。さらに、保護用ダイオード１０２のアノード電極１１７は直列接続された抵抗１０３を介してパワー素子１０１のエミッタ電極に接続されており、当該アノード電極１１７はｎチャネル型ＭＯＳＦＥＴ１０４のゲート電極１２０にも接続されている。
【００９４】
（第２の参考例）図１３は、半導体装置に係る第２の参考例を示す回路図である。第１の参考例において説明したものと異なる点は、制御用の素子にＭＯＳＦＥＴ１０４ではなくバイポーラトランジスタ１０５を利用する点である。即ち、図１３に示すように、パワー素子１０１のゲート電極には、保護用ダイオード１０２のカソード電極及びバイポーラトランジスタ１０５のコレクタ電極が接続されており、当該バイポーラトランジスタ１０５のエミッタ電極はパワー素子１０１のエミッタ電極に接続されている。また、保護用ダイオード１０２のアノード電極はバイポーラトランジスタ１０５のベース電極に接続されている。
【００９５】
図１３に示した半導体装置における素子保護動作の原理を説明する。ゲート駆動型パワー素子１０１がオン状態となり、素子で発生する熱量が増大して素子温度が急上昇すると、保護用ダイオード１０２に流れる電流は急激に増大する。その結果、バイポーラトランジスタ１０５のベース電極に流れ込む電流値も急激に増大し、バイポーラトランジスタ１０５はオン状態となるので、パワー素子１０１のゲート電極とエミッタ電極との間が短絡されるようになり（即ち、ゲート電圧が減少して）、パワー素子１０１はオフ状態となる。したがって、パワー素子１０１における熱の発生は抑制されて、当該パワー素子１０１の熱による破壊を事前に防止することが可能となる。
【００９６】
このように、保護用ダイオード１０２のリーク電流をそのままバイポーラトランジスタ１０５のベース電流として使用して制御を行うので、第１の参考例で示した抵抗１０３を省略することができ構成を簡単にすることが可能である。また、バイポーラトランジスタ１０５は保護用ダイオード１０２と同様の温度特性を有し、素子温度が高くなるほどオンしやすいので、高耐圧半導体装置の保護をより簡単にかつ確実に行うことが可能である。
【００９７】
図１４は第２の参考例の保護回路を全てパワー素子と同じ半導体基板に形成した場合の断面図である。図１２と同一部分には同一の符号を付して示し、詳細な説明は省略する。図１４に示すように、上述した保護用ダイオード１０２及びバイポーラトランジスタ１０５は、ゲート駆動型パワー素子１０１と同じ半導体基板に形成されている。保護用ダイオード１０２（可能であればバイポーラトランジスタ１０５も。）は、パワー素子１０１に近接して設けることが好ましいが、パワー素子１０１の有効面積を減少させないために主素子部（パワー素子の形成部分）には設けず、耐圧確保のための接合終端部を利用して形成されている。また、バイポーラトランジスタ１０５も同様にこの接合終端部を利用して形成されている。
【００９８】
図１４に示すように、ｎ− 型の半導体基板１１１の表面にはｐ型領域（アノード領域）１１２の他にｐ型領域（ベース領域）１２４が選択的に形成されており、このｐ型領域１２４にはバイポーラトランジスタ１０５が形成されている。
【００９９】
即ち、ベース領域１２４にはその表面にｎ＋ 型のエミッタ領域１２５及びコレクタ領域１２３が選択的に形成されており、エミッタ領域１２５及びコレクタ領域１２３にはそれぞれエミッタ電極１２８及びコレクタ電極１２６が設けられている。また、エミッタ領域１２５とコレクタ領域１２３間のベース領域１２４の表面にはベース電極１２７が設けられている。
【０１００】
さらに、保護用ダイオード１０２のカソード電極１１８及びバイポーラトランジスタ１０５のコレクタ電極１２６は、パワー素子１０１のゲート電極に対して接続されており、バイポーラトランジスタ１０５のエミッタ電極１２８はパワー素子１０１のエミッタ電極に接続されている。保護用ダイオード１０２のアノード電極１１７はバイポーラトランジスタ１０５のベース電極１２７に接続されている。
【０１０１】
図１５は、参考例における素子構造の変形例を示す断面図である。図１４と同一部分には同一の符号を付して示し、詳細な説明は省略する。図１５に示すように、ｐ型領域（アノード領域）１１２とｐ型領域（ベース領域）１２４とは合体して一つのｐ型領域１１０ａとなっている。このような構成であれば、より簡単なプロセスでより集積した素子を作製することが可能である。
【０１０２】
なお、図１５のｐ型領域１１０ａにはカソード領域１１３及びコレクタ領域１２３より下層の領域にｐ型領域１１０ａより高濃度のｐ＋ 型領域１１０ａ´が形成されている。このｐ＋ 型領域１１０ａ´は、カソード領域１１３の下層領域からエミッタ領域１２５とコレクタ領域１２３間の下層領域にわたって延在している。かかる構成により、保護用ダイオード１０２のリーク電流はｐ＋ 型領域１１０ａ´を通って、エミッタ領域１２５とコレクタ領域１２３間のｐ型領域１１０ａ（ベース領域）に効率よく到達することが可能であり、効率の良い素子保護動作を図ることが可能である。
【０１０３】
また、コレクタ領域１２３を複数に分割して、かかるコレクタ領域１２３間を保護用ダイオード１０２のリーク電流が流れるようにしても、当該リーク電流の上記ベース領域への到達効率を向上させることができ、効率の良い素子保護動作を確保することが可能である。
【０１０４】
図１６は、参考例における素子構造の他の変形例を示す断面図である。図１４と同一部分には同一の符号を付して示し、詳細な説明は省略する。図１６に示すように、ｐ型領域（ベース領域）１１０ｂとｐ型領域（アノード領域）１１０ｃとはお互いに接するように形成されている。これらのｐ型領域１１０ｂ及び１１０ｃはそれぞれ素子動作に適する所望のｐ型不純物濃度で形成されている。
【０１０５】
ｐ型領域１１０ｂ及び１１０ｃの形成方法としては、例えばｐ型不純物の二重拡散を用いることが可能である。
この図１６の実施形態においても、図１５の実施形態と同様に、高濃度のｐ＋ 型領域１１０ａ´に相当する領域を設けたり、コレクタ領域１２３を複数に分割することが可能であり、この場合にも効率の良い素子保護動作を図ることが可能である。
【０１０６】
（第３の参考例）図１７は、半導体装置に係る第３の参考例を示す回路図である。第１の参考例において説明したものと異なる点は、制御用の素子にＭＯＳＦＥＴ１０４ではなくサイリスタ１０６を利用する点である。即ち、図１７に示すように、パワー素子１０１のゲート電極には、保護用ダイオード１０２のカソード電極及びサイリスタ１０６のアノード電極が接続されており、当該サイリスタ１０６のカソード電極はパワー素子１０１のエミッタ電極に接続されている。また、保護用ダイオード１０２のアノード電極はサイリスタ１０６のベース電極に接続されている。
【０１０７】
図１７に示した半導体装置における素子保護動作の原理を説明する。ゲート駆動型パワー素子１０１がオン状態となり、素子で発生する熱量が増大して素子温度が急上昇すると、保護用ダイオード１０２に流れる電流は急激に増大する。その結果、サイリスタ１０６のベース電極に流れ込む電流値も急激に増大し、サイリスタ１０６はオン状態となるので、パワー素子１０１のゲート電極とエミッタ電極との間が短絡されるようになり（即ち、ゲート電圧が減少して）、パワー素子１０１はオフ状態となる。したがって、パワー素子１０１における熱の発生は抑制されて、当該パワー素子１０１の熱による破壊を事前に防止することが可能となる。
【０１０８】
この参考例によれば、保護用ダイオード１０２のリーク電流をそのままサイリスタ１０６のベース電流として使用して制御を行うので、第２の参考例と同様に第２の参考例で示した抵抗１０３を省略することができ構成を簡単にすることが可能である。また、サイリスタ１０６は保護用ダイオード１０２と同様の温度特性を有し、素子温度が高くなるほどオンしやすいので、高耐圧半導体装置の保護をより簡単にかつ確実に行うことが可能である。
【０１０９】
さらにこの参考例では、素子温度が上昇した場合、サイリスタ１０６をオン状態とすることによりパワー素子１０１をオフ状態とするが、このサイリスタ１０６は、一度オン状態となると、外部からの電圧印加によりゲート電圧を負とするまでオン状態を保ち続ける。したがって、パワー素子１０１をオフ状態に保ちオン状態には戻さないようにすることができ、素子温度が高温の場合においてより確実に素子の保護を行うことが可能である。
【０１１０】
図１８は第３の参考例の保護回路を全てパワー素子と同じ半導体基板に形成した場合の断面図である。図１２と同一部分には同一の符号を付して示し、詳細な説明は省略する。図１８に示すように、上述した保護用ダイオード１０２及びサイリスタ１０６は、ゲート駆動型パワー素子１０１と同じ半導体基板に形成されている。保護用ダイオード１０２（可能であればサイリスタ１０６も。）は、パワー素子１０１に近接して設けることが好ましいが、パワー素子１０１の有効面積を減少させないために主素子部（パワー素子の形成部分）には設けず、耐圧確保のための接合終端部を利用して形成されている。また、サイリスタ１０６も同様にこの接合終端部を利用して形成されている。
【０１１１】
図１８に示すように、ｎ− 型の半導体基板１１１の表面にはｐ型領域（アノード領域）１１２の他にｐ型領域（ｐ型のベース領域）１２９が選択的に形成されており、このｐ型領域１２９にはサイリスタ１０６が形成されている。
【０１１２】
即ち、ｐ型のベース領域１２９にはその表面にｎ型のベース領域１３１が選択的に形成されており、このｎ型のベース領域１３１の表面にはｐ型のアノード領域１３２が選択的に形成されている。また、ｐ型のベース領域１２９の表面にはｎ型のベース領域１３１から離間してｎ型のカソード領域１３０が形成されている。ｐ型のアノード領域１３２及びｎ型のカソード領域１３０にはそれぞれアノード電極１３４及びカソード電極１３３が設けられている。また、ｎ型のベース領域１３１とｎ型のカソード領域１３０間のｐ型のベース領域１２９の表面にはベース電極１３５が設けられている。
【０１１３】
さらに、保護用ダイオード１０２のカソード電極１１８及びサイリスタ１０６のアノード電極１３４は、パワー素子１０１のゲート電極に対して接続されており、サイリスタ１０６のカソード電極１３３はパワー素子１０１のエミッタ電極に接続されている。また、保護用ダイオード１０２のアノード電極１１７はサイリスタ１０６のベース電極１３５（ｐ型のベース領域１２９上の電極）に接続されている。
【０１１４】
図１９は、この参考例における素子構造の変形例を示す断面図である。図１８と同一部分には同一の符号を付して示し、詳細な説明は省略する。図１９に示すように、ｐ型領域（アノード領域）１１２とｐ型領域（ｐ型のベース領域）１２９とは合体して一つのｐ型領域１１０ｄとなっている。このような構成であれば、より簡単なプロセスでより集積した素子を作製することが可能である。
【０１１５】
なお、図１９のｐ型領域１１０ｄにはカソード領域１１３及びカソード領域１３０より下層の領域にｐ型領域１１０ｄより高濃度のｐ＋ 型領域１１０ｄ´が形成されている。このｐ＋ 型領域１１０ｄ´は、カソード領域１１３の下層領域からカソード領域１３０とベース領域１３１間の下層領域にわたって延在している。かかる構成により、保護用ダイオード１０２のリーク電流はｐ＋ 型領域１１０ｄ´を通って、カソード領域１３０とベース領域１３１間のｐ型領域１１０ｄ（ベース領域）に効率よく到達することが可能であり、効率の良い素子保護動作を図ることが可能である。
【０１１６】
また、カソード領域１３０を複数に分割して、かかるカソード領域１３０間を保護用ダイオード１０２のリーク電流が流れるようにしても、当該リーク電流の上記ベース領域への到達効率を向上させることができ、効率の良い素子保護動作を確保することが可能である。
【０１１７】
図２０は、この参考例における素子構造の他の変形例を示す断面図である。図１８と同一部分には同一の符号を付して示し、詳細な説明は省略する。図２０に示すように、ｐ型領域（ｐ型のベース領域）１１０ｅとｐ型領域（アノード領域）１１０ｆとはお互いに接するように形成されている。これらのｐ型領域１１０ｅ及び１１０ｆはそれぞれ素子動作に適する所望のｐ型不純物濃度で形成されている。ｐ型領域１１０ｅ及び１１０ｆの形成方法としては、例えばｐ型不純物の二重拡散を用いることが可能である。
【０１１８】
この図２０においても、図１９と同様に、高濃度のｐ+ 型領域１１０ｄ´に相当する領域を設けたり、コレクタ領域１３０を複数に分割することが可能であり、この場合にも効率の良い素子保護動作を図ることが可能である。
【０１１９】
（第４の参考例）図２１は、半導体装置に係る参考例を示す回路図である。また、図２２はこの参考例における構造を示す斜視図、図２３はこの参考例における素子構造を示す断面図である。図１０と同一部分には同一の符号を付して示す。
【０１２０】
図２１に示すように、半導体装置は二つの部分Ｐ、Ｑに分かれており、Ｑの部分は高耐圧の半導体装置（ゲート駆動型パワー素子１０１）と同一の基板に作製されており、Ｐの部分は当該高耐圧半導体装置（ゲート駆動型パワー素子１０１）が設けられた基板とは別の部分（例えば、配線等が形成されたモジュール基板、圧接パッケージの蓋の部分、前述の実施形態におけるチップフレーム等）に作製されている。
【０１２１】
Ｑの部分は、コレクタ電極、エミッタ電極、及びゲート電極を有するゲート駆動型パワー素子１０１と、このパワー素子１０１に接続された保護用ダイオード１０２とから構成されている。パワー素子１０１のゲート電極には保護用ダイオード１０２のカソード電極が接続され、これらのゲート電極及びカソード電極は電極端子Ｇを介して外部と接続可能となっている。また、保護用ダイオード１０２のアノード電極は電極端子Ａを介して外部と接続可能となっている。
【０１２２】
一方、Ｐの部分は、電界効果トランジスタ（ｎチャネル型ＭＯＳＦＥＴ）１０４と、この電界効果トランジスタ１０４に接続された抵抗１０３とから構成されている。ｎチャネル型ＭＯＳＦＥＴ１０４のゲート電極は抵抗１０３を介して当該ＭＯＳＦＥＴ１０４のソース電極と接続され、これらのゲート電極及びソース電極はそれぞれ電極端子Ａ´、Ｅ´を介して外部と接続可能となっている。また、ｎチャネル型ＭＯＳＦＥＴ１０４のドレイン電極は電極端子Ｇ´を介して外部と接続可能となっている。
【０１２３】
以上の構成の半導体装置においては、Ｐ部分の電極端子Ｇ´、電極端子Ａ´、及び電極端子Ｅ´が、それぞれＱ部分の電極端子Ｇ、電極端子Ａ、及び電極端子Ｅと接続されるようになっており、接続した場合には図１０に示した回路と同一の構成となるようになっている。
【０１２４】
このように、半導体装置を二つの部分Ｐ、Ｑに分け、パワー素子１０１と同一の基板に作製されるＱの部分に保護用ダイオード１０２を含め、またパワー素子１０１が設けられた基板とは別の部分に作製されるＰの部分に電界効果トランジスタ１０４を含めるようにすれば、保護用ダイオード１０２がパワー素子１０１と近接して設けられることになるので、保護用ダイオード１０２によりパワー素子１０１の素子温度を正確に検知しパワー素子１０１に対して正確かつ迅速にフィードバックを行うことができ、パワー素子１０１を確実に保護することが可能である。
【０１２５】
さらに、素子温度の検知とは直接関係のない電界効果トランジスタ１０４は、パワー素子１０１が設けられた基板とは異なる部分に設けられるので、素子温度の検知に影響を与えることなく、かつパワー素子１０１の有効面積を減少させないで、装置全体のコンパクト化を図ることが可能である。
【０１２６】
次に、チップフレームを用いて半導体装置の実装を行った場合について説明する。図２２に示すように、半導体基板（半導体チップ）２０１にはパワー素子１０１及び保護用ダイオード１０２が形成されており、第１の実施形態と同様に当該半導体基板２０１の外周部にはチップフレーム２０８が装着されている。このチップフレーム２０８は、半導体基板２０１モジュールに組み込む際の耐圧歩留りを向上させるために、第１の実施形態と同様に半導体基板２０１の接合終端部をカバーしている。さらに、チップフレーム２０８の上面にはゲート配線パターン２０７ａ、アノード配線パターン２０７ｂ、エミッタ配線パターン２０７ｃ、抵抗２０３、及びｎチャネル型ＭＯＳＦＥＴ２０４が設けられている。
【０１２７】
ゲート配線パターン２０７ａとｎチャネル型ＭＯＳＦＥＴ２０４のドレイン電極とは配線により電気的に接続され、このｎチャネル型ＭＯＳＦＥＴ２０４のゲート電極及びソース電極は、それぞれアノード配線パターン２０７ｂ、エミッタ配線パターン２０７ｃに対して配線により電気的に接続されている。また、ｎチャネル型ＭＯＳＦＥＴ２０４のソース電極は抵抗２０３を介してアノード配線パターン２０７ｂに対して配線により電気的に接続されている
さらに、半導体基板２０１の保護用ダイオード１０２のカソード電極（図２３の２２２に相当。）及びアノード電極（図２３の２２１に相当。）は、それぞれボンディングワイヤー２０９ａ、２０９ｂによりそれぞれゲート配線パターン２０７ａ、アノード配線パターン２０７ｂに電気的に接続されている。また、半導体基板２０１のパワー素子１０１のエミッタ電極（図２３の２１６に相当。）及びゲート電極（図２３の２１５に相当。）は、それぞれボンディングワイヤー２０９ｃ、２０９ｄによりそれぞれエミッタ配線パターン２０７ｃ、ゲート配線パターン２０７ａに電気的に接続されている。なお、半導体基板２０１の裏面にはパワー素子１０１のコレクタ電極２０７ｄが設けられている。
【０１２８】
また一方、図２３に示すように、半導体基板２０１にはｎ− 型の半導体層２１１が設けられ、その表面にはｐ型領域（ｐ型のベース領域）２１２及びリング状のｐ型領域（アノード領域）２１９が選択的に形成されており、このアノード領域２１９の外側にはｐ− 型のリサーフ層（終端領域）２２３が形成されている。ｐ型のベース領域２１２にはパワー素子１０１としてＩＧＢＴが設けられ、アノード領域２１９には保護用ダイオード１０２がそれぞれ設けられている。
【０１２９】
即ち、ｐ型のベース領域２１２にはその表面にｎ＋ 型のソース領域（エミッタ領域、カソード領域）２１３が例えばリング状に選択的に形成されており、ソース領域２１３とｎ− 型の半導体層２１１間のｐ型のベース領域２１２の表面にはゲート絶縁膜２１４を介してゲート電極２１５が設けられている。ソース電極（エミッタ電極、カソード電極）２１６は、ソース領域２１３及びｐ型のベース領域２１２に跨るように設けられている。また、半導体基板２０１の裏面にはｐ＋ 型のドレイン領域（アノード領域）２１７が形成されており、このドレイン領域２１７にはドレイン電極（アノード電極）２１８が設けられている。
【０１３０】
また、アノード領域２１９にはその表面にｎ＋ 型のカソード領域２２０が選択的に形成されており、アノード領域２１９及びカソード領域２２０にはそれぞれアノード電極２２１、カソード電極２２２が設けられている。
【０１３１】
さらに、パワー素子１０１のゲート電極２１５には保護用ダイオード１０２のカソード電極２２２が接続され、これらのゲート電極２１５及びカソード電極２２２は上述したように電極端子Ｇを介してゲート配線パターン２０７ａと接続されている。保護用ダイオード１０２のアノード電極２２１及びパワー素子１０１のソース電極（エミッタ電極、カソード電極）２１６は、それぞれ電極端子Ａ、電極端子Ｋ（Ｅ）を介して上述の如くそれぞれアノード配線パターン２０７ｂ、エミッタ配線パターン２０７ｃと接続されている。
【０１３２】
このように、保護用ダイオード１０２を半導体基板２０１に設け、かつｎチャネル型ＭＯＳＦＥＴ２０４をチップフレーム２０８の上面に設けることにより、パワー素子１０１の素子温度を正確に検知することができ、パワー素子１０１に対する正確かつ迅速なフィードバックによりパワー素子１０１を確実に保護することが可能であるとともに、素子温度の検知に影響を与えることなく、かつパワー素子１０１の有効面積を減少させないで、装置全体のコンパクト化を図ることが可能である。
【０１３５】
また、第１乃至第５の実施形態と第１乃至第４の参考例とを適宜組み合わせて実施することも可能である。その他、本発明の趣旨を逸脱しない範囲で種々変形して実施することが可能である。
【０１３６】
【発明の効果】
以上説明したように、本発明によれば、半導体チップにフレームを設けることにより製造歩留まり及び信頼性の高い半導体装置及び半導体モジュールを提供することができる。さらに、フレーム上に配線パターン等を形成することによりモジュールの小型化や低インダクタンス化が可能な半導体モジュールを提供することができる。
【図面の簡単な説明】
【図１】参考例における半導体装置の構造を示す断面図。
【図２】参考例における半導体モジュールの構造を示す平面図。
【図３】図２に示す半導体モジュールの線分Ａ−Ａ´における断面を示す断面図。
【図４】参考例における半導体装置の構造の変形例を示す断面図。
【図５】本発明に係る第１の実施形態における半導体装置の構造を示す斜視図。
【図６】本発明に係る第１の実施形態における半導体モジュールの構造を示す平面図。
【図７】本発明に係る第２の実施形態における半導体モジュールの構造を示す平面図。
【図８】本発明に係る第３の実施形態における半導体モジュールの構造を示す平面図。
【図９】本発明に係る第５の実施形態における半導体モジュールの構造を示す平面図。
【図１０】半導体装置に係る第１の参考例を示す回路図。
【図１１】半導体装置における素子保護動作の原理を説明するための保護用ダイオードの逆方向電流−電圧特性を示す特性図。
【図１２】半導体装置に係る第１の参考例における素子構造を示す断面図。
【図１３】半導体装置に係る第２の参考例を示す回路図。
【図１４】半導体装置に係る第２の参考例における素子構造を示す断面図。
【図１５】半導体装置に係る第２の参考例における素子構造の変形例を示す断面図。
【図１６】半導体装置に係る第２の参考例における素子構造の他の変形例を示す断面図。
【図１７】半導体装置に係る第３の参考例を示す回路図。
【図１８】半導体装置に係る第３の参考例における素子構造を示す断面図。
【図１９】半導体装置に係る第３の参考例における素子構造の変形例を示す断面図。
【図２０】半導体装置に係る第４の参考例における素子構造の他の変形例を示す断面図。
【図２１】半導体装置に係る第４の参考例を示す回路図。
【図２２】半導体装置に係る第４の参考例における構造を示す斜視図。
【図２３】半導体装置に係る第４の参考例における素子構造を示す断面図。
【図２４】温度検知回路の素子構造を示す断面図。
【図２５】ダイオードのオン電流−電圧特性を示す特性図。
【図２６】従来の高耐圧半導体装置のチップ終端部構造を示す断面図。
【図２７】従来の半導体モジュールの構造を示す平面図及び断面図。
【符号の説明】
１... ｎ- 型基板（ｎ- 型ベース層）
２... ｎ型バッファ層
３... ｐ+ 型コレクタ層
４... ｐ型ベース層
５... ｎ+ 型ソース層
６... コレクタ電極
７... エミッタ電極
８... ゲート電極
９ａ... ゲート絶縁膜
９ｂ... 絶縁膜
９ｂ´... パッシベーション膜
１０... 電極
１１... ｎ+ 型ストッパ層
２０... モジュール基板
２１、２１´... コレクタ配線パターン
２２、２２´... エミッタ配線パターン
２３、２３´、２３ａ´... ゲート配線パターン
２３ｂ´... ゲート抵抗
２４ａ、２４ｂ、２４ｃ... エミッタボンディングワイヤー
２４ｄ... アノードボンディングワイヤー
２５ａ、２５ｂ、２５ｃ、２５ｂ´... ゲートボンディングワイヤー
２６ａ、２６ｂ、２６ｃ、２６ｄ... コレクタ電極引き出し部
２７ａ、２７ｂ、２７ｃ... エミッタ電極引き出し部
２８ａ、２８ｂ、２８ｃ... ゲート電極引き出し部
３０... 半導体チップ（ＩＧＢＴ）
３０´... 半導体チップ（ＦＲＤ）
３１、３３... チップフレーム
３２... 接着層
１０１... 主スイッチング素子
１０２... 保護用ダイオード
１０３... 保護用抵抗
１０４... 保護用ＭＯＳＦＥＴ
１０５... 保護用トランジスタ
１０６... 保護用サイリスタ
１１１... ｎ- 型基板層
１１２... ｐ型アノード層
１１３... ｎ+ 型カソード層
１１４... ｐ型ウエル層
１１５... ｎ+ 型ドレイン層
１１６... ｎ+ 型ソース層
１１７... アノード電極
１１８... カソード電極
１１９... ドレイン電極
１２０... ゲート電極
１２１... ゲート絶縁膜
１２２... ソース電極
１２３... ｎ+ 型コレクタ層
１２４... ｐ型ベース層
１２５... ｎ+ 型エミッタ層
１２６... コレクタ電極
１２７... ベース電極
１２８... エミッタ電極
１２９... ｐ型ベース電極
１３０... ｎ型エミッタ（カソード）層
１３１... ｎ型ベース層
１３２... ｐ型エミッタ（アノード）層
１３３... カソード電極
１３４... アノード電極
１３５... ベース電極
２１９... ｐ型リング層
２２３... ｐ- 型リサーフ層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device and a semiconductor module, and more particularly to a high breakdown voltage semiconductor device and a semiconductor module including one or a plurality thereof.
[0002]
[Prior art]
Conventionally, in a high voltage semiconductor device having a large rated voltage, such as an insulated gate transistor (IGBT) or an injection promoting gate transistor (IEGT), a semiconductor having a large rated current and a plurality of high voltage semiconductor chips mounted in parallel. Module is in use.
[0003]
FIG. 26 is a cross-sectional view showing a termination structure of a conventional semiconductor chip provided with a high voltage semiconductor element (IGBT). As shown in FIG. − N consisting of mold substrate − The n-type buffer layer 302 and the p-type base layer 301 are formed on one surface of the p-type base layer 301. + Type collector layer 303 is formed sequentially, and n − A p-type base layer 304 is selectively formed on the other surface of the mold-type base layer 301. + A mold source layer 305 is selectively formed.
[0004]
P + A collector electrode 306 is formed on the surface of the type collector layer 303, and the p-type base layer 304 and n + An emitter electrode 307 is formed across the mold source layer 305. And n + Type source layer 305 and n − A gate electrode 308 is formed on the surface of the p-type base layer 304 between the mold base layer 301 and a gate insulating film 309a. An insulating film 309b is formed on the gate electrode 308, and the aforementioned emitter electrode 307 is formed on the insulating film 309b. As described above, the IGBT is provided on the semiconductor substrate (chip) as the high breakdown voltage semiconductor element.
[0005]
A passivation film 309b ′ made of an insulating film (silicon oxide film or the like) or a high resistance film (semi-insulating polycrystalline silicon film or the like) is formed on the surface of the terminal portion of the semiconductor chip provided with the IGBT. One end of the passivation film 309 b ′ is connected to the terminal portion of the p-type base layer 304, and the other end is connected via the electrode 310 to n + It is connected to the mold stopper layer 311 and held at the substrate potential. Electrodes 310 and n + The mold stopper layer 311 serves to prevent the depletion layer at the end portion from extending to the chip end. Furthermore, in order to strengthen the high breakdown voltage structure, an electric field relaxation structure such as a RESURF layer or a guard ring layer is often added to the surface of the semiconductor substrate on which the passivation film 309b ′ is formed.
[0006]
Next, a semiconductor module on which a semiconductor chip provided with such a high voltage semiconductor element such as an IGBT is mounted will be described. FIG. 27 is a schematic view showing the structure of a conventional semiconductor module. FIG. 27A is a plan view of the semiconductor module, and FIG. 27B is a cross-sectional view taken along line AA ′ in FIG.
[0007]
As shown in FIG. 27, a plurality of semiconductor chips 330 provided with high voltage semiconductor elements such as IGBTs described in FIG. 26 are mounted on a module substrate 320 in parallel. A first main electrode (collector electrode, corresponding to 306 in FIG. 26) formed on the first main surface of the semiconductor chip 330 is soldered to the first wiring pattern 321 on the module substrate 320. A second main electrode (emitter electrode; corresponding to 307 in FIG. 26) and a control electrode (gate electrode; corresponding to 308 in FIG. 26) on the second main surface are provided on the module substrate 320. The third wiring patterns 322 and 323 are connected by bonding wires 324 and 325, respectively. The first, second, and third wiring patterns 321, 322, and 323 are each provided with a collector electrode lead portion 326, an emitter electrode lead portion 327, and a gate electrode lead portion 328, and these lead portions serve to external devices. Electrical connection is made.
[0008]
In such a conventional semiconductor module, after mounting and bonding a plurality of semiconductor chips 330 to the module substrate 320, the whole is sealed with a gel-like passivation agent (not shown), so that between the emitter electrode 307 and the electrode 310, In addition, measures have been taken to prevent creeping discharge between adjacent wiring patterns and bonding wires.
[0009]
However, in this method, if even one defective chip is present in the plurality of semiconductor chips 330 connected in parallel in terms of withstand voltage, maximum cutoff current, etc., the entire module becomes a defective module. At this stage, it is very difficult to select and repair defective chips. In particular, there is a problem that a module including a large number of chips and having a larger rated current has a higher possibility of being loaded with defective chips.
[0010]
Further, in the conventional semiconductor module, the collector, emitter, and gate wiring patterns 321, 322, and 323 are all fixed to the module substrate 320, and the module substrate 320 is increased in size to ensure the insulation distance of each wiring pattern. It was. For this reason, there is a problem that the length of the bonding wires 324 and 325 connecting the semiconductor chip 330 and the wiring patterns 322 and 323 is increased, and the inductance component thereof is increased.
[0011]
On the other hand, high voltage semiconductor elements such as IGBTs provided on the semiconductor chip have the following problems.
That is, in a conventional high voltage semiconductor device such as an IGBT, when the temperature of the device rises by passing a large current and reaches a high temperature such as 150 ° C., the device is destroyed due to the temperature rise and operates. There was a problem of disappearing.
[0012]
In order to solve this problem, conventionally, a method for detecting such a temperature rise and feeding back the detection result to the element has been known. According to this method, when the element temperature reaches a high temperature, the detection result of the temperature rise is fed back to the element and the switch of the element is controlled to protect the high voltage semiconductor element.
[0013]
In such a conventional method, it is necessary to separately provide a protection circuit for monitoring the element temperature and performing feedback outside the high voltage semiconductor element. This protection circuit always passes a current to measure the element temperature, a voltage value generated by this current, that is, a temperature detection circuit that monitors the element temperature, and controls the element switch when the element temperature rises to control the element A feedback circuit for sending a feedback signal to the element to protect the device.
[0014]
FIG. 24 is a cross-sectional view showing an element structure used in a temperature detection circuit in such a conventional protection circuit. As shown in FIG. 24, a deposited film such as polysilicon is formed on a semiconductor substrate 241 on which a high voltage semiconductor element such as IGBT is formed via an insulating film 242, and a plurality of diodes are formed on the deposited film. They are formed so as to be arranged in series with each other. Reference numeral 243 denotes a p-type anode region, and 244 denotes an n-type cathode region, and these regions are alternately arranged with each other. Further, an anode electrode 245a is formed on the p-type anode region 243, and the connection electrodes 245b and 245c are sequentially arranged between the n-type cathode region and the p-type anode region from the side closer to the anode electrode 245a. 245d is formed, and a cathode electrode 245e is formed on the n-type cathode region 244. The anode electrode 245a and the cathode electrode 245e are electrically connected to each other via a constant current source (external DC power source) 246, and a constant DC current always flows between the anode electrode 245a and the cathode electrode 245e. The voltage value between the anode electrode 245a and the cathode electrode 245e is monitored, and feedback for element protection is performed according to the voltage value.
[0015]
Feedback to the high voltage semiconductor device using such a diode is performed as follows. FIG. 25 is a characteristic diagram showing the on-current-voltage characteristics of the diode. As shown in this figure, when the temperature of the diode rises (for example, rises from 25 ° C. to 125 ° C.), a constant current flows through the diode. In this case, the voltage value appearing at the diode decreases. Therefore, when the element temperature of the high withstand voltage semiconductor element rises rapidly, the element temperature of the diode provided adjacently also rises, and the voltage value appearing in the diode decreases. By monitoring the voltage value, the temperature of the element is detected, and feedback for protecting the element is performed according to the detection result to control the switch of the element, thereby protecting the high voltage semiconductor element.
[0016]
However, since the protection circuit is provided outside the high-voltage semiconductor element and uses control from such an external circuit, it is difficult to quickly and accurately respond to the temperature rise of the element, and there is a time lag. . Therefore, it is impossible to cope with an instantaneous rise in the element temperature, and the element cannot be sufficiently protected. There is also a problem that power consumption increases because a constant current always flows through the diode.
[0017]
[Problems to be solved by the invention]
As described above, in the conventional high breakdown voltage semiconductor device and semiconductor module, there is a possibility that a defective chip may be mixed and there is a problem that the manufacturing yield and reliability of the module are lowered. Furthermore, it is difficult to reduce the size of the module and to reduce the inductance of the interchip wiring.
[0018]
Further, in the conventional high voltage semiconductor device, a protection circuit is provided outside the high voltage semiconductor element in order to prevent element destruction when the element temperature reaches a high temperature. It was impossible to cope with it, and the device could not be sufficiently protected.
[0019]
As described above, the conventional high breakdown voltage semiconductor device and semiconductor module have problems to be solved in terms of reliability, performance, and the like.
The present invention has been made in view of such circumstances, and an object thereof is to provide a semiconductor device and a semiconductor module that are excellent in terms of reliability, performance, and the like.
[0020]
[Means for Solving the Problems]
In order to solve the above-described problems, a first aspect of the present invention is a semiconductor substrate, a high voltage semiconductor element and a junction termination region provided on the semiconductor substrate, and an outer peripheral portion of the semiconductor substrate covering the junction termination region. An insulating frame provided, and provided on the insulating frame; Electrically connected to the electrode of the high voltage semiconductor element A semiconductor device comprising a conductive film having a wiring pattern is provided.
[0021]
The second of the present invention is In the first invention, the conductive film has a circuit component. A semiconductor device is provided.
[0026]
A third aspect of the present invention includes a wiring board and a semiconductor device provided on the wiring board. The semiconductor device includes a high voltage semiconductor element and a junction termination region provided on the semiconductor substrate, and the junction. An insulating frame provided on an outer peripheral portion of the semiconductor substrate so as to cover a termination region, and the electrode of the high withstand voltage semiconductor element and the electrode of the wiring substrate are electrically connected via the insulating frame. A semiconductor module is provided.
[0027]
Still further, a fourth aspect of the present invention includes a wiring board and a plurality of semiconductor devices arranged on the wiring board, each of the plurality of semiconductor devices having a high breakdown voltage provided on the semiconductor substrate. A semiconductor element and a junction termination region; and an insulating frame provided on an outer peripheral portion of the semiconductor substrate so as to cover the junction termination region, and the electrode of the high breakdown voltage semiconductor element and the electrode of the wiring substrate are insulated from each other Provided is a semiconductor module characterized in that it is electrically connected via a conductive frame.
[0028]
In the third and fourth aspects of the present invention, it is desirable to have the following configuration. (1) The electrode of the high voltage semiconductor element and the electrode of the wiring board are electrically connected by a bonding wire.
[0029]
(2) A conductive film is provided on the insulating frame, and the electrode of the high voltage semiconductor element and the electrode of the wiring board are electrically connected through the conductive film.
(3) A conductive plate for electrically connecting a conductive film provided on each insulating frame is provided in contact with the conductive film in an adjacent semiconductor device among the plurality of semiconductor devices.
[0030]
(4) The electrode of the high voltage semiconductor element and the conductive film are electrically connected by a bonding wire.
(5) The electrode of the high withstand voltage semiconductor element is pulled out to a position on the upper surface of the insulating frame by a conductive pin or block member, and the insulating frame between adjacent semiconductor devices among the plurality of semiconductor devices. It is electrically connected to each other through a conductive plate provided on the top.
[0031]
(6) An insulating or semi-insulating first film is formed between the semiconductor substrate and the insulating frame so as to cover the surface of the semiconductor substrate, and an opening is formed in the first film. The electrode of the high breakdown voltage semiconductor element and the electrode of the junction termination region are formed from the bottom of the opening to the first film.
[0032]
(7) An insulating second film is formed between the first film and the insulating frame.
(8) The second film is formed so as to cover an outer peripheral end portion of the semiconductor substrate.
[0033]
(9) The second film is formed to cover the first film, the electrode of the high breakdown voltage semiconductor element, and the electrode of the junction termination region, and the upper surface thereof is formed flat.
[0034]
(10) The insulating frame is made of resin.
(11) The resin is a resin selected from silicone and polyetherimide.
[0035]
According to the first to fourth aspects of the present invention described above, since the semiconductor substrate (semiconductor chip) is protected from creeping discharge at the junction termination portion by the insulating frame, prior to mounting on the wiring substrate (module substrate). It is possible to carry out high voltage application tests such as semiconductor substrate withstand voltage test, shut-off test (maximum rated voltage test of each semiconductor substrate, switching test when high voltage is applied, etc.) It is possible to extract / exclude in advance, such as defectives and defective maximum interrupting currents).
[0036]
Further, the use of the insulating frame can prevent the outer peripheral portion of the semiconductor substrate from being damaged when mounted on the wiring substrate. Furthermore, it is possible to prevent a decrease in the withstand voltage due to the bonding wire approaching or contacting the substrate potential electrode on the outermost periphery of the semiconductor substrate or the collector wiring pattern on the substrate. Furthermore, the insulating frame can also be used for positioning when arranging a plurality of semiconductor substrates on a wiring substrate.
[0037]
In addition, a conductive film such as an emitter wiring pattern or a gate wiring pattern is formed on the insulating frame, and before mounting on the wiring substrate, electrodes (emitter electrode, gate electrode, etc.) of each semiconductor substrate and the conductive film By connecting the two by bonding, it becomes possible to eliminate the need for bonding work on the wiring board. By performing the defective chip extraction operation on each bonded semiconductor substrate, it is possible to prevent the element from being destroyed at the bonding stage, and to further improve the module manufacturing yield.
[0038]
Furthermore, by connecting a plurality of conductive films (emitter wiring pattern, gate wiring pattern, etc.) on the insulating frame on the insulating frame, the emitter wiring pattern, gate wiring pattern, etc. on the module substrate become unnecessary. The module can be downsized. Furthermore, the bonding wire length to each semiconductor substrate can be reduced and low inductance connection can be performed, and uniform operation between parallel chips can be realized.
[0047]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of a semiconductor device and a semiconductor module of the present invention will be described in detail with reference to the drawings and reference examples.
Reference Example FIG. 1 is a sectional view showing the structure of a semiconductor device in this reference example. 2 is a plan view showing a structure of a semiconductor module using the semiconductor device of FIG. 1, and FIG. 3 is a cross-sectional view showing a cross section taken along line AA ′ of the semiconductor module shown in FIG.
[0048]
As shown in FIG. − N consisting of mold substrate − An n-type buffer layer 2 and p + Type collector layer 3 is formed sequentially, n − A p-type base layer 4 is selectively formed on the other surface of the p-type base layer 1. + A mold source layer 5 is selectively formed.
[0049]
P + A collector electrode 6 is formed on the surface of the type collector layer 3, and the p-type base layer 4 and n + An emitter electrode 7 is formed across the mold source layer 5. And n + Type source layer 5 and n − A gate electrode 8 is formed on the surface of the p-type base layer 4 between the p-type base layer 1 and a gate insulating film 9a. An insulating film 9b is formed on the gate electrode 8, and the above-described emitter electrode 7 is formed on the insulating film 9b. As described above, the IGBT is provided on the semiconductor substrate (chip) 30 as a high breakdown voltage semiconductor element.
[0050]
A passivation film 9b ′ made of an insulating film (silicon oxide film or the like) or a high resistance film (semi-insulating polycrystalline silicon film or the like) is formed on the terminal portion surface of the semiconductor chip 30 provided with the IGBT. One end of the passivation film 9 b ′ is connected to the terminal portion of the p-type base layer 4, and the other end (chip outermost periphery) is n via a ring-shaped electrode (substrate potential ring) 10 having a substrate potential. + It is connected to the mold stopper layer 11 and held at the substrate potential. Here, an insulating film (silicon oxide film or the like) and a high resistance film (semi-insulating polycrystalline silicon film or the like) may be formed in this order from the lower layer, and the high resistance film serves as the passivation film 9b ′ as described above. Electrical connection may be made. Electrodes 10 and n + The mold stopper layer 11 serves to prevent the depletion layer at the end portion from extending to the chip end and decreasing the breakdown voltage. Furthermore, an electric field relaxation structure such as a RESURF layer or a guard ring layer is often added to the surface of the semiconductor substrate on which the passivation film 9b ′ is formed in order to strengthen the high breakdown voltage structure.
[0051]
Further, as shown in FIG. 1, an insulating adhesive layer 32 such as silicone or polyimide is formed so as to cover the passivation film 9 b ′ and one end of the emitter electrode 7 and the electrode 10. An insulating chip frame 31 is attached to the outer periphery of the semiconductor chip 30. As a result, the chip frame 31 has a structure that covers the junction termination portion of the semiconductor chip 30. The chip frame 31 further extends to cover the side surface of the semiconductor chip 30 via the adhesive layer 32, and completely covers the outer peripheral end of the semiconductor chip 30.
[0052]
The chip frame 31 is molded from an insulating resin selected from silicone, polyetherimide, and the like, and the size thereof satisfies the space creepage distance according to the maximum rated voltage of the chip. Here, it is also possible to use a composite containing the resin material and glass fiber as the insulating resin, and it is particularly preferable to use a composite containing polyetherimide and glass fiber.
[0053]
A plurality of the semiconductor chips 30 described above are mounted and bonded on the wiring pattern of the module substrate with the chip frame 31 mounted so as to cover the junction termination portion. 2 and 3 are schematic views showing the structure of the semiconductor module. 2 is a plan view of the semiconductor module, and FIG. 3 is a cross-sectional view taken along line AA ′ in FIG.
[0054]
As shown in FIGS. 2 and 3, a plurality of semiconductor chips 30 provided with high voltage semiconductor elements such as IGBTs described in FIG. 1 are mounted on the module substrate 20 in parallel connection. A first main electrode (collector electrode, corresponding to 6 in FIG. 1) formed on the first main surface of the semiconductor chip 30 is a first wiring pattern (collector wiring pattern) 21 on the module substrate 20. It is mounted by soldering.
[0055]
A second main electrode (emitter electrode; corresponding to 7 in FIG. 1) and a control electrode (gate electrode; corresponding to 8 in FIG. 1) on the second main surface are respectively provided on the module substrate 20. The second wiring pattern (emitter wiring pattern) 22 and the third wiring pattern (gate wiring pattern) 23 are connected by bonding wires 24a and 25a, respectively. The bonding wires 24 a and 25 a are provided so as to straddle the chip frame 31.
[0056]
The first, second, and third wiring patterns 21, 22, and 23 are each provided with a collector electrode lead portion 26a, an emitter electrode lead portion 27a, and a gate electrode lead portion 28a. Electrical connection to is made.
[0057]
According to the semiconductor chip 30 of the reference example and the semiconductor module using the semiconductor chip 30 described above, since the semiconductor chip 30 is protected from creeping discharge at the junction termination portion by the chip frame 31 made of an insulating resin, prior to mounting. It is possible to perform a high voltage application test such as a withstand voltage test or a cut-off test of a semiconductor chip, and a defective chip can be extracted and excluded in advance. The test jig includes a pressure contact device such as a spring structure or a hydraulic device in order to connect each electrode of the semiconductor chip and the test circuit.
[0058]
Further, by using the chip frame 31 of this reference example, it is possible to prevent the chip outer peripheral portion from being damaged during chip mounting. Furthermore, it is possible to prevent a decrease in the withstand voltage due to the bonding wire approaching the substrate potential ring 10 on the outermost periphery of the chip and the collector wiring pattern 21 on the substrate. In this embodiment, long-term reliability can be improved by sealing with a gel-like passivation agent (not shown). Furthermore, the chip frame 31 can also be used for positioning when a plurality of semiconductor chips 30 are arranged on the module substrate 20.
[0059]
FIG. 4 is a cross-sectional view showing a modified example of the structure of the semiconductor device in the above-described reference example. The same parts as those in FIG. 1 are denoted by the same reference numerals and detailed description thereof is omitted. As shown in FIG. 4, a coating type frame 33 is used as a chip frame instead of the chip frame 31. That is, in addition to mounting the chip frame 31 to the semiconductor chip 30 with the adhesive layer 32, an insulating resin selected from silicone, polyetherimide, or the like is used so as to satisfy the space creepage distance according to the maximum rated voltage of the chip. It is also possible to apply to the bonding end portion of the chip 30 or to this portion and the outer peripheral end portion. This modification can provide the same effects as those of the above-described embodiment, and it is possible to easily provide a chip frame on a semiconductor chip without using an adhesive. In addition, it is also possible to use the composite_body | complex containing the said resin material and glass fiber as said insulating resin, and it is preferable to use especially the composite_body | complex containing polyetherimide and glass fiber.
[0060]
(First Embodiment) FIG. 5 is a perspective view showing the structure of a semiconductor device according to the first embodiment of the present invention. FIG. 6 is a plan view showing the structure of a semiconductor module using the semiconductor device of FIG. The same parts as those in FIGS. 1, 2, and 3 are denoted by the same reference numerals, and detailed description thereof is omitted.
[0061]
As shown in FIG. 5A, a chip frame 31 is mounted on the semiconductor chip 30 on which the IGBT is formed, and an emitter wiring pattern 22 ′ and a gate wiring pattern 23 ′ are provided on the upper surface of the chip frame 31. It has been. The emitter wiring pattern 22 ′ and the gate wiring pattern 23 ′ are connected to the emitter electrode 7 and the gate electrode 8 on the semiconductor chip 30 by bonding wires 24b and 25b, respectively.
[0062]
Further, it is possible to provide circuit components (resistors, capacitors, etc.) other than the wiring pattern on the upper surface of the chip frame 31. For example, as shown in FIG. 5 (b), 23a 'is provided in addition to 23' as a gate wiring pattern, the wiring pattern 23a 'and the gate electrode 8 are connected by a bonding wire 25b', and further the gate A gate resistor 23b ′ can be provided between the wiring patterns 23 ′ and 23a ′.
[0063]
According to the present embodiment, since defective chips can be selected after bonding to the semiconductor chip 30, defective chips destroyed by bonding can be extracted, and the module manufacturing yield can be further improved compared to the first embodiment. Is possible.
[0064]
A plurality of semiconductor chips 30 that have undergone the bonding process are mounted in parallel on the module substrate 20 as shown in FIG. Each semiconductor chip 30 is mounted on the module substrate 20 so that the sides of the chip frame 31 are in close contact with each other. In the present embodiment, the emitter wiring pattern 22 and the gate wiring pattern 23 on the module substrate 20 are respectively connected to the emitter wiring pattern 22 ′ and the gate wiring pattern 23 ′ on the chip frame 31 by bonding wires 24c and 25c. ing.
[0065]
As described above, when the emitter electrode 7 and the gate electrode 8 on the semiconductor chip 30 are connected to the emitter wiring pattern 22 and the gate wiring pattern 23 on the module substrate 20, respectively, the emitter wiring pattern 22 'on the chip frame 31 and If the connection is made via the gate wiring pattern 23 ', compared to the case where the bonding wires 24a and 25a are provided directly across the chip frame 31 between them as in the first embodiment, The connection by the bonding wire can be reliably performed, and the manufacturing yield of the bonding process can be improved. In addition, the semiconductor module can be miniaturized.
[0066]
(Second Embodiment) FIG. 7 is a plan view showing the structure of a semiconductor module according to a second embodiment of the present invention. The same parts as those in FIGS. 1 to 6 are denoted by the same reference numerals, and detailed description thereof is omitted.
[0067]
As shown in FIG. 7, only the collector wiring pattern 21 is formed on the module substrate 20, and a plurality of semiconductor chips 30 are mounted on the collector wiring pattern 21 in parallel connection. Each semiconductor chip 30 is mounted on the collector wiring pattern 21 so that the sides of the chip frame 31 are in close contact with each other.
[0068]
The emitter wiring patterns 22 ′ on these chip frames 31 are connected by metal plates 51 between adjacent semiconductor chips 30. Similarly, the gate wiring pattern 23 ′ on the chip frame 31 is connected between the adjacent chip frames 31 by a metal plate 52. The collector wiring pattern 21, the metal plate 51, and the metal plate 52 are respectively provided with a collector electrode lead portion 26b, an emitter electrode lead portion 27b, and a gate electrode lead portion 28b, and these lead portions provide electrical connection to external devices. Has been done.
[0069]
According to the semiconductor module according to the present embodiment, the emitter wiring pattern and the gate wiring pattern on the chip frame 31 are connected on the chip frame 31 between the adjacent semiconductor chips 30, respectively. The gate wiring pattern becomes unnecessary, the module substrate area can be reduced, and the semiconductor module can be miniaturized. In addition, the length of the bonding wire from each semiconductor chip 30 can be reduced, thereby enabling low-inductance connection. Therefore, a uniform operation can be realized between the semiconductor chips connected in parallel, and a stable switching operation can be performed.
[0070]
(Third Embodiment) FIG. 8 is a plan view showing the structure of a semiconductor module according to a third embodiment of the present invention. The same parts as those in FIGS. 1 to 6 are denoted by the same reference numerals, and detailed description thereof is omitted.
[0071]
As shown in FIG. 8, only the collector wiring pattern 21 'is formed on the module substrate 20, and a plurality of semiconductor chips (IGBT chips) 30 are mounted in parallel on the collector wiring pattern 21'. In addition, a plurality of FWD (free wheel diode) semiconductor chips (FRD (First Recovery Diode) chips) 30 ′ are mounted in parallel to the IGBT chip 30 so that the conduction direction is reversed. A chip frame 31 ′ is also mounted on the FWD semiconductor chip 30 ′. Specifically, four IGBT chips 30 and two FRD chips 30 ′ are mounted, and these semiconductor chips 30 and 30 ′ bring the sides of the chip frames 31 and 31 ′ into close contact with each other. In this way, they are mounted on the collector wiring pattern 21 ′ accurately arranged.
[0072]
An anode wiring pattern 29 is provided on the chip frame 31 ′ mounted on the FRD semiconductor chip 30 ′. It is not necessary to provide the gate wiring pattern 23 'on the chip frame 31'. The anode wiring pattern 29 is connected to the anode electrode on the FRD by a bonding wire 24d, while the FRD cathode electrode provided on the back surface of the FRD chip 30 'is the collector wiring pattern 21' on the module substrate 20. It is soldered to.
[0073]
The emitter wiring pattern 22 ′ on the chip frame 31 and the anode wiring pattern 29 on the chip frame 31 ′ are connected by a metal plate 53 between the adjacent semiconductor chips 30 and 30 ′. Similarly, the gate wiring pattern 23 ′ on the chip frame 31 is connected between the adjacent chip frames 31 by metal plates 54 a and 54 b. The collector wiring pattern 21 ', the metal plate 53, and the metal plates 54a and 54b are respectively provided with a collector electrode lead portion 26c, an emitter electrode lead portion 27c, and a gate electrode lead portion 28c. Connection has been made. In this way, the reverse conducting IGBT can be configured compactly and can be easily applied to an inverter circuit or the like.
[0074]
Reference Example FIG. 9 is a schematic diagram showing the structure of a semiconductor module and a semiconductor chip of a reference example. 9A is a plan view showing the structure of the semiconductor module, and FIG. 9B is a perspective view showing the structure of one semiconductor chip (IGBT chip) mounted on the semiconductor module of FIG. 9A. The same parts as those in FIGS. 1 to 6 are denoted by the same reference numerals, and detailed description thereof is omitted.
[0075]
As shown in FIG. 9B, in the IGBT chip 30 of this reference example, no wiring pattern is formed on the chip frames 31 and 31 ′, and no bonding connection is used. Metal blocks 57 and pins 58 are soldered to the IGBT electrodes formed on each chip of the IGBT chip 30. In this reference example, the metal block 57 is connected to the IGBT emitter electrode, and the metal pin 58 is connected to the gate electrode.
[0076]
As shown in FIG. 9A, the IGBT chip 30 is mounted on the module substrate 20 on which only the collector wiring pattern 21 ′ is formed. In the present embodiment, similarly to the third embodiment, a 4-chip IGBT chip 30 is mounted in parallel on the collector wiring pattern 21 ′, and a 2-chip FRD chip 30 ′ is connected to the IGBT chip 30. It is mounted in reverse parallel connection.
[0077]
Metal plates 55 and 56 are soldered to the metal blocks 57 and pins 58 of the four IGBT chips 30, respectively, on the upper surfaces of the chip frames 31 and 31 'mounted on the IGBT chip 30 and the FRD chip 30', respectively. Connected by attaching.
[0078]
Similarly, the anode electrode on the FRD chip 30 ′ is provided with a metal block (not shown) while maintaining electrical connection with the electrode. The metal plate 55 described above is also electrically connected to the metal block of the FRD chip 30 '.
[0079]
With the metal plates 55 and 56, the four IGBT chips 30 are connected in parallel to each other, and two FRD chips 30 ′ are connected in reverse parallel to these IGBT chips 30.
[0080]
Further, the collector wiring pattern 21 'and the metal plates 55 and 56 are respectively provided with a collector electrode lead portion 26d, an emitter electrode lead portion 27d, and a gate electrode lead portion 28d. A connection is being made. In this case, since bonding connection is not used, low-inductance connection is possible, and uniform operation between parallel-connected semiconductor chips can be realized. In this way, a high-performance reverse conducting IGBT can be configured compactly, and can be easily applied to an inverter circuit or the like.
[0081]
As described above, the IGBT is described as an example in the first to third embodiments. However, the present invention is not limited to the IGBT but can be applied to modules of other semiconductor elements such as a high breakdown voltage MOSFET and IEGT. Further, the gate shape of the semiconductor element and the electric field relaxation structure of the junction termination portion can be applied without being limited to the above embodiment. In addition, various modifications can be made without departing from the spirit of the present invention.
[0082]
Next, a semiconductor device for preventing element destruction due to high temperature in the high voltage semiconductor device will be described.
(First reference example) FIG. 10 relates to a semiconductor device. First reference example FIG. FIG. 12 is a cross-sectional view showing the element structure.
[0083]
As shown in FIG. 10, a semiconductor device includes a gate drive type power element 101 having a collector electrode, an emitter electrode, and a gate electrode, a protective diode 102 and a field effect transistor (n-channel type) connected to the power element 101. MOSFET) 104 and a resistor 103 connected in series to the protective diode 102. In FIG. 10, G is a gate electrode terminal, E is an emitter electrode terminal, and C is a collector electrode terminal.
[0084]
The cathode electrode of the protective diode 102 and the drain electrode of the n-channel MOSFET 104 are connected to the gate electrode of the power element 101, and the source electrode of the n-channel MOSFET 104 is connected to the emitter electrode of the power element 101. . The anode electrode of the protective diode 102 is connected to the emitter electrode of the power element 101 via the resistor 103 connected in series. The anode electrode is also connected to the gate electrode of the n-channel MOSFET 104.
[0085]
Next, the principle of element protection operation in the semiconductor device shown in FIG. 10 will be described. FIG. 11 is a characteristic diagram showing the reverse current-voltage characteristic of the protective diode for explaining the principle of the element protection operation.
[0086]
In FIG. 11, line A shows the characteristics of the protective diode at a low temperature (room temperature), and line B shows the characteristics of the protective diode at a high temperature (eg, 100 ° C. or higher). As shown in FIG. 11, only a small leakage current (eg, (100 μA)) flows through the protective diode at a low temperature (room temperature), but a large current (eg, (10 mA) at 125 ° C.) flows at a high temperature. .
[0087]
Therefore, when the gate drive type power element 101 is turned on and the amount of heat generated in the element increases and the element temperature rapidly rises, the current flowing through the protective diode 102 increases rapidly. As a result, the current flowing through the resistor 103 connected in series with the protective diode 102 also rapidly increases, the potential drop increases at this portion, and a sufficiently positive voltage is applied to the gate electrode of the n-channel MOSFET 104. The Rukoto.
[0088]
As a result, the n-channel MOSFET 104 is turned on, so that the gate electrode and the emitter electrode of the power element 101 are short-circuited (that is, the gate voltage is reduced), and the power element 101 is turned off. It becomes. Therefore, the generation of heat in the power element 101 is suppressed, and it becomes possible to prevent the power element 101 from being destroyed by heat in advance.
[0089]
FIG. 12 is a cross-sectional view showing an element structure when the protection diode 102 and the n-channel MOSFET 104 described above are formed on the same semiconductor substrate as the gate drive type power element 101. The protective diode 102 for detecting the temperature is preferably provided close to the power element 101. However, in order not to reduce the effective area of the power element 101, the protection diode 102 is not provided in the main element portion (power element forming portion). It is formed by using a joining terminal portion for securing. Similarly, the n-channel MOSFET 104 is formed using this junction termination.
[0090]
As shown in FIG. − The p-type regions 112 and 114 are selectively formed on the surface of the semiconductor substrate 111, the protection diode 102 is provided in the p-type region (anode region) 112, and the n-channel MOSFET 104 is provided in the p-type region 114. Are formed respectively.
[0091]
That is, the anode region 112 has n on its surface. + A cathode region 113 of a mold is selectively formed, and an anode electrode 117 and a cathode region 118 are provided in the anode region 112 and the cathode region 113, respectively.
[0092]
On the other hand, the p-type region 114 has n on its surface. + A source region 116 and a drain region 115 of a type are selectively formed, and a gate electrode 120 is provided on the surface of the p-type region 114 between the source region 116 and the drain region 115 via a gate insulating film 121. . A source electrode 122 is provided so as to straddle the source region 116 and the p-type region 114, and a drain electrode 119 is provided in the drain region 115.
[0093]
The cathode electrode 118 of the protective diode 102 and the drain electrode 119 of the n-channel MOSFET 104 are connected to the gate electrode of the power element 101, and the source electrode of the n-channel MOSFET 104 is connected to the emitter electrode of the power element 101. Furthermore, the anode electrode 117 of the protective diode 102 is connected to the emitter electrode of the power element 101 via the resistor 103 connected in series. The anode electrode 117 is also connected to the gate electrode 120 of the n-channel MOSFET 104. Yes.
[0094]
(Second reference example) FIG. Second reference example for a semiconductor device FIG. First reference example The difference from what has been described in the above is that a bipolar transistor 105 is used instead of the MOSFET 104 as a control element. That is, as shown in FIG. 13, the cathode electrode of the protective diode 102 and the collector electrode of the bipolar transistor 105 are connected to the gate electrode of the power element 101, and the emitter electrode of the bipolar transistor 105 is connected to the power element 101. Connected to the emitter electrode. The anode electrode of the protective diode 102 is connected to the base electrode of the bipolar transistor 105.
[0095]
The principle of element protection operation in the semiconductor device shown in FIG. 13 will be described. When the gate drive type power element 101 is turned on and the amount of heat generated in the element increases and the element temperature rapidly rises, the current flowing through the protective diode 102 increases rapidly. As a result, the value of the current flowing into the base electrode of the bipolar transistor 105 also suddenly increases and the bipolar transistor 105 is turned on, so that the gate electrode and the emitter electrode of the power element 101 are short-circuited (ie, , The gate voltage is reduced), and the power element 101 is turned off. Therefore, the generation of heat in the power element 101 is suppressed, and it becomes possible to prevent the power element 101 from being destroyed by heat in advance.
[0096]
in this way, Since control is performed using the leakage current of the protective diode 102 as it is as the base current of the bipolar transistor 105, First reference example The resistor 103 shown in FIG. 6 can be omitted, and the configuration can be simplified. In addition, the bipolar transistor 105 has the same temperature characteristics as the protection diode 102, and is easily turned on as the element temperature increases. Therefore, the high voltage semiconductor device can be protected more easily and reliably.
[0097]
FIG. Second reference example It is sectional drawing at the time of forming all the protection circuits in the same semiconductor substrate as a power element. The same parts as those in FIG. 12 are denoted by the same reference numerals, and detailed description thereof is omitted. As shown in FIG. 14, the protective diode 102 and the bipolar transistor 105 described above are formed on the same semiconductor substrate as the gate drive type power element 101. The protective diode 102 (and the bipolar transistor 105 if possible) is preferably provided close to the power element 101. However, in order not to reduce the effective area of the power element 101, the main element portion (the portion where the power element is formed) is provided. ) And is formed using a junction termination portion for securing a withstand voltage. Similarly, the bipolar transistor 105 is formed using this junction termination.
[0098]
As shown in FIG. − In addition to the p-type region (anode region) 112, a p-type region (base region) 124 is selectively formed on the surface of the semiconductor substrate 111, and the bipolar transistor 105 is formed in the p-type region 124. ing.
[0099]
That is, the base region 124 has n on its surface. + A type emitter region 125 and a collector region 123 are selectively formed, and an emitter electrode 128 and a collector electrode 126 are provided in the emitter region 125 and the collector region 123, respectively. A base electrode 127 is provided on the surface of the base region 124 between the emitter region 125 and the collector region 123.
[0100]
Further, the cathode electrode 118 of the protective diode 102 and the collector electrode 126 of the bipolar transistor 105 are connected to the gate electrode of the power element 101, and the emitter electrode 128 of the bipolar transistor 105 is connected to the emitter electrode of the power element 101. Has been. The anode electrode 117 of the protective diode 102 is connected to the base electrode 127 of the bipolar transistor 105.
[0101]
FIG. Reference example It is sectional drawing which shows the modification of the element structure in. The same parts as those shown in FIG. As shown in FIG. 15, the p-type region (anode region) 112 and the p-type region (base region) 124 are combined to form one p-type region 110a. With such a configuration, a more integrated device can be manufactured by a simpler process.
[0102]
The p-type region 110a in FIG. 15 has a higher concentration of p than the p-type region 110a in the region below the cathode region 113 and the collector region 123. + A mold region 110a 'is formed. This p + The mold region 110 a ′ extends from the lower layer region of the cathode region 113 to the lower layer region between the emitter region 125 and the collector region 123. With this configuration, the leakage current of the protective diode 102 is p + It is possible to efficiently reach the p-type region 110a (base region) between the emitter region 125 and the collector region 123 through the mold region 110a ′, and an efficient element protection operation can be achieved.
[0103]
Further, even when the collector region 123 is divided into a plurality of parts and the leakage current of the protective diode 102 flows between the collector regions 123, the efficiency of reaching the base region of the leakage current can be improved. It is possible to ensure an efficient element protection operation.
[0104]
FIG. Reference example It is sectional drawing which shows the other modification of the element structure in. The same parts as those shown in FIG. As shown in FIG. 16, the p-type region (base region) 110b and the p-type region (anode region) 110c are formed in contact with each other. These p-type regions 110b and 110c are each formed with a desired p-type impurity concentration suitable for device operation.
[0105]
As a method of forming the p-type regions 110b and 110c, for example, double diffusion of p-type impurities can be used.
In the embodiment of FIG. 16 as well, in the same manner as the embodiment of FIG. + A region corresponding to the mold region 110a ′ can be provided, or the collector region 123 can be divided into a plurality of parts. In this case as well, an efficient element protection operation can be achieved.
[0106]
(Third reference example) FIG. 17 relates to a semiconductor device. Third reference example FIG. First reference example The difference from that described in FIG. 4 is that a thyristor 106 is used instead of the MOSFET 104 as a control element. That is, as shown in FIG. 17, the cathode electrode of the protective diode 102 and the anode electrode of the thyristor 106 are connected to the gate electrode of the power element 101, and the cathode electrode of the thyristor 106 is the emitter electrode of the power element 101. It is connected to the. Further, the anode electrode of the protective diode 102 is connected to the base electrode of the thyristor 106.
[0107]
The principle of element protection operation in the semiconductor device shown in FIG. 17 will be described. When the gate drive type power element 101 is turned on and the amount of heat generated in the element increases and the element temperature rapidly rises, the current flowing through the protective diode 102 increases rapidly. As a result, the value of the current flowing into the base electrode of the thyristor 106 also suddenly increases and the thyristor 106 is turned on, so that the gate electrode and the emitter electrode of the power element 101 are short-circuited (that is, the gate As the voltage decreases, the power element 101 is turned off. Therefore, the generation of heat in the power element 101 is suppressed, and it becomes possible to prevent the power element 101 from being destroyed by heat in advance.
[0108]
this Reference example Since the control is performed using the leakage current of the protective diode 102 as it is as the base current of the thyristor 106, the resistor 103 shown in the second reference example can be omitted as in the second reference example. It is possible to simplify the configuration. The thyristor 106 has temperature characteristics similar to those of the protective diode 102, and is easily turned on as the element temperature increases. Therefore, the high voltage semiconductor device can be protected more easily and reliably.
[0109]
Furthermore this Reference example Then, when the element temperature rises, the power element 101 is turned off by turning on the thyristor 106. However, once the thyristor 106 is turned on, the gate voltage is made negative by applying an external voltage. Keep it on until you do. Therefore, the power element 101 can be kept off and not returned to the on state, and the element can be more reliably protected when the element temperature is high.
[0110]
FIG. Third reference example It is sectional drawing at the time of forming all the protection circuits in the same semiconductor substrate as a power element. The same parts as those in FIG. 12 are denoted by the same reference numerals, and detailed description thereof is omitted. As shown in FIG. 18, the protective diode 102 and the thyristor 106 described above are formed on the same semiconductor substrate as the gate drive type power element 101. The protective diode 102 (and the thyristor 106 if possible) is preferably provided close to the power element 101. However, in order not to reduce the effective area of the power element 101, the main element portion (the portion where the power element is formed) is provided. Is formed using a junction termination portion for ensuring a withstand voltage. Similarly, the thyristor 106 is also formed using this junction termination.
[0111]
As shown in FIG. − In addition to the p-type region (anode region) 112, a p-type region (p-type base region) 129 is selectively formed on the surface of the semiconductor substrate 111, and a thyristor 106 is formed in the p-type region 129. Is formed.
[0112]
That is, an n-type base region 131 is selectively formed on the surface of the p-type base region 129, and a p-type anode region 132 is selectively formed on the surface of the n-type base region 131. Has been. An n-type cathode region 130 is formed on the surface of the p-type base region 129 so as to be separated from the n-type base region 131. An anode electrode 134 and a cathode electrode 133 are provided in the p-type anode region 132 and the n-type cathode region 130, respectively. A base electrode 135 is provided on the surface of the p-type base region 129 between the n-type base region 131 and the n-type cathode region 130.
[0113]
Further, the cathode electrode 118 of the protective diode 102 and the anode electrode 134 of the thyristor 106 are connected to the gate electrode of the power element 101, and the cathode electrode 133 of the thyristor 106 is connected to the emitter electrode of the power element 101. Yes. The anode electrode 117 of the protective diode 102 is connected to the base electrode 135 (electrode on the p-type base region 129) of the thyristor 106.
[0114]
Figure 19 shows this Reference example It is sectional drawing which shows the modification of the element structure in. The same parts as those shown in FIG. As shown in FIG. 19, the p-type region (anode region) 112 and the p-type region (p-type base region) 129 are combined into one p-type region 110d. With such a configuration, a more integrated device can be manufactured by a simpler process.
[0115]
The p-type region 110d in FIG. 19 has a higher concentration of p than the p-type region 110d in the region below the cathode region 113 and the cathode region 130. + A mold region 110d 'is formed. This p + The mold region 110 d ′ extends from the lower layer region of the cathode region 113 to the lower layer region between the cathode region 130 and the base region 131. With this configuration, the leakage current of the protective diode 102 is p + It is possible to efficiently reach the p-type region 110d (base region) between the cathode region 130 and the base region 131 through the mold region 110d ′, and an efficient element protection operation can be achieved.
[0116]
Further, even if the cathode region 130 is divided into a plurality of parts and the leakage current of the protective diode 102 flows between the cathode regions 130, the efficiency of reaching the base region of the leakage current can be improved. It is possible to ensure an efficient element protection operation.
[0117]
Figure 20 shows this Reference example It is sectional drawing which shows the other modification of the element structure in. The same parts as those in FIG. 18 are denoted by the same reference numerals, and detailed description thereof is omitted. As shown in FIG. 20, the p-type region (p-type base region) 110e and the p-type region (anode region) 110f are formed in contact with each other. These p-type regions 110e and 110f are each formed with a desired p-type impurity concentration suitable for device operation. As a method for forming the p-type regions 110e and 110f, for example, double diffusion of p-type impurities can be used.
[0118]
Also in FIG. 20, similarly to FIG. 19, it is possible to provide a region corresponding to the high concentration p + -type region 110d ′, or to divide the collector region 130 into a plurality of parts. It is possible to perform element protection operation.
[0119]
(Fourth reference example) FIG. Reference examples for semiconductor devices FIG. FIG. 22 is a perspective view showing the structure of this reference example, and FIG. Reference example It is sectional drawing which shows the element structure in. The same parts as those in FIG. 10 are denoted by the same reference numerals.
[0120]
As shown in FIG. 21, the semiconductor device is divided into two parts P and Q. The part Q is fabricated on the same substrate as the high breakdown voltage semiconductor device (gate drive type power element 101). The portion is a portion different from the substrate on which the high voltage semiconductor device (gate drive type power element 101) is provided (for example, a module substrate on which wiring or the like is formed, a lid portion of a pressure contact package, the chip in the above-described embodiment) Frame).
[0121]
The portion Q is composed of a gate drive type power element 101 having a collector electrode, an emitter electrode, and a gate electrode, and a protective diode 102 connected to the power element 101. The cathode electrode of the protective diode 102 is connected to the gate electrode of the power element 101, and these gate electrode and cathode electrode can be connected to the outside through the electrode terminal G. The anode electrode of the protective diode 102 can be connected to the outside via the electrode terminal A.
[0122]
On the other hand, the portion P is composed of a field effect transistor (n-channel MOSFET) 104 and a resistor 103 connected to the field effect transistor 104. The gate electrode of the n-channel MOSFET 104 is connected to the source electrode of the MOSFET 104 via the resistor 103, and these gate electrode and source electrode can be connected to the outside via the electrode terminals A ′ and E ′, respectively. In addition, the drain electrode of the n-channel MOSFET 104 can be connected to the outside via an electrode terminal G ′.
[0123]
In the semiconductor device having the above configuration, the electrode terminal G ′, the electrode terminal A ′, and the electrode terminal E ′ of the P portion are connected to the electrode terminal G, the electrode terminal A, and the electrode terminal E of the Q portion, respectively. When connected, the circuit has the same configuration as that of the circuit shown in FIG.
[0124]
As described above, the semiconductor device is divided into two parts P and Q, the protective diode 102 is included in the part Q manufactured on the same substrate as the power element 101, and is separate from the substrate on which the power element 101 is provided. If the field effect transistor 104 is included in the portion P produced in the portion, the protective diode 102 is provided in the vicinity of the power element 101. It is possible to accurately detect the temperature and perform accurate and quick feedback to the power element 101, and to protect the power element 101 reliably.
[0125]
Furthermore, since the field effect transistor 104 that is not directly related to the detection of the element temperature is provided in a portion different from the substrate on which the power element 101 is provided, the power element 101 is not affected without affecting the detection of the element temperature. It is possible to reduce the overall size of the apparatus without reducing the effective area.
[0126]
Next, a case where a semiconductor device is mounted using a chip frame will be described. As shown in FIG. 22, a power element 101 and a protective diode 102 are formed on a semiconductor substrate (semiconductor chip) 201, and a chip frame 208 is formed on the outer periphery of the semiconductor substrate 201 as in the first embodiment. Is installed. The chip frame 208 covers the junction termination portion of the semiconductor substrate 201 in the same manner as in the first embodiment in order to improve the breakdown voltage yield when incorporated in the semiconductor substrate 201 module. Further, on the upper surface of the chip frame 208, a gate wiring pattern 207a, an anode wiring pattern 207b, an emitter wiring pattern 207c, a resistor 203, and an n-channel MOSFET 204 are provided.
[0127]
The gate wiring pattern 207a and the drain electrode of the n-channel MOSFET 204 are electrically connected by wiring. The gate electrode and the source electrode of the n-channel MOSFET 204 are connected to the anode wiring pattern 207b and the emitter wiring pattern 207c by wiring, respectively. Electrically connected. Further, the source electrode of the n-channel MOSFET 204 is electrically connected to the anode wiring pattern 207b through the resistor 203 by wiring.
Further, the cathode electrode (corresponding to 222 in FIG. 23) and the anode electrode (corresponding to 221 in FIG. 23) of the protective diode 102 of the semiconductor substrate 201 are respectively connected to the gate wiring pattern 207a and the anode by bonding wires 209a and 209b. It is electrically connected to the wiring pattern 207b. The emitter electrode (corresponding to 216 in FIG. 23) and the gate electrode (corresponding to 215 in FIG. 23) and the gate electrode (corresponding to 215 in FIG. 23) of the power element 101 of the semiconductor substrate 201 are respectively connected to the emitter wiring pattern 207c and the gate wiring by the bonding wires 209c and 209d. It is electrically connected to the pattern 207a. Note that a collector electrode 207 d of the power element 101 is provided on the back surface of the semiconductor substrate 201.
[0128]
On the other hand, as shown in FIG. − A type semiconductor layer 211 is provided, and a p-type region (p-type base region) 212 and a ring-shaped p-type region (anode region) 219 are selectively formed on the surface of the anode region 219. P on the outside − A mold RESURF layer (termination region) 223 is formed. The p-type base region 212 is provided with an IGBT as the power element 101, and the anode region 219 is provided with a protective diode 102.
[0129]
That is, the p-type base region 212 has n on its surface. + A source region (emitter region, cathode region) 213 of a type is selectively formed in a ring shape, for example, and the source region 213 and n − A gate electrode 215 is provided on the surface of the p-type base region 212 between the semiconductor layers 211 via a gate insulating film 214. The source electrode (emitter electrode, cathode electrode) 216 is provided so as to straddle the source region 213 and the p-type base region 212. In addition, the back surface of the semiconductor substrate 201 is p. + A drain region (anode region) 217 of a type is formed, and a drain electrode (anode electrode) 218 is provided in the drain region 217.
[0130]
The anode region 219 has n on the surface thereof. + A cathode region 220 of a mold is selectively formed, and an anode electrode 221 and a cathode electrode 222 are provided in the anode region 219 and the cathode region 220, respectively.
[0131]
Further, the cathode electrode 222 of the protective diode 102 is connected to the gate electrode 215 of the power element 101, and the gate electrode 215 and the cathode electrode 222 are connected to the gate wiring pattern 207a via the electrode terminal G as described above. ing. As described above, the anode electrode 221 of the protective diode 102 and the source electrode (emitter electrode, cathode electrode) 216 of the power element 101 are respectively connected to the anode wiring pattern 207b and the emitter wiring via the electrode terminal A and the electrode terminal K (E). It is connected to the pattern 207c.
[0132]
As described above, by providing the protective diode 102 on the semiconductor substrate 201 and providing the n-channel MOSFET 204 on the upper surface of the chip frame 208, the element temperature of the power element 101 can be accurately detected. The power device 101 can be reliably protected by accurate and quick feedback, and the entire apparatus can be made compact without affecting the detection of the device temperature and without reducing the effective area of the power device 101. It is possible to plan.
[0135]
Also, with the first to fifth embodiments First to fourth reference examples It is also possible to carry out by appropriately combining the above. In addition, various modifications can be made without departing from the spirit of the present invention.
[0136]
【The invention's effect】
As described above, according to the present invention, it is possible to provide a semiconductor device and a semiconductor module with high manufacturing yield and reliability by providing a frame on a semiconductor chip. Furthermore, it is possible to provide a semiconductor module that can be reduced in size and inductance by forming a wiring pattern or the like on the frame.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view illustrating a structure of a semiconductor device in a reference example.
FIG. 2 is a plan view showing a structure of a semiconductor module in a reference example.
3 is a cross-sectional view showing a cross section taken along line AA ′ of the semiconductor module shown in FIG. 2;
FIG. 4 is a cross-sectional view showing a modification of the structure of the semiconductor device in the reference example.
FIG. 5 is a perspective view showing the structure of the semiconductor device according to the first embodiment of the invention.
FIG. 6 is a plan view showing the structure of the semiconductor module according to the first embodiment of the invention.
FIG. 7 is a plan view showing the structure of a semiconductor module according to a second embodiment of the present invention.
FIG. 8 is a plan view showing the structure of a semiconductor module according to a third embodiment of the present invention.
FIG. 9 is a plan view showing the structure of a semiconductor module according to a fifth embodiment of the present invention.
FIG. 10 is a circuit diagram showing a first reference example of a semiconductor device.
FIG. 11 is a characteristic diagram showing reverse current-voltage characteristics of a protection diode for explaining the principle of element protection operation in a semiconductor device.
FIG. 12 is a cross-sectional view showing an element structure in a first reference example according to a semiconductor device.
FIG. 13 is a circuit diagram showing a second reference example of the semiconductor device.
FIG. 14 is a cross-sectional view showing an element structure in a second reference example of the semiconductor device.
FIG. 15 is a cross-sectional view showing a modification of the element structure in the second reference example of the semiconductor device.
FIG. 16 is a cross-sectional view showing another modification of the element structure in the second reference example of the semiconductor device.
FIG. 17 is a circuit diagram showing a third reference example of the semiconductor device.
FIG. 18 is a cross-sectional view showing an element structure in a third reference example of the semiconductor device.
FIG. 19 is a cross-sectional view showing a modification of the element structure in the third reference example of the semiconductor device.
FIG. 20 is a cross-sectional view showing another modification of the element structure in the fourth reference example according to the semiconductor device.
FIG. 21 is a circuit diagram showing a fourth reference example relating to a semiconductor device;
FIG. 22 is a perspective view showing a structure in a fourth reference example related to the semiconductor device;
FIG. 23 is a cross-sectional view showing an element structure in a fourth reference example of the semiconductor device.
FIG. 24 is a cross-sectional view showing an element structure of a temperature detection circuit.
FIG. 25 is a characteristic diagram showing an on-current-voltage characteristic of a diode.
FIG. 26 is a cross-sectional view showing a chip termination structure of a conventional high voltage semiconductor device.
27A and 27B are a plan view and a cross-sectional view showing the structure of a conventional semiconductor module.
[Explanation of symbols]
1 ... n-type substrate (n-type base layer)
2 ... n-type buffer layer
3 ... p + collector layer
4 ... p-type base layer
5 ... n + type source layer
6 ... Collector electrode
7 ... Emitter electrode
8 ... Gate electrode
9a ... Gate insulation film
9b ... Insulating film
9b '... Passivation film
10 ... Electrode
11 ... n + type stopper layer
20 ... Module board
21, 21 '... Collector wiring pattern
22, 22 '... Emitter wiring pattern
23, 23 ', 23a' ... Gate wiring pattern
23b '... Gate resistance
24a, 24b, 24c ... Emitter bonding wire
24d ... Anode bonding wire
25a, 25b, 25c, 25b '... Gate bonding wire
26a, 26b, 26c, 26d ... Collector electrode lead-out portion
27a, 27b, 27c ... Emitter electrode lead-out portion
28a, 28b, 28c ... Gate electrode lead-out portion
30 ... Semiconductor chip (IGBT)
30 '... Semiconductor chip (FRD)
31, 33 ... Chip frame
32. Adhesive layer
101 ... Main switching element
102 ... Protection diode
103 ... Protective resistor
104 ... Protection MOSFET
105 ... Protection transistor
106 ... Protective thyristor
111 ... n-type substrate layer
112 ... p-type anode layer
113 ... n + type cathode layer
114 ... p-type well layer
115 ... n + type drain layer
116 ... n + type source layer
117 ... Anode electrode
118 ... Cathode electrode
119 ... Drain electrode
120 ... Gate electrode
121 ... Gate insulating film
122 ... Source electrode
123 ... n + type collector layer
124 ... p-type base layer
125 ... n + type emitter layer
126 ... Collector electrode
127 ... Base electrode
128 ... Emitter electrode
129 ... p-type base electrode
130 ... n-type emitter (cathode) layer
131 ... n-type base layer
132 ... p-type emitter (anode) layer
133 ... Cathode electrode
134 ... Anode electrode
135 ... Base electrode
219 ... p-type ring layer
223 ... p-type RESURF layer

Claims (7)

半導体基板と、該半導体基板に設けられた高耐圧半導体素子及び接合終端領域と、該接合終端領域を覆って前記半導体基板の外周部に設けられた絶縁性フレームと、前記絶縁性フレーム上に設けられた前記高耐圧半導体素子の電極と電気的に接続された配線パターンとして用いられる導電膜とを備えたことを特徴とする半導体装置。A semiconductor substrate, a high-breakdown-voltage semiconductor element and a junction termination region provided on the semiconductor substrate, an insulating frame provided on an outer periphery of the semiconductor substrate so as to cover the junction termination region, and provided on the insulating frame A semiconductor device comprising: a conductive film used as a wiring pattern electrically connected to an electrode of the high breakdown voltage semiconductor element . 前記導電膜は、回路成分を有することを特徴とする請求項１記載の半導体装置。The semiconductor device according to claim 1, wherein the conductive film has a circuit component. 配線基板と、この配線基板上に配列して設けられた半導体装置とを備え、該半導体装置は、半導体基板に設けられた高耐圧半導体素子及び接合終端領域と、該接合終端領域を覆って前記半導体基板の外周部に設けられた絶縁性フレームとを具備し、前記絶縁性フレーム上には前記高耐圧半導体素子の電極と電気的に接続された配線パターンとして用いられる導電膜が設けられ、前記高耐圧半導体素子の電極と前記導電膜とは電気的に接続されていることを特徴とする半導体モジュール。A wiring board; and a semiconductor device arranged on the wiring board, the semiconductor device covering the junction termination region with the high breakdown voltage semiconductor element and the junction termination region provided on the semiconductor substrate. An insulating frame provided on an outer peripheral portion of a semiconductor substrate, and a conductive film used as a wiring pattern electrically connected to an electrode of the high voltage semiconductor element is provided on the insulating frame, A semiconductor module, wherein an electrode of a high voltage semiconductor element and the conductive film are electrically connected. 配線基板と、この配線基板上に配列して設けられた複数の半導体装置とを備え、該複数の半導体装置のそれぞれは、半導体基板に設けられた高耐圧半導体素子及び接合終端領域と、該接合終端領域を覆って前記半導体基板の外周部に設けられた絶縁性フレームとを具備し、前記絶縁性フレーム上には配線パターンとして用いられる導電膜が設けられ、前記高耐圧半導体素子の電極と前記導電膜とは電気的に接続されていることを特徴とする半導体モジュール。A wiring substrate and a plurality of semiconductor devices arranged on the wiring substrate, each of the plurality of semiconductor devices including a high voltage semiconductor element and a junction termination region provided on the semiconductor substrate, and the junction An insulating frame provided on an outer peripheral portion of the semiconductor substrate so as to cover a termination region, and a conductive film used as a wiring pattern is provided on the insulating frame, and the electrode of the high breakdown voltage semiconductor element and the electrode A semiconductor module, wherein the semiconductor module is electrically connected to the conductive film. 前記複数の半導体装置のうち隣接する半導体装置には、それぞれの絶縁性フレーム上に設けられた導電膜を電気的に接続する導電板が該導電膜に接して設けられていることを特徴とする請求項４記載の半導体モジュール。An adjacent semiconductor device among the plurality of semiconductor devices is provided with a conductive plate that is electrically connected to the conductive film provided on each insulating frame in contact with the conductive film. The semiconductor module according to claim 4 . 前記高耐圧半導体素子の電極と前記導電膜とは、ボンディングワイヤーにより電気的に接続されていることを特徴とする請求項３乃至５のいずれか記載の半導体モジュール。The semiconductor module according to claim 3 , wherein the electrode of the high voltage semiconductor element and the conductive film are electrically connected by a bonding wire. 前記導電膜は、回路成分を有することを特徴とする請求項３乃至６のいずれか記載の半導体モジュール。The semiconductor module according to claim 3 , wherein the conductive film has a circuit component.
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