JP3611433B2

JP3611433B2 - 画像表示装置及び画像表示方法

Info

Publication number: JP3611433B2
Application number: JP27621897A
Authority: JP
Inventors: 秀隆水巻
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-10-08
Filing date: 1997-10-08
Publication date: 2005-01-19
Anticipated expiration: 2017-10-08
Also published as: US6333727B2; US20010043182A1; TW385616B; KR19990036889A; KR100277311B1; JPH11119735A

Description

【０００１】
【発明の属する技術分野】
本発明は、映像を表示画面に表示する画像表示装置及び画像表示方法に関する。
【０００２】
【従来の技術】
例えば、コンピュータ用の表示装置としては、ＣＲＴ（ＣａｔｈｏｄｅＲａｙＴｕｂｅ）が古くから使われており、安価に供給されると言う利点から、現在でも、そのシェアが高い。しかしながら、ＣＲＴは、その設置面積が大きく、省電力化が難しく、映像が歪み易い等の欠点を持つ。これに対して、液晶ディスプレイ（ＬＣＤ）は、その設置面積が狭く、省電力化が可能であって、映像が歪み難いと言う利点を持ち、ＣＲＴに代わって、今後の普及が期待されている。
【０００３】
液晶表示装置を駆動する場合、液晶表示装置用の映像信号をコンピュータから液晶表示装置に直接受け取るか、あるいはコンピュータから出力されているＣＲＴ用の映像信号を液晶表示装置用のものに変換し、この変換された映像信号を液晶表示装置に受け取る。
【０００４】
図５は、ＣＲＴ用の映像信号を液晶表示装置用のものに変換するための従来の装置を示している。同図において、１０はＣＲＴ用の映像信号ａを増幅するビデオアンプ、１１はビデオアンプ１０からの映像信号ｂをＡ／Ｄ変換して画像データｃを出力するＡ／Ｄコンバータ、１２は少なくとも１フレーム（１表示画面に対応する）分の画像データｃを記憶する記憶容量を持つメモリ、１３はメモリ１２の書き込み並びに読み出しを制御するメモリコントローラ、１４はメモリ１２から出力された画像データｄを液晶表示装置用の映像信号ｅに変換して出力するＬＣＤコントローラである。
【０００５】
ＣＲＴ用の映像信号ａは、アナログ信号であり、ビデオアンプ１０によって波形整形され、映像信号ｂとしてＡ／Ｄコンバータ１１に入力される。Ａ／Ｄコンバータ１１は、映像信号ｂを液晶表示装置で扱い易いデジタル信号の画像データｃに変換し、この画像データｃをメモリ１２に出力する。メモリコントローラ１３は、ＣＲＴ用の映像信号ａを図示されない経路を通じて入力しており、該メモリコントローラ１３内蔵のＰＬＬ（ＰｈａｓｅｌｏｃｋｅｄＬｏｏｐ）回路によって該映像信号ａの同期信号に同期する書き込み制御信号ｆを形成し、この書き込み制御信号ｆをメモリ１２に出力すると共に、該メモリコントローラ１３内蔵の基準クロック回路から発生したクロック信号に同期する読み出し制御信号ｇを形成し、この読み出し制御信号ｇをメモリ１２に出力する。メモリ１２は、Ａ／Ｄコンバータ１１からの画像データｃを書き込み制御信号ｆに同期して順次入力して書き込み、画像データｄを読み出し制御信号ｇに同期してＬＣＤコントローラ１４に順次出力する。ＬＣＤコントローラ１４は、画像データｄを液晶表示装置を駆動するのに適した映像信号ｅに変換し、この映像信号ｅを液晶表示装置に出力する。
【０００６】
ここでは、メモリコントローラ１３によって、書き込み制御信号ｆがＣＲＴ用の映像信号ａの同期信号に同期して発生されると共に、読み出し制御信号ｇが該メモリコントローラ１３内の独自のクロック信号に同期して発生されるのであるから、書き込み制御信号ｆと読み出し制御信号ｇが同期しておらず、画像データｃの書き込み動作と画像データｄの読み出し動作が非同期で行われる。これは、ＣＲＴ用の映像信号ａの同期タイミングがＣＲＴの表示画面の解像度によって変化し、この映像信号ａをＡ／Ｄ変換した画像データｃの同期タイミングが液晶表示装置用の画像データｄの同期タイミングとは必ずしも合わないためであり、メモリ１２がバッファとしての役割を果たし、メモリ１２とメモリコントローラ１３が必要になる。なお、ＣＲＴ用の映像信号ａの同期タイミングと液晶表示装置用の映像信号ｅの同期タイミングが一致することを前提にすれば、メモリ１２とメモリコントローラ１３を省略することもできる。
【０００７】
【発明が解決しようとする課題】
ところで、当然のことながら、図５の装置においては、ビデオアンプ１０に入力する映像信号ａにノイズが含まれていれば、このノイズについても、Ａ／Ｄコンバータ１１による変換及びＬＣＤコントローラ１４による変換がなされるので、液晶表示装置用の映像信号ｅにもノイズが含まれ、このノイズによって、液晶表示装置の表示画面上の表示が乱される。
【０００８】
例えば、図６に示す様に、各フレーム２１，２２，……，２６が液晶表示装置の表示画面に順次表示されるものとし、これらのフレーム２１〜２６における同一位置の各画素２７が一定の階調レベル５０を保つべきであっても、映像信号ａのノイズを原因として、これらのフレーム２１〜２６の度に、画素２７の階調レベルが５０、４９、５０、５０、５１、５０と変化する。これに伴い、Ａ／Ｄコンバータ１１からの画像データｃに含まれる画素２７の階調レベルを示す画素データも、１１００１０、１１０００１、１１００１０、１１００１０、１１００１１、１１００１０と言う様に変化する。
【０００９】
この様なＡ／Ｄ変換された画像データｃに含まれる画素データのバラツキは、ＣＲＴの映像信号ａのノイズのレベルに応じた程度のものであって、僅かなものと言える。実際、各フレーム毎に、画像データの全てを更新する表示方法の場合は、人の目にはあまり判らないことが多い。しかしながら、複数のフレームによって１つの映像を表す表示方法の場合は、画素データのバラツキが該各フレームに伝搬すると言う問題点があった。つまり、アナログの映像信号ａによって示される映像の階調レベルを１フレームの画像データｅによって表しきれず、該映像の階調レベルを複数のフレームの画像データｅによって表す場合は、各フレームの期間、画素データのバラツキが該各フレームに伝搬することがある。
【００１０】
例えば、図７に示す様にアナログの映像信号ａによって示される１画素の階調レベルが４値であって、ディジタルの画素データによって表し得る階調レベルが２値である場合、３つのフレームによって１画素の階調レベルを表している。ここでは、アナログの映像信号ａによって示される１画素の階調レベルが０であれば、３つのフレームのいずれにおいても該画素の階調レベルを０に設定し、また映像信号ａによって示される１画素の階調レベルが１であれば、１つのフレームにおいて該画素の階調レベルを１に設定し、かつ他の２つのフレームにおいて該画素の階調レベルを０に設定している。
【００１１】
図８（ａ）のタイミングチャートによれば、映像信号ａによって示される１画素の階調レベルが０のときには、３つのフレームのいずれにおいても、画像データｅに含まれる画素データによって該画素の階調レベル０が設定されている。また、映像信号ａによって示される１画素の階調レベルが１のときには、１つのフレームにおいて、画像データｅに含まれる画素データによって該画素の階調レベル１が設定され、かつ他の２つのフレームにおいて、画像データｅに含まれる画素データによって該画素の階調レベル０が設定されている。
【００１２】
ところが、図８（ｂ）のタイミングチャートの様に、映像信号ａによって示される１画素の階調レベルが１であって、この階調ベルを維持し続けるべきときに、映像信号ａに含まれるノイズによって階調レベルが０となったり、２となると、最初の３つのフレームによって該画素の階調レベル１が表されても、次の３つのフレームによって階調レベル０が表され、更に次の３つのフレームによって階調レベル２が表されると言う様に、該画素の階調レベルが変動してしまう。
【００１３】
特に、コンピュータに用いられる表示装置の表示画面には、静止画像を表示し続けることが多いので、映像信号ａに含まれるノイズの影響が表示画面上のチラツキとなって現れ、感知され易い。
【００１４】
この様な映像信号に含まれるノイズの影響を完全に取り除くのは困難であるものの、このノイズの影響を可能な限り抑える必要がある。これまでには、特開昭６３−１５６４８７号公報によってＣＲＴ用の映像信号のレベル変化を検出する方法が公開されている。しかしながら、映像信号のレベル変化に基づいて、上記問題を積極的に改善するには至っていない。
【００１５】
そこで、本発明は、映像信号に含まれるノイズの影響を抑制して、このノイズの影響による表示画面上のチラツキを防止することが可能な画像表示装置及び画像表示方法を提供することにある。
【００１６】
【課題を解決するための手段】
本発明の画像表示装置は、表示画面の各画素の表示レベルが１フレーム毎にビット列で表されており、１フレーム毎に各画素の表示レベル示すビット列を記憶する記憶手段と、
前記記憶手段内に記憶され画素の１フレームのビット列と、該画素の１フレーム後の表示レベルを示すビット列とにおける予め設定された所定の上位ビット同士を比較し、比較された上位ビットの値が一致すれば前記記憶されている該画素の表示レベルを更新せず、比較された上位ビットの値が異なれば、前記記憶手段内に記憶された該画素の表示レベルを示すビット列を該１フレーム後の表示レベルを示すビット列に更新するように制御する制御手段とを備えている。
【００１７】
この様な構成によれば、記憶手段内の画素の表示レベルと次に表示すべき該画素の表示レベルの比較結果に基づいて、記憶手段内の該画素の表示レベルを更新している。
【００１８】
例えば、記憶手段内の画素の表示レベルと次に表示すべき該画素の表示レベルの差が予め定められたしきい値以上であれば、記憶手段内の該画素の表示レベルを更新する。あるいは、画素の表示レベルをビット列で表す場合は、記憶手段内の画素の表示レベルを示すビット列と次に表示すべき該画素の表示レベルを示すビット列を比較し、該各ビット列における上位の予め定められた数ビットの値が相互に異なれば、記憶されている該位置の画素の表示レベルを更新する。いずれにしろ、記憶手段内の画素の表示レベルと次に表示すべき該画素の表示レベルの差が大きくなったときに、記憶手段内の該画素の表示レベルを更新し、該差が小さいときには、記憶手段内の該画素の表示レベルを更新しない。このため、次に表示すべき該画素の表示レベルがノイズの影響によって多少変動したとしても、記憶手段内の該画素の表示レベルが更新されず、表示画面上の該画素の表示レベルが変動しない。
【００１９】
また、本発明の画像表示方法は、表示画面の各画素の表示レベルが１フレーム毎にビット列で表されており、１フレーム毎に各画素の表示レベルを示すビット列を記憶する記憶工程と、該記憶工程にて記憶された画素の１フレームの表示レベルを示すビット列と、該画素の１フレーム後の表示レベルを示すビット列とにおける予め設定された所定の上位ビット同士を比較する比較工程と、該比較工程において、比較された上位ビットの値が一致すれば前記記憶工程にて記憶されビット列を更新せず、比較された上位ビットの値が異なれば、前記記憶工程にて記憶されたビット列を該１フレーム後の表示レベルを示すビット列に更新するように制御する制御工程とを包含する。
【００２０】
この画像表示方法においても、上記画像表示装置と同様に、次に表示すべき該画素の表示レベルがノイズの影響によって多少変動したとしても、表示画面上の該画素の表示レベルが変動せずに済む。
【００２１】
【発明の実施の形態】
以下、本発明の実施形態を添付図面を参照して説明する。
図１は、本発明の画像表示装置の第１実施形態を示している。同図において、１はＣＲＴ用の映像信号Ａを増幅するビデオアンプ、２はビデオアンプ１からの映像信号ＢをＡ／Ｄ変換して画像データＣを出力するＡ／Ｄコンバータ、３及び４は少なくとも１フレーム（１表示画面に対応する）分の画像データＣを記憶する記憶容量を持つ第１メモリ及び第２メモリ、５は第１及び第２メモリ３，４の書き込み並びに読み出しを制御するメモリコントローラ、６は第２メモリ４から出力された画像データＥを液晶表示装置用の映像信号Ｆに変換して出力するＬＣＤコントローラである。
【００２２】
ＣＲＴ用の映像信号Ａは、アナログ信号であり、ビデオアンプ１によって波形整形され、映像信号ＢとしてＡ／Ｄコンバータ２に入力される。Ａ／Ｄコンバータ２は、映像信号Ｂを液晶表示装置で扱い易いデジタル信号の画像データＣに変換する。この画像データＣは、第１メモリ３に一旦記憶され、ここから第２メモリ４に引き渡され、この第２メモリ４から出力される。メモリコントローラ５は、ＣＲＴ用の映像信号Ａを図示されない経路を通じて入力しており、該メモリコントローラ５内蔵のＰＬＬ回路によって該映像信号Ａの同期信号に同期する書き込み制御信号Ｇを形成し、この書き込み制御信号Ｇを第１メモリ３に出力する。また、メモリコントローラ５は、該メモリコントローラ５内蔵の基準クロック回路から発生したクロック信号に同期する各読み出し制御信号Ｈ，Ｊ及び書き込み制御信号Ｉを形成して、各読み出し制御信号Ｈ，Ｊを第１及び第２メモリ３，４に出力し、書き込み制御信号Ｉを第２メモリ４に出力する。第１メモリ３は、Ａ／Ｄコンバータ２からの画像データＣを書き込み制御信号Ｇに同期して順次入力して書き込み、画像データＤを読み出し制御信号Ｈに同期して第２メモリ４に順次出力する。第２メモリ４は、画像データＤを書き込み制御信号Ｉに同期して順次入力し、画像データＥを読み出し制御信号Ｊに同期してＬＣＤコントローラ６に順次出力する。ＬＣＤコントローラ６は、画像データＥを液晶表示装置を駆動するのに適した映像信号Ｆに変換し、この映像信号Ｆを液晶表示装置に出力する。
【００２３】
したがって、第２メモリ４から１フレームの画像データＥが出力されているときに、第１メモリ３から次の１フレームの画像データＤが出力され、更に次の１フレームの画像データＣが第１メモリ３に入力されることになり、少なくとも２フレーム分の画像データが第１及び第２メモリ３，４に振り分けて記憶されていることになる。
【００２４】
ここでは、書き込み制御信号Ｇが映像信号Ａの同期信号に同期し、各読み出し制御信号Ｈ，Ｊ及び書き込み制御信号Ｉがクロック信号に同期するので、各読み出し制御信号Ｈ，Ｊ及び書き込み制御信号Ｉは相互に同期するものの、これらの信号Ｈ，Ｊ，Ｉと書き込み制御信号Ｇは同期しない。これは、ＣＲＴ用の映像信号Ａの同期タイミングがＣＲＴの表示画面の解像度によって変化し、この映像信号ＡをＡ／Ｄ変換した画像データＣの同期タイミングが液晶表示装置用の画像データＤの同期タイミングとは必ずしも合わないためであり、第１メモリ３がバッファとしての役割を果たし、この第１メモリ３とメモリコントローラ５が必要になる。なお、ＣＲＴ用の映像信号Ａの同期タイミングと液晶表示装置用の映像信号Ｆの同期タイミングが一致することを前提にすれば、第１メモリ３を省略することもできる。
【００２５】
図２は、第１及び第２メモリ３，４の書き込み及び読み出し制御を示すタイミングチャートである。
各書き込み制御信号Ｇ，Ｉは、図２に示すライトリセット信号ｗｒ、ライトクロック信号ｗｃ、ライトデータイネーブル信号ｗｄｅ、ライトカウンタイネーブル信号ｗｃｅ及びライトメモリアドレスからなる。メモリに入力される１フレームの画像データは、各画素データ３−０，３−１，３−２，…，３−ｉ，…，３−ｎからなり、３−ｉの左側の値がフレームの順番を示し、右側の値が該フレームにおける画素データの順番を示す。したがって、画素データ３−１は、３番目のフレームにおける２番目の画素データと言うことになる。
【００２６】
ライトリセット信号ｗｒがローレベルになると、メモリへの画素データの入力開始時点で、ライトデータイネーブル信号ｗｄｅ及びライトカウンタイネーブル信号ｗｃｅがローレベルとなって、ライトメモリアドレスが初期化され、次のライトクロック信号ｗｃの立ち上がりで、ライトメモリアドレスがインクリメントされて、このライトメモリアドレスに画素データを書き込む。以降、ライトクロック信号ｗｃの立ち上がりの度に、ライトメモリアドレスがインクリメントされて、このライトメモリアドレスに画素データを書き込む。
【００２７】
また、ライトデータイネーブル信号ｗｄｅがハイレベルになると、ライトクロック信号ｗｃの立ち上がりで、ライトメモリアドレスをインクリメントするものの、画素データを書き込むことがない。ここでは、画素データ３−３の入力のときに、ライトデータイネーブル信号ｗｄｅがハイレベルにされているので、この画素データ３−３の書き込みが行われていない。
【００２８】
一方、各読み出し制御信号Ｈ，Ｊは、図２に示すリードリセット信号ｒｒ、リードクロック信号ｒｃ、リードデータイネーブル信号ｒｄｅ、リードカウンタイネーブル信号ｒｃｅ、リードメモリアドレスからなる。
【００２９】
リードリセット信号ｒｒがローレベルになると、リードデータイネーブル信号ｒｄｅ及びリードカウンタイネーブル信号ｒｃｅがローレベルとなって、リードメモリアドレスが初期化され、次のリードクロック信号ｒｃの立ち上がりで、リードメモリアドレスがインクリメントされて、このリードメモリアドレスから画素データを読み出す。以降、リードクロック信号ｒｃの立ち上がりの度に、リードメモリアドレスがインクリメントされて、このリードメモリアドレスから画素データを読み出す。
【００３０】
メモリコントローラ５は、図３に示す様に構成されており、上位ビット比較器７と、タイミング回路８と、タイミングコントローラ９を備えている。タイミング回路９は、ＣＲＴ用の映像信号Ａを入力し、図示されないＰＬＬ回路によって該映像信号Ａの同期信号に同期する書き込み制御信号Ｇを形成すると共に、図示されない基準クロック回路から発生したクロック信号に同期する各読み出し制御信号Ｈ，Ｊ及び書き込み制御信号Ｋを形成する。書き込み制御信号Ｇ及び読み出し制御信号Ｈは第１メモリ３に直接出力され、読み出し制御信号Ｊは第２メモリ４に直接出力される。また、書き込み制御信号Ｋは、タイミングコントローラ９に入力され、ここから書き込み制御信号Ｉとして第２メモリ４に出力される。
【００３１】
上位ビット比較器７は、第１メモリ３からの画像データＤを入力すると共に、第２メモリ４からの画像データＥを入力し、画像データＤに含まれる各画素データと画像データＥに含まれる各画素データを比較する。このとき、表示画面の各画素毎に、画素の階調レベルを示す画像データＤの画素データと同一画素の階調レベルを示す画像データＥの画素データが逐次比較され、画像データＤの画素データによって示される階調レベルと画像データＥの画素データによって示される階調レベルの差が予め定められたしきい値以上であるか否かが判定され、この判定結果を示す比較信号Ｌがタイミングコントローラ９に出力される。タイミングコントローラ９は、比較信号Ｌに応答して書き込み制御信号Ｋを制御し、この制御によって得られた書き込み制御信号Ｉを第２メモリ４に出力する。
【００３２】
具体的には、各画素データが例えば６ビットである場合、各画素データの上位の４ビットが一致すれば、各画素データによって示されるそれぞれの階調レベルの差がしきい値以上でないと判定し、各画素データの上位の４ビットが一致しなければ、各画素データによって示されるそれぞれの階調レベルの差がしきい値以上であると判定する。つまり、各画素データの下位の２ビットによって表し得る階調レベルをしきい値に対応させており、各画素データの下位の２ビットのみが一致しない程度に、各画素データによって示されるそれぞれの階調レベルの差が小さいのか、各画素データの上位の４ビットが一致しない程度に、各画素データによって示されるそれぞれの階調レベルの差が大きいのかを判定している。
【００３３】
図４は、メモリコントローラ５の動作を示すタイミングチャートである。
第２メモリ４に入力される画像データＤは、６ビットの各画素データＤ５０，Ｄ５０，……からなり、また第２メモリ４から出力される画像データＥは、６ビットの各画素データＥ５０，Ｅ４９，……からなる。更に、ここでは、画像データＤの入力に伴い、第２メモリ４には、各画素データＥ５０，Ｅ４９，Ｅ５１，Ｄ６０，Ｄ６１，……が書き込まれる。
【００３４】
上位ビット比較器７は、書き込み制御信号Ｉに含まれるライトクロック信号ｗｃ及び読み出し制御信号Ｊに含まれるリードクロック信号ｒｃに同期して、第１メモリ３からの画像データＤに含まれる６ビットの各画素データと第２メモリ４からの画像データＥに含まれる６ビットの各画素データを順次入力し、画像データＤの６ビットの各画素データと画像データＥの６ビットの各画素データを比較する。このとき、表示画面の各画素毎に、画素の階調レベルを示す画像データＤの画素データと同一画素の階調レベルを示す画像データＥの画素データが逐次比較されて、各画素データの上位の４ビットが一致するか否かが逐次判定される。
【００３５】
そして、上位ビット比較器７は、各画素データの上位の４ビットが一致しなければ、つまり各画素データによって示されるそれぞれの階調レベルの差がしきい値以上であれば、これらの画素データの入出力期間のみ、比較信号Ｌをローレベルに切り換える。この比較信号Ｌがローレベルになっている期間、タイミングコントローラ９は、書き込み制御信号Ｋに含まれるライトデータイネーブル信号ｗｄｅを図２に示す様にローレベルに切り換え、このローレベルのライトデータイネーブル信号ｗｄｅを含む書き込み制御信号Ｉを第２メモリ４に出力する。
【００３６】
書き込み制御信号Ｉのライトデータイネーブル信号ｗｄｅがローレベルの期間、第２メモリ４は、各画素データの書き込み並びに更新を行い続ける。
【００３７】
また、上位ビット比較器７は、各画素データの上位の４ビットが一致すれば、つまり各画素データによって示されるそれぞれの階調レベルの差がしきい値以上でなければ、比較信号Ｌをハイレベルにする。この比較信号Ｌがハイレベルである限り、タイミングコントローラ９は、書き込み制御信号Ｋのライトデータイネーブル信号ｗｄｅをハイレベルに設定して、このハイレベルのライトデータイネーブル信号ｗｄｅを含む書き込み制御信号Ｉを第２メモリ４に出力する。
【００３８】
書き込み制御信号Ｉのライトデータイネーブル信号ｗｄｅがハイレベルの期間、第２メモリ４は、画素データの書き込み並びに更新を行わない。これによって、第２メモリ４に入力した画素データの代わりに、第２メモリ４から出力された画素データが該第２メモリ４に記憶され続けることになる。
【００３９】
すなわち、第２メモリ４から出力される１フレームにおける各画素の各画素データ毎に、この１フレームにおける画素の画素データと１つ後の１フレームにおける同一画素の画素データが比較され、各画素データによって示されるそれぞれの階調レベルの差がしきい値以上でなければ、これらの画素データの入出力期間のみ、比較信号Ｌをハイレベルに切り換え、書き込み制御信号Ｉのライトデータイネーブル信号ｗｄｅをハイレベルに切り換え、第２メモリ４内の該画素の画素データを更新せず、第２メモリ４から出力された該画素の画素データを第２メモリ４に記憶し続けている。したがって、１フレームにおける画素の画素データによって示される階調レベルと１つ後の１フレームにおける同一画素の画素データによって示される階調レベルの差が僅かなものであれば、１つ後の１フレームにおいて、この画素の画素データが更新されず、この画素の階調レベルが変化しない。
【００４０】
例えば、図６に示す様に、液晶表示装置の表示画面に順次表示される各フレーム２１〜２６における同一位置の各画素２７が一定の階調レベル５０を保つべきでありながらも、映像信号Ａのノイズを原因として、これらのフレーム２１〜２６の度に、画素２７の階調レベルが５０、４９、５０、５０、５１、５０と変化し、これに伴い、画像データＣに含まれる画素２７の階調レベルを示す画素データも、１１００１０、１１０００１、１１００１０、１１００１０、１１００１１、１１００１０と言う様に変化したとしても、これらの画素データの変化が下位２ビットの変化に過ぎないので、第２メモリ４内の画素２７の画素データが１１００１０に保たれ、この画素２７の階調レベルが変動せずに済む。
【００４１】
このため、各フレームの度に、映像信号Ａのノイズによって、画素２７の階調レベルが僅かに変動したとしても、第２メモリ４内の画素データによって示される画素２７の階調レベルが一定に保持され、液晶表示装置の表示画面においても、画素２７の階調レベルが一定に保持される。
【００４２】
ただし、画像の動きや切り換えに伴い、画素２７の階調レベルが大きく変動したときには、第２メモリ４内の画素２７の画素データが更新されるので、本来の画像の表示に支障を来すことはない。
【００４３】
この様な画素の階調レベルの制御は、静止画像を表示し続けることが多いコンピュータの表示装置に特に有効であって、表示画面上のチラツキを抑制することができる。
【００４４】
なお、本発明は、上記実施形態に限定されるものでなく、多様に変形することができる。例えば、画素の階調レベルだけでなく、色調もしくは色差等を示す画素データに対しても、本発明を適用することができる。
【００４５】
【発明の効果】
以上説明した様に、本発明によれば、記憶手段内の画素の表示レベルと次に表示すべき該画素の表示レベルの比較結果に基づいて、記憶手段内の該画素の表示レベルを更新している。
【００４６】
例えば、記憶手段内の画素の表示レベルと次に表示すべき該画素の表示レベルの差が予め定められたしきい値以上であれば、記憶手段内の該画素の表示レベルを更新する。あるいは、画素の表示レベルをビット列で表す場合は、記憶手段内の画素の表示レベルを示すビット列と次に表示すべき該画素の表示レベルを示すビット列を比較し、該各ビット列における上位の予め定められた数ビットの値が相互に異なれば、記憶されている該位置の画素の表示レベルを更新する。いずれにしろ、記憶手段内の画素の表示レベルと次に表示すべき該画素の表示レベルの差が大きくなったときに、記憶手段内の該画素の表示レベルを更新し、該差が小さいときには、記憶手段内の該画素の表示レベルを更新しない。このため、次に表示すべき該画素の表示レベルがノイズの影響によって多少変動したとしても、記憶手段内の該画素の表示レベルが更新されず、表示画面上の該画素の表示レベルが変動しない。
【図面の簡単な説明】
【図１】本発明の画像表示装置の第１実施形態を示すブロック図である。
【図２】図１の装置における各信号を示すタイミングチャートである。
【図３】図１の装置におけるメモリコントローラを示すブロック図である。
【図４】図３のメモリコントローラにおける各信号を示すタイミングチャートである。
【図５】ＣＲＴ用の映像信号を液晶表示装置用のものに変換するための従来の装置を示すブロック図である。
【図６】表示画面に表示される各フレームを概念的に示す図である。
【図７】１画素の階調レベルと各フレームにおける該画素の階調レベルを表す図表である。
【図８】（ａ）は図５の装置における各信号を示すタイミングチャートであり、（ｂ）はノイズの影響を受けた場合の同装置における各信号を示すタイミングチャートである。
【符号の説明】
１ビデオアンプ
２Ａ／Ｄコンバータ
３第１メモリ
４第２メモリ
５メモリコントローラ
６ＬＣＤコントローラ
７上位ビット比較器
８タイミング回路
９タイミングコントローラ

Claims

表示画面の各画素の表示レベルが１フレーム毎にビット列で表されており、１フレーム毎に各画素の表示レベル示すビット列を記憶する記憶手段と、
前記記憶手段内に記憶され画素の１フレームのビット列と、該画素の１フレーム後の表示レベルを示すビット列とにおける予め設定された所定の上位ビット同士を比較し、比較された上位ビットの値が一致すれば前記記憶されている該画素の表示レベルを更新せず、比較された上位ビットの値が異なれば、前記記憶手段内に記憶された該画素の表示レベルを示すビット列を該１フレーム後の表示レベルを示すビット列に更新するように制御する制御手段と、
を備えた画像表示装置。
表示画面の各画素の表示レベルが１フレーム毎にビット列で表されており、１フレーム毎に各画素の表示レベルを示すビット列を記憶する記憶工程と、
該記憶工程にて記憶された画素の１フレームの表示レベルを示すビット列と、該画素の１フレーム後の表示レベルを示すビット列とにおける予め設定された所定の上位ビット同士を比較する比較工程と、
該比較工程において、比較された上位ビットの値が一致すれば前記記憶工程にて記憶されビット列を更新せず、比較された上位ビットの値が異なれば、前記記憶工程にて記憶されたビット列を該１フレーム後の表示レベルを示すビット列に更新するように制御する制御工程と、
を包含する、画像表示方法。
アナログの映像信号を、表示画面の各画素の表示レベルが１フレーム毎にビット列で表されたデジタルの映像信号に変換するための変換部と、
１フレーム毎に該変換部によって得られた各画素のビット列を記憶する記憶手段と、
前記記憶手段内に記憶された画素の１フレームの表示レベルを示すビット列と、該画素の１フレーム後の表示レベルを示すビット列とにおける予め設定された所定の上位ビット同士を比較し、比較された上位ビットの値が一致すれば前記記憶されている該画素の表示レベル示すビット列を更新せず、比較された上位ビットの値が異なれば、前記記憶手段内に記憶された該画素の表示レベルを示すビット列を該１フレーム後の表示レベルを示すビット列に更新するように制御する制御手段と、
を備えた画像表示装置。