JP3606543B2

JP3606543B2 - Sequential circuit using ferroelectric and semiconductor device using the same

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Publication number: JP3606543B2
Application number: JP24799198A
Authority: JP
Inventors: 秀視高須
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1998-09-02
Filing date: 1998-09-02
Publication date: 2005-01-05
Anticipated expiration: 2018-09-02
Also published as: US6314016B1; JP2000077986A

Description

【０００１】
【発明の属する技術分野】
この発明は順序回路等に関し、特に強誘電体を用いた順序回路等に関する。
【０００２】
【従来の技術】
ラッチ回路やフリップフロップ回路などの順序回路が知られている。図１４に、従来の順序回路の一例として、フリップフロップ回路２を示す。図１５は、図１４に示すフリップフロップ回路２の動作を示すタイミングチャートである。フリップフロップ回路２は、ラッチ回路４（マスターラッチ回路）とラッチ回路６（スレーブラッチ回路）とを直列に接続して構成されている。なお、図１５のＰＡは、ラッチ回路４の出力信号、すなわち、図１４のＰＡ点の信号を表す。
【０００３】
クロックパルスＣｐが”Ｈ”から”Ｌ”になると（図１５、（ａ）参照）、ラッチ回路４がラッチ状態となるとともにラッチ回路６がアンラッチ状態となる。したがって、クロックパルスＣｐの立ち下がり時のデータＤｎ（現在のデータ）に対応するデータ（ＰＡ点の信号は、データＤｎを反転した値になっている）がラッチ回路４にラッチされるとともに、出力Ｑには、当該データＤｎが出力される。
【０００４】
つぎに、クロックパルスＣｐが”Ｌ”から”Ｈ”になると（図１５、（ｂ）参照）、ラッチ回路４がアンラッチ状態となるとともにラッチ回路６がラッチ状態となる。したがって、データＤｎがラッチ回路６にラッチされるとともに、出力Ｑには、やはり当該データＤｎが出力される。
【０００５】
つぎに、クロックパルスＣｐが”Ｈ”から”Ｌ”になると（図１５、（ｃ）参照）、再び、ラッチ回路４がラッチ状態となるとともにラッチ回路６がアンラッチ状態となる。したがって、クロックパルスＣｐの立ち下がり時のデータＤｎ＋１（つぎのデータ）に対応するデータ（ＰＡ点の信号は、データＤｎを反転した値になっている）がラッチ回路４にラッチされるとともに、出力Ｑには、当該データＤｎ＋１が出力される。
【０００６】
このように、フリップフロップ回路２を用いると、クロックパルスＣｐの立ち下がりのタイミングでデータをラッチし、クロックパルスＣｐの１サイクルに相当する時間の間、ラッチした当該データを出力することができる。このため、データからノイズを除去して、安定した出力を得ることができる。
【０００７】
したがって、このようなフリップフロップ回路２などの順序回路と、論理ゲートなどの組合せ回路とを多数組合せて用いることで、信頼性の高いシーケンス処理などを行なうことができる。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記のような従来のフリップフロップ回路２などの順序回路には、次のような問題点があった。従来の順序回路においては、処理中のデータを保持するために、回路に常に電圧を印加しておかなければならない。
【０００９】
したがって、シーケンス処理の途中において事故などにより電源が遮断された場合、電源が回復しても、事故直前のデータは残っておらず、当該シーケンス処理を事故直前の状態に戻すには、改めてシーケンス処理の最初からやり直さなければならなかった。これでは、無駄が多く、また、処理の信頼性に欠ける。
【００１０】
この発明は、このような従来のフリップフロップ回路など順序回路の問題点を解消し、電源が遮断されてもデータを保持することができる不揮発性の順序回路等を提供することを目的とする。
【００１１】
【課題を解決するための手段、発明の作用および効果】
この発明の順序回路および半導体装置においては、ゲート部の出力端に結合され、当該出力端に現れる信号に対応した分極状態を保持する強誘電体記憶部を備えたことを特徴とする。
【００１２】
したがって、ラッチ回路などの順序回路を構成するゲート部の出力端に現れる信号を、当該信号に対応した分極状態の形で強誘電体記憶部が保持している。このため、電源が遮断されても、強誘電体記憶部によってデータが保持されていることになる。
【００１３】
この結果、電源が回復したときに、保持されている当該データを用いて、当該順序回路の状態を、電源が遮断される前の状態に、確実かつ速やかに復帰させることが可能となる。すなわち、不揮発性のラッチ回路などの順序回路を実現することができる。
【００１４】
この発明の順序回路においては、強誘電体記憶部として、少なくとも一つのトランジスタを強誘電体トランジスタとした相補型金属酸化物半導体（ＣＭＯＳ）インバータ回路を用い、ゲート部の出力端に当該インバータ回路の入力端を結合し、当該インバータ回路の出力端に現れる信号に対応した信号を出力データとして出力するよう構成したことを特徴とする。
【００１５】
したがって、相補型金属酸化物半導体（ＣＭＯＳ）インバータ回路を構成するトランジスタを強誘電体トランジスタとすることにより、順序回路を構成するゲート部の出力端に現れる信号を、当該強誘電体トランジスタに保持することができる。このため、不揮発性の順序回路を、容易に実現することができる。また、順序回路を構成するトランジスタ等の個数を、容易に低減することができる。
【００１６】
この発明の順序回路においては、帰還回路を備え、当該帰還回路を介して出力データに対応する信号をゲート部の出力端に帰還させ得るよう構成したことを特徴とする。
【００１７】
したがって、帰還路を設けることにより、通常の動作や復帰時の動作を、より安定化させることができる。
【００１８】
この発明の順序回路においては、帰還回路として、相補型金属酸化物半導体（ＣＭＯＳ）インバータ回路を用いたことを特徴とする。
【００１９】
すなわち、帰還回路として相補型金属酸化物半導体（ＣＭＯＳ）インバータ回路を用いることで、通常の動作や復帰時の動作を、容易に安定化させることができる。
【００２０】
この発明の順序回路においては、帰還回路として用いる相補型金属酸化物半導体（ＣＭＯＳ）インバータ回路を構成する少なくともひとつのトランジスタを、強誘電体トランジスタとしたことを特徴とする。
【００２１】
したがって、帰還路においても、帰還路に現れる信号を、当該信号に対応した分極状態の形で強誘電体トランジスタが保持している。このため、電源が遮断されたあと回復したときに、保持されている当該信号を用いて、当該順序回路の状態を、電源が遮断される前の状態に、より確実に復帰させることが可能となる。
【００２２】
この発明の順序回路においては、強誘電体トランジスタは、Ａ）半導体基板に形成された第１導電型のソース領域およびドレイン領域、Ｂ）ソース領域とドレイン領域との間に配置された第２導電型のチャネル形成領域、Ｃ）チャネル形成領域の上に配置された絶縁層、Ｄ）前記絶縁層の上に配置された第１の導電体層、Ｅ）前記第１の導電体層の上に形成された強誘電体層、Ｆ）強誘電体層の上に形成された第２の導電体層、を有することを特徴とする。
【００２３】
したがって、強誘電体トランジスタとして、上記構造のトランジスタを用いることで、通常のＣＭＯＳインバータ回路の製造工程に、強誘電体層および第２の導電体層を積み上げる工程を追加するだけで、容易に、不揮発性の順序回路を得ることが可能となる。
【００２４】
この発明の順序回路および半導体装置においては、入力側の順序回路の出力データを出力側の順序回路の入力データとして出力側の順序回路のゲート部に与え、入力側の順序回路のゲート部を制御するゲート制御信号と出力側の順序回路のゲート部を制御するゲート制御信号とが逆位相となるようにしたことを特徴とする。
【００２５】
したがって、フリップフロップ回路などの順序回路を構成する２つのラッチ回路などの順序回路のうち、少なくともいずれか一方の順序回路を構成するゲート部の出力端に現れる信号を、当該信号に対応した分極状態の形で強誘電体記憶部が保持している。このため、電源が遮断されても、強誘電体記憶部によってデータが保持されていることになる。
【００２６】
この結果、電源が回復したときに、保持されている当該データを用いて、当該ラッチ回路などの順序回路の状態を、電源が遮断される前の状態に、確実かつ速やかに復帰させることが可能となる。すなわち、不揮発性のフリップフロップ回路などの順序回路を実現することができる。
【００２７】
この発明のインバータ回路および半導体装置においては、Ｐチャネル金属酸化物半導体電界効果型トランジスタ（Ｐ−ＭＯＳＦＥＴ）とＮチャネル金属酸化物半導体電界効果型トランジスタ（Ｎ−ＭＯＳＦＥＴ）とを直列に接続した構成を有する相補型金属酸化物半導体（ＣＭＯＳ）インバータ回路において、トランジスタのうち少なくとも一つを強誘電体トランジスタとしたことを特徴とする。
【００２８】
したがって、インバータ回路に現れる信号を、当該信号に対応した分極状態の形で強誘電体トランジスタが保持している。このため、電源が遮断されても、強誘電体トランジスタによってデータが保持されていることになる。
【００２９】
この結果、電源が回復したときに、保持されている当該データを用いて、当該インバータ回路の状態を、電源が遮断される前の状態に、確実かつ速やかに復帰させることが可能となる。すなわち、不揮発性のインバータ回路を実現することができる。
【００３０】
また、相補型金属酸化物半導体（ＣＭＯＳ）インバータ回路を構成するトランジスタを強誘電体トランジスタとすることにより、不揮発性のインバータ回路を、容易に実現することができる。
【００３１】
なお、請求項において「強誘電体記憶部」とは、強誘電体の履歴特性を用いて情報を記憶する部分をいい、強誘電体トランジスタや強誘電体コンデンサそのものの他、これらを組合せた回路をも含む概念である。実施形態では、図１に示すインバータ回路部ＩＮＶ１、ＩＮＶ３が、これに該当する。
【００３２】
「強誘電体トランジスタ」とは、強誘電体を用いたトランジスタをいい、いわゆるＭＦＭＩＳ構造のトランジスタやＭＦＳ構造のトランジスタ（後述）を含む概念である。実施形態では、図１に示すトランジスタＮＴ、ＰＴが、これに該当する。
【００３３】
【発明の実施の形態】
図１は、この発明の一実施形態による半導体装置に用いられる順序回路であるフリップフロップ回路８を示す回路図である。フリップフロップ回路８は、順序回路であるラッチ回路ＬＴ１（マスターラッチ回路）とラッチ回路ＬＴ２（スレーブラッチ回路）とを直列に接続した構成を有する基本的なＤフリップフロップ回路である。
【００３４】
ラッチ回路ＬＴ１は、ゲート部であるトランジスタＧＴ１（ＮチャネルＭＯＳＦＥＴ）、インバータ回路部ＩＮＶ１，ＩＮＶ２を備えている。インバータ回路部ＩＮＶ１は、ＣＭＯＳインバータ回路であり、ＰチャネルＭＯＳＦＥＴであるトランジスタＰＴとＮチャネルＭＯＳＦＥＴであるトランジスタＮＴとを直列に接続した構成を備えている。
【００３５】
トランジスタＮＴおよびトランジスタＰＴは、いわゆるＭＦＭＩＳ構造の強誘電体トランジスタ（上から、メタル層、強誘電体層、メタル層、絶縁層、シリコン層をこの順に積層した構造を有するトランジスタ）である。
【００３６】
図３Ａに、トランジスタＮＴの構造を示す。半導体基板であるｐ型のシリコン基板２０に、ｎ型（第１導電型）半導体で構成されたソース領域２２およびドレイン領域２４が形成されている。ｐ型（第２導電型）半導体で構成されたチャネル形成領域２６の上には、酸化シリコン（ＳｉＯ_２）による絶縁層２８が設けられている。絶縁層２８の上にはＰｏｌｙ−Ｓｉ，ＩｒＯ_２，Ｉｒをこの順に積層した下部導電体層（第１の導電体層）３０が設けられている。
【００３７】
その上にはＰＺＴ等により構成された強誘電体層３２が設けられている。強誘電体層３２は、後述するように、トランジスタＮＴの継断状態に対応した分極状態を保持する。
【００３８】
さらにその上にはＩｒＯ_２，Ｉｒをこの順に積層した上部導電体層（第２の導電体層）３４が設けられている。
【００３９】
なお、絶縁層２８としては上記の他に、窒化シリコン（ＳｉＮ）等を用いることもできる。また、下部導電体層３０、上部導電体層３４としては上記の他に、ＲｕＯｘ，ＩＴＯ等の酸化物導電体や、Ｐｔ，Ｐｂ，Ａｕ，Ａｇ，Ａｌ，Ｎｉ等の金属を用いることができる。
【００４０】
図３ＡのトランジスタＮＴを記号で表すと、図３Ｂのようになる。上部導電体層３４にはコントロールゲート電極ＣＧが接続されている。下部導電体層３０には電極が接続されておらずフローティング状態となっている。ソース領域２２にはソース電極Ｓが接続され、ドレイン領域２４にはドレイン電極Ｄが接続されている。
【００４１】
コントロールゲート電極ＣＧ（インバータ回路の入力端）は、図１に示すラッチ回路ＬＴ１のトランジスタＧＴ１の出力端に接続され、ドレイン電極Ｄ（インバータ回路の出力端）は、ラッチ回路ＬＴ２のトランジスタＧＴ２の入力端に接続され、ソース電極Ｓは接地されている。
【００４２】
なお、トランジスタＮＴとトランジスタＰＴとは、一方が「Ｎチャネル型」のＭＯＳＦＥＴであり、他方が「Ｐチャネル型」のＭＯＳＦＥＴである点を除き、同様の構成である。すなわち、トランジスタＰＴも、ＭＦＭＩＳ構造の強誘電体トランジスタである。
【００４３】
図１に戻って、インバータ回路部ＩＮＶ２も、インバータ回路部ＩＮＶ１と同様の構成であるが、電流駆動能力は、インバータ回路部ＩＮＶ１に比較して小さい。この実施形態においては、インバータ回路部ＩＮＶ１が強誘電体記憶部に対応し、インバータ回路部ＩＮＶ２が帰還回路に対応する。
【００４４】
トランジスタＧＴ１を介して入力された入力データＤは、インバータ回路部ＩＮＶ１で反転された後、インバータ回路部ＩＮＶ２で再反転され（すなわち、元に戻され）、ふたたび、インバータ回路部ＩＮＶ１に入力される。つまり、インバータ回路部ＩＮＶ２を有する帰還回路を用いて、データ保持の安定化を図っている。
【００４５】
ラッチ回路ＬＴ１のインバータ回路部ＩＮＶ１の出力（出力データ）は、また、ラッチ回路ＬＴ２に入力される。ラッチ回路ＬＴ２も、ラッチ回路ＬＴ１と同様の構成であり、ゲート部であるトランジスタＧＴ２、インバータ回路部ＩＮＶ３，ＩＮＶ４を備えている。トランジスタＧＴ２は、トランジスタＧＴ１と同様の構成であり、インバータ回路部ＩＮＶ３，ＩＮＶ４は、インバータ回路部ＩＮＶ１、ＩＮＶ２と同様の構成である。
【００４６】
ラッチ回路ＬＴ２の動作も、ラッチ回路ＬＴ１のそれと同様である。すなわち、トランジスタＧＴ２を介して入力されたインバータ回路部ＩＮＶ１の出力は、インバータ回路部ＩＮＶ３で反転された後、インバータ回路部ＩＮＶ４で再反転され（すなわち、元に戻され）、ふたたび、インバータ回路部ＩＮＶ３に入力される。つまり、インバータ回路部ＩＮＶ４を有する帰還回路を用いて、データ保持の安定化が図られている。
【００４７】
ラッチ回路ＬＴ２のインバータ回路部ＩＮＶ３の出力は、フリップフロップ回路８の出力Ｑとなる。また、ラッチ回路ＬＴ２のインバータ回路部ＩＮＶ４の出力は、フリップフロップ回路８の反転出力ＱＢとなる。
【００４８】
ラッチ回路ＬＴ２のトランジスタＧＴ２のゲートには、ゲート制御信号であるクロックパルスＣｐが与えられ、ラッチ回路ＬＴ１のトランジスタＧＴ１のゲートには、クロックパルスＣｐの反転信号であるクロックパルスＣｐＢ（制御信号）が与えられる。なお、信号ＰＯＲ（ＰｏｗｅｒＯｎＲｅｓｅｔ）は、電源投入直後の所定期間のみトランジスタＧＴ１およびトランジスタＧＴ２をＯＦＦにするため”Ｈ”となり、その後”Ｌ”となるよう構成されている。
【００４９】
フリップフロップ回路８の動作は、図１４に示す従来のフリップフロップ回路２の動作（図１５参照）と類似しているが、後述するように、電源が遮断されてもデータを保持している点で、従来のフリップフロップ回路２と異なる。なお、この実施形態においては、フリップフロップ回路２の場合と異なり、クロックパルスＣｐの立ち上がりのタイミングで入力データＤをラッチするようにしている。
【００５０】
図２に示すタイミングチャートを用いて、フリップフロップ回路８の動作を説明する。なお、図２のＰＡは、ラッチ回路ＬＴ１の出力信号、すなわち、図１のＰＡ点の信号を表す。
【００５１】
クロックパルスＣｐが”Ｌ”から”Ｈ”になると（図２、（ａ）参照）、ラッチ回路ＬＴ１のトランジスタＧＴ１がＯＦＦ（断状態）になるとともに、ラッチ回路ＬＴ２のトランジスタＧＴ２がＯＮ（継状態）になる。したがって、クロックパルスＣｐの立ち上がり時のデータＤｎ（現在のデータ）に対応するデータ（ＰＡ点の信号は、データＤｎを反転した値になっている）がラッチ回路ＬＴ１にラッチされるとともに、出力Ｑには、当該データＤｎが出力される。
【００５２】
つぎに、クロックパルスＣｐが”Ｈ”から”Ｌ”になると（図２、（ｂ）参照）、ラッチ回路ＬＴ１のトランジスタＧＴ１がＯＮ（継状態）になるとともに、ラッチ回路ＬＴ２のトランジスタＧＴ２がＯＦＦ（断状態）になる。したがって、データＤｎがラッチ回路ＬＴ２にラッチされるとともに、出力Ｑには、やはり当該データＤｎが出力される。
【００５３】
つぎに、クロックパルスＣｐが”Ｌ”から”Ｈ”になると（図２、（ｃ）参照）、再び、ラッチ回路ＬＴ１のトランジスタＧＴ１がＯＦＦ（断状態）になるとともに、ラッチ回路ＬＴ２のトランジスタＧＴ２がＯＮ（継状態）になる。したがって、クロックパルスＣｐの立ち上がり時のデータＤｎ＋１（つぎのデータ）に対応するデータ（ＰＡ点の信号は、データＤｎを反転した値になっている）がラッチ回路ＬＴ１にラッチされるとともに、出力Ｑには、当該データＤｎ＋１が出力される。
【００５４】
このように、フリップフロップ回路８を用いると、クロックパルスＣｐの立ち上がりのタイミングでデータをラッチし、クロックパルスＣｐの１サイクルに相当する時間の間、ラッチした当該データを出力することができる。
【００５５】
上述のように、フリップフロップ回路８は、従来のフリップフロップ回路２と異なり、電源が遮断されてもデータを保持している。データの保持および再生の動作について説明する。
【００５６】
上述のように、クロックパルスＣｐの立ち上がり時、すなわち、クロックパルスＣｐが”Ｌ”から”Ｈ”になる（図２、（ａ）参照）直前のデータＤｎ（この実施形態では、データ”Ｈ”）がラッチ回路ＬＴ１にラッチされる。図２、（ａ）の直前におけるインバータ回路部ＩＮＶ１の状態を、図４に示す。
【００５７】
図４に示すように、インバータ回路部ＩＮＶ１のトランジスタＮＴのソース電極Ｓには”Ｌ”電位が与えられており、トランジスタＰＴのソース電極Ｓには”Ｈ”電位が与えられている。
【００５８】
トランジスタＮＴ，ＰＴのコントロールゲート電極ＣＧは、ともに”Ｈ”電位になっている。コントロールゲート電極ＣＧが”Ｈ”電位になると、トランジスタＮＴは”ＯＮ”となるとともにトランジスタＰＴは”ＯＦＦ”となるように、トランジスタＮＴ，ＰＴそれぞれのしきい値Ｖ_ｔｈが設定されている。したがって、この場合、トランジスタＮＴ，ＰＴのドレイン電極Ｄは、ともに”Ｌ”電位になっている。
【００５９】
このような状態において、トランジスタＮＴ，ＰＴの強誘電体層３２には、後述するように、所定の分極状態が生じている。すなわち、データ”Ｈ”は、トランジスタＮＴ，ＰＴの強誘電体層３２生ずる所定の分極状態として、ラッチ回路ＬＴ１に書込まれる。
【００６０】
このあと、クロックパルスＣｐが立ち上がって”Ｈ”になると、トランジスタＧＴ１がＯＦＦとなるが、インバータ回路部ＩＮＶ１およびインバータ回路部ＩＮＶ２による自己ラッチ機能により、トランジスタＮＴのＯＮ状態、およびトランジスタＰＴのＯＦＦ状態は保持される。すなわち、データ”Ｈ”がラッチ回路ＬＴ１にラッチされた状態になる。
【００６１】
データ”Ｈ”の書込みからラッチ状態にいたる間の、トランジスタＮＴ、ＰＴの状態について説明する。まず、トランジスタＮＴの状態について説明する。
【００６２】
図３Ａ，Ｂに示すように、トランジスタＮＴは、上部導電体層３４と下部導電体層３０との間に形成されたコンデンサである強誘電体容量Ｃ_{ｆｅｒｒｏ}と、下部導電体層３０とチャネル領域２６との間に形成されたコンデンサであるＭＯＳ容量Ｃ_ＭＯＳとを、直列に接続したものと考えることができる。強誘電体容量Ｃ_{ｆｅｒｒｏ}とＭＯＳ容量Ｃ_ＭＯＳとを合成したコンデンサをＧＡＴＥ容量Ｃ_ＧＡＴＥと呼ぶ。
【００６３】
図５に、データ”Ｈ”を書込む場合におけるトランジスタＮＴの強誘電体容量Ｃ_{ｆｅｒｒｏ}およびＭＯＳ容量Ｃ_ＭＯＳの電圧・電荷特性の一例を示す。
【００６４】
上述のように、トランジスタＮＴがＯＮになっているので（図４参照）、チャネル領域２６（図３Ａ参照）の電位は、ほぼ接地電位になっている。また、トランジスタＮＴのコントロールゲート電極ＣＧに”Ｈ（Ｖ_ＤＤ）”電位が与えられている。したがって、ＧＡＴＥ容量Ｃ_ＧＡＴＥには、チャネル領域２６を基準として＋Ｖ_ＤＤの電圧が印加される。
【００６５】
このため、図５に示すように、強誘電体容量Ｃ_{ｆｅｒｒｏ}の状態は、Ｐ４になる。同様に、ＭＯＳ容量Ｃ_ＭＯＳの状態は、Ｓ４になる。なお、Ｓ４点で示される状態の電荷は、Ｐ４点で示される状態の電荷と同じ値である。このときＭＯＳ容量ＣＭ_ＯＳに発生する電圧、すなわち、下部導電体層３０（フローティングゲート）に発生する電圧は、Ｖ_２となっている。
【００６６】
つぎに、トランジスタＰＴの状態について説明する。図６に、データ”Ｈ”を書込む場合におけるトランジスタＰＴの強誘電体容量Ｃ_{ｆｅｒｒｏ}およびＭＯＳ容量Ｃ_ＭＯＳの電圧・電荷特性を示す。
【００６７】
上述のように、図４に示すトランジスタＰＴがＯＦＦになっているので、トランジスタＰＴのチャネル領域の電位は、ほぼ電源電位Ｖ_ＤＤになっている。また、トランジスタＰＴのコントロールゲート電極ＣＧに”Ｈ（Ｖ_ＤＤ）”電位が与えられている。したがって、ＧＡＴＥ容量Ｃ_ＧＡＴＥには、チャネル領域２６を基準として、０ボルトの電圧が印加される。
【００６８】
このため、図６に示すように、強誘電体容量Ｃ_{ｆｅｒｒｏ}の状態はＰ５になり、ＭＯＳ容量Ｃ_ＭＯＳの状態はＳ５になる。強誘電体容量Ｃ_{ｆｅｒｒｏ}とＭＯＳ容量Ｃ_ＭＯＳとは直列に接続されているから、Ｐ５点およびＳ５点の電荷は等しくなる。また、Ｐ５点およびＳ５点の電圧の和は０Ｖとなっているはずである。したがって、Ｐ５点の電圧をＶ_４とするとＳ５点の電圧は、絶対値が等しく極性が逆の−Ｖ_４となっている。
【００６９】
つぎに、フリップフロップ回路８の電源（図示せず）を遮断し、その後、電源を再投入した場合の動作を説明する。まず、トランジスタＮＴの状態について説明する。
【００７０】
ラッチ回路ＬＴ１がデータ”Ｈ”を記憶した状態のままフリップフロップ回路８の電源を遮断すると、時間の経過に伴って、トランジスタＮＴの強誘電体容量Ｃ_{ｆｅｒｒｏ}およびＭＯＳ容量Ｃ_ＭＯＳに現れる電圧・電荷は、それぞれ、図５のＰ４点およびＳ４点で示される状態から、Ｐ１点およびＳ１点で示される状態となる。
【００７１】
ここで、フリップフロップ回路８の電源を再投入すると、電源投入とともに、ＭＯＳ容量Ｃ_ＭＯＳに現れる電圧・電荷の状態は、Ｓ１点からＳ３点まで急変する。ここで、Ｓ３点で示される状態の電荷は、Ｐ１点で示される状態の電荷と同じ値である。
【００７２】
この後、時間の経過とともに、強誘電体容量Ｃ_{ｆｅｒｒｏ}およびＭＯＳ容量Ｃ_ＭＯＳに現れる電圧・電荷は、それぞれ、図５のＰ４点およびＳ４点で示される状態となる。このときＭＯＳ容量Ｃ_ＭＯＳに発生する電圧、すなわち、フローティングゲートに発生する電圧は、Ｖ_２となっている。つまり、トランジスタＮＴは、電源遮断前と同じ、ＯＮ状態となるのである。
【００７３】
図５に示すように、強誘電体容量Ｃ_{ｆｅｒｒｏ}の状態は、Ｐ１からＰ４に戻ることになる。同様に、ＭＯＳ容量Ｃ_ＭＯＳの状態は、Ｓ１からＳ３を経てＳ４に戻ることになる。
【００７４】
つぎに、トランジスタＰＴの状態について説明する。ラッチ回路ＬＴ１がデータ”Ｈ”を記憶した状態のままフリップフロップ回路８の電源を遮断すると、時間の経過に伴って、トランジスタＰＴの強誘電体容量Ｃ_{ｆｅｒｒｏ}およびＭＯＳ容量Ｃ_ＭＯＳに現れる電圧・電荷は、それぞれ、図６のＰ５点およびＳ５点で示される状態から、Ｐ２点およびＳ２点（図５のＳ１点と同じ状態）で示される状態となる。
【００７５】
ここで、フリップフロップ回路８の電源を再投入すると、電源投入とともに、ＭＯＳ容量Ｃ_ＭＯＳに現れる電圧・電荷の状態は、Ｓ２点からＳ６点まで急変する。ここで、Ｓ６点で示される状態の電荷は、Ｐ２点で示される状態の電荷と同じ値である。
【００７６】
この後、時間の経過とともに、強誘電体容量Ｃ_{ｆｅｒｒｏ}およびＭＯＳ容量Ｃ_ＭＯＳに現れる電圧・電荷は、それぞれ、図６のＰ５点およびＳ５点で示される状態となる。このときＭＯＳ容量Ｃ_ＭＯＳに発生する電圧、すなわち、フローティングゲートに発生する電圧、は−Ｖ_４となっている。つまり、トランジスタＮＴは、電源遮断前と同じ、ＯＦＦ状態となるのである。
【００７７】
図６に示すように、強誘電体容量Ｃ_{ｆｅｒｒｏ}の状態は、Ｐ２からＰ５に戻ることになる。同様に、ＭＯＳ容量Ｃ_ＭＯＳの状態は、Ｓ２からＳ６を経てＳ５に戻ることになる。
【００７８】
つまり、フリップフロップ回路８の電源を遮断し、その後、電源を再投入した場合、ラッチ回路ＬＴ１は、電源を遮断する前の状態、すなわち、データ”Ｈ”をラッチした状態に復帰することがわかる。
【００７９】
ラッチ回路ＬＴ１にデータ”Ｈ”がラッチされている場合を例に説明したが、ラッチ回路ＬＴ１にデータ”Ｌ”がラッチされている場合の動作も、ほぼ同様である。また、ラッチ回路ＬＴ１の動作について説明したが、ラッチ回路ＬＴ２の動作も、ラッチ回路ＬＴ１の動作と、ほぼ同様である。
【００８０】
フリップフロップ回路８は、ラッチデータの内容にかかわらず、電源を遮断しても当該データを記憶しており、電源の復帰とともに、当該データを再生することができる不揮発性のフリップフロップ回路である。
【００８１】
このように、このフリップフロップ回路８においては、トランジスタＧＴ１，ＧＴ２のそれぞれ出力端に接続され、当該出力端に現れる信号に対応した分極状態を保持するインバータ回路部ＩＮＶ１，ＩＮＶ３を備えている。
【００８２】
したがって、フリップフロップ回路８を構成するトランジスタＧＴ１，ＧＴ２の出力端に現れる信号を、当該信号に対応した分極状態の形でインバータ回路部ＩＮＶ１，ＩＮＶ３が保持している。このため、電源が遮断されても、インバータ回路部ＩＮＶ１，ＩＮＶ３によってデータが保持されていることになる。
【００８３】
この結果、電源が回復したときに、保持されている当該データを用いて、当該フリップフロップ回路８の状態を、電源が遮断される前の状態に、確実かつ速やかに復帰させることが可能となる。すなわち、不揮発性のフリップフロップ回路を実現することができる。
【００８４】
なお、電源が回復したときにトランジスタＧＴ１，ＧＴ２を介してインバータ回路部ＩＮＶ１，ＩＮＶ３の保持データが不用意に書換えられてしまうことを防止するため、復帰に要する所定期間、前述のように、信号ＰＯＲ（ＰｏｗｅｒＯｎＲｅｓｅｔ）を”Ｈ”とすることで、トランジスタＧＴ１，ＧＴ２を断状態にするようにしている。
【００８５】
また、強誘電体の分極反転に要する時間は短いので、データの書込みに際し、インバータ回路部ＩＮＶ１，ＩＮＶ３が入力データＤに対応した分極状態に至るまでの時間は短い。したがって、高速応答が可能となる。
【００８６】
さらに、強誘電体の場合、データの書込み、消去時に高電圧を要することはない。したがって、チップ内に昇圧回路を設けたり、通常電源の他に高圧電源を別途用意したりする必要がない。このため、チップサイズの増大や製造コストの上昇を抑制することができる。
【００８７】
また、この実施形態においては、強誘電体記憶部として、一対のトランジスタを強誘電体トランジスタとしたインバータ回路部ＩＮＶ１，ＩＮＶ３を用い、トランジスタＧＴ１，ＧＴ２の出力端に、それぞれ、当該インバータ回路部ＩＮＶ１，ＩＮＶ３の入力端を結合し、当該インバータ回路部ＩＮＶ１，ＩＮＶ３の出力端に現れる信号に対応した信号をそれぞれのインバータ回路部ＩＮＶ１，ＩＮＶ３の出力データとして出力するよう構成している。
【００８８】
したがって、ＣＭＯＳインバータ回路を構成するトランジスタを強誘電体トランジスタとすることにより、フリップフロップ回路８を構成するトランジスタＧＴ１，ＧＴ２の出力端に現れる信号を、当該強誘電体トランジスタに保持することができる。このため、不揮発性のフリップフロップ回路を、容易に実現することができる。また、フリップフロップ回路を構成するトランジスタ等の個数を、容易に低減することができる。
【００８９】
また、この実施形態においては、信号を所定の規格値に規格化するインバータ回路部ＩＮＶ２，ＩＮＶ４を備え、当該回路を介して出力データに対応する信号をトランジスタＧＴ１，ＧＴ２の出力端に、それぞれ帰還させるよう構成している。
【００９０】
したがって、インバータ回路部ＩＮＶ２，ＩＮＶ４を有する帰還路を設けることにより、通常の動作や復帰時の動作を、より安定化させることができる。
【００９１】
また、この実施形態においては、インバータ回路部ＩＮＶ２，ＩＮＶ４として、ＣＭＯＳインバータ回路を用いている。したがって、通常の動作や復帰時の動作を、容易に安定化させることができる。
【００９２】
また、この実施形態においては、インバータ回路部ＩＮＶ２，ＩＮＶ４を構成するそれぞれ一対のトランジスタを、強誘電体トランジスタＮＴ，ＰＴとしている。
【００９３】
したがって、帰還路においても、帰還路に現れる信号を、当該信号に対応した分極状態の形で強誘電体トランジスタＮＴ，ＰＴが保持している。このため、電源が遮断されたあと回復したときに、保持されている当該信号を用いて、フリップフロップ回路８の状態を、電源が遮断される前の状態に、より確実に復帰させることが可能となる。
【００９４】
また、この実施形態においては、トランジスタＮＴ，ＰＴとして、いわゆるＭＦＭＩＳ構造の強誘電体トランジスタを用いている。
【００９５】
したがって、通常のＣＭＯＳインバータ回路の製造工程に、強誘電体層３２および上部導電体層３４を積み上げる工程を追加するだけで、容易に、不揮発性のフリップフロップ回路を得ることが可能となる。
【００９６】
なお、上述の実施形態においては、ラッチ回路ＬＴ１およびラッチ回路ＬＴ２の双方に、強誘電体トランジスタを用いて構成されたＣＭＯＳインバータ回路を備えるようにしたが、この発明はこれに限定されるものではない。ラッチ回路ＬＴ１またはラッチ回路ＬＴ２のいずれか一方、たとえば、ラッチ回路ＬＴ１にのみ強誘電体トランジスタを用いて構成されたＣＭＯＳインバータ回路を備えるようにすることもできる。
【００９７】
また、フリップフロップ回路を構成するラッチ回路、たとえばラッチ回路ＬＴ１、に含まれるインバータ回路部ＩＮＶ１およびインバータ回路部ＩＮＶ２の双方に強誘電体トランジスタを用いるよう構成したが、インバータ回路部ＩＮＶ１およびインバータ回路部ＩＮＶ２の一方、たとえばインバータ回路部ＩＮＶ１にのみ強誘電体トランジスタを用いるよう構成することもできる。
【００９８】
また、インバータ回路部ＩＮＶ２にのみ強誘電体トランジスタを用いるように構成することもできる。このようにすれば、トランジスタＮＴまたはトランジスタＰＴがＯＦＦ状態のときに漏れ電流が流れるような素子設計をしたとしても、インバータ回路部ＩＮＶ２の電流駆動能力自体が小さいことから、漏れ電流に起因する消費電力をより低く抑えることができる。
【００９９】
また、インバータ回路部、たとえばインバータ回路部ＩＮＶ１、を構成するトランジスタＮＴ，ＰＴの双方を強誘電体トランジスタとしたが、トランジスタＮＴ，ＰＴの一方、たとえばトランジスタＮＴのみを強誘電体トランジスタとするよう構成することもできる。
【０１００】
また、上述の実施形態においては、帰還用のインバータ回路部ＩＮＶ２，ＩＮＶ４を設けるよう構成したが、この発明はこれに限定されるものではない。たとえば、図７に示すフリップフロップ回路１０のように、ラッチ回路ＬＴ１、ＬＴ２ともに、帰還用のインバータ回路部ＩＮＶ２，ＩＮＶ４（図１参照）を省略することもできる。
【０１０１】
これは、以下の理由による。回路内の各配線とグランドとの間には寄生容量が存在するため、これらの配線がフローティング状態となっても、該配線の電位はしばらく維持される。したがって、クロックパルスＣｐの周期がそれほど長くない限り、帰還用のインバータ回路部ＩＮＶ２，ＩＮＶ４（図１参照）を省略したとしても、ラッチ回路ＬＴ１またはラッチ回路ＬＴ２のラッチ内容は保持されるからである。
【０１０２】
また、上述の実施形態においては、ゲート部としてトランジスタＧＴ１，ＧＴ２を用いたが、ゲート部はこれに限定されるものではない。ゲート部として、たとえば、伝送ゲートやクロックドＣＭＯＳインバータ等を用いることもできる。
【０１０３】
なお、上述の各バリエーションは、以下に述べる種々の他の実施形態においても、同様に適用することができる。
【０１０４】
上述の各実施形態においては、基本的なＤフリップフロップ回路を例に説明したが、この発明はこれに限定されるものではない。たとえば、Ｓ−Ｒ（セット・リセット）付きのＤフリップフロップ回路や、Ｊ−Ｋフリップフロップ回路など、フリップフロップ回路一般に適用することができる。
【０１０５】
図８に、この発明を適用したＳ−Ｒ（セット・リセット）付きのＤフリップフロップ回路の一例であるフリップフロップ回路１２の回路図を示す。図９は、フリップフロップ回路１２の動作を示すテーブルである。
【０１０６】
フリップフロップ回路１２は、図１に示すフリップフロップ回路８と同様に、順序回路であるラッチ回路ＬＴ１（マスターラッチ回路）とラッチ回路ＬＴ２（スレーブラッチ回路）とを直列に接続した構成を有する。
【０１０７】
ラッチ回路ＬＴ１を構成するインバータ回路部ＩＮＶ１は、強誘電体トランジスタＮＴ，ＰＴを備えたＣＭＯＳインバータ回路ＣＩ１と、４つのトランジスタとを備えている。該４つのトランジスタのゲートは、セット端子Ｓ、リセット端子Ｒに、適当に接続されている。
【０１０８】
図９に示すように、リセット端子Ｒに信号”Ｈ”を入力することにより、フリップフロップ回路１２の記憶内容をリセット（クリア）することができ、リセット端子Ｒおよびセット端子Ｓに信号”Ｌ”を入力することにより、フリップフロップ回路１２の記憶内容をセット（プリセット）することができる。
【０１０９】
また、リセット端子Ｒに信号”Ｌ”を与えるとともにセット端子Ｓに信号”Ｈ”を与えておけば、上述のフリップフロップ回路８（図１参照）と同様の働きをする。なお、信号ＰＯＲ（ＰｏｗｅｒＯｎＲｅｓｅｔ）は、フリップフロップ回路８の場合と同様に、電源投入直後の所定期間のみ”Ｈ”となり、その後”Ｌ”となるよう構成されている。また、信号ＰＯＲが”Ｈ”の期間、リセット端子Ｒに信号”Ｌ”が与えられるとともにセット端子Ｓに信号”Ｈ”が与えられるよう構成されている。
【０１１０】
インバータ回路部ＩＮＶ２は、強誘電体トランジスタＮＴ，ＰＴを備えたＣＭＯＳインバータ回路ＣＩ２と、２つのトランジスタＤＮＴ，ＤＰＴを備えている。トランジスタＤＮＴのゲートには電源電圧が印加されており、トランジスタＤＰＴのゲートは接地されている。なお、トランジスタＤＮＴ，ＤＰＴは、インバータ回路部ＩＮＶ２の電気的特性をインバータ回路部ＩＮＶ１の電気的特性に合せるためのトランジスタであり、省略することもできる。
【０１１１】
ラッチ回路ＬＴ２も、ラッチ回路ＬＴ１と同様の構成であり、インバータ回路部ＩＮＶ３，ＩＮＶ４を備えている。インバータ回路部ＩＮＶ３，ＩＮＶ４は、インバータ回路部ＩＮＶ１、ＩＮＶ２と同様の構成である。
【０１１２】
このように、フリップフロップ回路１２は、セット端子Ｓ、リセット端子Ｒを備えていること、および、インバータ回路部ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４がやや複雑になっていることを除けば、図１に示すフリップフロップ回路８と同様の構成である。
【０１１３】
図１０Ａは、この発明を適用したＪ−Ｋフリップフロップ回路の一例であるフリップフロップ回路１４の回路図を示す。図１０Ｂは、フリップフロップ回路１４の動作を示すテーブルである。
【０１１４】
フリップフロップ回路１４は、図１に示すフリップフロップ回路８と、複数の論理ゲートを組合せた論理ゲート部ＬＧとを備えている。論理ゲート部ＬＧには、入力として、入力端子Ｊからの入力、入力端子Ｋからの入力、および、フリップフロップ回路８からの出力Ｑが与えられる。論理ゲート部ＬＧの出力は、フリップフロップ回路８の入力端子Ｄに与えられる。
【０１１５】
図１０Ｂに示すように、入力端子Ｊに信号”Ｈ”を与えるとともに入力端子Ｋに信号”Ｌ”を与えれば、クロックパルスＣｐの立上がりで、出力Ｑからデータ”Ｈ”が出力される。逆に、入力端子Ｊに信号”Ｌ”を与えるとともに入力端子Ｋに信号”Ｈ”を与えれば、クロックパルスＣｐの立上がりで、出力Ｑからデータ”Ｌ”が出力される。
【０１１６】
また、入力端子Ｊおよび入力端子Ｋの双方に信号”Ｈ”を与えれば、クロックパルスＣｐの立上がりで、出力Ｑの内容が反転する。一方、入力端子Ｊおよび入力端子Ｋの双方に信号”Ｌ”を与えれば、出力Ｑの内容は保持される。
【０１１７】
なお、上述の各実施形態においては、順序回路としてフリップフロップ回路を例に説明したが、この発明はこれに限定されるものではない。順序回路として、たとえばラッチ回路にも、この発明を適用することができる。
【０１１８】
図１１Ａは、この発明を適用したラッチ回路の一例であるラッチ回路１６を示す回路図である。図１１Ｂは、ラッチ回路１６の動作を示すテーブルである。ラッチ回路１６は、図１に示すフリップフロップ回路８を構成するラッチ回路ＬＴ１と、ほぼ同様の構成である。
【０１１９】
すなわち、ラッチ回路１６は、ゲート部であるトランジスタＧＴ（ＮチャネルＭＯＳＦＥＴ）、インバータ回路部ＩＮＶ１，ＩＮＶ２を備えている。インバータ回路部ＩＮＶ１は、ＣＭＯＳインバータ回路であり、ＰチャネルＭＯＳＦＥＴであるトランジスタＰＴとＮチャネルＭＯＳＦＥＴであるトランジスタＮＴとを直列に接続した構成を備えている。
【０１２０】
トランジスタＮＴおよびトランジスタＰＴは、ともに、いわゆるＭＦＭＩＳ構造の強誘電体トランジスタである。トランジスタＮＴとトランジスタＰＴとは、一方が「Ｎチャネル型」のＭＯＳＦＥＴであり、他方が「Ｐチャネル型」のＭＯＳＦＥＴである点を除き、同様の構成である。インバータ回路部ＩＮＶ２も、インバータ回路部ＩＮＶ１と同様の構成である。この実施形態においては、インバータ回路部ＩＮＶ１が強誘電体記憶部に対応し、インバータ回路部ＩＮＶ２が帰還回路に対応する。
【０１２１】
トランジスタＧＴを介して入力された入力データＤは、インバータ回路部ＩＮＶ１で反転された後、インバータ回路部ＩＮＶ２で再反転され（すなわち、元に戻され）、ふたたび、インバータ回路部ＩＮＶ１に入力される。つまり、インバータ回路部ＩＮＶ２を有する帰還回路を用いて、データ保持の安定化を図っている。これも、上述のラッチ回路ＬＴ１（図１参照）の場合と、同様である。
【０１２２】
インバータ回路部ＩＮＶ２の出力Ｑが、ラッチ回路１６の出力となる。また、インバータ回路部ＩＮＶ１の出力ＱＢが、ラッチ回路１６の反転出力となる。ラッチ回路１６のトランジスタＧＴのゲートには、ゲート制御信号であるクロックパルスＣｐが与えられる。
【０１２３】
図１１Ｂに示すように、クロックパルスＣｐが”Ｈ”のとき、出力Ｑからは入力データＤが、そのまま出力される。すなわち、ラッチ回路１６はアンラッチ状態となる。一方、クロックパルスＣｐが”Ｌ”になると、出力Ｑの値は保持される。すなわち、ラッチ回路１６はラッチ状態となる。
【０１２４】
ラッチ回路１６は、上述の各フリップフロップ回路と同様に、電源が遮断されてもデータを保持することができ、電源が復帰すると、電源が遮断される直前の状態に復帰する。
【０１２５】
上述の各実施形態においては、順序回路を例に説明したが、この発明はこれに限定されるものではない。たとえばＣＭＯＳインバータ回路にも、この発明を適用することができる。
【０１２６】
図１２Ａは、この発明を適用したＣＭＯＳインバータ回路の一例であるインバータ回路１８を示す回路図である。図１２Ｂは、インバータ回路１８の動作を示すテーブルである。インバータ回路１８は、図１に示すフリップフロップ回路８を構成するインバータ回路部ＩＮＶ１と、ほぼ同様の構成である。
【０１２７】
すなわち、インバータ回路１８は、ＰチャネルＭＯＳＦＥＴであるトランジスタＰＴとＮチャネルＭＯＳＦＥＴであるトランジスタＮＴとを直列に接続した構成を備えている。トランジスタＮＴおよびトランジスタＰＴは、ともに、いわゆるＭＦＭＩＳ構造の強誘電体トランジスタである。トランジスタＮＴとトランジスタＰＴとは、一方が「Ｎチャネル型」のＭＯＳＦＥＴであり、他方が「Ｐチャネル型」のＭＯＳＦＥＴである点を除き、同様の構成である。
【０１２８】
図１２Ｂに示すように、入力データＩＮを反転したデータが、出力データＯＵＴとなる。インバータ回路１８においても、上述の各実施形態の場合と同様に、電源が遮断されてもデータを保持することができ、電源が復帰すると、電源が遮断される直前の状態に、確実かつ速やかに復帰する。
【０１２９】
なお、上述の各実施形態においては、強誘電体トランジスタとして、いわゆるＭＦＭＩＳ構造の強誘電体トランジスタを例に説明したが、強誘電体トランジスタはこれに限定されるものではない。強誘電体トランジスタとして、たとえば、図１３Ａに示すようなトランジスタＮＴを用いることもできる。
【０１３０】
図１３Ａに示すトランジスタＮＴは、ｎチャンネルＭＯＳＦＥＴである。半導体基板であるｐ型のシリコン基板２０に、ｎ型半導体で構成されたソース領域２２とドレイン領域２４が形成されている。ｐ型半導体で構成されたチャネル領域２６の上には、ＰＺＴ等の強誘電体材料で構成した強誘電体層３２が設けられている。強誘電体層３２の上には、導電体層４０が設けられている。
【０１３１】
この構造のタイプのトランジスタを、ＭＦＳ構造のトランジスタ（上から、メタル層、強誘電体層、シリコン層をこの順に積層した構造を有するトランジスタ）という。なお、強誘電体層とシリコン層（半導体基板）との間に絶縁物質を介在させたＭＦＩＳ構造のトランジスタを用いることもできる。
【０１３２】
図１３ＡのトランジスタＮＴを記号で表すと、図１３Ｂのようになる。導電体層４０にはゲート電極Ｇが接続されている。ソース領域２２にはソース電極Ｓが接続され、ドレイン領域２４にはドレイン電極Ｄが接続されている。
【０１３３】
このトランジスタＮＴは、通常のＭＯＳＦＥＴの絶縁層を、シリコン酸化物ではなくＰＺＴ等の強誘電体材料で構成したトランジスタである。したがって、従来のＳＲＡＭ等に用いる記憶用トランジスタの材料を一部変更するだけで、容易に不揮発性の順序回路等を得ることができる。なお、ｐチャンネルＭＯＳＦＥＴトランジスタＰＴについても、図１３Ａに示すトランジスタＮＴと同様の構成のものを用いることができる。
【０１３４】
また、強誘電体記憶部は、強誘電体トランジスタに限定されるものではない。たとえば、強誘電体コンデンサを用いることもできる。この場合、たとえば、図１に示す強誘電体トランジスタＮＴの代わりに、通常のＭＯＳＦＥＴのゲート電極に強誘電体コンデンサを直列に接続したものを用いればよい。
【０１３５】
このように構成すれば、従来のフリップフロップ回路等に用いる通常のＭＯＳＦＥＴをそのまま用いるとともに、新たに強誘電体コンデンサを追加するだけで、容易に不揮発性のフリップフロップ回路等を得ることができる。
【図面の簡単な説明】
【図ｌ】この発明の一実施形態による半導体装置に用いられる順序回路であるフリップフロップ回路８を示す回路図である。
【図２】フリップフロップ回路８の動作を説明するためのタイミングチャートである。
【図３】図３Ａは、トランジスタＮＴの構造を示す図面である。図３Ｂは、図３ＡのトランジスタＮＴを記号で表した図面である。
【図４】インバータ回路部ＩＮＶ１にデータ”Ｈ”を書込む場合の動作を説明するための図面である。
【図５】データ”Ｈ”を書込む場合におけるトランジスタＮＴの強誘電体容量Ｃ_{ｆｅｒｒｏ}およびＭＯＳ容量Ｃ_ＭＯＳの電圧・電荷特性を示す図面である。
【図６】データ”Ｈ”を書込む場合におけるトランジスタＰＴの強誘電体容量Ｃ_{ｆｅｒｒｏ}およびＭＯＳ容量Ｃ_ＭＯＳの電圧・電荷特性を示す図面である。
【図７】この発明の他の実施形態による半導体装置に用いられる順序回路であるフリップフロップ回路１０を示す回路図である。
【図８】この発明のさらに他の実施形態による半導体装置に用いられる順序回路であるフリップフロップ回路１２を示す回路図である。
【図９】フリップフロップ回路１２の動作を示すテーブルである。
【図１０】図１０Ａは、この発明を適用したＪ−Ｋフリップフロップ回路の一例であるフリップフロップ回路１４の回路図である。図１０Ｂは、フリップフロップ回路１４の動作を示すテーブルである。
【図１１】図１１Ａは、この発明を適用したラッチ回路の一例であるラッチ回路１６を示す回路図である。図１１Ｂは、ラッチ回路１６の動作を示すテーブルである。
【図１２】図１２Ａは、この発明を適用したＣＭＯＳインバータ回路の一例であるインバータ回路１８を示す回路図である。図１２Ｂは、インバータ回路１８の動作を示すテーブルである。
【図１３】図１３Ａは、トランジスタＮＴの他の構造の例を示す図面である。図１３Ｂは、図１３ＡのトランジスタＮＴを記号で表した図面である。
【図１４】従来の順序回路の一例であるフリップフロップ回路２の回路図である。
【図１５】図１４に示すフリップフロップ回路２の動作を表わすタイミングチャートである。
【符号の説明】
３２・・・・・強誘電体層
ＩＮＶ１・・・インバータ回路部
ＮＴ・・・・トランジスタ
ＰＴ・・・・トランジスタ
特許出願人ローム株式会社
出願人代理人弁理士古谷栄男
弁理士松下正
弁理士眞島宏明
弁理士田川幸一[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a sequential circuit, and more particularly to a sequential circuit using a ferroelectric.
[0002]
[Prior art]
Sequential circuits such as latch circuits and flip-flop circuits are known. FIG. 14 shows a flip-flop circuit 2 as an example of a conventional sequential circuit. FIG. 15 is a timing chart showing the operation of the flip-flop circuit 2 shown in FIG. The flip-flop circuit 2 is configured by connecting a latch circuit 4 (master latch circuit) and a latch circuit 6 (slave latch circuit) in series. Note that PA in FIG. 15 represents an output signal of the latch circuit 4, that is, a signal at point PA in FIG.
[0003]
When the clock pulse Cp changes from “H” to “L” (see FIG. 15, (a)), the latch circuit 4 enters the latching state and the latch circuit 6 enters the unlatching state. Therefore, the data corresponding to the data Dn (current data) at the falling edge of the clock pulse Cp (the signal at the point PA is a value obtained by inverting the data Dn) is latched by the latch circuit 4 and output. The data Dn is output to Q.
[0004]
Next, when the clock pulse Cp changes from “L” to “H” (see FIG. 15, (b)), the latch circuit 4 enters the unlatched state and the latch circuit 6 enters the latched state. Therefore, the data Dn is latched by the latch circuit 6, and the data Dn is also output to the output Q.
[0005]
Next, when the clock pulse Cp changes from “H” to “L” (see FIG. 15, (c)), the latch circuit 4 enters the latch state again and the latch circuit 6 enters the unlatching state. Therefore, the data corresponding to the data Dn + 1 (next data) at the falling edge of the clock pulse Cp (the signal at the PA point is a value obtained by inverting the data Dn) is latched by the latch circuit 4 and output. The data Dn + 1 is output to Q.
[0006]
Thus, when the flip-flop circuit 2 is used, data can be latched at the falling timing of the clock pulse Cp, and the latched data can be output for a time corresponding to one cycle of the clock pulse Cp. For this reason, noise can be removed from the data and a stable output can be obtained.
[0007]
Therefore, by using a combination of a sequential circuit such as the flip-flop circuit 2 and a combinational circuit such as a logic gate, highly reliable sequence processing or the like can be performed.
[0008]
[Problems to be solved by the invention]
However, the conventional sequential circuit such as the above-described flip-flop circuit 2 has the following problems. In a conventional sequential circuit, a voltage must always be applied to the circuit in order to retain the data being processed.
[0009]
Therefore, if the power is shut off due to an accident in the middle of the sequence processing, even if the power is restored, the data immediately before the accident does not remain, and in order to return the sequence processing to the state immediately before the accident, the sequence processing must be performed again. I had to start over. This is wasteful and lacks processing reliability.
[0010]
An object of the present invention is to provide a nonvolatile sequential circuit or the like that can solve the problems of sequential circuits such as the conventional flip-flop circuit and can retain data even when the power is cut off.
[0011]
[Means for Solving the Problem, Action and Effect of the Invention]
This invention Each of the sequential circuit and the semiconductor device includes a ferroelectric memory unit that is coupled to the output terminal of the gate unit and holds a polarization state corresponding to a signal appearing at the output terminal.
[0012]
Therefore, the ferroelectric memory unit holds a signal appearing at the output terminal of the gate unit constituting the sequential circuit such as a latch circuit in the form of a polarization state corresponding to the signal. For this reason, even if the power supply is cut off, the data is held by the ferroelectric memory unit.
[0013]
As a result, when the power is restored, the state of the sequential circuit can be reliably and promptly restored to the state before the power is shut off using the stored data. That is, a sequential circuit such as a nonvolatile latch circuit can be realized.
[0014]
This invention In the sequential circuit, a complementary metal oxide semiconductor (CMOS) inverter circuit in which at least one transistor is a ferroelectric transistor is used as the ferroelectric memory unit, and the input terminal of the inverter circuit is used as the output terminal of the gate unit. And a signal corresponding to a signal appearing at the output terminal of the inverter circuit is output as output data.
[0015]
Therefore, by making the transistor constituting the complementary metal oxide semiconductor (CMOS) inverter circuit a ferroelectric transistor, the signal appearing at the output terminal of the gate portion constituting the sequential circuit is held in the ferroelectric transistor. be able to. For this reason, a non-volatile sequential circuit can be easily realized. In addition, the number of transistors or the like included in the sequential circuit can be easily reduced.
[0016]
This invention The sequential circuit includes a feedback circuit, and is configured to be able to feed back a signal corresponding to the output data to the output terminal of the gate portion via the feedback circuit.
[0017]
Therefore, by providing a feedback path, normal operation and return operation can be further stabilized.
[0018]
This invention In the sequential circuit, a complementary metal oxide semiconductor (CMOS) inverter circuit is used as the feedback circuit.
[0019]
That is, by using a complementary metal oxide semiconductor (CMOS) inverter circuit as a feedback circuit, normal operation and operation at return can be easily stabilized.
[0020]
This invention In the sequential circuit, at least one transistor constituting a complementary metal oxide semiconductor (CMOS) inverter circuit used as a feedback circuit is a ferroelectric transistor.
[0021]
Therefore, also in the feedback path, the ferroelectric transistor holds the signal appearing in the feedback path in the form of a polarization state corresponding to the signal. For this reason, when the power is recovered after being shut off, it is possible to more reliably return the state of the sequential circuit to the state before the power is shut off by using the held signal. Become.
[0022]
This invention In this sequential circuit, the ferroelectric transistor includes A) a source region and a drain region of a first conductivity type formed on a semiconductor substrate, and B) a second conductivity type disposed between the source region and the drain region. A channel forming region, C) an insulating layer disposed on the channel forming region, D) a first conductor layer disposed on the insulating layer, and E) formed on the first conductor layer. And a second conductive layer formed on the ferroelectric layer.
[0023]
Therefore, by using the transistor having the above structure as the ferroelectric transistor, it is easy to add a process of stacking the ferroelectric layer and the second conductor layer to the normal CMOS inverter circuit manufacturing process. A non-volatile sequential circuit can be obtained.
[0024]
This invention In this sequential circuit and semiconductor device, the output data of the sequential circuit on the input side is given to the gate part of the sequential circuit on the output side as input data of the sequential circuit on the output side, and the gate for controlling the gate part of the sequential circuit on the input side The control signal and the gate control signal for controlling the gate portion of the sequential circuit on the output side have opposite phases.
[0025]
Accordingly, a signal appearing at the output terminal of the gate part constituting at least one of the sequential circuits such as the two latch circuits constituting the sequential circuit such as the flip-flop circuit is a polarization state corresponding to the signal. Is held by the ferroelectric memory. For this reason, even if the power supply is cut off, the data is held by the ferroelectric memory unit.
[0026]
As a result, when the power supply is restored, the state of the sequential circuit such as the latch circuit can be reliably and promptly restored to the state before the power supply is shut off using the stored data. It becomes. That is, a sequential circuit such as a nonvolatile flip-flop circuit can be realized.
[0027]
This invention In the inverter circuit and the semiconductor device, the P channel metal oxide semiconductor field effect transistor (P-MOSFET) and the N channel metal oxide semiconductor field effect transistor (N-MOSFET) are connected in series. In the type metal oxide semiconductor (CMOS) inverter circuit, at least one of the transistors is a ferroelectric transistor.
[0028]
Therefore, the ferroelectric transistor holds a signal appearing in the inverter circuit in the form of a polarization state corresponding to the signal. For this reason, even if the power supply is cut off, data is held by the ferroelectric transistor.
[0029]
As a result, when the power is restored, the state of the inverter circuit can be reliably and promptly restored to the state before the power is shut off using the stored data. That is, a nonvolatile inverter circuit can be realized.
[0030]
In addition, a nonvolatile inverter circuit can be easily realized by using a ferroelectric transistor as a transistor constituting the complementary metal oxide semiconductor (CMOS) inverter circuit.
[0031]
The term “ferroelectric storage section” in the claims refers to a portion that stores information using the hysteresis characteristics of a ferroelectric, and a circuit that combines these in addition to a ferroelectric transistor or a ferroelectric capacitor itself. It is a concept that also includes In the embodiment, the inverter circuit units INV1 and INV3 shown in FIG. 1 correspond to this.
[0032]
The “ferroelectric transistor” refers to a transistor using a ferroelectric, and is a concept including a so-called MFMIS transistor and an MFS transistor (described later). In the embodiment, the transistors NT and PT shown in FIG. 1 correspond to this.
[0033]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 is a circuit diagram showing a flip-flop circuit 8 which is a sequential circuit used in a semiconductor device according to an embodiment of the present invention. The flip-flop circuit 8 is a basic D flip-flop circuit having a configuration in which a latch circuit LT1 (master latch circuit) and a latch circuit LT2 (slave latch circuit), which are sequential circuits, are connected in series.
[0034]
The latch circuit LT1 includes a transistor GT1 (N-channel MOSFET) which is a gate portion, and inverter circuit portions INV1 and INV2. The inverter circuit section INV1 is a CMOS inverter circuit and has a configuration in which a transistor PT that is a P-channel MOSFET and a transistor NT that is an N-channel MOSFET are connected in series.
[0035]
The transistors NT and PT are so-called MFMIS ferroelectric transistors (transistors having a structure in which a metal layer, a ferroelectric layer, a metal layer, an insulating layer, and a silicon layer are stacked in this order from above).
[0036]
FIG. 3A shows the structure of the transistor NT. A source region 22 and a drain region 24 made of an n-type (first conductivity type) semiconductor are formed on a p-type silicon substrate 20 which is a semiconductor substrate. On the channel formation region 26 made of a p-type (second conductivity type) semiconductor, silicon oxide (SiO 2) ₂ ) Is provided. On the insulating layer 28, Poly-Si, IrO ₂ , Ir are stacked in this order, and a lower conductor layer (first conductor layer) 30 is provided.
[0037]
A ferroelectric layer 32 made of PZT or the like is provided thereon. As will be described later, the ferroelectric layer 32 maintains a polarization state corresponding to the connection state of the transistor NT.
[0038]
On top of that, IrO ₂ , Ir are stacked in this order, and an upper conductor layer (second conductor layer) 34 is provided.
[0039]
In addition to the above, silicon nitride (SiN) or the like can be used as the insulating layer 28. In addition to the above, as the lower conductor layer 30 and the upper conductor layer 34, oxide conductors such as RuOx and ITO, and metals such as Pt, Pb, Au, Ag, Al, and Ni can be used. .
[0040]
The transistor NT in FIG. 3A is represented by a symbol as shown in FIG. 3B. A control gate electrode CG is connected to the upper conductor layer 34. The lower conductor layer 30 is not connected to an electrode and is in a floating state. A source electrode S is connected to the source region 22, and a drain electrode D is connected to the drain region 24.
[0041]
The control gate electrode CG (input terminal of the inverter circuit) is connected to the output terminal of the transistor GT1 of the latch circuit LT1 shown in FIG. 1, and the drain electrode D (output terminal of the inverter circuit) is input to the transistor GT2 of the latch circuit LT2. Connected to the end, the source electrode S is grounded.
[0042]
The transistors NT and PT have the same configuration except that one is an “N-channel type” MOSFET and the other is a “P-channel type” MOSFET. That is, the transistor PT is also a ferroelectric transistor having an MFMIS structure.
[0043]
Returning to FIG. 1, the inverter circuit unit INV2 has the same configuration as the inverter circuit unit INV1, but the current drive capability is smaller than that of the inverter circuit unit INV1. In this embodiment, the inverter circuit unit INV1 corresponds to a ferroelectric memory unit, and the inverter circuit unit INV2 corresponds to a feedback circuit.
[0044]
The input data D input through the transistor GT1 is inverted by the inverter circuit unit INV1, then re-inverted by the inverter circuit unit INV2 (that is, returned to the original state), and is input again to the inverter circuit unit INV1. . That is, the data holding is stabilized by using a feedback circuit having the inverter circuit portion INV2.
[0045]
The output (output data) of the inverter circuit unit INV1 of the latch circuit LT1 is also input to the latch circuit LT2. The latch circuit LT2 has the same configuration as the latch circuit LT1, and includes a transistor GT2 that is a gate portion, and inverter circuit portions INV3 and INV4. The transistor GT2 has the same configuration as the transistor GT1, and the inverter circuit units INV3 and INV4 have the same configuration as the inverter circuit units INV1 and INV2.
[0046]
The operation of the latch circuit LT2 is similar to that of the latch circuit LT1. That is, the output of the inverter circuit unit INV1 input through the transistor GT2 is inverted by the inverter circuit unit INV3 and then re-inverted by the inverter circuit unit INV4 (that is, returned to the original state). Input to INV3. That is, stabilization of data retention is achieved using a feedback circuit having the inverter circuit portion INV4.
[0047]
The output of the inverter circuit section INV3 of the latch circuit LT2 becomes the output Q of the flip-flop circuit 8. Further, the output of the inverter circuit unit INV4 of the latch circuit LT2 becomes the inverted output QB of the flip-flop circuit 8.
[0048]
A clock pulse Cp that is a gate control signal is applied to the gate of the transistor GT2 of the latch circuit LT2, and a clock pulse CpB (control signal) that is an inverted signal of the clock pulse Cp is applied to the gate of the transistor GT1 of the latch circuit LT1. Given. Note that the signal POR (Power On Reset) is configured to be “H” for turning off the transistors GT1 and GT2 only for a predetermined period immediately after power-on, and then to be “L”.
[0049]
The operation of the flip-flop circuit 8 is similar to that of the conventional flip-flop circuit 2 shown in FIG. 14 (see FIG. 15). However, as will be described later, the data is retained even when the power is shut off. Thus, the conventional flip-flop circuit 2 is different. In this embodiment, unlike the flip-flop circuit 2, the input data D is latched at the rising timing of the clock pulse Cp.
[0050]
The operation of the flip-flop circuit 8 will be described using the timing chart shown in FIG. Note that PA in FIG. 2 represents an output signal of the latch circuit LT1, that is, a signal at point PA in FIG.
[0051]
When the clock pulse Cp changes from “L” to “H” (see FIG. 2, (a)), the transistor GT1 of the latch circuit LT1 is turned off (disconnected state), and the transistor GT2 of the latch circuit LT2 is turned on (connected state). )become. Therefore, the data corresponding to the data Dn (current data) at the rising edge of the clock pulse Cp (the signal at the point PA is a value obtained by inverting the data Dn) is latched by the latch circuit LT1, and the output Q The data Dn is output.
[0052]
Next, when the clock pulse Cp changes from “H” to “L” (see FIG. 2, (b)), the transistor GT1 of the latch circuit LT1 is turned on (connected state), and the transistor GT2 of the latch circuit LT2 is turned off. (Disconnected state). Therefore, the data Dn is latched by the latch circuit LT2, and the data Dn is also output to the output Q.
[0053]
Next, when the clock pulse Cp changes from “L” to “H” (see FIG. 2, (c)), the transistor GT1 of the latch circuit LT1 is turned OFF again (disconnected state), and the transistor GT2 of the latch circuit LT2 is turned on. Is turned on (joining state). Therefore, data corresponding to the data Dn + 1 (next data) at the rising edge of the clock pulse Cp (the signal at the PA point is a value obtained by inverting the data Dn) is latched by the latch circuit LT1, and the output Q Is output with the data Dn + 1.
[0054]
As described above, when the flip-flop circuit 8 is used, data can be latched at the rising timing of the clock pulse Cp, and the latched data can be output for a time corresponding to one cycle of the clock pulse Cp.
[0055]
As described above, unlike the conventional flip-flop circuit 2, the flip-flop circuit 8 retains data even when the power is cut off. Data holding and reproduction operations will be described.
[0056]
As described above, at the rising edge of the clock pulse Cp, that is, the data Dn immediately before the clock pulse Cp changes from “L” to “H” (see FIG. 2A) (in this embodiment, the data “H”). ) Is latched by the latch circuit LT1. FIG. 4 shows the state of the inverter circuit section INV1 immediately before FIG. 2 (a).
[0057]
As shown in FIG. 4, the “L” potential is applied to the source electrode S of the transistor NT of the inverter circuit section INV1, and the “H” potential is applied to the source electrode S of the transistor PT.
[0058]
The control gate electrodes CG of the transistors NT and PT are both at “H” potential. When the control gate electrode CG becomes “H” potential, the threshold value V of each of the transistors NT and PT is set so that the transistor NT is turned “ON” and the transistor PT is turned “OFF”. _th Is set. Therefore, in this case, the drain electrodes D of the transistors NT and PT are both at the “L” potential.
[0059]
In such a state, a predetermined polarization state is generated in the ferroelectric layer 32 of the transistors NT and PT, as will be described later. That is, the data “H” is written in the latch circuit LT1 as a predetermined polarization state generated in the ferroelectric layer 32 of the transistors NT and PT.
[0060]
Thereafter, when the clock pulse Cp rises and becomes “H”, the transistor GT1 is turned off. However, the self-latching function of the inverter circuit portion INV1 and the inverter circuit portion INV2 causes the transistor NT to be turned on and the transistor PT to be turned off. Is retained. That is, the data “H” is latched by the latch circuit LT1.
[0061]
The state of the transistors NT and PT during the period from writing of data “H” to the latch state will be described. First, the state of the transistor NT will be described.
[0062]
As shown in FIGS. 3A and 3B, the transistor NT includes a ferroelectric capacitor C that is a capacitor formed between the upper conductor layer 34 and the lower conductor layer 30. _ferro And a MOS capacitor C that is a capacitor formed between the lower conductor layer 30 and the channel region 26. _MOS Can be considered to be connected in series. Ferroelectric capacity C _ferro And MOS capacitor C _MOS GATE capacity C _GATE Call it.
[0063]
FIG. 5 shows the ferroelectric capacitor C of the transistor NT when data “H” is written. _ferro And MOS capacitor C _MOS An example of the voltage / charge characteristics is shown.
[0064]
As described above, since the transistor NT is ON (see FIG. 4), the potential of the channel region 26 (see FIG. 3A) is almost the ground potential. Further, “H (V _DD ) "A potential is applied. Therefore, the GATE capacitance C _GATE Includes + V with respect to the channel region 26 as a reference. _DD Is applied.
[0065]
For this reason, as shown in FIG. _ferro The state becomes P4. Similarly, MOS capacitor C _MOS The state becomes S4. Note that the charge in the state indicated by the point S4 has the same value as the charge indicated by the point P4. At this time, MOS capacitor CM _OS That is, the voltage generated in the lower conductor layer 30 (floating gate) is V ₂ It has become.
[0066]
Next, the state of the transistor PT will be described. FIG. 6 shows the ferroelectric capacitor C of the transistor PT when data “H” is written. _ferro And MOS capacitor C _MOS The voltage / charge characteristics are shown.
[0067]
As described above, since the transistor PT shown in FIG. 4 is OFF, the potential of the channel region of the transistor PT is almost equal to the power supply potential V. _DD It has become. In addition, “H (V _DD ) "A potential is applied. Therefore, the GATE capacitance C _GATE A voltage of 0 volts is applied to the channel region 26 as a reference.
[0068]
For this reason, as shown in FIG. _ferro The state becomes P5, and the MOS capacitor C _MOS The state becomes S5. Ferroelectric capacity C _ferro And MOS capacitor C _MOS Are connected in series, the charges at points P5 and S5 are equal. Also, the sum of the voltages at points P5 and S5 should be 0V. Therefore, the voltage at point P5 is V ₄ Then, the voltage at the point S5 is -V having the same absolute value and the opposite polarity. ₄ It has become.
[0069]
Next, the operation when the power source (not shown) of the flip-flop circuit 8 is shut off and then the power source is turned on again will be described. First, the state of the transistor NT will be described.
[0070]
When the power supply of the flip-flop circuit 8 is cut off while the latch circuit LT1 stores the data “H”, the ferroelectric capacitor C of the transistor NT with time elapses. _ferro And MOS capacitor C _MOS The voltage and electric charge appearing at the state change from the state indicated by the points P4 and S4 in FIG. 5 to the state indicated by the points P1 and S1, respectively.
[0071]
Here, when the power of the flip-flop circuit 8 is turned on again, the MOS capacitor C _MOS The voltage / charge state appearing at the point changes suddenly from point S1 to point S3. Here, the charge in the state indicated by the point S3 has the same value as the charge indicated by the point P1.
[0072]
Thereafter, as time passes, the ferroelectric capacitor C _ferro And MOS capacitor C _MOS The voltage and electric charge appearing at are in a state indicated by points P4 and S4 in FIG. At this time, the MOS capacitor C _MOS That is, the voltage generated at the floating gate is V ₂ It has become. That is, the transistor NT is in the ON state as before the power is shut off.
[0073]
As shown in FIG. 5, the ferroelectric capacitor C _ferro This state returns from P1 to P4. Similarly, MOS capacitor C _MOS This state returns from S1 to S4 via S3.
[0074]
Next, the state of the transistor PT will be described. When the power supply of the flip-flop circuit 8 is cut off while the latch circuit LT1 stores the data “H”, the ferroelectric capacitor C of the transistor PT with the passage of time. _ferro And MOS capacitor C _MOS The voltage and electric charge appearing at the point change from the state indicated by the points P5 and S5 in FIG. 6 to the state indicated by the points P2 and S2 (the same state as the point S1 in FIG. 5).
[0075]
Here, when the power of the flip-flop circuit 8 is turned on again, the MOS capacitor C _MOS The voltage / charge state appearing at the point changes suddenly from point S2 to point S6. Here, the charge in the state indicated by the point S6 has the same value as the charge indicated by the point P2.
[0076]
Thereafter, as time passes, the ferroelectric capacitor C _ferro And MOS capacitor C _MOS The voltage and electric charge appearing at are in the states indicated by points P5 and S5 in FIG. 6, respectively. At this time, the MOS capacitor C _MOS That is, the voltage generated at the floating gate is −V ₄ It has become. That is, the transistor NT is in the OFF state, which is the same as before the power is shut off.
[0077]
As shown in FIG. 6, the ferroelectric capacitor C _ferro Will return from P2 to P5. Similarly, MOS capacitor C _MOS This state returns from S2 to S5 via S6.
[0078]
That is, when the power source of the flip-flop circuit 8 is shut off and then the power source is turned on again, the latch circuit LT1 returns to the state before the power source is shut off, that is, the state where the data “H” is latched. .
[0079]
The case where the data “H” is latched in the latch circuit LT1 has been described as an example, but the operation in the case where the data “L” is latched in the latch circuit LT1 is also substantially the same. Although the operation of the latch circuit LT1 has been described, the operation of the latch circuit LT2 is substantially the same as the operation of the latch circuit LT1.
[0080]
The flip-flop circuit 8 is a non-volatile flip-flop circuit that stores the data even when the power is shut off regardless of the contents of the latch data, and can reproduce the data when the power is restored.
[0081]
As described above, the flip-flop circuit 8 includes inverter circuit portions INV1 and INV3 that are connected to the output terminals of the transistors GT1 and GT2 and hold the polarization state corresponding to the signal appearing at the output terminals.
[0082]
Therefore, the inverter circuit units INV1 and INV3 hold signals appearing at the output terminals of the transistors GT1 and GT2 constituting the flip-flop circuit 8 in a polarization state corresponding to the signals. For this reason, even if the power is cut off, the data is held by the inverter circuit portions INV1 and INV3.
[0083]
As a result, when the power is restored, the state of the flip-flop circuit 8 can be reliably and promptly restored to the state before the power is shut off using the stored data. . That is, a nonvolatile flip-flop circuit can be realized.
[0084]
In order to prevent the data held in the inverter circuit portions INV1 and INV3 from being inadvertently rewritten through the transistors GT1 and GT2 when the power is restored, the signal is output as described above for a predetermined period required for recovery. By setting POR (Power On Reset) to “H”, the transistors GT1 and GT2 are turned off.
[0085]
Further, since the time required for the polarization inversion of the ferroelectric material is short, the time until the inverter circuit portions INV1 and INV3 reach the polarization state corresponding to the input data D is short when writing data. Therefore, high-speed response is possible.
[0086]
Further, in the case of a ferroelectric material, a high voltage is not required when data is written or erased. Therefore, there is no need to provide a booster circuit in the chip or to separately prepare a high-voltage power supply in addition to the normal power supply. For this reason, an increase in chip size and an increase in manufacturing cost can be suppressed.
[0087]
In this embodiment, inverter circuit units INV1 and INV3 in which a pair of transistors are ferroelectric transistors are used as the ferroelectric memory units, and the inverter circuit units INV1 are respectively connected to the output terminals of the transistors GT1 and GT2. , INV3 are coupled to each other, and signals corresponding to signals appearing at the output terminals of the inverter circuit units INV1, INV3 are output as output data of the respective inverter circuit units INV1, INV3.
[0088]
Therefore, by making the transistor constituting the CMOS inverter circuit a ferroelectric transistor, the signal appearing at the output terminals of the transistors GT1 and GT2 constituting the flip-flop circuit 8 can be held in the ferroelectric transistor. For this reason, a nonvolatile flip-flop circuit can be easily realized. In addition, the number of transistors and the like constituting the flip-flop circuit can be easily reduced.
[0089]
In this embodiment, inverter circuits INV2 and INV4 that normalize signals to a predetermined standard value are provided, and signals corresponding to output data are fed back to the output terminals of the transistors GT1 and GT2 through the circuits, respectively. It is configured to make it.
[0090]
Therefore, by providing a feedback path having the inverter circuit portions INV2 and INV4, the normal operation and the operation at the time of return can be further stabilized.
[0091]
In this embodiment, CMOS inverter circuits are used as the inverter circuit units INV2 and INV4. Therefore, normal operation and return operation can be easily stabilized.
[0092]
In this embodiment, the pair of transistors constituting the inverter circuit portions INV2 and INV4 are the ferroelectric transistors NT and PT, respectively.
[0093]
Therefore, also in the feedback path, the ferroelectric transistors NT and PT hold the signal appearing in the feedback path in the form of a polarization state corresponding to the signal. For this reason, when the power is recovered after being shut off, the state of the flip-flop circuit 8 can be more reliably restored to the state before the power is shut off by using the held signal. It becomes.
[0094]
In this embodiment, ferroelectric transistors having a so-called MFMIS structure are used as the transistors NT and PT.
[0095]
Therefore, it is possible to easily obtain a nonvolatile flip-flop circuit simply by adding a process of stacking the ferroelectric layer 32 and the upper conductor layer 34 to a normal CMOS inverter circuit manufacturing process.
[0096]
In the above-described embodiment, both the latch circuit LT1 and the latch circuit LT2 are provided with the CMOS inverter circuit configured using the ferroelectric transistor. However, the present invention is not limited to this. Absent. For example, only one of the latch circuit LT1 and the latch circuit LT2, for example, the latch circuit LT1 may be provided with a CMOS inverter circuit configured using a ferroelectric transistor.
[0097]
In addition, a ferroelectric transistor is used for both the inverter circuit portion INV1 and the inverter circuit portion INV2 included in the latch circuit constituting the flip-flop circuit, for example, the latch circuit LT1, but the inverter circuit portion INV1 and the inverter circuit portion are configured. A ferroelectric transistor may be used only for one of the INV2, for example, the inverter circuit portion INV1.
[0098]
Further, a ferroelectric transistor may be used only for the inverter circuit portion INV2. In this way, even if the element design is such that the leakage current flows when the transistor NT or the transistor PT is in the OFF state, the current drive capability of the inverter circuit section INV2 itself is small, so that the consumption caused by the leakage current Electric power can be kept lower.
[0099]
Further, both of the transistors NT and PT constituting the inverter circuit section, for example, the inverter circuit section INV1, are ferroelectric transistors. You can also
[0100]
In the above-described embodiment, the inverter circuit units INV2 and INV4 for feedback are provided. However, the present invention is not limited to this. For example, like the flip-flop circuit 10 shown in FIG. 7, the inverter circuits INV2 and INV4 for feedback (see FIG. 1) can be omitted in both the latch circuits LT1 and LT2.
[0101]
This is due to the following reason. Since parasitic capacitance exists between each wiring in the circuit and the ground, even if these wirings are in a floating state, the potential of the wiring is maintained for a while. Therefore, as long as the period of the clock pulse Cp is not so long, even if the feedback inverter circuit units INV2 and INV4 (see FIG. 1) are omitted, the latch contents of the latch circuit LT1 or the latch circuit LT2 are retained. .
[0102]
In the above-described embodiment, the transistors GT1 and GT2 are used as the gate portion, but the gate portion is not limited to this. As the gate portion, for example, a transmission gate, a clocked CMOS inverter, or the like can be used.
[0103]
Note that the above-described variations can be similarly applied to various other embodiments described below.
[0104]
In each of the above-described embodiments, the basic D flip-flop circuit has been described as an example, but the present invention is not limited to this. For example, the present invention can be applied to general flip-flop circuits such as a D flip-flop circuit with S-R (set / reset) and a JK flip-flop circuit.
[0105]
FIG. 8 shows a circuit diagram of a flip-flop circuit 12 which is an example of a D flip-flop circuit with SR (set / reset) to which the present invention is applied. FIG. 9 is a table showing the operation of the flip-flop circuit 12.
[0106]
Similar to the flip-flop circuit 8 shown in FIG. 1, the flip-flop circuit 12 has a configuration in which a latch circuit LT1 (master latch circuit) and a latch circuit LT2 (slave latch circuit), which are sequential circuits, are connected in series.
[0107]
The inverter circuit portion INV1 constituting the latch circuit LT1 includes a CMOS inverter circuit CI1 including ferroelectric transistors NT and PT, and four transistors. The gates of the four transistors are appropriately connected to a set terminal S and a reset terminal R.
[0108]
As shown in FIG. 9, by inputting a signal “H” to the reset terminal R, the stored contents of the flip-flop circuit 12 can be reset (cleared), and a signal “L” is applied to the reset terminal R and the set terminal S. , The stored contents of the flip-flop circuit 12 can be set (preset).
[0109]
If the signal “L” is given to the reset terminal R and the signal “H” is given to the set terminal S, the same function as the above-described flip-flop circuit 8 (see FIG. 1) is obtained. As in the case of the flip-flop circuit 8, the signal POR (Power On Reset) is configured to be “H” only during a predetermined period immediately after the power is turned on, and then becomes “L”. Further, while the signal POR is “H”, the signal “L” is given to the reset terminal R and the signal “H” is given to the set terminal S.
[0110]
The inverter circuit unit INV2 includes a CMOS inverter circuit CI2 including ferroelectric transistors NT and PT, and two transistors DNT and DPT. A power supply voltage is applied to the gate of the transistor DNT, and the gate of the transistor DPT is grounded. The transistors DNT and DPT are transistors for matching the electrical characteristics of the inverter circuit unit INV2 with the electrical characteristics of the inverter circuit unit INV1, and may be omitted.
[0111]
The latch circuit LT2 has the same configuration as the latch circuit LT1, and includes inverter circuit portions INV3 and INV4. The inverter circuit units INV3 and INV4 have the same configuration as the inverter circuit units INV1 and INV2.
[0112]
As described above, the flip-flop circuit 12 includes the set terminal S and the reset terminal R, and the inverter circuit units INV1, INV2, INV3, and INV4 are slightly complicated, as shown in FIG. The configuration is similar to that of the flip-flop circuit 8 shown.
[0113]
FIG. 10A shows a circuit diagram of a flip-flop circuit 14 which is an example of a JK flip-flop circuit to which the present invention is applied. FIG. 10B is a table showing the operation of the flip-flop circuit 14.
[0114]
The flip-flop circuit 14 includes the flip-flop circuit 8 shown in FIG. 1 and a logic gate unit LG in which a plurality of logic gates are combined. The logic gate unit LG is supplied with an input from the input terminal J, an input from the input terminal K, and an output Q from the flip-flop circuit 8 as inputs. The output of the logic gate part LG is given to the input terminal D of the flip-flop circuit 8.
[0115]
As shown in FIG. 10B, when the signal “H” is applied to the input terminal J and the signal “L” is applied to the input terminal K, the data “H” is output from the output Q at the rising edge of the clock pulse Cp. Conversely, if the signal “L” is applied to the input terminal J and the signal “H” is applied to the input terminal K, the data “L” is output from the output Q at the rising edge of the clock pulse Cp.
[0116]
If the signal “H” is applied to both the input terminal J and the input terminal K, the contents of the output Q are inverted at the rising edge of the clock pulse Cp. On the other hand, if the signal “L” is applied to both the input terminal J and the input terminal K, the contents of the output Q are retained.
[0117]
In each of the above-described embodiments, the flip-flop circuit has been described as an example of the sequential circuit. However, the present invention is not limited to this. The present invention can also be applied to a latch circuit as a sequential circuit, for example.
[0118]
FIG. 11A is a circuit diagram showing a latch circuit 16 which is an example of a latch circuit to which the present invention is applied. FIG. 11B is a table showing the operation of the latch circuit 16. The latch circuit 16 has substantially the same configuration as the latch circuit LT1 constituting the flip-flop circuit 8 shown in FIG.
[0119]
That is, the latch circuit 16 includes a transistor GT (N-channel MOSFET) which is a gate portion, and inverter circuit portions INV1 and INV2. The inverter circuit section INV1 is a CMOS inverter circuit and has a configuration in which a transistor PT that is a P-channel MOSFET and a transistor NT that is an N-channel MOSFET are connected in series.
[0120]
Both the transistor NT and the transistor PT are so-called MFMIS ferroelectric transistors. The transistor NT and the transistor PT have the same configuration except that one is an “N-channel type” MOSFET and the other is a “P-channel type” MOSFET. The inverter circuit unit INV2 has the same configuration as the inverter circuit unit INV1. In this embodiment, the inverter circuit unit INV1 corresponds to a ferroelectric memory unit, and the inverter circuit unit INV2 corresponds to a feedback circuit.
[0121]
The input data D input through the transistor GT is inverted by the inverter circuit unit INV1, then re-inverted by the inverter circuit unit INV2 (that is, returned to the original state), and is input again to the inverter circuit unit INV1. . That is, the data holding is stabilized by using a feedback circuit having the inverter circuit portion INV2. This is also the same as in the case of the above-described latch circuit LT1 (see FIG. 1).
[0122]
The output Q of the inverter circuit unit INV2 becomes the output of the latch circuit 16. Further, the output QB of the inverter circuit section INV1 becomes the inverted output of the latch circuit 16. A clock pulse Cp which is a gate control signal is applied to the gate of the transistor GT of the latch circuit 16.
[0123]
As shown in FIG. 11B, when the clock pulse Cp is “H”, the input data D is output from the output Q as it is. That is, the latch circuit 16 is in an unlatched state. On the other hand, when the clock pulse Cp becomes “L”, the value of the output Q is held. That is, the latch circuit 16 is in a latched state.
[0124]
Similarly to the above-described flip-flop circuits, the latch circuit 16 can retain data even when the power is shut off, and when the power is restored, the latch circuit 16 returns to a state immediately before the power is shut off.
[0125]
In each of the above embodiments, the sequential circuit has been described as an example, but the present invention is not limited to this. For example, the present invention can be applied to a CMOS inverter circuit.
[0126]
FIG. 12A is a circuit diagram showing an inverter circuit 18 which is an example of a CMOS inverter circuit to which the present invention is applied. FIG. 12B is a table showing the operation of the inverter circuit 18. The inverter circuit 18 has substantially the same configuration as the inverter circuit unit INV1 that constitutes the flip-flop circuit 8 shown in FIG.
[0127]
That is, the inverter circuit 18 has a configuration in which a transistor PT that is a P-channel MOSFET and a transistor NT that is an N-channel MOSFET are connected in series. Both the transistor NT and the transistor PT are so-called MFMIS ferroelectric transistors. The transistor NT and the transistor PT have the same configuration except that one is an “N-channel type” MOSFET and the other is a “P-channel type” MOSFET.
[0128]
As shown in FIG. 12B, data obtained by inverting input data IN becomes output data OUT. In the inverter circuit 18 as well, as in the above-described embodiments, data can be retained even when the power is turned off. When the power is restored, the state immediately before the power is turned off is reliably and promptly restored. Return.
[0129]
In each of the above embodiments, a ferroelectric transistor having a so-called MFMIS structure has been described as an example of the ferroelectric transistor. However, the ferroelectric transistor is not limited to this. As the ferroelectric transistor, for example, a transistor NT as shown in FIG. 13A can be used.
[0130]
The transistor NT shown in FIG. 13A is an n-channel MOSFET. A source region 22 and a drain region 24 made of an n-type semiconductor are formed on a p-type silicon substrate 20 which is a semiconductor substrate. A ferroelectric layer 32 made of a ferroelectric material such as PZT is provided on the channel region 26 made of a p-type semiconductor. A conductor layer 40 is provided on the ferroelectric layer 32.
[0131]
This type of transistor is referred to as an MFS transistor (a transistor having a structure in which a metal layer, a ferroelectric layer, and a silicon layer are stacked in this order from the top). Note that a transistor having an MFIS structure in which an insulating material is interposed between a ferroelectric layer and a silicon layer (semiconductor substrate) can also be used.
[0132]
The transistor NT in FIG. 13A is represented by a symbol as shown in FIG. 13B. A gate electrode G is connected to the conductor layer 40. A source electrode S is connected to the source region 22, and a drain electrode D is connected to the drain region 24.
[0133]
This transistor NT is a transistor in which an insulating layer of a normal MOSFET is made of a ferroelectric material such as PZT instead of silicon oxide. Therefore, a nonvolatile sequential circuit or the like can be easily obtained by only partially changing the material of a memory transistor used in a conventional SRAM or the like. Note that a p-channel MOSFET transistor PT having the same configuration as the transistor NT shown in FIG. 13A can be used.
[0134]
The ferroelectric memory unit is not limited to the ferroelectric transistor. For example, a ferroelectric capacitor can be used. In this case, for example, instead of the ferroelectric transistor NT shown in FIG. 1, a gate electrode of a normal MOSFET connected to a ferroelectric capacitor in series may be used.
[0135]
With this configuration, it is possible to easily obtain a nonvolatile flip-flop circuit or the like by simply using a normal MOSFET used for a conventional flip-flop circuit or the like and adding a new ferroelectric capacitor.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a flip-flop circuit 8 which is a sequential circuit used in a semiconductor device according to an embodiment of the present invention.
FIG. 2 is a timing chart for explaining the operation of the flip-flop circuit 8;
FIG. 3A is a drawing showing a structure of a transistor NT. FIG. 3B is a drawing in which the transistor NT of FIG. 3A is represented by a symbol.
FIG. 4 is a diagram for explaining an operation when data “H” is written in an inverter circuit section INV1.
FIG. 5 shows ferroelectric capacitor C of transistor NT when data “H” is written. _ferro And MOS capacitor C _MOS It is drawing which shows the voltage and electric charge characteristic.
FIG. 6 shows a ferroelectric capacitor C of a transistor PT when data “H” is written. _ferro And MOS capacitor C _MOS It is drawing which shows the voltage and electric charge characteristic.
FIG. 7 is a circuit diagram showing a flip-flop circuit 10 which is a sequential circuit used in a semiconductor device according to another embodiment of the present invention.
FIG. 8 is a circuit diagram showing a flip-flop circuit 12 which is a sequential circuit used in a semiconductor device according to still another embodiment of the present invention.
9 is a table showing the operation of the flip-flop circuit 12. FIG.
FIG. 10A is a circuit diagram of a flip-flop circuit 14 which is an example of a JK flip-flop circuit to which the present invention is applied. FIG. 10B is a table showing the operation of the flip-flop circuit 14.
FIG. 11A is a circuit diagram showing a latch circuit 16 which is an example of a latch circuit to which the present invention is applied. FIG. 11B is a table showing the operation of the latch circuit 16.
FIG. 12A is a circuit diagram showing an inverter circuit 18 which is an example of a CMOS inverter circuit to which the present invention is applied. FIG. 12B is a table showing the operation of the inverter circuit 18.
FIG. 13A is a drawing showing an example of another structure of a transistor NT. FIG. 13B is a diagram in which the transistor NT in FIG. 13A is represented by a symbol.
FIG. 14 is a circuit diagram of a flip-flop circuit 2 which is an example of a conventional sequential circuit.
15 is a timing chart representing an operation of flip-flop circuit 2 shown in FIG.
[Explanation of symbols]
32 ... Ferroelectric layer
INV1 ... Inverter circuit section
NT ... Transistor
PT ... Transistor
Patent Applicant ROHM Co., Ltd.
Applicant Agent Patent Attorney Eizo Furutani
Patent Attorney Tadashi Matsushita
Patent Attorney Hiroaki Kajima
Patent Attorney Koichi Tagawa

Claims

A gate section that interrupts input data according to a gate control signal;
A complementary metal oxide semiconductor inverter circuit coupled to the output terminal of the gate portion and having a configuration in which a P-channel metal oxide semiconductor field effect transistor and an N channel metal oxide semiconductor field effect transistor are connected in series;
And connecting the input terminal of the complementary metal oxide semiconductor inverter circuit to the output terminal of the gate unit, and outputting a signal corresponding to the signal appearing at the output terminal of the complementary metal oxide semiconductor inverter circuit as output data By configuring to
When the gate unit is in the connection state, a signal corresponding to the input data is output as output data. When the gate unit is in the disconnection state, the input data immediately before the disconnection state is substantially held and retained. A sequential circuit for outputting a signal corresponding to the received data as output data,
Of the P-channel metal oxide semiconductor field effect transistor and the N-channel metal oxide semiconductor field effect transistor included in the complementary metal oxide semiconductor inverter circuit, between the gate electrode of at least one transistor and the semiconductor substrate By providing a ferroelectric transistor provided with a ferroelectric layer in
The ferroelectric transistor is configured to generate a polarization state corresponding to a potential appearing at the output terminal of the gate portion, and to maintain the polarization state immediately before the cutoff when the power to the sequential circuit is shut off,
A sequential circuit using a ferroelectric material.

A gate section that interrupts input data according to a gate control signal;
A complementary metal oxide semiconductor inverter circuit coupled to the output terminal of the gate portion and having a configuration in which a P-channel metal oxide semiconductor field effect transistor and an N channel metal oxide semiconductor field effect transistor are connected in series;
And connecting the input terminal of the complementary metal oxide semiconductor inverter circuit to the output terminal of the gate unit, and outputting a signal corresponding to the signal appearing at the output terminal of the complementary metal oxide semiconductor inverter circuit as output data By configuring to
When the gate unit is in the connection state, a signal corresponding to the input data is output as output data. When the gate unit is in the disconnection state, the input data immediately before the disconnection state is substantially held and retained. A sequential circuit for outputting a signal corresponding to the received data as output data,
A ferroelectric capacitor is provided on a gate electrode of at least one of the P-channel metal oxide semiconductor field effect transistor and the N-channel metal oxide semiconductor field effect transistor included in the complementary metal oxide semiconductor inverter circuit. By connecting in series,
The ferroelectric capacitor is configured to generate a polarization state corresponding to the potential appearing at the output terminal of the gate unit, and to maintain the polarization state immediately before the cutoff when the power to the sequential circuit is shut off,
A sequential circuit using a ferroelectric material.

The sequential circuit according to any one of claims 1 to 2, further comprising a feedback circuit, configured to be able to feed back a signal corresponding to output data to the output terminal of the gate unit via the feedback circuit.
It is characterized by.

The sequential circuit of claim 3,
Using a complementary metal oxide semiconductor inverter circuit as the feedback circuit,
It is characterized by.

The sequential circuit of claim 4, wherein
At least one transistor constituting a complementary metal oxide semiconductor inverter circuit used as the feedback circuit is a ferroelectric transistor;
It is characterized by.

A gate section that interrupts input data according to a gate control signal;
A complementary metal oxide semiconductor inverter circuit coupled to the output terminal of the gate portion and having a configuration in which a P-channel metal oxide semiconductor field effect transistor and an N channel metal oxide semiconductor field effect transistor are connected in series;
And connecting the input terminal of the complementary metal oxide semiconductor inverter circuit to the output terminal of the gate unit, and outputting a signal corresponding to the signal appearing at the output terminal of the complementary metal oxide semiconductor inverter circuit as output data By configuring to
When the gate unit is in the connection state, a signal corresponding to the input data is output as output data. When the gate unit is in the disconnection state, the input data immediately before the disconnection state is substantially held and retained. A sequential circuit having a configuration in which two sequential circuits that output a signal corresponding to the received data as output data are coupled in series,
At least one of the coupled sequential circuits is the sequential circuit according to any one of claims 1 to 5 ,
The output data of the sequential circuit on the input side is given to the gate part of the sequential circuit on the output side as input data of the sequential circuit on the output side,
The gate control signal that controls the gate part of the sequential circuit on the input side and the gate control signal that controls the gate part of the sequential circuit on the output side are in opposite phases,
A sequential circuit using a ferroelectric material.

In a complementary metal oxide semiconductor inverter circuit having a configuration in which a P channel metal oxide semiconductor field effect transistor and an N channel metal oxide semiconductor field effect transistor are connected in series,
Of the P-channel metal oxide semiconductor field effect transistor and the N-channel metal oxide semiconductor field effect transistor included in the complementary metal oxide semiconductor inverter circuit, between the gate electrode of at least one transistor and the semiconductor substrate By providing a ferroelectric transistor provided with a ferroelectric layer in
The ferroelectric transistor is configured to generate a polarization state corresponding to a potential appearing at the output terminal of the gate portion, and to maintain the polarization state immediately before the cutoff when the power to the sequential circuit is shut off,
An inverter circuit characterized by

In a complementary metal oxide semiconductor inverter circuit having a configuration in which a P channel metal oxide semiconductor field effect transistor and an N channel metal oxide semiconductor field effect transistor are connected in series,
A ferroelectric capacitor is provided on a gate electrode of at least one of the P-channel metal oxide semiconductor field effect transistor and the N-channel metal oxide semiconductor field effect transistor included in the complementary metal oxide semiconductor inverter circuit. By connecting in series,
The ferroelectric capacitor is configured to generate a polarization state corresponding to the potential appearing at the output terminal of the gate unit, and to maintain the polarization state immediately before the cutoff when the power to the sequential circuit is shut off,
An inverter circuit characterized by that.

Use of the circuit according to any one of claims 1 to 7 or claim 8,
A semiconductor device characterized by the above.