JP3605891B2

JP3605891B2 - Computer system

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Publication number: JP3605891B2
Application number: JP18865095A
Authority: JP
Inventors: 啓佐敏竹内
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1995-06-29
Filing date: 1995-06-29
Publication date: 2004-12-22
Anticipated expiration: 2019-12-22
Also published as: JPH0916160A

Description

【０００１】
【産業上の利用分野】
本発明は、動画の映像信号を映像メモリに転送して動画を表示するコンピュータシステムに関する。
【０００２】
【従来の技術】
従来は、外部から与えられた映像データをパーソナルコンピュータのフレームメモリに転送する方法として、いわゆるＤＭＡ（ＤｉｒｅｃｔＭｅｍｏｒｙＡｃｃｅｓｓ）転送が利用されていた。
【０００３】
図２４は、映像データをビデオＲＡＭに転送するためのＤＭＡコントローラを備えた従来のコンピュータシステムを示すブロック図である。３つの映像メモリ５１Ｒ，５１Ｇ，５１Ｂには、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）に色相分解された色データＤｒ，Ｄｇ，Ｄｂがそれぞれ記憶されている。これらの色データＤｒ，Ｄｇ，Ｄｂは、例えばディザ法で予め２値化されている。ＤＭＡコントローラ５５は、アドレスバス５３と、データバス５２と、制御バス５４の使用権をＣＰＵ５９から取得し、３つの映像メモリ５１Ｒ，５１Ｇ，５１Ｂに記憶された２値色データＤｒ，Ｄｇ，Ｄｂをリアルタイムに表示用のビデオＲＡＭ５６Ｒ，５６Ｇ，５６Ｂにそれぞれ転送する。転送された２値色データＤｒ，Ｄｇ，Ｄｂは、ＶＲＡＭ５６Ｒ、５６Ｇ、５６Ｂを通じてモニタ−制御部５７に送られ、モニタ−５８に映像を表示させる。
【０００４】
ＤＭＡ転送の際には、まず、ＣＰＵ５９が、Ｒ成分用のＶＲＡＭ５６Ｒにおける表示開始アドレスをＤＭＡコントローラ５５に送ってＤＭＡコントローラ５５を起動する。ＤＭＡコントローラ５５は、バスの使用権をＣＰＵ５９から獲得して１ライン目のＲ成分の２値色データＤｒをＲ成分用のＶＲＡＭ５６Ｒに転送し、その後、ＣＰＵ５９にバスの使用権を戻す。次に、ＣＰＵ５９がＧ成分用のＶＲＡＭ５６Ｇの表示開始アドレスをＤＭＡコントローラ５５に送ってＤＭＡコントローラ５５を起動すると、Ｒ成分と同様に２値色データＤｇの転送が行なわれる。さらに、Ｂ成分も同様に転送される。２ライン目の映像データを転送する際には、ＣＰＵ５９はＶＲＡＭ５６Ｒ，５６Ｇ，５６Ｂそれぞれの２ライン目の表示開始アドレスを算出してこれをＤＭＡコントローラ５５に送り、ＲＧＢ各色の２値色データＤｒ，Ｄｇ，Ｄｂを順次転送する。
【０００５】
このように、ＣＰＵ５９は各ライン毎にＶＲＡＭ５６Ｒ，５６Ｇ，５６Ｂの表示開始アドレスを算出してＤＭＡコントローラ５５に教示し、ＤＭＡコントローラ５５がこれに応じて各ラインの色データＤｒ，Ｄｇ，Ｄｂを順次ＤＭＡ転送していくことにより、１フィ−ルド分の色データがＶＲＡＭ５６に転送される。なお、「１フィールド」とは、画面の左上隅から右下隅までの１回の走査でカバーされる画像を言う。多くの場合には、２：１のインターレス（飛び越し走査）が行なわれており、２フィールドで１フレーム（１画面）の画像を構成している。こうして、１秒間に約６０フィ−ルド分の２値色データを順次ＤＭＡ転送していくことによって、動画がモニタ−５８に表示される。
【０００６】
【発明が解決しようとする課題】
ＮＴＳＣ（ＮａｔｉｏｎａｌＴｅｌｅｖｉｓｉｏｎＳｙｓｔｅｍＣｏｍｍｍｉｔｔｅｅ）方式による映像信号を利用した場合、水平１ラインの走査期間は６３μｓである。一方、図２４のシステムにおいて、ＣＰＵ５９が表示開始アドレスを計算してＤＭＡコントローラ５５に転送する時間と、ＤＭＡコントローラ５５がＣＰＵ５９から各バスの使用権を取得する時間と、各２値色データＤｒ，Ｄｇ，Ｄｂの１ライン分をＤＭＡ転送する時間とを合計すると、１秒間に数フィ−ルド分のデータしか転送できない。これはＣＰＵ５９が表示開始アドレスを計算したり、ＤＭＡコントローラ５５に表示開始アドレスを設定したりするための時間が必要以上にかかるためと考えられる。このように、従来の装置では、１秒間に数フィールド分のデータしか転送できないため、スム−ズな動画を表示することは不可能であった。
【０００７】
ところで、近年のＣＰＵの高速化とメモリの大容量化に伴って、マルチウィンドウ機能を備えたパーソナルコンピュータが急速に普及し始めている。特に、ウィンドウの１つに動画を表示させることのできるものもある。
【０００８】
図２５は、マルチウィンドウシステムにおいて静止画ＳＩａ，ＳＩｂと動画ＭＩとを同時に表示した場合を示す説明図である。従来は、図２５（Ａ）のように動画ＭＩの表示領域が矩形の場合には、動画をＤＭＡ転送することは可能であったが、矩形でない表示領域内の動画を表わす映像データを転送することは不可能であった。ここで、「表示領域」とはディスプレイデバイスの画面上において表示される領域を意味している。例えば、図２５（Ａ）において静止画ＳＩａの領域がアクティブになり、図２５（Ｂ）のように動画ＭＩの上に重ねられて表示されると、動画ＭＩの表示領域が矩形でなくなるので、ＤＭＡ転送によって動画ＭＩを表示することが不可能であった。更に、複数の動画ＭＩを画面上において各々独立した任意の形状で表示させることも不可能であった。
【０００９】
本発明は、従来技術における上述の課題を解決するためになされたものであり、動画の中の任意の形状の領域内の映像信号を映像メモリに高速に転送することを目的とする。更に、複数の動画について各々独立した任意の形状の領域内の映像信号を映像メモリに転送することを他の目的とする。
【００１１】
【課題を解決するための手段および作用】
上述の課題の少なくとも一部を解決するため、本発明のコンピュータシステムは、動画を表示可能なコンピュータシステムであって、
ソフトウェアプログラムに従って各種の演算と制御を実行するマイクロプロセッサと、
前記マイクロプロセッサに接続された第１のバスと、
アドレスとデータが共通の信号線によって時分割で転送される第２のバスと、
前記第１と第２のバスを接続するブリッジと、
映像を表示する表示デバイスと、
前記表示デバイスに表示される映像の映像信号を記憶する映像メモリと、
前記映像メモリと同一の画像空間を有するとともに、前記映像メモリと同一のアドレス空間に割り当てられており、前記映像メモリ内において複数種類の動画映像信号が書き込まれるべき複数の動画領域を示すマスクデータを記憶するマスクデータメモリと、
前記第２のバスに接続され、前記映像メモリへの映像信号の書込みと読み出し、および、前記マスクデータメモリへのマスクデータの書込みと読み出しを制御するビデオコントローラと、
動画映像信号で表わされる動画の各走査線毎に、各走査線の先頭アドレスを生成して前記第２のバス上に出力するとともに、前記先頭アドレスの後に前記走査線上の各画素の映像信号を前記第２のバス上に連続して出力する機能をそれぞれ有する複数の映像転送手段と、
前記複数の映像転送手段による前記第２のバスの使用権を調停するバス調停手段と、を備え、
前記ビデオコントローラは、
前記第２のバスを介して与えられた前記先頭アドレスから、各画素に対する画素アドレスを生成するアドレス生成手段と、
前記映像メモリと前記マスクデータメモリに同一のアドレスを供給するとともに、前記マスクデータメモリから読出された前記マスクデータに応じて、各画素の映像信号を前記映像メモリに書き込むか否かを示す書込信号を生成する書込信号生成手段と、
前記書込信号と前記アドレス生成手段によって生成された画素アドレスとに従って、各画素の映像信号を前記映像メモリに書き込む書込手段と、
を備える。
【００１２】
マスクデータメモリは映像メモリと同一の画像空間を有し、また、同一のアドレス空間に割り当てられているので、マスクデータメモリと映像メモリに同一のアドレスを供給することによって、映像メモリの書込みアドレスに対応するマスクデータがマスクデータメモリから読出される。そして、動画領域を示すマスクデータに応じて映像信号を映像メモリに書込むので、任意の形状の動画領域内の映像信号を映像メモリに書き込むことができる。また、映像転送手段は、各走査線に関して先頭アドレスと映像信号とを出力すればよいので、動画の映像信号を高速に転送することができる。
【００１３】
【実施例】
Ａ．システムの構成と動作：
図１は、本発明の一実施例としてのコンピュータシステムの構成を示すブロック図である。このコンピュータシステムでは、ＣＰＵ２００とメインメモリ２０２とがホストバス２０４に接続されている。ホストバス２０４は、ブリッジ２０６を介して高速バス２０８に接続されている。この高速バス２０８は、アドレスとデータが共通の信号線によって時分割で転送されるバスである。また、高速バス２０８はクロック信号に同期して動作する同期式のバスであるが、クロック信号の周波数は３３ＭＨｚ以下であればよく、動作の途中でクロック周波数を変更することも可能である。
【００１４】
高速バス２０８には、ビデオコントローラ２１２と、拡張バスブリッジ２１４とが接続されている。ビデオコントローラ２１２には、フレームメモリとしてのビデオＲＡＭ（ＶＲＡＭ）２２２と、マスクデータを記憶するマスクデータＲＡＭ２２３と、表示デバイスとしてのカラーＣＲＴ２２４またはカラー液晶ディスプレイ（ＬＣＤ）２２６とが接続されている。ビデオコントローラ２１２は、高速バス２０８を介して与えられたデジタル映像信号（映像データ）をＶＲＡＭ２２２に書き込む書込機能と、ＶＲＡＭ２２２から映像信号を読み出してカラーＣＲＴ２２４や液晶ディスプレイ２２６に与えることによって映像を表示させる表示機能とを有している。
【００１５】
拡張バスブリッジ２１４は、高速バス２０８に低速バス２３０を接続するためのブリッジである。低速バス２３０には各種のＩ／Ｏコントローラ２３２やコネクタ（図示せず）などが接続される。低速バス２３０は、高速バス２０８に比べてデータ転送速度が低く、フロッピディスク装置やキーボードなどの比較的低速の入出力装置が接続される。
【００１６】
高速バス２０８には、さらに、バス調整手段としてのバスアービタ２４０と、映像転送手段としての３つの動画転送コントローラ２５０，２６０，２７０が接続されている。第１の動画転送コントローラ２５０には、圧縮／伸長回路２５２が接続され、圧縮／伸長回路２５２にはモデム２５４が接続されている。外部の通信回線からモデム２５４に供給された圧縮動画映像信号は、圧縮／伸長回路２５２で伸長され、伸長後の映像信号が動画転送コントローラ２５０によって転送される。
【００１７】
第２の動画転送コントローラ２６０には、Ａ−Ｄ変換器２６２が接続され、Ａ−Ｄ変換器２６２にはビデオデコーダ２６４が接続されている。ビデオデコーダ２６４には、さらに、テレビチューナ２６６が接続されており、また、その入力端子にはビデオカメラが接続される。ビデオデコーダ２６４は、テレビチューナ２６６やビデオカメラ等の動画映像信号供給デバイスから与えられたコンポジット映像信号ＶＳをデコードして、コンポーネント映像信号（ＹＵＶ信号またはＲＧＢ信号）と同期信号ＶＳＹＮＣ，ＨＳＹＮＣとフィールド指示信号ＦＩＳとを生成する。フィールド指示信号ＦＩＳは、インターレース走査の場合に奇数フィールドか偶数フィールドかを示す信号である。ビデオデコーダ２６４内には、ＹＵＶ信号からＲＧＢ信号に変換する色信号変換回路が設けられている。Ａ−Ｄ変換器２６２は、アナログコンポーネント映像信号をデジタルコンポーネント映像信号ＤＳに変換する。デジタルコンポーネント映像信号ＤＳは、第２の動画転送コントローラ２６０によって転送される。あるいは、圧縮／伸長回路２５２で圧縮されて、第１の動画転送コントローラ２５０によってＭＯＤＥＭ等の通信機器へ伝送されたり、また、ハードディスク等の外部記憶装置（図示せず）に転送される。第３の動画転送コントローラ２７０にはＣＤ−ＲＯＭ装置２７２が接続されており、ＣＤ−ＲＯＭ装置２７２から供給される動画の映像信号を転送する。
【００１８】
３つの動画転送コントローラ２５０，２６０，２７０は、それぞれが高速バス２０８を利用して動画映像信号を転送することが可能である。バスアービタ２４０は、これらの３つの動画転送コントローラが高速バス２０８を使用する際の優先順位を調停する役割を果たしている。３つの動画転送コントローラが高速バス２０８を使用する際には、それぞれがバス要求信号ＲＥＱ１＃，ＲＥＱ２＃，ＲＥＱ３＃をバスアービタ２４０に供給して、バスを使用したい旨を通知する。バスアービタ２４０は、内部の優先順位レジスタの値に従ってバスの使用権をいずれに与えるかを決定し、３つの動画転送コントローラに対するバス許可信号ＧＮＴ１＃，ＧＮＴ２＃，ＧＮＴ３＃のいずれか１つをアクティブにする。
【００１９】
図２は、バスアービタ２４０内の循環優先順位レジスタの内容を示す説明図である。循環優先順位アルゴリズムでは、３つの動画転送コントローラ２５０，２６０，２７０に循環的にバスの優先権が与えられる。２つ以上の動画転送コントローラがバス要求信号をアクティブにすると、循環優先順位レジスタに設定されている優先度が最も高いコントローラにバスの使用が許可される。その際、最も優先度の高いコントローラ（例えば第１の動画転送コントローラ２５０）がバスを使用すると、次のコントローラ（例えば第２の動画転送コントローラ２６０）が次の優先権を持つこととなる。このようなバスアービタ２４０の調停の結果、３つの動画転送コントローラからそれぞれ動画映像信号を転送することができる。
【００２０】
図３は、ＶＲＡＭ２２２とマスクデータＲＡＭ２２３の構成を示す説明図である。図３（Ａ）に示すように、ＶＲＡＭ２２２は、ＲＧＢの各色８ビットのコンポジット映像データを、表示デバイス（カラーＣＲＴ２２４，液晶ディスプレイ２２６）の画面の各画素毎に記憶するフレームメモリである。また、マスクデータＲＡＭ２２３は、動画が書き込まれるＶＲＡＭ２２２の領域（以下、「動画書込領域」または「動画領域」と呼ぶ）を表わす２ビットのマスクデータを各画素毎に記憶するメモリである。また、図３（Ｂ）に示すように、ＶＲＡＭ２２２とマスクデータＲＡＭ２２３は、ビデオコントローラ２１２から見て同一のアドレス空間にマッピングされている。マスクデータを用いた動画の転送動作については後述する。
【００２１】
図４は、動画転送コントローラの内部構成を示すブロック図である。図１に示す３つの動画転送コントローラは、すべて図４に示す構成を有している。動画転送コントローラは、高速バス２０８とのインタフェイス３００と、高速バス２０８の制御信号を生成するバス制御信号生成部３０２と、アドレスとデータを切換えて高速バス２０８内のアドレス／データバスＡＤＢ上に出力するための切換回路３０４と、バス制御信号生成部３０２と切換回路３０４の動作を制御する切換制御部３０６と、アドレスを演算するアドレス演算部３１２と、データ出力部３１４と、ＦＩＦＯメモリユニット３１８と、色調整部３２０とを備えている。
【００２２】
色調整部３２０に与えられるデジタル映像信号ＤＳは、２４ビット（ＲＧＢ各８ビット）のフルカラー映像データである。色調整部３２０は、この２４ビットのデジタル映像信号ＤＳを、必要に応じて１６ビット（Ｒ：Ｇ：Ｂ＝５：６：５ビットで６万色を再現可能）、８ビット（Ｒ：Ｇ：Ｂ＝３：３：２ビットで２５６色を再現可能）、４ビット（カラーパレットにより１６色を再現可能）、３ビット（カラーパレットにより８色を再現可能）の映像データに変換する回路である。４ビットや３ビットの映像データに変換する場合には、ディザ法による２値化が実行される。なお、どのタイプの映像データに変換するかは、オペレータの指定に応じてＣＰＵ２００によって設定される。但し、以下では２４ビットのフルカラー映像データ（「コンポーネント映像データ」と呼ぶ）を色調整部３２０がそのまま出力する場合について説明する。
【００２３】
ＦＩＦＯメモリユニット３１８から出力された映像データは、データ出力部３１４と切換回路３０４とを介してアドレス／データバスＡＤＢ上に出力される。切換回路３０４は、切換制御部３０６から与えられる切換信号ＳＷに従って、データ出力部３１４から出力される映像データＭＤＡＴＡとアドレス演算部３１２から出力されるアドレスＭＡＤＤとを切換えて、アドレスＭＡＤＤとデータＭＤＡＴＡとを時分割で出力する。また、切換回路３０４内の３ステートバッファ３０５は、切換制御部３０６から与えられる第１の出力制御信号Ｃ１に応じて出力状態とハイインピーダンス状態に切換えられる。また、高速バス２０８用の各種の制御信号（Ｃ／ＢＥやＦＲＡＭＥ＃等）のためのバス制御信号生成部３０２も、その出力部に３ステートバッファ３０３を有している。この３ステートバッファ３０３は、切換制御部３０６から与えられる第２の出力制御信号Ｃ２に応じて出力状態とハイインピーダンス状態に切換えられる。
【００２４】
図５は、ビデオコントローラ２１２（図１）の内部構成を示すブロック図である。ビデオコントローラ２１２は、デコーダ３５０と、アドレスカウンタ３５２と、アドレスラッチ３５４と、データ変換回路３５６と、ＶＧＡコントローラ３５８とを備えている。デコーダ３５０とアドレスカウンタ３５２とアドレスラッチ３５４は、高速バス２０８のアドレス／データバスＡＤＢを介して与えられた各走査線の先頭アドレスＭＡＤＤから、各走査線上の各画素のアドレス（画素アドレス）ＰＡＤＤを生成するアドレス生成手段としての機能を有する。また、ＶＧＡコントローラ３５８は、画素アドレスＰＡＤＤに従って各走査線の各画素の映像データＰＤＡＴＡをＶＲＡＭ２２２に書き込む第１の書込手段としての機能を有する。ＶＧＡコントローラ３５８は、さらに、マスクデータをマスクデータＲＡＭ２２３に書き込む第２の書込手段としての機能も有している。なお、マスクデータは、高速バス２０８のアドレス／データバスＡＤＢを介してＣＰＵ２００からビデオコントローラ２１２に転送される。
【００２５】
デコーダ３５０は、高速バス２０８の各種の制御信号から、アドレスカウンタ３５２とアドレスラッチ３５４とデータ変換回路３５６とを制御するための信号を生成する。データ変換回路３５６は、高速バス２０８を介してＹＵＶ信号が与えられた時に、これをＲＧＢ信号に変換する回路である。ＲＧＢ信号が供給されている場合には、ＲＧＢ信号はデータ変換回路３５６をそのまま通過する。なお、データ変換回路３５６がデータ変換を行なうか否かは、デコーダ３５０から与えられるモード信号に応じて決定される。
【００２６】
図６は、マスクデータを利用して、任意の形状の領域内の映像データをＶＲＡＭ２２２に転送する方法を示す説明図である。ＶＲＡＭ２２２内に描かれている３つの動画ＭＲ１〜ＭＲ３は、図１に示す３つの動画転送コントローラ２５０，２６０，２７０によってそれぞれ転送される。それぞれの動画は元々矩形であるが、マスクデータＴＤＡＴＡに従って、図６のように重なり合う部分が隠された状態でＶＲＡＭ２２２内にそれぞれの映像データが書き込まれる。アドレスラッチ３５４は、ＶＲＡＭ２２２のアドレス空間（すなわち表示デバイスの画面領域に対応する空間）内における各動画の画素アドレスＰＡＤＤを出力している。ＶＧＡコントローラ３５８は、この画素アドレスＰＡＤＤをＶＲＡＭ２２２とマスクデータＲＡＭ２２３とに共通に与えられる。従って、矩形の動画を表わす映像データＰＤＡＴＡがＶＲＡＭ２２２に与えられる時に、各画素のマスクデータＴＤＡＴＡがマスクデータＲＡＭ２２３から読出されてＶＧＡコントローラ３５８に入力される。ＶＧＡコントローラ３５８は、マスクデータＴＤＡＴＡに従って各画素の映像データＰＤＡＴＡの書込みの有無を制御する。
【００２７】
図６に示すように、ＶＧＡコントローラ３５８は、２つのＡＮＤゲート３６２，３６４と、ＮＡＮＤゲート３６６と、ＯＲゲート３６８とを有している。２つのＡＮＤゲート３６２，３６４は、２ビットのマスクデータＴＤＡＴＡが各ビットと、デコーダ３５０から出力される２ビットのモードデータＭＯＤＥの各ビットとの論理積を取る。２つのＡＮＤゲート３６２，３６４の出力は、ＮＡＮＤゲート３６６に入力されている。従って、ＮＡＮＤゲート３６６の出力ＴＴは、マスクデータＴＤＡＴＡとモードデータＭＯＤＥとが完全に一致する場合にのみ０レベルとなる。図６のマスクデータＲＡＭ２２３内に図示されているように、マスクデータＴＤＡＴＡは、各動画領域ＭＲ１，ＭＲ２，ＭＲ３でそれぞれ０１ｂ，１０ｂ，１１ｂの値を取り、背景領域では００ｂの値を取る（ｂは２進数であることを示す）。従って、これらのマスクデータＴＤＡＴＡと同じ値のモードデータＭＯＤＥがデコーダ３５０から出力された時にのみ、ＮＡＮＤゲート３６６の出力ＴＴが０レベルになる。
【００２８】
ＯＲゲート３６８は、ＮＡＮＤゲート３６６の出力ＴＴと、デコーダ３５０から出力される書込信号ＰＷＥ＃との負論理の論理積（ＡＮＤ）を取り、その出力ＥＰＷＲ＃を書込信号としてＶＲＡＭ２２２に与えている。なお、この明細書において、信号名の後ろに「＃」が付されているものは負論理の信号である。この結果、マスクデータＴＤＡＴＡとモードデータＭＯＤＥの値に応じて、ＶＲＡＭ２２２への映像データＰＤＡＴＡの書込みが許可されたり禁止されたりすることになる。例えば、ＶＲＡＭ２２２とマスクデータＲＡＭ２２３の全空間において、モードデータＭＯＤＥの値がマスクデータＴＤＡＴＡと一致していれば、３つの動画ＭＲ１〜ＭＲ３の映像データをそれぞれＶＲＡＭ２２２内に書き込むことができる。また、モードデータＭＯＤＥの値を１０ｂに固定しておけば、第２の動画ＭＲ２の映像データのみを書き込むことができる。
【００２９】
マスクデータＴＤＡＴＡの分布を変更すれば、各動画領域の形状を任意に変更することが可能である。マスクデータＴＤＡＴＡは、元々は矩形である動画の一部をマスクする機能を有すると言い換えることもできる。また、画素アドレスＰＡＤＤの値とマスクデータＴＤＡＴＡの分布を変更すれば、表示デバイスの画面上において動画が表示される領域の位置を任意に変更することも可能である。さらに、後述するように、任意の形状の動画領域内において、動画を水平方向と垂直方向に任意の倍率で変倍することも可能である。
【００３０】
この実施例では、ＯＲゲート３６８により書込信号ＥＰＷＲ＃のレベルを制御することによって、映像データＰＤＡＴＡのＶＲＡＭ２２２への書込みを制御するようにしているので、回路構成が単純であるという利点がある。また、映像データＰＤＡＴＡと画素アドレスＰＡＤＤは、矩形の動画を書き込む場合と同様にＶＲＡＭ２２２に供給すればよいので、映像データＰＤＡＴＡと画素アドレスＰＡＤＤを動画領域の形状に応じて調整する必要がない。
【００３１】
図７は、図６のＶＲＡＭ２２２の走査線Ｘ１−Ｘ２上のデータ転送の動作を示すタイミングチャートである。なお、図７（ｂ）〜（ｅ）はバスアービタ２４０に関する信号であり、図７（ｆ）〜（ｊ）は、高速バス２０８を介して転送される信号、図９（ｋ）〜（ｍ）はビデオコントローラ２１２からＶＲＡＭ２２２へ転送される信号である。なお、映像データの転送は、ＦＩＦＯメモリユニット３１８（図３）で生成されるドットクロック信号ＤＣＬＫ（図７（ａ））に同期して実行される。
【００３２】
第１の動画転送コントローラ２５０（図１）が動画を転送する際には、そのバスリクエスト信号ＲＥＱ１＃（図７（ｂ））をアサート（Ｌレベルに）することによって、バスアービタ２４０にバスの使用権を要求する。これに応じてバスアービタ２４０がバス許可信号ＧＮＴ１＃（図７（ｃ））をアサート（Ｌレベルに）すると、第１の動画転送コントローラ２５０による転送が開始される。すなわち、第１の動画転送コントローラ２５０は、まず、高速バス２０８のアドレス／データバスＡＤＢ上に１走査線の先頭アドレスＭＡＤＤを出力し、その後、その走査線上の全画素の映像データＰＡＤＤを連続して出力する。第２の動画転送コントローラ２６０が動画を転送する際には、そのバスリクエスト信号ＲＥＱ２＃（図７（ｄ））をアサートする。これに応じてバスアービタ２４０がバス許可信号ＧＮＴ２＃（図７（ｅ））をアサートすると、第２の動画転送コントローラ２６０が高速バス２０８のアドレス／データバスＡＤＢ上に１走査線の先頭アドレスＭＡＤＤを出力し、その後、その走査線上の全画素の映像データＰＡＤＤを連続して出力する。
【００３３】
図７（ｍ）の下部に示す時点Ｔ１，Ｔ２は、図６のＶＲＡＭ２２２に示す画素位置Ｔ１，Ｔ２と対応している。すなわち、バスアービタ２４０による調停によって、複数の動画転送コントローラがバスの使用権を順次獲得しながらそれぞれの動画の映像データを転送していくことができる。
【００３４】
映像データの転送における動画転送コントローラとビデオコントローラ２１２の動作の関係は次の通りである。図４に示す動画転送コントローラは、まず、各走査線の先頭アドレスＭＡＤＤをアドレス演算部３１２で生成して、高速バス２０８のアドレス／データバスＡＤＢ上に出力する。すると、切換制御部３０６から与えられる切換信号ＳＷによって切換回路３０４内のスイッチ（マルチプレクサ）が、データ出力部３１４側に切換えられる。この結果、先頭アドレスＭＡＤＤの走査線上の全画素に関する映像データＰＤＡＴＡがドットクロック信号ＤＣＬＫに同期してアドレス／データバスＡＤＢ上に連続して出力される。
【００３５】
図７（ｆ）〜（ｉ）は、高速バス２０８としてＰＣＩ（ＰｅｒｉｐｈｅｒａｌＣｏｍｐｏｎｅｎｔＩｎｔｅｒｃｏｎｎｅｃｔ）バスを使用した場合の制御信号を示している。図７（ｆ）の信号ＦＲＡＭＥ＃は、転送元（イニシエータ・デバイス）である動画転送コントローラによって出力される信号であり、信号ＦＲＡＭＥ＃がアサートされると（Ｌレベルになると）バスサイクルが開始される。また、信号ＦＲＡＭＥ＃がデアサートされると（Ｈレベルになると）、次のクロックでそのバスサイクルが終了する。図７（ｇ）の信号ＩＲＤＹ＃はイニシエータである動画転送コントローラがデータ転送可能であることを示す信号であり、動画転送コントローラによって出力される。図７（ｈ）の信号ＴＲＤＹ＃は、転送先（ターゲット・デバイス）であるビデオコントローラ２１２がデータ転送可能である示す信号であり、ビデオコントローラ２１２によって出力される。図７（ｉ）の信号ＤＥＶＳＥＬ＃は、ターゲットであるビデオコントローラ２１２がデータ転送を受け入れることを示す信号であり、ビデオコントローラ２１２によって出力される。なお、高速バス２０８の制御信号はこの他にも存在するが図示の便宜上省略されている。
【００３６】
図５に示すビデオコントローラ２１２内のデコーダ３５０は、イニシエータである動画転送コントローラから出力されたアドレスをチェックして、ビデオコントローラ２１２がターゲット・デバイスであるか否かを判断する。ビデオコントローラ２１２がターゲット・デバイスである場合には、デコーダ３５０は制御信号ＴＲＤＹ＃（図７（ｈ）），ＤＥＶＳＥＬ＃（図７（ｉ））をアサートするとともに、アドレスカウンタ３５２とアドレスラッチ３５４とデータ変換回路３５６とに制御信号を供給してそれらの動作を制御する。すなわち、アドレス／データバスＡＤＢ上にアドレスＭＡＤＤが出力されている場合には、アドレスカウンタ３５２のロード端子をアクティブにすることによって、アドレスＭＡＤＤをアドレスカウンタ３５２の初期値として設定する。アドレスカウンタ３５２のクロック端子には、デコーダ３５０から画素書込信号ＰＷＲ＃が入力されている。この画素書込信号ＰＷＲ＃は、高速バス２０８のクロック信号ＤＣＬＫと同一周波数で同期しており、ＶＧＡコントローラ３５８がＶＲＡＭ２２２に各画素の映像データを書き込むタイミングを示す信号である。従って、アドレスカウンタ３５２は、クロック信号ＤＣＬＫ（図７（ａ））の１パルス毎にアドレスを１つインクリメントして、各画素に対する画素アドレスＰＡＤＤを出力する。アドレスラッチ３５４は、アドレスカウンタ３５２から出力された画素アドレスＰＡＤＤをラッチしてＶＧＡコントローラ３５８に出力している。
【００３７】
ＶＧＡコントローラ３５８は、図７（ｋ）〜（ｍ）に示すように、各動画の１走査線上の全画素に対する映像データを、画素書込信号ＥＰＷＲ＃に同期してＶＲＡＭ２２２内に書き込んでいく。なお、ＶＧＡコントローラ３５８からＶＲＡＭ２２２に与えられる画素アドレスＥＰＡＤＤは、ＶＧＡコントローラ３５８における局所的なアドレス空間で定義されているので、高速バス２０８における画素アドレスＰＡＤＤの値とは異なるが、その意味は同一である。すなわち、画素アドレスＥＰＡＤＤの値は、その動画の各走査線の先頭アドレスＳＰから１クロック毎に１ずつ増加した値である。
【００３８】
以上のように、このコンピュータシステムでは、複数ビットのマスクデータＴＤＡＴＡを用いてＶＲＡＭ２２２内をマスクすることによって、複数の動画転送コントローラから１つのＶＲＡＭ２２２内にそれぞれ動画映像データを転送することができる。上記の例ではマスクデータＴＤＡＴＡを２ビットとしていたので、３つの動画映像データを区別することができる。一般に、マスクデータをｎビットとすれば、｛（２のｎ乗）−１｝個の動画転送コントローラから同じＶＲＡＭ２２２にそれぞれ動画を転送することが可能である。
【００３９】
Ｂ．マスクデータの更新処理：
図８は、マスクデータの更新処理の手順を示すフローチャートである。ステップＳ１では、マスクデータの初期データがマスクデータＲＡＭ２２３に書き込まれる。ここで、マスクデータの初期データとは、動画が初めて表示される際に書き込まれるマスクデータのことを言い、通常は矩形の動画領域を示すマスクデータである。
【００４０】
ステップＳ２では、ＣＰＵ２００が、表示デバイスの画面上において動画ウィンドウの状態が変更されたか否かを監視する。動画ウィンドウとは、画面上の動画領域と同じ意味であり、ＶＲＡＭ２２２の画像空間における動画領域に対応している。動画ウィンドウの状態が変更されるのは、動画ウィンドウに重なる他のウィンドウのサイズや位置を変更した場合、動画ウィンドウ自身のサイズや位置を変更した場合、および、ウィンドウ同士の重なりの上下関係を変更した場合などがある。
【００４１】
動画ウィンドウの状態が変更されると、ステップＳ３においてＶＲＡＭ２２２のチップイネーブル信号ＣＥ１＃（図５）がＨレベルに立上げられてＶＲＡＭ２２２への書込みが禁止されるとともに、マスクデータＲＡＭ２２３のチップイネーブル信号ＣＥ２＃がＬレベルに立下げられてマスクデータＲＡＭ２２３の書き込みが許可される。ステップＳ４では、ＣＰＵ２００がマスクデータＲＡＭ２２３に新たなマスクデータを書き込むことによって、マスクデータＲＡＭ２２３内のマスクデータを更新する。ステップＳ５では、チップイネーブル信号ＣＥ１＃がＬレベルに立ち下げられ、ＶＲＡＭ２２２へのデータの書込みが許可される。
【００４２】
このように、ユーザが表示デバイスの画面上で動画ウィンドウや静止画ウィンドウを変更することによって動画ウィンドウの位置や形状が変更されると、その度にマスクデータが更新される。なお、図８のマスクデータ更新処理はＣＰＵ２００が所定のドライバ（アプリケーションソフトとハードウェアを連結させる部分）プログラムを組み込むることによって実現されている。
【００４３】
Ｄ．システム構成の変形例：
上述した動画転送コントローラは、必ずしも各走査線上の全画素に対する映像データを連続して転送する必要はない。動画転送コントローラは１つのアドレスに続いて、所望の画素数の映像データを連続して転送することができる。また、各画素のアドレスとデータとを交互に出力することも可能である。但し、各動画について、各走査線の先頭アドレスＭＡＤＤを出力した後に、その走査線上の全画素に対する映像データを連続して転送するようにすれば、より高速にデータ転送を行なうことができ、スムーズな動画表示を行なえるという利点がある。
【００４４】
なお、図６に示すように、書込信号ＥＰＷＲ＃のレベルをマスクデータＴＤＡＴＡとモードデータＭＯＤＥで制御することによって映像データの書込みを制御する代わりに、ビデオＲＡＭ特有の機能であるライトパービットモードにおいて、ＶＲＡＭ２２２の書込動作をビット単位で禁止するようにしてもよい。
【００４５】
また、マスクデータＴＤＡＴＡを映像データの書込み制御に利用する代わりに、映像データをビット反転させて動画の色を変更するために利用することも可能である。図９は、動画映像データをビット反転させる場合の回路構成の一部を示す説明図である。ビット反転回路６１５は、映像データのビット数と等しい数のＥＸＯＲ（排他的論理和）回路を備えており、ＶＧＡコントローラ３５８内に設けられている。各ＥＸＯＲ回路の一方の入力端子にはＮＡＮＤゲート３６６の出力ＴＴが共通に与えられており、他方の入力端子には映像データの各ビットの信号が与えられている。ＮＡＮＤゲート３６６の出力ＴＴが０の時には映像データＰＤＡＴＡはそのままビット反転回路６１５を通過するが、出力ＴＴが１の時には映像データＰＤＡＴＡの各ビットの値が反転される。この結果、出力ＴＴの値が１の画素において映像データＰＤＡＴＡの色が変更される。
【００４６】
Ｅ．アドレス演算のための回路構成：
図１０は、ＦＩＦＯメモリユニット３１８の内部構成を示すブロック図である。図１０（Ａ）に示すように、ＦＩＦＯメモリユニット３１８は、ＦＩＦＯ制御部３２１と、２つのＦＩＦＯメモリ３２２，３２４を備えている。また、図１０（Ｂ）に示すように、ＦＩＦＯ制御部３２１は５つのＰＬＬ回路３２５〜３２８，５１０と波形成形部５１１とを有している。第１ないし第３のＰＬＬ回路３２５〜３２７は、水平同期信号ＨＳＹＮＣの周波数をＮＨ０倍、（ＮＨ０＊ＨＸ）倍、および、ＮＨ倍した信号ＣＬＫＩ，ＣＬＫＯ，ＤＣＬＫをそれぞれ生成する。また、第４のＰＬＬ回路３２８は、垂直同期信号ＶＳＹＮＣの周波数をＮＶ倍した信号ＨＩＮＣを生成する。第５のＰＬＬ回路５１０は、図１０（Ｃ）に示すように、水平同期信号ＨＳＹＮＣの周波数をＨＸ倍した信号ＨＳＹＮＣ＊ＨＸを生成し、波形成形部５１１はその立ち上がりエッジを検出して第２の水平同期信号ＸＨＳＹＮＣを生成する。この第２の水平同期信号ＸＨＳＹＮＣは、第１の水平同期信号ＨＳＹＮＣのＨＸ倍の周波数を有する同期信号である。なお、各ＰＬＬ回路内の設定値ＮＨ０，（ＮＨ０＊ＨＸ），ＮＨ，ＮＶ，ＨＸは、ＣＰＵ２００によって設定される。これらのＰＬＬ回路３２５〜３２８は、映像の拡大・縮小を行なうための回路であり、その機能については後述する。
【００４７】
なお、２つのＦＩＦＯメモリ３２２，３２４は、所定量の映像データを一時的に記憶する映像データバッファとしての機能を有しており、ＦＩＦＯ制御部３２１は映像データバッファ制御部としての機能を有している。また、第１のＰＬＬ回路３２５は入力クロック生成手段として、第２のＰＬＬ回路３２６は出力クロック生成手段として、第３のＰＬＬ回路３２７はドットクロック生成手段として、第４のＰＬＬ回路３２８はラインインクリメント信号生成手段としての機能をそれぞれ有している。なお、第２と第４のＰＬＬ回路３２６，３２８およびＦＩＦＯメモリユニット３１８が協同して、映像を垂直方向に変倍可能な変倍手段としての機能を発揮する。また、第２と第３のＰＬＬ回路３２６，３２７が協同して、映像データで表わされる映像を水平方向に変倍可能な変倍手段としての機能を発揮する。
【００４８】
図１１は、動画転送コントローラ内のアドレス演算部３１２の内部構成を示すブロック図である。アドレス演算部３１２は、オフセットアドレス記憶部３３０と、加算アドレス値記憶部３３２と、垂直カウンタ部３３４と、加算器３４０とを有している。乗算器３３８は、加算アドレス値記憶部３３２に記憶された加算アドレス値ＡＤＡＤと、垂直カウンタ部３３４から出力される垂直方向のカウント値ＶＣＮＴとを乗算する。加算器３４０は、オフセットアドレス記憶部３３０に予め記憶されたオフセットアドレスＯＦＡＤと乗算器３３８の乗算結果ＭＵＬとを加算することによって、映像データのアドレスＭＡＤＤを生成する。後述するように、このアドレスＭＡＤＤは、各走査線の先頭アドレスである。
【００４９】
図１２は、ＶＲＡＭ２２２のメモリマップである。このＶＲＡＭ２２２の１ワードは２４ビットであり、１ワードに映像データのＲ成分とＧ成分とＢ成分とが含まれている。また、画面上の１画素（ドット）が１ワードに対応している。
【００５０】
図１３は、ＶＲＡＭ２２２のメモリ空間と画面との対応関係を示す説明図である。この図では、ＶＲＡＭ２２２の水平レンジ８０の画素数は６４０（５０ｈワード）、垂直レンジ８１の走査線本数は４８０本である。図１３の例では、簡単のために、動画の映像データが書き込まれる動画領域ＭＰＡが、垂直方向に２ライン目で水平方向に２画素目の開始位置から始まって水平方向に８画素の幅を有し、垂直方向に２ラインの幅を有する合計１６画素の領域であるものと仮定している。なお、動画領域ＭＰＡの位置とサイズは、オペレータがカラーＣＲＴ２２４またはカラー液晶ディスプレイ２２６の画面上で指定する。
【００５１】
図１４は、カラーＣＲＴ２２４の画面上において指定された動画領域ＭＰＡを示す平面図である。図１３に示すメモリ空間は、図１４に示すカラーＣＲＴ２２４の表示画面と１：１で対応している。以下ではインターレース走査の行なわない場合のデータ転送について最初に説明し、インターレース走査を行なう場合のデータ転送については後述する。
【００５２】
図１１に示すオフセットアドレス記憶部３３０に記憶されるオフセットアドレスＯＦＡＤは、図１２において、ＶＲＡＭ２２２の先頭アドレス００００ｈから動画領域ＭＰＡの書込み開始位置のアドレス（００５１ｈ）までのオフセットの値（５１ｈ）である。
【００５３】
動画領域ＭＰＡの最初の走査線の先頭アドレス（＝００５１ｈ）は、画面上においてオペレータが指定した動画領域ＭＰＡの左上点Ｐ１（図１４）の位置に応じて決定される。すなわち、オペレータが動画領域ＭＰＡを指定すると、ＣＰＵ２００が左上点Ｐ１に相当するアドレス（＝００５１ｈ）を算出し、このアドレス（＝００５１ｈ）をオフセットアドレスＯＦＡＤとしてオフセットアドレス記憶部３３０に設定する。オペレータはカラーＣＲＴ２２４またはカラー液晶ディスプレイ２２６の画面上で任意の位置に任意の大きさの動画領域ＭＰＡを設定することができ、これに応じてオフセットアドレスＯＦＡＤが設定される。
【００５４】
インタレース走査を行なわない場合には、加算アドレス値記憶部３３２に記憶される加算アドレスＡＤＡＤは、ＶＲＡＭ２２２のメモリ空間における１走査線分の画素数に等しく、この実施例では５０ｈに設定されている。
【００５５】
乗算器３３８の出力ＭＵＬと、加算器３４０の出力ＭＡＤＤは、それぞれ次の算術式で与えられる。
ＭＵＬ＝ＡＤＡＤ×ＶＣＮＴ …（１）
ＭＡＤＤ＝ＯＦＡＤ＋ＭＵＬ …（２）
【００５６】
上記（１），（２）式をまとめると、各走査線に対する加算器３４０の出力ＭＡＤＤは次の算術式で与えられる。
ＭＡＤＤ＝（ＡＤＡＤ×ＶＣＮＴ）＋ＯＦＡＤ …（３）
【００５７】
垂直カウントＶＣＮＴは動画領域ＭＰＡ内の走査線番号を示している。また、乗算器３３８の出力ＭＵＬは、動画領域ＭＰＡの書込開始位置Ｐ１から各走査線の先頭画素までのアドレスの差（オフセット）を示している。従って、加算器３４０の出力ＭＡＤＤは、各走査線の先頭画素のアドレス（各走査線の先頭アドレス）である。
【００５８】
Ｆ．インターレース走査を行なう場合のアドレス演算：
図１５は、インターレース走査を行なう場合の奇数ラインフィールドと偶数ラインフィールドのメモリ空間を示す説明図であり、図１３に対応する図である。奇数ラインフィールドは、動画領域ＭＰＡ内の１６個の画素アドレスのうちで１走査線分の８つの画素アドレス００Ａ１ｈ〜００Ａ８ｈを含んでおり、偶数ラインフィールドは他の８つの画素アドレス００５１ｈ〜００５８ｈを含んでいる。
【００５９】
インターレースを行なう場合には、オフセットアドレス記憶部３３０（図１１）に奇数ラインフィールド用のオフセットアドレスＯＦＡＤ１＝Ａ１ｈと偶数ラインフィールド用のオフセットアドレスＯＦＡＤ２＝５１ｈとを登録する。オフセットアドレス記憶部３３０は、これらの２つのオフセットアドレスＯＦＡＤ１，ＯＦＡＤ２の一方をフィールド指示信号ＦＩＳに応じて選択的に出力する。なお、２：１のインターレースの場合には、加算アドレスＡＤＡＤはインターレースが無い場合の値（＝５０ｈ）の２倍（＝Ａ０ｈ）となる。このように、インターレース走査の場合には、オフセットアドレスＯＦＡＤと加算アドレスＡＤＡＤとを調整することによって、インターレースが無い場合と同様に、上記（３）式に従って各走査線の映像データの先頭アドレスＭＡＤＤを算出できる。
【００６０】
なお、インターレースを行なうための映像データを転送する場合にも、意図的にインターレースを行なわずに同一のアドレスに奇数ラインフィールドと偶数ラインフィールドの映像データを書き込むことも可能である。この場合には、インターレースが無い場合のオフセットアドレスＯＦＡＤと加算アドレスＡＤＡＤとを、両方のフィールドに共通して使用すればよい。
【００６１】
Ｇ．映像の拡大・縮小処理：
動画転送コントローラは、映像の拡大・縮小を行なう機能を有している。映像の拡大・縮小処理は、主に、図４に示すアドレス演算部３１２とＦＩＦＯメモリユニット３１８とによって実行される。図１６は、アドレス演算部３１２内の垂直カウンタ部３３４の内部構成と、ＦＩＦＯ制御部３２１内の関連部分を示すブロック図である。ＦＩＦＯ制御部３２１のＰＬＬ回路３２７は、ビデオデコーダ２２０から与えられた水平同期信号ＨＳＹＮＣの周波数をＮＨ倍したドットクロック信号ＤＣＬＫを生成する。また、ＰＬＬ回路３２８は、垂直同期信号ＶＳＹＮＣの周波数をＮＶ倍したラインインクリメント信号ＨＩＮＣを生成する。ラインインクリメント信号ＨＩＮＣは、後述するように、映像を垂直方向に縮小する際に用いられる。ラインインクリメント信号ＨＩＮＣの周波数が第２の水平同期信号ＸＨＳＹＮＣと同じである場合には、映像の縮小が行なわれない。
【００６２】
垂直カウンタ部３３４は、バックポーチ記憶部４０２と、比較器４０４と、バックポーチカウンタ４０６と、垂直カウンタ４０８と、ラッチ４１０とを有している。バックポーチ記憶部４０２は、高速バス２０８を介してＣＰＵ２００から与えられたバックポーチ数ＢＰを記憶する。ここで、バックポーチ数ＢＰはバックポーチ期間における水平同期信号ＨＳＹＮＣのパルス数である。バックポーチカウンタ４０６には第１の水平同期信号ＨＳＹＮＣが与えられ、ラッチ４１０のクロック入力端子には第２の水平同期信号ＸＨＳＹＮＣが与えられている。また、垂直カウンタ４０８のクロック入力端子にはラインインクリメント信号ＨＩＮＣが与えられている。また、バックポーチカウンタ４０６と垂直カウンタ４０８のリセット入力端子には垂直同期信号ＶＳＹＮＣが与えられている。比較器４０４は、バックポーチ記憶部４０２に記憶されたバックポーチ数ＢＰと、バックポーチカウンタ４０６のカウント値ＢＰＣとを比較する。
【００６３】
比較器４０４の出力ＣＭＰはＢＰ＝ＢＰＣの時にＨレベルとなり、ＢＰ≠ＢＰＣの時にはＬレベルとなる。また、バックポーチカウンタ４０６は比較器４０４の出力ＣＭＰがＬレベルの時にイネーブルとなり、垂直カウンタ４０８はＣＭＰがＨレベルの時にイネーブルとなる。
【００６４】
垂直同期信号ＶＳＹＮＣが垂直カウンタ部３３４に与えられるとバックポーチカウンタ４０６と垂直カウンタ４０８とがリセットされる。このとき、比較器４０４の出力ＣＭＰはＬレベルなので、バックポーチカウンタ４０６がイネーブルとなり、水平同期信号ＨＳＹＮＣのパルス数をカウントする。一方、垂直カウンタ４０８は停止したままである。水平同期信号ＨＳＹＮＣのパルスがバックポーチ数ＢＰと等しい数だけバックポーチカウンタ４０６に入力されると、ＢＰ＝ＢＰＣとなる。この結果、比較器４０４の出力ＣＭＰがＨレベルとなり、バックポーチカウンタ４０６が停止するとともに、垂直カウンタ４０８がカウントアップを開始する。垂直カウンタ４０８のカウント値ＣＮＴは、第２の水平同期信号ＸＨＳＹＮＣの立上がりエッジでラッチ４１０に保持されて、垂直カウントＶＣＮＴとして出力される。この垂直カウントＶＣＮＴが画面上の走査線番号を示している。なお、垂直方向に縮小を行なわない場合には、第２の水平同期信号ＸＨＳＹＮＣとラインインクリメント信号ＨＩＮＣの周波数が等しく、従って、垂直カウントＶＣＮＴは第２の水平同期信号ＸＨＳＹＮＣのパルス数に等しい。
【００６５】
このように、垂直カウンタ４０８とラッチ４１０は、走査線番号を加算する手段としての機能を有している。
【００６６】
図１７は、垂直カウンタ部３３４の動作を示すタイミングチャートである。バックポーチ期間が過ぎ、有効映像期間において第２の水平同期信号ＸＨＳＹＮＣがＬレベルになると、垂直カウンタ部３３４のカウントアップが開始される。すなわち、有効映像期間において、第２の水平同期信号ＸＨＳＹＮＣが１パルス発生する度に垂直カウンタ部３３４から出力される垂直カウントＶＣＮＴの値が１つずつ増加する。
【００６７】
このように、映像を垂直方向に縮小しない場合には、垂直同期信号ＶＳＹＮＣが１パルス発生するたびに垂直カウントＶＣＮＴが０にリセットされ、その後、第２の水平同期信号ＸＨＳＹＮＣが１パルス発生するたびに垂直カウントＶＣＮＴが１つずつ増加する。一方、映像を垂直方向に縮小する場合には、第２の水平同期信号ＸＨＳＹＮＣとラインインクリメント信号ＨＩＮＣとに応じて垂直カウントＶＣＮＴが増加するが、その動作については後述する。
【００６８】
図１８は、ＦＩＦＯメモリユニット３１８（図１０）による垂直方向の拡大処理機能を説明する説明図であり、（ａ）は入力映像データＶＤＩ、（ｂ）は出力映像データＶＤＯ、（ｃ）は２つのＦＩＦＯメモリの動作をそれぞれ示している。但し、図１８（ａ），（ｂ）では、図示の便宜上、映像データを元のアナログ映像信号ＶＳの形で描いている。
【００６９】
図１８（ｃ）に示すように、２つのＦＩＦＯメモリ３２２，３２４の入力端子と出力端子は、仮想的なトグルスイッチ３２３ａ，３２３ｂによって相補的に交互に切換えられている。これらの仮想的なトグルスイッチ３２３ａ，３２３ｂは、ＦＩＦＯ制御部３２１から与えられる入力イネーブル信号ＲＥと出力イネーブル信号ＯＥによって、２つのＦＩＦＯメモリ３２２，３２４の入出力が相補的に交互に切換えられることを等価的に示したものである。２つのＦＩＦＯメモリ３２２，３２４には、入力クロック信号ＣＬＫＩと出力クロック信号ＣＬＫＯとが共通に与えられている。入力クロック信号ＣＬＫＩの周波数ｆＣＬＫＩは、図１０（Ｂ）からも解るように、水平同期信号ＨＳＹＮＣの周波数をＮＨ０倍したものであり、ビデオデコーダ２６４に与えられた映像信号ＶＳがＮＴＳＣ信号の場合には約６ＭＨｚの一定の周波数である。一方、出力クロック信号ＣＬＫＯの周波数ｆＣＬＫＯは、入力クロック信号ＣＬＫＩの周波数ｆＣＬＫＩのＨＸ倍（ＨＸは整数）の値である（図１０（Ｂ）参照）。すなわち、出力クロック信号ＣＬＫＯを生成するＰＬＬ回路３２６の設定値（ＮＨ０＊ＨＸ）は、入力クロック信号ＣＬＫＩを生成するＰＬＬ回路３２５の設定値ＮＨ０のＨＸ倍に設定される。この実施例では、ＨＸ＝３と仮定する。
【００７０】
図１８（ａ），（ｂ）の第１の期間ＴＴ１１と第３の期間ＴＴ１３では、第１のＦＩＦＯメモリ３２２に入力映像データＶＤＩが書き込まれ、第２のＦＩＦＯメモリ３２４から出力映像データＶＤＯが読み出される。第２の期間ＴＴ１２では、第２のＦＩＦＯメモリ３２４に入力映像データＶＤＩが書き込まれ、第１のＦＩＦＯメモリ３２２から出力映像データＶＤＯが読み出される。この結果、第１の期間ＴＴ１１では第１の走査線Ｌ１に関する映像データが第１のＦＩＦＯメモリ３２２に書き込まれる。また、第２の期間ＴＴ１２では、第２の走査線Ｌ２に関する映像データが第２のＦＩＦＯメモリ３２４に書き込まれる。図１８の例は出力クロック信号ＣＬＫＯの周波数ｆＣＬＫＯが入力クロック信号ＣＬＫＩの周波数ｆＣＬＫＩの３倍に設定されているので、第２の期間ＴＴ１２において、第１の走査線Ｌ１に関する映像データが第１のＦＩＦＯメモリ３２２から３回読み出される。
【００７１】
図１９は、映像の垂直方向の拡大と縮小の様子を示す説明図である。図１９（Ａ）は入力映像データＶＤＩを示し、図１９（Ｂ）は出力映像データＶＤＯを示している。出力映像データＶＤＯでは、入力映像データＶＤＩの各走査線がそれぞれＨＸ（＝３）回ずつ繰り返されており、これによって映像が垂直方向にＨＸ（＝３）倍に拡大されている。図１９（Ｂ）において、例えば「Ｌ１ａ」，「Ｌ１ｂ」，「Ｌ１ｃ」は、元の走査線Ｌ１の映像データが３回繰り返して出力されていることを示している。このように、２つのＦＩＦＯメモリ３２２，３２４を用いて出力クロック信号ＣＬＫＯの周波数ｆＣＬＫＯを入力クロック信号ＣＬＫＩの周波数ｆＣＬＫＩの整数倍に設定することによって、映像を垂直方向に整数倍で拡大することが可能である。
【００７２】
垂直方向の縮小は、図１６に示すＦＩＦＯ制御部３２１内のＰＬＬ回路３２８と、垂直カウンタ部３３４内の垂直カウンタ４０８およびラッチ４１０とによって実現される。図２０は、垂直方向の縮小動作を示すタイミングチャートである。ＰＬＬ回路３２８で生成されるラインインクリメント信号ＨＩＮＣ（図２０（ａ））は、垂直同期信号ＶＳＹＮＣの周波数ｆＶＳＹＮＣのＮＶ倍の周波数ｆＨＩＮＣを有している。第２の水平同期信号ＸＨＳＹＮＣ（図２０（ｃ））は、垂直同期信号ＶＳＹＮＣの周波数ｆＶＳＹＮＣの（ＮＶ０＊ＨＸ）倍の周波数ｆＸＨＳＹＮＣを有しており、ＮＶ０の値は元のアナログ映像信号ＶＳにおける１フィールドの走査線数（以下、「全画ライン数」と呼ぶ）を示す一定値（ＮＴＳＣ信号の場合にはＮＶ０＝２６２．５）である。なお、図２１（Ａ），（Ｂ）に示すように、アナログ映像信号ＶＳで表わされる映像の全画ライン数をＮＶ０、有効画ライン数をＮＶＬとし、その映像をディスプレイデバイスに表示する際の表示ライン数をＮＶＭとすると、ＰＬＬ回路３２８の設定値ＮＶは次式で与えられる。

ただし、ＮＶＭ≦ＨＸ＊ＮＶＬである。
【００７３】
上式において、例えば、ＮＶ０＝２６２．５，ＮＶＬ＝２４０，ＮＶＭ＝４８０を代入すれ、ＮＶ＝５２５となる。
【００７４】
垂直カウンタ４０８（図１６）は、ラインインクリメント信号ＨＩＮＣの立上りエッジに応じてカウント値ＣＮＴ（図２０（ｂ））をカウントアップし、また、ラッチ４１０は第２の水平同期信号ＸＨＳＹＮＣの立上りエッジに応じて垂直カウンタ４０８のカウント値ＣＮＴをラッチして垂直カウントＶＣＮＴ（図１９（ｄ））として出力する。
【００７５】
図１９の例では、ラインインクリメント信号ＨＩＮＣの周波数ｆＨＩＮＣと第２の水平同期信号ＸＨＳＹＮＣの周波数ｆＸＨＳＹＮＣの比（ＮＶ／ＮＶ０＊ＨＸ）は２／３であり、これに応じて、垂直カウントＶＣＮＴ（図１９（ｄ））は０，１，２，２，３，４，４，５…のように、２つ目毎に同じ値が１回繰り返される。垂直カウントＶＣＮＴはＶＲＡＭ２２２における垂直アドレスを示しているので、３番目の垂直アドレスＶＣＮＴ＝２には、３本目の走査線Ｌ１ｃの映像データと４本目の走査線Ｌ２ａの映像データが書き込まれることになる。この結果、３番目の垂直アドレスＶＣＮＴ＝２に最初に書き込まれた走査線Ｌ１ｃの映像データは、次の走査線Ｌ２ａの映像データに置き換えられる。これが繰り返されると、３の倍数の位置にある走査線の映像データが間引かれて、垂直方向に縮小される結果となる。
【００７６】
図１９（Ｂ），（Ｃ）には、図１９の動作によって映像が垂直方向に縮小される様子が示されている。２つのＦＩＦＯメモリ３２２，３２４の切換によってＨＸ倍に拡大された映像データＶＤＯは９つの走査線Ｌ１ａ〜Ｌ３ｃに亘っているが、この中で、３番目の走査線Ｌ１ｃの映像データはその次の走査線Ｌ２ａの映像データで置き換えられ、また、６番目の走査線Ｌ２ｃの映像データもその次の走査線Ｌ３ａの映像データで置き換えられる。この結果、映像が垂直方向にＮＶ／（ＮＶ０＊ＨＸ）倍される。なお、２つのＦＩＦＯメモリ３２２，３２４によって映像データが予め垂直方向にＨＸ倍に拡大されているので、総合的な垂直方向の倍率ＭＶは次式で与えられる。
ＭＶ＝ＮＶ／ＮＶ０ …（４）
【００７７】
映像の水平方向の拡大・縮小の倍率ＭＨは、映像データをＶＲＡＭ２２２に書き込む際のドットクロック信号ＤＣＬＫ（図１６）の周波数ｆＤＣＬＫと、ＦＩＦＯメモリ３２２，３２４から映像データを読み出す際の出力クロック信号ＣＬＫＯ（図１８（ｃ））の周波数ｆＣＬＫＯとの比ｆＤＣＬＫ／ｆＣＬＫＯに等しい。図１８において述べたように、出力クロックＣＬＫＯの周波数ｆＣＬＫＯは、入力クロック信号ＣＬＫＩの周波数ｆＣＬＫＩのＨＸ倍であり、入力クロック信号ＣＬＫＩはコンポジット映像信号ＶＳの周波数特性に応じた一定値である。従って、水平方向の倍率ＭＨは、次の（５）式で与えられる。
ＭＨ＝ｆＤＣＬＫ／ｆＣＬＫＯ＝ｆＤＣＬＫ／（ＨＸ＊ｆＣＬＫＩ） …（５）
【００７８】
さらに、図１０（Ｂ）からも解るように、入力クロック信号ＣＬＫＩの周波数ｆＣＬＫＩは、水平同期信号ＨＳＹＮＣの周波数ｆＨＳＹＮＣのＮＨ０倍であり、ｆＨＳＹＮＣ，ＮＨ０は定数である。また、ドットクロック信号ＤＣＬＫは、水平同期信号ＨＳＹＮＣの周波数ｆＨＳＹＮＣのＮＨ倍の周波数を有する。従って、上記（５）式は、次のように書き換えられる。

【００７９】
垂直倍率ＭＶを示す（４）式と水平倍率ＭＨを示す（６）式において、ＣＰＵ２００から設定できる値は、ＨＸ，ＮＶ，ＮＨの３つであり、これらはいずれもＦＩＦＯ制御部３２１内の設定値である。これらの３つの値ＨＸ，ＮＶ，ＮＨは、例えば次の式で決定される。
【００８０】
ＨＸ＝ＲＮＤ（ＭＶ） …（７ａ）
ＮＶ＝ＮＶ０＊ＭＶ …（７ｂ）
ＮＨ＝ＮＨ０＊ＭＨ＊ＨＸ …（７ｃ）
ここで、演算子ＲＮＤは、括弧内の数値の小数点以下を切り上げた整数を示している。
【００８１】
なお、（７ｂ），（７ｃ）式は、整数ＨＸとしてどのような値を用いても成立するので、整数ＨＸの値を（７ａ）式以外の式で決定することも可能である。
【００８２】
図２１（Ａ）は元のコンポジット映像信号ＶＳで表わされる映像ＯＲを示しており、図２１（Ｂ）は拡大・縮小後の映像ＭＲを記憶するＶＲＡＭ空間を示している。ここでは、水平方向の最大画素数７８０，有効画素数６４０，垂直方向の最大ライン数５２５，有効ライン数４８０としている。ＶＲＡＭ空間における映像ＭＲは、カラーＣＲＴ２２４やカラー液晶ディスプレイ２２６にそのまま表示される。従って、垂直方向の倍率ＭＶと水平方向の倍率ＭＨは、ディスプレイデバイス上で設定された映像表示用ウィンドウのサイズと元の映像ＯＲのサイズとの比に等しい。ＣＰＵ２００は、ディスプレイデバイス上に設定された映像表示用ウィンドウのサイズから倍率ＭＶ，ＭＨを算出し、さらに、上記（７ａ）〜（７ｃ）に従って３つの値ＨＸ，ＮＶ，ＮＨを算出して、ＦＩＦＯ制御部３２１内に設定する。
【００８３】
このように、上記実施例では、ＶＲＡＭ２２２に映像データを転送する際に、映像を任意の倍率で拡大・縮小することができる。また、映像の表示位置もアドレス演算部３１２によって任意に設定できるので、ディスプレイデバイスの任意の位置に任意の倍率で動画を表示することが可能である。
【００８４】
Ｅ．他の変形例：
本発明は実施例に限らず、以下のような種々の変形が可能である。
【００８５】
（１）上述した式（３）で与えられる先頭アドレスＭＡＤＤを算出する回路としては、図１１に示す構成以外の種々の構成が考えられる。例えば、アドレス演算部３１２内の加算器を減算器に置き換えたり、加算順序を変更させたりしても同様の結果が得られる。
【００８６】
また、図１１に示す乗算器３３８を、加算器とカウントアップ用カウンタとで置き換えて、加算アドレス値記憶部３３２に記憶された加算アドレスＡＤＡＤを垂直カウンタ部３３４の垂直カウントＶＣＮＴの回数だけ加算するようにしてもよい。
【００８７】
（２）図２２に示すように、図１６におけるＰＬＬ回路３２８を１／Ｎ分周器３２９で置き換えることも可能である。この１／Ｎ分周器３２９は、垂直同期信号ＶＳＹＮＣによってリセットされ、リセットされた後にドットクロック信号ＤＣＬＫを１／Ｎに分周してラインインクリメント信号ＨＩＮＣを生成する。このように１／Ｎ分周器３２９を用いると、ＰＬＬ回路を用いた場合よりもラインインクリメント信号ＨＩＮＣのジッタを少なくすることができるという利点がある。
【００８８】
（３）図２３は、３つのＦＩＦＯメモリを用いて垂直方向の拡大とともに走査線間の補間を行なう回路の構成と動作を示す説明図であり、図１８に対応する図である。図２３（ｃ）に示すように、この回路は、３つのＦＩＦＯメモリ４２１，４２２，４２３と、３つの等価的なスイッチ４３１，４３２，４３３と、２つの乗算器４４１，４４２と、加算器４５０とを含んでいる。図２３（ａ），（ｂ）に示すように、各期間ＴＴ２１，ＴＴ２２，ＴＴ２３では、１つのＦＩＦＯメモリに１走査線分の映像データが書き込まれ、他の２つのＦＩＦＯメモリから映像データが読み出される。映像データが書き込まれるＦＩＦＯメモリと映像データが読み出されるＦＩＦＯメモリは、所定の順番で選択される。図２３（ｃ）は、第３の期間ＴＴ２３の前半におけるスイッチの接続状態を示している。この時、第１のＦＩＦＯメモリ４２１から読み出された第１の走査線Ｌ１の映像データは第１の乗算器４４１でｋ１倍され、第２のＦＩＦＯメモリ４２２から読み出された第２の走査線Ｌ２の映像データは第２の乗算器４４２でｋ２倍される。２つの乗算器４４１，４４２の出力は加算器４５０で加算されるので、期間ＴＴ２３の前半において加算器４５０から出力される出力映像データＶＤＯは、（Ｌ１＊ｋ１＋Ｌ２＊ｋ２）となる（図２３（ｂ））。ここで、係数ｋ１，ｋ２をともに０．５とおけば、期間ＴＴ２３の前半における出力映像データＶＤＯは、２本の走査線Ｌ１，Ｌ２の映像データを単純平均したデータとなる。ｋ１，ｋ２を０でない適当な値に設定すれば、重み付き平均を得ることができる。なお、期間ＴＴ２３の後半では、第２の走査線Ｌ２の映像データがそのまま出力映像データＶＤＯとして出力される。
【００８９】
（４）垂直方向を拡大させるためのＦＩＦＯメモリユニット３１８と同様に機能するＦＩＦＯメモリユニットをビデオデコーダ２２０と色調整部３２０の間に設けることによっても、図２３の構成と同様に垂直方向の拡大と補間を行なうことができる。この場合には、図１０（Ａ）のＦＩＦＯメモリユニット３１８は映像データＶＤの垂直方向の拡大を行なわず、データ転送のタイミングを調整する回路として使用される。
【００９０】
なお、本発明において、「映像を垂直方向に拡大する」という用語は、図１８のように単純に拡大する場合に限らず、図２３のように垂直方向に補間しつつ拡大する場合も意味している。
【００９１】
（６）複数のＦＩＦＯメモリの代わりにＲＡＭなどの他のタイプの映像データバッファを用いることによってＦＩＦＯメモリユニットと等価な機能を有する回路を構成することも可能である。一般には、複数の映像データバッファとバッファ制御回路を設け、バッファ制御回路によって複数の映像データバッファを所定の順番で切換えることによって、上述したＦＩＦＯメモリユニットの機能を実現することが可能である。
【００９２】
（７）図１０（Ｂ）のＰＬＬ回路３２５と等価な機能は、ＰＬＬ回路３２６で得られた信号ＣＬＫＯを入力として（１／ＮＨ０）で分周出力し、水平同期信号ＨＳＹＮＣでリセットする回路を用いても実現できる。このように、図１０（Ｂ）ではＰＬＬ回路を複数用いているが、分周回路等の組み合わせによって等価な回路を実現することも可能である。
【００９３】
（８）図４の色調整部３２０は、デジタル映像信号ＤＳをＹＵＶ信号で受けて色相変換を行なった後、コンポーネント映像データＶＤをＲＧＢ信号として出力する回路として構成してもよい。
【００９４】
【発明の効果】
以上説明したように、本発明によれば、動画の中の任意の形状の領域内の映像信号を映像メモリに高速に転送することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例としてのコンピュータシステムを示すブロック図。
【図２】図２は、バスアービタ２４０内の循環優先順位レジスタの内容を示す説明図である。
【図３】ＶＲＡＭ２２２とマスクデータＲＡＭ２２３の構成を示す説明図。
【図４】動画転送コントローラの内部構成を示すブロック図。
【図５】ビデオコントローラ２１２の内部構成を示すブロック図。
【図６】マスクデータを利用して任意の形状の表示領域内の映像データをＶＲＡＭ２２２に転送する方法を示す説明図。
【図７】マスクデータを用いたデータ転送の動作を示すタイミングチャート。
【図８】マスクデータの更新処理の手順を示すフローチャート。
【図９】映像データをビット反転させる場合の回路構成の一部を示す説明図。
【図１０】ＦＩＦＯメモリユニット３１８の内部構成を示すブロック図
【図１１】アドレス演算部３１２の内部構成を示すブロック図。
【図１２】ＶＲＡＭ２２２のアドレスマップ。
【図１３】ＶＲＡＭ２２２と画面との対応関係を示す説明図。
【図１４】カラーモニタの画面内の動画領域ＭＰＡを示す平面図。
【図１５】インターレース走査を行なう場合の奇数ラインフィールドと偶数ラインフィールドのメモリ空間を示す説明図。
【図１６】垂直カウンタ部３３４およびＦＩＦＯ制御部３２１の内部構成を示すブロック図。
【図１７】垂直カウンタ部３３４の動作を示すタイミングチャート。
【図１８】映像の垂直方向の拡大動作を示す説明図。
【図１９】映像の垂直方向の拡大と縮小の様子を示す説明図。
【図２０】映像の垂直方向の縮小動作を示すタイミングチャート。
【図２１】映像の垂直方向と水平方向の拡大・縮小の様子を示す説明図。
【図２２】第２のＰＬＬ回路３２８を１／Ｎ分周器で置き換えた場合の回路構成を示すブロック図。
【図２３】３つのＦＩＦＯメモリを用いて垂直方向の拡大とともに走査線間の補間を行なう構成と動作を示す説明図。
【図２４】従来のＤＭＡコントローラを用いたコンピュータシステムのブロック図。
【図２５】従来技術によって静止画ＳＩａ，ＳＩｂと動画ＭＩとを同時に表示した場合を示す説明図。
【符号の説明】
５１Ｒ，５１Ｇ，５１Ｂ…映像メモリ
５２…データバス
５３…アドレスバス
５４…制御バス
５５…ＤＭＡコントローラ
５６Ｒ，５６Ｇ，５６Ｂ…ＶＲＡＭ
５７…制御部
５９…ＣＰＵ
２００…ＣＰＵ
２０２…メインメモリ
２０４…ホストバス
２０６…ブリッジ
２０８…高速バス
２１２…ビデオコントローラ
２１４…拡張バスブリッジ
２２０…ビデオデコーダ
２２２…ＶＲＡＭ
２２３…マスクデータＲＡＭ
２２４…カラーＣＲＴ
２２６…カラー液晶ディスプレイ
２３０…低速バス
２３２…Ｉ／Ｏコントローラ
２４０…バスアービタ
２５０，２６０，２７０…動画転送コントローラ
２５２…圧縮／伸長回路
２５４…モデム
２６２…Ａ−Ｄ変換器
２６４…ビデオデコーダ
２６６…テレビチューナ
２７２…ＣＤ−ＲＯＭ装置
３００…インタフェイス
３０２…バス制御信号生成部
３０４…切換回路
３０６…切換制御部
３１２…アドレス演算部
３１４…データ出力部
３１８…ＦＩＦＯメモリユニット
３２０…色調整部
３２１…ＦＩＦＯ制御部
３２２，３２４…ＦＩＦＯメモリ
３２３ａ，３２３ｂ…トグルスイッチ
３２５〜３２８…ＰＬＬ回路
３３０…オフセットアドレス記憶部
３３２…加算アドレス値記憶部
３３４…垂直カウンタ部
３３８…乗算器
３４０…加算器
３５０…デコーダ
３５２…アドレスカウンタ
３５４…アドレスラッチ
３５６…データ変換回路
３５８…ＶＧＡコントローラ
３６２，３６４…ＡＮＤゲート
３６６…ＮＡＮＤゲート
３６８…ＯＲゲート
４０２…バックポーチ記憶部
４０４…比較器
４０６…バックポーチカウンタ
４０８…垂直カウンタ
４１０…ラッチ
４２１，４２２，４２３…ＦＩＦＯメモリ
４３１，４３２，４３３…スイッチ
４４１，４４２…乗算器
４５０…加算器
５１０…ＰＬＬ回路
５１１…波形成形部
６１５…ビット反転回路[0001]
[Industrial applications]
The present invention relates to a computer system that displays a moving image by transferring a video signal of the moving image to a video memory.
[0002]
[Prior art]
Conventionally, so-called DMA (Direct Memory Access) transfer has been used as a method of transferring video data supplied from the outside to a frame memory of a personal computer.
[0003]
FIG. 24 is a block diagram showing a conventional computer system provided with a DMA controller for transferring video data to a video RAM. The three

video memories

51R, 51G, and 51B store color data Dr, Dg, and Db that are separated into hues of red (R), green (G), and blue (B), respectively. These color data Dr, Dg, Db are binarized in advance by, for example, a dither method. The DMA controller 55 acquires the right to use the address bus 53, the data bus 52, and the control bus 54 from the CPU 59, and transfers the binary color data Dr, Dg, and Db stored in the three

video memories

51R, 51G, and 51B. The data is transferred to the

video RAMs

56R, 56G, 56B for display in real time. The transferred binary color data Dr, Dg, Db is sent to the monitor control section 57 through the

VRAMs

56R, 56G, 56B, and causes the monitor 58 to display an image.
[0004]
At the time of DMA transfer, first, the CPU 59 sends the display start address in the R component VRAM 56R to the DMA controller 55 to activate the DMA controller 55. The DMA controller 55 acquires the right to use the bus from the CPU 59, transfers the binary color data Dr of the R component on the first line to the VRAM 56R for the R component, and then returns the right to use the bus to the CPU 59. Next, when the CPU 59 sends the display start address of the VRAM 56G for the G component to the DMA controller 55 and starts the DMA controller 55, the binary color data Dg is transferred in the same manner as the R component. Further, the B component is transferred similarly. When transferring the video data of the second line, the CPU 59 calculates the display start address of the second line of each of the

VRAMs

56R, 56G and 56B and sends it to the DMA controller 55, where the binary color data Dr, Dg and Db are sequentially transferred.
[0005]
As described above, the CPU 59 calculates the display start addresses of the

VRAMs

56R, 56G, and 56B for each line and teaches them to the DMA controller 55, and the DMA controller 55 sequentially transmits the color data Dr, Dg, and Db of each line accordingly. By performing the DMA transfer, the color data for one field is transferred to the VRAM 56. Note that "one field" refers to an image covered by one scan from the upper left corner to the lower right corner of the screen. In many cases, 2: 1 interlacing (interlaced scanning) is performed, and two fields constitute an image of one frame (one screen). In this way, the moving image is displayed on the monitor 58 by sequentially DMA transferring binary color data of about 60 fields per second.
[0006]
[Problems to be solved by the invention]
In the case of using an NTSC (National Television System Committee) video signal, the scanning period of one horizontal line is 63 μs. On the other hand, in the system of FIG. 24, the time when the CPU 59 calculates the display start address and transfers it to the DMA controller 55, the time when the DMA controller 55 acquires the right to use each bus from the CPU 59, and the time when each binary color data Dr, When the time for DMA transfer of one line of Dg and Db is summed up, only several fields of data can be transferred per second. This is considered to be because it takes more time than necessary for the CPU 59 to calculate the display start address and to set the display start address in the DMA controller 55. As described above, the conventional device can transfer only data for a few fields per second, and therefore cannot display a smooth moving image.
[0007]
By the way, with the recent increase in the speed of CPUs and the increase in memory capacity, personal computers having a multi-window function have begun to spread rapidly. In particular, some windows can display a moving image.
[0008]
FIG. 25 is an explanatory diagram showing a case where the still images SIa and SIb and the moving image MI are simultaneously displayed in the multi-window system. Conventionally, when the display area of the moving image MI is rectangular as shown in FIG. 25A, the moving image can be DMA-transferred, but video data representing the moving image in a non-rectangular display area is transferred. That was impossible. Here, the “display area” means an area displayed on the screen of the display device. For example, in FIG. 25A, when the area of the still image SIa becomes active and is displayed over the moving image MI as shown in FIG. 25B, the display area of the moving image MI is not rectangular. The moving image MI cannot be displayed by the DMA transfer. Furthermore, it has been impossible to display a plurality of moving images MI on the screen in an independent and arbitrary shape.
[0009]
SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problem in the related art, and has as its object to transfer a video signal in an area of an arbitrary shape in a moving image to a video memory at a high speed. It is another object of the present invention to transfer a video signal in a region of an arbitrary shape independent of a plurality of moving images to a video memory.
[0011]
Means and action for solving the problem
To solve at least a part of the problems described above, a computer system according to the present invention is provided. Is a computer system that can display videos,
A microprocessor that performs various operations and controls according to a software program;
A first bus connected to the microprocessor;
A second bus in which addresses and data are transferred in a time-division manner by a common signal line;
A bridge connecting the first and second buses;
A display device for displaying video,
A video memory for storing a video signal of a video displayed on the display device;
It has the same image space as the video memory, is allocated to the same address space as the video memory, and stores mask data indicating a plurality of moving image areas in which a plurality of types of moving image video signals are to be written in the video memory. A mask data memory for storing;
A video controller connected to the second bus and controlling writing and reading of a video signal to and from the video memory, and writing and reading of mask data to and from the mask data memory;
For each scanning line of a moving image represented by a moving image video signal, a head address of each scanning line is generated and output on the second bus, and a video signal of each pixel on the scanning line is generated after the head address. A plurality of video transfer means each having a function of continuously outputting on the second bus;
Bus arbitration means for arbitrating the right to use the second bus by the plurality of video transfer means,
The video controller comprises:
Address generation means for generating a pixel address for each pixel from the start address given via the second bus;
The same address is supplied to the video memory and the mask data memory, and a write indicating whether a video signal of each pixel is to be written to the video memory according to the mask data read from the mask data memory. Write signal generating means for generating a signal;
Writing means for writing a video signal of each pixel to the video memory according to the write signal and the pixel address generated by the address generation means;
Is provided.
[0012]
Since the mask data memory has the same image space as the video memory and is assigned to the same address space, by supplying the same address to the mask data memory and the video memory, the write address of the video memory is The corresponding mask data is read from the mask data memory. Then, since the video signal is written to the video memory according to the mask data indicating the video area, the video signal in the video area of an arbitrary shape can be written to the video memory. Further, since the video transfer means only needs to output the head address and the video signal for each scanning line, the video signal of the moving image can be transferred at a high speed.
[0013]
【Example】
A. System configuration and operation:
FIG. 1 is a block diagram showing a configuration of a computer system as one embodiment of the present invention. In this computer system, a CPU 200 and a main memory 202 are connected to a host bus 204. The host bus 204 is connected to a high-speed bus 208 via a bridge 206. The high-speed bus 208 is a bus in which addresses and data are transferred by a common signal line in a time-division manner. The high-speed bus 208 is a synchronous bus that operates in synchronization with the clock signal. The frequency of the clock signal may be 33 MHz or less, and the clock frequency can be changed during the operation.
[0014]
A video controller 212 and an expansion bus bridge 214 are connected to the high-speed bus 208. The video controller 212 is connected with a video RAM (VRAM) 222 as a frame memory, a mask data RAM 223 for storing mask data, and a color CRT 224 or a color liquid crystal display (LCD) 226 as a display device. The video controller 212 displays a video by writing a digital video signal (video data) provided via the high-speed bus 208 to the VRAM 222, and reads a video signal from the VRAM 222 and supplies the video signal to the color CRT 224 or the liquid crystal display 226. Display function.
[0015]
The expansion bus bridge 214 is a bridge for connecting the low-speed bus 230 to the high-speed bus 208. Various I / O controllers 232 and connectors (not shown) are connected to the low-speed bus 230. The low-speed bus 230 has a lower data transfer speed than the high-speed bus 208, and is connected to a relatively low-speed input / output device such as a floppy disk device or a keyboard.
[0016]
The high-speed bus 208 is further connected with a bus arbiter 240 as a bus adjusting unit and three moving

image transfer controllers

250, 260, and 270 as video transfer units. A compression / decompression circuit 252 is connected to the first moving image transfer controller 250, and a modem 254 is connected to the compression / decompression circuit 252. The compressed video signal supplied to the modem 254 from the external communication line is decompressed by the compression / decompression circuit 252, and the decompressed video signal is transferred by the video transfer controller 250.
[0017]
An A / D converter 262 is connected to the second moving image transfer controller 260, and a video decoder 264 is connected to the A / D converter 262. A video tuner 266 is further connected to the video decoder 264, and a video camera is connected to an input terminal thereof. The video decoder 264 decodes the composite video signal VS given from a video video signal supply device such as a television tuner 266 or a video camera, and outputs a component video signal (YUV signal or RGB signal), synchronization signals VSYNC, HSYNC, and a field instruction. And a signal FIS. The field indication signal FIS is a signal indicating whether the field is an odd field or an even field in the case of interlaced scanning. In the video decoder 264, a color signal conversion circuit for converting a YUV signal into an RGB signal is provided. The A / D converter 262 converts an analog component video signal into a digital component video signal DS. The digital component video signal DS is transferred by the second moving image transfer controller 260. Alternatively, the data is compressed by the compression / decompression circuit 252 and transmitted to a communication device such as a MODEM by the first moving image transfer controller 250, or transferred to an external storage device (not shown) such as a hard disk. A CD-ROM device 272 is connected to the third moving image transfer controller 270, and transfers the moving image signal supplied from the CD-ROM device 272.
[0018]
Each of the three moving

image transfer controllers

250, 260, and 270 can transfer a moving image video signal using the high-speed bus 208. The bus arbiter 240 plays a role in arbitrating the priorities when these three moving image transfer controllers use the high-speed bus 208. When the three moving image transfer controllers use the high-speed bus 208, they supply bus request signals REQ1 #, REQ2 #, and REQ3 # to the bus arbiter 240 to notify them that they want to use the bus. The bus arbiter 240 determines to which of the right to use the bus according to the value of the internal priority register, and activates any one of the bus permission signals GNT1 #, GNT2 #, and GNT3 # for the three moving image transfer controllers. I do.
[0019]
FIG. 2 is an explanatory diagram showing the contents of the cyclic priority register in the bus arbiter 240. In the circular priority algorithm, three

video transfer controllers

250, 260, 270 are cyclically given bus priority. When two or more moving image transfer controllers activate the bus request signal, the controller having the highest priority set in the cyclic priority register is permitted to use the bus. At this time, when the controller with the highest priority (for example, the first moving image transfer controller 250) uses the bus, the next controller (for example, the second moving image transfer controller 260) has the next priority. As a result of such arbitration of the bus arbiter 240, the moving image video signals can be respectively transferred from the three moving image transfer controllers.
[0020]
FIG. 3 is an explanatory diagram showing the configuration of the VRAM 222 and the mask data RAM 223. As shown in FIG. 3A, the VRAM 222 is a frame memory that stores, for each pixel of a screen of a display device (color CRT 224, liquid crystal display 226), 8-bit RGB composite video data. The mask data RAM 223 is a memory that stores 2-bit mask data representing an area of the VRAM 222 in which a moving image is written (hereinafter, referred to as “moving image writing area” or “moving image area”) for each pixel. Also, as shown in FIG. 3B, the VRAM 222 and the mask data RAM 223 are mapped to the same address space as viewed from the video controller 212. The moving image transfer operation using the mask data will be described later.
[0021]
FIG. 4 is a block diagram showing the internal configuration of the moving image transfer controller. All three moving image transfer controllers shown in FIG. 1 have the configuration shown in FIG. The moving image transfer controller includes an interface 300 with the high-speed bus 208, a bus control signal generator 302 for generating a control signal for the high-speed bus 208, and an address / data bus ADB in the high-speed bus 208 by switching addresses and data. A switching circuit 304 for outputting, a bus control signal generating unit 302 and a switching control unit 306 for controlling operations of the switching circuit 304, an address calculating unit 312 for calculating an address, a data output unit 314, and a FIFO memory unit 318. And a color adjustment unit 320.
[0022]
The digital video signal DS provided to the color adjustment unit 320 is 24-bit (8 bits for each of RGB) full-color video data. The color adjusting unit 320 converts the 24-bit digital video signal DS into 16 bits (R: G: B = 5: 6: 5 bits can reproduce 60,000 colors) and 8 bits (R: G : B = 3: 3: 2 bits can reproduce 256 colors), 4 bits (16 colors can be reproduced by color palette), 3 bits (8 colors can be reproduced by color palette) is there. When converting to 4-bit or 3-bit video data, binarization by the dither method is executed. The type of video data to be converted is set by the CPU 200 in accordance with the designation of the operator. However, hereinafter, a case will be described in which the color adjustment unit 320 outputs 24-bit full-color video data (referred to as “component video data”) as it is.
[0023]
The video data output from the FIFO memory unit 318 is output to the address / data bus ADB via the data output unit 314 and the switching circuit 304. The switching circuit 304 switches between the video data MDATA output from the data output unit 314 and the address MADD output from the address calculation unit 312 in accordance with the switching signal SW given from the switching control unit 306, and outputs the address MADD and the data MDATA. Is output in a time-sharing manner. The three-state buffer 305 in the switching circuit 304 is switched between an output state and a high impedance state according to a first output control signal C1 provided from the switching control unit 306. Further, the bus control signal generator 302 for various control signals (C / BE, FRAME #, etc.) for the high-speed bus 208 also has a three-state buffer 303 at its output. The three-state buffer 303 is switched between an output state and a high-impedance state according to a second output control signal C2 provided from the switching control unit 306.
[0024]
FIG. 5 is a block diagram showing the internal configuration of the video controller 212 (FIG. 1). The video controller 212 includes a decoder 350, an address counter 352, an address latch 354, a data conversion circuit 356, and a VGA controller 358. The decoder 350, the address counter 352, and the address latch 354 obtain the address (pixel address) PADD of each pixel on each scanning line from the head address MADD of each scanning line provided via the address / data bus ADB of the high-speed bus 208. It has a function as an address generating means for generating. Further, the VGA controller 358 has a function as a first writing unit that writes the video data PDATA of each pixel of each scanning line into the VRAM 222 according to the pixel address PADD. The VGA controller 358 also has a function as a second writing unit that writes the mask data into the mask data RAM 223. The mask data is transferred from the CPU 200 to the video controller 212 via the address / data bus ADB of the high-speed bus 208.
[0025]
The decoder 350 generates signals for controlling the address counter 352, the address latch 354, and the data conversion circuit 356 from various control signals of the high-speed bus 208. The data conversion circuit 356 is a circuit that converts, when a YUV signal is given via the high-speed bus 208, into an RGB signal. When the RGB signal is supplied, the RGB signal passes through the data conversion circuit 356 as it is. Note that whether or not data conversion circuit 356 performs data conversion is determined according to a mode signal provided from decoder 350.
[0026]
FIG. 6 is an explanatory diagram showing a method of transferring video data in an area of an arbitrary shape to the VRAM 222 using mask data. The three moving images MR1 to MR3 depicted in the VRAM 222 are transferred by the three moving

image transfer controllers

250, 260, and 270 shown in FIG. Although each moving image is originally rectangular, each image data is written in the VRAM 222 in accordance with the mask data TDATA with the overlapping portion hidden as shown in FIG. The address latch 354 outputs the pixel address PADD of each moving image in the address space of the VRAM 222 (that is, the space corresponding to the screen area of the display device). The VGA controller 358 applies the pixel address PADD to the VRAM 222 and the mask data RAM 223 in common. Therefore, when the video data PDATA representing a rectangular moving image is supplied to the VRAM 222, the mask data TDATA of each pixel is read from the mask data RAM 223 and input to the VGA controller 358. The VGA controller 358 controls whether or not the video data PDATA of each pixel is written according to the mask data TDATA.
[0027]
As shown in FIG. 6, the VGA controller 358 has two AND

gates

362 and 364, a NAND gate 366, and an OR gate 368. The two AND

gates

362 and 364 calculate the logical product of each bit of the 2-bit mask data TDATA and each bit of the 2-bit mode data MODE output from the decoder 350. Outputs of the two AND

gates

362 and 364 are input to a NAND gate 366. Therefore, the output TT of the NAND gate 366 becomes 0 level only when the mask data TDATA completely matches the mode data MODE. As shown in the mask data RAM 223 of FIG. 6, the mask data TDATA takes the values of 01b, 10b, and 11b in the moving image regions MR1, MR2, and MR3, respectively, and takes the value of 00b in the background region (b Indicates a binary number). Therefore, only when mode data MODE having the same value as these mask data TDATA is output from decoder 350, output TT of NAND gate 366 becomes 0 level.
[0028]
OR gate 368 takes the logical product (AND) of the negative logic of output TT of NAND gate 366 and write signal PWE # output from decoder 350, and provides output EPWR # to VRAM 222 as a write signal. I have. In this specification, signals with "#" after the signal name are signals of negative logic. As a result, depending on the values of the mask data TDATA and the mode data MODE, the writing of the video data PDATA to the VRAM 222 is permitted or prohibited. For example, if the value of the mode data MODE matches the mask data TDATA in the entire space of the VRAM 222 and the mask data RAM 223, the video data of the three moving images MR1 to MR3 can be written in the VRAM 222 respectively. If the value of the mode data MODE is fixed to 10b, only the video data of the second moving image MR2 can be written.
[0029]
By changing the distribution of the mask data TDATA, it is possible to arbitrarily change the shape of each moving image area. In other words, the mask data TDATA has a function of masking a part of a moving image that is originally rectangular. Further, by changing the value of the pixel address PADD and the distribution of the mask data TDATA, it is possible to arbitrarily change the position of the region where the moving image is displayed on the screen of the display device. Further, as will be described later, in a moving image region having an arbitrary shape, the moving image can be scaled at an arbitrary magnification in the horizontal direction and the vertical direction.
[0030]
In this embodiment, the writing of the video data PDATA into the VRAM 222 is controlled by controlling the level of the write signal EPWR # by the OR gate 368, and thus there is an advantage that the circuit configuration is simple. Also, since the video data PDATA and the pixel address PADD may be supplied to the VRAM 222 in the same manner as when writing a rectangular moving image, there is no need to adjust the video data PDATA and the pixel address PADD according to the shape of the moving image area.
[0031]
FIG. 7 is a timing chart showing the operation of data transfer on the scanning lines X1-X2 of the VRAM 222 in FIG. 7B to 7E show signals related to the bus arbiter 240, and FIGS. 7F to 7J show signals transferred via the high-speed bus 208, and FIGS. 9K to 9M. Is a signal transferred from the video controller 212 to the VRAM 222. The transfer of the video data is executed in synchronization with the dot clock signal DCLK (FIG. 7A) generated by the FIFO memory unit 318 (FIG. 3).
[0032]
When the first moving image transfer controller 250 (FIG. 1) transfers a moving image, the bus request signal REQ1 # (FIG. 7B) is asserted (to an L level), so that the bus arbiter 240 uses the bus. Claim rights. In response to this, when the bus arbiter 240 asserts the bus permission signal GNT1 # (FIG. 7C) (to the L level), the transfer by the first moving image transfer controller 250 starts. That is, the first moving image transfer controller 250 first outputs the head address MADD of one scanning line on the address / data bus ADB of the high-speed bus 208, and then continuously outputs the video data PADD of all pixels on the scanning line. Output. When transferring the moving image, the second moving image transfer controller 260 asserts the bus request signal REQ2 # (FIG. 7D). In response to this, when the bus arbiter 240 asserts the bus permission signal GNT2 # (FIG. 7 (e)), the second moving image transfer controller 260 places the head address MADD of one scanning line on the address / data bus ADB of the high speed bus 208. Then, the video data PADD of all the pixels on the scanning line are continuously output.
[0033]
Time points T1 and T2 shown in the lower part of FIG. 7M correspond to pixel positions T1 and T2 shown in the VRAM 222 in FIG. In other words, the arbitration by the bus arbiter 240 allows the plurality of moving image transfer controllers to transfer the video data of each moving image while sequentially acquiring the bus use right.
[0034]
The relationship between the operations of the moving image transfer controller and the video controller 212 in the transfer of video data is as follows. In the moving image transfer controller shown in FIG. 4, first, the head address MADD of each scanning line is generated by the address operation unit 312 and output to the address / data bus ADB of the high speed bus 208. Then, the switch (multiplexer) in the switching circuit 304 is switched to the data output unit 314 side by the switching signal SW given from the switching control unit 306. As a result, the video data PDATA for all the pixels on the scanning line of the head address MADD is continuously output on the address / data bus ADB in synchronization with the dot clock signal DCLK.
[0035]
FIGS. 7F to 7I show control signals when a PCI (Peripheral Component Interconnect) bus is used as the high-speed bus 208. The signal FRAME # in FIG. 7F is a signal output by the moving image transfer controller that is the transfer source (initiator device). When the signal FRAME # is asserted (when the signal FRAME # becomes L level), a bus cycle is started. You. Further, when the signal FRAME # is deasserted (to H level), the bus cycle ends at the next clock. The signal IRDY # in FIG. 7G is a signal indicating that the moving image transfer controller as the initiator can transfer data, and is output by the moving image transfer controller. A signal TRDY # in FIG. 7H is a signal indicating that the video controller 212 as a transfer destination (target device) can transfer data, and is output by the video controller 212. The signal DEVSEL # in FIG. 7I is a signal indicating that the target video controller 212 accepts data transfer, and is output by the video controller 212. Note that other control signals for the high-speed bus 208 exist, but are omitted for convenience of illustration.
[0036]
The decoder 350 in the video controller 212 shown in FIG. 5 checks the address output from the moving image transfer controller, which is the initiator, and determines whether the video controller 212 is a target device. When the video controller 212 is a target device, the decoder 350 asserts the control signals TRDY # (FIG. 7 (h)) and DEVSEL # (FIG. 7 (i)), and sets the address counter 352 and the address latch 354 A control signal is supplied to the data conversion circuit 356 to control the operation thereof. That is, when the address MADD is output on the address / data bus ADB, the address MADD is set as the initial value of the address counter 352 by activating the load terminal of the address counter 352. The pixel write signal PWR # from the decoder 350 is input to the clock terminal of the address counter 352. This pixel write signal PWR # is synchronized with the clock signal DCLK of the high-speed bus 208 at the same frequency, and is a signal indicating the timing at which the VGA controller 358 writes video data of each pixel to the VRAM 222. Therefore, the address counter 352 increments the address by one for each pulse of the clock signal DCLK (FIG. 7A) and outputs a pixel address PADD for each pixel. The address latch 354 latches the pixel address PADD output from the address counter 352 and outputs it to the VGA controller 358.
[0037]
As shown in FIGS. 7K to 7M, the VGA controller 358 writes video data for all pixels on one scanning line of each moving image in the VRAM 222 in synchronization with the pixel write signal EPWR #. Since the pixel address EPADD given from the VGA controller 358 to the VRAM 222 is defined in a local address space in the VGA controller 358, it differs from the value of the pixel address PADD in the high-speed bus 208, but the meaning is the same. is there. That is, the value of the pixel address EPADD is a value that is incremented by one every clock from the head address SP of each scanning line of the moving image.
[0038]
As described above, in this computer system, moving image video data can be transferred from one moving image transfer controller to one VRAM 222 by masking the inside of the VRAM 222 using the mask data TDATA of a plurality of bits. In the above example, since the mask data TDATA is 2 bits, three moving image data can be distinguished. In general, if the mask data is n bits, it is possible to transfer moving images from the {(2 n) −1} moving image transfer controllers to the same VRAM 222.
[0039]
B. Update mask data:
FIG. 8 is a flowchart illustrating a procedure of a mask data update process. In step S1, initial data of the mask data is written to the mask data RAM 223. Here, the initial data of the mask data refers to mask data written when a moving image is displayed for the first time, and is usually mask data indicating a rectangular moving image region.
[0040]
In step S2, the CPU 200 monitors whether or not the state of the moving image window has been changed on the screen of the display device. The moving image window has the same meaning as the moving image area on the screen, and corresponds to the moving image area in the image space of the VRAM 222. The state of the video window is changed when the size or position of another window that overlaps the video window is changed, the size or position of the video window itself is changed, and the vertical relationship of the overlap between windows is changed And so on.
[0041]
When the state of the moving image window is changed, in step S3, the chip enable signal CE1 # (FIG. 5) of the VRAM 222 is raised to the H level to prohibit writing to the VRAM 222, and the chip enable signal CE2 of the mask data RAM 223. # Falls to the L level, and writing of the mask data RAM 223 is permitted. In step S4, the CPU 200 updates the mask data in the mask data RAM 223 by writing new mask data into the mask data RAM 223. In step S5, the chip enable signal CE1 # falls to the L level, and writing of data to the VRAM 222 is permitted.
[0042]
As described above, whenever the position or shape of the moving image window is changed by changing the moving image window or the still image window on the screen of the display device, the mask data is updated each time. Note that the mask data update process in FIG. 8 is realized by the CPU 200 incorporating a predetermined driver (portion connecting application software and hardware) program.
[0043]
D. Modification of system configuration:
The moving image transfer controller described above does not necessarily need to transfer video data to all pixels on each scanning line continuously. The moving image transfer controller can continuously transfer video data of a desired number of pixels following one address. It is also possible to alternately output the address and data of each pixel. However, for each moving image, if the head address MADD of each scanning line is output and then the video data for all the pixels on the scanning line is continuously transferred, the data transfer can be performed at a higher speed and the data can be smoothly transferred. There is an advantage that a dynamic moving image can be displayed.
[0044]
As shown in FIG. 6, instead of controlling the writing of the video data by controlling the level of the write signal EPWR # with the mask data TDATA and the mode data MODE, a write per bit mode which is a function unique to the video RAM is used. In the above, the write operation of the VRAM 222 may be prohibited in bit units.
[0045]
Instead of using the mask data TDATA to control the writing of the video data, it is also possible to use the bit data of the video data to change the color of the moving image by inverting the bits. FIG. 9 is an explanatory diagram showing a part of the circuit configuration when the video image data is bit-inverted. The bit inversion circuit 615 includes EXOR (exclusive OR) circuits equal in number to the number of bits of video data, and is provided in the VGA controller 358. One input terminal of each EXOR circuit is commonly supplied with the output TT of the NAND gate 366, and the other input terminal is supplied with a signal of each bit of video data. When the output TT of the NAND gate 366 is 0, the video data PDATA passes through the bit inversion circuit 615 as it is, but when the output TT is 1, the value of each bit of the video data PDATA is inverted. As a result, the color of the video data PDATA is changed at the pixel whose output TT value is 1.
[0046]
E. FIG. Circuit configuration for address operation:
FIG. 10 is a block diagram showing the internal configuration of the FIFO memory unit 318. As shown in FIG. 10A, the FIFO memory unit 318 includes a FIFO control unit 321 and two

FIFO memories

322 and 324. Also, as shown in FIG. 10B, the FIFO control unit 321 has five PLL circuits 325 to 328 and 510 and a waveform shaping unit 511. The first to third PLL circuits 325 to 327 generate signals CLKI, CLKO, and DCLK obtained by multiplying the frequency of the horizontal synchronization signal HSYNC by NH0 times, (NH0 * HX) times, and NH times. In addition, the fourth PLL circuit 328 generates a signal HINC obtained by multiplying the frequency of the vertical synchronization signal VSYNC by NV. The fifth PLL circuit 510 generates a signal HSYNC * HX obtained by multiplying the frequency of the horizontal synchronization signal HSYNC by HX, as shown in FIG. 10C, and the waveform shaping unit 511 detects the rising edge thereof to generate a second signal HSYNC * HX. The horizontal synchronization signal XHSYNC is generated. The second horizontal synchronization signal XHSYNC is a synchronization signal having a frequency HX times that of the first horizontal synchronization signal HSYNC. The setting values NH0, (NH0 * HX), NH, NV, HX in each PLL circuit are set by the CPU 200. These PLL circuits 325 to 328 are circuits for enlarging / reducing an image, and their functions will be described later.
[0047]
The two

FIFO memories

322 and 324 have a function as a video data buffer for temporarily storing a predetermined amount of video data, and the FIFO control unit 321 has a function as a video data buffer control unit. ing. Further, the first PLL circuit 325 serves as an input clock generating means, the second PLL circuit 326 serves as an output clock generating means, the third PLL circuit 327 serves as a dot clock generating means, and the fourth PLL circuit 328 serves as a line increment. Each has a function as a signal generation unit. Note that the second and

fourth PLL circuits

326 and 328 and the FIFO memory unit 318 cooperate to exhibit a function as a scaling unit capable of scaling a video in the vertical direction. In addition, the second and

third PLL circuits

326 and 327 cooperate to exhibit a function as a scaling unit capable of scaling the image represented by the image data in the horizontal direction.
[0048]
FIG. 11 is a block diagram showing the internal configuration of the address calculation unit 312 in the moving image transfer controller. The address operation unit 312 includes an offset address storage unit 330, an addition address value storage unit 332, a vertical counter unit 334, and an adder 340. The multiplier 338 multiplies the addition address value ADAD stored in the addition address value storage section 332 by the vertical count value VCNT output from the vertical counter section 334. The adder 340 generates the address MADD of the video data by adding the offset address OFAD stored in the offset address storage unit 330 in advance and the multiplication result MUL of the multiplier 338. As will be described later, this address MADD is the head address of each scanning line.
[0049]
FIG. 12 is a memory map of the VRAM 222. One word of the VRAM 222 is 24 bits, and one word includes an R component, a G component, and a B component of video data. One pixel (dot) on the screen corresponds to one word.
[0050]
FIG. 13 is an explanatory diagram showing the correspondence between the memory space of the VRAM 222 and the screen. In this figure, the number of pixels in the horizontal range 80 of the VRAM 222 is 640 (50h words), and the number of scanning lines in the vertical range 81 is 480. In the example of FIG. 13, for simplicity, the moving image area MPA in which moving image video data is written has a width of 8 pixels in the horizontal direction starting from the start position of the second pixel in the horizontal direction and the second pixel in the horizontal direction. It is assumed that the region has a total of 16 pixels having a width of 2 lines in the vertical direction. The position and size of the moving image area MPA are specified by the operator on the screen of the color CRT 224 or the color liquid crystal display 226.
[0051]
FIG. 14 is a plan view showing a moving image area MPA specified on the screen of the color CRT 224. The memory space shown in FIG. 13 corresponds one-to-one with the display screen of the color CRT 224 shown in FIG. Hereinafter, data transfer without interlace scanning will be described first, and data transfer with interlace scanning will be described later.
[0052]
The offset address OFAD stored in the offset address storage unit 330 shown in FIG. 11 is the offset value (51h) from the start address 0000h of the VRAM 222 to the write start position address (0051h) of the moving image area MPA in FIG. .
[0053]
The start address (= 0051h) of the first scanning line of the moving image area MPA is determined according to the position of the upper left point P1 (FIG. 14) of the moving image area MPA specified by the operator on the screen. That is, when the operator specifies the moving image area MPA, the CPU 200 calculates an address (= 0051h) corresponding to the upper left point P1, and sets this address (= 0051h) in the offset address storage unit 330 as the offset address OFAD. The operator can set a moving image area MPA of an arbitrary size at an arbitrary position on the screen of the color CRT 224 or the color liquid crystal display 226, and the offset address OFAD is set accordingly.
[0054]
When interlaced scanning is not performed, the addition address ADAD stored in the addition address value storage unit 332 is equal to the number of pixels for one scanning line in the memory space of the VRAM 222, and is set to 50h in this embodiment. .
[0055]
The output MUL of the multiplier 338 and the output MADD of the adder 340 are respectively given by the following arithmetic expressions.
MUL = ADAD × VCNT (1)
MADD = OFAD + MUL (2)
[0056]
Summarizing the above equations (1) and (2), the output MADD of the adder 340 for each scanning line is given by the following arithmetic equation.
MADD = (ADAD × VCNT) + OFAD (3)
[0057]
The vertical count VCNT indicates a scanning line number in the moving image area MPA. The output MUL of the multiplier 338 indicates a difference (offset) between addresses from the writing start position P1 of the moving image area MPA to the first pixel of each scanning line. Therefore, the output MADD of the adder 340 is the address of the head pixel of each scanning line (head address of each scanning line).
[0058]
F. Address calculation for interlaced scanning:
FIG. 15 is an explanatory diagram showing a memory space of an odd-numbered line field and an even-numbered line field when performing interlaced scanning, and is a diagram corresponding to FIG. The odd line field includes eight pixel addresses 00A1h to 00A8h for one scanning line among the 16 pixel addresses in the moving image area MPA, and the even line field includes the other eight pixel addresses 0051h to 0058h. In.
[0059]
When interlacing is performed, an offset address OFAD1 = A1h for odd line fields and an offset address OFAD2 = 51h for even line fields are registered in the offset address storage unit 330 (FIG. 11). Offset address storage section 330 selectively outputs one of these two offset addresses OFAD1 and OFAD2 according to field instruction signal FIS. In the case of 2: 1 interlace, the addition address ADAD is twice (= A0h) the value (= 50h) without interlace. As described above, in the case of interlaced scanning, by adjusting the offset address OFAD and the addition address ADAD, the head address MADD of the video data of each scanning line is set in accordance with the above equation (3), as in the case where there is no interlace. Can be calculated.
[0060]
When transferring video data for interlacing, it is also possible to write video data of an odd line field and an even line field at the same address without intentionally performing interlacing. In this case, the offset address OFAD and the addition address ADAD when there is no interlace may be used in common for both fields.
[0061]
G. FIG. Image enlargement / reduction processing:
The moving image transfer controller has a function of enlarging / reducing a video. The image enlargement / reduction processing is mainly executed by the address calculation unit 312 and the FIFO memory unit 318 shown in FIG. FIG. 16 is a block diagram showing the internal configuration of the vertical counter unit 334 in the address calculation unit 312 and the relevant parts in the FIFO control unit 321. The PLL circuit 327 of the FIFO control unit 321 generates a dot clock signal DCLK obtained by multiplying the frequency of the horizontal synchronization signal HSYNC given from the video decoder 220 by NH 2. Further, the PLL circuit 328 generates a line increment signal HINC obtained by multiplying the frequency of the vertical synchronization signal VSYNC by NV. The line increment signal HINC is used when reducing the image in the vertical direction, as described later. If the frequency of the line increment signal HINC is the same as that of the second horizontal synchronization signal XHSYNC, the image is not reduced.
[0062]
The vertical counter section 334 includes a back porch storage section 402, a comparator 404, a back porch counter 406, a vertical counter 408, and a latch 410. The back porch storage unit 402 stores the number of back porches BP given from the CPU 200 via the high-speed bus 208. Here, the back porch number BP is the number of pulses of the horizontal synchronization signal HSYNC in the back porch period. The back porch counter 406 is supplied with the first horizontal synchronization signal HSYNC, and the clock input terminal of the latch 410 is supplied with the second horizontal synchronization signal XHSYNC. The clock input terminal of the vertical counter 408 is supplied with a line increment signal HINC. The vertical synchronization signal VSYNC is supplied to reset input terminals of the back porch counter 406 and the vertical counter 408. The comparator 404 compares the back porch number BP stored in the back porch storage unit 402 with the count value BPC of the back porch counter 406.
[0063]
The output CMP of the comparator 404 goes high when BP = BPC, and goes low when BP ≠ BPC. The back porch counter 406 is enabled when the output CMP of the comparator 404 is at L level, and the vertical counter 408 is enabled when CMP is at H level.
[0064]
When the vertical synchronization signal VSYNC is supplied to the vertical counter section 334, the back porch counter 406 and the vertical counter 408 are reset. At this time, since the output CMP of the comparator 404 is at the L level, the back porch counter 406 is enabled and counts the number of pulses of the horizontal synchronization signal HSYNC. On the other hand, the vertical counter 408 remains stopped. When the number of pulses of the horizontal synchronization signal HSYNC is input to the back porch counter 406 equal to the number of back porches BP, BP = BPC. As a result, the output CMP of the comparator 404 becomes H level, the back porch counter 406 stops, and the vertical counter 408 starts counting up. The count value CNT of the vertical counter 408 is held by the latch 410 at the rising edge of the second horizontal synchronization signal XHSYNC, and is output as the vertical count VCNT. This vertical count VCNT indicates the scanning line number on the screen. If no reduction is performed in the vertical direction, the frequency of the second horizontal synchronization signal XHSYNC is equal to the frequency of the line increment signal HINC, and therefore, the vertical count VCNT is equal to the number of pulses of the second horizontal synchronization signal XHSYNC.
[0065]
As described above, the vertical counter 408 and the latch 410 have a function as a unit for adding the scanning line number.
[0066]
FIG. 17 is a timing chart showing the operation of the vertical counter unit 334. When the back porch period elapses and the second horizontal synchronization signal XHSYNC goes low during the effective video period, the vertical counter 334 starts counting up. That is, in the effective video period, the value of the vertical count VCNT output from the vertical counter unit 334 increases by one each time one pulse of the second horizontal synchronization signal XHSYNC is generated.
[0067]
As described above, when the image is not reduced in the vertical direction, the vertical count VCNT is reset to 0 each time one pulse of the vertical synchronization signal VSYNC is generated, and thereafter, each time one pulse of the second horizontal synchronization signal XHSYNC is generated. , The vertical count VCNT increases by one. On the other hand, when reducing the image in the vertical direction, the vertical count VCNT increases according to the second horizontal synchronization signal XHSYNC and the line increment signal HINC, and the operation will be described later.
[0068]
FIGS. 18A and 18B are explanatory diagrams for explaining the vertical enlargement processing function by the FIFO memory unit 318 (FIG. 10). FIG. 18A shows input video data VDI, FIG. 18B shows output video data VDO, and FIG. 2 shows the operation of each FIFO memory. However, in FIGS. 18A and 18B, the video data is drawn in the form of the original analog video signal VS for convenience of illustration.
[0069]
As shown in FIG. 18C, the input terminals and the output terminals of the two

FIFO memories

322 and 324 are switched alternately and complementarily by

virtual toggle switches

323a and 323b. These

virtual toggle switches

323a and 323b enable the input and output of the two

FIFO memories

322 and 324 to be alternately switched alternately by the input enable signal RE and the output enable signal OE provided from the FIFO control unit 321. It is equivalently shown. The input clock signal CLKI and the output clock signal CLKO are commonly supplied to the two

FIFO memories

322 and 324. As can be seen from FIG. 10B, the frequency fCLKI of the input clock signal CLKI is obtained by multiplying the frequency of the horizontal synchronization signal HSYNC by NH0, and is used when the video signal VS given to the video decoder 264 is an NTSC signal. Is a constant frequency of about 6 MHz. On the other hand, the frequency fCLKO of the output clock signal CLKO is a value HX times (HX is an integer) the frequency fCLKI of the input clock signal CLKI (see FIG. 10B). That is, the set value (NH0 * HX) of PLL circuit 326 that generates output clock signal CLKO is set to HX times the set value NH0 of PLL circuit 325 that generates input clock signal CLKI. In this example, it is assumed that HX = 3.
[0070]
In the first period TT11 and the third period TT13 of FIGS. 18A and 18B, the input video data VDI is written to the first FIFO memory 322, and the output video data VDO is output from the second FIFO memory 324. Is read. In the second period TT12, the input video data VDI is written to the second FIFO memory 324, and the output video data VDO is read from the first FIFO memory 322. As a result, in the first period TT11, the video data relating to the first scanning line L1 is written to the first FIFO memory 322. Further, in the second period TT12, the video data relating to the second scanning line L2 is written to the second FIFO memory 324. In the example of FIG. 18, since the frequency fCLKO of the output clock signal CLKO is set to be three times the frequency fCLKI of the input clock signal CLKI, in the second period TT12, the video data of the first scan line L1 is changed to the first frequency. The data is read from the FIFO memory 322 three times.
[0071]
FIG. 19 is an explanatory diagram showing how the video is enlarged and reduced in the vertical direction. FIG. 19A shows the input video data VDI, and FIG. 19B shows the output video data VDO. In the output video data VDO, each scanning line of the input video data VDI is repeated HX (= 3) times, respectively, whereby the video is enlarged HX (= 3) times in the vertical direction. In FIG. 19B, for example, “L1a”, “L1b”, and “L1c” indicate that the video data of the original scanning line L1 is repeatedly output three times. As described above, by setting the frequency fCLKO of the output clock signal CLKO to be an integral multiple of the frequency fCLKI of the input clock signal CLKI by using the two

FIFO memories

322 and 324, the image can be vertically enlarged by an integral multiple. It is possible.
[0072]
The reduction in the vertical direction is realized by the PLL circuit 328 in the FIFO control unit 321 and the vertical counter 408 and the latch 410 in the vertical counter unit 334 shown in FIG. FIG. 20 is a timing chart showing the vertical reduction operation. The line increment signal HINC (FIG. 20A) generated by the PLL circuit 328 has a frequency fHINC which is NV times the frequency fVSYNC of the vertical synchronization signal VSYNC. The second horizontal synchronizing signal XHSYNC (FIG. 20 (c)) has a frequency fXHSYNC which is (NV0 * HX) times the frequency fVSYNC of the vertical synchronizing signal VSYNC, and the value of NV0 in the original analog video signal VS This is a constant value (NV0 = 262.5 in the case of the NTSC signal) indicating the number of scanning lines in one field (hereinafter, referred to as "the total number of image lines"). As shown in FIGS. 21A and 21B, the total number of image lines represented by the analog video signal VS is set to NV0, the number of effective image lines is set to NVL, and the image is displayed on a display device. Assuming that the number of display lines is NVM, the set value NV of the PLL circuit 328 is given by the following equation.

However, NVM ≦ HX * NVL.
[0073]
In the above equation, for example, NV0 = 262.5, NVL = 240, and NVM = 480 are substituted, so that NV = 525.
[0074]
The vertical counter 408 (FIG. 16) counts up the count value CNT (FIG. 20B) in response to the rising edge of the line increment signal HINC, and the latch 410 detects the rising edge of the second horizontal synchronization signal XHSYNC. Accordingly, the count value CNT of the vertical counter 408 is latched and output as the vertical count VCNT (FIG. 19D).
[0075]
In the example of FIG. 19, the ratio (NV / NV0 * HX) between the frequency fHINC of the line increment signal HINC and the frequency fXHSYNC of the second horizontal synchronization signal XHSYNC is 2/3, and accordingly, the vertical count VCNT (FIG. 19 (d)), the same value is repeated once for every second time, such as 0, 1, 2, 2, 3, 4, 4, 5. Since the vertical count VCNT indicates the vertical address in the VRAM 222, the video data of the third scanning line L1c and the video data of the fourth scanning line L2a are written in the third vertical address VCNT = 2. . As a result, the video data of the scanning line L1c written first at the third vertical address VCNT = 2 is replaced with the video data of the next scanning line L2a. If this is repeated, the result is that the video data of the scanning line at a position that is a multiple of 3 is thinned out and reduced in the vertical direction.
[0076]
FIGS. 19B and 19C show a state in which the image is reduced in the vertical direction by the operation of FIG. The video data VDO enlarged by HX times by switching between the two

FIFO memories

322 and 324 extends over nine scanning lines L1a to L3c. Among them, the video data of the third scanning line L1c is the next. The video data of the sixth scanning line L2c is replaced with the video data of the next scanning line L3a. As a result, the image is multiplied by NV / (NV0 * HX) in the vertical direction. Since the video data has been enlarged vertically by HX times in advance by the two

FIFO memories

322 and 324, the overall vertical magnification MV is given by the following equation.
MV = NV / NV0 (4)
[0077]
The magnification MH of the horizontal enlargement / reduction of the video is represented by the frequency fDCLK of the dot clock signal DCLK (FIG. 16) when the video data is written to the VRAM 222, and the output clock signal CLKO when the video data is read from the

FIFO memories

322 and 324. It is equal to the ratio fDCLK / fCLKO to the frequency fCLKO in FIG. As described in FIG. 18, the frequency fCLKO of the output clock CLKO is HX times the frequency fCLKI of the input clock signal CLKI, and the input clock signal CLKI is a constant value according to the frequency characteristics of the composite video signal VS. Therefore, the horizontal magnification MH is given by the following equation (5).
MH = fDCLK / fCLKO = fDCLK / (HX * fCLKI) (5)
[0078]
Further, as can be seen from FIG. 10B, the frequency fCLKI of the input clock signal CLKI is NH0 times the frequency fHSYNC of the horizontal synchronization signal HSYNC, and fHSYNC and NH0 are constants. Further, the dot clock signal DCLK has a frequency that is NH times the frequency fHSYNC of the horizontal synchronization signal HSYNC. Therefore, the above equation (5) can be rewritten as follows.

[0079]
In the expression (4) indicating the vertical magnification MV and the expression (6) indicating the horizontal magnification MH, three values that can be set from the CPU 200 are HX, NV, and NH 3, all of which are set in the FIFO control unit 321. Value. These three values HX, NV, NH are determined, for example, by the following equations.
[0080]
HX = RND (MV) (7a)
NV = NV0 * MV (7b)
NH = NH0 * MH * HX (7c)
Here, the operator RND indicates an integer obtained by rounding up the number in parentheses below the decimal point.
[0081]
It should be noted that the formulas (7b) and (7c) hold even when any value is used as the integer HX, so that the value of the integer HX can be determined by a formula other than the formula (7a).
[0082]
FIG. 21A shows an image OR represented by the original composite image signal VS, and FIG. 21B shows a VRAM space for storing an enlarged / reduced image MR. Here, the maximum number of pixels in the horizontal direction is 780, the number of effective pixels is 640, the maximum number of lines in the vertical direction is 525, and the number of effective lines is 480. The image MR in the VRAM space is displayed on the color CRT 224 or the color liquid crystal display 226 as it is. Therefore, the magnification MV in the vertical direction and the magnification MH in the horizontal direction are equal to the ratio of the size of the video display window set on the display device to the size of the original video OR. The CPU 200 calculates the magnifications MV, MH from the size of the video display window set on the display device, and further calculates three values HX, NV, NH according to the above (7a) to (7c), and It is set in the control unit 321.
[0083]
As described above, in the above embodiment, when transferring the video data to the VRAM 222, the video can be enlarged or reduced at an arbitrary magnification. In addition, since the display position of the video can be arbitrarily set by the address calculation unit 312, it is possible to display a moving image at an arbitrary magnification at an arbitrary position on the display device.
[0084]
E. FIG. Other variations:
The present invention is not limited to the embodiments, and various modifications as described below are possible.
[0085]
(1) As a circuit for calculating the start address MADD given by the above equation (3), various configurations other than the configuration shown in FIG. 11 can be considered. For example, the same result can be obtained by replacing the adder in the address operation unit 312 with a subtractor or changing the order of addition.
[0086]
Further, the multiplier 338 shown in FIG. 11 is replaced with an adder and a counter for counting up, and the addition address ADAD stored in the addition address value storage unit 332 is added by the number of times of the vertical count VCNT of the vertical counter unit 334. You may do so.
[0087]
(2) As shown in FIG. 22, the PLL circuit 328 in FIG. 16 can be replaced by a 1 / N frequency divider 329. The 1 / N divider 329 is reset by the vertical synchronization signal VSYNC, and after the reset, divides the dot clock signal DCLK by 1 / N to generate a line increment signal HINC. The use of the 1 / N frequency divider 329 has the advantage that the jitter of the line increment signal HINC can be reduced as compared with the case where the PLL circuit is used.
[0088]
(3) FIG. 23 is an explanatory diagram showing the configuration and operation of a circuit for performing vertical enlargement and interpolation between scanning lines using three FIFO memories, and is a diagram corresponding to FIG. As shown in FIG. 23C, this circuit includes three

FIFO memories

421, 422, 423, three

equivalent switches

431, 432, 433, two multipliers 441, 442, and an adder 450. And As shown in FIGS. 23A and 23B, in each of the periods TT21, TT22, and TT23, one scan line of video data is written into one FIFO memory, and video data is read from the other two FIFO memories. It is. The FIFO memory to which the video data is written and the FIFO memory from which the video data is read are selected in a predetermined order. FIG. 23C shows the connection state of the switches in the first half of the third period TT23. At this time, the video data of the first scan line L1 read from the first FIFO memory 421 is multiplied by k1 in the first multiplier 441, and the second scan read from the second FIFO memory 422 is performed. The video data of the line L2 is multiplied by k2 in the second multiplier 442. Since the outputs of the two multipliers 441 and 442 are added by the adder 450, the output video data VDO output from the adder 450 in the first half of the period TT23 is (L1 * k1 + L2 * k2) (FIG. b)). Here, if the coefficients k1 and k2 are both set to 0.5, the output video data VDO in the first half of the period TT23 is data obtained by simply averaging the video data of the two scanning lines L1 and L2. If k1 and k2 are set to appropriate values other than 0, a weighted average can be obtained. In the latter half of the period TT23, the video data of the second scanning line L2 is output as it is as the output video data VDO.
[0089]
(4) By providing a FIFO memory unit that functions in the same manner as the FIFO memory unit 318 for expanding the vertical direction between the video decoder 220 and the color adjustment unit 320, the vertical expansion can be performed similarly to the configuration in FIG. And interpolation can be performed. In this case, the FIFO memory unit 318 shown in FIG. 10A is used as a circuit for adjusting the data transfer timing without expanding the video data VD in the vertical direction.
[0090]
Note that, in the present invention, the term “magnify an image in the vertical direction” is not limited to a case where the image is simply enlarged as shown in FIG. ing.
[0091]
(6) It is also possible to configure a circuit having a function equivalent to a FIFO memory unit by using another type of video data buffer such as a RAM instead of a plurality of FIFO memories. Generally, a plurality of video data buffers and a buffer control circuit are provided, and the functions of the above-mentioned FIFO memory unit can be realized by switching the plurality of video data buffers in a predetermined order by the buffer control circuit.
[0092]
(7) The function equivalent to the PLL circuit 325 in FIG. 10B is that a signal CLKO obtained by the PLL circuit 326 is used as an input to divide and output by (1 / NH0) and reset by the horizontal synchronization signal HSYNC. It can be realized even if used. As described above, although a plurality of PLL circuits are used in FIG. 10B, an equivalent circuit can be realized by a combination of a frequency divider circuit and the like.
[0093]
(8) The color adjustment unit 320 in FIG. 4 may be configured as a circuit that receives the digital video signal DS as a YUV signal, performs hue conversion, and then outputs the component video data VD as an RGB signal.
[0094]
【The invention's effect】
As described above, according to the present invention, a video signal in a region of an arbitrary shape in a moving image can be transferred to a video memory at high speed.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a computer system as a first embodiment of the present invention.
FIG. 2 is an explanatory diagram showing contents of a cyclic priority register in a bus arbiter 240;
FIG. 3 is an explanatory diagram showing a configuration of a VRAM 222 and a mask data RAM 223.
FIG. 4 is a block diagram showing an internal configuration of a moving image transfer controller.
FIG. 5 is a block diagram showing an internal configuration of a video controller 212.
FIG. 6 is an explanatory diagram showing a method of transferring video data in a display area of an arbitrary shape to a VRAM 222 using mask data.
FIG. 7 is a timing chart showing an operation of data transfer using mask data.
FIG. 8 is a flowchart illustrating a procedure of a mask data update process;
FIG. 9 is an explanatory diagram showing a part of a circuit configuration when video data is bit-inverted.
FIG. 10 is a block diagram showing the internal configuration of a FIFO memory unit 318.
FIG. 11 is a block diagram showing an internal configuration of an address operation unit 312.
FIG. 12 is an address map of a VRAM 222.
FIG. 13 is an explanatory diagram showing a correspondence between a VRAM 222 and a screen.
FIG. 14 is a plan view showing a moving image area MPA in the screen of the color monitor.
FIG. 15 is an explanatory diagram showing a memory space of an odd line field and an even line field when performing interlaced scanning.
FIG. 16 is a block diagram showing an internal configuration of a vertical counter unit 334 and a FIFO control unit 321.
FIG. 17 is a timing chart showing the operation of the vertical counter unit 334.
FIG. 18 is an explanatory diagram showing an operation of vertically enlarging an image.
FIG. 19 is an explanatory diagram showing a state of enlargement and reduction of a video in a vertical direction.
FIG. 20 is a timing chart showing a vertical reduction operation of an image.
FIG. 21 is an explanatory diagram showing the state of enlargement / reduction of an image in the vertical and horizontal directions.
FIG. 22 is a block diagram showing a circuit configuration when a second PLL circuit 328 is replaced by a 1 / N frequency divider.
FIG. 23 is an explanatory diagram showing a configuration and operation for performing vertical enlargement and interpolation between scanning lines using three FIFO memories.
FIG. 24 is a block diagram of a computer system using a conventional DMA controller.
FIG. 25 is an explanatory diagram showing a case where still images SIa and SIb and a moving image MI are simultaneously displayed by a conventional technique.
[Explanation of symbols]
51R, 51G, 51B ... Video memory
52 Data bus
53 ... Address bus
54 ... Control bus
55… DMA controller
56R, 56G, 56B ... VRAM
57 ... Control unit
59 ... CPU
200 ... CPU
202: Main memory
204: Host bus
206… Bridge
208 ... Highway bus
212 ... Video controller
214 ... expansion bus bridge
220 ... Video decoder
222 ... VRAM
223: Mask data RAM
224 ... Color CRT
226 ... Color LCD display
230 ... Low speed bus
232 ... I / O controller
240 ... Bus arbiter
250, 260, 270 ... Video transfer controller
252: Compression / expansion circuit
254 ... Modem
262 ... AD converter
264 ... Video decoder
266 ... TV tuner
272 CD-ROM device
300 ... Interface
302 ... Bus control signal generator
304 switching circuit
306 ... Switch control unit
312 ... Address operation unit
314: Data output unit
318 ... FIFO memory unit
320: color adjustment unit
321 ... FIFO control unit
322, 324: FIFO memory
323a, 323b ... Toggle switch
325-328 ... PLL circuit
330: Offset address storage unit
332 ... added address value storage unit
334 ... Vertical counter section
338 ... Multiplier
340 ... Adder
350 ... Decoder
352 ... Address counter
354: Address latch
356 data conversion circuit
358 ... VGA controller
362, 364: AND gate
366: NAND gate
368 ... OR gate
402: Back porch storage unit
404 ... Comparator
406 ... Back porch counter
408: Vertical counter
410 ... Latch
421, 422, 423 ... FIFO memory
431, 432, 433 ... switch
441, 442... Multiplier
450 ... Adder
510 ... PLL circuit
511: corrugated forming part
615 ... Bit inversion circuit

Claims

A computer system capable of displaying a video,
A microprocessor that performs various operations and controls according to a software program;
A first bus connected to the microprocessor;
A second bus in which addresses and data are transferred in a time-division manner by a common signal line;
A bridge connecting the first and second buses;
A display device for displaying video,
A video memory for storing a video signal of a video displayed on the display device;
It has the same image space as the video memory, is allocated to the same address space as the video memory, and stores mask data indicating a plurality of moving image areas in which a plurality of types of moving image video signals are to be written in the video memory. A mask data memory for storing;
A video controller connected to the second bus and controlling writing and reading of a video signal to and from the video memory, and writing and reading of mask data to and from the mask data memory;
For each scanning line of a moving image represented by a moving image video signal, a head address of each scanning line is generated and output on the second bus, and a video signal of each pixel on the scanning line is generated after the head address. A plurality of video transfer means each having a function of continuously outputting on the second bus;
Bus arbitration means for arbitrating the right to use the second bus by the plurality of video transfer means,
The video controller comprises:
Address generation means for generating a pixel address for each pixel from the start address given via the second bus;
The same address is supplied to the video memory and the mask data memory, and a write indicating whether a video signal of each pixel is to be written to the video memory according to the mask data read from the mask data memory. Write signal generating means for generating a signal;
Writing means for writing a video signal of each pixel to the video memory according to the write signal and the pixel address generated by the address generation means;
A computer system comprising: