JP3595565B2 - 半導体メモリセル回路およびメモリセルアレイ - Google Patents
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Description
【０００１】
【産業上の利用分野】
この発明は、半導体メモリセル回路およびメモリセルアレイの改良に関する。
【０００２】
【従来の技術】
従来、内部番地付けメモリのメモリセル回路として図１０に示すようなものがある。このメモリセル回路１は、ビット線対２，３に与えられた電位とビット記憶部６の保持電位との一致／不一致を判定するメモリセル回路である。
【０００３】
ここで、端子１２の電位が高電位である状態を“ビット記憶Ｈ”と表す一方、端子１３の電位が高電位である状態を“ビット記憶Ｌ”と表すことにする。さらに、ビット線２の電位が高電位であってビット線３の電位が低電位である状態を“ビット入力Ｈ”と呼び、逆にビット線２の電位が低電位であってビット線３の電位が高電位である状態を“ビット入力Ｌ”と呼ぶことにする。
【０００４】
いま、上記ビット記憶の内容と上記ビット入力の内容とが異なる場合には、トランジスタ９，１０のうち高電位となったビット線に接続されている方のトランジスタが導通する。したがって、トランジスタ１１のゲートが高電位となってトランジスタ１１は導通する。一方、ビット記憶の内容とビット入力の内容とが一致する場合には、トランジスタ９，１０のうち低電位となったビット線に接続されている方のトランジスタが導通する。したがって、トランジスタ１１のゲートが低電位となってトランジスタ１１は遮断状態となる。そして、このトランジスタ１１に接続されている一致線５は予め高電位に充電されているので、ビット線対２，３に与えられた電位（ビット入力の内容）とビット記憶部６の保持電位（ビット記憶の内容）とが一致する場合には一致線５は高電位を保持する一方、不一致の場合には一致線５は低電位に引き落とされることになる。
【０００５】
図１１は、図１０に示すようなメモリセル回路１をｎ×ｍ個（ｎ，ｍは共に正の整数）格子状に配置したメモリセルアレイの構造を示す。尚、個々のメモリセル回路１をＣ１１〜Ｃｎｍで表している。つまり、このメモリセルアレイはｍビットから成る語をｎ語記憶できるのである。
【０００６】
上記構成のメモリセルアレイにおいて、ビット線２１・３１，２２・３２，…，２ｍ・３ｍに入力された検索データ（入力データ）に対して一致する語を検索する場合には、次のように動作する。すなわち、ビット線２１・３１〜２ｍ・３ｍに検索データが入力されると、上記格子の行を成すｍ個のメモリセル回路Ｃｋ１〜Ｃｋｍ（ｋ＝１〜ｎ）の夫々において、図１０で説明したようなビット記憶とビット入力との一致／不一致の検査が実施される。そして、ｍ個総てのメモリセル回路１においてビット記憶とビット入力とが一致すると対応する一致線５ｋは高電位を保持して応答出力として出力される。
【０００７】
上記メモリセルアレイにおいては、ビット線対２１，３１に入力されたビット入力はＣ１１からＣｎ１までのｎ個のメモリセル回路１に同時並列的に与えられる。したがって、総てのワード線４１〜４ｎを接地して総てのビット線２１・３１，２２・３２，…，２ｍ・３ｍに検査データを入力することによって、一回の操作で一致線５１〜５ｎから出力されたｎビットの応答出力の内容に基づいて入力された検索データに一致する語を検索することができるのである。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記従来の内容番地付けメモリのメモリセル回路を用いたメモリセルアレイには以下のような問題がある。
【０００９】
すなわち、上述のように、入力された検索データに一致する語を検索する場合には、ビット線２１・３１〜２ｍ・３ｍを通じてｍビットの検索データとｎ個の語との並列比較を実施できるので問題はない。また、一致線５１〜５ｎの夫々からの出力される一致信号Ｓｋは一語に就いて一致あるいは不一致を表す１ビットでよいので、上記ｎビットの応答出力に対してメモリセルアレイ外部において一括処理を行っても問題はない。
【００１０】
ところが、上記ビット線２１・３１〜２ｍ・３ｍへの入力はｍビットの２進数を表しており、行方向に配列されたｍ個のメモリセル回路１の夫々に格納されているビット記憶と上記各２進数との演算を実行する場合には、アドレス入力によってワード線４ｋを指定することによってｍ個のビット記憶をメモリセルアレイの外部に順次読み出して、外部の演算装置によって入力された２進数との演算を実施しなければならない。したがって、ｍ個のビット記憶で表される語一語づつ逐次的にしか処理できず、時間が掛かるという問題がある。
【００１１】
そこで、この発明の目的は、第１には、入力データと記憶データとの間の数値演算を行う際に複数の記憶データに対して同時並列に演算を実行できるメモリセル回路およびメモリセルアレイを提供することにある。また、第２には、演算結果を同時並列に記憶回路に格納できるメモリセル回路およびメモリセルアレイを提供することにある。また、第３には、高速且つ安定して全加算を実施できるメモリセル回路およびメモリセルアレイを提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、請求項１に係る発明は、スタティックな記憶回路を有する半導体メモリセル回路において、ビット線および上記記憶回路に接続されると共に、演算結果出力端子を有して、上記ビット線から入力された入力データと上記記憶回路に記憶された記憶データとの１ビットの算術演算あるいは論理演算を実行し、桁上がり情報を含む演算結果を上記演算結果出力端子から出力する演算回路を備えたことを特徴としている。
【００１３】
また、請求項２に係る発明は、請求項１に係る発明の半導体メモリセル回路において、上記演算回路は、桁上げ信号入力端子および桁上げ信号出力端子を有すると共に、上記ビット線から入力された入力データと上記記憶回路に記憶された記憶データと上記桁上げ信号入力端子から入力された桁上げ信号とに基づいて１ビットの加算演算を実行し，和信号を生成して上記演算結果出力端子から出力する和信号生成回路と、上記入力データと記憶データと桁上げ信号とに基づいて上位ビットへの桁上げ信号を生成し，上記桁上げ信号出力端子から出力する桁上げ信号生成回路を備えたことを特徴としている。
【００１４】
また、請求項３に係る発明のメモリセルアレイは、請求項１に係る発明の半導体メモリセル回路を格子状に配列すると共に、上記格子の列を成す複数の半導体メモリセル回路を同一のビット線に接続したことを特徴としている。
【００１５】
また、請求項４に係る発明のメモリセルアレイは、請求項２に係る発明の半導体メモリセル回路を格子状に配列すると共に、上記格子の列を成す複数の半導体メモリセル回路を同一のビット線に接続する一方、上記格子の行を成して互いに隣接する半導体メモリセル回路における下位ビット側の半導体メモリセル回路の上記桁上げ信号出力端子と上位ビット側の半導体メモリセル回路の桁上げ信号入力端子とを接続したことを特徴としている。
【００１６】
また、請求項５に係る発明は、請求項３あるいは請求項４に係る発明のメモリセルアレイにおいて、上記格子状に配列された各半導体メモリセル回路における上記演算結果出力端子に接続されて、対応する半導体メモリセル回路における上記演算回路からの演算結果を格納するシフトレジスタを備えたことを特徴としている。
【００１７】
また、請求項６に係る発明は、請求項１に係る発明の半導体メモリセル回路において、上記記憶回路は書込データ入力端子を有して、この書込データ入力端子から入力される書込データによって記憶データを書き換えることが可能であることを特徴としている。
【００１８】
また、請求項７に係る発明は、請求項２に係る発明の半導体メモリセル回路において、上記演算回路は書込データ入力端子を有して、この書込データ入力端子から入力される書込データによって記憶データを書き換えることが可能であることを特徴としている。
【００１９】
また、請求項８に係る発明は、請求項７に係る発明の半導体メモリセル回路において、上記演算回路は上記記憶回路からの信号によってオン/オフ制御されるトランジスタを有すると共に,このトランジスタを含む総ての回路素子は対称に且つ相補的に動作するように配置されており、上記記憶回路に記憶された記憶データを用いて上記演算回路によって１ビットの加算演算を実行するに際しては、上記記憶回路から演算回路に入力される信号は上記トランジスタのゲートのみに入力され、上記演算回路は相補的に動作して演算を実行することを特徴としている。
【００２０】
また、請求項９に係る発明は、請求項６に係る発明の半導体メモリセル回路を格子状に配列し、上記格子の列を成す複数の半導体メモリセル回路を同一のビット線に接続すると共に、上記格子の列を成して互いに隣接する半導体メモリセル回路における一方の半導体メモリセル回路の上記演算結果出力端子と他方の半導体メモリセル回路の上記書込データ入力端子を接続したことを特徴としている。
【００２１】
また、請求項１０に係る発明は、請求項７又は請求項８に係る発明の半導体メモリセル回路を格子状に配列し、上記格子の列を成す複数の半導体メモリセル回路を同一のビット線に接続すると共に、上記格子の列を成して互いに隣接する半導体メモリセル回路における一方の半導体メモリセル回路の上記演算結果出力端子と他方の半導体メモリセル回路の上記書込データ入力端子とを接続する一方、上記格子の行を成して互いに隣接する半導体メモリセル回路における下位ビット側の半導体メモリセル回路の上記桁上げ信号出力端子と上位ビット側の半導体メモリセル回路の上記桁上げ信号入力端子とを接続したことを特徴としている。
【００２２】
【作用】
請求項１に係る発明では、ビット線から入力データが入力されると、演算回路によって、上記入力データと記憶回路に記憶された記憶データとの１ビットの算術演算あるいは論理演算が実行されて、桁上がり情報を含む演算結果が演算結果出力端子から出力される。
【００２３】
また、請求項２に係る発明では、ビット線から入力データが入力されると、演算回路を構成する和信号生成回路によって、上記入力データと記憶回路に記憶された記憶データと桁上げ信号入力端子から入力された桁上げ信号とに基づいて、１ビットの加算演算が実行されて和信号が生成され、この生成された和信号が演算結果出力端子から出力される。一方、上記演算回路を構成する桁上げ信号生成回路によって、上記入力データと記憶データと桁上げ信号とに基づいて、上位ビットへの桁上げ信号が生成されて桁上げ信号出力端子から出力される。
【００２４】
こうして、上記入力データと記憶データとの全加算が実行される。
【００２５】
また、請求項３に係る発明では、格子状に配列された半導体メモリセル回路のうち上記格子の列を成す複数の半導体メモリセル回路に共通に接続された各ビット線に入力データが入力される。そうすると、夫々のビット線に接続された複数の半導体メモリセル回路によって、対応するビット線から入力された一つの入力データと夫々の半導体メモリセル回路に記憶された複数の記憶データとの演算が同時並列に実行される。
【００２６】
また、請求項４に係る発明では、請求項３に係る発明と同様にして一つの入力データと複数の記憶データとの演算が同時並列に実行されるに際して、各半導体メモリセル回路の桁上げ信号生成回路によって、下位ビット側に位置する半導体メモリセル回路からの桁上げ信号に基づいて上位ビットへの桁上げ信号が生成される。そして、この生成された桁上げ信号は桁上げ信号出力端子から上位ビット側に位置する半導体メモリセル回路に出力される。
【００２７】
こうして、一つの入力データと複数の記憶データとの全加算が同時並列に実行される。
【００２８】
また、請求項５に係る発明では、請求項３あるいは請求項４に係る発明と同様にして一つの入力データと複数の記憶データとの演算が同時並列に実行されるに際して、各半導体メモリセル回路の演算回路によって生成された和信号は、演算結果出力端子からシフトレジスタに送出されて格納される。
【００２９】
こうして、各半導体メモリセル回路によって得られた演算結果がその都度外部に送出されることなく、上記ビット線に入力された次の入力データに対する演算が引き続いて実行される。
【００３０】
また、請求項６および請求項７に係る発明では、演算回路による１ビットの演算の対象となる記憶データは、予め書込データ入力端子から記憶回路に書込データを入力して記憶データを書き換えることによって上記記憶回路に記憶される。
【００３１】
また、請求項８に係る発明では、演算回路によって入力データと記憶回路に記憶された記憶データとの１ビットの加算演算が実行されるに際して、上記記憶回路から演算回路に取り込まれる信号は上記演算回路を構成するトランジスタのゲートのみに入力される。したがって、上記加算演算を実行する際に上記記憶回路の端子が駆動すべき容量は小さい。そのために、上記記憶回路の端子電位の変動が小さくなって外部からのノイズが上記記憶回路に侵入することがない。
【００３２】
さらに、上記演算回路は加算演算を実行する際には相補的に動作して、上記加算演算が高速に実行される。
【００３３】
また、請求項９および請求項１０に係る発明では、請求項３あるいは請求項４に係る発明と同様にして一つの入力データと複数の記憶データとの演算が同時並列に実行され、各半導体メモリセル回路の演算回路によって演算結果出力端子から演算結果が出力される。そうすると、この演算結果出力端子からの演算結果は当該半導体メモリセル回路の次段に位置する半導体メモリセル回路の書込データ入力端子に送出されて、上記次段の半導体メモリセル回路の記憶回路に記憶される。
【００３４】
こうして、各半導体メモリセル回路によって得られた演算結果がその都度外部に送出されることなく、上記ビット線に入力された次の入力データに対する演算が引き続いて実行される。
【００３５】
その際に、上記格子状に配列された半導体メモリセル回路が請求項８に係る発明の半導体メモリセル回路である場合には、各半導体メモリセル回路の演算回路は、記憶回路からの信号をこの演算回路を構成するトランジスタのゲートのみに入力して相補的に動作する。したがって、加算演算が高速且つ安定して同時並列に実行される。
【００３６】
【実施例】
以下、この発明を図示の実施例により詳細に説明する。
＜第１実施例＞
本実施例は、入力データと記憶データとの間の数値演算を行う際に複数の記憶データに対して同時並列的に演算を実行できるメモリセル回路およびメモリセルアレイを提供するという第１の目的を達成するための実施例である。
【００３７】
図１は本実施例のメモリセル回路を示す図である。ビット記憶部２６およびトランジスタ２７,２８,２９,３０は、図１０に示す従来のメモリセル回路１中のビット記憶部６およびトランジスタ７,８,９,１０で構成される回路と同じ回路を形成している。そして、本実施例のメモリセル回路２１においては、上記回路構成に、新たに、ビット記憶部２６の端子４１にゲートが接続されたトランジスタ３１と、端子４２にゲートが接続されたトランジスタ３２と、入力側キャリー線２５にゲートが共通接続されたトランジスタ３４,３５と、トランジスタ３１とトランジスタ３２とのドレインに共通にゲートが接続されたトランジスタ３３と、トランジスタ２９とトランジスタ３０とのドレインに共通にゲートが接続されたトランジスタ３６を追加した構成を有している。尚、トランジスタ３３,３６のドレインは出力側キャリー線３７に共通接続され、トランジスタ３４,３５のドレインは和信号線３８に共通接続されている。
【００３８】
上記ビット記憶部２６にはデータが記憶されて保持されており、上記端子４１の電位が高電位の状態を“ビット記憶Ｈ”と表す一方、端子４２の電位が高電位である状態を“ビット記憶Ｌ”と表すことにする。また、ビット線２２の電位が高電位であってビット線２３の電位が低電位である状態を“ビット入力Ｈ”と呼び、逆にビット線２２の電位が低電位であってビット線２３の電位が高電位である状態を“ビット入力Ｌ”と呼ぶことにする。
【００３９】
ここで、図１０に示す上記従来のメモリセル回路１においては、本実施例における端子４０に相当する端子の電位によって、上記ビット記憶とビット入力との一致／不一致のみを判定している。これに対して、本実施例においては、上記トランジスタ３１，３２を設けることによって、端子４０と論理的に相対関係にある端子３９を形成する。そして、この２つの端子３９，４０の電位に基づいて、ビット記憶とビット入力と入力側キャリー線２５からの桁上がり信号Ｃｉを加算した結果の１ビットの和信号Ｓと桁上げ信号Ｃｏとを生成することができるのである。尚、生成された和信号Ｓは和信号線３８から出力され、桁上げ信号Ｃｏは出力側キャリー線３７から出力される。
【００４０】
上記ビット記憶とビット入力との加算は次のように実施される。
【００４１】
今、上記ビット記憶の内容は“Ｈ”であり、上記ビット入力の内容は“Ｈ”であるとする。そうすると、トランジスタ２９のゲートは低電位となりトランジスタ３０のゲートは高電位となるので、トランジスタ３０が導通して端子４０の電位が低電位となる。同様に、トランジスタ３１のゲートは高電位となりトランジスタ３２のゲートは低電位となるので、トランジスタ３１が導通して端子３９の電位が高電位となる。
【００４２】
ここで、下位ビットから桁上がりがある場合には、上記入力側キャリー線２５は高電位となってトランジスタ３４が導通する。一方、ビット線２２に接続されたトランジスタ３３のゲートは高電位であるからトランジスタ３３は導通する。したがって、和信号線３８からは高電位の和信号Ｓが出力される。一方、出力側キャリー線３７の電位は高電位となり、上位ビットに桁上げ信号Ｃoが出力されるのである。これに対して、下位ビットから桁上がりが無い場合には、上記入力側キャリー線２５は低電位となってトランジスタ３５が導通する。一方、ビット線２２に接続されたトランジスタ３３のゲートは高電位であるからトランジスタ３３は導通する。したがって、和信号線３８からは低電位の和信号Ｓが出力される。一方、出力側キャリー線３７の電位は高電位となり、上位ビットに桁上げ信号Ｃoが出力されるのである。
【００４３】
以下、上記ビット記憶とビット入力とが他の内容である場合にも同様に動作して、入力側キャリー線２５の電位（すなわち、下位ビットからの桁上げ信号Ｃｉ）に応じて和信号線３８および出力側キャリー線３７の電位が設定され、和信号Ｓと上位ビットへの桁上げ信号Ｃｏが出力されるのである。その際に、トランジスタ２９〜３２で実行される演算は、ビット入力とビット記憶との排他的論理和およびその否定の演算である。
【００４４】
上述のように、本実施例においては、上記ビット記憶部２６およびトランジスタ２７，２８で記憶データを記憶する記憶回路を構成し、トランジスタ２９〜３２でビット入力とビット記憶との排他的論理和およびその否定を演算する演算部を構成し、トランジスタ３３，３６で桁上げ信号Ｃｏを生成する桁上げ信号生成部を構成し、トランジスタ３４，３５で和信号Ｓを生成する和信号生成部を構成する。そして、上記記憶回路に記憶されたビット記憶とビット線対２２，２３からのビット入力とに基づく上記演算部での演算結果を用いて、桁上げ信号生成部によって入力側キャリー線２５からの桁上げ信号Ｃｉに基づいて上位ビットへの桁上げ信号Ｃｏを生成する。一方、上記和信号生成部によって上記演算結果と桁上げ信号Ｃｉに基づいて和信号Ｓを生成する。
【００４５】
すなわち、本実施例の場合には、上記演算部と桁上げ信号生成部によって上記桁上げ信号生成回路を構成し、上記演算部と和信号生成部によって上記和信号生成回路を構成するのである。
【００４６】
したがって、本実施例によれば、１ビットの全加算機能を有するメモリセル回路を提供できる。
【００４７】
さらに、当該メモリセル回路２１を格子状に配列すれば、一つの入力データと複数の記憶データとの全加算を同時並列的に実行できるのである。
【００４８】
図２は、図１に示すようなメモリセル回路２１をｎ×ｍ個格子状に配置したメモリセルアレイの構造を示す。尚、個々のメモリセル回路２１をＣ１１〜Ｃｎｍで表している。
【００４９】
上記構成のメモリセルアレイにおいては、共通のビット線対２２，２３に接続されたｎ個のメモリセル回路２１の夫々は１ビットの加算機能を有している。また、同一行を成して互いに隣接するメモリセル回路２１同士の出力側キャリー線３７と入力側キャリー線２５とが接続されているので、下位ビットのメモリセル回路２１で生成された桁上げ信号Ｃｏは上位ビットのメモリセル回路２１へ入力される。
【００５０】
したがって、総てのワード線２４１〜２４ｎを接地してビット線２２１・２３１〜２２ｍ・２３ｍに入力データを入力することによって、一つの入力データとｎ組のメモリセル回路２１の列に記憶されたｎ個の記憶データとの全加算を同時並列的に実行できるのである。
【００５１】
＜第２実施例＞
本実施例は、演算結果を同時並列的に記憶回路に格納できるメモリセル回路およびメモリセルアレイを提供するという第２の目的を達成するための実施例である。
【００５２】
図２は、本実施例のメモリセルアレイを示す図である。メモリセル回路Ｃ１１〜Ｃｎｍ、ビット線２２１・２３１〜２２ｍ・２３ｍ、ワード線２４１〜２４ｎ、入力側キャリー線２５１〜２５ｎ、出力側キャリー線３７１〜３７ｎは、第１実施例で述べたように動作してビット線２２１・２３１〜２２ｍ・２３ｍに入力された一つの入力データとｎ組のメモリセル回路列に記憶されたｎ個の記憶データとの全加算を同時並列的に実行する。
【００５３】
本実施例のメモリセルアレイにおける各メモリセル回路２１からの和信号線３８にはシフトレジスタ４３が接続されており、各メモリセル回路２１において得られた加算結果はシフトレジスタ４３に転送されて格納される。したがって、従来のように各メモリセル回路２１は加算処理を実施する毎に演算結果をメモリセルアレイ外の処理部に転送する必要がなく、次の入力データに対する加算処理を引き続いて実行できる。
【００５４】
尚、本実施例においては、上記シフトレジスタ４３の制御系についてはこの発明の本質とは関係ないので省略している。
【００５５】
＜第３実施例＞
本実施例は、第２実施例の変形例であり、入力データと記憶データとの間の演算結果を他のメモリセル回路に記憶させるものである。
【００５６】
図３は本実施例のメモリセル回路を示す図である。ビット記憶部５６およびトランジスタ５７，５８は、図１に示すメモリセル回路２１中のビット記憶部２６およびトランジスタ２７，２８で構成される記憶回路と同じ記憶回路を形成している。本実施例のメモリセル回路５１では、ビット記憶部５６に書き込むビット記憶（書込データ）は、ビット記憶書込線対７２，７３からビット記憶書込制御線７４にゲートが接続されたトランジスタ７０，７１を介してビット記憶部５６に入力される。
【００５７】
一方、当該メモリセル回路５１から外部への和信号の出力は、和信号線対６８，６９を介して出力される。そして、この和信号線対６８，６９から出力する和信号Ｓおよびその否定Ｓ＃を生成するために、入力側キャリー線５５にゲートが共通接続されたトランジスタ５９，６０、このトランジスタ５９，６０のドレインにゲートが共通接続されたトランジスタ６３〜６６を有している。尚、トランジスタ６４，６５のドレインは和信号線６８に共通接続される一方、各トランジスタ６３，６６のドレインは和信号線６９に共通接続されている。
【００５８】
また、上記トランジスタ５９，６０のドレインには桁上げ信号生成用のトランジスタ６１，６２のゲートが接続され、このトランジスタ６１，６２のドレインは出力側キャリー線６７に共通接続されている。
【００５９】
本実施例のメモリセル回路５１による全加算（例えば、ビット記憶“Ｈ”とビット入力“Ｈ”との全加算）は次のように実施される。
【００６０】
上記ビット記憶部５６にビット記憶“Ｈ”を書き込むに際しては、ビット記憶書込線７２の電位を高電位とする一方ビット記憶書込線７３の電位を低電位として、ビット記憶書込制御線７４に書き込み制御信号を印加する。
【００６１】
次に、上記ビット線５２の電位が高電位となる一方、ビット線５３の電位が低電位となってビット入力“Ｈ”が入力される。ここで、下位ビットからの桁上がりがある場合には、入力側キャリー線５５は高電位となってトランジスタ６０が導通し、端子７７の電位は低電位となる。したがって、トランジスタ６１が導通して出力側キャリー線６７の電位は高電位となり、上位ビットに高電位の桁上げ信号Ｃｏが出力される。一方、トランジスタ６５，６６が導通して和信号線６８からは高電位の和信号Ｓが出力され、和信号線６９からは低電位の和信号Ｓ＃が出力される。
【００６２】
これに対して、上記下位ビットから桁上がりが無い場合には、入力側キャリー線５５は低電位となってトランジスタ５９が導通し、端子７７の電位は高電位となる。したがって、トランジスタ６２が導通して出力側キャリー線６７の電位は高電位となり、上位ビットに高電位の桁上げ信号Ｃｏが出力される。一方、トランジスタ６３，６４が導通して和信号線６８から低電位の和信号Ｓが出力され、和信号線６９からは高電位の和信号Ｓ＃が出力される。
【００６３】
以下、上記ビット記憶の内容とビット入力の内容とが他の内容である場合にも同様に動作して、入力側キャリー線５５の電位（即ち、下位ビットからの桁上げ信号Ｃｉ）に応じて和信号線６８，６９および出力側キャリー線６７の電位が設定され、和信号Ｓ，Ｓ＃と上位ビットへの桁上げ信号Ｃｏが出力されるのである。
【００６４】
上述のように、本実施例においては、上記ビット記憶部５６およびトランジスタ５７，５８，７０，７１で上記記憶回路を構成し、トランジスタ５９〜６２で上記桁上げ信号生成回路を構成し、トランジスタ５９，６０，６３〜６６で上記和信号生成回路を構成する。そして、上記記憶回路に記憶されたビット記憶とビット線対５２，５３からのビット入力と入力側キャリー線５５からの桁上げ信号Ｃｉに基づいて、桁上げ信号生成回路によって上位ビットへの桁上げ信号Ｃｏを生成する。一方、上記和信号生成回路によって和信号Ｓ，Ｓ＃を生成する。
【００６５】
すなわち、本実施例のメモリセル回路によれば、１ビットの全加算機能を有すると共に、その演算結果をビット記憶部５６に記憶可能な和信号Ｓとその否定Ｓ＃の状態で出力できるのである。したがって、次の実施例において説明するように、当該メモリセル回路５１を格子状に配列すれば、複数ビットの全加算を同時並列的に実行でき、且つその演算結果を次段のメモリセル回路５１に記憶できるのである。
【００６６】
＜第４実施例＞
本実施例は、第３実施例におけるメモリセル回路を用いたｍビットの全加算を同時並列的に実行できるメモリセルアレイに関する実施例である。
【００６７】
図４は、図３に示すようなメモリセル回路５１をｎ×ｍ個格子状に配置したメモリセルアレイの構造を示す。尚、個々のメモリセル回路５１をＣ１１〜Ｃｎｍで表している。
【００６８】
上記構成のメモリセルアレイにおいて、共通ビット線対５２，５３に接続されたｎ個のメモリセル回路５１の夫々は１ビットの加算機能を有している。また、同一行を成して互いに隣接するメモリセル回路５１同士の入力側キャリー線５５と出力側キャリー線６７とが接続されているので、下位ビットのメモリセル回路５１で生成された桁上げ信号Ｃｏは上位ビットのメモリセル回路５１へ入力される。したがって、本実施例によれば一つの入力データに対して複数の記憶データとの全加算を同時並列的に実行できる。
【００６９】
その際に、共通ビット線対５２，５３に接続されて隣接するメモリセル回路５１同士における加算結果の出力端子対である和信号線対６８，６９と加算の対象となるビット記憶の入力端子対であるビット記憶書込線対７２，７３とが互いに接続されているので、夫々のメモリセル回路５１における加算結果は隣接するメモリセル回路５１のビット記憶部５６に順次送出されて記憶されるのである。
【００７０】
例えば、上記メモリセル回路Ｃ１１〜Ｃ１ｍのビット記憶部５６にはビット記憶が与えられており、メモリセル回路Ｃ２１〜Ｃ２ｍのビット記憶部５６にはビット記憶が与えられておらず未使用セルであるとする。そうすると、ビット線対５２１，５３１〜５２ｍ，５３ｍから入力されたビット入力とメモリセル回路Ｃ１１〜Ｃ１ｍのビット記憶部５６に記憶されたビット記憶との加算処理がメモリセル回路Ｃ１１〜Ｃ１ｍにおいて実行され、演算結果がメモリセル回路Ｃ２１〜Ｃ２ｍのビット記憶部５６に転送されて記憶されるのである。こうすることによって、メモリセル回路Ｃ１１〜Ｃ１ｍに対するビット入力を滞りなく入力することができ、メモリセルアレイの外部に加算結果を転送することなく次のビット入力に対する加算処理を実行できるのである。
【００７１】
また、上述のように、上記メモリセル回路Ｃ１１〜Ｃ１ｍにおいて実行された演算結果がメモリセル回路Ｃ２１〜Ｃ２ｍのビット記憶部５６に転送されて記憶されることによって、以後、このメモリセル回路Ｃ２１〜Ｃ２ｍに記憶されたメモリセル回路Ｃ１１〜Ｃ１ｍによる演算結果を用いて、引き続いてメモリセル回路Ｃ２１〜Ｃ２ｍによって次のビット入力との加算処理を実施することも可能となる。こうして、上記ビット線対５２１・５３１〜５２ｍ・５３ｍからの入力データと記憶データとの演算結果を用いて更に次の入力データとの演算を実施できるのである。
【００７２】
上記各実施例においては、１ビットの全加算機能を有するメモリセル回路を例に説明している。しかしながら、この発明はこれに限定されるものではなく、他の１ビットの算術演算回路あるいは１ビットの論理演算回路を有するメモリセル回路であっても何ら差し支えない。
【００７３】
＜第５実施例＞
本実施例は、高速且つ安定して全加算を実施できるメモリセル回路およびメモリセルアレイを提供するという第３の目的を達成するための実施例である。
【００７４】
図３に示す全加算器の機能を有するメモリセル回路５１においては、メモリセル回路５１のビット記憶部５６からトランジスタ６１を通して出力側キャリー線６７に電流が流れるような回路構成になっており、条件によってはビット記憶部５６からトランジスタ６１を通して桁上げ信号Ｃｏが出力される。そして、最悪の場合には、ビット記憶部５６からトランジスタ６１を通して出力側キャリー線６７に桁上げ信号Ｃｏが出力されている最中に、ビット記憶部５６における端子７５の電位が過渡的に中間電位となり、その際にビット記憶データ５６の端子７５にノイズが侵入してビット記憶部５６に記憶されているビット記憶の内容が破壊される恐れがある。
【００７５】
また、図３に示すメモリセル回路５１においては、トランジスタ６１，６２に対応する素子がビット線５３側には存在せず、メモリセル回路５１の容量が図中において左右非対称である。その結果、ビット記憶部５６の端子７５の電位が過渡的に大きく変動したり、出力側キャリー線６７から桁上げ信号Ｃｏが出力されるに要する時間が大きくばらつくことになり、加算動作の高速化に不利である。
【００７６】
すなわち、図３に示すメモリセル回路５１では、安定動作や高速動作が得られないのである。
【００７７】
図５は、上述のような図３に示すメモリセル回路５１の欠点を克服した、安定動作や高速動作が可能なメモリセル回路の一例示す図である。
【００７８】
本実施例におけるメモリセル回路８１の上記記憶回路はビット記憶部８５およびトランジスタ８６，８７で構成され、図３に示すメモリセル回路５１中の記憶回路と同様に、通常のＣＭＯＳ・ＳＲＡＭ（相補型金属酸化膜半導体スタテック・ランダム・アクセスメモリ）セルで構成されている。
【００７９】
次に、上記演算回路の構成について、実際の加算動作について説明しつつ説明する。
【００８０】
上記ビット記憶は、ビット記憶書込線対８８，８９の電位を高電位／低電位あるいは低電位／高電位にすることによって入力される。こうして、ビット記憶部８５の端子９０には１ビットの被加算値“Ａ”が保持される一方、端子９１には１ビットの被加算値“Ａ”の否定“Ａ＃”が保持される。
【００８１】
一方、第３実施例において説明したようにビット線対８２，８３の電位を高電位／低電位あるいは低電位／高電位に設定することによって、ビット線８２からは１ビットの加算値“Ｂ”が入力される一方、ビット線８３からは１ビットの加算値“Ｂ”の否定“Ｂ＃”が入力される。そうすると、端子９４には、トランジスタ９２，９３の動作によって“Ａ＃・Ｂ＋Ａ・Ｂ＃”、すなわち被加算値Ａと加算値Ｂとの排他的論理和が生成される。同様に、端子９７には、トランジスタ９５，９６の動作によって“Ａ・Ｂ＋Ａ＃・Ｂ＃”、すなわち被加算値Ａと加算値Ｂとの排他的論理和の否定が生成される。
【００８２】
その際に、上記ビット記憶部８５に記憶された被加算値Ａ，Ａ＃を表す信号はトランジスタ９３，９５あるいは９２，９６のゲートのみに入力される。したがって、端子９０，９１の電位変動が小さくなり、外部からのノイズの侵入によってビット記憶の内応が破壊されずに安定して動作できる。
【００８３】
また、上記トランジスタ９２，９３，９５，９６はＮＭＯＳを使用しているために、端子９４及び端子９７の電位が低電位となる場合には接地レベルと同レベルになる。ところが、端子９４および端子９７の電位が高電位となる場合には、トランジスタの閾値電圧によって電圧降下が生じる。そして、この電圧降下した電位の信号が次段のトランジスタ１００〜１０７のゲートに入力すると、電源電圧によっては誤動作する恐れがある。そこで、本実施例においては、プルアップ用のＰＭＯＳトランジスタ９８，９９によって、端子９４，９７の電位を完全に電源電圧にまで引き上げるのである。
【００８４】
上述のようにして上記トランジスタ９２，９３によって得られた“被加算値Ａと加算値Ｂとの排他的論理和”をトランジスタ１００，１０１のゲートに入力する一方、トランジスタ９５，９６によって得られた“被加算値Ａと加算値Ｂとの排他的論理和の否定”をトランジスタ１０４，１０５のゲートに入力することによって、入力側キャリー線対１０８，１０９から入力される下位ビットからの桁上げ信号Ｃｉおよびその否定Ｃｉ＃に基づいて、上位ビットへの桁上げ信号Ｃｏおよびその否定Ｃｏ＃が生成される。こうして生成された上位ビットへの桁上げ信号Ｃｏ，Ｃｏ＃は、制御信号ＣＲおよびその否定ＣＲ＃によって制御されるクロックドインバータ１１２，１１３をバッファとして、出力側キャリー線対１１０，１１１から上位ビットへ出力される。
【００８５】
ここでも、上記クロックドインバータ１１２，１１３に入力される桁上げ信号Ｃｏ，Ｃｏ＃のうちの高電位側の信号のレベルが電源電圧よりも低いレベルになると、クロックドインバータ１１２，１１３を形成するＰＭＯＳトランジスタ，ＮＭＯＳトランジスタの何れもオンとなるために貫通電流が流れてしまう。これを防ぐために、クロックドインバータ１１２，１１３の直前にプルアップ用のＰＭＯＳトランジスタ１１４，１１５を設けて、各トランジスタの閾値電圧によって降下した高電位側の桁上げ信号のレベルを完全に電源電圧にまで引き上げるのである。
【００８６】
上記端子９４にゲートが共通接続されているトランジスタ１０２，１０３と、端子９７にゲートが共通接続されてトランジスタ１０６，１０７と、インバータ１１９，１２０によって、和信号Ｓおよびその否定Ｓ＃が生成される。生成された和信号Ｓ，Ｓ＃の次段のメモリセル回路８１におけるビット記憶部８５への書き込みは、ビット記憶書込線１１６からの制御信号ＳＲによってトランジスタ１１７，１１８のオン／オフを制御することによって実施される。
尚、この場合にも、上記インバータ１１９，１２０の直前にプルアップ用のＰＭＯＳトランジスタ１２１，１２２を設けて、各トランジスタの閾値電圧によって降下した高電位側の和信号のレベルを完全に電源電圧にまで引き上げる。
【００８７】
図６に、上記メモリセル回路８１を駆動するための制御信号，入力データ及び内部データにおける４クロック分のタイミングチャートを示す。但し、図６（ａ）はワード線８４への制御信号ＷＬ、図６（ｂ）はビット線対８２，８３への入力データＢＬ，ＢＬ＃、図６（ｃ）は端子９４，９７に生成される“被加算値Ａと加算値Ｂとの排他的論理和”および“被加算値Ａと加算値Ｂとの排他的論理和の否定”、図６（ｄ）はクロックドインバータ対１１２，１１３の制御信号ＣＲ，ＣＲ＃、図６（ｅ）はビット記憶書込制御線１１６への制御信号ＳＲ、図６（ｆ）はビット記憶部８５の記憶データＡ，Ａ＃である。
【００８８】
上述したように、本実施例におけるメモリセル回路８１は、左右対称に構成されて総ての動作が相補的に実施されるようになっている。したがって、最も速い動作パターンと最も遅い動作パターンとの時間差が小さくなり、結果的に高速化されるのである。また、ビット記憶部８５からの信号はトランジスタ９２，９３，９５，９６のゲートのみに入力されるようになっている。したがって、上記信号によってトランジスタ９２，９３，９５，９６が駆動される際に、ビット記憶部８５の端子９０，９１が駆動すべき容量は小さくなる。そのために、端子９０，９１の電位変動が小さくなって、外部からビット記憶部８５にノイズが侵入するのを防止して安定して動作できる。
【００８９】
さらに、“被加算値Ａと加算値Ｂとの排他的論理和”および“被加算値Ａと加算値Ｂとの排他的論理和の否定”の生成回路、上位ビットへの桁上げ信号Ｃｏ，Ｃｏ＃の生成回路、および、和信号Ｓ，Ｓ＃の生成回路の後に、プルアップ用のＰＭＯＳトランジスタを設けている。したがって、最終段のインバータ１１２，１１３，１１９，１２０に入力される各信号における高電位側のレベルを完全に電源電圧にまで引き上げることができ、貫通電流をなくすことができる。その結果、インバータ１１２，１１３，１１９，１２０のバッファ作用によって、本実施例におけるメモリセル回路８１は更に安定して動作できるのである。
【００９０】
本実施例においては、生成された和信号Ｓ，Ｓ＃を次段のメモリセル回路８１におけるビット記憶部８５へ書き込む際には、制御信号ＳＲによってオン／オフ制御されるトランジスタ１１７，１１８によって実施している。しかしながら、この発明はこれに限定されるものではなく、図７に示すように、上位ビットへの桁上げ信号Ｃｏ，Ｃｏ＃の場合と同様に、ビット記憶書込制御線１２４からの制御信号ＳＲおよびその否定ＳＲ＃によって制御される一対のクロックドインバータ１２５，１２６をバッファとして実施してもよい。
【００９１】
＜第６実施例＞
本実施例は、第５実施例におけるメモリセル回路を用いたｍビットの算術／論理演算を同時並列的に実行できるメモリセルアレイに関する実施例である。
【００９２】
図８は、図５に示すようなメモリセル回路８１をｍ×ｎ個格子状に配置したメモリセルアレイの構造を示し、個々のメモリセル回路８１をＣ１１〜Ｃｍｎで表している。尚、図中、１２７は個々のメモリセル回路８１におけるクロックドインバータ１１２，１１３およびプルアップトランジスタ１１４，１１５から成る桁上げ信号出力部であり、制御信号ＣＲ，ＣＲ＃によって制御される。そして、この桁上げ信号出力部１２７からの出力側キャリー線対１１０，１１１（図５参照）は、上位ビットのメモリセル回路８１における入力側キャリー線対１０８，１０９（図５参照）に接続されている。また、１２８は個々のメモリセル回路８１におけるトランジスタ１１７，１１８から成る和信号出力部であり、制御信号ＳＲによって制御される。そして、この和信号出力部１２８からの和信号線対は、次段のメモリセル回路８１におけるビット記憶書込線対８８，８９（図５参照）に接続されている。
【００９３】
図９は、上記メモリセルアレイを駆動するための制御信号，入力データおよび内部データのタイミングチャートを示す。但し、図９（ａ）〜図９（ｅ）は、ビット線対８２１，８３１に接続された１列目の各メモリセル回路Ｃ１１〜Ｃ１ｎに係るビット線８２１の入力データ，各桁上げ信号出力部１２７の制御信号，和信号出力部１２８の制御信号およびビット記憶部の記憶データを示す。また、図９（ｆ）〜図９（ｉ）は、ビット線対８２２，８３２に接続された２列目の各メモリセル回路Ｃ２１〜Ｃ２ｎに係るビット線８２２の入力データ，各桁上げ信号出力部１２７の制御信号およびビット記憶部の記憶データを示す。また、図９（ｊ），図９（ｋ）は、ビット線対８２３，８３３に接続された３列目の各メモリセル回路Ｃ３１〜Ｃ３ｎに係るビット線８２３の入力データおよび各桁上げ信号出力部１２７の制御信号を示す。
【００９４】
上記構成のメモリセルアレイは、図９に示すようなタイミングチャートに従って動作して、１列目から順にビットシリアルに列毎に一括して全加算を実施するのである。その際に、メモリセル回路Ｃｉｊ（ｉ＝１〜ｍ，ｊ＝１〜ｎ）によって生成された桁上げ信号Ｃｏｉｊ，Ｃｏｉｊ＃は、桁上げ信号出力部１２７への制御信号ＣＲｊ，ＣＲｊ＃によって、上位ビット側のメモリセル回路Ｃｉ＋１ｊに出力される。一方、メモリセル回路Ｃｉｊによって生成された和信号Ｓｉｊ，Ｓｉｊ＃は、和信号出力部１２８への制御信号ＳＲｊによって、次段のメモリセル回路Ｃｉｊ＋１に出力される。但し、図９においてはＳＲｊは共通としている。その結果、ビット線８２１〜８２ｍにｍビットの入力データＢＬ１〜ＢＬｍを入力することによって、ｎ個のｍビットの全加算を同時並列的に実施できるのである。
【００９５】
その際に、上記個々のメモリセル回路８１は、図中において左右対称に構成されて総ての動作が相補的に実施されるようになっており、ビット記憶部８５からの信号はトランジスタ９２，９３，９５，９６のゲートのみに入力されるようになっている。したがって、上記同時並列的に実施されるｎ個のｍビットの全加算は高速に且つ安定して行われる。
尚、本実施例において格子状に配列されるメモリセル回路Ｃ１１〜Ｃｎｍは、図７に示すメモリセル回路１２３であってもよい。
【００９６】
【発明の効果】
以上より明らかなように、請求項１に係る発明の半導体メモリセル回路は、演算回路によって、ビット線から入力された入力データと記憶回路に記憶された記憶データとの１ビットの算術演算あるいは論理演算を実行し、桁上がり情報を含む演算結果を上記演算結果出力端子から出力するので、１ビットの演算機能を有する半導体メモリセル回路を提供できる。
【００９７】
また、請求項２に係る発明の半導体メモリセル回路における上記演算回路は、和信号生成回路および桁上げ信号生成回路を有して、入力データと記憶データと桁上げ信号とに基づいて１ビットの加算演算を実行して和信号および上位ビットへの桁上げ信号を生成し、演算結果出力端子および桁上げ信号出力端子から出力するので、１ビットの全加算機能を有する半導体メモリセル回路を提供できる。
【００９８】
また、請求項３に係る発明のメモリセルアレイは、請求項１に係る発明の半導体メモリセル回路を格子状に配列して、上記格子の列を成す複数の半導体メモリセル回路を同一のビット線に接続したので、上記同一のビット線に接続された複数の半導体メモリセル回路は、上記ビット線から入力される一つの入力データと各半導体メモリセル回路に記憶された複数の記憶データとの演算を同時並列に実行できる。
【００９９】
また、請求項４に係る発明のメモリセルアレイは、請求項２に係る発明の半導体メモリセル回路を格子状に配列し、上記格子の列を成す複数の半導体メモリセル回路を同一のビット線に接続する一方、上記格子の行を成して互いに隣接する半導体メモリセル回路の桁上げ信号出力端子と桁上げ信号入力端子とを接続したので、各半導体メモリセル回路は下位ビットの半導体メモリセル回路からの桁上げ信号を取り込んで１ビットの加算演算を実行し、生成した桁上げ信号を上位ビットの半導体メモリセル回路に送出できる。
したがって、この発明によれば、上記ビット線から入力される一つの入力データと各半導体メモリセル回路に記憶された複数の記憶データとの全加算演算を同時並列に実行できる。
【０１００】
また、請求項５に係る発明のメモリセルアレイは、各半導体メモリセル回路の演算回路からの演算結果をシフトレジスタに格納するので、同時並列に実行した上記入力データと記憶データとの演算結果を同時並列に記憶手段に格納できる。
したがって、各半導体メモリセル回路は、得られた演算結果をその都度外部の処理手段に送出することなく、次の入力データとの演算を続行できる。
【０１０１】
また、請求項６および請求項７に係る発明の半導体メモリセル回路における記憶回路は、書込データを入力するための書込データ入力端子を有しているので、演算の対象となる記憶データは書き換え可能である。
【０１０２】
また、請求項８に係る発明の半導体メモリセル回路における演算回路は、記憶回路からの信号によってオン/オフ制御されるトランジスタを含む総ての回路素子が対称に且つ相補的に動作するように配置され、記憶データを用いて１ビットの加算演算を実行するに際しては上記記憶回路からの信号は上記トランジスタのゲートのみに入力されるので、上記信号は外部に出力されず上記記憶回路の端子電位は中間電位となることがない。したがって、上記記憶回路に外部からノイズが侵入することがなく安定して動作する。
さらに、上記演算回路は、１ビットの加算演算に際しては相補的に動作して演算を実行するので、最も速い動作と最も遅い動作との時間差が少なく、結果的に演算動作が高速になる。
【０１０３】
また、請求項９に係る発明のメモリセルアレイは、請求項６に係る発明の半導体メモリセル回路を格子状に配列して、上記格子の列を成す複数の半導体メモリセル回路を同一のビット線に接続すると共に上記演算結果出力端子と書込データ入力端子とを接続したので、上記同一のビット線に接続された複数の半導体メモリセル回路は、入力データと複数の記憶データとの演算を同時並列に実行して、得られた演算結果を次段の半導体メモリセル回路の記憶回路に記憶できる。
したがって、各半導体メモリセル回路は、得られた演算結果をその都度外部の処理手段に送出することなく、次の入力データとの演算を続行できる。
【０１０４】
また、請求項１０に係る発明のメモリセルアレイは、請求項７あるいは請求項８に係る発明の半導体メモリセル回路を格子状に配列して、上記格子の列を成す複数の半導体メモリセル回路を同一のビット線に接続すると共に上記演算結果出力端子と書込データ入力端子とを接続する一方、上記格子の行を成す半導体メモリセル回路の桁上げ信号出力端子と桁上げ信号入力端子とを接続したので、各半導体メモリセル回路は、入力データと記憶データとの全加算演算を同時並列に実行して、得られた演算結果を次段の半導体メモリセル回路の記憶回路に記憶できる。
したがって、各半導体メモリセル回路は、得られた演算結果をその都度外部の処理手段に送出することなく、次の入力データとの全加算演算を続行できる。
【０１０５】
その際に、上記格子状に配列された半導体メモリセル回路が請求項８に係る発明の半導体メモリセル回路である場合には、各半導体メモリセル回路における記憶回路からの信号は演算回路を構成するトランジスタのゲートのみに入力され、上記演算回路は１ビットの加算演算に際しては相補的に動作して演算を実行するので、メモリセルアレイは高速且つ安定して全加算を実施できるのである。
【図面の簡単な説明】
【図１】この発明の半導体メモリセル回路における一実施例を示す回路図である。
【図２】図１に示すメモリセル回路を用いたメモリセルアレイを示す図である。
【図３】図１とは異なるメモリセル回路の回路図である。
【図４】図３に示すメモリセル回路を用いたメモリセルアレイを示す図である。
【図５】図１，図３とは異なるメモリセル回路の回路図である。
【図６】図５に示すメモリセル回路を駆動するための各種信号のタイミングチャートである。
【図７】図５に示すメモリセル回路の変形例を示す図である。
【図８】図５に示すメモリセル回路を用いたメモリセルアレイを示す図である。
【図９】図８に示すメモリセルアレイを駆動するための各種信号のタイミングチャートである。
【図１０】従来のメモリセル回路の回路図である。
【図１１】図１０に示すメモリセル回路を用いたメモリセルアレイを示す図である。
【符号の説明】
２１，５１，８１，１２３…メモリセル回路、
２２，２３，５２，５３，８２，８３…ビット線、
２４，５４，８４…ワード線、
２５，５５，１０８，１０９…入力側キャリー線、
２６，５６，８５…ビット記憶部、
３７，６７，１１０，１１１…出力側キャリー線、
３８，６８，６９…和信号線、 ４３…シフトレジスタ、
７２，７３，８８，８９…ビット記憶書込線、
７４，１１６，１２４…ビット記憶書込制御線、
１１２，１１３，１２５，１２６…クロックドインバータ、
１２７…桁上げ信号出力部、 １２８…和信号出力部。
【産業上の利用分野】
この発明は、半導体メモリセル回路およびメモリセルアレイの改良に関する。
【０００２】
【従来の技術】
従来、内部番地付けメモリのメモリセル回路として図１０に示すようなものがある。このメモリセル回路１は、ビット線対２，３に与えられた電位とビット記憶部６の保持電位との一致／不一致を判定するメモリセル回路である。
【０００３】
ここで、端子１２の電位が高電位である状態を“ビット記憶Ｈ”と表す一方、端子１３の電位が高電位である状態を“ビット記憶Ｌ”と表すことにする。さらに、ビット線２の電位が高電位であってビット線３の電位が低電位である状態を“ビット入力Ｈ”と呼び、逆にビット線２の電位が低電位であってビット線３の電位が高電位である状態を“ビット入力Ｌ”と呼ぶことにする。
【０００４】
いま、上記ビット記憶の内容と上記ビット入力の内容とが異なる場合には、トランジスタ９，１０のうち高電位となったビット線に接続されている方のトランジスタが導通する。したがって、トランジスタ１１のゲートが高電位となってトランジスタ１１は導通する。一方、ビット記憶の内容とビット入力の内容とが一致する場合には、トランジスタ９，１０のうち低電位となったビット線に接続されている方のトランジスタが導通する。したがって、トランジスタ１１のゲートが低電位となってトランジスタ１１は遮断状態となる。そして、このトランジスタ１１に接続されている一致線５は予め高電位に充電されているので、ビット線対２，３に与えられた電位（ビット入力の内容）とビット記憶部６の保持電位（ビット記憶の内容）とが一致する場合には一致線５は高電位を保持する一方、不一致の場合には一致線５は低電位に引き落とされることになる。
【０００５】
図１１は、図１０に示すようなメモリセル回路１をｎ×ｍ個（ｎ，ｍは共に正の整数）格子状に配置したメモリセルアレイの構造を示す。尚、個々のメモリセル回路１をＣ１１〜Ｃｎｍで表している。つまり、このメモリセルアレイはｍビットから成る語をｎ語記憶できるのである。
【０００６】
上記構成のメモリセルアレイにおいて、ビット線２１・３１，２２・３２，…，２ｍ・３ｍに入力された検索データ（入力データ）に対して一致する語を検索する場合には、次のように動作する。すなわち、ビット線２１・３１〜２ｍ・３ｍに検索データが入力されると、上記格子の行を成すｍ個のメモリセル回路Ｃｋ１〜Ｃｋｍ（ｋ＝１〜ｎ）の夫々において、図１０で説明したようなビット記憶とビット入力との一致／不一致の検査が実施される。そして、ｍ個総てのメモリセル回路１においてビット記憶とビット入力とが一致すると対応する一致線５ｋは高電位を保持して応答出力として出力される。
【０００７】
上記メモリセルアレイにおいては、ビット線対２１，３１に入力されたビット入力はＣ１１からＣｎ１までのｎ個のメモリセル回路１に同時並列的に与えられる。したがって、総てのワード線４１〜４ｎを接地して総てのビット線２１・３１，２２・３２，…，２ｍ・３ｍに検査データを入力することによって、一回の操作で一致線５１〜５ｎから出力されたｎビットの応答出力の内容に基づいて入力された検索データに一致する語を検索することができるのである。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記従来の内容番地付けメモリのメモリセル回路を用いたメモリセルアレイには以下のような問題がある。
【０００９】
すなわち、上述のように、入力された検索データに一致する語を検索する場合には、ビット線２１・３１〜２ｍ・３ｍを通じてｍビットの検索データとｎ個の語との並列比較を実施できるので問題はない。また、一致線５１〜５ｎの夫々からの出力される一致信号Ｓｋは一語に就いて一致あるいは不一致を表す１ビットでよいので、上記ｎビットの応答出力に対してメモリセルアレイ外部において一括処理を行っても問題はない。
【００１０】
ところが、上記ビット線２１・３１〜２ｍ・３ｍへの入力はｍビットの２進数を表しており、行方向に配列されたｍ個のメモリセル回路１の夫々に格納されているビット記憶と上記各２進数との演算を実行する場合には、アドレス入力によってワード線４ｋを指定することによってｍ個のビット記憶をメモリセルアレイの外部に順次読み出して、外部の演算装置によって入力された２進数との演算を実施しなければならない。したがって、ｍ個のビット記憶で表される語一語づつ逐次的にしか処理できず、時間が掛かるという問題がある。
【００１１】
そこで、この発明の目的は、第１には、入力データと記憶データとの間の数値演算を行う際に複数の記憶データに対して同時並列に演算を実行できるメモリセル回路およびメモリセルアレイを提供することにある。また、第２には、演算結果を同時並列に記憶回路に格納できるメモリセル回路およびメモリセルアレイを提供することにある。また、第３には、高速且つ安定して全加算を実施できるメモリセル回路およびメモリセルアレイを提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、請求項１に係る発明は、スタティックな記憶回路を有する半導体メモリセル回路において、ビット線および上記記憶回路に接続されると共に、演算結果出力端子を有して、上記ビット線から入力された入力データと上記記憶回路に記憶された記憶データとの１ビットの算術演算あるいは論理演算を実行し、桁上がり情報を含む演算結果を上記演算結果出力端子から出力する演算回路を備えたことを特徴としている。
【００１３】
また、請求項２に係る発明は、請求項１に係る発明の半導体メモリセル回路において、上記演算回路は、桁上げ信号入力端子および桁上げ信号出力端子を有すると共に、上記ビット線から入力された入力データと上記記憶回路に記憶された記憶データと上記桁上げ信号入力端子から入力された桁上げ信号とに基づいて１ビットの加算演算を実行し，和信号を生成して上記演算結果出力端子から出力する和信号生成回路と、上記入力データと記憶データと桁上げ信号とに基づいて上位ビットへの桁上げ信号を生成し，上記桁上げ信号出力端子から出力する桁上げ信号生成回路を備えたことを特徴としている。
【００１４】
また、請求項３に係る発明のメモリセルアレイは、請求項１に係る発明の半導体メモリセル回路を格子状に配列すると共に、上記格子の列を成す複数の半導体メモリセル回路を同一のビット線に接続したことを特徴としている。
【００１５】
また、請求項４に係る発明のメモリセルアレイは、請求項２に係る発明の半導体メモリセル回路を格子状に配列すると共に、上記格子の列を成す複数の半導体メモリセル回路を同一のビット線に接続する一方、上記格子の行を成して互いに隣接する半導体メモリセル回路における下位ビット側の半導体メモリセル回路の上記桁上げ信号出力端子と上位ビット側の半導体メモリセル回路の桁上げ信号入力端子とを接続したことを特徴としている。
【００１６】
また、請求項５に係る発明は、請求項３あるいは請求項４に係る発明のメモリセルアレイにおいて、上記格子状に配列された各半導体メモリセル回路における上記演算結果出力端子に接続されて、対応する半導体メモリセル回路における上記演算回路からの演算結果を格納するシフトレジスタを備えたことを特徴としている。
【００１７】
また、請求項６に係る発明は、請求項１に係る発明の半導体メモリセル回路において、上記記憶回路は書込データ入力端子を有して、この書込データ入力端子から入力される書込データによって記憶データを書き換えることが可能であることを特徴としている。
【００１８】
また、請求項７に係る発明は、請求項２に係る発明の半導体メモリセル回路において、上記演算回路は書込データ入力端子を有して、この書込データ入力端子から入力される書込データによって記憶データを書き換えることが可能であることを特徴としている。
【００１９】
また、請求項８に係る発明は、請求項７に係る発明の半導体メモリセル回路において、上記演算回路は上記記憶回路からの信号によってオン/オフ制御されるトランジスタを有すると共に,このトランジスタを含む総ての回路素子は対称に且つ相補的に動作するように配置されており、上記記憶回路に記憶された記憶データを用いて上記演算回路によって１ビットの加算演算を実行するに際しては、上記記憶回路から演算回路に入力される信号は上記トランジスタのゲートのみに入力され、上記演算回路は相補的に動作して演算を実行することを特徴としている。
【００２０】
また、請求項９に係る発明は、請求項６に係る発明の半導体メモリセル回路を格子状に配列し、上記格子の列を成す複数の半導体メモリセル回路を同一のビット線に接続すると共に、上記格子の列を成して互いに隣接する半導体メモリセル回路における一方の半導体メモリセル回路の上記演算結果出力端子と他方の半導体メモリセル回路の上記書込データ入力端子を接続したことを特徴としている。
【００２１】
また、請求項１０に係る発明は、請求項７又は請求項８に係る発明の半導体メモリセル回路を格子状に配列し、上記格子の列を成す複数の半導体メモリセル回路を同一のビット線に接続すると共に、上記格子の列を成して互いに隣接する半導体メモリセル回路における一方の半導体メモリセル回路の上記演算結果出力端子と他方の半導体メモリセル回路の上記書込データ入力端子とを接続する一方、上記格子の行を成して互いに隣接する半導体メモリセル回路における下位ビット側の半導体メモリセル回路の上記桁上げ信号出力端子と上位ビット側の半導体メモリセル回路の上記桁上げ信号入力端子とを接続したことを特徴としている。
【００２２】
【作用】
請求項１に係る発明では、ビット線から入力データが入力されると、演算回路によって、上記入力データと記憶回路に記憶された記憶データとの１ビットの算術演算あるいは論理演算が実行されて、桁上がり情報を含む演算結果が演算結果出力端子から出力される。
【００２３】
また、請求項２に係る発明では、ビット線から入力データが入力されると、演算回路を構成する和信号生成回路によって、上記入力データと記憶回路に記憶された記憶データと桁上げ信号入力端子から入力された桁上げ信号とに基づいて、１ビットの加算演算が実行されて和信号が生成され、この生成された和信号が演算結果出力端子から出力される。一方、上記演算回路を構成する桁上げ信号生成回路によって、上記入力データと記憶データと桁上げ信号とに基づいて、上位ビットへの桁上げ信号が生成されて桁上げ信号出力端子から出力される。
【００２４】
こうして、上記入力データと記憶データとの全加算が実行される。
【００２５】
また、請求項３に係る発明では、格子状に配列された半導体メモリセル回路のうち上記格子の列を成す複数の半導体メモリセル回路に共通に接続された各ビット線に入力データが入力される。そうすると、夫々のビット線に接続された複数の半導体メモリセル回路によって、対応するビット線から入力された一つの入力データと夫々の半導体メモリセル回路に記憶された複数の記憶データとの演算が同時並列に実行される。
【００２６】
また、請求項４に係る発明では、請求項３に係る発明と同様にして一つの入力データと複数の記憶データとの演算が同時並列に実行されるに際して、各半導体メモリセル回路の桁上げ信号生成回路によって、下位ビット側に位置する半導体メモリセル回路からの桁上げ信号に基づいて上位ビットへの桁上げ信号が生成される。そして、この生成された桁上げ信号は桁上げ信号出力端子から上位ビット側に位置する半導体メモリセル回路に出力される。
【００２７】
こうして、一つの入力データと複数の記憶データとの全加算が同時並列に実行される。
【００２８】
また、請求項５に係る発明では、請求項３あるいは請求項４に係る発明と同様にして一つの入力データと複数の記憶データとの演算が同時並列に実行されるに際して、各半導体メモリセル回路の演算回路によって生成された和信号は、演算結果出力端子からシフトレジスタに送出されて格納される。
【００２９】
こうして、各半導体メモリセル回路によって得られた演算結果がその都度外部に送出されることなく、上記ビット線に入力された次の入力データに対する演算が引き続いて実行される。
【００３０】
また、請求項６および請求項７に係る発明では、演算回路による１ビットの演算の対象となる記憶データは、予め書込データ入力端子から記憶回路に書込データを入力して記憶データを書き換えることによって上記記憶回路に記憶される。
【００３１】
また、請求項８に係る発明では、演算回路によって入力データと記憶回路に記憶された記憶データとの１ビットの加算演算が実行されるに際して、上記記憶回路から演算回路に取り込まれる信号は上記演算回路を構成するトランジスタのゲートのみに入力される。したがって、上記加算演算を実行する際に上記記憶回路の端子が駆動すべき容量は小さい。そのために、上記記憶回路の端子電位の変動が小さくなって外部からのノイズが上記記憶回路に侵入することがない。
【００３２】
さらに、上記演算回路は加算演算を実行する際には相補的に動作して、上記加算演算が高速に実行される。
【００３３】
また、請求項９および請求項１０に係る発明では、請求項３あるいは請求項４に係る発明と同様にして一つの入力データと複数の記憶データとの演算が同時並列に実行され、各半導体メモリセル回路の演算回路によって演算結果出力端子から演算結果が出力される。そうすると、この演算結果出力端子からの演算結果は当該半導体メモリセル回路の次段に位置する半導体メモリセル回路の書込データ入力端子に送出されて、上記次段の半導体メモリセル回路の記憶回路に記憶される。
【００３４】
こうして、各半導体メモリセル回路によって得られた演算結果がその都度外部に送出されることなく、上記ビット線に入力された次の入力データに対する演算が引き続いて実行される。
【００３５】
その際に、上記格子状に配列された半導体メモリセル回路が請求項８に係る発明の半導体メモリセル回路である場合には、各半導体メモリセル回路の演算回路は、記憶回路からの信号をこの演算回路を構成するトランジスタのゲートのみに入力して相補的に動作する。したがって、加算演算が高速且つ安定して同時並列に実行される。
【００３６】
【実施例】
以下、この発明を図示の実施例により詳細に説明する。
＜第１実施例＞
本実施例は、入力データと記憶データとの間の数値演算を行う際に複数の記憶データに対して同時並列的に演算を実行できるメモリセル回路およびメモリセルアレイを提供するという第１の目的を達成するための実施例である。
【００３７】
図１は本実施例のメモリセル回路を示す図である。ビット記憶部２６およびトランジスタ２７,２８,２９,３０は、図１０に示す従来のメモリセル回路１中のビット記憶部６およびトランジスタ７,８,９,１０で構成される回路と同じ回路を形成している。そして、本実施例のメモリセル回路２１においては、上記回路構成に、新たに、ビット記憶部２６の端子４１にゲートが接続されたトランジスタ３１と、端子４２にゲートが接続されたトランジスタ３２と、入力側キャリー線２５にゲートが共通接続されたトランジスタ３４,３５と、トランジスタ３１とトランジスタ３２とのドレインに共通にゲートが接続されたトランジスタ３３と、トランジスタ２９とトランジスタ３０とのドレインに共通にゲートが接続されたトランジスタ３６を追加した構成を有している。尚、トランジスタ３３,３６のドレインは出力側キャリー線３７に共通接続され、トランジスタ３４,３５のドレインは和信号線３８に共通接続されている。
【００３８】
上記ビット記憶部２６にはデータが記憶されて保持されており、上記端子４１の電位が高電位の状態を“ビット記憶Ｈ”と表す一方、端子４２の電位が高電位である状態を“ビット記憶Ｌ”と表すことにする。また、ビット線２２の電位が高電位であってビット線２３の電位が低電位である状態を“ビット入力Ｈ”と呼び、逆にビット線２２の電位が低電位であってビット線２３の電位が高電位である状態を“ビット入力Ｌ”と呼ぶことにする。
【００３９】
ここで、図１０に示す上記従来のメモリセル回路１においては、本実施例における端子４０に相当する端子の電位によって、上記ビット記憶とビット入力との一致／不一致のみを判定している。これに対して、本実施例においては、上記トランジスタ３１，３２を設けることによって、端子４０と論理的に相対関係にある端子３９を形成する。そして、この２つの端子３９，４０の電位に基づいて、ビット記憶とビット入力と入力側キャリー線２５からの桁上がり信号Ｃｉを加算した結果の１ビットの和信号Ｓと桁上げ信号Ｃｏとを生成することができるのである。尚、生成された和信号Ｓは和信号線３８から出力され、桁上げ信号Ｃｏは出力側キャリー線３７から出力される。
【００４０】
上記ビット記憶とビット入力との加算は次のように実施される。
【００４１】
今、上記ビット記憶の内容は“Ｈ”であり、上記ビット入力の内容は“Ｈ”であるとする。そうすると、トランジスタ２９のゲートは低電位となりトランジスタ３０のゲートは高電位となるので、トランジスタ３０が導通して端子４０の電位が低電位となる。同様に、トランジスタ３１のゲートは高電位となりトランジスタ３２のゲートは低電位となるので、トランジスタ３１が導通して端子３９の電位が高電位となる。
【００４２】
ここで、下位ビットから桁上がりがある場合には、上記入力側キャリー線２５は高電位となってトランジスタ３４が導通する。一方、ビット線２２に接続されたトランジスタ３３のゲートは高電位であるからトランジスタ３３は導通する。したがって、和信号線３８からは高電位の和信号Ｓが出力される。一方、出力側キャリー線３７の電位は高電位となり、上位ビットに桁上げ信号Ｃoが出力されるのである。これに対して、下位ビットから桁上がりが無い場合には、上記入力側キャリー線２５は低電位となってトランジスタ３５が導通する。一方、ビット線２２に接続されたトランジスタ３３のゲートは高電位であるからトランジスタ３３は導通する。したがって、和信号線３８からは低電位の和信号Ｓが出力される。一方、出力側キャリー線３７の電位は高電位となり、上位ビットに桁上げ信号Ｃoが出力されるのである。
【００４３】
以下、上記ビット記憶とビット入力とが他の内容である場合にも同様に動作して、入力側キャリー線２５の電位（すなわち、下位ビットからの桁上げ信号Ｃｉ）に応じて和信号線３８および出力側キャリー線３７の電位が設定され、和信号Ｓと上位ビットへの桁上げ信号Ｃｏが出力されるのである。その際に、トランジスタ２９〜３２で実行される演算は、ビット入力とビット記憶との排他的論理和およびその否定の演算である。
【００４４】
上述のように、本実施例においては、上記ビット記憶部２６およびトランジスタ２７，２８で記憶データを記憶する記憶回路を構成し、トランジスタ２９〜３２でビット入力とビット記憶との排他的論理和およびその否定を演算する演算部を構成し、トランジスタ３３，３６で桁上げ信号Ｃｏを生成する桁上げ信号生成部を構成し、トランジスタ３４，３５で和信号Ｓを生成する和信号生成部を構成する。そして、上記記憶回路に記憶されたビット記憶とビット線対２２，２３からのビット入力とに基づく上記演算部での演算結果を用いて、桁上げ信号生成部によって入力側キャリー線２５からの桁上げ信号Ｃｉに基づいて上位ビットへの桁上げ信号Ｃｏを生成する。一方、上記和信号生成部によって上記演算結果と桁上げ信号Ｃｉに基づいて和信号Ｓを生成する。
【００４５】
すなわち、本実施例の場合には、上記演算部と桁上げ信号生成部によって上記桁上げ信号生成回路を構成し、上記演算部と和信号生成部によって上記和信号生成回路を構成するのである。
【００４６】
したがって、本実施例によれば、１ビットの全加算機能を有するメモリセル回路を提供できる。
【００４７】
さらに、当該メモリセル回路２１を格子状に配列すれば、一つの入力データと複数の記憶データとの全加算を同時並列的に実行できるのである。
【００４８】
図２は、図１に示すようなメモリセル回路２１をｎ×ｍ個格子状に配置したメモリセルアレイの構造を示す。尚、個々のメモリセル回路２１をＣ１１〜Ｃｎｍで表している。
【００４９】
上記構成のメモリセルアレイにおいては、共通のビット線対２２，２３に接続されたｎ個のメモリセル回路２１の夫々は１ビットの加算機能を有している。また、同一行を成して互いに隣接するメモリセル回路２１同士の出力側キャリー線３７と入力側キャリー線２５とが接続されているので、下位ビットのメモリセル回路２１で生成された桁上げ信号Ｃｏは上位ビットのメモリセル回路２１へ入力される。
【００５０】
したがって、総てのワード線２４１〜２４ｎを接地してビット線２２１・２３１〜２２ｍ・２３ｍに入力データを入力することによって、一つの入力データとｎ組のメモリセル回路２１の列に記憶されたｎ個の記憶データとの全加算を同時並列的に実行できるのである。
【００５１】
＜第２実施例＞
本実施例は、演算結果を同時並列的に記憶回路に格納できるメモリセル回路およびメモリセルアレイを提供するという第２の目的を達成するための実施例である。
【００５２】
図２は、本実施例のメモリセルアレイを示す図である。メモリセル回路Ｃ１１〜Ｃｎｍ、ビット線２２１・２３１〜２２ｍ・２３ｍ、ワード線２４１〜２４ｎ、入力側キャリー線２５１〜２５ｎ、出力側キャリー線３７１〜３７ｎは、第１実施例で述べたように動作してビット線２２１・２３１〜２２ｍ・２３ｍに入力された一つの入力データとｎ組のメモリセル回路列に記憶されたｎ個の記憶データとの全加算を同時並列的に実行する。
【００５３】
本実施例のメモリセルアレイにおける各メモリセル回路２１からの和信号線３８にはシフトレジスタ４３が接続されており、各メモリセル回路２１において得られた加算結果はシフトレジスタ４３に転送されて格納される。したがって、従来のように各メモリセル回路２１は加算処理を実施する毎に演算結果をメモリセルアレイ外の処理部に転送する必要がなく、次の入力データに対する加算処理を引き続いて実行できる。
【００５４】
尚、本実施例においては、上記シフトレジスタ４３の制御系についてはこの発明の本質とは関係ないので省略している。
【００５５】
＜第３実施例＞
本実施例は、第２実施例の変形例であり、入力データと記憶データとの間の演算結果を他のメモリセル回路に記憶させるものである。
【００５６】
図３は本実施例のメモリセル回路を示す図である。ビット記憶部５６およびトランジスタ５７，５８は、図１に示すメモリセル回路２１中のビット記憶部２６およびトランジスタ２７，２８で構成される記憶回路と同じ記憶回路を形成している。本実施例のメモリセル回路５１では、ビット記憶部５６に書き込むビット記憶（書込データ）は、ビット記憶書込線対７２，７３からビット記憶書込制御線７４にゲートが接続されたトランジスタ７０，７１を介してビット記憶部５６に入力される。
【００５７】
一方、当該メモリセル回路５１から外部への和信号の出力は、和信号線対６８，６９を介して出力される。そして、この和信号線対６８，６９から出力する和信号Ｓおよびその否定Ｓ＃を生成するために、入力側キャリー線５５にゲートが共通接続されたトランジスタ５９，６０、このトランジスタ５９，６０のドレインにゲートが共通接続されたトランジスタ６３〜６６を有している。尚、トランジスタ６４，６５のドレインは和信号線６８に共通接続される一方、各トランジスタ６３，６６のドレインは和信号線６９に共通接続されている。
【００５８】
また、上記トランジスタ５９，６０のドレインには桁上げ信号生成用のトランジスタ６１，６２のゲートが接続され、このトランジスタ６１，６２のドレインは出力側キャリー線６７に共通接続されている。
【００５９】
本実施例のメモリセル回路５１による全加算（例えば、ビット記憶“Ｈ”とビット入力“Ｈ”との全加算）は次のように実施される。
【００６０】
上記ビット記憶部５６にビット記憶“Ｈ”を書き込むに際しては、ビット記憶書込線７２の電位を高電位とする一方ビット記憶書込線７３の電位を低電位として、ビット記憶書込制御線７４に書き込み制御信号を印加する。
【００６１】
次に、上記ビット線５２の電位が高電位となる一方、ビット線５３の電位が低電位となってビット入力“Ｈ”が入力される。ここで、下位ビットからの桁上がりがある場合には、入力側キャリー線５５は高電位となってトランジスタ６０が導通し、端子７７の電位は低電位となる。したがって、トランジスタ６１が導通して出力側キャリー線６７の電位は高電位となり、上位ビットに高電位の桁上げ信号Ｃｏが出力される。一方、トランジスタ６５，６６が導通して和信号線６８からは高電位の和信号Ｓが出力され、和信号線６９からは低電位の和信号Ｓ＃が出力される。
【００６２】
これに対して、上記下位ビットから桁上がりが無い場合には、入力側キャリー線５５は低電位となってトランジスタ５９が導通し、端子７７の電位は高電位となる。したがって、トランジスタ６２が導通して出力側キャリー線６７の電位は高電位となり、上位ビットに高電位の桁上げ信号Ｃｏが出力される。一方、トランジスタ６３，６４が導通して和信号線６８から低電位の和信号Ｓが出力され、和信号線６９からは高電位の和信号Ｓ＃が出力される。
【００６３】
以下、上記ビット記憶の内容とビット入力の内容とが他の内容である場合にも同様に動作して、入力側キャリー線５５の電位（即ち、下位ビットからの桁上げ信号Ｃｉ）に応じて和信号線６８，６９および出力側キャリー線６７の電位が設定され、和信号Ｓ，Ｓ＃と上位ビットへの桁上げ信号Ｃｏが出力されるのである。
【００６４】
上述のように、本実施例においては、上記ビット記憶部５６およびトランジスタ５７，５８，７０，７１で上記記憶回路を構成し、トランジスタ５９〜６２で上記桁上げ信号生成回路を構成し、トランジスタ５９，６０，６３〜６６で上記和信号生成回路を構成する。そして、上記記憶回路に記憶されたビット記憶とビット線対５２，５３からのビット入力と入力側キャリー線５５からの桁上げ信号Ｃｉに基づいて、桁上げ信号生成回路によって上位ビットへの桁上げ信号Ｃｏを生成する。一方、上記和信号生成回路によって和信号Ｓ，Ｓ＃を生成する。
【００６５】
すなわち、本実施例のメモリセル回路によれば、１ビットの全加算機能を有すると共に、その演算結果をビット記憶部５６に記憶可能な和信号Ｓとその否定Ｓ＃の状態で出力できるのである。したがって、次の実施例において説明するように、当該メモリセル回路５１を格子状に配列すれば、複数ビットの全加算を同時並列的に実行でき、且つその演算結果を次段のメモリセル回路５１に記憶できるのである。
【００６６】
＜第４実施例＞
本実施例は、第３実施例におけるメモリセル回路を用いたｍビットの全加算を同時並列的に実行できるメモリセルアレイに関する実施例である。
【００６７】
図４は、図３に示すようなメモリセル回路５１をｎ×ｍ個格子状に配置したメモリセルアレイの構造を示す。尚、個々のメモリセル回路５１をＣ１１〜Ｃｎｍで表している。
【００６８】
上記構成のメモリセルアレイにおいて、共通ビット線対５２，５３に接続されたｎ個のメモリセル回路５１の夫々は１ビットの加算機能を有している。また、同一行を成して互いに隣接するメモリセル回路５１同士の入力側キャリー線５５と出力側キャリー線６７とが接続されているので、下位ビットのメモリセル回路５１で生成された桁上げ信号Ｃｏは上位ビットのメモリセル回路５１へ入力される。したがって、本実施例によれば一つの入力データに対して複数の記憶データとの全加算を同時並列的に実行できる。
【００６９】
その際に、共通ビット線対５２，５３に接続されて隣接するメモリセル回路５１同士における加算結果の出力端子対である和信号線対６８，６９と加算の対象となるビット記憶の入力端子対であるビット記憶書込線対７２，７３とが互いに接続されているので、夫々のメモリセル回路５１における加算結果は隣接するメモリセル回路５１のビット記憶部５６に順次送出されて記憶されるのである。
【００７０】
例えば、上記メモリセル回路Ｃ１１〜Ｃ１ｍのビット記憶部５６にはビット記憶が与えられており、メモリセル回路Ｃ２１〜Ｃ２ｍのビット記憶部５６にはビット記憶が与えられておらず未使用セルであるとする。そうすると、ビット線対５２１，５３１〜５２ｍ，５３ｍから入力されたビット入力とメモリセル回路Ｃ１１〜Ｃ１ｍのビット記憶部５６に記憶されたビット記憶との加算処理がメモリセル回路Ｃ１１〜Ｃ１ｍにおいて実行され、演算結果がメモリセル回路Ｃ２１〜Ｃ２ｍのビット記憶部５６に転送されて記憶されるのである。こうすることによって、メモリセル回路Ｃ１１〜Ｃ１ｍに対するビット入力を滞りなく入力することができ、メモリセルアレイの外部に加算結果を転送することなく次のビット入力に対する加算処理を実行できるのである。
【００７１】
また、上述のように、上記メモリセル回路Ｃ１１〜Ｃ１ｍにおいて実行された演算結果がメモリセル回路Ｃ２１〜Ｃ２ｍのビット記憶部５６に転送されて記憶されることによって、以後、このメモリセル回路Ｃ２１〜Ｃ２ｍに記憶されたメモリセル回路Ｃ１１〜Ｃ１ｍによる演算結果を用いて、引き続いてメモリセル回路Ｃ２１〜Ｃ２ｍによって次のビット入力との加算処理を実施することも可能となる。こうして、上記ビット線対５２１・５３１〜５２ｍ・５３ｍからの入力データと記憶データとの演算結果を用いて更に次の入力データとの演算を実施できるのである。
【００７２】
上記各実施例においては、１ビットの全加算機能を有するメモリセル回路を例に説明している。しかしながら、この発明はこれに限定されるものではなく、他の１ビットの算術演算回路あるいは１ビットの論理演算回路を有するメモリセル回路であっても何ら差し支えない。
【００７３】
＜第５実施例＞
本実施例は、高速且つ安定して全加算を実施できるメモリセル回路およびメモリセルアレイを提供するという第３の目的を達成するための実施例である。
【００７４】
図３に示す全加算器の機能を有するメモリセル回路５１においては、メモリセル回路５１のビット記憶部５６からトランジスタ６１を通して出力側キャリー線６７に電流が流れるような回路構成になっており、条件によってはビット記憶部５６からトランジスタ６１を通して桁上げ信号Ｃｏが出力される。そして、最悪の場合には、ビット記憶部５６からトランジスタ６１を通して出力側キャリー線６７に桁上げ信号Ｃｏが出力されている最中に、ビット記憶部５６における端子７５の電位が過渡的に中間電位となり、その際にビット記憶データ５６の端子７５にノイズが侵入してビット記憶部５６に記憶されているビット記憶の内容が破壊される恐れがある。
【００７５】
また、図３に示すメモリセル回路５１においては、トランジスタ６１，６２に対応する素子がビット線５３側には存在せず、メモリセル回路５１の容量が図中において左右非対称である。その結果、ビット記憶部５６の端子７５の電位が過渡的に大きく変動したり、出力側キャリー線６７から桁上げ信号Ｃｏが出力されるに要する時間が大きくばらつくことになり、加算動作の高速化に不利である。
【００７６】
すなわち、図３に示すメモリセル回路５１では、安定動作や高速動作が得られないのである。
【００７７】
図５は、上述のような図３に示すメモリセル回路５１の欠点を克服した、安定動作や高速動作が可能なメモリセル回路の一例示す図である。
【００７８】
本実施例におけるメモリセル回路８１の上記記憶回路はビット記憶部８５およびトランジスタ８６，８７で構成され、図３に示すメモリセル回路５１中の記憶回路と同様に、通常のＣＭＯＳ・ＳＲＡＭ（相補型金属酸化膜半導体スタテック・ランダム・アクセスメモリ）セルで構成されている。
【００７９】
次に、上記演算回路の構成について、実際の加算動作について説明しつつ説明する。
【００８０】
上記ビット記憶は、ビット記憶書込線対８８，８９の電位を高電位／低電位あるいは低電位／高電位にすることによって入力される。こうして、ビット記憶部８５の端子９０には１ビットの被加算値“Ａ”が保持される一方、端子９１には１ビットの被加算値“Ａ”の否定“Ａ＃”が保持される。
【００８１】
一方、第３実施例において説明したようにビット線対８２，８３の電位を高電位／低電位あるいは低電位／高電位に設定することによって、ビット線８２からは１ビットの加算値“Ｂ”が入力される一方、ビット線８３からは１ビットの加算値“Ｂ”の否定“Ｂ＃”が入力される。そうすると、端子９４には、トランジスタ９２，９３の動作によって“Ａ＃・Ｂ＋Ａ・Ｂ＃”、すなわち被加算値Ａと加算値Ｂとの排他的論理和が生成される。同様に、端子９７には、トランジスタ９５，９６の動作によって“Ａ・Ｂ＋Ａ＃・Ｂ＃”、すなわち被加算値Ａと加算値Ｂとの排他的論理和の否定が生成される。
【００８２】
その際に、上記ビット記憶部８５に記憶された被加算値Ａ，Ａ＃を表す信号はトランジスタ９３，９５あるいは９２，９６のゲートのみに入力される。したがって、端子９０，９１の電位変動が小さくなり、外部からのノイズの侵入によってビット記憶の内応が破壊されずに安定して動作できる。
【００８３】
また、上記トランジスタ９２，９３，９５，９６はＮＭＯＳを使用しているために、端子９４及び端子９７の電位が低電位となる場合には接地レベルと同レベルになる。ところが、端子９４および端子９７の電位が高電位となる場合には、トランジスタの閾値電圧によって電圧降下が生じる。そして、この電圧降下した電位の信号が次段のトランジスタ１００〜１０７のゲートに入力すると、電源電圧によっては誤動作する恐れがある。そこで、本実施例においては、プルアップ用のＰＭＯＳトランジスタ９８，９９によって、端子９４，９７の電位を完全に電源電圧にまで引き上げるのである。
【００８４】
上述のようにして上記トランジスタ９２，９３によって得られた“被加算値Ａと加算値Ｂとの排他的論理和”をトランジスタ１００，１０１のゲートに入力する一方、トランジスタ９５，９６によって得られた“被加算値Ａと加算値Ｂとの排他的論理和の否定”をトランジスタ１０４，１０５のゲートに入力することによって、入力側キャリー線対１０８，１０９から入力される下位ビットからの桁上げ信号Ｃｉおよびその否定Ｃｉ＃に基づいて、上位ビットへの桁上げ信号Ｃｏおよびその否定Ｃｏ＃が生成される。こうして生成された上位ビットへの桁上げ信号Ｃｏ，Ｃｏ＃は、制御信号ＣＲおよびその否定ＣＲ＃によって制御されるクロックドインバータ１１２，１１３をバッファとして、出力側キャリー線対１１０，１１１から上位ビットへ出力される。
【００８５】
ここでも、上記クロックドインバータ１１２，１１３に入力される桁上げ信号Ｃｏ，Ｃｏ＃のうちの高電位側の信号のレベルが電源電圧よりも低いレベルになると、クロックドインバータ１１２，１１３を形成するＰＭＯＳトランジスタ，ＮＭＯＳトランジスタの何れもオンとなるために貫通電流が流れてしまう。これを防ぐために、クロックドインバータ１１２，１１３の直前にプルアップ用のＰＭＯＳトランジスタ１１４，１１５を設けて、各トランジスタの閾値電圧によって降下した高電位側の桁上げ信号のレベルを完全に電源電圧にまで引き上げるのである。
【００８６】
上記端子９４にゲートが共通接続されているトランジスタ１０２，１０３と、端子９７にゲートが共通接続されてトランジスタ１０６，１０７と、インバータ１１９，１２０によって、和信号Ｓおよびその否定Ｓ＃が生成される。生成された和信号Ｓ，Ｓ＃の次段のメモリセル回路８１におけるビット記憶部８５への書き込みは、ビット記憶書込線１１６からの制御信号ＳＲによってトランジスタ１１７，１１８のオン／オフを制御することによって実施される。
尚、この場合にも、上記インバータ１１９，１２０の直前にプルアップ用のＰＭＯＳトランジスタ１２１，１２２を設けて、各トランジスタの閾値電圧によって降下した高電位側の和信号のレベルを完全に電源電圧にまで引き上げる。
【００８７】
図６に、上記メモリセル回路８１を駆動するための制御信号，入力データ及び内部データにおける４クロック分のタイミングチャートを示す。但し、図６（ａ）はワード線８４への制御信号ＷＬ、図６（ｂ）はビット線対８２，８３への入力データＢＬ，ＢＬ＃、図６（ｃ）は端子９４，９７に生成される“被加算値Ａと加算値Ｂとの排他的論理和”および“被加算値Ａと加算値Ｂとの排他的論理和の否定”、図６（ｄ）はクロックドインバータ対１１２，１１３の制御信号ＣＲ，ＣＲ＃、図６（ｅ）はビット記憶書込制御線１１６への制御信号ＳＲ、図６（ｆ）はビット記憶部８５の記憶データＡ，Ａ＃である。
【００８８】
上述したように、本実施例におけるメモリセル回路８１は、左右対称に構成されて総ての動作が相補的に実施されるようになっている。したがって、最も速い動作パターンと最も遅い動作パターンとの時間差が小さくなり、結果的に高速化されるのである。また、ビット記憶部８５からの信号はトランジスタ９２，９３，９５，９６のゲートのみに入力されるようになっている。したがって、上記信号によってトランジスタ９２，９３，９５，９６が駆動される際に、ビット記憶部８５の端子９０，９１が駆動すべき容量は小さくなる。そのために、端子９０，９１の電位変動が小さくなって、外部からビット記憶部８５にノイズが侵入するのを防止して安定して動作できる。
【００８９】
さらに、“被加算値Ａと加算値Ｂとの排他的論理和”および“被加算値Ａと加算値Ｂとの排他的論理和の否定”の生成回路、上位ビットへの桁上げ信号Ｃｏ，Ｃｏ＃の生成回路、および、和信号Ｓ，Ｓ＃の生成回路の後に、プルアップ用のＰＭＯＳトランジスタを設けている。したがって、最終段のインバータ１１２，１１３，１１９，１２０に入力される各信号における高電位側のレベルを完全に電源電圧にまで引き上げることができ、貫通電流をなくすことができる。その結果、インバータ１１２，１１３，１１９，１２０のバッファ作用によって、本実施例におけるメモリセル回路８１は更に安定して動作できるのである。
【００９０】
本実施例においては、生成された和信号Ｓ，Ｓ＃を次段のメモリセル回路８１におけるビット記憶部８５へ書き込む際には、制御信号ＳＲによってオン／オフ制御されるトランジスタ１１７，１１８によって実施している。しかしながら、この発明はこれに限定されるものではなく、図７に示すように、上位ビットへの桁上げ信号Ｃｏ，Ｃｏ＃の場合と同様に、ビット記憶書込制御線１２４からの制御信号ＳＲおよびその否定ＳＲ＃によって制御される一対のクロックドインバータ１２５，１２６をバッファとして実施してもよい。
【００９１】
＜第６実施例＞
本実施例は、第５実施例におけるメモリセル回路を用いたｍビットの算術／論理演算を同時並列的に実行できるメモリセルアレイに関する実施例である。
【００９２】
図８は、図５に示すようなメモリセル回路８１をｍ×ｎ個格子状に配置したメモリセルアレイの構造を示し、個々のメモリセル回路８１をＣ１１〜Ｃｍｎで表している。尚、図中、１２７は個々のメモリセル回路８１におけるクロックドインバータ１１２，１１３およびプルアップトランジスタ１１４，１１５から成る桁上げ信号出力部であり、制御信号ＣＲ，ＣＲ＃によって制御される。そして、この桁上げ信号出力部１２７からの出力側キャリー線対１１０，１１１（図５参照）は、上位ビットのメモリセル回路８１における入力側キャリー線対１０８，１０９（図５参照）に接続されている。また、１２８は個々のメモリセル回路８１におけるトランジスタ１１７，１１８から成る和信号出力部であり、制御信号ＳＲによって制御される。そして、この和信号出力部１２８からの和信号線対は、次段のメモリセル回路８１におけるビット記憶書込線対８８，８９（図５参照）に接続されている。
【００９３】
図９は、上記メモリセルアレイを駆動するための制御信号，入力データおよび内部データのタイミングチャートを示す。但し、図９（ａ）〜図９（ｅ）は、ビット線対８２１，８３１に接続された１列目の各メモリセル回路Ｃ１１〜Ｃ１ｎに係るビット線８２１の入力データ，各桁上げ信号出力部１２７の制御信号，和信号出力部１２８の制御信号およびビット記憶部の記憶データを示す。また、図９（ｆ）〜図９（ｉ）は、ビット線対８２２，８３２に接続された２列目の各メモリセル回路Ｃ２１〜Ｃ２ｎに係るビット線８２２の入力データ，各桁上げ信号出力部１２７の制御信号およびビット記憶部の記憶データを示す。また、図９（ｊ），図９（ｋ）は、ビット線対８２３，８３３に接続された３列目の各メモリセル回路Ｃ３１〜Ｃ３ｎに係るビット線８２３の入力データおよび各桁上げ信号出力部１２７の制御信号を示す。
【００９４】
上記構成のメモリセルアレイは、図９に示すようなタイミングチャートに従って動作して、１列目から順にビットシリアルに列毎に一括して全加算を実施するのである。その際に、メモリセル回路Ｃｉｊ（ｉ＝１〜ｍ，ｊ＝１〜ｎ）によって生成された桁上げ信号Ｃｏｉｊ，Ｃｏｉｊ＃は、桁上げ信号出力部１２７への制御信号ＣＲｊ，ＣＲｊ＃によって、上位ビット側のメモリセル回路Ｃｉ＋１ｊに出力される。一方、メモリセル回路Ｃｉｊによって生成された和信号Ｓｉｊ，Ｓｉｊ＃は、和信号出力部１２８への制御信号ＳＲｊによって、次段のメモリセル回路Ｃｉｊ＋１に出力される。但し、図９においてはＳＲｊは共通としている。その結果、ビット線８２１〜８２ｍにｍビットの入力データＢＬ１〜ＢＬｍを入力することによって、ｎ個のｍビットの全加算を同時並列的に実施できるのである。
【００９５】
その際に、上記個々のメモリセル回路８１は、図中において左右対称に構成されて総ての動作が相補的に実施されるようになっており、ビット記憶部８５からの信号はトランジスタ９２，９３，９５，９６のゲートのみに入力されるようになっている。したがって、上記同時並列的に実施されるｎ個のｍビットの全加算は高速に且つ安定して行われる。
尚、本実施例において格子状に配列されるメモリセル回路Ｃ１１〜Ｃｎｍは、図７に示すメモリセル回路１２３であってもよい。
【００９６】
【発明の効果】
以上より明らかなように、請求項１に係る発明の半導体メモリセル回路は、演算回路によって、ビット線から入力された入力データと記憶回路に記憶された記憶データとの１ビットの算術演算あるいは論理演算を実行し、桁上がり情報を含む演算結果を上記演算結果出力端子から出力するので、１ビットの演算機能を有する半導体メモリセル回路を提供できる。
【００９７】
また、請求項２に係る発明の半導体メモリセル回路における上記演算回路は、和信号生成回路および桁上げ信号生成回路を有して、入力データと記憶データと桁上げ信号とに基づいて１ビットの加算演算を実行して和信号および上位ビットへの桁上げ信号を生成し、演算結果出力端子および桁上げ信号出力端子から出力するので、１ビットの全加算機能を有する半導体メモリセル回路を提供できる。
【００９８】
また、請求項３に係る発明のメモリセルアレイは、請求項１に係る発明の半導体メモリセル回路を格子状に配列して、上記格子の列を成す複数の半導体メモリセル回路を同一のビット線に接続したので、上記同一のビット線に接続された複数の半導体メモリセル回路は、上記ビット線から入力される一つの入力データと各半導体メモリセル回路に記憶された複数の記憶データとの演算を同時並列に実行できる。
【００９９】
また、請求項４に係る発明のメモリセルアレイは、請求項２に係る発明の半導体メモリセル回路を格子状に配列し、上記格子の列を成す複数の半導体メモリセル回路を同一のビット線に接続する一方、上記格子の行を成して互いに隣接する半導体メモリセル回路の桁上げ信号出力端子と桁上げ信号入力端子とを接続したので、各半導体メモリセル回路は下位ビットの半導体メモリセル回路からの桁上げ信号を取り込んで１ビットの加算演算を実行し、生成した桁上げ信号を上位ビットの半導体メモリセル回路に送出できる。
したがって、この発明によれば、上記ビット線から入力される一つの入力データと各半導体メモリセル回路に記憶された複数の記憶データとの全加算演算を同時並列に実行できる。
【０１００】
また、請求項５に係る発明のメモリセルアレイは、各半導体メモリセル回路の演算回路からの演算結果をシフトレジスタに格納するので、同時並列に実行した上記入力データと記憶データとの演算結果を同時並列に記憶手段に格納できる。
したがって、各半導体メモリセル回路は、得られた演算結果をその都度外部の処理手段に送出することなく、次の入力データとの演算を続行できる。
【０１０１】
また、請求項６および請求項７に係る発明の半導体メモリセル回路における記憶回路は、書込データを入力するための書込データ入力端子を有しているので、演算の対象となる記憶データは書き換え可能である。
【０１０２】
また、請求項８に係る発明の半導体メモリセル回路における演算回路は、記憶回路からの信号によってオン/オフ制御されるトランジスタを含む総ての回路素子が対称に且つ相補的に動作するように配置され、記憶データを用いて１ビットの加算演算を実行するに際しては上記記憶回路からの信号は上記トランジスタのゲートのみに入力されるので、上記信号は外部に出力されず上記記憶回路の端子電位は中間電位となることがない。したがって、上記記憶回路に外部からノイズが侵入することがなく安定して動作する。
さらに、上記演算回路は、１ビットの加算演算に際しては相補的に動作して演算を実行するので、最も速い動作と最も遅い動作との時間差が少なく、結果的に演算動作が高速になる。
【０１０３】
また、請求項９に係る発明のメモリセルアレイは、請求項６に係る発明の半導体メモリセル回路を格子状に配列して、上記格子の列を成す複数の半導体メモリセル回路を同一のビット線に接続すると共に上記演算結果出力端子と書込データ入力端子とを接続したので、上記同一のビット線に接続された複数の半導体メモリセル回路は、入力データと複数の記憶データとの演算を同時並列に実行して、得られた演算結果を次段の半導体メモリセル回路の記憶回路に記憶できる。
したがって、各半導体メモリセル回路は、得られた演算結果をその都度外部の処理手段に送出することなく、次の入力データとの演算を続行できる。
【０１０４】
また、請求項１０に係る発明のメモリセルアレイは、請求項７あるいは請求項８に係る発明の半導体メモリセル回路を格子状に配列して、上記格子の列を成す複数の半導体メモリセル回路を同一のビット線に接続すると共に上記演算結果出力端子と書込データ入力端子とを接続する一方、上記格子の行を成す半導体メモリセル回路の桁上げ信号出力端子と桁上げ信号入力端子とを接続したので、各半導体メモリセル回路は、入力データと記憶データとの全加算演算を同時並列に実行して、得られた演算結果を次段の半導体メモリセル回路の記憶回路に記憶できる。
したがって、各半導体メモリセル回路は、得られた演算結果をその都度外部の処理手段に送出することなく、次の入力データとの全加算演算を続行できる。
【０１０５】
その際に、上記格子状に配列された半導体メモリセル回路が請求項８に係る発明の半導体メモリセル回路である場合には、各半導体メモリセル回路における記憶回路からの信号は演算回路を構成するトランジスタのゲートのみに入力され、上記演算回路は１ビットの加算演算に際しては相補的に動作して演算を実行するので、メモリセルアレイは高速且つ安定して全加算を実施できるのである。
【図面の簡単な説明】
【図１】この発明の半導体メモリセル回路における一実施例を示す回路図である。
【図２】図１に示すメモリセル回路を用いたメモリセルアレイを示す図である。
【図３】図１とは異なるメモリセル回路の回路図である。
【図４】図３に示すメモリセル回路を用いたメモリセルアレイを示す図である。
【図５】図１，図３とは異なるメモリセル回路の回路図である。
【図６】図５に示すメモリセル回路を駆動するための各種信号のタイミングチャートである。
【図７】図５に示すメモリセル回路の変形例を示す図である。
【図８】図５に示すメモリセル回路を用いたメモリセルアレイを示す図である。
【図９】図８に示すメモリセルアレイを駆動するための各種信号のタイミングチャートである。
【図１０】従来のメモリセル回路の回路図である。
【図１１】図１０に示すメモリセル回路を用いたメモリセルアレイを示す図である。
【符号の説明】
２１，５１，８１，１２３…メモリセル回路、
２２，２３，５２，５３，８２，８３…ビット線、
２４，５４，８４…ワード線、
２５，５５，１０８，１０９…入力側キャリー線、
２６，５６，８５…ビット記憶部、
３７，６７，１１０，１１１…出力側キャリー線、
３８，６８，６９…和信号線、 ４３…シフトレジスタ、
７２，７３，８８，８９…ビット記憶書込線、
７４，１１６，１２４…ビット記憶書込制御線、
１１２，１１３，１２５，１２６…クロックドインバータ、
１２７…桁上げ信号出力部、 １２８…和信号出力部。
Claims (10)
- スタティックな記憶回路を有する半導体メモリセル回路において、
ビット線及び上記記憶回路に接続されると共に、演算結果出力端子を有して、上記ビット線から入力された入力データと上記記憶回路に記憶された記憶データとの１ビットの算術演算あるいは論理演算を実行し、桁上がり情報を含む演算結果を上記演算結果出力端子から出力する演算回路を備えたことを特徴とする半導体メモリセル回路。 - 請求項１に記載の半導体メモリセル回路において、
上記演算回路は、桁上げ信号入力端子および桁上げ信号出力端子を有すると共に、
上記ビット線から入力された入力データと上記記憶回路に記憶された記憶データと上記桁上げ信号入力端子から入力された桁上げ信号とに基づいて１ビットの加算演算を実行し、和信号を生成して上記演算結果出力端子から出力する和信号生成回路と、
上記入力データと記憶データと桁上げ信号とに基づいて上位ビットへの桁上げ信号を生成し、上記桁上げ信号出力端子から出力する桁上げ信号生成回路を備えたことを特徴とする半導体メモリセル回路。 - 請求項１に記載の半導体メモリセル回路を格子状に配列すると共に、上記格子の列を成す複数の半導体メモリセル回路を同一のビット線に接続したことを特徴とするメモリセルアレイ。
- 請求項２に記載の半導体メモリセル回路を格子状に配列すると共に、上記格子の列を成す複数の半導体メモリセル回路を同一のビット線に接続する一方、上記格子の行を成して互いに隣接する半導体メモリセル回路における下位ビット側の半導体メモリセル回路の上記桁上げ信号出力端子と上位ビット側の半導体メモリセル回路の桁上げ信号入力端子とを接続したことを特徴とするメモリセルアレイ。
- 請求項３あるいは請求項４に記載のメモリセルアレイにおいて、
上記格子状に配列された各半導体メモリセル回路における上記演算結果出力端子に接続されて、対応する半導体メモリセル回路における上記演算回路からの演算結果を格納するシフトレジスタを備えたことを特徴とするメモリセルアレイ。 - 請求項１に記載の半導体メモリセル回路において、
上記記憶回路は書込データ入力端子を有して、この書込データ入力端子から入力される書込データによって記憶データを書き換えることが可能であることを特徴とする半導体メモリセル回路。 - 請求項２に記載の半導体メモリセル回路において、
上記演算回路は書込データ入力端子を有して、この書込データ入力端子から入力される書込データによって記憶データを書き換えることが可能であることを特徴とする半導体メモリセル回路。 - 請求項７に記載の半導体メモリセル回路において、
上記演算回路は上記記憶回路からの信号によってオン/オフ制御されるトランジスタを有すると共に、上記トランジスタを含む総ての回路素子は対称に且つ相補的に動作するように配置されており、
上記記憶回路に記憶された記憶データを用いて上記演算回路によって１ビットの加算演算を実行するに際しては、上記記憶回路から演算回路に入力される信号は上記トランジスタのゲートのみに入力され、上記演算回路は相補的に動作して演算を実行することを特徴とする半導体メモリセル回路。 - 請求項６に記載の半導体メモリセル回路を格子状に配列し、上記格子の列を成す複数の半導体メモリセル回路を同一のビット線に接続すると共に、上記格子の列を成して互いに隣接する半導体メモリセル回路における一方の半導体メモリセル回路の上記演算結果出力端子と他方の半導体メモリセル回路の上記書込データ入力端子とを接続したことを特徴とするメモリセルアレイ。
- 請求項７あるいは請求項８に記載の半導体メモリセル回路を格子状に配列し、
上記格子の列を成す複数の半導体メモリセル回路を同一のビット線に接続すると共に、上記格子の列を成して互いに隣接する半導体メモリセル回路における一方の半導体メモリセル回路の上記演算結果出力端子と他方の半導体メモリセル回路の上記書込データ入力端子とを接続する一方、
上記格子の行を成して互いに隣接する半導体メモリセル回路における下位ビット側の半導体メモリセル回路の上記桁上げ信号出力端子と上位ビット側の半導体メモリセル回路の上記桁上げ信号入力端子とを接続したことを特徴とするメモリセルアレイ。
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