JP3594042B2 - PLL control circuit and transmission / reception circuit - Google Patents

Description

となり、その２進値は１４ビット長となる。
【００１１】
すなわち、チャンネルを設定する場合には、送信回路のＰＬＬの可変分周回路に１４ビット長のデータをセットし、受信回路の局部発振回路用のＰＬＬの可変分周回路に１４ビット長のデータをセットしなければならない。しかも、多国向けのＩＣの場合には、基準周波数のためのデータもセットするする必要がある。このため、システム制御用のマイクロコンピュータの負担が大きくなっていた。
【００１２】
この発明は、以上のような問題点を解決しようとするものである。
【００１３】
【課題を解決するための手段】
このため、この発明においては、
ＶＣＯと、
このＶＣＯの発振信号を１／Ｎ（Ｎは２以上の整数）の周波数の信号に分周する可変分周回路と、
この可変分周回路からの分周信号と基準周波数の信号とを位相比較する位相比較回路と、
この位相比較回路の比較出力から直流分を取り出すローパスフィルタと
を有し、
上記ローパスフィルタからの上記直流分が上記ＶＣＯにその制御電圧として供給されてＰＬＬが構成され、
グループおよびチャンネルを指定するデータの供給されるレジスタと、
所定の周波数の発振信号を、互いに異なる複数の周波数に分周する分周回路と、
上記レジスタに供給されたデータのうちの上記グループを指定するデータにしたがって、上記複数の周波数のうちの所定の周波数の分周信号を選択的に取り出し、この取り出した分周信号を、上記位相比較回路に、上記基準周波数の信号として供給するセレクタ回路と、
上記レジスタに供給されたデータのうちの上記チャンネルを指定するデータを、上記分周比Ｎのデータに変換する変換回路と
を有し、
上記変換回路の変換結果のデータを、上記可変分周回路に上記分周比Ｎのデータとしてセットする
ようにしたＰＬＬの制御回路
とするものである。
【００１４】
したがって、レジスタにグループおよびチャンネルを指定するデータをロードすると、ＰＬＬの出力周波数は、自動的に目的とする周波数となる。
【００１５】
【発明の実施の形態】
［コードレス電話機の一形態］
まず、この発明を適用したコードレス電話機の受信回路および送信回路の一形態について、図１および図２により説明する。
【００１６】
図１および図２に示す受信回路および送信回路においては、その全体を１チップＩＣ化できるように構成するとともに、そのＩＣを親機および子機のどちらにでも使用できるようにした場合であり、そのＩＣを子機に使用した場合を示す。
【００１７】
また、図１の＊１、＊２と図２の＊１、＊２とがつながるとともに、鎖線で囲った部分１が１チップＩＣ化される。
【００１８】
このＩＣ１は、受信回路１０と、送信回路４０とを有する。そして、受信回路１０は、ダブルスーパーヘテロダイン方式で、ダイレクトコンバージョンタイプに構成されている。すなわち、親機からの下りチャンネルのＦＭ信号Ｓｒがアンテナ２により受信され、端子Ｔ１１→高周波アンプ１１→端子Ｔ１２→すべての下りチャンネルを通過帯域とするバンドパスフィルタ３→端子Ｔ１３の信号ラインを通じて直交変換のＩ軸用及びＱ軸用の第１ミキサ回路１２、２２に供給される。
【００１９】
また、発振回路３０が設けられる。この発振回路３０は基準となる安定した周波数、例えば１４．４ＭＨｚの発振信号Ｓ３０を形成するためのものであり、このため、発振回路３０には、端子Ｔ１６を通じて水晶発振子６が接続され、水晶発振回路とされる。
【００２０】
また、分周回路３５および設定回路３６が設けられる。これら回路３５、３６の詳細は後述するが、発振信号Ｓ３０が分周回路３５に供給されて、例えば１／１４４０、１／１１５２、１／９６０あるいは１／５７６の周波数、すなわち、周波数１０ｋＨｚ、１２．５ｋＨｚ、１５ｋＨｚあるいは２５ｋＨｚのうちの所定の周波数の信号Ｓｘに分周され、この信号ＳｘがＰＬＬ３１にその基準周波数の信号として供給される。
【００２１】
また、システム制御用のマイクロコンピュータ（図示せず）から端子Ｔ１７を通じて設定回路３６にチャンネル番号ＣＨＮＯのデータが供給されると、そのデータからチャンネル番号ＣＨＮＯに対応した分周比のデータを形成され、この分周比のデータが、ＰＬＬ３１の可変分周回路３１１に供給されて設定される。
【００２２】
こうして、ＰＬＬ３１のＶＣＯ３１２からはＦＭ信号Ｓｒのキャリア周波数に等しい周波数の発振信号Ｓ３１が取り出される。なお、この場合、受信したＦＭ信号Ｓｒのキャリア周波数は、親機の送信周波数ｆＢＵに等しいので、発振信号Ｓ３１の周波数も値ｆＢＵとなる。
【００２３】
そして、この信号Ｓ３１がミキサ回路１２に第１局部発振信号として供給されるとともに、移相回路３２に供給されてπ／２だけ移相され、その移相信号Ｓ３２がミキサ回路２２に第１局部発振信号として供給される。
【００２４】
したがって、簡単のため、図３Ａに示すように、受信信号Ｓｒが、その下側波帯の帯域内に信号成分Ｓａを有し、上側波帯の帯域内に信号成分Ｓｂを有するとともに、
ωｏ：受信信号Ｓｒのキャリア周波数（角周波数）
ωｏ＝２πｆＢＵ
ωａ：信号成分Ｓａの角周波数。ωａ＜ωｏ
Ｅａ：信号成分Ｓａの振幅
ωｂ：信号成分Ｓｂの角周波数。ωｂ＞ωｏ
Ｅｂ：信号成分Ｓｂの振幅
Δωａ＝ωｏ−ωａ
Δωｂ＝ωｂ−ωｏ
とすれば、
Ｓｒ＝Ｓａ＋Ｓｂ
Ｓａ＝Ｅａ・ｓｉｎωａｔ
Ｓｂ＝Ｅｂ・ｓｉｎωｂｔ
となる。
【００２５】
また、
Ｅ１：第１局部発振信号Ｓ３１、Ｓ３２の振幅
とすれば、
Ｓ３１＝Ｅ１・ｓｉｎωｏｔ
Ｓ３２＝Ｅ１・ｃｏｓωｏｔ
である。
【００２６】
したがって、
Ｓ１２、Ｓ２２：ミキサ回路１２、２２の出力信号
とすれば、

となる。
【００２７】
そして、上式のうち、角周波数Δωａ、Δωｂの信号成分が必要な中間周波信号なので、これら信号Ｓ１２、Ｓ２２がローパスフィルタ１３、２３に供給され、角周波数Δωａ、Δωｂの信号成分が、第１中間周波信号Ｓ１３、Ｓ２３として取り出され、
Ｓ１３＝αａ・ｃｏｓΔωａｔ＋αｂ・ｃｏｓΔωｂｔ
Ｓ２３＝−αａ・ｓｉｎΔωａｔ＋αｂ・ｓｉｎΔωｂｔ
とされる。なお、この場合、上式および図３Ａからも明らかなように、信号Ｓ１３、Ｓ２３は、ベースバンドの信号である。
【００２８】
さらに、これら信号Ｓ１３、Ｓ２３が、直交変換のＩ軸用及びＱ軸用の第２ミキサ回路１４、２４に供給される。
【００２９】
また、発振回路３０の発振信号Ｓ３０が、分周回路３３に供給されて最高可聴周波数の数倍程度の周波数の信号Ｓ３３、例えば２６２分周されて周波数が約５５ｋＨｚの信号Ｓ３３に分周される。そして、この信号Ｓ３３がミキサ回路１４に第２局部発振信号として供給されるとともに、移相回路３４に供給されてπ／２だけ移相され、その移相信号Ｓ３４がミキサ回路２４に第２局部発振信号として供給される。
【００３０】
したがって、
Ｓ３３＝Ｅ２・ｓｉｎωｓｔ
Ｓ３４＝Ｅ２・ｃｏｓωｓｔ
Ｅ２：第２局部発振信号Ｓ３３、Ｓ３４の振幅
ωｓ＝２πｆｓ
（ｆｓ＝約５５ｋＨｚ）
とするとともに、
Ｓ１４、Ｓ２４：ミキサ回路１４、２４の出力信号
とすれば、

となる。
【００３１】
そして、これらの信号Ｓ１４、Ｓ２４において、周波数差が負の値にならないように、信号Ｓ１４、Ｓ２４を変形すると、

となる。
【００３２】
そして、これら信号Ｓ１４、Ｓ２４が加算回路１５に供給されて加算され、加算回路１５からは、

で示される加算信号Ｓ１５が取り出される。
【００３３】
そして、この加算信号Ｓ１５を図示すると、図３Ｂに示すようになり、この信号Ｓ１５は、もとの受信信号Ｓｒを、キャリア周波数（角周波数）ωｓの信号に周波数変換したときの信号にほかならない。すなわち、信号Ｓ１５は、中間周波数ｆｓの第２中間周波信号である。
【００３４】
そこで、この第２中間周波信号Ｓ１５が、中間周波フィルタ用のバンドパスフィルタ１６およびリミッタアンプ１７を通じてＦＭ復調回路１８に供給されてもとの音声信号が復調され、この音声信号が、アンプ１９および端子Ｔ１４を通じて受話器用のスピーカ４に供給される。
以上が受信回路１０の構成および動作である。
【００３５】
一方、送信回路４０は、音声信号をダイレクトに上りチャンネルのＦＭ信号とするもので、ＰＬＬ４３が設けられるとともに、分周回路３５から周波数１０ｋＨｚ、１２．５ｋＨｚ、１５ｋＨｚあるいは２５ｋＨｚのうちの所定の周波数の信号Ｓｙが取り出され、この信号ＳｙがＰＬＬ３１にその基準周波数の信号として供給される。また、設定回路３６から、チャンネル番号ＣＨＮＯに対応した分周比のデータが取り出され、このデータがＰＬＬ４３の可変分周回路４３１に供給されて設定される。
【００３６】
こうして、ＰＬＬ４３のＶＣＯ４３２からは、受信回路１０の受信した下りチャンネルと対となる上りチャンネルのキャリア周波数ｆＨＳの信号Ｓｔが取り出される。
【００３７】
また、送話器用のマイクロフォン５からの音声信号が、端子Ｔ１５およびアンプ４１を通じてローパスフィルタ４２に供給されて不要な帯域成分が除去されてからＰＬＬ４３のＶＣＯ４３２にその発振周波数の制御信号として供給される。
【００３８】
こうして、ＶＣＯ４３２からは、受信回路１０の受信した下りチャンネルと対となる上りチャンネルであり、かつ、ローパスフィルタ４２からの音声信号によりＦＭ変調されたＦＭ信号Ｓｔが取り出される。
【００３９】
そして、このＦＭ信号Ｓｔが、ドライブアンプ４４および出力アンプ４５を通じて端子Ｔ１８に取り出され、アンテナ２に供給されて送信される。
以上が送信回路４０の構成および動作である。
【００４０】
そして、一般のＦＭ受信機であれば、その中間周波数は１０．７ＭＨｚとされているので、その中間周波フィルタはセラミックフィルタにより構成することになり、ＩＣ化することができない。
【００４１】
しかし、上述の受信回路１０においては、第１中間周波信号Ｓ１２、Ｓ２２はベースバンドであり、第２中間周波数ｆｓは例えば５５ｋＨｚと低いので、フィルタ１３、２３、１６を、抵抗器、コンデンサ及びアンプを有するアクティブフィルタにより構成することができる。したがって、受信回路１０は、フィルタ３およびＶＣＯ３１２の発振コイル（図示せず）を除いてＩＣ化することができる。また、送信回路４０についても同様であり、ＩＣ化することができる。
【００４２】
したがって、図１および図２に示す受信回路１０および送信回路４０の全体を、１つのモノリシックＩＣにＩＣ化することができる。
【００４３】
また、上述においては、ＩＣ１を子機に使用した場合であるが、端子Ｔ１４、Ｔ１５を親機の４線／２線変換回路に接続するとともに、分周回路３１１、４３１の分周比を入れ換えれば、親機において上記した動作が行われる。そして、このとき、受信回路１０により上りチャンネルの受信が行われ、送信回路２０により下りチャンネルの送信が行われる。
【００４４】
したがって、このＩＣ１は親機においても使用することができる。すなわち、このＩＣ１は、子機と親機とに共通に使用することができる。
【００４５】
［分周回路３５および設定回路３６の一形態］
上述の図１および図２の回路においては、ＩＣ１を子機に使用した場合であるが、受信回路１０の第１局部発振信号Ｓ３１、Ｓ３２の周波数（角周波数）は、受信信号Ｓｒの受信周波数ωｏに等しい。そして、この受信周波数ωｏは、親機の送信周波数でもある。
【００４６】
したがって、ＩＣ１を子機に使用した場合、
ＰＬＬ３１のＶＣＯ３１２の発振周波数＝親機の送信周波数ｆＢＵ
ＰＬＬ４３のＶＣＯ４３２の発振周波数＝子機の送信周波数ｆＨＳ
となり、ＩＣ１を親機に使用した場合、
ＰＬＬ３１のＶＣＯ３１２の発振周波数＝子機の送信周波数ｆＨＳ
ＰＬＬ４３のＶＣＯ４３２の発振周波数＝親機の送信周波数ｆＢＳ
となる。
【００４７】
したがって、ＩＣ１を子機１で使用する場合、あるチャンネルのとき、
ＰＬＬ３１の可変分周回路３１１の分周比＝Ｎｘ
ＰＬＬ４３の可変分周回路４３１の分周比＝Ｎｙ
であるとすれば、ＩＣ１を親機で使用する場合、同じチャンネルにおいて、
ＰＬＬ３１の可変分周回路３１１の分周比＝Ｎｙ
ＰＬＬ４３の可変分周回路４３１の分周比＝Ｎｘ
となる。
【００４８】
つまり、チャンネルごとに分周比Ｎｘ、Ｎｙを用意しておき、ＩＣ１を子機に使用する場合と、親機に使用する場合とで、可変分周回路３１１、４３１に互いに逆にセットすればよい。
【００４９】
図４に示す設定回路３６は、このような考えにより、可変分周回路３１１、４３１の分周比をセットするものである。
【００５０】
すなわち、まず、ＰＬＬ３１、４３であるが、ＰＬＬ３１においては、ＶＣＯ３１２の発振信号Ｓ３１が、可変分周回路３１１に供給されて１／Ｎ３１の周波数に分周され、この分周信号が位相比較回路３１３に供給されるとともに、分周回路３５から基準周波数の信号Ｓｘが取り出され、この信号Ｓｘが比較回路３１３に供給される。そして、この比較回路３１３のの比較出力がローパスフィルタ３１４に供給されて直流分が取り出され、この直流分がＶＣＯ３１２にその制御電圧として供給される。したがって、ＶＣＯ３１２の発振周波数は、基準信号Ｓｘの周波数のＮ３１倍となる。
【００５１】
また、同様に、ＰＬＬ４３においては、ＶＣＯ４３２の発振信号Ｓｔが、可変分周回路４３１に供給されて１／Ｎ４３の周波数に分周され、この分周信号が位相比較回路４３３に供給されるとともに、分周回路３５から基準周波数の信号Ｓｙが取り出され、この信号Ｓｙが比較回路４３３に供給される。そして、この比較回路４３３のの比較出力がローパスフィルタ４３４に供給されて直流分が取り出され、この直流分がＶＣＯ４３２にその制御電圧として供給される。したがって、ＶＣＯ４３２の発振周波数は、基準信号Ｓｙの周波数のＮ４３倍となる。
【００５２】
そして、設定回路３６であるが、この設定回路３６においては、８ビットの直列入力・並列出力のシフトレジスタ３６１が設けられ、チャンネルの設定時、このレジスタ３６１に端子Ｔ１７を通じてチャンネルデータＣＨＤＴが供給される。このチャンネルデータＣＨＤＴは、例えば図５に示すように、８ビットのシリアルデータであり、その先頭ビットｂ７（ＭＳＢ）は、常に“１”とされ、続く５ビットｂ６〜ｂ２が使用するチャンネルのチャンネル番号ＣＨＮＯを２進値により示している。そして、最後の２ビットｂ１、ｂ０が国別コードとされ、例えば図６に示すように、アメリカ、フランスおよびスペインの各国が割り当てられる。
【００５３】
そして、このレジスタ３６１に供給されたチャンネルデータＣＨＤＴが、変換回路３６２に供給され、ビットｂ６〜ｂ２の示すチャンネル番号ＣＨＮＯが、ビットｂ１、ｂ０の示す国における親機の送信周波数ｆＢＵに対応する分周比ＮＢＵのデータに変換され、この分周比ＮＢＵのデータがスイッチ回路３６４に供給される。
【００５４】
また、レジスタ３６１に供給されたチャンネルデータＣＨＤＴが、変換回路３６３に供給され、ビットｂ６〜ｂ２の示すチャンネル番号ＣＨＮＯが、ビットｂ１、ｂ０の示す国における子機の送信周波数ｆＨＳに対応する分周比ＮＨＳのデータに変換され、この分周比ＮＨＳのデータがスイッチ回路３６４に供給される。
【００５５】
さらに、例えば、このＩＣ１が子機に使用されているときには、端子Ｔ１９はプルダウンされることにより“０”レベルとされ、親機に使用されているときには、端子Ｔ１９がプルアップされることにより“１”レベルとされる。そして、この端子Ｔ１９の電圧がスイッチ回路３６４にその制御電圧として供給される。
【００５６】
こうして、端子Ｔ１９が“０”レベルのときには（ＩＣ１が子機に使用されているときには）、変換回路３６２からスイッチ回路３６４に供給された分周比ＮＢＵのデータが、可変分周回路３１１に供給されてセットされるとともに、変換回路３６２からスイッチ回路３６４に供給された分周比ＮＨＳのデータが、可変分周回路４３１に供給されてセットされる。
【００５７】
また、端子Ｔ１９が“１”レベルのときには（ＩＣ１が親機に使用されているときには）、変換回路３６２からスイッチ回路３６４に供給された分周比ＮＢＵのデータが、可変分周回路４３１に供給されてセットされるとともに、変換回路３６２からスイッチ回路３６４に供給された分周比ＮＨＳのデータが、可変分周回路３１１に供給されてセットされる。
【００５８】
したがって、可変分周回路３１１、４３１には、チャンネルデータＣＨＤＴの示す国におけるチャンネル番号に対応する分周比がセットされることになる。また、ＩＣ１が、子機に使用されているか親機に使用されているかによって、可変分周回路３１１、４３１の分周比が、互いに逆にセットされる。
【００５９】
さらに、分周回路３５においては、発振回路３０からの発振信号Ｓ３０が分周回路３５１に供給されて１／２４分周されて周波数が６００ｋＨｚの分周信号とされ、この信号が分周回路３５２に供給される。また、レジスタ３６１から国別コードのビットｂ１が取り出され、このビットｂ１が分周回路３５２に分周比の切り換え信号として供給され、分周回路３５２の分周比は、ｂ１＝“０”のときには１／５分周とされ、ｂ１＝“１”のときには１／４分周とされる。
【００６０】
したがって、分周回路３５２からは、ｂ１＝“０”のときには（国別コードｂ１、ｂ０がアメリカを示しているときには）、周波数が１２０ｋＨｚの分周信号が取り出され、ｂ１＝“１”のときには（国別コードｂ１、ｂ０がフランスあるいはスペインを示しているときには）、周波数が１５０ｋＨｚの分周信号が取り出される。
【００６１】
そして、この分周信号が、分周回路３５３に供給されて１／８分周されて周波数が１８．７５ｋＨｚあるいは１５ｋＨｚの分周信号とされ、この信号がセレクタ回路３５６に供給される。また、分周回路３５２からの分周信号が、分周回路３５４に供給され、１／６分周されて周波数が２５ｋＨｚあるいは２０ｋＨｚの分周信号とされ、この信号がセレクタ回路３５６に供給されるとともに、分周回路３５５に供給され、１／２分周されて周波数が１２．５ｋＨｚあるいは１０ｋＨｚの分周信号とされ、この信号がセレクタ回路３５６に供給される。
【００６２】
また、レジスタ３６１から国別コードｂ１、ｂ０が取り出され、このコードｂ１、ｂ０がセレクタ回路３５６にその制御信号として供給され、セレクタ回路３５６からは、国別コードｂ１、ｂ０にしたがって、周波数が１０ｋＨｚ、１２．５ｋＨｚあるいは２５ｋＨｚの分周信号Ｓｘ、Ｓｙ、すなわち、図６に示す周波数（基準周波数）の分周信号Ｓｘ、Ｓｙが取り出される。
【００６３】
ただし、このとき、レジスタ３６１からチャンネル番号ＣＨＮＯのデータｂ６〜ｂ２がデコーダ回路３５８に供給され、ＣＨＮＯ＝２あるいは５のときに“１”となり、他のときに“０”となる信号が取り出される。そして、この信号がセレクタ回路３５６にその制御信号として供給され、ｂ１＝“０”、ｂ０＝“０”のときには（国別コードがアメリカのときには）、セレクタ回路３５６からは分周信号Ｓｙとして周波数１５ｋＨｚの信号が取り出される（信号Ｓｘは１０ｋＨｚ）。
【００６４】
そして、このセレクタ回路３５６からの信号Ｓｘ、Ｓｙがスイッチ回路３５７に供給されるとともに、端子Ｔ１９の電圧がスイッチ回路３５７にその制御電圧として供給される。
【００６５】
こうして、端子Ｔ１９が“０”レベルのときには（ＩＣ１が子機に使用されているときには）、スイッチ回路３５７に供給された分周信号Ｓｘが、比較回路３１３に基準周波数の信号として供給されるとともに、スイッチ回路３５７に供給された分周信号Ｓｙが、比較回路４３３に基準周波数の信号として供給される。
【００６６】
また、端子Ｔ１９が“１”レベルのときには（ＩＣ１が親機に使用されているときには）、スイッチ回路３５７に供給された分周信号Ｓｘが、比較回路４３３に基準周波数の信号として供給されるとともに、スイッチ回路３５７に供給された分周信号Ｓｙが、比較回路３１３に基準周波数の信号として供給される。
【００６７】
したがって、比較回路３１３には、国別コードｂ１、ｂ０の示す国に対応する基準周波数の信号Ｓｘ、Ｓｙが供給される。そして、アメリカの場合で、第２チャンネルおよび第５チャンネルのときには、子機の送信周波数用の基準周波数は、１０ｋＨｚから１５ｋＨｚに変更される。
【００６８】
こうして、上述した分周回路３５および設定回路３６によれば、国およびチャンネル番号ＣＨＮＯを指定するだけで、必要とされるＰＬＬ３１、４３の基準周波数を得ることができる。しかも、アメリカのようにチャンネルによって必要とされる基準周波数が違っていても、あるいは国によって必要とされる基準周波数が違っていても、すべての国において必要とされる基準周波数の最大公約数の周波数とする必要がないので、ＰＬＬ３１、４３のロックアップ特性や、ＶＣＯ３１２、４３２から出力される発振信号Ｓ３１、ＳｔのＣ／Ｎなどが悪くなることがない。
【００６９】
さらに、国およびチャンネル番号ＣＨＮＯを１回指定するだけで、可変分周回路３１１、４３１の分周比Ｎ３１、Ｎ４３および基準周波数を設定することができ、チャンネルを変更するごとに、チャンネル番号ＣＨＮＯを実際の分周比Ｎ３１、Ｎ４３に変換したり、その変換値を２進値に変換したり、あるいは各２進値を可変分周回路３１１、４３１にそれぞれ設定する必要もない。また、ＰＬＬ３１、４３の基準周波数を設定する必要もない。したがって、システム制御用のマイクロコンピュータの負担を軽くすることができる。
【００７０】
しかも、端子Ｔ１９をプルアップあるいはプルダウンしておくだけで、ＰＬＬ３１、４３の分周比を入れ換えることができ、ＩＣ１を、子機および親機のどちらにでも使用することができる。
【００７１】
なお、上述においては、この発明をコードレス電話機およびそのＰＬＬに適用した場合であるが、他の電話機システムや送受信システムにも、この発明を適用することができる。
【００７２】
【発明の効果】
この発明によれば、グループおよびチャンネル番号を指定するだけで、必要とされるＰＬＬの基準周波数を得ることができる。しかも、チャンネルによって必要とされる基準周波数が違っていても、あるいはグループによって必要とされる基準周波数が違っていても、すべてのグループにおいて必要とされる基準周波数の最大公約数の周波数とする必要がないので、ＰＬＬのロックアップ特性や、ＶＣＯの発振信号のＣ／Ｎなどが悪くなることがない。
【００７３】
さらに、グループおよびチャンネル番号を１回指定するだけで、可変分周回路の分周比および基準周波数を設定することができ、システム制御用のマイクロコンピュータの負担を軽くすることができる。
【図面の簡単な説明】
【図１】この発明の一形態の一部を示す系統図である。
【図２】図１の続きの一形態を示す系統図である。
【図３】この発明を説明するための周波数スペクトル図である。
【図４】この発明の一形態の一部を示す系統図である。
【図５】この発明を説明するためのフォーマット図である。
【図６】この発明を説明するための図である。
【図７】この発明を説明するための表の図である。
【図８】この発明を説明するための表の図である。
【図９】この発明を説明するための表の図である。
【符号の説明】
１ １チップＩＣ
４ スピーカ（受話器用）
５ マイクロフォン（送話器用）
６ 水晶発振子
１０ 受信回路
１２、２２ 第１ミキサ回路
１４、２４ 第２ミキサ回路
１８ 復調回路
３０ 発振回路
３１、４３ ＰＬＬ
３２、３４ 移相回路
３３、３５ 分周回路
３６ 設定回路
４０ 送信回路
３１１、４３１ 可変分周回路
３１２、４３２ ＶＣＯ
３１３、４３３ 位相比較回路
３５１〜３５５ 分周回路
３５６ セレクタ回路
３５７、３６４ スイッチ回路
３５８ デコーダ回路
３６１ シフトレジスタ
３６２、３６３ 変換回路[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a PLL control circuit and a transmission / reception circuit using the same.
[0002]
[Prior art]
For example, a cordless telephone set in the United States is assigned a frequency band for 25 channels. The relationship between the channel number CHNO and the transmission frequencies (carrier frequencies) fBU and fHS of the master unit and the slave unit is shown in FIG. As shown in FIG.
[0003]
That is, the transmission frequencies fBU of all the channels of the master unit and the transmission frequencies fHS of the channels except for the second and fifth channels of the slave unit are integer multiples of 10 kHz. However, as indicated by the asterisks, the transmission frequencies fHS of the second and fifth channels of the slave unit are integer multiples of 15 kHz.
[0004]
[Problems to be solved by the invention]
A transmission signal having such a frequency is generally formed by a PLL. When a carrier signal having a frequency equal to the transmission frequencies fBS and fHS is directly formed in the PLL, a reference frequency required for the PLL is used. Is a frequency of 5 kHz, which is the greatest common divisor of 10 kHz and 15 kHz.
[0005]
However, when the reference frequency of the PLL decreases, the lock-up characteristics of the PLL and the C / N of the oscillation signal output from the VCO deteriorate.
[0006]
A frequency band for 15 channels is assigned to a cordless telephone in France, and the transmission frequency fBU of the master unit and the transmission frequency fHS of the slave unit are as shown in FIG. Therefore, the reference frequency required for the PLL is 12.5 kHz.
[0007]
Further, a cordless telephone set in Spain is assigned a frequency band of 12 channels, and the transmission frequency fBU of the parent device and the transmission frequency fHS of the child device are as shown in FIG. Therefore, the reference frequency required for the PLL is 25 kHz.
[0008]
Therefore, when the main part of the cordless telephone is formed into a one-chip IC and the IC can be commonly used in cordless telephones for the United States, France and Spain, the reference frequency of the PLL is the greatest common divisor of the above-mentioned reference frequency. The frequency is 2.5 kHz, and the characteristics are even worse.
[0009]
Further, when setting the transmission frequencies fBU and fHS, the microcomputer forms data of a dividing ratio corresponding to the channel number, converts the dividing ratio into a binary value, and converts each of the binary values into a binary value. Bits are set in each stage of the PLL variable frequency dividing circuit by serial communication or parallel communication.
[0010]
Therefore, as an example, assuming that the transmission frequency of the first channel of the base unit in the United States is 46.610 MHz, even if the reference frequency is 5 kHz, the division ratio N is

And the binary value is 14 bits long.
[0011]
That is, when setting a channel, 14-bit data is set in the variable frequency divider of the PLL of the transmitting circuit, and 14-bit data is stored in the variable frequency divider of the PLL for the local oscillation circuit of the receiving circuit. Must be set. In addition, in the case of an IC for multiple countries, it is necessary to set data for a reference frequency. For this reason, the burden on the microcomputer for system control has increased.
[0012]
The present invention is intended to solve the above problems.
[0013]
[Means for Solving the Problems]
Therefore, in the present invention,
VCO,
A variable frequency dividing circuit for dividing the oscillation signal of the VCO into a signal having a frequency of 1 / N (N is an integer of 2 or more);
A phase comparator for comparing the phase of the frequency-divided signal from the variable frequency divider with the signal of the reference frequency;
A low-pass filter for extracting a DC component from a comparison output of the phase comparison circuit,
The DC component from the low-pass filter is supplied to the VCO as its control voltage to form a PLL,
A register supplied with data specifying a group and a channel;
A frequency dividing circuit for dividing an oscillation signal of a predetermined frequency into a plurality of different frequencies,
A frequency-divided signal of a predetermined frequency among the plurality of frequencies is selectively extracted according to data specifying the group among the data supplied to the register, and the extracted frequency-divided signal is compared with the phase comparison signal. A selector circuit that supplies the circuit with a signal of the reference frequency;
A conversion circuit for converting data designating the channel among the data supplied to the register to data of the frequency division ratio N;
According to another aspect of the present invention, there is provided a PLL control circuit configured to set data of a conversion result of the conversion circuit in the variable frequency dividing circuit as data of the frequency division ratio N.
[0014]
Therefore, when data specifying a group and a channel is loaded into the register, the output frequency of the PLL automatically becomes the target frequency.
[0015]
BEST MODE FOR CARRYING OUT THE INVENTION
[One form of cordless telephone]
First, an embodiment of a receiving circuit and a transmitting circuit of a cordless telephone to which the present invention is applied will be described with reference to FIGS.
[0016]
The receiving circuit and the transmitting circuit shown in FIGS. 1 and 2 are configured so that the whole circuit can be formed into a one-chip IC, and the IC can be used for both the master unit and the slave unit. The case where the IC is used for a slave unit is shown.
[0017]
In addition, * 1 and * 2 in FIG. 1 are connected to * 1 and * 2 in FIG. 2, and a portion 1 surrounded by a chain line is formed into a one-chip IC.
[0018]
The IC 1 includes a receiving circuit 10 and a transmitting circuit 40. The receiving circuit 10 is of a double superheterodyne type and of a direct conversion type. That is, the down-channel FM signal Sr from the master unit is received by the antenna 2, and is orthogonalized through the signal line of the terminal T11 → the high-frequency amplifier 11 → the terminal T12 → the band-pass filter 3 having all the downstream channels as pass bands → the terminal T13. The conversion is supplied to the first mixer circuits 12 and 22 for the I axis and the Q axis.
[0019]
Further, an oscillation circuit 30 is provided. The oscillation circuit 30 is for generating an oscillation signal S30 having a stable reference frequency, for example, 14.4 MHz. For this reason, the crystal oscillator 6 is connected to the oscillation circuit 30 through a terminal T16. Oscillation circuit.
[0020]
Further, a frequency dividing circuit 35 and a setting circuit 36 are provided. Although the details of these circuits 35 and 36 will be described later, the oscillation signal S30 is supplied to the frequency dividing circuit 35, and the frequency is, for example, 1/1440, 1/1152, 1/960 or 1/576, that is, 10 kHz, 12 kHz. The frequency is divided into a signal Sx of a predetermined frequency of 0.5 kHz, 15 kHz or 25 kHz, and this signal Sx is supplied to the PLL 31 as a signal of the reference frequency.
[0021]
When data of the channel number CHNO is supplied from the system control microcomputer (not shown) to the setting circuit 36 through the terminal T17, data of a frequency division ratio corresponding to the channel number CHNO is formed from the data. The data of the frequency division ratio is supplied to the variable frequency dividing circuit 311 of the PLL 31 and set.
[0022]
Thus, an oscillation signal S31 having a frequency equal to the carrier frequency of the FM signal Sr is extracted from the VCO 312 of the PLL 31. In this case, since the carrier frequency of the received FM signal Sr is equal to the transmission frequency fBU of the master unit, the frequency of the oscillation signal S31 also has the value fBU.
[0023]
The signal S31 is supplied to the mixer circuit 12 as a first local oscillation signal, and is also supplied to a phase shift circuit 32 to be phase-shifted by π / 2, and the phase-shifted signal S32 is supplied to the mixer circuit 22 as a first local oscillation signal. It is supplied as an oscillation signal.
[0024]
Therefore, for simplicity, as shown in FIG. 3A, the received signal Sr has a signal component Sa in the lower sideband and a signal component Sb in the upper sideband,
ωo: carrier frequency (angular frequency) of received signal Sr
ωo = 2πfBU
ωa: angular frequency of signal component Sa. ωa <ωo
Ea: amplitude ωb of signal component Sa: angular frequency of signal component Sb. ωb> ωo
Eb: amplitude Δωa of signal component Sb = ωo−ωa
Δωb = ωb−ωo
given that,
Sr = Sa + Sb
Sa = Ea · sin ωat
Sb = Eb · sin ωbt
It becomes.
[0025]
Also,
E1: If the amplitudes of the first local oscillation signals S31 and S32 are:
S31 = E1 · sinωot
S32 = E1 · cosωot
It is.
[0026]
Therefore,
S12, S22: If the output signals of the mixer circuits 12, 22 are:

It becomes.
[0027]
In the above equation, since the intermediate frequency signals require the signal components of the angular frequencies Δωa and Δωb, these signals S12 and S22 are supplied to the low-pass filters 13 and 23, and the signal components of the angular frequencies Δωa and Δωb Extracted as intermediate frequency signals S13 and S23,
S13 = αa · cosΔωat + αb · cosΔωbt
S23 = −αa · sinΔωat + αb · sinΔωbt
It is said. In this case, as is clear from the above equation and FIG. 3A, the signals S13 and S23 are baseband signals.
[0028]
Further, these signals S13 and S23 are supplied to the second mixer circuits 14 and 24 for the I axis and the Q axis of the orthogonal transform.
[0029]
Further, the oscillation signal S30 of the oscillation circuit 30 is supplied to the frequency dividing circuit 33, and is divided into a signal S33 having a frequency several times higher than the highest audible frequency, for example, a signal S33 having a frequency of about 55 kHz and having a frequency of about 55 kHz. . Then, the signal S33 is supplied to the mixer circuit 14 as a second local oscillation signal, and is also supplied to the phase shift circuit 34 to be phase-shifted by π / 2, and the phase-shifted signal S34 is supplied to the mixer circuit 24 as the second local oscillation signal. It is supplied as an oscillation signal.
[0030]
Therefore,
S33 = E2 · sin ωst
S34 = E2 · cosωst
E2: amplitude ωs = 2πfs of second local oscillation signals S33 and S34
(Fs = about 55kHz)
And
S14, S24: Assuming that the output signals of the mixer circuits 14, 24 are:

It becomes.
[0031]
When the signals S14 and S24 are modified so that the frequency difference does not become a negative value in these signals S14 and S24,

It becomes.
[0032]
Then, these signals S14 and S24 are supplied to the adding circuit 15 and added, and the adding circuit 15 outputs

Is obtained.
[0033]
FIG. 3B shows the addition signal S15, and this signal S15 is nothing but a signal obtained by frequency-converting the original reception signal Sr into a signal of the carrier frequency (angular frequency) ωs. . That is, the signal S15 is a second intermediate frequency signal of the intermediate frequency fs.
[0034]
Then, the second intermediate frequency signal S15 is supplied to the FM demodulation circuit 18 through the bandpass filter 16 for the intermediate frequency filter and the limiter amplifier 17, and the original audio signal is demodulated. The signal is supplied to the speaker 4 for the receiver through the terminal T14.
The above is the configuration and operation of the receiving circuit 10.
[0035]
On the other hand, the transmission circuit 40 directly converts the audio signal into an FM signal of an up channel, and is provided with a PLL 43. The frequency division circuit 35 outputs a predetermined frequency of 10 kHz, 12.5 kHz, 15 kHz or 25 kHz. The signal Sy is extracted, and the signal Sy is supplied to the PLL 31 as a signal of the reference frequency. Further, data of the frequency division ratio corresponding to the channel number CHNO is extracted from the setting circuit 36, and this data is supplied to the variable frequency dividing circuit 431 of the PLL 43 and set.
[0036]
Thus, from the VCO 432 of the PLL 43, the signal St of the carrier frequency fHS of the upstream channel paired with the downstream channel received by the receiving circuit 10 is extracted.
[0037]
Also, the audio signal from the microphone 5 for the transmitter is supplied to the low-pass filter 42 through the terminal T15 and the amplifier 41 to remove unnecessary band components, and then supplied to the VCO 432 of the PLL 43 as a control signal of the oscillation frequency. .
[0038]
In this way, from the VCO 432, an FM signal St that is an up channel that is paired with the down channel received by the receiving circuit 10 and that is FM-modulated by the audio signal from the low-pass filter 42 is extracted.
[0039]
Then, the FM signal St is taken out to the terminal T18 through the drive amplifier 44 and the output amplifier 45, supplied to the antenna 2, and transmitted.
The above is the configuration and operation of the transmission circuit 40.
[0040]
In the case of a general FM receiver, the intermediate frequency is set to 10.7 MHz, so that the intermediate frequency filter is constituted by a ceramic filter and cannot be integrated into an IC.
[0041]
However, in the receiving circuit 10 described above, the first intermediate frequency signals S12 and S22 are baseband, and the second intermediate frequency fs is as low as 55 kHz, for example. And an active filter having the following. Therefore, the receiving circuit 10 can be formed into an IC except for the filter 3 and the oscillation coil (not shown) of the VCO 312. The same applies to the transmission circuit 40, which can be implemented as an IC.
[0042]
Therefore, the entirety of the receiving circuit 10 and the transmitting circuit 40 shown in FIGS. 1 and 2 can be integrated into one monolithic IC.
[0043]
In the above description, the IC1 is used for the slave unit. However, the terminals T14 and T15 are connected to the 4-wire / 2-wire conversion circuit of the master unit, and the frequency division ratios of the frequency divider circuits 311 and 431 are exchanged. Then, the above operation is performed in the parent device. Then, at this time, the reception circuit 10 performs reception of the up channel, and the transmission circuit 20 performs transmission of the down channel.
[0044]
Therefore, this IC 1 can be used in the master unit. That is, the IC 1 can be used in common for the slave unit and the master unit.
[0045]
[One form of frequency dividing circuit 35 and setting circuit 36]
In the circuits of FIGS. 1 and 2 described above, the case where IC1 is used for the slave unit, the frequency (angular frequency) of the first local oscillation signals S31 and S32 of the receiving circuit 10 is the receiving frequency of the receiving signal Sr. equal to ωo. The reception frequency ωo is also the transmission frequency of the master unit.
[0046]
Therefore, when IC1 is used for the slave unit,
Oscillation frequency of VCO 312 of PLL 31 = transmission frequency fBU of master unit
Oscillation frequency of VCO 432 of PLL 43 = transmission frequency fHS of slave unit
And when IC1 is used for the base unit,
Oscillation frequency of VCO 312 of PLL 31 = transmission frequency fHS of slave unit
Oscillation frequency of VCO 432 of PLL 43 = transmission frequency fBS of master unit
It becomes.
[0047]
Therefore, when IC1 is used in the slave 1, when a certain channel is used,
Frequency division ratio of variable frequency dividing circuit 311 of PLL 31 = Nx
Frequency dividing ratio of variable frequency dividing circuit 431 of PLL 43 = Ny
, If IC1 is used in the base unit,
Frequency division ratio of variable frequency dividing circuit 311 of PLL 31 = Ny
Frequency division ratio of variable frequency dividing circuit 431 of PLL 43 = Nx
It becomes.
[0048]
In other words, if the frequency division ratios Nx and Ny are prepared for each channel, and the IC1 is used for the slave unit and the IC is used for the master unit, the division ratios are set to the variable frequency dividing circuits 311 and 431 in the opposite manner. Good.
[0049]
The setting circuit 36 shown in FIG. 4 sets the frequency dividing ratio of the variable frequency dividing circuits 311 and 431 based on such a concept.
[0050]
That is, first, in the PLLs 31 and 43, in the PLL 31, the oscillation signal S31 of the VCO 312 is supplied to the variable frequency dividing circuit 311 and divided into a frequency of 1 / N31. , And a signal Sx of the reference frequency is extracted from the frequency dividing circuit 35, and the signal Sx is supplied to the comparing circuit 313. Then, the comparison output of the comparison circuit 313 is supplied to the low-pass filter 314 to extract a DC component, and the DC component is supplied to the VCO 312 as a control voltage. Therefore, the oscillation frequency of the VCO 312 is N31 times the frequency of the reference signal Sx.
[0051]
Similarly, in the PLL 43, the oscillation signal St of the VCO 432 is supplied to the variable frequency dividing circuit 431 and divided into a frequency of 1 / N43, and the frequency divided signal is supplied to the phase comparing circuit 433. The signal Sy of the reference frequency is extracted from the frequency dividing circuit 35, and the signal Sy is supplied to the comparing circuit 433. Then, the comparison output of the comparison circuit 433 is supplied to a low-pass filter 434 to extract a DC component, and the DC component is supplied to the VCO 432 as a control voltage. Therefore, the oscillation frequency of the VCO 432 is N43 times the frequency of the reference signal Sy.
[0052]
The setting circuit 36 is provided with an 8-bit serial input / parallel output shift register 361. When a channel is set, channel data CHDT is supplied to the register 361 through the terminal T17. You. The channel data CHDT is 8-bit serial data as shown in FIG. 5, for example, and its leading bit b7 (MSB) is always set to "1", and the subsequent 5 bits b6 to b2 use the channel of the channel. The number CHNO is indicated by a binary value. Then, the last two bits b1 and b0 are used as country codes. For example, as shown in FIG. 6, countries of the United States, France and Spain are assigned.
[0053]
Then, the channel data CHDT supplied to the register 361 is supplied to the conversion circuit 362, and the channel number CHNO indicated by the bits b6 to b2 corresponds to the transmission frequency fBU of the master unit in the country indicated by the bits b1 and b0. The data of the division ratio NBU is converted, and the data of the division ratio NBU is supplied to the switch circuit 364.
[0054]
Further, the channel data CHDT supplied to the register 361 is supplied to the conversion circuit 363, and the channel number CHNO indicated by the bits b6 to b2 is divided by the frequency corresponding to the transmission frequency fHS of the slave unit in the country indicated by the bits b1 and b0. The data is converted into the data of the ratio NHS, and the data of the frequency division ratio NHS is supplied to the switch circuit 364.
[0055]
Further, for example, when this IC1 is used for the slave unit, the terminal T19 is pulled down to the "0" level, and when used for the master unit, the terminal T19 is pulled up. 1 "level. Then, the voltage at the terminal T19 is supplied to the switch circuit 364 as the control voltage.
[0056]
Thus, when the terminal T19 is at the “0” level (when the IC1 is used in the slave unit), the data of the division ratio NBU supplied from the conversion circuit 362 to the switch circuit 364 is supplied to the variable frequency division circuit 311. The data of the frequency division ratio NHS supplied from the conversion circuit 362 to the switching circuit 364 is supplied to the variable frequency dividing circuit 431 and set.
[0057]
When the terminal T19 is at the “1” level (when IC1 is used as a master unit), the data of the division ratio NBU supplied from the conversion circuit 362 to the switch circuit 364 is supplied to the variable frequency division circuit 431. The data of the frequency division ratio NHS supplied from the conversion circuit 362 to the switching circuit 364 is supplied to the variable frequency dividing circuit 311 and set.
[0058]
Therefore, the frequency dividing ratio corresponding to the channel number in the country indicated by the channel data CHDT is set in the variable frequency dividing circuits 311 and 431. The frequency division ratios of the variable frequency dividers 311 and 431 are set to be opposite to each other depending on whether the IC 1 is used for a slave unit or a master unit.
[0059]
Further, in the frequency dividing circuit 35, the oscillation signal S30 from the oscillation circuit 30 is supplied to the frequency dividing circuit 351 and frequency-divided by 1/24 to be a frequency-divided signal having a frequency of 600 kHz. Supplied to Further, the bit b1 of the country code is extracted from the register 361, and the bit b1 is supplied to the frequency dividing circuit 352 as a signal for switching the frequency dividing ratio. The frequency dividing ratio of the frequency dividing circuit 352 is b1 = "0". In some cases, the frequency is reduced to 1/5, and when b1 = "1", the frequency is reduced to 1/4.
[0060]
Therefore, when b1 = "0" (when the country codes b1 and b0 indicate the United States), a frequency-divided signal having a frequency of 120 kHz is extracted from the frequency dividing circuit 352, and when b1 = "1". When the country codes b1 and b0 indicate France or Spain, a frequency-divided signal having a frequency of 150 kHz is extracted.
[0061]
Then, this frequency-divided signal is supplied to a frequency-dividing circuit 353 and frequency-divided by 1/8 to obtain a frequency-divided signal having a frequency of 18.75 kHz or 15 kHz. This signal is supplied to a selector circuit 356. Further, the frequency-divided signal from the frequency-divider circuit 352 is supplied to the frequency-divider circuit 354, and the frequency-divided signal is divided by １ ／ into a frequency-divided signal having a frequency of 25 kHz or 20 kHz. This signal is supplied to the selector circuit 356. At the same time, the signal is supplied to a frequency dividing circuit 355, and is divided by て into a frequency-divided signal having a frequency of 12.5 kHz or 10 kHz. This signal is supplied to a selector circuit 356.
[0062]
Further, country codes b1 and b0 are extracted from the register 361, and the codes b1 and b0 are supplied as control signals to the selector circuit 356. The selector circuit 356 outputs a frequency of 10 kHz according to the country codes b1 and b0. The frequency-divided signals Sx and Sy of 12.5 kHz or 25 kHz, that is, the frequency-divided signals Sx and Sy of the frequency (reference frequency) shown in FIG. 6 are extracted.
[0063]
However, at this time, data b6 to b2 of the channel number CHNO are supplied from the register 361 to the decoder circuit 358, and a signal which becomes "1" when CHNO = 2 or 5 and "0" at other times is extracted. . This signal is supplied to the selector circuit 356 as a control signal. When b1 = "0" and b0 = "0" (when the country code is the United States), the selector circuit 356 outputs a frequency-divided signal Sy as a frequency-divided signal Sy. A signal of 15 kHz is extracted (the signal Sx is 10 kHz).
[0064]
The signals Sx and Sy from the selector circuit 356 are supplied to the switch circuit 357, and the voltage at the terminal T19 is supplied to the switch circuit 357 as a control voltage.
[0065]
Thus, when the terminal T19 is at the “0” level (when the IC 1 is used in the slave), the frequency-divided signal Sx supplied to the switch circuit 357 is supplied to the comparison circuit 313 as a signal of the reference frequency, and The frequency-divided signal Sy supplied to the switch circuit 357 is supplied to the comparison circuit 433 as a signal of the reference frequency.
[0066]
When the terminal T19 is at the “1” level (when the IC 1 is used as a master), the frequency-divided signal Sx supplied to the switch circuit 357 is supplied to the comparison circuit 433 as a signal of the reference frequency, and , The frequency-divided signal Sy supplied to the switch circuit 357 is supplied to the comparison circuit 313 as a signal of the reference frequency.
[0067]
Therefore, the comparison circuit 313 is supplied with the signals Sx and Sy of the reference frequencies corresponding to the countries indicated by the country codes b1 and b0. Then, in the case of the United States, in the case of the second channel and the fifth channel, the reference frequency for the transmission frequency of the slave unit is changed from 10 kHz to 15 kHz.
[0068]
Thus, according to the above-described frequency dividing circuit 35 and setting circuit 36, the required reference frequencies of the PLLs 31 and 43 can be obtained only by specifying the country and the channel number CHNO. Moreover, even if the reference frequency required by each channel is different, such as in the United States, or the reference frequency required by each country is different, the greatest common divisor of the reference frequency required in all countries is Since the frequency does not need to be set, the lock-up characteristics of the PLLs 31 and 43 and the C / N of the oscillation signals S31 and St output from the VCOs 312 and 432 do not deteriorate.
[0069]
Furthermore, the frequency division ratios N31 and N43 of the variable frequency dividers 311 and 431 and the reference frequency can be set only by specifying the country and the channel number CHNO once. Each time the channel is changed, the channel number CHNO is changed. There is no need to convert to the actual frequency dividing ratios N31 and N43, convert the converted values to binary values, or set the respective binary values to the variable frequency dividing circuits 311 and 431, respectively. Further, it is not necessary to set the reference frequencies of the PLLs 31 and 43. Therefore, the burden on the microcomputer for system control can be reduced.
[0070]
In addition, the frequency division ratios of the PLLs 31 and 43 can be exchanged only by pulling up or pulling down the terminal T19, and the IC1 can be used for both the slave unit and the master unit.
[0071]
In the above description, the present invention is applied to a cordless telephone and its PLL, but the present invention can be applied to other telephone systems and transmission / reception systems.
[0072]
【The invention's effect】
According to the present invention, a required PLL reference frequency can be obtained only by specifying a group and a channel number. In addition, even if the required reference frequency for each channel is different or the required reference frequency is different for each group, the frequency must be the greatest common divisor of the required reference frequency for all groups. Therefore, the lock-up characteristics of the PLL and the C / N of the oscillation signal of the VCO do not deteriorate.
[0073]
Further, the division ratio and the reference frequency of the variable frequency dividing circuit can be set only by specifying the group and the channel number once, and the load on the microcomputer for system control can be reduced.
[Brief description of the drawings]
FIG. 1 is a system diagram showing a part of one embodiment of the present invention.
FIG. 2 is a system diagram showing an embodiment subsequent to FIG. 1;
FIG. 3 is a frequency spectrum diagram for explaining the present invention.
FIG. 4 is a system diagram showing a part of one embodiment of the present invention.
FIG. 5 is a format diagram for explaining the present invention.
FIG. 6 is a diagram for explaining the present invention.
FIG. 7 is a table for explaining the present invention.
FIG. 8 is a table for explaining the present invention.
FIG. 9 is a table illustrating the present invention.
[Explanation of symbols]
11 One-chip IC
4 speakers (for handset)
5 Microphone (for transmitter)
6 Crystal oscillator 10 Receiving circuits 12, 22 First mixer circuits 14, 24 Second mixer circuit 18 Demodulation circuit 30 Oscillation circuits 31, 43 PLL
32, 34 phase shift circuits 33, 35 frequency dividing circuit 36 setting circuit 40 transmitting circuits 311, 431 variable frequency dividing circuits 312, 432 VCO
313, 433 Phase comparator circuits 351-355 Divider circuit 356 Selector circuit 357, 364 Switch circuit 358 Decoder circuit 361 Shift register 362, 363 Conversion circuit

Claims (1)

VCO,
A variable frequency dividing circuit for dividing the oscillation signal of the VCO into a signal having a frequency of 1 / N (N is an integer of 2 or more);
A phase comparator for comparing the phase of the frequency-divided signal from the variable frequency divider with the signal of the reference frequency;
A low-pass filter for extracting a DC component from a comparison output of the phase comparison circuit,
The DC component from the low-pass filter is supplied to the VCO as its control voltage to form a PLL,
A register supplied with data specifying a group and a channel;
A frequency dividing circuit for dividing an oscillation signal of a predetermined frequency into a plurality of different frequencies,
A selector circuit to which the frequency-divided signal divided into the plurality of frequencies is supplied,
A conversion circuit for converting data designating the channel among the data supplied to the register into data of the frequency division ratio N;
And a decoder circuit for decoding data specifying the channel among the data supplied to the register,
The conversion result data of the conversion circuit is set as the data of the frequency division ratio N in the variable frequency dividing circuit,
The above selector circuit,
Data specifying the group among the data supplied to the register;
According to the output signal of the decoder circuit, a frequency-divided signal of a predetermined frequency among the plurality of frequencies is selectively extracted, and the extracted frequency-divided signal is sent to the phase comparison circuit as a signal of the reference frequency. A PLL control circuit to be supplied.

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