JP3591530B2 - Semiconductor integrated circuit - Google Patents

Description

【０００７】
ただし、ＷはＭＯＳトランジスタのチャネル幅、Ｉ_０、Ｗ_０はＶ_Ｔを定義する際の電流値およびチャネル幅、Ｓはテーリング係数（Ｖ_ＧＳ−ｌｏｇ Ｉ_ＤＳ特性の傾きの逆数）である。したがって、Ｖ_ＧＳ＝０でもサブスレッショルド電流
【０００８】
【数２】

【０００９】
が流れる。図６のＣＭＯＳインバータでオフ状態のトランジスタはＶ_ＧＳ＝０であるから、非動作時において高電源電圧Ｖ_ＣＣから接地電位である低電源電圧Ｖ_ＳＳに向かって上記の電流Ｉ_Ｌが流れることになる。
【００１０】
このサブスレッショルド電流は、図７に示すように、しきい電圧をＶ_ＴからＶ_Ｔ’に低下させると、Ｉ_ＬからＩ_Ｌ’に指数関数的に大きくなる。
【００１１】
数２の上式から明らかなように、サブスレッショルド電流を低減するためには、Ｖ_Ｔを大きくするかＳを小さくすればよい。しかし、前者は実効ゲート電圧の低下による速度の低下を招く。特に、耐圧の点から微細化とともに動作電圧を低くしていくと、速度低下は顕著になり、微細化の利点を生かせなくなるので好ましくない。また後者は、室温動作を前提とする限り、次の理由により困難である。
【００１２】
テーリング係数Ｓは、ゲート絶縁膜の容量Ｃ_ＯＸとゲート下の空乏層の容量Ｃ_Ｄにより、次のように表される。
【００１３】
【数３】

【００１４】
ここで、ｋはボルツマン定数、Ｔは絶対温度、ｑは素電荷である。上式から明らかなように、Ｃ_ＯＸおよびＣ_Ｄの如何にかからわずＳ≧ｋＴ ｌｎ １０／ｑであり、室温では６０ｍＶ以下にすることは困難である。
【００１５】
以上述べた現象のために、多数のＭＯＳトランジスタで構成された半導体集積回路の実質的な直流電流は著しく増大してしまう。特に高温動作時には、Ｖ_Ｔが低くＳが大きくなるため、この問題はさらに深刻になる。低電力化が重要である今後のコンピュータ等のダウンサイジング時代においては、このサブスレッショルド電流の増大は本質的な問題である。
【００１６】
この問題を、代表的な半導体集積回路であるメモリを用いてさらに説明する。メモリは図８に示すように、メモリアレーＭＡ内の任意のメモリセルＭＣを選択するために、行線（ワード線Ｗ）を選択・駆動するためのＸデコーダ（ＸＤＥＣ）とワードドライバ（ＷＤ）ならびに列線（データ線Ｄ）の信号を増幅するセンスアンプ（ＳＡ）とセンスアンプを駆動するセンスアンプ駆動回路（ＳＡＤ）および列線を選択するＹデコーダ（ＹＤＥＣ）から構成される。さらにこれらの回路を制御するための周辺回路（ＰＲ）が内蔵されている。これらの回路の主要部は、動作時や待機時あるいは電池バックアップ時の低消費電力化のために、上述のＣＭＯＳ論理回路を基本にした回路構成になっている。しかし、トランジスタのしきい値電圧Ｖ_Ｔ（以下、簡単のためにＰＭＯＳトランジスタとＮＭＯＳトランジスタの絶対値は等しく、Ｖ_Ｔと仮定する。）が低下してくると、上述の理由で貫通電流が激増してくる。特にデコーダとドライバあるいは周辺回路部でそれが顕著になる。これらを構成する回路数が圧倒的に多く、しかも特殊な機能をもつためである。
【００１７】
例えば、デコーダやドライバについてみると、アドレス信号によって多数の同じ形式の回路の中から少数の特定の回路を選択し駆動する。Ｖ_Ｔが十分大きければ、多数の非選択回路は完全にカットして、すなわち貫通電流を実質的に零にしたまま、この選択・駆動がなされる。一般にメモリの記憶容量が増加すると、このデコーダやドライバの数は増えるが、非選択回路に貫通電流が流れない限り、記憶容量が増大しても全体の電流が増えることはない。しかし、これが可能なのはＶ_Ｔが大きい場合だけで、上述のように低くなると貫通電流は激増する。同様にチップ全体が非選択（待機状態）の場合、従来はチップ内のほとんどの回路をオフにして、電源電流を極力小さくできていたが、もはやこれは不可能となる。この問題はメモリに限らず、ＣＭＯＳ論理回路を基本にした全ての半導体集積回路で共通である。
【００１８】
【発明が解決しようとする課題】
本発明の目的は、ＭＯＳトランジスタを微細化しても高速・低電力の半導体装置を提供すること、特にメモリあるいはメモリを内蔵する半導体装置において問題となるワードドライバ，デコーダ，センスアンプ駆動回路などの貫通電流を低減することにある。
【００１９】
【課題を解決するための手段】
上記目的を達成するために、多数の同種の回路から構成されており、動作時は少数の回路だけが選択的に動作し、残りは非選択状態を保つような半導体集積回路において、上記多数の回路を複数のブロックに分け、各ブロックに対応して給電線を設け、この給電線をスイッチを介して他の給電線に接続し、そのスイッチに選択機能をもたせる。その選択機能は、アドレス信号、活性時と待機時などの動作モードを指定する信号あるいは活性時間帯内でのある特定時間帯を指定する信号、もしくはそれらの組み合わせ信号により実現される。
【００２０】
トランジスタのしきい値電圧が低くても、非選択回路に流れる貫通電流を最小化できる。
【００２１】
【発明の実施の形態】
まず、本発明をダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）のワードドライバ（図８中ＷＤ）に適用した例を図１に示す。ワード線が選択された後の状態を例にとると、従来の回路（ａ）では、Ｖ_Ｔが十分高くありさえすれば、すべてのＣＭＯＳドライバには貫通電流が流れない。しかし、Ｖ_Ｔが低くなると、ワードドライバに貫通電流が流れるようになり、大容量化（ｍ・ｎ大）と共にこの大きさは無視できなくなる。この貫通電流の合計Ｉ_Ａは、
【００２２】
【数４】

【００２３】
と表せる。ここで、Ｖ_Ｔは図２に示すように電流値Ｉ_０で定義したしきい値電圧、Ｓはテーリング係数である。ワードドライバ電源Ｖ_ＣＨは、外部電源をチップ内部で昇圧して供給されるので、電流駆動能力には限界があり、Ｉ_Ａが大きくなると処理できなくなる。
【００２４】
これに対して、本発明の階層型給電線方式（ｂ）の特徴は、次の二点である。
▲１▼ドライバをブロックに分けた階層型電源線：ｎ個のワードドライバからなるブロックをｍ個設け、各ブロックの給電線Ｐ_１〜Ｐ_ｍを、ブロック選択トランジスタＱ_１〜Ｑ_ｍを介して、給電線Ｐに接続する。さらに、Ｐを動作モードと待機モードを選択するトランジスタＱを介して、ワード電圧Ｖ_ＣＨの給電線に接続する。▲２▼階層的なゲート幅の設定：ブロック選択トランジスタのゲート幅（ａ・Ｗ）を、ブロック内のワードドライバトランジスタのゲート幅の合計（ｎ・Ｗ）よりも十分小さく選んでおく（ａ≪ｎ）。また、Ｑのゲート幅（ｂ・Ｗ）を、全ブロックトランジスタのゲート幅の合計（ｍ・ａ・Ｗ）よりも十分小さく選んでおく（ｂ≪ｍ・ａ）。
【００２５】
動作時には、ＱとＱ_１をオンにして、選択ワードドライバ（＃１）を含むブロック（Ｂ_１）に対応した給電線（Ｐ_１）にＶ_ＣＨを供給する。ここで、すべてのトランジスタのＶ_Ｔは、同じ低い値と仮定すると、この構成により、非選択ブロック（Ｂ_２〜Ｂ_ｍ）のそれぞれ全体の貫通電流は、対応したブロック選択トランジスタ（Ｑ_２〜Ｑ_ｍ）１個のサブスレッショルド電流に等しくなる。なぜなら、サブスレッショルド電流はトランジスタのゲート幅に比例するから、仮にｎ・ｉの電流が流れようとしても、結局は全体の貫通電流は、ブロック選択トランジスタのサブスレッショルド電流（ａ・ｉ）に制限されるためである。そのとき、非選択ブロックの給電線Ｐ_２〜Ｐ_ｍの電圧はほぼ待機時のままΔＶだけ下がっている。なぜなら、Ｐ_２〜Ｐ_ｍを充電するＱ_２〜Ｑ_ｍのサブスレッショルド電流は比較的小さいためである。したがって、全貫通電流Ｉ_Ａは、表１に示すようにほぼ（ｎ＋ｍ・ａ）ｉとなる。Ｉ_Ａを小さくするためには、ｎと（ｍ・ａ）を同程度の値に設定するのがよい。ここで、ａを４程度にしておけば、直列トランジスタ（Ｑ，Ｑ_１）の速度並びにチップ面積に与える影響は小さくできる。
【００２６】
待機時には、Ｑ，Ｑ_１〜Ｑ_ｍをすべてほとんどオフの状態にする。全体の貫通電流Ｉ_ＳはＱのサブスレッショルド電流と等しくなり、従来に比べａ／ｍ・ｎだけ小さくできる。ブロックの給電線の電圧は、ｍ・ｎ・Ｗとａ・Ｗの比とテーリング係数によって定まるΔＶだけＶ_ＣＨから下がる。
【００２７】
【表１】

【００２８】
図３は、動作波形の模式図である。待機時（Φ，Φ_１〜Φ_ｍ：Ｖ_ＣＨ）には、Ｑ及びＱ_１〜Ｑ_ｍがほとんどオフになっているので、ＰはＶ_ＣＨよりも低い電圧Ｖ_ＣＨ−ΔＶ’になっており、Ｐ_１〜Ｐ_ｍはそれよりもさらに低い電圧になっている。すべてのワード線は、Ｐ_１〜Ｐ_ｍの電圧と無関係にＶ_ＳＳに固定されている。外部クロック信号／ＲＡＳ（ここで“／”はバー信号を示す）がオンになると、まずΦでＱがオンになり、Ｐの寄生容量Ｃをｔ_１時間充電しＶ_ＣＨにする。次に、Φ_１でＱ_１がオンになり、Ｐ_１の寄生容量Ｃ_１をｔ_２時間充電しＶ_ＣＨにする。このとき、Ｑ_２〜Ｑ_ｍはほとんどオフのままである。その後、Ｘデコーダ出力信号Ｘ_１によりワードドライバ＃１が選択され、ワード線が駆動される。／ＲＡＳがオフになると、Ｑ及びＱ_１はオフになる。Ｐ，Ｐ_１は、前述した機構により長時間が経過すると、それぞれＶ_ＣＨ−ΔＶ’，Ｖ_ＣＨ−ΔＶとなる。ここで、アクセス時間を損なうことなく、給電線（Ｐ，Ｐ_１）をＶ_ＣＨに充電できる。なぜなら、Ｃが大きくてもΔＶ’は数百ｍＶ程度と小さく、しかも／ＲＡＳがオンした直後からＰの充電時間（ｔ_１）を十分とれるからである。また、ブロックに分割されているのでＣ_１が比較的小さいため、Ｐ_１の充電時間（ｔ_２）は短くできるからである。
【００２９】
デコーダにも階層型給電線を適用することにより、貫通電流を大幅に低減できる。
【００３０】
図４，図５に、センスアンプ駆動回路（図８中ＳＡＤ）に適用した階層型給電線方式ならびに、１個のトランジスタと１個のキャパシタから成るメモリセルによるメモリアレーの要部を示す。よく知られたＶ_ＣＣ／２プリチャージ方式を用いているため、このセンスアンプ駆動回路はＶ_ＣＣ／２を中心に動作を行う。このため、Ｖ_ＣＣとＶ_ＳＳの両方に階層型給電線を用いていることが特徴である。ここでＰＭＯＳトランジスタＱ_ＰとＮＭＯＳトランジスタＱ_Ｎのコンダクタンスが等しいとする。サブアレー内のＣＭＯＳセンスアンプ（ＳＡ）群は対応するセンスアンプ駆動回路で選択的に駆動されるが、この時給電線Ｖ_ＣＣ，Ｖ_ＳＳに流れる電流Ｉ_Ａ’は、多数の非選択駆動回路の貫通電流で支配される。例えば、図中のトランジスタＱ_Ｐ，Ｑ_ＮのゲートをそれぞれＶ_ＣＣ，０にして非選択状態にしても、センスアンプ駆動線ＣＰ，ＣＮがＶ_ＣＣ／２なので、サブスレッショルド電流がＰ’_１からＰ’’_１へ流れる。これを阻止するためには、両側に適用することが不可欠である。もし、前述したようにＶ_ＣＣだけに階層型給電線を適用すると、Ｖ_ＣＣ／２から新たにＱ_Ｎのサブスレッショルド電流がＰ’’_１へ流れるようになり、Ｖ_ＣＣ／２のレベル低下を招く。なぜなら、チップに内蔵されたＶ_ＣＣ／２の供給回路の電流駆動能力は小さいためである。
【００３１】
周辺回路（図８中ＰＲ）部には上述した貫通電流が流れないと仮定し、ワードドライバ，デコーダならびにセンスアンプ駆動回路に本発明を適用した効果を、図９に示す。例題として１６ギガビットＤＲＡＭをとりあげた。そこで用いたパラメータは、ゲート幅５μｍで電流１０ｎＡが流れる電圧で定義したしきい値電圧Ｖ_Ｔが−０．１２Ｖ，テーリング係数Ｓが９７ｍＶ／ｄｅｃ．，接合温度Ｔが７５℃，実効ゲート長Ｌ_ｅｆｆが０．１５μｍ，ゲート酸化膜厚Ｔ_ＯＸが４ｎｍ，ワード電圧Ｖ_ＣＨが１．７５Ｖ，電源電圧Ｖ_ＣＣが１Ｖ，サイクル時間が１８０ｎｓ，リフレッシュサイクル数が１２８ｋ，チップサイズが２３ｍｍ×４５ｍｍ，１サイクルで充放電するデータ線の総容量が１７ｎＦである。本発明により、動作電流が従来の約１．０５Ａから約１０分の１の１０９ｍＡに低減できる。これは、貫通電流が従来の約０．９７Ａから約３０分の１の３４ｍＡに著しく低減できるためである。
【００３２】
以上本発明を、ワードドライバやセンスアンプ駆動回路に適用した実施例を示しながら説明してきたが、本発明の趣旨を逸脱しないかぎり、これまでに述べた実施例に限定されるものではない。以下に本発明の変形例を示す。
【００３３】
図１０に、デコーダに適用した階層構成電源線方式の例を示す。ＮＡＮＤ回路とインバータのＣＭＯＳ論理回路２段で構成されたＡＮＤ回路で構成した例で、センスアンプ駆動回路のようにＶ_ＣＣ／２を中心に動作を行う回路でなくても、Ｖ_ＣＣとＶ_ＳＳの両側に階層型給電線を用いることが特徴である。ＮＡＮＤ回路は、待機時ではすべてＶ_ＣＣを出力し、動作時に少数が０Ｖを出力する。貫通電流はＶ_ＳＳ側のＮＭＯＳトランジスタで定まるので、Ｖ_ＳＳ側に階層型給電線を用いる。反対に、インバータは、待機時ではすべて０Ｖを出力し、動作時に少数がＶ_ＣＣを出力する。貫通電流はＰＭＯＳトランジスタで定まるので、Ｖ_ＣＣ側に階層型給電線を用いる。
【００３４】
待機時に同じ電圧を出力し、動作時に少数が動作する回路群であれば、本発明を適用できる。そのとき、全ての回路が同一のトランジスタサイズである必要はなく、構成が異なっていてもよい。
【００３５】
図１１は、本発明をワードドライバに適用した別の実施例で、２メガ個のワードドライバの内１６個が同時に動作する場合の例を示している。図１に示した実施例での給電線を複数に分割しても受けた例である。５１２個のワードドライバでブロックを構成し、５１２個のブロック（Ｂ_１，１〜Ｂ_{１，２５６}，Ｂ_２，１〜Ｂ_{２，２５６}）からなる８個のセクタ（Ｓ_１〜Ｓ_８）を設けている。各セクタ内で、２個のブロック（例えばＢ_１，１とＢ_２，１）が給電線（例えばＰ_１）を共有している。給電線Ｐ_１〜Ｐ_２５６を、ブロック選択トランジスタＱ_１〜Ｑ_２５６を介して、１２８本ずつ給電線Ｐ_Ｌ，Ｐ_Ｒに接続する。給電線Ｐ_Ｌ，Ｐ_Ｒは８個のセクタに共通である。さらに、Ｐ_Ｌ，Ｐ_ＲをトランジスタＱ_Ｌ，Ｑ_Ｒを介して、Ｖ_ＣＨの給電線に接続する。Ｑ_１〜Ｑ_２５６のゲート幅を、２個のブロック内のワードドライバ、すなわち１キロ個のワードドライバのトランジスタのゲート幅の合計よりも十分小さく選んでおく。また、Ｑ_Ｌ，Ｑ_Ｒのゲート幅を、給電線Ｐ_Ｌ，Ｐ_Ｒにそれぞれ接続されているブロック選択トランジスタ、すなわち（８×１２８）個のブロック選択トランジスタのゲート幅の合計よりも十分小さく選んでおく。動作時には、８個のセクタは同じ動作をする。例えば、Ｑ_Ｌ，Ｑ_Ｒと各セクタ内のＱ_１をオンにして、選択ワードドライバ（＃１）を含む２個のブロック（Ｂ_１，１とＢ_２，１）にＶ_ＣＨを供給する。貫通電流は、図１に示した実施例でｍを２５６，ｎを４キロとしたときと同じになる。このように、複数の回路が同時に動作する場合、複数のブロックを同時に選択すればよい。また、スイッチとして動作するトランジスタを複数に分割して配置することにより、給電線を短くして配線抵抗の影響を軽減でき、選択ブロックの給電線（Ｐ_１）を短時間で充電できる。
【００３６】
図１２に本発明をＮＭＯＳドライバに適用した実施例を示す。トランジスタのドレイン側に階層型給電線を用いているのが特徴である。各ドライバは２個のＮＭＯＳトランジスタで構成されたプッシュ・プル回路である。非選択のドライバは０Ｖを出力し、選択されたドライバはＶ_ＣＣ−Ｖ_Ｔを出力する。トランジスタのドレイン側、すなわちＶ_ＣＣ側に階層型給電線を用いることにより、非選択のドライバの出力を変化させることなく、図１に示した実施例と同様に貫通電流を低減できる。例えば、図１２に示すようにブロック選択トランジスタＱ_２〜Ｑ_ｍがオフのとき、サブスレッショルド電流に対するドレイン電圧の影響が小さくても、Ｐ_２〜Ｐ_ｍの電圧が大きく低下して、ワードドライバトランジスタに電流が流れなくなる。このように、本発明はＣＭＯＳ以外の論理回路にも適用できる。
【００３７】
以上の説明では、トランジスタのサブストレートの接続に触れなかったが、いずれの実施例でも、電源に接続するのが望ましい。その方が、ドレインを接続する給電線にサブストレートも接続するよりも、給電線の充電に要する電荷が小さく充電時間が短くなる。例えば、図１に示した実施例では、ＰＭＯＳトランジスタのサブストレートを全てＶ_ＣＨに接続することにより、前述のように非選択ブロックの給電線はＶ_ＣＨからΔＶだけ低下したときに、基板バイアス効果により非選択ブロック内のＰＭＯＳトランジスタのしきい値電圧が高くなる。ソースがゲートよりも低い電圧になる上に、しきい値電圧が高くなることによって、サブストレートがドレインと同じ電圧の場合に比べ、小さなΔＶで同じ電流低減効果が得られる。
【００３８】
トランジスタのしきい値電圧は全て同じとして説明したが、スイッチとして用いるトランジスタのしきい値電圧を他のトランジスタよりも高くすることにより、貫通電流をさらに低減できる。例えば、図１のＱ及びＱ_１〜Ｑ_ｍのしきい値電圧をワードドライバ内のトランジスタよりも高くし、ａ及びｂを大きく選ぶことにより、スイッチのオン抵抗による動作速度の劣化は防止しながら、貫通電流をさらに低減できる。オフでのサブスレッショルド電流には指数関数的に影響するのにたいし、オン抵抗には１次関数でしか影響しないためである。ゲート幅に伴いゲート容量が大きくなっても、図３での充電時間ｔ_１，ｔ_２が確保できれば、動作速度の点で問題ない。また、レイアウト面積の点でも、比較的個数が少ないため問題ない。場合によっては、Ｑだけにしきい値電圧の高いトランジスタを用いても、待機電流の低減に有効である。
【００３９】
図３に示したタイミング図では、／ＲＡＳが０Ｖとなっている活性期間中は、Φ及びΦ_１を下げたままにして、Ｑ及びＱ_１をオンに保っていた。これは、／ＲＡＳにより発生される活性時と待機時の動作モードを指定する信号によりΦを制御し、その信号とアドレス信号との組み合わせ信号によりΦ_１を制御することにより実現される。さらに、／ＲＡＳの立ち下がりからワード線の駆動が終了するまでの期間を指定する信号を用いて、ワード線駆動後はΦ及びΦ_１をＶ_ＣＨにしてＱ及びＱ_１をオフにすることも可能である。これによりワード線駆動後の貫通電流を、活性時であっても待機電流Ｉ_Ｓと同程度に低減できる。この効果は、／ＲＡＳが０Ｖとなっている活性期間が長いほど大きい。ただし、この場合、メモリセルの再書込みのために、／ＲＡＳの立上りから一定期間、Φ及びΦ_１を下げてＱ及びＱ_１をオンにする必要がある。例えば図１０に示したデコーダに適用した実施例についても、同様に出力確定後の貫通電流をさらに低減可能である。
【００４０】
本発明は、ＤＲＡＭだけでなく、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）やリード・オンリー・メモリ（ＲＯＭ）などのメモリおよびメモリ内蔵論理ＬＳＩにも適用できる。本発明は、しきい値電圧が小さくなるほど効果が大きく、動作電流において貫通電流が支配的となってくるしきい値電圧０．２Ｖ程度以下のＬＳＩでは、効果が著しい。動作電圧２Ｖ程度以下では動作速度の点からその程度のしきい値電圧が必要になり、あるいはゲート長０．２μｍ程度以下ではスケーリング則によりそのようなしきい値電圧となるので、特に効果が大きい。
【００４１】
【発明の効果】
以上に述べた実施例で明らかなように、本発明により、動作速度を損なうことなく貫通電流を低減でき、低消費電力で高速動作を行う半導体装置を実現できる。
【図面の簡単な説明】
【図１】ワードドライバに適用した実施例を示す図である。
【図２】ワードドライバのＰＭＯＳトランジスタの動作点を示す図である。
【図３】図１に示した実施例の動作タイミング図である。
【図４】センスアンプ駆動回路に適用した実施例を示す図である。
【図５】メモリアレー要部の構成例を示す図である。
【図６】従来のＣＭＯＳインバータの回路図である。
【図７】トランジスタのサブスレッショルド特性を示す図である。
【図８】メモリのブロック図である。
【図９】本発明の効果を示す図である。
【図１０】デコーダに適用した実施例である。
【図１１】ワードドライバに適用した別の実施例である。
【図１２】ＮＭＯＳドライバに適用した実施例を示す図である。
【符号の説明】
ＷＤ…ワードドライバ、Ｗ…ワード線、ＸＤＥＣ…Ｘデコーダ、Ｄ…データ線、ＳＡ…センスアンプ、ＹＤＥＣ…Ｙデコーダ、ＳＡＤ…センスアンプ駆動回路、ＣＮ，ＣＰ…センスアンプ駆動線、ＭＣ…メモリセル、ＭＡ…メモリアレー、ＰＲ…周辺回路、Ｖ_ＣＨ…ワード電圧、Ｖ_ＣＣ…電源電圧、Ｖ_ＳＳ…接地電圧（０Ｖ）、ｍ，ｍ’…ブロック数、ｎ…ブロック内の回路数、Ｂ_１〜Ｂ_ｍ，Ｂ’_１’〜Ｂ’_ｍ’…ブロック、Ｐ_１〜Ｐ_ｍ，Ｐ’_１’〜Ｐ’_ｍ’，Ｐ”_１’〜Ｐ”_ｍ’…ブロックの給電線、Ｑ_１〜Ｑ_ｍ，Ｑ’_１’〜Ｑ’_ｍ’，Ｑ”_１’〜Ｑ”_ｍ’…ブロック選択トランジスタ、Ｐ，Ｐ’，Ｐ”…第２の給電線、Ｑ，Ｑ’，Ｑ”…動作モードと待機モードを選択するトランジスタ。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor integrated circuit composed of fine MOS transistors, and more particularly to a circuit suitable for high-speed and low-power operation.
[0002]
[Prior art]
1989 International Symposium on VLSI Technology, Systems and Applications, Proceedings of Technical Papers (May 1989), p. 188 to p. 192 As described in of Technical Papers, pp. 188-192 (May 1989), the breakdown voltage of a MOS transistor is reduced as the transistor is miniaturized, so that the operating voltage must be reduced.
[0003]
In this case, in order to maintain the high-speed operation, the threshold voltage (V _T ) of the MOS transistor needs to be reduced in accordance with the decrease in the operating voltage. This operating speed, the effective gate voltage of the MOS transistor, that is, ruled by a value obtained by subtracting the V _T from the operating voltage is because fast as this value is larger. However, when the V _T below about 0.4V, as described below, by the sub-threshold characteristics of the MOS transistor (tailing characteristics), a phenomenon that transistor completely no longer able longer to turn off the DC current to flow Occurs.
[0004]
The conventional CMOS inverter shown in FIG. 6 will be described. Ideally, when the input signal IN is at a low level (= V _SS ), the N-channel MOS transistor _MN is off, and when the input signal IN is at a high level (= V _CC ), the P-channel MOS transistor _MP is off. In any case, no current flows. However, when the V _T of the MOS transistor is lowered, it becomes impossible to ignore the subthreshold characteristic.
[0005]
As shown in FIG. 7, the drain current I _DS in the subthreshold region is proportional to an exponential function of the gate-source voltage V _GS, it is expressed by the following equation.
[0006]
(Equation 1)

[0007]
However, W is the channel width of the MOS _transistor, I _{0, W} 0 is the current value and the channel width in defining the _{V T,} S is the tailing factor _(inverse of the slope of V GS -log I _DS characteristics). Therefore, even if V _GS = 0, the sub-threshold current
(Equation 2)

[0009]
Flows. Since the transistor in the off state in the CMOS inverter of Figure 6 is V _{GS = 0,} that at the time of non-operation is a ground potential from the high supply voltage V _CC toward the low supply voltage V _SS through the above current I _L Become.
[0010]
The subthreshold current, as shown in FIG. 7, _'Lowering the, I _L from I _L' V _T the threshold voltage from V _T exponentially increases in the.
[0011]
As is evident from the number 2 in the above equation, in order to reduce the subthreshold current can be reduced or S to increase the V _T. However, the former causes a reduction in speed due to a reduction in the effective gate voltage. In particular, if the operating voltage is lowered along with the miniaturization in view of the withstand voltage, the speed drop becomes remarkable, and the advantage of the miniaturization cannot be utilized, which is not preferable. The latter is difficult for the following reasons as long as it is operated at room temperature.
[0012]
Tailing factor S is the capacitance C _D of the depletion layer capacitance C _OX and under the gate of the gate insulating film is represented as follows.
[0013]
(Equation 3)

[0014]
Here, k is Boltzmann's constant, T is absolute temperature, and q is elementary charge. As apparent from the above _equation, a _{C OX} and _{C D} Notwithstanding the how the S ≧ kT ln 10 / q, it is difficult to below 60mV at room temperature.
[0015]
Due to the phenomena described above, the substantial DC current of a semiconductor integrated circuit composed of a large number of MOS transistors significantly increases. In particular, at the time of high-temperature operation, since _VT is low and S is large, this problem becomes more serious. In the future downsizing era of computers and the like where low power consumption is important, this increase in subthreshold current is an essential problem.
[0016]
This problem will be further described using a memory which is a typical semiconductor integrated circuit. As shown in FIG. 8, the memory has an X decoder (XDEC) and a word driver (WD) for selecting and driving a row line (word line W) in order to select an arbitrary memory cell MC in the memory array MA. Further, it comprises a sense amplifier (SA) for amplifying a signal on a column line (data line D), a sense amplifier driving circuit (SAD) for driving the sense amplifier, and a Y decoder (YDEC) for selecting a column line. Further, a peripheral circuit (PR) for controlling these circuits is built in. The main parts of these circuits have a circuit configuration based on the above-described CMOS logic circuit in order to reduce power consumption during operation, standby, or battery backup. However, when the threshold voltage V _{T of the} transistor (hereinafter, for simplicity, it is assumed that the absolute values of the PMOS transistor and the NMOS transistor are equal and V _T ), the through current increases sharply for the above-described reason. Will come. This is particularly noticeable in the decoder and driver or peripheral circuit section. This is because the number of circuits constituting these is overwhelmingly large and has special functions.
[0017]
For example, in the case of a decoder or a driver, a small number of specific circuits are selected from a large number of circuits of the same type and driven by an address signal. If V _T is sufficiently large, the number of non-selected circuit completely cut, i.e. while substantially zero through current, the selection and driving is performed. In general, as the storage capacity of a memory increases, the number of decoders and drivers increases, but the entire current does not increase even if the storage capacity increases unless a through current flows through a non-selected circuit. However, this is only possible when _VT is large, and as described above, the through current increases drastically. Similarly, when the entire chip is not selected (standby state), conventionally, most of the circuits in the chip were turned off to minimize the power supply current, but this is no longer possible. This problem is not limited to memories, but is common to all semiconductor integrated circuits based on CMOS logic circuits.
[0018]
[Problems to be solved by the invention]
It is an object of the present invention to provide a high-speed and low-power semiconductor device even when a MOS transistor is miniaturized, and particularly to penetrate a word driver, a decoder, a sense amplifier driving circuit, etc. which is a problem in a memory or a semiconductor device having a built-in memory. The purpose is to reduce the current.
[0019]
[Means for Solving the Problems]
In order to achieve the above-mentioned object, in a semiconductor integrated circuit which is composed of a large number of circuits of the same kind, only a small number of circuits selectively operate at the time of operation, and the rest keeps a non-selected state, The circuit is divided into a plurality of blocks, a power supply line is provided for each block, and this power supply line is connected to another power supply line via a switch, and the switch has a selection function. The selection function is realized by an address signal, a signal designating an operation mode such as activation and standby, a signal designating a specific time zone within the activation time zone, or a combination thereof.
[0020]
Even when the threshold voltage of the transistor is low, the through current flowing through the non-selection circuit can be minimized.
[0021]
BEST MODE FOR CARRYING OUT THE INVENTION
First, FIG. 1 shows an example in which the present invention is applied to a word driver (WD in FIG. 8) of a dynamic random access memory (DRAM). Taking the state after the word line is selected as an example, in the conventional circuit (a), as long as _VT is sufficiently high, no through current flows through all the CMOS drivers. However, when the _VT is lowered, a through current flows through the word driver, and this size cannot be ignored with the increase in capacity (m · n). Total _{I A} of the through current,
[0022]
(Equation 4)

[0023]
Can be expressed as Here, V _T is the threshold voltage defined by the current value I ₀ as shown in FIG. 2, S is a tailing coefficient. Word driver power supply V _CH Since supplied by boosting the external power supply inside the chip, the current driving capability is limited, it can not be processed and I _A increases.
[0024]
On the other hand, the feature of the hierarchical feeder system (b) of the present invention is the following two points.
{Circle around (1)} Hierarchical power supply lines in which drivers are divided into blocks: m blocks composed of n word drivers are provided, and power supply lines P _{1 to} P _m of each block are connected via block selection transistors Q _{1 to} Q _m. , To the power supply line P. Furthermore, through the transistor Q to select the standby mode and operation mode P, and connected to the feed line of the word voltage V _CH. {Circle around (2)} Hierarchical gate width setting: The gate width (a · W) of the block selection transistor is selected to be sufficiently smaller than the total (n · W) of the gate widths of the word driver transistors in the block (a≪). n). Further, the gate width (b · W) of Q is selected to be sufficiently smaller than the sum (m · a · W) of the gate widths of all the block transistors (b≪ma).
[0025]
In operation, turn on the Q and _{Q 1,} and supplies the _{V CH} to block the feed lines corresponding to _{(B 1) (P 1)} including the selected word driver (# 1). Here, V _T of all transistors, assuming the same low value, this configuration each total through current of the unselected blocks _(B 2 _{~B m)} is the corresponding block select transistors (Q ₂ to Q _m ) Equal to one subthreshold current. Because the subthreshold current is proportional to the gate width of the transistor, even if a current of n · i tries to flow, the overall through current is eventually limited to the subthreshold current (a · i) of the block selection transistor. That's because. Then, the voltage of the power supply line P ₂ to P _m of the non-selected block is down only remain ΔV nearly standby. This is _because the sub-threshold current of _Q 2 to Q _m to charge the P 2 to P _m is relatively small. Therefore, the total through current _{I A} becomes substantially as shown in Table 1 (n + m · a) i. In order to reduce the I _A is, n and the (m · a) may be set at the same level of value. Here, if a is set to about 4, the influence on the speed of the series transistor (Q, Q ₁ ) and the chip area can be reduced.
[0026]
During standby, Q, Q _{1 to} Q _m are all turned off. Total through current I _S is equal to the subthreshold current of the Q, it can be reduced by a / m · n compared with the prior art. Voltage of the power supply lines of the blocks, [Delta] V drops only from V _CH which is determined by the ratio and tailing factor of m · n · W and a · W.
[0027]
[Table 1]

[0028]
FIG. 3 is a schematic diagram of an operation waveform. Standby _{(Φ, Φ 1 ~Φ m:} V CH) , the the Q and _Q 1 to Q _m is turned almost off, P is has become voltage _{V CH} - [Delta] V 'lower than _{V CH} , _P 1 to P _m is in a lower voltage than that. All the word lines _is fixed to _{V SS} regardless of the voltage of the P 1 to P _m. When the external clock signal / RAS (where "/" indicates a bar signal) is turned on, first Q at Φ is turned on, to charge the parasitic capacitance C of P t ₁ hour V _CH. Then, _{Q 1} in [Phi ₁ is turned on, to charge the parasitic capacitance _{C 1} of the _{P 1 t 2} h _{V CH.} In this _case, Q 2 ~Q _m remains almost off. Thereafter, the word driver # 1 is selected by the X decoder output signals X _1, the word line is driven. / RAS is turned off, Q and _{Q 1} is turned off. P and P ₁ become V _CH −ΔV ′ and V _CH −ΔV, respectively, after a long time elapses due to the above-described mechanism. Here, without impairing the access time can be charged feed line (P, _{P 1)} to _{V CH.} This is because even if C is large, ΔV 'is as small as about several hundred mV, and a sufficient charge time (t ₁ ) of P can be obtained immediately after / RAS is turned on. Further, since C ₁ because it is divided into blocks is relatively small, the charging time (t ₂₎ of P ₁ is because can be shortened.
[0029]
By applying a hierarchical feed line to the decoder, the through current can be significantly reduced.
[0030]
4 and 5 show a hierarchical feed line system applied to a sense amplifier driving circuit (SAD in FIG. 8) and a main part of a memory array including a memory cell including one transistor and one capacitor. Since the well-known V _CC / 2 precharge method is used, this sense amplifier drive circuit operates mainly at V _CC / 2. For this reason, a feature is that a hierarchical feed line is used for both V _CC and V _SS . Wherein the conductance of the PMOS transistor _{Q P} and an NMOS transistor _{Q N} are equal. The CMOS sense amplifier (SA) group in the sub-array is selectively driven by the corresponding sense amplifier drive circuit. At this time, the current I _A ′ flowing through the power supply lines V _CC and V _SS passes through a large number of unselected drive circuits. Dominated by current. For example, even if the gates of the transistors Q _P and Q _{N in} the figure are set to V _CC and 0, respectively, and are in a non-selected state, since the sense amplifier drive lines CP and CN are V _CC / 2, the sub-threshold current is increased from P ′ ₁ P _'' flowing to _1. In order to prevent this, it is essential to apply to both sides. If, applying only to hierarchical feed line V _CC, as described above, the sub-threshold current of the new Q _N from V _{CC / 2} is to flow into the P '' _1, reduced levels of V _{CC / 2} Invite. This is because the current driving capability of the V _CC / 2 supply circuit built in the chip is small.
[0031]
FIG. 9 shows the effect of applying the present invention to a word driver, a decoder, and a sense amplifier driving circuit, assuming that the above-described through current does not flow in the peripheral circuit (PR in FIG. 8). As an example, a 16 gigabit DRAM was taken. Therefore parameters used, the threshold voltage _{V T} defined by the voltage current flows 10nA in gate width 5μm is -0.12V, tailing coefficient S is 97 mV / dec. , Junction temperature T is 75 ° C., effective gate length L _eff is 0.15 μm, gate oxide film thickness T _OX is 4 nm, word voltage V _CH is 1.75 V, power supply voltage V _CC is 1 V, cycle time is 180 ns, refresh cycle The number is 128 k, the chip size is 23 mm × 45 mm, and the total capacity of data lines charged / discharged in one cycle is 17 nF. According to the present invention, the operating current can be reduced from about 1.05 A of the related art to about 1/10 of 109 mA. This is because the through current can be significantly reduced from about 0.97 A in the related art to about 1/30 of 34 mA.
[0032]
Although the present invention has been described with reference to the embodiment in which the present invention is applied to a word driver and a sense amplifier driving circuit, the present invention is not limited to the above-described embodiments without departing from the spirit of the present invention. Hereinafter, modified examples of the present invention will be described.
[0033]
FIG. 10 shows an example of a hierarchical power line system applied to a decoder. This is an example of an AND circuit composed of two stages of a NAND logic circuit and an inverter CMOS logic circuit. In this example, even if the circuit does not operate around V _CC / 2 as in a sense amplifier driving circuit, V _CC and V _{SS are used.} Is characterized in that hierarchical feeder lines are used on both sides. All the NAND circuits output _VCC during standby, and a few output 0 V during operation. Through current is determined by the NMOS transistors of the _{V SS side,} using a hierarchical power supply line _{V SS} side. Conversely, the inverters all output 0 V during standby and a small number output _VCC during operation. Since the through current is determined by the PMOS transistor, a hierarchical power supply line is used on the _VCC side.
[0034]
The present invention can be applied to any circuit group that outputs the same voltage during standby and operates a small number during operation. At that time, not all circuits need to have the same transistor size, and the configurations may be different.
[0035]
FIG. 11 shows another embodiment in which the present invention is applied to a word driver, showing an example in which 16 out of 2 mega word drivers operate simultaneously. This is an example in which the power supply line in the embodiment shown in FIG. A block is constituted by 512 word drivers, and eight sectors (S _{1 to} S ₈ ) composed of 512 blocks (B _{1,1 to} B _1,256 , B _{2,1 to} B _2,256 ) are formed. Provided. Within each sector, two blocks (eg, B _1,1 and B _2,1 ) share a feeder (eg, P ₁ ). Feed line _P 1 _{to P 256,} via block select transistors _Q 1 _{to Q 256,} by 128 feeding line _P L, is connected to the _{P R.} Feeding line _P L, _{P R} are common to eight sectors. _Furthermore, P L, the _{P R} transistor _Q L, via a _{Q R,} connected to the feed line of the _{V CH.} The gate widths of Q _{1 to} Q ₂₅₆ are selected to be sufficiently smaller than the sum of the gate widths of the transistors of the word drivers in the two blocks, that is, 1 kilo word driver. Also, Q _L, the gate width of the Q _R, feeding line P _L, selected sufficiently smaller than the sum of the gate widths of the P _R, respectively the connected block selection transistor, namely (8 × 128) pieces of the block selection transistors Leave. In operation, the eight sectors perform the same operation. For _example, Q L, and turn on to _{Q 1} in each and _{Q R} sector, and supplies the _{V CH} into two blocks including the selected word driver _{(# 1) (B 1,1} and _{B 2,1).} The through current is the same as in the embodiment shown in FIG. 1 when m is 256 and n is 4 km. Thus, when a plurality of circuits operate simultaneously, a plurality of blocks may be selected at the same time. Further, by arranging the transistor that operates as a switch in a plurality of parts, the power supply line can be shortened to reduce the influence of wiring resistance, and the power supply line (P ₁ ) of the selected block can be charged in a short time.
[0036]
FIG. 12 shows an embodiment in which the present invention is applied to an NMOS driver. A feature is that a hierarchical feed line is used on the drain side of the transistor. Each driver is a push-pull circuit composed of two NMOS transistors. Unselected driver outputs 0V, selected driver outputs _V CC -V _T. The drain side of the transistor, i.e. by using a hierarchical power supply line V _CC side, without changing the output of the non-selected driver, can be reduced similarly through current in the embodiment shown in FIG. For example, when the block select transistors Q ₂ to Q _m is off as shown in FIG. 12, even with a small influence of the drain voltage for sub-threshold current, greatly decreased the voltage of the P ₂ to P _m, the word driver transistor No current flows through the Thus, the present invention can be applied to logic circuits other than CMOS.
[0037]
In the above description, the connection of the substrate of the transistor is not mentioned, but in any of the embodiments, it is desirable to connect to the power supply. In this case, the charge required for charging the power supply line is smaller and the charging time is shorter than when the substrate is also connected to the power supply line connecting the drain. For example, in the embodiment shown in FIG. 1, by connecting all the substrates of the PMOS transistors to V _CH , as described above, when the power supply line of the unselected block falls from V _CH by ΔV, the substrate bias effect is reduced. As a result, the threshold voltage of the PMOS transistor in the unselected block increases. Since the source has a lower voltage than the gate and a higher threshold voltage, the same current reduction effect can be obtained with a smaller ΔV than when the substrate has the same voltage as the drain.
[0038]
Although the threshold voltages of the transistors are all described as being the same, the through current can be further reduced by making the threshold voltage of the transistor used as a switch higher than that of the other transistors. For example, higher than that of the transistor of the threshold voltage in the word driver of Q and Q ₁ to Q _m of FIG. 1, by choosing large a and b, while preventing the operating speed of deterioration due to the on resistance of the switch Thus, the through current can be further reduced. This is because the sub-threshold current at the off-state has an exponential function, whereas the on-resistance has only a linear function. Even if the gate capacitance increases with the gate width, there is no problem in terms of operating speed as long as the charging times t ₁ and t _{2 in} FIG. 3 can be secured. Also, there is no problem in layout area because the number is relatively small. In some cases, using a transistor having a high threshold voltage only for Q is effective in reducing the standby current.
[0039]
In the timing diagram shown in FIG. 3, / RAS is during active periods has become 0V, and remains lowered [Phi and [Phi _1, was kept on the Q and Q _1. This / controls [Phi by a signal for designating the operation mode of the standby at the time of activity generated by RAS, is achieved by controlling the [Phi ₁ by combining the signal of the signal and the address signal. Furthermore, / RAS using a signal driven from the fall of the word line to specify the period until the end of, after the word line driving also turn off the Q and Q ₁ by the [Phi and [Phi ₁ to V _CH It is possible. Thereby a through current after the word line driving, even during active can be reduced to the same extent as standby current I _S. This effect is greater as the active period during which / RAS is 0 V is longer. However, in this case, for re-writing of the memory cell, / it is rising from a certain period of RAS, is necessary to turn on the Q and Q ₁ by lowering the [Phi and [Phi _1. For example, in the embodiment applied to the decoder shown in FIG. 10, the through current after the output is determined can be further reduced.
[0040]
The present invention can be applied not only to DRAMs but also to memories such as static random access memories (SRAMs) and read-only memories (ROMs) and logic LSIs with built-in memories. The present invention has a greater effect as the threshold voltage decreases, and the effect is remarkable in an LSI having a threshold voltage of about 0.2 V or less where a through current becomes dominant in an operating current. At an operating voltage of about 2 V or less, a threshold voltage of that level is required from the viewpoint of operating speed, or at a gate length of about 0.2 μm or less, such a threshold voltage is obtained according to a scaling rule, so that the effect is particularly large.
[0041]
【The invention's effect】
As is clear from the embodiments described above, according to the present invention, a through-current can be reduced without impairing the operation speed, and a semiconductor device that operates at high speed with low power consumption can be realized.
[Brief description of the drawings]
FIG. 1 is a diagram showing an embodiment applied to a word driver.
FIG. 2 is a diagram showing operating points of PMOS transistors of a word driver.
FIG. 3 is an operation timing chart of the embodiment shown in FIG. 1;
FIG. 4 is a diagram showing an embodiment applied to a sense amplifier driving circuit.
FIG. 5 is a diagram illustrating a configuration example of a main part of a memory array.
FIG. 6 is a circuit diagram of a conventional CMOS inverter.
FIG. 7 is a diagram showing sub-threshold characteristics of a transistor.
FIG. 8 is a block diagram of a memory.
FIG. 9 is a diagram showing the effect of the present invention.
FIG. 10 is an embodiment applied to a decoder.
FIG. 11 is another embodiment applied to a word driver.
FIG. 12 is a diagram showing an embodiment applied to an NMOS driver.
[Explanation of symbols]
WD: Word driver, W: Word line, XDEC: X decoder, D: Data line, SA: Sense amplifier, YDEC: Y decoder, SAD: Sense amplifier drive circuit, CN, CP: Sense amplifier drive line, MC: Memory cell , MA: memory array, PR: peripheral circuit, V _CH : word voltage, V _CC : power supply voltage, V _SS : ground voltage (0 V), m, m ': number of blocks, n: number of circuits in a block, B _{1 ~B m, B '1' ~B} 'm' ... _{block, P 1 ~P m, P '} 1' ~P 'm', P "1 '~P"m' ... block of the feed _{line, Q} 1 ~ _{Q m, Q '1' ~Q} 'm', Q "1 '~Q"m' ... block select transistors, P, P ', P " ... second feed line, Q, Q', Q" ... operation Transistor to select mode and standby mode.

Claims (8)

A plurality of circuit blocks,
A first node and a second node for supplying an operating voltage to the plurality of circuit blocks;
A plurality of first MOS transistors connected between the first node and a third node of each of the plurality of circuit blocks;
A plurality of second MOS transistors connected between the second node and a fourth node of each of the plurality of circuit blocks;
Each of the plurality of circuit blocks has a source-drain path between the third node and the fourth node, and a MOS in which a subthreshold current flows between the source and the drain even under the condition that the gate-source voltage is equal. A potential of the third node and a potential of the fourth node in a standby state, which are constituted by transistors, are set to an intermediate potential between the potential of the first node and the potential of the second node;
For the circuit block in the operating state, the corresponding first MOS transistor and the second MOS transistor are turned on to allow a charge / discharge current to flow through the MOS transistor in the operating circuit block,
A semiconductor integrated circuit for limiting a sub-threshold current flowing through a MOS transistor of a circuit block in a standby state by turning off the corresponding first MOS transistor and the second MOS transistor in a circuit block in a standby state. The semiconductor integrated circuit according to claim 1,
Each of the plurality of circuit blocks is a semiconductor integrated circuit including a CMOS logic circuit including an NMOS transistor and a PMOS transistor. The semiconductor integrated circuit according to claim 1, wherein
The first MOS transistor and the second MOS transistor are MOS transistors in which a subthreshold current flows between the source and the drain even under the condition that the gate-source voltage is equal,
A semiconductor integrated circuit wherein the sum of the gate widths of the MOS transistors forming the circuit block is smaller than the corresponding gate widths of the first MOS transistor and the second MOS transistor. The semiconductor integrated circuit according to claim 1,
A semiconductor integrated circuit in which a substrate of the MOS transistor forming the plurality of circuit blocks is connected to the first node or the second node. The semiconductor integrated circuit according to claim 1, wherein
A semiconductor integrated circuit wherein the absolute value of the threshold voltage of the first MOS transistor and the absolute value of the threshold voltage of the second MOS transistor are larger than the absolute value of the threshold voltage of the MOS transistors forming the plurality of circuit blocks. The semiconductor integrated circuit according to claim 1, wherein
A fifth node,
A third MOS transistor provided between the first node and the fifth node;
A first operating potential is supplied to the first node through the third MOS transistor, and at least one of the first MOS transistors is turned on, so that the first operating potential is supplied to the corresponding circuit through the first MOS transistor. A semiconductor integrated circuit that supplies a block. The semiconductor integrated circuit according to claim 1,
A sixth node,
A fourth MOS transistor provided between the second node and the sixth node;
A second operating potential is supplied to the second node through the fourth MOS transistor, and at least one of the second MOS transistors is turned on, so that the second operating potential is supplied to the corresponding circuit through the second MOS transistor. A semiconductor integrated circuit supplied to a block. The semiconductor integrated circuit according to claim 1,
The threshold voltage of the MOS transistor constituting the plurality of circuit blocks is 0.2 V or less,
The threshold voltage is a constant current threshold voltage defined by a gate-source voltage at which a drain current having an absolute value of 10 nA flows when a ratio of a gate width to an effective gate length is 5 / 0.15. A semiconductor integrated circuit characterized by the above-mentioned.

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