JP3579124B2 - 突入電流防止回路 - Google Patents

Description

【０００１】
【産業上の利用分野】
本発明は、負荷である電子装置の稼働中に別の電子装置を接続する際、接続された電子装置に流れる突入電流を防止する突入電流防止回路に関する。
近年、電子装置の長時間運用に伴い、電子装置の運用中の保守が要求されるようになっている。電子装置の運用中に保守を行うと、電力が供給されている電子装置、例えばコンピュータ装置に、交換などの際に電力の全く供給されていない電子装置、例えばディスク装置などをつなぐ必要が生じる。
【０００２】
しかし、電力の供給されていない電子装置を既存の電子装置に接続すると、接続の際に過大な電流が、接続される電子装置に流れる現象がおこる。この突入電流によって、既存の電子装置の出力電圧が影響を受け、出力電圧が短時間ではあるが低下する。電圧の低下が既存の電子装置の規格内であれば問題はおこらないが、接続される電子装置の消費電力によっては出力電圧に大きな影響を与え、既存の電子装置が停止してしまう場合がある。
【０００３】
したがって、通電中の電子装置の保守を行う際には、接続される電子装置への突入電流を防止し、電流がゆっくりと立ち上がるようにする必要がある。
【０００４】
【従来の技術】
従来の突入電流防止回路としては、例えば図１１に示すようなものが知られている。
図１１において、１は電力供給側に設けられた電源、例えばコンピュータ装置の電源、３は電力消費側４に設けられた負荷、例えばコンピュータ装置に接続される電子装置（ディスク装置など）である。電源１から負荷３への電力の供給には一方の電力線５とこの電力線５に接続された他方の電力線６の２本の電力線５，６を用いて行う。一方の電力線５には抵抗７が入れられている。他方の電力線６には抵抗７を入れず代りに線を短くしている。一方の電力線５の電源１側の末端にはコネクタ８Ａが接続され、また、負荷３側の始端にもコネクタ８Ｂが接続されている。また、他方の電力線６の電源１側の末端にはコネクタ９Ａが接続され、また、負荷３側の始端にもコネクタ９Ｂが接続されている。電源１と負荷３を接続するときは、最初にコネクタ８Ａとコネクタ８Ｂを接続し、その後にコネクタ９Ａとコネクタ９Ｂを接続している。
【０００５】
このため、最初は矢印Ａで示す経路を通して電流が流れるため、抵抗７によって電源１から負荷３に供給される電流は制限される。その後電流は、続いて矢印Ｂで示す経路で流れるようになり、コネクタ９Ａとコネクタ９Ｂの接続後はコネクタ８Ａとコネクタ８Ｂの接続をはずし、矢印Ａの経路を短絡して、矢印Ｂの経路を通して電流を電源１から負荷３に供給する。
【０００６】
次に、図１２は従来の他の突入防止回路を示す。
図１２において、１は電力供給側２に設けられた電源、３は電力消費側４に設けられた負荷、例えば電子装置である。
電源１と負荷３は、コネクタ８Ａ，８Ｂを介して電力線５により接続される。また、電力供給側２の電力線５には２つのコンデンサ１０Ａ，１０Ｂがそれぞれ接続されている。
【０００７】
電源１から負荷３に電流を供給するときは、コネクタ８Ａとコネクタ８Ｂを接続し、接続したとき負荷３に流れる突入電流をコンデンサ１０Ａ，１０Ｂより供給して、電源１の電圧が大きく変動しないようにしている。すなわち、電源１から充電電流をコンデンサ１０Ａ，１０Ｂに流し、コンデンサ１０Ａ，１０Ｂから矢印Ｃで示すように放電電流をコネクタ８Ａ，８Ｂを介して負荷３に供給する。
【０００８】
【発明が解決しようとする課題】
しかしながら、このような従来の突入電流防止回路にあっては、図１１の場合には、電源と負荷の接続を行う者によってコネクタ８Ａとコネクタ８Ｂが接続された後に、コネクタ９Ａとコネクタ９Ｂが接続されるまでの時間が変化するため、注意深くゆっくり接続しなければ、電流と負荷はすぐに接続されてしまい、突入電流は充分抑制されない。すなわち、接続を行う者の接続時間によっては突入電流を防止する効果が得られなかった。
【０００９】
一方、図１２の場合には、接続を行う者の接続の時間によらず、突入電流を防止することができるが、これは負荷が軽い場合のことであり、負荷が大きい場合には負荷に比例してコンデンサの必要容量は大きくする必要がある。このため電力供給側のコネクタ付近にコンデンサを大量に配線して実装しなければならない。このため、大きな部品実装面積が必要になるという問題があった。
【００１０】
本発明は、このような従来の問題点に鑑みてなされたものであって、電源と負荷の間にスイッチング手段を設けて遅延手段で所定の遅延時間をもって導電させることで、接続を行う者の時間によらず、また大きな部品実装面積を必要とせずに突入電流を防止することができる突入電流防止回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
図１は本発明の原理説明図である。
本発明は、負荷２１Ａ，２１Ｂへの電力供給を行う１つの電源２３との間に、電源２３と負荷２１Ａ，２１Ｂをつなぐ電力線を開閉するスイッチング手段１３と、電源２３からの電圧を変圧して駆動電圧を供給する変圧手段２４と、変圧手段２４から駆動電圧を受けてスイッチング手段１３の駆動を所定の遅延時間をもって行う遅延手段１５と、負荷の一方２１Ｂとスイッチング手段１３との間にスイッチング手段１３からの電圧を変圧して負荷２１Ｂに供給する変圧手段２２を設けたことを特徴とする。
【００１４】
【作用】
このような構成を備えた本発明の突入電流防止回路によれば、複数の電源１１Ａ，１１Ｂのうちの第１の電源１１Ａと負荷１２をつなぐ電力線１４を開閉するスイッチング手段１３を設け、第２の電源１１Ｂより電圧を受けてスイッチング手段１３の駆動を所定の遅延時間をもって行うので、電源と負荷を接続する者の接続時間によらず、確実に突入電流を抑制することができる。また、電力供給側に突入電流防止のための大きな部品実装面積を必要としなくなる。
【００１５】
その結果、電子装置が通電状態のまま保守を行うことができ、電子装置の稼働率を向上させることができる。
また、負荷を複数個２１Ａ，２１Ｂ設けるとともに負荷の一方２１Ｂとスイッチング手段１３との間にスイッチング手段１３からの電圧を変圧して負荷２１Ｂに供給するので、負荷を複数個接続する場合でも各負荷２１Ａ，２１Ｂが必要な電圧を得ることができる。
【００１６】
また、負荷１２と負荷１２への電力供給を行う１つの電源２３との間に、電源２３と負荷１２をつなぐ電力線１４を開閉するスイッチング手段１３を設けるとともに、電源２３からの電圧を変圧して駆動電圧を遅延手段１５に供給する変圧手段２４を設け、遅延手段１５によりスイッチング手段１３の駆動を所定の遅延時間をもって行うので、１つの電源２３の場合でも確実に突入電流を抑制することができる。その結果、前記のような効果を得ることができる。
【００１７】
さらに、負荷を複数個２１Ａ，２１Ｂ設けるとともに負荷の一方２１Ｂとスイッチング手段１３との間にスイッチング手段１３からの電圧を変圧して負荷２１Ｂに供給する変圧手段２２を設けたので、１つの電源２３で負荷を複数個２１Ａ，２１Ｂ接続した場合にも、各負荷２１Ａ，２１Ｂに必要な電圧を得ることができる。
【００１８】
【実施例】
図２は本発明の第１実施例を示す回路図である。
図２において、１１Ａは第１の電源、１１Ｂは第２の電源であり、電力供給側には複数の電源１１Ａ，１１Ｂが設けられている。これらの電源１１Ａ，１１Ｂは、電子装置、例えばコンピュータ装置の電源を示す。第１の電源１１Ａは負荷１２に電力を供給する。負荷１２は、例えばオプションの電子装置（ディスク装置など）により構成され、負荷１２と第１の電源１１Ａはスイッチング手段としてのＮ型ＭＯＳのＦＥＴ１３を介して電力線１４により接続されている。ＦＥＴ１３は、電力線１４の開閉を行い、ＦＥＴ１３が導通すると、第１の電源１１Ａから負荷１２に電流が流れ、ＦＥＴ１３が非導通のときは、第１の電源１１Ａから負荷１２には電流が流れない。
【００１９】
ＦＥＴ１３のドレインは第１の電源１１Ａに接続され、ＦＥＴ１３のソースは負荷１２に接続され、ＦＥＴ１３のゲートは遅延手段としての遅延回路１５に接続されている。遅延回路１５は後述するように、抵抗とコンデンサにより構成され、第２の電源１１Ｂより駆動線１６を介して駆動電圧を受けてＦＥＴ１３を駆動し、導通させる。第２の電源１１Ｂからは遅延回路１５の抵抗を介してコンデンサを充電する充電電流が流れる。この電流は抵抗で制限されるため、コンデンサはゆっくり充電され、このためコンデンサの両端電圧はゆっくり上昇する。ＦＥＴ１３はコンデンサの両端電圧の上昇に伴って導通抵抗を除々に減らし、矢印Ａで示す電流を負荷１２に流す。
【００２０】
次に、図３は遅延回路１５の構成例を示す図である。
図３において、第１の電源１１Ｂには抵抗１７の一端が接続され、抵抗１７の他端は、コンデンサ１８の一端およびＦＥＴ１３のゲートに接続される。コンデンサ１８の一端は抵抗１７の他端およびＦＥＴ１３のゲートに接続され、コンデンサ１８の他端は接地接続されている。
【００２１】
第１の電源１１Ｂからの電流は、抵抗１７を通って矢印Ｂで示す経路でコンデンサ１８を充電する。Ｃで示すコンデンサ１８の充電電圧がＦＥＴ１３の駆動に必要な電圧まで立ち上がると、ＦＥＴ１３は導通し、第１の電源１１Ａから負荷１２に電流が流れる。
第１の電源１１Ａからコンデンサ１８に充電される電流は、抵抗１７により制限されるため、コンデンサ１８の電圧の立ち上がり時間は、抵抗１７の抵抗値とコンデンサ１８の容量によって決まる。すなわち、コンデンサ１８の電圧は、図５のＤに示すように、所定の遅延時間をもって立ち上がるようになっている。
【００２２】
コンデンサ１８の電圧が立ち上がって、所定の電圧になると、ＦＥＴ１３が導通する。すなわち、ＦＥＴ１３は所定の遅延時間後に導通する。
次に、図４は遅延回路１５の他の構成例を示す図である。
この例は第２の電源１１ＢがＦＥＴ１３に必要な電圧より高い場合である。第２の電源１１Ｂの電圧を抵抗１７と抵抗１９で分圧し、Ｅで示す電圧を得る。ここでは、第２の電源１１Ｂからの電流を制限する抵抗を分圧に用いる抵抗１７で代用している。
【００２３】
図４において、１１Ｂは第２の電源であり、第２の電源１１Ｂには抵抗１７と抵抗１９を直列に接続した直列回路が接続されている。抵抗１７と抵抗１９の中間点Ｅからは駆動線２０が引き出され、駆動線２０にはコンデンサ１８が接続されている。第２の電源１１Ｂの電圧は、抵抗１７と抵抗１９により分圧され、中間点Ｅでは分圧された電圧が得られる。
【００２４】
第２の電源１１Ｂからの電流は、抵抗１７を通って矢印Ｆ，Ｇの経路でコンデンサ１８に充電される。コンデンサ１８が充電電流で充電され、接続点Ｈの電圧がＦＥＴ１３に必要な電圧まで立ち上がると、ＦＥＴ１３が駆動され、導通する。第２の電源１１Ｂからコンデンサ１８に充電される電流は、分圧に用いる抵抗１７によって制限されるため、接続点Ｈの電圧の立ち上がり時間は、抵抗１７，１９の抵抗値とコンデンサ１８の容量によって決まる。したがって、接続点Ｈの電圧は、図５のＤに示すように所定の遅延時間をもって立ち上がる。この電圧が立ち上がると、ＦＥＴ１３は所定の遅延時間をもって導通し、電流が負荷１２に流れる。
【００２５】
次に、図２の動作を説明する。
第１の電源１１Ａから電流がＦＥＴ１３に流れ、第２の電源１１Ｂから駆動電流が遅延回路１５に流れるが、この初期状態においては、ＦＥＴ１３は導通していないため、電力線１４は開状態にあり、第１の電源１１Ａから負荷１２には電流が流れない。
【００２６】
しかし、第２の電源１１Ｂから遅延回路１５の抵抗１７を通してコンデンサ１８を充電する電流が流れる。この場合、充電電流は、抵抗１７により制限されるため、コンデンサ１８はゆっくり充電される。このため、コンデンサ１８の両端電圧は、ゆっくり上昇する。すなわち、図５のＤに示すように、所定の遅延時間をもって立ち上がる。
【００２７】
このため、遅延回路１５は、ＦＥＴ１３を所定の遅延時間をもって駆動する。ＦＥＴ１３は導通抵抗を減らしていき、所定の遅延時間に導通し、図６のＩに示すような電流を負荷１２に流す。第１の電源１１Ａから負荷１２に流れる電流は、ＦＥＴ１３がもつ抵抗によって制限されるため、図７のＪで示すような従来の突入電流を抑制し、図６のＩに示すような電流を流す。
【００２８】
このように、本実施例においては、接続を行う者によらずに突入電流を効果的に防止することができる。また、電力供給側に突入電流防止のための大きな部品実装面積を必要としない。その結果、電子装置が通電状態のまま保守を行うことができ、電子装置の稼働率を向上させることができる。
次に、図８は本発明の第２実施例を示す回路図である。
【００２９】
この実施例は、多出力の場合の突入電流防止回路を示している。
図８において、２１Ａ，２１Ｂは複数の負荷を示し、第１の電源１１ＡからＦＥＴ１３を介して電流が複数の負荷２１Ａ，２１Ｂに流れる。負荷２１ＢとＦＥＴ１３の間には変圧手段としての変圧回路２２が設けられている。変圧回路２２は、ＦＥＴ１３から出力される電圧を所定の電圧に変圧して負荷２１Ｂに供給する。こうして、複数の負荷２１Ａ，２１Ｂに対応した多出力を得ている。
【００３０】
初期状態においては、ＦＥＴ１３が導通していないため、第１の電源１１Ａから負荷２１Ａ，２１Ｂには電流が流れないが、第２の電源１１Ｂから駆動電圧を受けた遅延回路１５は所定の遅延時間をもってＦＥＴ１３を駆動するので、ＦＥＴ１３は所定の遅延時間をもって導通する。このため、第１の電源１１Ａから負荷２１Ａ，２１Ｂに流れる電流は、ＦＥＴ１３がもつ抵抗によって制限されるため、突入電流を効果的に抑制することができる。このように、本実施例においては、出力が多出力の場合でも前記実施例と同様な効果を得ることができる。
【００３１】
次に、図９は本発明の第３実施例を示す回路図である。
本実施例は、電源が１つしかない場合の突入電流防止回路の例である。
図９において、２３は電源であり、電源２３は負荷１２に対して、電流を供給する。電源２３は電力供給側に１個設けられている。電源２３と負荷１２の間にはスイッチング手段としてのＦＥＴ１３が接続されている。ＦＥＴ１３は電源２３と負荷１２を接続する電力線１４の開閉を行う。ＦＥＴ１３が導通すると、矢印Ａに示すような電流が電源２３から負荷１２に流れ、ＦＥＴ１３が不導通のときは電源２３から負荷１２に対して電流は流れない。
【００３２】
２４は変圧手段としての変圧回路であり、変圧回路２４は電源２３に接続され、変圧回路２４にはＦＥＴ１３に駆動電圧を与える遅延回路１５が直列に接続されている。すなわち、電力線１４に一端が接続され、他端がＦＥＴ１３のゲートに接続される駆動線１６には、変圧回路２４と遅延回路１５が直列に接続されている。
【００３３】
変圧回路２４は、電源２３から供給される電圧を昇圧または減圧して駆動電圧を遅延回路１５に出力する。電源２３が１つであるため、ＦＥＴ１３を駆動する駆動電圧をつくるために変圧回路２４が設けられているが、ＦＥＴ１３は電圧駆動であるため、変圧回路２４は特に大きな電流を必要とせず、また電圧にも精度を必要としない。変圧回路２４は電源２３よりも低い電圧が必要である場合には、抵抗による分圧で充分であり、高い電圧が必要な場合でも昇圧用のＩＣを用いるのみで、別途トランジスタなどを必要としない。
【００３４】
遅延回路１５は、図３に示すように、例えば抵抗１７とコンデンサ１８により構成され、電源２３からの電流は抵抗１７を通ってコンデンサ１８を充電する。また、遅延回路１５は、図４に示すように、２つの抵抗１７、抵抗１９とコンデンサ１８により構成しても良い。
電源２３からの電流は、抵抗１７を通ってコンデンサ１８を充電する。遅延回路１５から出力される駆動電圧は、図５のＤに示すように、所定の遅延時間をもって立ち上がる。したがって、ＦＥＴ１３は所定の遅延時間をもって導通し、図６のＩに示すような電流が負荷１２に流れる。
【００３５】
初期状態においては、ＦＥＴ１３は導通されないため、電源２３から負荷１２には電流が流れない。電源２３からの電圧は矢印Ｋに示すように変圧回路２４に入り、変圧回路２４は電源２３からの電圧を昇圧または減圧して遅延回路１５に供給する。遅延回路１５から出力される駆動電圧は、図５のＤに示すように、所定の遅延時間をもって立ち上がるので、ＦＥＴ１３は導通抵抗を減少し、図６のＩに示すような電流を負荷１２に流す。このように、電源２３から負荷１２に流れる電流は、ＦＥＴ１３がもつ抵抗によって制限されるため、突入電流を抑制することができる。本実施例においては、電源２３が１つしかない場合に、変圧回路２４を設けているので、遅延回路１５に必要な駆動電圧を供給することができる。本実施例においては、前記実施例と同様な効果を得ることができる。
【００３６】
次に、図１０は本発明の第４実施例を示す回路図である。
本実施例は電源が１つの場合において、出力が多出力の場合の例である。
図１０において、２１Ａ，２１Ｂは複数の負荷、例えばオプションなどの電子装置であり、負荷２１Ａ，２１ＢにはＦＥＴ１３が導通すると、電源２３からの電流が流れる。電源２３から負荷２１Ａ，２１Ｂに流れる電流は、ＦＥＴ１３がもつ抵抗によって制限されるため、突入電流は抑制され、負荷２１Ａ，２１Ｂには流れない。ＦＥＴ１３と負荷２１Ｂの間には変圧手段としての変圧回路２２が設けられ、変圧回路２２はＦＥＴ１３からの電圧を変圧して負荷２１Ｂに供給する。したがって、負荷２１Ａ，２１Ｂにはそれぞれ必要な電圧が供給されるようになっている。
【００３７】
ＦＥＴ１３は、遅延回路１５からの駆動電圧によって所定の遅延時間をもって駆動され、突入電流が負荷２１Ａ，１２Ｂに流れるのを抑制する。遅延回路１５は、図３に示すように、抵抗１７とコンデンサ１８により構成され、電源２３からコンデンサ１８に充電される電流は抵抗１７によって制限されるため、ＦＥＴ１３に出力される駆動電圧は図５のＤに示すように、所定の遅延時間をもって立ち上がる。
【００３８】
また、遅延回路１５は、図４に示すように、２つの抵抗１７，１９とコンデンサ１８により構成され、電源２３からコンデンサ１８に充電される電流は抵抗１７によって制限されるため、ＦＥＴ１３に出力される駆動電圧は図５のＤに示すように、所定の遅延時間をもって立ち上がる。
変圧回路２４は、電源２３からの電圧を昇圧または減圧して遅延回路１５に駆動電圧を供給する。電源２３が１つであるため、変圧回路２４を設けて、変圧した電圧を遅延回路１５に供給する。
【００３９】
初期状態においては、ＦＥＴ１３が導通されないため、電源２３から負荷２１Ａ，２１Ｂには電流は流れない。電源２３からの電圧は、矢印Ｋで示すように、変圧回路２４に入り、変圧回路２４は電源２３からの電圧を変圧して遅延回路１５に出力する。遅延回路１５は、図５のＤに示すような駆動電圧でＦＥＴ１３を駆動する。ＦＥＴ１３は所定の遅延時間をもって導通し、図６のＩに示すような電流を負荷２１Ａ，２１Ｂに流す。電源２３から負荷２１Ａ，２１Ｂに流れる電流は、ＦＥＴ１３がもつ抵抗によって制限されるため、突入電流は抑制され、負荷２１Ａ，２１Ｂには突入電流は流れない。
【００４０】
また、ＦＥＴ１３が出力する電圧は、負荷２１Ａに供給されるととともに、変圧回路２２で変圧されて負荷２１Ｂに供給される。
このように、１つの電源２３で複数の負荷２１Ａ，２１Ｂがある場合も、負荷２１Ａ，２１Ｂに必要な電圧がそれぞれ得られ、負荷２１Ａ，２１Ｂには突入電流が流れない。本実施例においても前記実施例と同様な効果を得ることができる。
【００４１】
なお、遅延時間は、抵抗１７，１９の抵抗値とコンデンサ１８の容量を変えることによって任意に設定することができる。また、突入電流防止回路自体に予め通電しておく必要がなく、回路自体の消費電流は極めて小さい。
【００４２】
【発明の効果】
以上説明してきたように、本発明によれば、電源と負荷の間にスイッチング手段を設け、遅延手段により所定の遅延時間をもって駆動し、電源から負荷に電流を流すようにしたため、接続を行う者によらず突入電流を抑制することができ、また、電力供給側に突入電流防止のための大きな部品実装面積を必要としない。その結果、電子装置が通電状態のまま保守を行うことができ、電子装置の稼働率を向上させることができる。
【００４３】
また、電源が１つの場合にも、変圧手段により変圧して駆動電圧を遅延手段に供給するため、前記と同様な効果が得られる。
さらに、負荷を複数接続した場合にも変圧手段により変圧して各負荷に供給するため、各負荷に必要な出力が得られる。
【図面の簡単な説明】
【図１】本発明の原理説明図
【図２】本発明の第１実施例を示す回路図
【図３】遅延回路の構成例を示す図
【図４】遅延回路の他の構成例を示す図
【図５】遅延回路の立ち上がりを示すグラフ
【図６】ＦＥＴの立ち上がりを示す図
【図７】突入電流の説明図
【図８】本発明の第２実施例を示す回路図
【図９】本発明の第３実施例を示す回路図
【図１０】本発明の第４実施例を示す回路図
【図１１】従来例を示す図
【図１２】他の従来例を示す図
【符号の説明】
１１Ａ：第１の電源
１１Ｂ：第２の電源
１２，２１Ａ，２１Ｂ：負荷
１３：ＦＥＴ（スイッチング手段）
１４：電力線
１５：遅延回路（遅延手段）
１６，２０：駆動線
１７，１９：抵抗
１８：コンデンサ
２２，２４：変圧回路（変圧手段）
２３：電源

Claims (1)

1. 複数の負荷と該負荷への電力供給を行う１つの電源との間に、該電源と前記負荷をつなぐ電力線を開閉するスイッチング手段と、
   前記電源からの電圧を変圧して駆動電圧を供給する変圧手段と、該変圧手段から駆動電圧を受けて前記スイッチング手段の駆動を所定の遅延時間をもって行う遅延手段と、
   前記負荷の一方と前記スイッチング手段との間にスイッチング手段からの電圧を変圧して前記負荷に供給する変圧手段を設けたことを特徴とする突入電流防止回路。

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